JP2998996B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JP2998996B2 JP2998996B2 JP2404668A JP40466890A JP2998996B2 JP 2998996 B2 JP2998996 B2 JP 2998996B2 JP 2404668 A JP2404668 A JP 2404668A JP 40466890 A JP40466890 A JP 40466890A JP 2998996 B2 JP2998996 B2 JP 2998996B2
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- forming
- film
- capacitor
- torr
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、Ｄ−ＲＡＭ（Dynami
c-Random Access Memory）における蓄積容量の下部電極
の面積を大きく、かつ安定して得られるようにした半導
体素子の製造方法に関するものである。
c-Random Access Memory）における蓄積容量の下部電極
の面積を大きく、かつ安定して得られるようにした半導
体素子の製造方法に関するものである。
【０００２】
【従来の技術】従来Ｄ−ＲＡＭの蓄積容量形成用の下地
ポリシリコンは、Y.Hayachide et,al,Ext.Abs,22nd Ｓ
ＳＤＭ P.869（1990）（以下、第１文献という）、H.Wa
tanabeet al, Ext Abs,22nd ＳＳＤＭ P.873（1990）
（以下、第２文献という）に示されているように、５５
０℃から５７０℃程度のデボジット温度でＬＰ−ＣＶＤ
（Low Pressure-Chemical Vapor Deposition）法を用
い、SiH4の熱分解で形成されていた。
ポリシリコンは、Y.Hayachide et,al,Ext.Abs,22nd Ｓ
ＳＤＭ P.869（1990）（以下、第１文献という）、H.Wa
tanabeet al, Ext Abs,22nd ＳＳＤＭ P.873（1990）
（以下、第２文献という）に示されているように、５５
０℃から５７０℃程度のデボジット温度でＬＰ−ＣＶＤ
（Low Pressure-Chemical Vapor Deposition）法を用
い、SiH4の熱分解で形成されていた。
【０００３】この温度でＬＰ−ＣＶＤ法を用いて形成さ
れたポリシリコンは、その表面が凸凹の膜となるため、
容量形成の表面積が実効的に広くなり、そのため容量の
投影面積を小さくし、デバイスを高集積化することが可
能となる。次に、前記文献に記載されている内容を説明
する。
れたポリシリコンは、その表面が凸凹の膜となるため、
容量形成の表面積が実効的に広くなり、そのため容量の
投影面積を小さくし、デバイスを高集積化することが可
能となる。次に、前記文献に記載されている内容を説明
する。
【０００４】(1) 第１文献の内容 (a) ポリシリコン形成条件 ＬＰ−ＣＶＤ法により、材料ガスSiH4とHeを使用し、圧
力1.０Torr、適用温度は５５０℃±５℃とする。 (b) ポリシリコンの膜厚 膜厚は１００nmと２５０nmとし、表面積の増加2.０倍、
Cs（蓄積容量）／Co（下部電極がフラットな場合の容
量）≒2.０とする。
力1.０Torr、適用温度は５５０℃±５℃とする。 (b) ポリシリコンの膜厚 膜厚は１００nmと２５０nmとし、表面積の増加2.０倍、
Cs（蓄積容量）／Co（下部電極がフラットな場合の容
量）≒2.０とする。
【０００５】(2) 第２文献の内容 (a) ポリシリコン形成条件 ＬＰ−ＣＶＤ法により、材料ガスSiH4とＮ2 を使用し、
適用温度５７５℃±５℃とする。 (b) ポリシリコンの膜厚 膜厚は２００nmとし、表面積の増加は1.５倍であり、Cs
／Co≒1.５である。
適用温度５７５℃±５℃とする。 (b) ポリシリコンの膜厚 膜厚は２００nmとし、表面積の増加は1.５倍であり、Cs
／Co≒1.５である。
【０００６】
【発明が解決しようとする課題】しかしながら、前記ポ
リシリコン膜形成方法では、最大でも約２倍の表面積し
か得られなかった。今後のＤ−ＲＡＭを考えた場合、２
倍以上の表面積を得る必要がある。
リシリコン膜形成方法では、最大でも約２倍の表面積し
か得られなかった。今後のＤ−ＲＡＭを考えた場合、２
倍以上の表面積を得る必要がある。
【０００７】この発明は、前記従来技術が持っている問
題点のうち、凸凹のあるポリシリコンを使用しても約２
倍の表面積しか得られないという問題点について解決し
た半導体素子の製造方法を提供するものである。
題点のうち、凸凹のあるポリシリコンを使用しても約２
倍の表面積しか得られないという問題点について解決し
た半導体素子の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体素子の製造方法において、半導
体基板上にメモリセルのトランスファゲートの形成後酸
化膜を成長させて、ホトリソエッチングにより、キャパ
シタコンタクトを形成する工程と、温度５５０℃から６
００℃，SiH4の圧力を0.０５Torrから1.０Torrでポリシ
リコン膜厚を１６０nm以下に形成して、蓄積容量の下部
電極を形成する工程とを導入したものである。
解決するために、半導体素子の製造方法において、半導
体基板上にメモリセルのトランスファゲートの形成後酸
化膜を成長させて、ホトリソエッチングにより、キャパ
シタコンタクトを形成する工程と、温度５５０℃から６
００℃，SiH4の圧力を0.０５Torrから1.０Torrでポリシ
リコン膜厚を１６０nm以下に形成して、蓄積容量の下部
電極を形成する工程とを導入したものである。
【０００９】
【作用】この発明によれば、半導体素子の製造方法にお
いて、以上のような工程を導入したので、ポリシリコン
形成条件とポリシリコン膜厚を最適化し、2.０倍以上の
キャパシタの下部電極の表面積が安定に得られることに
なり、蓄積容量が大きくなり、したがって、前記問題点
を除去できる。
いて、以上のような工程を導入したので、ポリシリコン
形成条件とポリシリコン膜厚を最適化し、2.０倍以上の
キャパシタの下部電極の表面積が安定に得られることに
なり、蓄積容量が大きくなり、したがって、前記問題点
を除去できる。
【００１０】
【実施例】以下、この発明の半導体素子の製造方法の実
施例について図面に基づき説明する。図１(a) ないし図
１(e) はその一実施例を説明するための工程断面図であ
り、スタックキャパシタ構造のセルをもつＤ−ＲＡＭの
プロセスに本発明を適用した場合のものである。
施例について図面に基づき説明する。図１(a) ないし図
１(e) はその一実施例を説明するための工程断面図であ
り、スタックキャパシタ構造のセルをもつＤ−ＲＡＭの
プロセスに本発明を適用した場合のものである。
【００１１】図１(a) はキャパシタを形成する前の状況
を示したものであり、１１はSi基板であり、このSi基板
１１上にフィールド酸化膜１２を形成し、図示しないが
ゲート酸化膜、ポリシリコンまたはポリサイドによるゲ
ート電極を形成し、その後、サイドウォールを形成し
て、トランスファゲート１３を形成する。
を示したものであり、１１はSi基板であり、このSi基板
１１上にフィールド酸化膜１２を形成し、図示しないが
ゲート酸化膜、ポリシリコンまたはポリサイドによるゲ
ート電極を形成し、その後、サイドウォールを形成し
て、トランスファゲート１３を形成する。
【００１２】その後、Si基板１１にイオンを注入して、
ソース・ドレイン領域となるＮ+ 拡散層１４を形成した
後、全面にＣＶＤ法により絶縁用のSiO2膜１５を形成
し、次いで、上記Ｎ+ 拡散層１４に対応する個所に、Si
O2膜１５にホソリソ／エッチングにより、キャパシタの
下部電極とＮ+ 拡散層１４との電気的接続をとるための
コンタクトホール１６を形成する。
ソース・ドレイン領域となるＮ+ 拡散層１４を形成した
後、全面にＣＶＤ法により絶縁用のSiO2膜１５を形成
し、次いで、上記Ｎ+ 拡散層１４に対応する個所に、Si
O2膜１５にホソリソ／エッチングにより、キャパシタの
下部電極とＮ+ 拡散層１４との電気的接続をとるための
コンタクトホール１６を形成する。
【００１３】次に、図１(b) に示すがごとく、キャパシ
タの下部電極となるポリシリコン１７をSiH4（シランガ
ス）を用いて、減圧ＣＶＤ法で形成する。このとき、ポ
リシリコン１７の形成条件を制御することで、ポリシリ
コン１７の表面を凹凸のある粗面状態とする。
タの下部電極となるポリシリコン１７をSiH4（シランガ
ス）を用いて、減圧ＣＶＤ法で形成する。このとき、ポ
リシリコン１７の形成条件を制御することで、ポリシリ
コン１７の表面を凹凸のある粗面状態とする。
【００１４】この場合、たとえば、SiH4の圧力を0.２To
rrとし、形成温度を５７０℃とすると、ポリシリコン１
７の膜厚は１０００Åで表面の凹凸により、ポリシリコ
ン１７の実効表面積は約2.５倍に増加する。
rrとし、形成温度を５７０℃とすると、ポリシリコン１
７の膜厚は１０００Åで表面の凹凸により、ポリシリコ
ン１７の実効表面積は約2.５倍に増加する。
【００１５】次に、最適の粗面状態を得るためのポリシ
リコン１７の形成、膜厚条件について述べる。図２に温
度と圧力に対し、ポリシリコンが粗面となる条件を示
す。ライン１とライン２に挟まれた領域が粗面Ｂ，Ｃと
なる領域であり、まず温度とSiH4の圧力はこの領域内の
ものを使用する必要がある。また粗面の状況はポリシリ
コンＤの膜厚によって変化する。図２のＡはアモルファ
スシリコンである。
リコン１７の形成、膜厚条件について述べる。図２に温
度と圧力に対し、ポリシリコンが粗面となる条件を示
す。ライン１とライン２に挟まれた領域が粗面Ｂ，Ｃと
なる領域であり、まず温度とSiH4の圧力はこの領域内の
ものを使用する必要がある。また粗面の状況はポリシリ
コンＤの膜厚によって変化する。図２のＡはアモルファ
スシリコンである。
【００１６】図３にポリシリコン１７の膜厚に対する粗
面状況を示す。図中の実線，点線の下が粗面となる領域
てあり、「△」は0.１Torr、「○」は0.２Torr、「□」
は1.０Torrの場合を示す。この図３からポリシリコン膜
厚を１６００Å以下にすることで、安定して粗面ポリシ
リコンが得られることがわかる。但し、あまりポリシリ
コンが薄いと、加工が困難となるため、５００Å以上の
膜厚は必要となる。
面状況を示す。図中の実線，点線の下が粗面となる領域
てあり、「△」は0.１Torr、「○」は0.２Torr、「□」
は1.０Torrの場合を示す。この図３からポリシリコン膜
厚を１６００Å以下にすることで、安定して粗面ポリシ
リコンが得られることがわかる。但し、あまりポリシリ
コンが薄いと、加工が困難となるため、５００Å以上の
膜厚は必要となる。
【００１７】ここで、説明を再び図１に戻す。図１(c)
に示すごとく、前記ポリシリコン１７を部分的に除去
し、キャパシタ下地電極を形成する。このとき、イオン
インプランテーションを行い、ポリシリコン１７中に、
たとえば、リンを４０KeV のエネルギで５×１０15イオ
ン／cm2 程度打ち込み、ポリシリコン１７に電気伝導性
をもたせる。
に示すごとく、前記ポリシリコン１７を部分的に除去
し、キャパシタ下地電極を形成する。このとき、イオン
インプランテーションを行い、ポリシリコン１７中に、
たとえば、リンを４０KeV のエネルギで５×１０15イオ
ン／cm2 程度打ち込み、ポリシリコン１７に電気伝導性
をもたせる。
【００１８】次に、図１(d) に示すように、全面にＬＰ
ＣＶＤ法により、誘電体膜となるSi3N4 膜１８を厚さ５
０〜１００Å程度形成し、その後、全面にキャパシタの
上部電極となるポリシリコン膜１９を厚さ１０００Å程
度形成する。
ＣＶＤ法により、誘電体膜となるSi3N4 膜１８を厚さ５
０〜１００Å程度形成し、その後、全面にキャパシタの
上部電極となるポリシリコン膜１９を厚さ１０００Å程
度形成する。
【００１９】次に、図１(e) に示すように、ポリシリコ
ン膜１９に不純物を導入し、部分的にポリシリコン膜１
９とSi3N4 膜１８を除去することで、キャパシタを完成
する。
ン膜１９に不純物を導入し、部分的にポリシリコン膜１
９とSi3N4 膜１８を除去することで、キャパシタを完成
する。
【００２０】図４に粗面ポリシリコン１７の実効表面積
の変化を容量パターンを形成し、同一投影面積の容量測
定結果から見積った下部電極ポリシリコン対面積比の特
性図を示す。１６０nmのポリシリコン１７の膜厚まで
は、Ｃｓ／Ｃｏ（Ｃｓは蓄積容量、Ｃｏは下部電極ポリ
シリコン表面がフラットな場合の容量）は増加するが、
２００nmになると逆に低下する。これはポリシリコン１
７の膜厚が１６０nm以上となると、連続膜に変化し粗面
としての効率が低下するためである。
の変化を容量パターンを形成し、同一投影面積の容量測
定結果から見積った下部電極ポリシリコン対面積比の特
性図を示す。１６０nmのポリシリコン１７の膜厚まで
は、Ｃｓ／Ｃｏ（Ｃｓは蓄積容量、Ｃｏは下部電極ポリ
シリコン表面がフラットな場合の容量）は増加するが、
２００nmになると逆に低下する。これはポリシリコン１
７の膜厚が１６０nm以上となると、連続膜に変化し粗面
としての効率が低下するためである。
【００２１】
【発明の効果】以上のように、この発明の製造方法によ
れば、Ｄ−ＲＡＭ蓄積容量の下部電極として使用するシ
ランを用いた減圧ＣＶＤによるポリシリコン膜の形成に
おいて、その形成条件をポリシリコン形成温度５５０℃
から６００℃、SiH4の圧力0.０５Torrから1.０Torr、ポ
リシリコンの膜厚５０nmから１６０nmとしたので、ポリ
シリコン膜の表面積を2.０倍以上に安定して得られ、し
たがって、従来より高い蓄積容量を確保することができ
る。
れば、Ｄ−ＲＡＭ蓄積容量の下部電極として使用するシ
ランを用いた減圧ＣＶＤによるポリシリコン膜の形成に
おいて、その形成条件をポリシリコン形成温度５５０℃
から６００℃、SiH4の圧力0.０５Torrから1.０Torr、ポ
リシリコンの膜厚５０nmから１６０nmとしたので、ポリ
シリコン膜の表面積を2.０倍以上に安定して得られ、し
たがって、従来より高い蓄積容量を確保することができ
る。
【図１】この発明の一実施例の工程断面図。
【図２】この発明におけるポリシリコンの温度対圧力に
対して粗面となる条件を示す説明図。
対して粗面となる条件を示す説明図。
【図３】この発明におけるポリシリコンの膜厚に対する
粗面状況の説明図。
粗面状況の説明図。
【図４】この発明における粗面ポリシリコンの実効表面
積の容量変化の説明図。
積の容量変化の説明図。
１１ Si基板 １２ フィールド酸化膜 １３ トランスファゲート １４ Ｎ+ 拡散層 １５ SiO2膜 １６ コンタクトホール １７ ポリシリコン １８ Si3N4 膜 １９ ポリシリコン膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (56)参考文献 特開 昭64−42161（ＪＰ，Ａ) 特開 平３−263864（ＪＰ，Ａ) 特開 平３−272165（ＪＰ，Ａ) 特開 平４−35059（ＪＰ，Ａ) 特開 平４−170061（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/205 H01L 21/285 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (3)
- 【請求項１】 Si基板にトランスファゲートおよび拡散
層を形成した後、前記拡散層を覆う酸化膜を形成する工
程と、 キャパシタの下部電極と前記拡散層との電気的な導通を
とるためのコンタクトホールを前記酸化膜に形成する工
程と、 SiH4を、0.05Torrから1.0Torrの圧力で温度５５０℃か
ら６００℃で減圧ＣＶＤ法により、前記下部電極を構成
する膜厚５０nm以上１６０nm以下のポリシリコンを形成
する工程と、 前記ポリシリコン上に誘電体膜を介して上部電極を形成
する工程と、 よりなる半導体素子の製造方法。 - 【請求項２】 シリコン窒化膜を減圧ＣＶＤ法により形
成することにより前記誘電体膜を形成することを特徴と
する請求項１記載の半導体素子の製造方法。 - 【請求項３】 前記上部電極はポリシリコンであること
を特徴とする請求項１記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404668A JP2998996B2 (ja) | 1990-12-05 | 1990-12-05 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404668A JP2998996B2 (ja) | 1990-12-05 | 1990-12-05 | 半導体素子の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH04209570A JPH04209570A (ja) | 1992-07-30 |
| JPH0613566A JPH0613566A (ja) | 1994-01-21 |
| JP2998996B2 true JP2998996B2 (ja) | 2000-01-17 |
Family
ID=18514324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404668A Expired - Fee Related JP2998996B2 (ja) | 1990-12-05 | 1990-12-05 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998996B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129848A (ja) * | 1995-11-06 | 1997-05-16 | Mitsubishi Electric Corp | キャパシタを有する半導体装置の製造方法 |
| WO2019147400A1 (en) * | 2018-01-24 | 2019-08-01 | Applied Materials, Inc. | Seam healing using high pressure anneal |
-
1990
- 1990-12-05 JP JP2404668A patent/JP2998996B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0613566A (ja) | 1994-01-21 |
| JPH04209570A (ja) | 1992-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2761685B2 (ja) | 半導体装置の製造方法 | |
| US5753558A (en) | Method of forming a capacitor | |
| US5801104A (en) | Uniform dielectric film deposition on textured surfaces | |
| US5245206A (en) | Capacitors with roughened single crystal plates | |
| US20060246679A1 (en) | Forming integrated circuits using selective deposition of undoped silicon film seeded in chlorine and hydride gas | |
| US5858838A (en) | Method for increasing DRAM capacitance via use of a roughened surface bottom capacitor plate | |
| US6372574B1 (en) | Method of forming a capacitor container electrode and method of patterning a metal layer by selectively silicizing the electrode or metal layer and removing the silicized portion | |
| US5656529A (en) | Method for manufacturing highly-integrated capacitor | |
| US5670431A (en) | Method of forming an ultra thin dielectric film for a capacitor | |
| TW544867B (en) | Integrated circuit fabrication | |
| US5508223A (en) | Method for manufacturing DRAM cell with fork-shaped capacitor | |
| JP2817645B2 (ja) | 半導体装置の製造方法 | |
| US6831319B2 (en) | Cell nitride nucleation on insulative layers and reduced corner leakage of container capacitors | |
| US5492848A (en) | Stacked capacitor process using silicon nodules | |
| US5956595A (en) | Method of fabricating a semiconductor integrated circuit having a capacitor with lower electrode comprising titanium nitride | |
| US5926711A (en) | Method of forming an electrode of a semiconductor device | |
| US5104821A (en) | Method for fabricating stacked capacitors in a DRAM cell | |
| US5459095A (en) | Method for making capacitor for use in DRAM cell using triple layers of photoresist | |
| JP2894361B2 (ja) | 半導体装置およびその製造方法 | |
| KR0171072B1 (ko) | 반도체 메모리 셀 제조방법 및 구조 | |
| EP0905760A2 (en) | Integrated MOS capacitor fabrication method and structure | |
| US5899716A (en) | Oxygen ion implantation procedure to increase the surface area of an STC structure | |
| US5482882A (en) | Method for forming most capacitor using polysilicon islands | |
| US6004858A (en) | Methods of forming hemispherical grained silicon (HSG-Si) capacitor structures including protective layers | |
| JP2998996B2 (ja) | 半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991019 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081105 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081105 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101105 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |