JPH09129848A - キャパシタを有する半導体装置の製造方法 - Google Patents
キャパシタを有する半導体装置の製造方法Info
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- JPH09129848A JPH09129848A JP7287427A JP28742795A JPH09129848A JP H09129848 A JPH09129848 A JP H09129848A JP 7287427 A JP7287427 A JP 7287427A JP 28742795 A JP28742795 A JP 28742795A JP H09129848 A JPH09129848 A JP H09129848A
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- Y10S148/00—Metal treatment
- Y10S148/138—Roughened surface
Abstract
(57)【要約】
【課題】 キャパシタ電極間におけるリーク電流を抑制
できる半導体装置の製造方法を提供する。 【解決手段】 温度：５７５℃、デポジション圧力：
０．２Ｔｏｒｒの条件下で減圧ＣＶＤ法により、粗面ポ
リシリコン膜１５ａが形成される。この粗面ポリシリコ
ン膜１５ａにシリコンイオンが注入される。これによ
り、粗面ポリシリコン膜１５ａの凹凸の先端が丸められ
る。この粗面ポリシリコン膜１５ａがパターニングされ
てストレージノード１５が形成される。キャパシタ絶縁
層１７を介在してストレージノード１５を覆うようにセ
ルプレート１９が形成される。
できる半導体装置の製造方法を提供する。 【解決手段】 温度：５７５℃、デポジション圧力：
０．２Ｔｏｒｒの条件下で減圧ＣＶＤ法により、粗面ポ
リシリコン膜１５ａが形成される。この粗面ポリシリコ
ン膜１５ａにシリコンイオンが注入される。これによ
り、粗面ポリシリコン膜１５ａの凹凸の先端が丸められ
る。この粗面ポリシリコン膜１５ａがパターニングされ
てストレージノード１５が形成される。キャパシタ絶縁
層１７を介在してストレージノード１５を覆うようにセ
ルプレート１９が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置の製造方法であって、特に記憶装置および
情報処理装置に代表される半導体集積装置のキャパシタ
電極の製造方法に関するものである。
る半導体装置の製造方法であって、特に記憶装置および
情報処理装置に代表される半導体集積装置のキャパシタ
電極の製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）の高集積化に伴い、限られた空間で十分なキャパシ
タ容量を確保するために、キャパシタ構造も３次元化し
てきた。このようなキャパシタ構造としては、フィン型
構造や王冠型（筒型）構造がある。
ry）の高集積化に伴い、限られた空間で十分なキャパシ
タ容量を確保するために、キャパシタ構造も３次元化し
てきた。このようなキャパシタ構造としては、フィン型
構造や王冠型（筒型）構造がある。
【０００３】また多結晶シリコン膜からなるストレージ
ノード電極（キャパシタの下部電極）の表面に微細な凹
凸を形成して表面積を増加させる手法も考案されてい
る。このときの多結晶シリコンを、その表面状態から粗
面ポリシリコンと呼んでいる。
ノード電極（キャパシタの下部電極）の表面に微細な凹
凸を形成して表面積を増加させる手法も考案されてい
る。このときの多結晶シリコンを、その表面状態から粗
面ポリシリコンと呼んでいる。
【０００４】ストレージノード表面に凹凸を形成する方
法としては、たとえばH.Watanabe et al.,“An Advance
d Fabrication Technology of Hemispherical Grained
(HSG)Poly-Si for High Capacitance Storage Electrod
es ”,Extended Abstracts ofthe 1991 International
Conference on Solid State Devices and Materials,Yo
kohama,1991,pp.478-480の文献に記載されている手法が
取られている。以下、この手法を用いてＤＲＡＭメモリ
セルのキャパシタを製造する方法を従来の半導体装置の
製造方法として説明する。
法としては、たとえばH.Watanabe et al.,“An Advance
d Fabrication Technology of Hemispherical Grained
(HSG)Poly-Si for High Capacitance Storage Electrod
es ”,Extended Abstracts ofthe 1991 International
Conference on Solid State Devices and Materials,Yo
kohama,1991,pp.478-480の文献に記載されている手法が
取られている。以下、この手法を用いてＤＲＡＭメモリ
セルのキャパシタを製造する方法を従来の半導体装置の
製造方法として説明する。
【０００５】図１１〜図１５は、従来のキャパシタを有
する半導体装置の製造方法を工程順に示す概略断面図で
ある。
する半導体装置の製造方法を工程順に示す概略断面図で
ある。
【０００６】まず図１１を参照して、ｐ型シリコン基板
１上にゲート絶縁層５を介在して、パターニングされた
ゲート電極層７が形成される。このゲート電極層７をマ
スクとしてイオン注入などを施すことにより、ゲート電
極層７の下側領域を挟むように所定の距離を隔てて１対
のｎ- 不純物領域３ａが形成される。この後、ゲート電
極層７を覆う絶縁層１１が形成される。この絶縁層１１
をマスクとしてイオン注入などを施すことにより、ｐ型
シリコン基板１の表面に１対のｎ+ 不純物領域３ｂが形
成される。ｎ- 不純物領域３ａとｎ+ 不純物領域３ｂと
により、ＬＤＤ（Lightly Doped Drain ）構造を有する
ｎ型ソース／ドレイン領域３が形成される。
１上にゲート絶縁層５を介在して、パターニングされた
ゲート電極層７が形成される。このゲート電極層７をマ
スクとしてイオン注入などを施すことにより、ゲート電
極層７の下側領域を挟むように所定の距離を隔てて１対
のｎ- 不純物領域３ａが形成される。この後、ゲート電
極層７を覆う絶縁層１１が形成される。この絶縁層１１
をマスクとしてイオン注入などを施すことにより、ｐ型
シリコン基板１の表面に１対のｎ+ 不純物領域３ｂが形
成される。ｎ- 不純物領域３ａとｎ+ 不純物領域３ｂと
により、ＬＤＤ（Lightly Doped Drain ）構造を有する
ｎ型ソース／ドレイン領域３が形成される。
【０００７】この１対のｎ型ソース／ドレイン領域３
と、ゲート絶縁膜５と、ゲート電極層７とによりＭＯＳ
（Metal Oxide Semiconductor ）が構成される。
と、ゲート絶縁膜５と、ゲート電極層７とによりＭＯＳ
（Metal Oxide Semiconductor ）が構成される。
【０００８】図１２を参照して、ＭＯＳトランジスタ１
０を覆うようにシリコン酸化膜などよりなる層間絶縁層
１３が形成される。この層間絶縁層１３上に、通常の写
真製版技術によりレジストパターン３１が形成される。
このレジストパターン３１をマスクとして層間絶縁層１
３に異方性エッチングが施される。この異方性エッチン
グにより、ｎ型ソース／ドレイン領域３の一部表面に達
するコンタクトホール１３ａが形成される。この後、レ
ジストパターン３１が除去される。
０を覆うようにシリコン酸化膜などよりなる層間絶縁層
１３が形成される。この層間絶縁層１３上に、通常の写
真製版技術によりレジストパターン３１が形成される。
このレジストパターン３１をマスクとして層間絶縁層１
３に異方性エッチングが施される。この異方性エッチン
グにより、ｎ型ソース／ドレイン領域３の一部表面に達
するコンタクトホール１３ａが形成される。この後、レ
ジストパターン３１が除去される。
【０００９】図１３を参照して、このコンタクトホール
１３ａを通じてｎ型ソース／ドレイン領域３と電気的に
接続するように、かつ層間絶縁層１３上に延在するよう
に粗面ポリシリコン層１５ａが、上記文献に示された条
件で形成される。具体的には、シラン（ＳｉＨ4 ）を２
０％含むガスを用い、１．０Ｔｏｒｒ、温度５９０℃の
条件でＬＰＣＶＤ（Low Pressure Chemical Vapour Oep
osition ）法を行なうことで粗面ポリシリコンが形成さ
れる。
１３ａを通じてｎ型ソース／ドレイン領域３と電気的に
接続するように、かつ層間絶縁層１３上に延在するよう
に粗面ポリシリコン層１５ａが、上記文献に示された条
件で形成される。具体的には、シラン（ＳｉＨ4 ）を２
０％含むガスを用い、１．０Ｔｏｒｒ、温度５９０℃の
条件でＬＰＣＶＤ（Low Pressure Chemical Vapour Oep
osition ）法を行なうことで粗面ポリシリコンが形成さ
れる。
【００１０】図１４を参照して、粗面ポリシリコン１５
ａ上に、通常の写真製版技術により所望の形状を有する
レジストパターン３３が形成される。このレジストパタ
ーン３３をマスクとして粗面ポリシリコン１５ａに異方
性エッチングが施される。
ａ上に、通常の写真製版技術により所望の形状を有する
レジストパターン３３が形成される。このレジストパタ
ーン３３をマスクとして粗面ポリシリコン１５ａに異方
性エッチングが施される。
【００１１】図１５を参照して、この異方性エッチング
により、粗面ポリシリコンがパターニングされる。これ
により、コンタクトホール１３ａを通じてｎ型ソース／
ドレイン領域３と電気的に接続され、かつ層間絶縁層１
３上に延在するストレージノード（下部電極）１５が形
成される。このストレージノード１５上を覆うようにキ
ャパシタ絶縁層１７が形成される。このキャパシタ絶縁
層１７は、比較的薄く形成されるため、ストレージノー
ド１５上では、その表面の凹凸形状を反映した凹凸を有
する。このキャパシタ絶縁層１７を介在してストレージ
ノード１５と対向するようにセルプレート（上部電極）
１９が形成される。
により、粗面ポリシリコンがパターニングされる。これ
により、コンタクトホール１３ａを通じてｎ型ソース／
ドレイン領域３と電気的に接続され、かつ層間絶縁層１
３上に延在するストレージノード（下部電極）１５が形
成される。このストレージノード１５上を覆うようにキ
ャパシタ絶縁層１７が形成される。このキャパシタ絶縁
層１７は、比較的薄く形成されるため、ストレージノー
ド１５上では、その表面の凹凸形状を反映した凹凸を有
する。このキャパシタ絶縁層１７を介在してストレージ
ノード１５と対向するようにセルプレート（上部電極）
１９が形成される。
【００１２】このストレージノード１５と、キャパシタ
絶縁層１７と、セルプレート１９とによりキャパシタ２
０が構成される。
絶縁層１７と、セルプレート１９とによりキャパシタ２
０が構成される。
【００１３】このようにして、ＭＯＳトランジスタ１０
とキャパシタ２０とからなる１トランジスタ１キャパシ
タ構造のＤＲＡＭメモリセルが完成する。
とキャパシタ２０とからなる１トランジスタ１キャパシ
タ構造のＤＲＡＭメモリセルが完成する。
【００１４】このように形成されたストレージノード
は、その表面に凹凸を有するため、キャパシタの平面占
有面積当りのストレージノード１５とセルプレート１９
との対向面積を大きくできるという特徴がある。
は、その表面に凹凸を有するため、キャパシタの平面占
有面積当りのストレージノード１５とセルプレート１９
との対向面積を大きくできるという特徴がある。
【００１５】
【発明が解決しようとする課題】しかし、粗面ポリシリ
コン上に形成された薄膜のキャパシタ絶縁層の特性とし
ては、ポリシリコン層表面が平坦な場合に比較して、キ
ャパシタ電極間のリーク電流が図１６に示すように若干
増加してしまうことがわかっている。
コン上に形成された薄膜のキャパシタ絶縁層の特性とし
ては、ポリシリコン層表面が平坦な場合に比較して、キ
ャパシタ電極間のリーク電流が図１６に示すように若干
増加してしまうことがわかっている。
【００１６】以下、上記のリーク電流の測定方法につい
て説明する。図１７は、リーク電流を測定するのに用い
た試料の構成を示す断面図である。図１７を参照して、
シリコン基板１上にコンタクトホール１３ａを有する層
間絶縁層１３が形成されている。コンタクトホール１３
ａを通じてシリコン基板１と接続されるようにストレー
ジノード１５が形成されている。このストレージノード
１５とキャパシタ絶縁層１７を挟んで対向するようにセ
ルプレート１９が形成されている。
て説明する。図１７は、リーク電流を測定するのに用い
た試料の構成を示す断面図である。図１７を参照して、
シリコン基板１上にコンタクトホール１３ａを有する層
間絶縁層１３が形成されている。コンタクトホール１３
ａを通じてシリコン基板１と接続されるようにストレー
ジノード１５が形成されている。このストレージノード
１５とキャパシタ絶縁層１７を挟んで対向するようにセ
ルプレート１９が形成されている。
【００１７】このセルプレート１９を一方の電極とし、
シリコン基板１をもう一方の電極として、この間に印加
する電圧（図１６の横軸）に対して流れるリーク電流
（図１６の縦軸）を測定した。
シリコン基板１をもう一方の電極として、この間に印加
する電圧（図１６の横軸）に対して流れるリーク電流
（図１６の縦軸）を測定した。
【００１８】また、比較的表面が平坦なポリシリコン層
と、凸部の先端が比較的丸みを帯びているポリシリコン
層と、凸部の先端が比較的鋭角であるポリシリコン層と
の各々をストレージノード１５として用いた場合のキャ
パシタの耐圧を同一条件下で測定した。その結果、比較
的平坦な表面を有するポリシリコン層を用いた場合は
３．１７Ｖ、凸部の先端が比較的丸みを帯びているポリ
シリコン層を用いた場合は２．８Ｖ、凸部の先端が比較
的鋭角であるポリシリコン層を用いた場合は２．２９Ｖ
のキャパシタ耐圧を有していた。
と、凸部の先端が比較的丸みを帯びているポリシリコン
層と、凸部の先端が比較的鋭角であるポリシリコン層と
の各々をストレージノード１５として用いた場合のキャ
パシタの耐圧を同一条件下で測定した。その結果、比較
的平坦な表面を有するポリシリコン層を用いた場合は
３．１７Ｖ、凸部の先端が比較的丸みを帯びているポリ
シリコン層を用いた場合は２．８Ｖ、凸部の先端が比較
的鋭角であるポリシリコン層を用いた場合は２．２９Ｖ
のキャパシタ耐圧を有していた。
【００１９】これらの結果より、凹凸表面の凸部先端が
鋭角（針状）であればあるほど、リーク電流の増加（劣
化）が激しくなることがわかった。これは、ポリシリコ
ンの表面形状に起因した電解集中によるものであると考
えられる。つまり、凸部の先端が鋭角であると、その先
端部に電解が集中しやすくなり、それによってリーク電
流が生じるものと考えられる。
鋭角（針状）であればあるほど、リーク電流の増加（劣
化）が激しくなることがわかった。これは、ポリシリコ
ンの表面形状に起因した電解集中によるものであると考
えられる。つまり、凸部の先端が鋭角であると、その先
端部に電解が集中しやすくなり、それによってリーク電
流が生じるものと考えられる。
【００２０】それゆえ、本発明の目的は、キャパシタ電
極間におけるリーク電流を抑制できる半導体装置の製造
方法を提供することである。
極間におけるリーク電流を抑制できる半導体装置の製造
方法を提供することである。
【００２１】
【課題を解決するための手段】上記のリーク電流の増加
機構を鑑みると、リーク電流の増加を抑制するには、凹
凸形状を針状から丸みを有する形状に変形させることが
有効であると考えられる。このため、本発明において
は、凹凸先端の鋭角部を丸める方法を提案している。具
体的には、先端が鋭角的である凹凸を有するポリシリコ
ンに対して、イオン注入を行なうことにより、丸みを有
する凹凸に変形することを特徴としている。
機構を鑑みると、リーク電流の増加を抑制するには、凹
凸形状を針状から丸みを有する形状に変形させることが
有効であると考えられる。このため、本発明において
は、凹凸先端の鋭角部を丸める方法を提案している。具
体的には、先端が鋭角的である凹凸を有するポリシリコ
ンに対して、イオン注入を行なうことにより、丸みを有
する凹凸に変形することを特徴としている。
【００２２】本発明の１の局面に従う半導体装置の製造
方法は、絶縁層を挟んで対向する１対の電極層からなる
キャパシタを有する半導体装置の製造方法であって、以
下の工程を備えている。
方法は、絶縁層を挟んで対向する１対の電極層からなる
キャパシタを有する半導体装置の製造方法であって、以
下の工程を備えている。
【００２３】まず表面に凹凸を有するキャパシタの下部
電極層が多結晶シリコンにより形成される。そして下部
電極層にシリコンがイオン注入されることにより、下部
電極層表面の凹凸先端が丸められる。そして下部電極層
の表面上にキャパシタ絶縁層を介在して上部電極層が形
成される。
電極層が多結晶シリコンにより形成される。そして下部
電極層にシリコンがイオン注入されることにより、下部
電極層表面の凹凸先端が丸められる。そして下部電極層
の表面上にキャパシタ絶縁層を介在して上部電極層が形
成される。
【００２４】本発明の１の局面に従う半導体装置の製造
方法では、下部電極層にシリコンをイオン注入すること
によって、下部電極層表面の凹凸先端が丸められる。こ
のため、凹凸先端で電界が集中することは防止される。
よって、リーク電流の増加を抑制することができる。
方法では、下部電極層にシリコンをイオン注入すること
によって、下部電極層表面の凹凸先端が丸められる。こ
のため、凹凸先端で電界が集中することは防止される。
よって、リーク電流の増加を抑制することができる。
【００２５】本発明の他の局面に従う半導体装置の製造
方法は、絶縁層を挟んで対向する１対の電極層からなる
キャパシタを有する半導体装置の製造方法であって、以
下の工程を備えている。
方法は、絶縁層を挟んで対向する１対の電極層からなる
キャパシタを有する半導体装置の製造方法であって、以
下の工程を備えている。
【００２６】まず表面に凹凸を有するキャパシタの下部
電極層が多結晶シリコンにより形成される。そして下部
電極層にリンおよびヒ素の少なくともいずれかが３．０
×１０15ｃｍ-2未満のドーズ量でイオン注入されること
により、下部電極層表面の凹凸先端が丸められる。そし
て下部電極層の表面上にキャパシタ絶縁層を介在して上
部電極層が形成される。
電極層が多結晶シリコンにより形成される。そして下部
電極層にリンおよびヒ素の少なくともいずれかが３．０
×１０15ｃｍ-2未満のドーズ量でイオン注入されること
により、下部電極層表面の凹凸先端が丸められる。そし
て下部電極層の表面上にキャパシタ絶縁層を介在して上
部電極層が形成される。
【００２７】本発明の他の局面に従う半導体装置の製造
方法では、リンおよびヒ素の少なくともいずれかが下部
電極層に注入されることによって、下部電極層の凹凸先
端が丸められる。このため、凹凸先端で電界が集中する
ことは防止される。よって、キャパシタ電極間における
リーク電流増加を抑制することができる。
方法では、リンおよびヒ素の少なくともいずれかが下部
電極層に注入されることによって、下部電極層の凹凸先
端が丸められる。このため、凹凸先端で電界が集中する
ことは防止される。よって、キャパシタ電極間における
リーク電流増加を抑制することができる。
【００２８】また、リンおよびヒ素の少なくともいずれ
かが３．０×１０15ｃｍ-2未満のドーズ量でイオン注入
されるため、下部電極層表面は所定の凹凸形状を保つこ
とができる。したがって、下部電極層との対向面積を大
きく確保できるため、所望のキャパシタ容量（２５ｆＦ
以上）を得ることができる。
かが３．０×１０15ｃｍ-2未満のドーズ量でイオン注入
されるため、下部電極層表面は所定の凹凸形状を保つこ
とができる。したがって、下部電極層との対向面積を大
きく確保できるため、所望のキャパシタ容量（２５ｆＦ
以上）を得ることができる。
【００２９】上記局面において好ましくは、リンおよび
ヒ素の少なくともいずれかのドーズ量は２×１０15ｃｍ
-2以上である。
ヒ素の少なくともいずれかのドーズ量は２×１０15ｃｍ
-2以上である。
【００３０】ドーズ量が２×１０15ｃｍ-2以上であるた
め、表面が平滑なストレージノードを有するキャパシタ
と同程度以上の耐圧を確保することができる。よって、
高集積化に適した半導体装置を得ることができる。
め、表面が平滑なストレージノードを有するキャパシタ
と同程度以上の耐圧を確保することができる。よって、
高集積化に適した半導体装置を得ることができる。
【００３１】本発明のさらに他の局面に従う半導体装置
の製造方法は、絶縁層を挟んで対向する１対の電極層か
らなるキャパシタを有する半導体の製造方法であって、
以下の工程を備えている。
の製造方法は、絶縁層を挟んで対向する１対の電極層か
らなるキャパシタを有する半導体の製造方法であって、
以下の工程を備えている。
【００３２】まず表面に凹凸を有するキャパシタの下部
電極層が多結晶シリコンにより形成される。そしてシリ
コンに導入することでドナーおよびアクセプタを作るイ
オン以外のイオンが下部電極層にイオン注入されること
により、下部電極層表面の凹凸先端が丸められる。そし
て下部電極層の表面上にキャパシタ絶縁層を介在して上
部電極層が形成される。
電極層が多結晶シリコンにより形成される。そしてシリ
コンに導入することでドナーおよびアクセプタを作るイ
オン以外のイオンが下部電極層にイオン注入されること
により、下部電極層表面の凹凸先端が丸められる。そし
て下部電極層の表面上にキャパシタ絶縁層を介在して上
部電極層が形成される。
【００３３】本発明のさらに他の局面では、シリコンに
導入することでドナーおよびアクセプタを作るイオン以
外のイオンが注入されることで、下部電極層表面の凹凸
先端が丸められる。このため、凹凸先端で電界が集中す
ることは防止される。よって、キャパシタ電極間におけ
るリーク電流の増加を抑制することができる。
導入することでドナーおよびアクセプタを作るイオン以
外のイオンが注入されることで、下部電極層表面の凹凸
先端が丸められる。このため、凹凸先端で電界が集中す
ることは防止される。よって、キャパシタ電極間におけ
るリーク電流の増加を抑制することができる。
【００３４】本発明のさらに他の局面に従う半導体装置
の製造方法は、絶縁層を挟んで対向する１対の電極層か
らなるキャパシタを有する半導体装置の製造方法であっ
て、以下の工程を備えている。
の製造方法は、絶縁層を挟んで対向する１対の電極層か
らなるキャパシタを有する半導体装置の製造方法であっ
て、以下の工程を備えている。
【００３５】まず表面に凹凸を有するキャパシタの下部
電極層が多結晶シリコンにより形成される。そしてシリ
コンに導入することでドナーおよびアクセプタを作るイ
オンが下部電極層に３．０×１０15ｃｍ-2未満のドーズ
量でイオン注入されることにより、下部電極層表面の凹
凸先端が丸められる。そして下部電極層の表面上にキャ
パシタ絶縁層を介在して上部電極層が形成される。
電極層が多結晶シリコンにより形成される。そしてシリ
コンに導入することでドナーおよびアクセプタを作るイ
オンが下部電極層に３．０×１０15ｃｍ-2未満のドーズ
量でイオン注入されることにより、下部電極層表面の凹
凸先端が丸められる。そして下部電極層の表面上にキャ
パシタ絶縁層を介在して上部電極層が形成される。
【００３６】本発明のさらに他の局面では、シリコンに
導入することでドナーおよびアクセプタを作るイオンが
注入されることで、下部電極層表面の凹凸先端が丸めら
れる。このため、凹凸先端で電界が集中することが防止
される。よって、キャパシタ電極間におけるリーク電流
の増加を抑制することができる。
導入することでドナーおよびアクセプタを作るイオンが
注入されることで、下部電極層表面の凹凸先端が丸めら
れる。このため、凹凸先端で電界が集中することが防止
される。よって、キャパシタ電極間におけるリーク電流
の増加を抑制することができる。
【００３７】またシリコンに導入することでドナーおよ
びアクセプタを作るイオンが３．０×１０15ｃｍ-2未満
のドーズ量でイオン注入されるため、下部電極層表面は
所定の凹凸形状を保つことができる。したがって、下部
電極層と上部電極層との対向面積を大きく確保すること
ができるため、所望のキャパシタ容量（２５ｆＦ以上）
を得ることができる。
びアクセプタを作るイオンが３．０×１０15ｃｍ-2未満
のドーズ量でイオン注入されるため、下部電極層表面は
所定の凹凸形状を保つことができる。したがって、下部
電極層と上部電極層との対向面積を大きく確保すること
ができるため、所望のキャパシタ容量（２５ｆＦ以上）
を得ることができる。
【００３８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００３９】実施の形態１ 図１〜図６は、本発明の実施の形態１における半導体装
置の製造方法を工程順に示す概略断面図である。図１を
参照して、ｐ型シリコン基板１の表面上にゲート絶縁層
５を介在して、パターニングされたゲート電極層７が形
成される。このゲート電極層７をマスクとしてイオン注
入などを施すことにより、ゲート電極層７の下の領域を
挟むように１対のｎ- 不純物領域３ａが形成される。こ
の後、ゲート電極層７を覆うように絶縁層１１が形成さ
れる。この絶縁層１１をマスクとしてイオン注入などを
施すことにより、１対のｎ+ 不純物領域３ｂが形成され
る。このｎ- 不純物領域３ａとｎ+ 不純物領域３ｂとに
よりＬＤＤ構造を有するｎ型ソース／ドレイン領域３が
構成される。
置の製造方法を工程順に示す概略断面図である。図１を
参照して、ｐ型シリコン基板１の表面上にゲート絶縁層
５を介在して、パターニングされたゲート電極層７が形
成される。このゲート電極層７をマスクとしてイオン注
入などを施すことにより、ゲート電極層７の下の領域を
挟むように１対のｎ- 不純物領域３ａが形成される。こ
の後、ゲート電極層７を覆うように絶縁層１１が形成さ
れる。この絶縁層１１をマスクとしてイオン注入などを
施すことにより、１対のｎ+ 不純物領域３ｂが形成され
る。このｎ- 不純物領域３ａとｎ+ 不純物領域３ｂとに
よりＬＤＤ構造を有するｎ型ソース／ドレイン領域３が
構成される。
【００４０】この１対のｎ型ソース／ドレイン領域３
と、ゲート絶縁層５と、ゲート電極層７とによりＭＯＳ
トランジスタ１０が構成される。
と、ゲート絶縁層５と、ゲート電極層７とによりＭＯＳ
トランジスタ１０が構成される。
【００４１】図２を参照して、ＭＯＳトランジスタ１０
を覆うように、たとえばシリコン酸化膜よりなる層間絶
縁層１３が５０００Åの厚みでＣＶＤ法により形成され
る。この層間絶縁層１３上に通常の写真製版技術によ
り、レジストパターン３１が形成される。このレジスト
パターン３１をマスクとして、層間絶縁層１３に異方性
のドライエッチングが行なわれる。これにより、層間絶
縁層１３にｎ型ソース／ドレイン領域３の一部表面に達
するコンタクトホール１３ａが形成される。この後、レ
ジストパターン３１が除去される。
を覆うように、たとえばシリコン酸化膜よりなる層間絶
縁層１３が５０００Åの厚みでＣＶＤ法により形成され
る。この層間絶縁層１３上に通常の写真製版技術によ
り、レジストパターン３１が形成される。このレジスト
パターン３１をマスクとして、層間絶縁層１３に異方性
のドライエッチングが行なわれる。これにより、層間絶
縁層１３にｎ型ソース／ドレイン領域３の一部表面に達
するコンタクトホール１３ａが形成される。この後、レ
ジストパターン３１が除去される。
【００４２】図３を参照して、このコンタクトホール１
３ａを通じてｎ型ソース／ドレイン領域３と電気的に接
続するように、かつ層間絶縁層１３上に延在するように
ポリシリコン膜１５ａが形成される。このポリシリコン
膜１５ａは、チューブ式の減圧ＣＶＤ装置で、成膜温
度：５７５℃、デポジション圧力：０．２Ｔｏｒｒの条
件下で形成することで粗面ポリシリコンとされる。また
このポリシリコン膜１５ａの厚みは２０００Å程度であ
る。
３ａを通じてｎ型ソース／ドレイン領域３と電気的に接
続するように、かつ層間絶縁層１３上に延在するように
ポリシリコン膜１５ａが形成される。このポリシリコン
膜１５ａは、チューブ式の減圧ＣＶＤ装置で、成膜温
度：５７５℃、デポジション圧力：０．２Ｔｏｒｒの条
件下で形成することで粗面ポリシリコンとされる。また
このポリシリコン膜１５ａの厚みは２０００Å程度であ
る。
【００４３】このポリシリコン膜１５ａの表面を電子顕
微鏡（ＳＥＭ）にて観察した結果を図７に示す。この図
７によると、ポリシリコン表面には５００Å程度の高さ
の微細な凹凸が形成されていることがわかる。なお、図
７は、ポリシリコン膜の表面を、表面に対して４５°の
角度から観察した状態を示している。
微鏡（ＳＥＭ）にて観察した結果を図７に示す。この図
７によると、ポリシリコン表面には５００Å程度の高さ
の微細な凹凸が形成されていることがわかる。なお、図
７は、ポリシリコン膜の表面を、表面に対して４５°の
角度から観察した状態を示している。
【００４４】図４を参照して、ポリシリコン膜１５ａに
対してイオン注入が行なわれる。このときの注入種とし
ては、注入されたイオン（粒子）が母材に悪影響を与え
ないように母材と同一材料であるシリコンイオンが用い
られる。注入条件としては、注入エネルギが５０ｋｅＶ
であり、またドーズ量は４×１０15ｃｍ-2である。
対してイオン注入が行なわれる。このときの注入種とし
ては、注入されたイオン（粒子）が母材に悪影響を与え
ないように母材と同一材料であるシリコンイオンが用い
られる。注入条件としては、注入エネルギが５０ｋｅＶ
であり、またドーズ量は４×１０15ｃｍ-2である。
【００４５】このイオン注入後のポリシリコン膜１５ａ
の表面をＳＥＭにて観察した結果を図８に示す。この図
８から明らかなようにポリシリコン膜１５ａの表面の凹
凸は保持されており、かつ図７の凹凸よりも凹凸の先端
が効果的に丸められていることがわかる。
の表面をＳＥＭにて観察した結果を図８に示す。この図
８から明らかなようにポリシリコン膜１５ａの表面の凹
凸は保持されており、かつ図７の凹凸よりも凹凸の先端
が効果的に丸められていることがわかる。
【００４６】図５を参照して、ポリシリコン膜１５ａ上
に通常の写真製版技術により所望の形状を有するレジス
トパターン３２が形成される。このレジストパターン３
２をマスクとして、ポリシリコン膜１５ａに異方性のエ
ッチングが施される。
に通常の写真製版技術により所望の形状を有するレジス
トパターン３２が形成される。このレジストパターン３
２をマスクとして、ポリシリコン膜１５ａに異方性のエ
ッチングが施される。
【００４７】図６を参照して、このエッチングにより、
コンタクトホール１３ａを通じてｎ型ソース／ドレイン
領域３と電気的に接続され、かつ層間絶縁層１３上に延
在するストレージノード１５が形成される。このストレ
ージノード１５を覆うようにキャパシタ絶縁層１７が形
成される。このキャパシタ絶縁層１７を介在してストレ
ージノード１５と対向するようにセルプレート１９が形
成される。
コンタクトホール１３ａを通じてｎ型ソース／ドレイン
領域３と電気的に接続され、かつ層間絶縁層１３上に延
在するストレージノード１５が形成される。このストレ
ージノード１５を覆うようにキャパシタ絶縁層１７が形
成される。このキャパシタ絶縁層１７を介在してストレ
ージノード１５と対向するようにセルプレート１９が形
成される。
【００４８】このストレージノード１５と、キャパシタ
絶縁層１７と、セルプレート１９とによりキャパシタ２
０が構成される。
絶縁層１７と、セルプレート１９とによりキャパシタ２
０が構成される。
【００４９】本実施の形態の半導体装置の製造方法で
は、図４に示す工程で、ポリシリコン膜１５ａにシリコ
ンイオンが注入され、これによりポリシリコン膜１５ａ
表面の凹凸が丸められる。このため、ポリシリコン膜１
５ａの表面形状に起因した電解集中を抑制することがで
きる。したがって、この電解集中によるキャパシタ電極
間のリーク電流を抑制することができる。
は、図４に示す工程で、ポリシリコン膜１５ａにシリコ
ンイオンが注入され、これによりポリシリコン膜１５ａ
表面の凹凸が丸められる。このため、ポリシリコン膜１
５ａの表面形状に起因した電解集中を抑制することがで
きる。したがって、この電解集中によるキャパシタ電極
間のリーク電流を抑制することができる。
【００５０】また、ポリシリコン膜１５ａの凹凸先端を
丸めるためのイオン種として、ポリシリコン膜１５ａと
同一材料であるシリコンイオンを用いている。このた
め、イオンが母材（ポリシリコン膜１５ａ）に悪影響を
与えることは防止される。これにより、キャパシタ電極
間におけるリーク電流をより一層抑制することができ
る。
丸めるためのイオン種として、ポリシリコン膜１５ａと
同一材料であるシリコンイオンを用いている。このた
め、イオンが母材（ポリシリコン膜１５ａ）に悪影響を
与えることは防止される。これにより、キャパシタ電極
間におけるリーク電流をより一層抑制することができ
る。
【００５１】実施の形態２ 本実施の形態の製造方法では、図４に示す工程で、ポリ
シリコン膜１５ａ表面の凹凸を丸めるイオン注入のイオ
ン種としてリン（Ｐ）が用いられる。
シリコン膜１５ａ表面の凹凸を丸めるイオン注入のイオ
ン種としてリン（Ｐ）が用いられる。
【００５２】なお、これ以外の工程については、実施の
形態１の工程とほぼ同様であるため、その説明は省略す
る。
形態１の工程とほぼ同様であるため、その説明は省略す
る。
【００５３】次に、このリンのドーズ量を変化させた場
合の１セル当りのキャパシタ容量の変化を調べた。その
結果を図９に示す。
合の１セル当りのキャパシタ容量の変化を調べた。その
結果を図９に示す。
【００５４】図９より、ドーズ量が３．０×１０15ｃｍ
-2未満では１セル当りのキャパシタの容量が２５ｆＦ以
上になることがわかる。この２５ｆＦは、一般的に１セ
ル当りのキャパシタの容量として必要とされる値であ
り、キャパシタ容量が２５ｆＦより低い場合には、ＤＲ
ＡＭの動作に誤動作が生じやすくなる。このことから、
ストレージノードとなるポリシリコン膜の表面凹凸の先
端を丸めるためのイオン注入のドーズ量は、ＤＲＡＭの
動作を考慮すると、３×１０15ｃｍ-2未満でなければな
らないことがわかった。
-2未満では１セル当りのキャパシタの容量が２５ｆＦ以
上になることがわかる。この２５ｆＦは、一般的に１セ
ル当りのキャパシタの容量として必要とされる値であ
り、キャパシタ容量が２５ｆＦより低い場合には、ＤＲ
ＡＭの動作に誤動作が生じやすくなる。このことから、
ストレージノードとなるポリシリコン膜の表面凹凸の先
端を丸めるためのイオン注入のドーズ量は、ＤＲＡＭの
動作を考慮すると、３×１０15ｃｍ-2未満でなければな
らないことがわかった。
【００５５】なお、リンのドーズ量が２．５×１０15ｃ
ｍ-2以下の場合には、より優れたキャパシタ容量を得る
ことができる。
ｍ-2以下の場合には、より優れたキャパシタ容量を得る
ことができる。
【００５６】一方、図１０は、イオンのドーズ量に対す
るキャパシタ耐圧の変化を示している。この図１０によ
ると、ドーズ量が２×１０15ｃｍ-2以上の場合にキャパ
シタ耐圧が従来の平滑表面のストレージノードを有する
キャパシタ（●印）と同等レベルに回復することがわか
る。このことから、ストレージノードとなるポリシリコ
ン膜の表面凹凸の先端を丸めるためのイオン注入のドー
ズ量は、キャパシタ耐圧を考慮すると、２×１０15ｃｍ
-2以上でなければならないことがわかった。
るキャパシタ耐圧の変化を示している。この図１０によ
ると、ドーズ量が２×１０15ｃｍ-2以上の場合にキャパ
シタ耐圧が従来の平滑表面のストレージノードを有する
キャパシタ（●印）と同等レベルに回復することがわか
る。このことから、ストレージノードとなるポリシリコ
ン膜の表面凹凸の先端を丸めるためのイオン注入のドー
ズ量は、キャパシタ耐圧を考慮すると、２×１０15ｃｍ
-2以上でなければならないことがわかった。
【００５７】以上より、ストレージノードとなるポリシ
リコン膜の表面凹凸の先端を丸めるためのイオン注入の
ドーズ量を２×１０15ｃｍ-2以上３×１０15ｃｍ-2未満
とすることにより、キャパシタ耐圧およびキャパシタ容
量の双方に優れたキャパシタを得ることができる。
リコン膜の表面凹凸の先端を丸めるためのイオン注入の
ドーズ量を２×１０15ｃｍ-2以上３×１０15ｃｍ-2未満
とすることにより、キャパシタ耐圧およびキャパシタ容
量の双方に優れたキャパシタを得ることができる。
【００５８】実施の形態３ 本実施の形態の半導体装置の製造方法では、図４に示す
工程で、ポリシリコン膜１５ａの表面の凹凸を丸めるイ
オン注入のイオン種としてヒ素（Ａｓ）が用いられる。
工程で、ポリシリコン膜１５ａの表面の凹凸を丸めるイ
オン注入のイオン種としてヒ素（Ａｓ）が用いられる。
【００５９】なお、これ以外の工程については、実施の
形態１の工程とほぼ同様であるため、その説明は省略す
る。
形態１の工程とほぼ同様であるため、その説明は省略す
る。
【００６０】イオン注入種としてのヒ素（Ａｓ）は、実
施の形態２のイオン注入種であるリン（Ｐ）と同様、半
導体シリコンに対してドナーとなるため、上記実施の形
態２と同じ効果が得られる。
施の形態２のイオン注入種であるリン（Ｐ）と同様、半
導体シリコンに対してドナーとなるため、上記実施の形
態２と同じ効果が得られる。
【００６１】また、ドーズ量についても、実施の形態２
と同様、２×１０15ｃｍ-2以上３×１０15ｃｍ-2未満と
することで、キャパシタ耐圧およびキャパシタ容量に優
れたキャパシタを得ることができる。
と同様、２×１０15ｃｍ-2以上３×１０15ｃｍ-2未満と
することで、キャパシタ耐圧およびキャパシタ容量に優
れたキャパシタを得ることができる。
【００６２】実施の形態４ 本実施の形態の半導体装置の製造方法は、図４に示す工
程で、イオン種を注入した後、たとえば８００℃の温度
で３０分間の熱処理を施す工程をさらに備えている。こ
の熱処理を行なうことにより、ポリシリコン膜１５ａに
注入されたイオン種は活性化されて表面のキャリア濃度
が上昇する。これにより、図６に示すキャパシタの特性
が向上することがわかった。
程で、イオン種を注入した後、たとえば８００℃の温度
で３０分間の熱処理を施す工程をさらに備えている。こ
の熱処理を行なうことにより、ポリシリコン膜１５ａに
注入されたイオン種は活性化されて表面のキャリア濃度
が上昇する。これにより、図６に示すキャパシタの特性
が向上することがわかった。
【００６３】なお、上記熱処理を施しても、ポリシリコ
ン膜１５ａの表面形状はそのまま保存されていることも
確認できた。
ン膜１５ａの表面形状はそのまま保存されていることも
確認できた。
【００６４】また、本実施の形態の熱処理は、特に実施
の形態２および３のようにイオン種がリンもしくはヒ素
の場合に効果的である。
の形態２および３のようにイオン種がリンもしくはヒ素
の場合に効果的である。
【００６５】なお、実施の形態１では、イオン種として
シリコンを用いた場合について説明したが、これ以外
に、多結晶シリコンに対してドナーおよびアクセプタを
作らないイオンであってもよいと考えられる。
シリコンを用いた場合について説明したが、これ以外
に、多結晶シリコンに対してドナーおよびアクセプタを
作らないイオンであってもよいと考えられる。
【００６６】また、実施の形態２および３では、イオン
種としてリンおよびヒ素を用いたが、これ以外に、多結
晶シリコンに対してドナーおよびアクセプタを作るイオ
ンであってもよいと考えられる。
種としてリンおよびヒ素を用いたが、これ以外に、多結
晶シリコンに対してドナーおよびアクセプタを作るイオ
ンであってもよいと考えられる。
【００６７】また、実施の形態１〜３において、ストレ
ージノード１５に導電性を持たせるための不純物は、図
３においてポリシリコン膜１５ａの形成時と同時、もし
くは図４に示す凹凸先端を丸めるための注入の前後にポ
リシリコン膜１５ａに導入されてもよい。
ージノード１５に導電性を持たせるための不純物は、図
３においてポリシリコン膜１５ａの形成時と同時、もし
くは図４に示す凹凸先端を丸めるための注入の前後にポ
リシリコン膜１５ａに導入されてもよい。
【００６８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【図１】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図２】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図３】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図６】 本発明の実施の形態１における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図７】 図３に示す工程で作られたポリシリコン膜の
表面の顕微鏡写真（ＳＥＭ写真）である。
表面の顕微鏡写真（ＳＥＭ写真）である。
【図８】 図４に示すイオン種が注入された後のポリシ
リコン膜の表面の顕微鏡写真（ＳＥＭ写真）である。
リコン膜の表面の顕微鏡写真（ＳＥＭ写真）である。
【図９】 ドーズ量を変化させた場合の１セル当りのキ
ャパシタ容量の変化を示すグラフである。
ャパシタ容量の変化を示すグラフである。
【図１０】 イオン種としてリンを用いた場合のドーズ
量に対するキャパシタ耐圧の変化を示すグラフである。
量に対するキャパシタ耐圧の変化を示すグラフである。
【図１１】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。
示す概略断面図である。
【図１２】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。
示す概略断面図である。
【図１３】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。
示す概略断面図である。
【図１４】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。
示す概略断面図である。
【図１５】 従来の半導体装置の製造方法の第５工程を
示す概略断面図である。
示す概略断面図である。
【図１６】 表面状態の差異によるキャパシタ絶縁層の
リーク電流の変化を示すグラフである。
リーク電流の変化を示すグラフである。
【図１７】 キャパシタ絶縁層のリーク電流の測定にお
いて用いた試料の構成を示す断面図である。
いて用いた試料の構成を示す断面図である。
１ ｐ型シリコン基板、３ ｎ型ソース／ドレイン領
域、１３ 層間絶縁層、１３ａ コンタクトホール、１
５ａ ドープトポリシリコン層、１５ ストレージノー
ド、１７ キャパシタ絶縁層、１９ セルプレート、２
０ キャパシタ。
域、１３ 層間絶縁層、１３ａ コンタクトホール、１
５ａ ドープトポリシリコン層、１５ ストレージノー
ド、１７ キャパシタ絶縁層、１９ セルプレート、２
０ キャパシタ。
Claims (5)
- 【請求項１】 絶縁層を挟んで対向する１対の電極層か
らなるキャパシタを有する半導体装置の製造方法であっ
て、 表面に凹凸を有するキャパシタの下部電極層を多結晶シ
リコンにより形成する工程と、 前記下部電極層にシリコンをイオン注入することによ
り、前記下部電極層表面の凹凸先端を丸くする工程と、 前記下部電極層の表面上にキャパシタ絶縁層を介在して
上部電極層を形成する工程とを備えた、キャパシタを有
する半導体装置の製造方法。 - 【請求項２】 絶縁層を挟んで対向する１対の電極層か
らなるキャパシタを有する半導体装置の製造方法であっ
て、 表面に凹凸を有するキャパシタの下部電極層を多結晶シ
リコンにより形成する工程と、 前記下部電極層にリンおよびヒ素の少なくともいずれか
を３．０×１０15ｃｍ -2未満のドーズ量でイオン注入す
ることにより前記下部電極層表面の凹凸先端を丸くする
工程と、 前記下部電極層の表面上にキャパシタ絶縁層を介在して
上部電極層を形成する工程とを備えた、キャパシタを有
する半導体装置の製造方法。 - 【請求項３】 前記リンおよびヒ素の少なくともいずれ
かのドーズ量は２×１０15ｃｍ-2以上である、請求項２
に記載のキャパシタを有する半導体装置の製造方法。 - 【請求項４】 絶縁層を挟んで対向する１対の電極層か
らなるキャパシタを有する半導体装置の製造方法であっ
て、 表面に凹凸を有するキャパシタの下部電極層を多結晶シ
リコンにより形成する工程と、 シリコンに導入することでドナーおよびアクセプタを作
るイオン以外のイオンを前記下部電極層にイオン注入す
ることにより、前記下部電極層表面の凹凸先端を丸くす
る工程と、 前記下部電極層の表面上にキャパシタ絶縁層を介在して
上部電極層を形成する工程とを備えた、キャパシタを有
する半導体装置の製造方法。 - 【請求項５】 絶縁層を挟んで対向する１対の電極層か
らなるキャパシタを有する半導体装置の製造方法であっ
て、 表面に凹凸を有するキャパシタの下部電極層を多結晶シ
リコンにより形成する工程と、 シリコンに導入することでドナーおよびアクセプタを作
るイオンを前記下部電極層に３．０×１０15ｃｍ-2未満
のドーズ量でイオン注入することにより前記下部電極層
表面の凹凸先端を丸くする工程と、 前記下部電極層の表面上にキャパシタ絶縁層を介在して
上部電極層を形成する工程とを備えた、キャパシタを有
する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287427A JPH09129848A (ja) | 1995-11-06 | 1995-11-06 | キャパシタを有する半導体装置の製造方法 |
| US08/648,461 US5798290A (en) | 1995-11-06 | 1996-05-15 | Method of manufacturing a semiconductor device having a capacitor |
| US09/004,280 US6127240A (en) | 1995-11-06 | 1998-01-08 | Method of manufacturing a semiconductor device having a capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287427A JPH09129848A (ja) | 1995-11-06 | 1995-11-06 | キャパシタを有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129848A true JPH09129848A (ja) | 1997-05-16 |
Family
ID=17717189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7287427A Pending JPH09129848A (ja) | 1995-11-06 | 1995-11-06 | キャパシタを有する半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5798290A (ja) |
| JP (1) | JPH09129848A (ja) |
Cited By (4)
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|---|---|---|---|---|
| JPH11284149A (ja) * | 1998-03-02 | 1999-10-15 | Samsung Electronics Co Ltd | 半導体素子の製造装備及びこれを利用した半導体素子のキャパシタ製造方法 |
| US6207527B1 (en) | 1999-01-22 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| KR100533378B1 (ko) * | 1999-07-02 | 2005-12-06 | 주식회사 하이닉스반도체 | 플러그폴리를 이용한 반도체소자의 수직 배선 형성방법 |
| EP2372317A1 (en) | 2010-03-30 | 2011-10-05 | Yamatake Corporation | Electromagnetic flow meter |
Families Citing this family (2)
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|---|---|---|---|---|
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| DE10324050A1 (de) * | 2003-05-27 | 2004-12-30 | Infineon Technologies Ag | Schichtstapel und Verfahren zur Herstellung eines Schichtstapels |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682404A (en) * | 1986-10-23 | 1987-07-28 | Ncr Corporation | MOSFET process using implantation through silicon |
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