KR100802215B1 - 반구형 실리콘을 갖는 실리콘 전극 형성에 의한 커패시터제조방법 - Google Patents

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Abstract

커패시터를 제조하는 방법이 제공되며, 여기서 실리콘 표면의 적어도 일부분이 비정질화된다. 그리고 나서, 비정질화된 실리콘 표면은 커패시터의 제 1 전극의 적어도 일부분을 형성하기 위하여 실리콘 표면의 비정질화된 부분으로부터 반구형 실리콘 그레인(HSG)을 형성하기 위하여 어닐링 공정을 하게 된다. 그리고 나서, 커패시터 유전체는 반구형 실리콘 그레인상에 형성된다. 그리고 나서, 제 2 전극은 커패시터 유전체상에 형성된다.

Description

반구형 실리콘을 갖는 실리콘 전극 형성에 의한 커패시터 제조방법 {METHOD FOR MANUFACTURING A CAPACITOR BY FORMING A SILICON ELECTRODE HAVING HEMISPHERICAL SILICON}
본 발명은 일반적으로 집적회로, 구체적으로는 집적 회로내에 커패시터를 형성하기 위한 방법과 관련된다.
DRAM 셀(cell)은 커패시터를 사용하는 집적 회로의 일 형태이다. DRAM 셀의 커패시터는 데이터 즉, 논리 1 또는 논리 0 상태를 나타내는 전하를 저장한다. DRAM 셀은 커패시터를 충전 또는 방전하기 위하여(즉, DRAM 셀에 새로운 정보를 "기록"하기 위하여), 전하가 커패시터 내에 저장되었는지 여부를 판단하기 위하여(즉, DRAM 셀 내에 저장된 정보를 "판독"하기 위하여), 또는 커패시터 내에 저장된 전하를 리프레시(refresh)하기 위하여, 커패시터를 접속하기 위한 트랜지스터도 포함한다.
DRAM 셀은 통상적으로 DRAM 셀의 어레이로 구성된다. 집적 회로의 집적 밀도가 계속적으로 증가하면서, 어레이내의 각각의 DRAM 셀이 이용가능한 공간은 계속적으로 감소된다. 그러한 감소는 DRAM 셀의 성능에 영향을 줄 수 있다. 예를 들면, DRAM 셀의 커패시터 용량은 집적 밀도가 증가함에 따라 감소될 수 있으며, 셀의 데이터 유지 시간(retention time)이 감소한다.
DRAM 셀의 커패시터의 용량을 증가시키기 위한 다양한 방법이 존재한다. 이러한 방법들의 대부분은 DRAM 셀의 커패시터의 전극의 표면적 증가를 수반한다. 도 1을 참조하면, 전극의 표면적을 증가시키기 위한 기술은 DRAM 셀(1)의 트렌치 커패시터(4)의 전극(3)상에 반구형 실리콘 그레인(HSG)(2)을 형성하는 단계를 포함한다. 반구형 실리콘 그레인(HSG)을 형성하기 위하여, 비정질 실리콘층이 전극(3)상에 증착된다. 그리고 나서, 이러한 비정질 실리콘층은 2 단계 어닐링 처리된다. 제 1 단계에서, 비정질 실리콘층은 상기 층상에 작은 실리콘 결정 구조를 형성하기 위하여 실란(SiH4) 환경 내에서 어닐링된다. 제 2 단계에서, 반구형 실리콘 그레인(HSG)(2)을 형성시키기 위하여, 상기 작은 결정 구조 주위의 비정질 실리콘층내에서 실리콘을 재결정화하기 위하여 진공에서 비정질 실리콘층이 어닐링된다. 바람직하게는, 전체 비정질 실리콘층이 재결정화될 때까지, 상기 제 2 단계는 계속된다. 만약 비정질 실리콘층이 도핑된다면, HSG 입자도 도핑된다는 것에 유의하라. 만약 비정질 실리콘층이 도핑되지 않으면, 그 후 HSG 입자는 도핑되지 않거나 도핑되어야 한다. 그런 경우에, HSG 입자는 통상적인 가스 플라즈마 도핑 또는 플라즈마 도핑 기술에 의한 익스-시튜(ex-situ) 도핑에 의해 도핑될 수 있다. HSG 입자는 또한 매립 플레이트와 같은 다른 층으로부터의 외부 확산에 의해 도핑될 수도 있다.
반구형 실리콘 그레인(HSG)(2)을 형성한 후, 유전체층(5)은 상기 그레인 상에 증착된다. 유전체층(5)은 상기 그레인의 형상과 대체로 일치하므로, 불균일한 표면을 갖는다. 유전체층(5)의 불균일한 표면의 표면적은 트렌치 커패시터(4)의 트렌치 벽(6)의 연질(smooth) 실리콘 표면 상에 유전체층(5)을 증착시켜서 얻어지는 표면적보다 2 내지 3배 더 클 수 있다. 그리고 나서, 제 2 전극(7)은 트렌치에 도핑된 다결정 실리콘을 충진(filing)시킴으로써 유전체층(5)상에 형성된다. 유전체층(5)의 불균일함으로 인해, 전극(7)도 증가된 전극 표면적을 갖는다. 그리고 나서, 구조물은 DRAM 셀(1)을 형성하기 위한 통상적인 방식으로 처리된다.
일반적인 일측면에서, 본 발명은 커패시터 제조 방법을 특징으로 한다. 실리콘 표면이 제공되며, 그리고 상기 실리콘 표면의 적어도 일부는 비정질화된다. 그리고 나서, 비정질화된 실리콘 표면은 커패시터의 제 1 전극의 적어도 일부를 형성하기 위하여 실리콘 표면의 비정질화된 부분으로부터 반구형 실리콘 그레인(HSG)을 형성하기 위하여 어닐링 처리된다. 그리고 나서, 커패시터 유전체는 반구형 실리콘 그레인상에 형성된다. 이후에, 제 2 전극이 상기 커패시터 유전체상에 형성된다.
그러므로, 반구형 실리콘 그레인(HSG)을 형성하기 위해 비정질 실리콘층을 증착하는 대신에, (트렌치의 벽 또는 증착된 다결정 실리콘층과 같은) 실리콘 표면이 비정질화된다. 이러한 기술을 사용하면, 커패시터를 위한 반구형 실리콘 그레인(HSG) 형성시 사용될 비교적 얇은 비정질 실리콘층을 형성할 수 있다.
본 발명의 바람직한 실시예는 한 가지 이상의 하기 특징들을 포함할 수 있다.
실리콘 표면을 제공하기 위하여, 실리콘 기판이 제공되며, 상기 기판 내에 트렌치가 형성된다. 트렌치는 적어도 하나의 벽에 의해 형성되며, 여기서 벽의 적어도 일부분은 실리콘 표면을 포함한다. 마스크는 상기 벽의 하부 상에 증착되며, 그리고 절연 칼라(insulation collar)는 벽의 상부 상에 형성된다. 상기 마스크는 트렌치의 하부를 노출시키기 위하여 제거된다. 벽의 하부는 예를 들면, 실리콘 표면을 이온 주입 처리를 수행함으로써 비정질화된다. 이온 주입 처리는 플라즈마 이머젼 이온 주입 (PIII;plasma immersion ion implantation) 처리 또는 플라즈마 도핑(PLAD) 처리와 같은 컨포멀한(conformal) 이온 주입 처리일 수 있다.
이온 주입 처리에서 사용된 이온들은 대체로 실리콘 이온, 불활성 엘리먼트(예를 들면, 크세논 또는 아르곤)의 이온, 또는 도펀트 종(예를 들면, 비소 또는 인)의 이온일 수 있다. 비-도펀트 종이 실리콘 표면을 비정질화시키기 위하여 사용될 때, 도펀트 종은 반구형 실리콘 그레인을 통하여 트렌치의 하부 주위의 실리콘 기판의 일부로 주입될 수 있다.
실리콘 표면은 가열되어 상기 도펀트가 확산되고 활성화된다. 어닐링 단계와 가열 단계는 인-시튜(in-situ)로 수행될 수 있다. 실리콘 표면은 반구형 실리콘 그레인(HSG)을 형성하기 위하여 실란(SiH4) 내에서 어닐링될 수 있다.
실리콘 표면은 기판 상에 다결정 실리콘층을 증착시킴으로써 제공될 수 있으며, 상기 다결정 실리콘층의 일부는 실리콘 표면을 포함한다.
다르게 정의되지 않는 한, 여기서 사용된 모든 기술 및 과학 용어는 본 발명이 속하는 분야의 통상의 지식을 가진 자에 의해서 이해되는 동일한 의미를 지닌다. 여기서 상술된 것과 유사하거나 또는 등가의 방법 및 재료가 본 발명의 실제 또는 테스트에서 이용될 수 있지만, 이하에서 적절한 방법과 재료가 상술된다. 여기서 언급된 모든 공보, 특허 출원, 특허 및 다른 참조 문헌의 모든 내용이 참조로서 통합된다. 의견 대립의 경우에, 정의를 포함하여, 본 명세서가 조정할 것이다. 또한, 재료, 방법 및 실시예들은 단지 예시에 지나지 않으며, 제한하려는 것은 아니다.
본 발명의 다른 특징과 이점들은 이하의 도면을 포함하여, 바람직한 실시예의 상술과 청구항으로부터 명백해질 것이다.
도 1은 종래의 트렌치 커패시터 DRAM 셀의 횡단면 개략도이다.
도 2a-2i는 제조시 다양한 단계에서의 트렌치 커패시터 DRAM 셀의 횡단면 개략도이다.
도 3a-3e는 제조시 다양한 단계에서의 적층 커패시터 DRAM 셀의 횡단면 개략도이다.
도 2a는 단결정 반도체 기판, 여기서는 실리콘 기판(10)을 도시한다. 기판(10)은 여기서는 기판(10)의 상부 표면(14)으로부터 약 1.5 마이크론의 선택된 깊이에서 기판(10) 내에 형성된 인 도핑층인 매립 플레이트 주입층(12)을 갖는다. 어떤 실시예에서 매립 플레이트(12)는 공정에 있어서 나중 단계에서 형성된다. 매립층(12)의 도핑 농도는 약 1012-1014/㎠의 양을 갖는다. 여기서, 약 100 옹스트롬 두께의 이산화 실리콘의 유전체층(16)은 실리콘 기판(10)의 상부 표면(14)상에 열적 성장된다. 여기서, 1000-2000 옹스트롬 두께의 질화 실리콘층인 패드(pad) 층(18)은 유전체층(16)의 상부 표면상에 배치된다.
그리고 나서, 통상적인 포토리소그래픽(예를 들면, 하드 TEOS 또는 BSG 마스크, 미도시) 화학 에칭(예를 들면, 반응성 이온 에칭, R.I.E.) 기술을 사용하여 패드층(18)과 유전체층(16)내에 윈도우(20)가 형성된다. 도 2b를 참조하면, 상기 윈도우가 있는 패드층(18)과 하드 마스크는 통상적인 에칭 기술을 사용하여 실리콘 기판(10)의 일부분 안으로 트렌치(22)를 에칭하기 위한 마스크로서 사용된다. 여기에서, 트렌치(22)의 깊이는 실리콘 기판(10)의 상부 표면(14)으로부터 대략 3-10 마이크론이며, 트렌치(22)의 폭은 대략 0.10-0.25 마이크론이다.
도 2c를 참조하면, 얇은 이산화 실리콘층(24)은 벽(23)을 패시베이팅(passivate) 및 보호하기 위하여 트렌치(22)의 벽(23)상에 성장된다. 여기서, 이산화 실리콘층(24)은 대략 20-50 옹스트롬 두께이다. 다음으로, 질화 실리콘층(26)이 이산화 실리콘층(24)상에 증착되며, 그리고 통상적인 포토리소그래픽 화학 에칭 기술을 사용하여 질화 실리콘층(26)이 트렌치(22)의 하부(28)만을 덮도록 에칭된다. 트렌치(22)의 상부(30)는 질화 실리콘층(26)에 의해 도포되지 않은 상태로 남게 된다. 여기서, 질화 실리콘층(26)은 대략 50-100 옹스트롬 두께이다.
도 2d를 참조하면, 다음으로, 실리콘 국부 산화(LOCOS: localized oxidation of silicon) 칼라(collar)(32)는 통상적인 LOCOS 공정, 여기서는 트렌치(22)의 상부(30)를 둘러싸는 실리콘 기판(10)의 열 산화에 의해 트렌치(22)의 상부(30)에 형성된다.
도 2e를 참조하면, 질화 실리콘층(26)과 이산화 실리콘층(24)은 통상적인 에칭 공정, 여기서는 습식 화학 에칭을 사용하여 트렌치(22)의 하부(28)로부터 제거된다. 그리고 나서, 전체 구조물은 트렌치(22)의 하부(28)의 측벽과 바닥벽(23)을 비정질화하기 위하여 컨포멀한 이온 주입 처리된다. 여기서, 구조물은 플라즈마 이머젼 이온 주입(PIII) 처리에 의한 이온 주입을 위해 플라즈마 챔버내에 놓여지며, 플라즈마 도핑(PLAD) 처리와 같은 다른 컨포멀한 이온 주입 처리가 사용될 수도 있다.
PIII 처리 동안에, 기판(10)은 펄스 전압에 의해 간헐적으로 네거티브하게 바이어스되며, 높은 도우즈(dose), 낮은 에너지 플라즈마에, 여기서는 대략 5e14-1e16cm-2 의 주입량과 5kV-10kV 바이어스 전압에 노출된다. 기판(10)의 네거티브 바이어스는 플라즈마의 이온을 트렌치(22) 안으로 이동시키며, 트렌치(22)의 하부(28) 내의 측벽과 바닥벽(23)의 노출된 표면을 컨포멀하게 충돌하도록 한다. 플라즈마내의 이러한 이온들은 하부(28)내의 측벽과 바닥벽(23)의 실리콘 표면을 비정질화시켜서 비정질 실리콘층(34)을 형성한다. 비정질 실리콘층(34)의 두께는 PIII 공정 동안에 기판 안으로 주입된 이온 주입량과 에너지에 의해 결정된다. 증착된 비정질 실리콘층과는 달리, 비정질 실리콘층(34)은 트렌치(22)의 폭을 가능하다면 조금만 감소시킨다. 형성되는 커패시터의 전극과 유전체의 표면적을 감소시킬 수 있는 그러한 감소는 바람직하지 않다. 여기서, PIII 공정은 비정질층(34)이 약 2-10nm의 두께를 갖도록 최적화될 수 있지만, 더 두껍거나 더 얇은 비정질 실리콘층이 형성될 수도 있다.
PIII 처리 동안에, 적어도 3가지 형태의 종이 사용될 수 있다. 제 1 종은 실리콘이다. 하부(28)의 측벽과 바닥벽(23)을 비정질화시키기 위한 실리콘의 사용은 측벽과 바닥벽(23)의 전기적 특성을 보존하기 위하여 트렌치(22) 안으로 다른 재료를 삽입하지 않는 이점을 제공한다. 제 2 타입의 종은 아르곤(Ar) 또는 크세논(Xe)과 같은, 실리콘과는 다른 양성 종 및 비-도펀트를 포함한다. 이러한 종들은 LOCOS 칼라(32)의 무결성(integrity)을 보존하기 위하여 낮은 전압, 예를 들면 0.5 - 5KeV에서 사용되는 것이 바람직하다. 제 3 타입의 종은 인(P) 또는 비소(As)와 같은 반응성 도펀트 종이다. 비정질 실리콘층(24)을 형성하는 것과는 별개로, 이러한 종들은 비정질화된 실리콘층(34)의 형성과 동시에 하부(28)의 측벽과 바닥벽(23)을 둘러싸는 실리콘 기판(10)의 일부분을 도핑시킨다. 도 2g를 참조로 이하에서 상술되는 바와 같이, 실리콘 기판(10)의 이러한 도핑된 부분은 형성되는 트렌치 커패시터의 제 1 전극을 형성할 것이다. 이러한 단계도 비정질 실리콘층(34) 안으로 도펀트를 주입시킨다. 동일한 주입 단계에서, 트렌치(22)의 바닥벽과 측벽(23)을 둘러싸는 기판(10)의 부분을 비정질화하고 도핑시킴으로써, 기판(10)의 상기 부분 및 형성될 반구형 실리콘 그레인(HSG)(33)(도 2f에서 도시) 안으로 도펀트 분자를 주입시키기 위한 이온 주입 단계가 제거된다.
도 2f를 참조하면, 다음으로, 실리콘 기판(10)은 반구형 실리콘 그레인(HSG)(33)을 형성하기 위하여 2 단계 어닐링 처리를 위한 챔버 또는 고로(furnace)에 배치된다. 제 1 어닐링 단계에서, 기판(10)은 약 10-4-10-5 Torr의 실란(SiH4) 가스 환경내에서 약 550-600℃에서 약 10-40분 동안 가열된다. 이러한 어닐링 단계는 작은 결정구조가 비정질 실리콘층(34)상에 형성되도록 한다.
제 2 어닐링 단계에서, 기판(10)은 약 10-6-10-9 Torr에서 아르곤, 헬륨 및 질소와 같은 불활성 산소가 없는 환경내에서, 또는 초고진공 챔버내에서 약 500-600℃에서 약 1-10분간 가열된다. 제 2 어닐링 단계는 실리콘을 상기 비정질 실리콘층(34)으로부터 상기 작은 결정 구조로 이동시키도록 하며, 상기 작은 결정 구조는 트렌치(22)의 하부(28) 내의 반구형 실리콘 그레인(HSG)(33)을 형성하기 위하여 제 1 어닐링 단계 동안에 형성된다. 상기 제 2 어닐링 단계는 전체 비정질 실리콘층(34)이 재결정화될 때까지 계속된다. 상기 제 2 어닐링 단계가 완료되면, 트렌치(22)의 하부(28)의 표면적은 예를 들면, 2 내지 3배까지 증가된다.
도 2g를 참조하면, 도펀트 종, 여기서는 비소 또는 인은 PIII 또는 PLAD와 같은 통상적인 기술을 사용하여 트렌치(22)의 측벽과 바닥벽 및 반구형 실리콘 그레인(HSG)(33) 안으로 주입된다. 비정질 실리콘층(34)을 형성하기 위한 이온 주입 처리 동안에 도펀트 종이 사용된다면(도 2e를 참조하여 상술됨), 이러한 주입 단계가 필요하지 않게 된다.
매립 플레이트(12)가 공정에 있어서 나중 단계에서 형성되는 실시예에서, 매립 플레이트(12)는 통상적인 가스 상(phase) 도핑 기술에 의하여 이러한 지점에서 형성될 수 있다. 그리고 나서, 트렌치 커패시터의 한 전극 또는 플레이트로서 작용하는 도핑된 영역(36)을 형성하기 위하여 트렌치(22)의 하부(28)를 둘러싸는 기판(10)의 부분 안팎으로 상기 주입된 도펀트종을 활성화시키고 진정시키기 위하여, 상기 전체 구조물은 어닐링 챔버 안에 배치된다. 반구형 실리콘 그레인(HSG)을 형성하기 위한 2 단계 어닐링 처리 이후에, 상기 도펀트 종을 확산시키기 위한 도핑 단계와 어닐링 단계가 인-시튜로 수행될 수 있다. 그러한 단계들은 분리된 장치에서 실행될 수도 있다.
도 2h를 참조하면, 커패시터 유전체(38)는 트렌치(22)의 벽상에 형성된다. 이를 위해, 기판은 6 Torr에서 암모니아(NH3)와 함께 약 300℃ 내지 1000℃의 온도에서 30분 동안 챔버에 놓여진다. 그리고 나서, 기판(10)은 트렌치(22)의 벽상에 질화물을 형성하기 위하여 SiH2Cl2(DCS)와 NH3 내에서 700℃에서 저압 화학적 기상 증착(LPCVD)을 하게 된다. 그 다음에, 기판(10)은 질화물을 재산화시키고, 커패시터 유전체(38)를 열적으로 성장시키기 위하여(즉, 아질산염의 재산화), H2O내에서 760 Torr의 압력, 900℃의 온도에서 10분동안 가열된다.
커패시터 유전체(38)는 하부(28)내에 반구형 실리콘 그레인(HSG)과 일치하는 트렌치(22)의 하부(28)내의 불규칙한 표면을 갖는다. 그러므로, 커패시터 유전체층(38)의 외부 표면상의 표면적은 도 2b의 트렌치(22)의 바닥벽과 측벽(23)상에만 커패시터 유전체(38)를 형성함으로써 생기는 표면적보다 더 크다.
도 2i를 참조하면, 그리고 나서 트렌치(22)는 커패시터의 제 2 전극(35)을 형성하기 위하여 도핑된 비정질 또는 도핑된 다결정 실리콘(42)으로 충진된다. 다결정 실리콘 또는 비정질 실리콘 증착은 인-시튜로 수행될 수 있다는 점에 유의해야 한다. 트렌치(22)의 하부(28)내의 다결정 실리콘(42)의 표면은 커패시터 유전체(38)의 형태와 일치한다는 점에 유의해야 한다. 그러므로, 커패시터의 제 2 전극(35)의 표면적은 평탄한 유전체 표면상에 제 2 전극을 형성함으로써 생긴 제 2 전극의 표면적보다 증가된다.
그리고 나서, 상기 구조는 도 2i에서 도시된 바와 같이, DRAM 셀(40)을 형성하기 위하여 통상적인 방식으로 처리된다. DRAM 셀(40)은 게이트 채널 영역(48)에 의해 분리된 소스 및 드레인 영역(44, 46)을 갖는 트랜지스터(42)를 포함한다. 게이트 채널 영역(48)은 그 위에 증착된 게이트 산화물(50) 및 도핑된 다결정 실리콘, 또는 다결정 실리콘 텅스텐 실리사이드, 게이트 전극(52)을 갖는다. 드레인 영역(46)은 커패시터의 제 2 전극에 전기적으로 접속된다.
다른 실시예들은 이하의 청구항의 범주내에 있다.
예를 들면, 이제 도 3a-3e를 참조하여, 적층 커패시터 DRAM 셀(80) 형성 공정이 상술될 것이다. 적층 커패시터 DRAM 셀(80)은 통상적인 방식으로 형성된 트랜지스터(82)를 갖는다. 트랜지스터(82)는 열적 성장된 산화물층(88)상에 도핑된 다결정 실리콘층(84) 및 트랜지스터(82)를 위한 게이트 전극을 제공하기 위하여 도핑된 다결정 실리콘층(84)상의 도전체(86)를 갖는다. 트랜지스터(82)는 소스 및 드레인 영역(90, 92)도 갖는다. 트랜지스터(82)를 완전히 형성한 후, 도시된 바와 같이, 디바이스는 통상적인 방식으로 유전체층(94)으로 패시베이팅된다. 다음으로, (도 3e에서 도시된) 적층 커패시터(81)를 위한 하부 도전체, 여기서는 도핑된 다결정 실리콘층(96)은 드레인 영역(92)과 접촉하여 형성된다.
도 3b를 참조하면, 그리고 나서, 상기 구조물은 다결정 실리콘층(96)의 표면의 일부를 비정질화하기 위하여 이온 주입 처리된다. 여기서, 이온 주입 처리는 PIII 또는 PLAD 처리이다.
도 3c를 참조하면, 그리고 나서, 상기 구조물은 다결정 실리콘층(96)의 표면상에 반구형 실리콘 그레인(HSG)(98)을 형성하기 위하여, 도 2f와 관련하여 상술된 2 단계 어닐링 처리되는 어닐링 챔버내에 배치된다.
도 3d를 참조하면, 그 다음에, 커패시터 유전체층(100)은 반구형 실리콘 그레인(HSG)(98)상에 증착된다.
도 3e를 참조하면, 상기 커패시터의 제 2 전극을 형성하는 도전체층(102)은 유전체층(100)상에 형성된다. 반구형 실리콘 그레인(HSG)(98)을 형성함으로써, 도전체들(96, 102) 및 커패시터(81)의 커패시터 유전체(100)의 표면적은 증가된다.
본 발명은 상세한 설명과 관련하여 상술되었으나, 전술한 내용은 본 발명의 범주를 예시하려는 것이며, 제한하려는 것은 아니며, 본 발명은 첨부된 청구항의 범주에 의해 한정된다. 다른 측면, 이점 및 실시예들은 이하의 청구항의 범주내에 있다.

Claims (25)

  1. 실리콘 표면을 제공하는 단계;
    상기 실리콘 표면의 적어도 일부분을 비정질화시키는 단계;
    커패시터의 제 1 전극의 적어도 일부분을 형성하기 위하여 상기 실리콘 표면의 비정질화된 부분으로부터 반구형 실리콘 그레인들을 형성하도록 상기 비정질화된 실리콘 표면을 어닐링 처리하는 단계;
    상기 반구형 실리콘 그레인들 상부에 커패시터 유전체를 형성하는 단계; 및
    상기 커패시터 유전체 상부에 제 2 전극을 형성하는 단계
    를 포함하는 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 표면을 제공하는 단계는,
    실리콘 기판을 제공하는 단계; 및
    상기 기판내에 트렌치를 형성하는 단계 - 상기 트렌치는 적어도 하나의 벽에 의해 형성되며, 상기 적어도 하나의 벽의 적어도 일부분은 상기 실리콘 표면을 포함함 -
    를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 벽은 하부 및 상부를 갖고, 상기 하부는 상기 실리콘 표면을 포함하며, 상기 방법은 상기 트렌치를 형성하는 단계와 상기 비정질화시키는 단계 사이에,
    상기 적어도 하나의 벽의 하부상에 마스크를 증착하는 단계; 및
    상기 적어도 하나의 벽의 상부상에 절연 칼라(collar)를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제 3 항에 있어서,
    상기 절연 칼라를 형성하는 단계와 상기 비정질화된 실리콘 표면을 어닐링하는 단계 사이에,
    상기 트렌치의 하부를 노출시키도록 상기 마스크를 제거하는 단계; 및
    상기 적어도 하나의 벽의 하부를 비정질화시키는 단계
    를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 실리콘 표면을 비정질화시키는 단계는 상기 실리콘 표면에 이온 주입 처리를 하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제 5 항에 있어서,
    상기 실리콘 표면에 이온 주입 처리를 하는 단계는 상기 실리콘 표면에 컨포멀한(conformal) 이온 주입 처리를 하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제 6 항에 있어서,
    상기 실리콘 표면에 이온 주입 처리를 하는 단계는 상기 실리콘 표면에 플라즈마 이머젼(immersion) 이온 주입(PIII) 처리를 하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제 6 항에 있어서,
    상기 실리콘 표면에 이온 주입 처리를 하는 단계는 상기 실리콘 표면에 플라즈마 도핑(PLAD) 처리를 하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제 5 항에 있어서,
    상기 이온 주입 처리에 사용되는 이온들은 실리콘 이온들을 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  10. 제 5 항에 있어서,
    상기 이온 주입 처리에 사용되는 이온들은 불활성 엘리먼트의 이온들을 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  11. 제 10 항에 있어서,
    상기 불활성 엘리먼트는 크세논(Xe)인 것을 특징으로 하는 커패시터 제조 방법.
  12. 제 10 항에 있어서,
    상기 불활성 엘리먼트는 아르곤(Ar)인 것을 특징으로 하는 커패시터 제조 방법.
  13. 제 5 항에 있어서,
    상기 이온 주입 처리에 사용되는 이온들은 도펀트 종(species)의 이온들을 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  14. 제 10 항에 있어서,
    상기 도펀트 종은 비소(As)인 것을 특징으로 하는 커패시터 제조 방법.
  15. 제 10 항에 있어서,
    상기 도펀트 종은 인(P)인 것을 특징으로 하는 커패시터 제조 방법.
  16. 제 13 항에 있어서,
    상기 실리콘 표면에 이온 주입 처리를 하는 단계와 상기 비정질화된 실리콘 표면을 어닐링 처리하는 단계 사이에,
    상기 도펀트를 확산시키도록 상기 실리콘 표면을 가열하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  17. 제 16 항에 있어서,
    상기 어닐링 단계 및 상기 가열 단계는 인-시튜(in situ)로 수행되는 것을 특징으로 하는 커패시터 제조 방법.
  18. 제 2 항에 있어서,
    상기 비정질화된 실리콘 표면을 어닐링 처리하는 단계와 상기 반구형 실리콘 그레인들 상부에 커패시터 유전체를 형성하는 단계 사이에,
    상기 반구형 실리콘 그레인들을 통해, 상기 트렌치의 하부를 둘러싸는 상기 실리콘 기판의 부분들로 도펀트 종을 주입시키는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  19. 제 18 항에 있어서,
    상기 실리콘 기판의 부분들에 도펀트 종을 주입시키는 단계와 상기 커패시터 유전체를 형성하는 단계 사이에,
    상기 제 1 전극의 다른 부분을 형성하도록 상기 도펀트를 상기 기판으로 확산시키기 위해 상기 도펀트를 가열하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  20. 제 19 항에 있어서,
    상기 어닐링 단계 및 상기 가열 단계는 인-시튜로 또는 동일 챔버내에서 수행되는 것을 특징으로 하는 커패시터 제조 방법.
  21. 제 1 항에 있어서,
    상기 실리콘 표면을 어닐링하는 단계는 상기 실리콘 표면을 실란(SiH4)에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  22. 제 1 항에 있어서,
    상기 실리콘 표면을 제공하는 단계는,
    기판을 제공하는 단계; 및
    상기 기판 상부에 다결정 실리콘 층을 증착하는 단계 - 상기 다결정 실리콘 층의 일부분은 상기 실리콘 표면을 포함함 -
    를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  23. 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판에 하부와 상부를 갖는 트렌치를 형성하는 단계;
    상기 트렌치의 하부상에 하드 마스크를 형성하는 단계;
    상기 트렌치의 상부에 절연층을 형성하는 단계;
    상기 하드 마스크를 제거하고 상기 트렌치의 하부의 실리콘 표면을 노출시키는 단계;
    상기 실리콘 표면을 비정질화시키도록 상기 트렌치의 하부의 실리콘 표면에 플라즈마 이온 이머젼 처리를 하는 단계 - 상기 플라즈마는 실리콘 분자들을 포함함 -;
    상기 트렌치의 하부를 둘러싸는 상기 기판의 일부에 도펀트 분자들을 주입시키는 단계;
    상기 실리콘 표면의 비정질화된 부분으로부터 반구형 실리콘 그레인들을 형성하고 상기 도펀트 분자들을 상기 기판으로 확산시켜서 커패시터의 제 1 전극을 형성하기 위해, 상기 기판에 550-600℃의 실란 바스(bath) 어닐링 처리를 하는 단계;
    상기 반구형 실리콘 그레인들 상부에 커패시터 유전체를 형성하는 단계; 및
    상기 트렌치를 다결정 실리콘으로 충진시킴으로써 상기 커패시터 유전체 상부에 제 2 전극을 형성하는 단계
    를 포함하는 실리콘 기판상에 커패시터를 제조하는 방법.
  24. 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판에 하부 및 상부를 갖는 트렌치를 형성하는 단계;
    상기 트렌치의 하부상에 하드 마스크를 형성하는 단계;
    상기 트렌치의 상부내에 절연층을 형성하는 단계;
    상기 하드 마스크를 제거하고 상기 트렌치의 하부의 실리콘 표면을 노출시키는 단계;
    상기 실리콘 표면을 비정질화시키도록 상기 트렌치의 하부의 실리콘 표면에 플라즈마 이온 이머젼 처리를 하는 단계 - 상기 플라즈마는 상기 트렌치의 하부를 둘러싸는 상기 기판의 일부에 주입된 도펀트 분자들을 포함함 -;
    상기 실리콘 표면의 비정질화된 부분으로부터 반구형 실리콘 그레인들을 형성하고 상기 도펀트 분자를 상기 기판으로 확산시켜서 커패시터의 제 1 전극을 형성하기 위해, 상기 기판에 550-600℃의 실란 바스(bath) 어닐링 처리를 하는 단계;
    상기 반구형 실리콘 그레인들 상부에 커패시터 유전체를 형성하는 단계; 및
    상기 트렌치를 다결정 실리콘으로 충진시킴으로써 상기 커패시터 유전체 상부에 제 2 전극을 형성하는 단계
    를 포함하는 실리콘 기판상에 커패시터를 제조하는 방법.
  25. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 제 1 다결정 실리콘층을 증착 및 패터닝함으로써 커패시터의 제 1 전극을 형성하는 단계 - 상기 제 1 전극은 실리콘 표면을 가짐 -;
    상기 실리콘 표면을 비정질화시키도록 상기 실리콘 표면에 플라즈마 이온 이머젼 처리를 하는 단계;
    상기 실리콘 표면의 비정질화된 부분으로부터 반구형 실리콘 그레인들을 형성하기 위해 상기 기판에 550-600℃의 실란 바스(bath) 어닐링 처리를 하는 단계;
    상기 반구형 실리콘 그레인들 상부에 커패시터 유전체를 형성하는 단계; 및
    상기 커패시터 유전체 상부에 제 2 다결정 실리콘층을 증착 및 패터닝함으로써 상기 커패시터 유전체 상부에 제 2 전극을 형성하는 단계
    를 포함하는 반도체 기판상에 커패시터를 제조하는 방법.
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