JP3413050B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にＵ−ＭＯＳＦＥＴ等のトレンチゲ
ートを有する半導体装置のゲート電極引き出し部に適用
されるものである。
製造方法に係り、特にＵ−ＭＯＳＦＥＴ等のトレンチゲ
ートを有する半導体装置のゲート電極引き出し部に適用
されるものである。
【０００２】
【従来の技術】従来のトレンチゲートを有する半導体装
置のゲート引き出し部は、トレンチ開口周辺のエッジ部
分において前記ゲート引き出し部を絶縁する熱酸化膜に
電界集中を生じ、ゲート耐圧が低下するという問題があ
った。図７（ａ）は従来のゲート引き出し部の構造を示
す平面図、図７（ｂ）はそのＢ一Ｂ断面図である。
置のゲート引き出し部は、トレンチ開口周辺のエッジ部
分において前記ゲート引き出し部を絶縁する熱酸化膜に
電界集中を生じ、ゲート耐圧が低下するという問題があ
った。図７（ａ）は従来のゲート引き出し部の構造を示
す平面図、図７（ｂ）はそのＢ一Ｂ断面図である。
【０００３】この半導体装置は、ｎ+ 半導体基板１、ｎ
- エピタキシャル層２、ｐベース層３、ｎ+ ソース高不
純物濃度層４、トレンチ５、熱酸化膜６、トレンチに埋
め込まれたポリシリコン７、ゲートパッド８、ゲートパ
ッド８を金属配線に接続するコンタクトホール９からな
っている。ここに熱酸化膜６は、トレンチ５の内部にお
いてＵ−ＭＯＳＦＥＴのゲート絶縁膜となる領域を含め
て、露出したシリコンの全表面を熱酸化することにより
一度に形成される。なお図７（ａ）の平面図には熱酸化
膜６は示されていない。
- エピタキシャル層２、ｐベース層３、ｎ+ ソース高不
純物濃度層４、トレンチ５、熱酸化膜６、トレンチに埋
め込まれたポリシリコン７、ゲートパッド８、ゲートパ
ッド８を金属配線に接続するコンタクトホール９からな
っている。ここに熱酸化膜６は、トレンチ５の内部にお
いてＵ−ＭＯＳＦＥＴのゲート絶縁膜となる領域を含め
て、露出したシリコンの全表面を熱酸化することにより
一度に形成される。なお図７（ａ）の平面図には熱酸化
膜６は示されていない。
【０００４】前記トレンチゲートを有する半導体装置
は、ｎ+ 半導体基板１をドレイン、ｎ+ 高不純物濃度層
４をソース、及びトレンチに埋め込まれたポリシリコン
７を表面上に引き出すゲートパッド８をゲート電極と
し、トレンチ５の側壁をｎチャネルとするＵ−ＭＯＳＦ
ＥＴとして動作する。
は、ｎ+ 半導体基板１をドレイン、ｎ+ 高不純物濃度層
４をソース、及びトレンチに埋め込まれたポリシリコン
７を表面上に引き出すゲートパッド８をゲート電極と
し、トレンチ５の側壁をｎチャネルとするＵ−ＭＯＳＦ
ＥＴとして動作する。
【０００５】図７（ｂ）の円内に示すように、トレンチ
５の内部からポリシリコン７を引き出す部分において、
熱酸化膜６の形成の際発生する応力により下地シリコン
のトレンチ開口周辺に尖りを生じる。この尖り部分で熱
酸化膜６の厚さが薄くなり、ゲート・ソース間に電圧が
印加されれば、前記尖り部分に電界集中を生じてゲート
耐圧が低下する。
５の内部からポリシリコン７を引き出す部分において、
熱酸化膜６の形成の際発生する応力により下地シリコン
のトレンチ開口周辺に尖りを生じる。この尖り部分で熱
酸化膜６の厚さが薄くなり、ゲート・ソース間に電圧が
印加されれば、前記尖り部分に電界集中を生じてゲート
耐圧が低下する。
【０００６】またソース領域となる４がゲートパッド８
の下部にまで延長されれば、ゲート電位の影響によりゲ
ートパッド８の下部にｎ型表面チャネルを形成し易くな
り、Ｕ−ＭＯＳＦＥＴのチャネルリークが増加するとい
う問題があった。
の下部にまで延長されれば、ゲート電位の影響によりゲ
ートパッド８の下部にｎ型表面チャネルを形成し易くな
り、Ｕ−ＭＯＳＦＥＴのチャネルリークが増加するとい
う問題があった。
【０００７】このため、Ｕ−ＭＯＳＦＥＴのソース領域
となる４と前記表面チャネルとの導通をさけるよう、図
７（ａ）に示すように、４の右端とゲートパッド８の左
端との間のトレンチ引き出し部には前記ｎ+ 高不純物濃
度層４を形成しない構造とされていた。
となる４と前記表面チャネルとの導通をさけるよう、図
７（ａ）に示すように、４の右端とゲートパッド８の左
端との間のトレンチ引き出し部には前記ｎ+ 高不純物濃
度層４を形成しない構造とされていた。
【０００８】
【発明が解決しようとする課題】上記したように従来の
トレンチゲートを有する半導体装置は、ゲート電極引き
出し部のトレンチ開口周辺のエッヂ部分に電界集中を生
じてゲート耐圧が低下し、またゲートパッドの下部に表
面チャネルを形成し易く、これがＵ−ＭＯＳＦＥＴのソ
ース拡散層と導通することによりチャネルリークの増加
を招くという問題があった。
トレンチゲートを有する半導体装置は、ゲート電極引き
出し部のトレンチ開口周辺のエッヂ部分に電界集中を生
じてゲート耐圧が低下し、またゲートパッドの下部に表
面チャネルを形成し易く、これがＵ−ＭＯＳＦＥＴのソ
ース拡散層と導通することによりチャネルリークの増加
を招くという問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、ゲート耐圧が高く、かつチャネルリークの小
さいトレンチゲートを有する半導体装置とその製造方法
を提供することを目的とする。
たもので、ゲート耐圧が高く、かつチャネルリークの小
さいトレンチゲートを有する半導体装置とその製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板上に形成された少なくとも１層の第１導電
型のドレイン層と、ドレイン層上に積層された第２導電
型のベース層と、このベース層を貫通し、ドレイン層に
達するトレンチと、ゲートパッドの下部においてトレン
チの開口周辺に前記ベース層の厚さより浅く形成された
増速酸化に役立つ不純物層と、トレンチの内部表面を含
むシリコン表面を覆う熱酸化膜とを備え、増速酸化に役
立つ不純物層により、トレンチの開口周辺のエッジ部分
における熱酸化膜の膜厚が、シリコン表面における平面
上の膜厚と同等にされ、かつ、前記不純物層は、電気的
にフローティングとされたことを特徴とする。
シリコン基板上に形成された少なくとも１層の第１導電
型のドレイン層と、ドレイン層上に積層された第２導電
型のベース層と、このベース層を貫通し、ドレイン層に
達するトレンチと、ゲートパッドの下部においてトレン
チの開口周辺に前記ベース層の厚さより浅く形成された
増速酸化に役立つ不純物層と、トレンチの内部表面を含
むシリコン表面を覆う熱酸化膜とを備え、増速酸化に役
立つ不純物層により、トレンチの開口周辺のエッジ部分
における熱酸化膜の膜厚が、シリコン表面における平面
上の膜厚と同等にされ、かつ、前記不純物層は、電気的
にフローティングとされたことを特徴とする。
【００１１】好ましくは本発明の半導体装置は、前記高
不純物濃度層に添加する不純物が少なくともＰ、Ａｓ、
Ｓｂ及びＢのいずれか１つを含むことを特徴とする。ま
た好ましくは、前記高不純物濃度層が電気的にフローテ
ィングとされたことを特徴とする。
不純物濃度層に添加する不純物が少なくともＰ、Ａｓ、
Ｓｂ及びＢのいずれか１つを含むことを特徴とする。ま
た好ましくは、前記高不純物濃度層が電気的にフローテ
ィングとされたことを特徴とする。
【００１２】さらに好ましくは本発明の半導体装置は、
前記第２導電型のベース層が少なくともゲートパッドの
下部において、第２導電型の不純物が高濃度に添加され
たものであることを特徴とする。
前記第２導電型のベース層が少なくともゲートパッドの
下部において、第２導電型の不純物が高濃度に添加され
たものであることを特徴とする。
【００１３】また、さらに好ましくは本発明の半導体装
置は、前記第２導電型のベース層が少なくともゲートパ
ッドの下部において、第２導電型の不純物が高濃度に添
加されたウエル領域を含むことを特徴とする。また、本
発明の半導体装置は、半導体基板上に形成された第１導
電型のドレイン層と、ドレイン層上に形成された第２導
電型のベース層と、このベース層上の一部に形成された
ゲート引き出し部と、ベース層を貫通しドレイン層に達
するとともに、ゲート引き出し部に延在しているトレン
チと、このトレンチ内にゲート絶縁膜を介して形成され
たゲート電極と、このゲート引き出し部においてトレン
チの開口周辺にベース層の厚さより浅く形成された不純
物層と、トレンチの内部表面を含む半導体基板表面を覆
い、トレンチの開口周辺のエッジ部分における膜厚が、
半導体基板表面における平面上の膜厚と略同等に形成さ
れた熱酸化膜と、を備えることを特徴とする。
置は、前記第２導電型のベース層が少なくともゲートパ
ッドの下部において、第２導電型の不純物が高濃度に添
加されたウエル領域を含むことを特徴とする。また、本
発明の半導体装置は、半導体基板上に形成された第１導
電型のドレイン層と、ドレイン層上に形成された第２導
電型のベース層と、このベース層上の一部に形成された
ゲート引き出し部と、ベース層を貫通しドレイン層に達
するとともに、ゲート引き出し部に延在しているトレン
チと、このトレンチ内にゲート絶縁膜を介して形成され
たゲート電極と、このゲート引き出し部においてトレン
チの開口周辺にベース層の厚さより浅く形成された不純
物層と、トレンチの内部表面を含む半導体基板表面を覆
い、トレンチの開口周辺のエッジ部分における膜厚が、
半導体基板表面における平面上の膜厚と略同等に形成さ
れた熱酸化膜と、を備えることを特徴とする。
【００１４】本発明の半導体装置の製造方法は、シリコ
ン基板上に少なくとも１層の第１導電型のドレイン層を
形成し、ドレイン層上に隣接して第２導電型のベース層
を形成し、前記ベース層表面の内、少なくともゲートパ
ッドの下部において、トレンチの開口位置を規定するト
レンチパターン内とその周辺領域に、少なくともＰ、Ａ
ｓ、Ｓｂ及びＢのいずれか１つを選択拡散又はイオン注
入することにより、増速酸化に役立つ不純物層を前記ベ
ース層の厚さより浅く形成し、この不純物層と前記ベー
ス層とを貫通して前記ドレイン層に達するトレンチを、
トレンチパターンにより形成されたエッチングマスクを
用いて異方性エッチングすることにより形成し、前記ト
レンチの内部表面を含むシリコン表面を熱酸化すること
により、トレンチの開口周辺に残された増速酸化に役立
つ不純物層により、トレンチの開口周辺のエッジ部分に
おける熱酸化膜の膜厚がシリコン表面における平面上の
膜厚と同等になるようにされ、かつ、前記不純物層は、
その周辺が全て前記第２導電型のベース層で囲まれるよ
うにパターン形成されたものであることを特徴とする。
ン基板上に少なくとも１層の第１導電型のドレイン層を
形成し、ドレイン層上に隣接して第２導電型のベース層
を形成し、前記ベース層表面の内、少なくともゲートパ
ッドの下部において、トレンチの開口位置を規定するト
レンチパターン内とその周辺領域に、少なくともＰ、Ａ
ｓ、Ｓｂ及びＢのいずれか１つを選択拡散又はイオン注
入することにより、増速酸化に役立つ不純物層を前記ベ
ース層の厚さより浅く形成し、この不純物層と前記ベー
ス層とを貫通して前記ドレイン層に達するトレンチを、
トレンチパターンにより形成されたエッチングマスクを
用いて異方性エッチングすることにより形成し、前記ト
レンチの内部表面を含むシリコン表面を熱酸化すること
により、トレンチの開口周辺に残された増速酸化に役立
つ不純物層により、トレンチの開口周辺のエッジ部分に
おける熱酸化膜の膜厚がシリコン表面における平面上の
膜厚と同等になるようにされ、かつ、前記不純物層は、
その周辺が全て前記第２導電型のベース層で囲まれるよ
うにパターン形成されたものであることを特徴とする。
【００１５】好ましくは本発明の製造方法は、高不純物
濃度層の周辺が全て第２導電型のベース層で囲まれるよ
うにパターン形成されたものであることを特徴とする。
さらに好ましくは本発明の製造方法は、第２導電型のベ
ース層の内少なくとも前記ゲートパッドの下部領域に、
第２導電型の不純物を選択拡散又はイオン注入すること
により高不純物濃度のウエル領域を形成することを特徴
とする。
濃度層の周辺が全て第２導電型のベース層で囲まれるよ
うにパターン形成されたものであることを特徴とする。
さらに好ましくは本発明の製造方法は、第２導電型のベ
ース層の内少なくとも前記ゲートパッドの下部領域に、
第２導電型の不純物を選択拡散又はイオン注入すること
により高不純物濃度のウエル領域を形成することを特徴
とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＵ−ＭＯＳＦＥＴからなる半導体装置の
構造を示す平面図と断面図である。図１（ａ）は平面
図、図１（ｂ）はそのＡ−Ａ断面を示す。図の参照番号
は図２に対応して付与しているため説明を省略する。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＵ−ＭＯＳＦＥＴからなる半導体装置の
構造を示す平面図と断面図である。図１（ａ）は平面
図、図１（ｂ）はそのＡ−Ａ断面を示す。図の参照番号
は図２に対応して付与しているため説明を省略する。
【００１７】図７に示す従来のＵ−ＭＯＳＦＥＴからな
る半導体装置との相違は、Ｕ−Ｍ０ＳＦＥＴのソースと
なるｎ+ 高不純物濃度層４を形成する際、同時にゲート
パッド８の下部のゲート引き出し部にｎ+ 高不純物濃度
層４ａを形成することにある。
る半導体装置との相違は、Ｕ−Ｍ０ＳＦＥＴのソースと
なるｎ+ 高不純物濃度層４を形成する際、同時にゲート
パッド８の下部のゲート引き出し部にｎ+ 高不純物濃度
層４ａを形成することにある。
【００１８】前述したように図７に示す従来のＵ−ＭＯ
ＳＦＥＴは、ゲートパッド８の下部のゲート引き出し部
において、下地シリコンに形成したトレンチ開口周辺の
エッジ部分に尖りを生じ、この尖り部分で熱酸化膜６の
厚さが薄くなり、ここに電界集中を生じることによりゲ
ート・ソース間耐圧が大幅に低下する。
ＳＦＥＴは、ゲートパッド８の下部のゲート引き出し部
において、下地シリコンに形成したトレンチ開口周辺の
エッジ部分に尖りを生じ、この尖り部分で熱酸化膜６の
厚さが薄くなり、ここに電界集中を生じることによりゲ
ート・ソース間耐圧が大幅に低下する。
【００１９】熱酸化膜６は、下地シリコンに設けたトレ
ンチ５の内壁とｐベース層３を含むシリコン表面とを熱
酸化することにより形成される。前記尖り形状は、シリ
コン基板の熱酸化過程により誘起された熱酸化膜中の応
力により、トレンチ開口周辺のエッジ部分における酸化
速度が抑制されることにより生じる。
ンチ５の内壁とｐベース層３を含むシリコン表面とを熱
酸化することにより形成される。前記尖り形状は、シリ
コン基板の熱酸化過程により誘起された熱酸化膜中の応
力により、トレンチ開口周辺のエッジ部分における酸化
速度が抑制されることにより生じる。
【００２０】このエッジ部分の形状を改善するため、前
記熱酸化膜中の応力による下地シリコンの酸化速度の抑
制に対して、逆にエッジ部分において下地シリコンの酸
化速度を増加する増速酸化作用を有する高不純物濃度層
を導入する。
記熱酸化膜中の応力による下地シリコンの酸化速度の抑
制に対して、逆にエッジ部分において下地シリコンの酸
化速度を増加する増速酸化作用を有する高不純物濃度層
を導入する。
【００２１】シリコン基板上のｐベース層表面の増速酸
化は、ｎ型不純物としてｐベース層に高濃度のＰやＡｓ
を導入し熱酸化することにより生じる。従って、図１
（ａ）の左側のＵ−ＭＯＳＦＥＴのソース領域となるｎ
+ 高不純物濃度層４の形成と同時に、増速酸化用のｎ+
高不純物濃度層４ａを形成する。図１（ａ）の右側に示
す増速酸化用ｎ+ 高不純物濃度層４ａは、ソース領域と
なるｎ+ 高不純物濃度層４を単にパターン変更すること
により、同一拡散工程で同時に形成することができる。
化は、ｎ型不純物としてｐベース層に高濃度のＰやＡｓ
を導入し熱酸化することにより生じる。従って、図１
（ａ）の左側のＵ−ＭＯＳＦＥＴのソース領域となるｎ
+ 高不純物濃度層４の形成と同時に、増速酸化用のｎ+
高不純物濃度層４ａを形成する。図１（ａ）の右側に示
す増速酸化用ｎ+ 高不純物濃度層４ａは、ソース領域と
なるｎ+ 高不純物濃度層４を単にパターン変更すること
により、同一拡散工程で同時に形成することができる。
【００２２】図１（ａ）、図１（ｂ）に示すように、ゲ
ート電極引き出し用トレンチ５の開口周辺に増速酸化用
のｎ+ 高不純物濃度層４ａを形成した後、熱酸化法によ
り熱酸化膜６を形成すれば、図１（ｂ）の円内に示すよ
うに、４ａの増速酸化作用によりトレンチ５の開口周辺
のエッジ部分は完全に角がとれた形状にすることができ
る。
ート電極引き出し用トレンチ５の開口周辺に増速酸化用
のｎ+ 高不純物濃度層４ａを形成した後、熱酸化法によ
り熱酸化膜６を形成すれば、図１（ｂ）の円内に示すよ
うに、４ａの増速酸化作用によりトレンチ５の開口周辺
のエッジ部分は完全に角がとれた形状にすることができ
る。
【００２３】従ってゲート・ソース間耐圧のクリティカ
ルパスとなる、ゲート電極引き出し用トレンチ５のエッ
ジ部分における熱酸化膜６の厚さを、下地シリコンの平
面上に形成された熱酸化膜６の厚さとほぼ同等にするこ
とができ、従来問題であったトレンチ開口周辺のエッジ
の尖り部分における電界集中を除去することができる。
ルパスとなる、ゲート電極引き出し用トレンチ５のエッ
ジ部分における熱酸化膜６の厚さを、下地シリコンの平
面上に形成された熱酸化膜６の厚さとほぼ同等にするこ
とができ、従来問題であったトレンチ開口周辺のエッジ
の尖り部分における電界集中を除去することができる。
【００２４】また本第１の実施の形態において、図１
（ａ）に示すように、Ｕ−ＭＯＳＦＥＴのソースとなる
ｎ+ 高膿度不純物層４と、増速酸化用のｎ+ 高不純物濃
度層４ａとはｐベース層３により分離されている。前述
したように４ａはソースとなる４と同時に形成されるた
め、４ａの層の厚さはｐベース層３の厚さより小さい。
従ってｎ+ 型の４ａは、その周辺と底面が全てｐベース
層で囲まれ、かつトレンチ５に埋め込まれたポリシリコ
ン７との間は熱酸化膜６で絶縁されているため、電気的
にフローティングとなり、Ｕ−ＭＯＳＦＥＴのチャネル
リークを低減する効果がある。
（ａ）に示すように、Ｕ−ＭＯＳＦＥＴのソースとなる
ｎ+ 高膿度不純物層４と、増速酸化用のｎ+ 高不純物濃
度層４ａとはｐベース層３により分離されている。前述
したように４ａはソースとなる４と同時に形成されるた
め、４ａの層の厚さはｐベース層３の厚さより小さい。
従ってｎ+ 型の４ａは、その周辺と底面が全てｐベース
層で囲まれ、かつトレンチ５に埋め込まれたポリシリコ
ン７との間は熱酸化膜６で絶縁されているため、電気的
にフローティングとなり、Ｕ−ＭＯＳＦＥＴのチャネル
リークを低減する効果がある。
【００２５】図１のｎ+ 高不純物濃度層４ａを導入する
ことによるゲート・ソース間耐圧の向上効果を図２に示
す。図の横軸はゲート・ソース間電圧ＶＧＳＳ（Ｖ）、
縦軸はゲート・ソース間電流ＩＧＳＳ（Ａ）、熱酸化膜
６の厚さＴoxは５０ｎｍである。従来に比べてゲート・
ソース間耐圧が大幅に向上することがわかった。
ことによるゲート・ソース間耐圧の向上効果を図２に示
す。図の横軸はゲート・ソース間電圧ＶＧＳＳ（Ｖ）、
縦軸はゲート・ソース間電流ＩＧＳＳ（Ａ）、熱酸化膜
６の厚さＴoxは５０ｎｍである。従来に比べてゲート・
ソース間耐圧が大幅に向上することがわかった。
【００２６】次に本発明の第２の実施の形態について説
明する。第２の実施の形態においては、前記ｎ+ 高不純
物濃度層４ａを有する図１に示す構造に加えて、ゲート
パッド８の下部において従来１０17ｃｍ-3〜１０18ｃｍ
-3であったｐ型ベース層３の正孔濃度を１０18ｃｍ-3〜
１０20ｃｍ-3とｐ+ 型に高めることにより、ｐ+ 型ベー
ス層３の表面のｎ型反転層の生成を抑制することに特徴
がある。
明する。第２の実施の形態においては、前記ｎ+ 高不純
物濃度層４ａを有する図１に示す構造に加えて、ゲート
パッド８の下部において従来１０17ｃｍ-3〜１０18ｃｍ
-3であったｐ型ベース層３の正孔濃度を１０18ｃｍ-3〜
１０20ｃｍ-3とｐ+ 型に高めることにより、ｐ+ 型ベー
ス層３の表面のｎ型反転層の生成を抑制することに特徴
がある。
【００２７】このようにｎ型反転層の生成が抑制されれ
ば、前述のようにＵ−ＭＯＳＦＥＴのチャネルリークの
増加を抑制することができる。本第２の実施の形態と図
７の従来構造の最良のＵ−ＭＯＳＦＥＴについて、ドレ
イン電流ＩＤＳのドレイン電圧ＶＤＳ依存性を対比して
図３に示す。
ば、前述のようにＵ−ＭＯＳＦＥＴのチャネルリークの
増加を抑制することができる。本第２の実施の形態と図
７の従来構造の最良のＵ−ＭＯＳＦＥＴについて、ドレ
イン電流ＩＤＳのドレイン電圧ＶＤＳ依存性を対比して
図３に示す。
【００２８】測定に用いたＵ−ＭＯＳＦＥＴの各部の寸
法、抵抗値、測定条件等は、ｐ型ベース拡散層の深さＸ
jbase ＝２μｍ、トレンチの深さ＝３μｍ、ゲート酸化
膜の厚さＴox＝５０ｎｍ、ｎ- エピタキシャル層２の厚
さＴVG＝８μｍ、比抵抗ρVG＝０．８Ωｃｍ、ＶＧＳ＝
０Ｖであった。なお、ゲート・ソース間耐圧については
図２と同様な結果が得られている。
法、抵抗値、測定条件等は、ｐ型ベース拡散層の深さＸ
jbase ＝２μｍ、トレンチの深さ＝３μｍ、ゲート酸化
膜の厚さＴox＝５０ｎｍ、ｎ- エピタキシャル層２の厚
さＴVG＝８μｍ、比抵抗ρVG＝０．８Ωｃｍ、ＶＧＳ＝
０Ｖであった。なお、ゲート・ソース間耐圧については
図２と同様な結果が得られている。
【００２９】図３からｎ+ 高不純物濃度層４ａを設けて
も、チャネルリークの値は従来の４ａがない最良の結果
に比べてほとんど遜色がないことがわかる。従ってｎ+
高不純物濃度層４ａを形成し、かつゲートパッド８の下
部におけるｐベース層３の正孔濃度を高くすることによ
り、ドレイン・ソース間のリーク電流すなわちチャネル
リークに何等悪影響を生じることなく、ゲート・ソース
間耐圧を大幅に向上することができる。
も、チャネルリークの値は従来の４ａがない最良の結果
に比べてほとんど遜色がないことがわかる。従ってｎ+
高不純物濃度層４ａを形成し、かつゲートパッド８の下
部におけるｐベース層３の正孔濃度を高くすることによ
り、ドレイン・ソース間のリーク電流すなわちチャネル
リークに何等悪影響を生じることなく、ゲート・ソース
間耐圧を大幅に向上することができる。
【００３０】次に図４（ａ）に基づき本発明の第３の実
施の形態について説明する。図４（ａ）は前記第１の実
施の形態の変形例である。図１（ａ）、図１（ｂ）に示
すゲートパッド８に正のゲート電圧を印加すれば、下地
シリコン１の表面にｎ型表面チャネルを生じやすい。こ
のｎ型表面チャネルがゲートパッド８の外部に拡大して
図１（ａ）のＣ−Ｃの境界を越えれば、ｎ+ ソース領域
４とｎ+ 高不純物濃度層４ａとが前記ｎ型表面チャネル
で接続され、Ｕ−ＭＯＳＦＥＴのチャネルリークを増大
させる。
施の形態について説明する。図４（ａ）は前記第１の実
施の形態の変形例である。図１（ａ）、図１（ｂ）に示
すゲートパッド８に正のゲート電圧を印加すれば、下地
シリコン１の表面にｎ型表面チャネルを生じやすい。こ
のｎ型表面チャネルがゲートパッド８の外部に拡大して
図１（ａ）のＣ−Ｃの境界を越えれば、ｎ+ ソース領域
４とｎ+ 高不純物濃度層４ａとが前記ｎ型表面チャネル
で接続され、Ｕ−ＭＯＳＦＥＴのチャネルリークを増大
させる。
【００３１】前記第２の実施の形態において、ｐベース
層３全体の正孔濃度を高くすることにより前記ｎ型表面
反転層の生成を抑制した。しかしこのとき同時にＵ−Ｍ
ＯＳＦＥＴに含まれる漂遊容量の増大等、動作特性上好
ましくない問題を生じることがある。
層３全体の正孔濃度を高くすることにより前記ｎ型表面
反転層の生成を抑制した。しかしこのとき同時にＵ−Ｍ
ＯＳＦＥＴに含まれる漂遊容量の増大等、動作特性上好
ましくない問題を生じることがある。
【００３２】第３の実施の形態ではこの問題を回避する
ため、ｐベース層全体を高不純物濃度とすることをさ
け、図４（ａ）に示すようにチャネルストップ用のｐ+
ウエル４ｂを設けることにより、前記ｎ型表面チャネル
がＣ−Ｃを越えて４と４ａとが接続されるのを防止す
る。
ため、ｐベース層全体を高不純物濃度とすることをさ
け、図４（ａ）に示すようにチャネルストップ用のｐ+
ウエル４ｂを設けることにより、前記ｎ型表面チャネル
がＣ−Ｃを越えて４と４ａとが接続されるのを防止す
る。
【００３３】ｐ+ ウエル４ｂの配置は、図１（ａ）のＣ
−Ｃの右側のゲートパッド８の下部において、全てのｎ
+ 高不純物濃度層４ａを一括して取り囲むものであって
もよいし、ゲートパッド８の外部において、ゲートパッ
ド８を取り囲むようにしてもよい。またＣ−Ｃの境界線
に沿って配置するだけでも大きな効果が得られる。
−Ｃの右側のゲートパッド８の下部において、全てのｎ
+ 高不純物濃度層４ａを一括して取り囲むものであって
もよいし、ゲートパッド８の外部において、ゲートパッ
ド８を取り囲むようにしてもよい。またＣ−Ｃの境界線
に沿って配置するだけでも大きな効果が得られる。
【００３４】一例として図４（ａ）では、図１（ａ）に
示すゲートパッド８の縁に沿ってこれを取り囲むよう
に、前記ｐ+ ウエル４ｂを形成した場合の断面図が示さ
れている。このときゲートパッド８の右側の縁は、ソー
ス領域４と対向していないので、ｐ+ ウエル４ｂの形成
を省略することができる。またｐ+ ウエル４ｂは図４
（ａ）において、前述のように全体がゲートパッド８の
下部になるように配置してもよい。このようにすればチ
ップ面積を低減する上で効果がある。
示すゲートパッド８の縁に沿ってこれを取り囲むよう
に、前記ｐ+ ウエル４ｂを形成した場合の断面図が示さ
れている。このときゲートパッド８の右側の縁は、ソー
ス領域４と対向していないので、ｐ+ ウエル４ｂの形成
を省略することができる。またｐ+ ウエル４ｂは図４
（ａ）において、前述のように全体がゲートパッド８の
下部になるように配置してもよい。このようにすればチ
ップ面積を低減する上で効果がある。
【００３５】次に図４（ｂ）に基づき、本発明の第４の
実施の形態について説明する。第４の実施の形態に係る
半導体装置は、前述の増速酸化作用が必ずしもＰ、Ａ
ｓ、Ｓｂのようなｎ型不純物を添加したｎ+ 型高不純物
濃度層ばかりでなく、Ｂ（硼素）のようなｐ型不純物を
添加したｐ+ 型高不純物濃度層にもみられることに基づ
くものである。
実施の形態について説明する。第４の実施の形態に係る
半導体装置は、前述の増速酸化作用が必ずしもＰ、Ａ
ｓ、Ｓｂのようなｎ型不純物を添加したｎ+ 型高不純物
濃度層ばかりでなく、Ｂ（硼素）のようなｐ型不純物を
添加したｐ+ 型高不純物濃度層にもみられることに基づ
くものである。
【００３６】図４（ｂ）に示すように、図１（ｂ）のｎ
+ 型高不純物濃度層４ａのかわりに、ｐ+ 高不純物濃度
層４ｃをトレンチ５の開口周辺領域に形成することによ
り、前記開口周辺のエッジ部分の尖りを除去しゲート耐
圧を向上することができる。
+ 型高不純物濃度層４ａのかわりに、ｐ+ 高不純物濃度
層４ｃをトレンチ５の開口周辺領域に形成することによ
り、前記開口周辺のエッジ部分の尖りを除去しゲート耐
圧を向上することができる。
【００３７】このように増速酸化用の高濃度不純物層を
ｐ+ 型とすれば、ｎ+ 型ソース領域と同時に同一工程で
増速酸化用の高濃度不純物層を形成する利点は失われる
が、第２、第３の実施の形態にのべたゲートパッド８の
下部における下地シリコンの表面反転層形成の問題が解
消されるという大きな利点がある。
ｐ+ 型とすれば、ｎ+ 型ソース領域と同時に同一工程で
増速酸化用の高濃度不純物層を形成する利点は失われる
が、第２、第３の実施の形態にのべたゲートパッド８の
下部における下地シリコンの表面反転層形成の問題が解
消されるという大きな利点がある。
【００３８】次に本発明の第５の実施の形態に係る本発
明の半導体装置の製造方法について工程順に説明する。
図５、図６に基づき本発明の第１の実施の形態に係る半
導体装置の製造方法についてのべる。
明の半導体装置の製造方法について工程順に説明する。
図５、図６に基づき本発明の第１の実施の形態に係る半
導体装置の製造方法についてのべる。
【００３９】図５（ａ）に示すように、ｎ+ シリコン基
板１の上にｎ- 層２をエピタキシャル成長し、Ｂ拡散に
よりｐベース層３を形成する。次に図５（ｂ）に示すよ
うに、不純物拡散用のＳｉＯ2 マスクパターン１０を用
いて例えばＡｓを選択的に拡散し、Ｕ−ＭＯＳＦＥＴの
ソース領域となるｎ+ 高不純物濃度層４と、増速酸化用
のｎ+ 高不純物濃度層４ａを同時に形成する。
板１の上にｎ- 層２をエピタキシャル成長し、Ｂ拡散に
よりｐベース層３を形成する。次に図５（ｂ）に示すよ
うに、不純物拡散用のＳｉＯ2 マスクパターン１０を用
いて例えばＡｓを選択的に拡散し、Ｕ−ＭＯＳＦＥＴの
ソース領域となるｎ+ 高不純物濃度層４と、増速酸化用
のｎ+ 高不純物濃度層４ａを同時に形成する。
【００４０】図５（ｂ）では本発明に直接関連する増速
酸化用のｎ+ 高不純物濃度層４ａを形成する領域の工程
断面図が示されている。このときＡｓ拡散により形成さ
れる前記ｎ+ 高不純物濃度層４と４ａの厚さは、ｐベー
ス層３の厚さより小さくなるように設定される。
酸化用のｎ+ 高不純物濃度層４ａを形成する領域の工程
断面図が示されている。このときＡｓ拡散により形成さ
れる前記ｎ+ 高不純物濃度層４と４ａの厚さは、ｐベー
ス層３の厚さより小さくなるように設定される。
【００４１】マスクパターンを除去した後、図５（ｃ）
に示すように、トレンチの形成部分にＲＩＥ（Reactive
Ion Etching）用のエッチングマスク１１を形成し、前
記ＲＩＥ法により前記ｎ+ 高不純物濃度層４と４ａ及び
前記ｐベース層３を貫通して前記ｎ- エピタキシャル層
２に達するトレンチ５を形成する。
に示すように、トレンチの形成部分にＲＩＥ（Reactive
Ion Etching）用のエッチングマスク１１を形成し、前
記ＲＩＥ法により前記ｎ+ 高不純物濃度層４と４ａ及び
前記ｐベース層３を貫通して前記ｎ- エピタキシャル層
２に達するトレンチ５を形成する。
【００４２】次に図６（ｄ）に示すように、ＲＩＥ用の
エッチングマスクを除去して表面を露出し、通常の熱酸
化法を用いてトレンチ５の内部表面を含む下地シリコン
の全表面に熱酸化膜６を形成する。
エッチングマスクを除去して表面を露出し、通常の熱酸
化法を用いてトレンチ５の内部表面を含む下地シリコン
の全表面に熱酸化膜６を形成する。
【００４３】この工程により、前記トレンチ５の内部表
面に形成された熱酸化膜６の内、図１（ａ）の左側のＣ
−Ｃの左側にあるものはＵ−ＭＯＳＦＥＴのポリシリコ
ンゲート７とｐベース層３との間のゲート絶縁膜とな
り、Ｃ−Ｃの右側にあるものはゲート引き出し用ポリシ
リコン７とｐベース層とを絶縁する絶縁膜６となる。
面に形成された熱酸化膜６の内、図１（ａ）の左側のＣ
−Ｃの左側にあるものはＵ−ＭＯＳＦＥＴのポリシリコ
ンゲート７とｐベース層３との間のゲート絶縁膜とな
り、Ｃ−Ｃの右側にあるものはゲート引き出し用ポリシ
リコン７とｐベース層とを絶縁する絶縁膜６となる。
【００４４】上記熱酸化工程において、図１（ｂ）の円
内と図６の各工程断面図に示されるように、ｎ+ 高不純
物濃度層４ａが増速酸化層として作用し、ゲート引き出
し部のトレンチ開口部周辺のエッジが除去されることに
より、前記エッジ部分の熱酸化膜６の厚さを、下地シリ
コンの平面上における熱酸化膜の厚さと同等にすること
ができる。
内と図６の各工程断面図に示されるように、ｎ+ 高不純
物濃度層４ａが増速酸化層として作用し、ゲート引き出
し部のトレンチ開口部周辺のエッジが除去されることに
より、前記エッジ部分の熱酸化膜６の厚さを、下地シリ
コンの平面上における熱酸化膜の厚さと同等にすること
ができる。
【００４５】図６（ｅ）に示すように、導電性ポリシリ
コン層７を堆積後エッチバックする公知の方法によりポ
リシリコン７を前記トレンチ５に埋め込み、パターニン
グによりポリシリコンゲートパッド８と前記ポリシリコ
ン７とを一体のものとして形成する。
コン層７を堆積後エッチバックする公知の方法によりポ
リシリコン７を前記トレンチ５に埋め込み、パターニン
グによりポリシリコンゲートパッド８と前記ポリシリコ
ン７とを一体のものとして形成する。
【００４６】次に図６（ｆ）に示すように、ＣＶＤ法に
より全面にＳｉＯ2 膜１２を形成し、このＳｉＯ2 にコ
ンタクトホール９を開孔してゲートパッド８と金属配線
１３とを接続する。同様にソースｎ+ 拡散層４、及びド
レインとなるｎ+ 基板１にそれぞれ金属配線を接続し
（図示されていない）、第１の実施の形態の半導体装置
を完成する。
より全面にＳｉＯ2 膜１２を形成し、このＳｉＯ2 にコ
ンタクトホール９を開孔してゲートパッド８と金属配線
１３とを接続する。同様にソースｎ+ 拡散層４、及びド
レインとなるｎ+ 基板１にそれぞれ金属配線を接続し
（図示されていない）、第１の実施の形態の半導体装置
を完成する。
【００４７】第２、第３の実施の形態に係る半導体装置
の製造方法は、Ｂを選択的に拡散することにより、ゲー
トパッド８を形成する領域のｐベース層８を高濃度のｐ
型にするか、又はチャネルストップ用ｐ+ ウエル４ｂを
形成するほかは、前記第１の実施の形態の製造方法と同
様である。このとき前記ｐベース層８を高濃度のｐ型に
する工程は、必ずしも深さ方向についてｐベース層３全
体を高濃度にする必要はなく、その表面のみにｐ+ 拡散
を行ってもよい。
の製造方法は、Ｂを選択的に拡散することにより、ゲー
トパッド８を形成する領域のｐベース層８を高濃度のｐ
型にするか、又はチャネルストップ用ｐ+ ウエル４ｂを
形成するほかは、前記第１の実施の形態の製造方法と同
様である。このとき前記ｐベース層８を高濃度のｐ型に
する工程は、必ずしも深さ方向についてｐベース層３全
体を高濃度にする必要はなく、その表面のみにｐ+ 拡散
を行ってもよい。
【００４８】第４の実施の形態に係る半導体装置の製造
方法は、前述のように図１（ａ）に示すソースｎ+ 拡散
層４と図４（ｂ）に示す増速酸化用ｐ+ 拡散層４ｃとを
同時に形成することができず、前記４ｃの形成を別工程
としなければならない。このほかは前記第１の実施の形
態の製造方法と同様である。
方法は、前述のように図１（ａ）に示すソースｎ+ 拡散
層４と図４（ｂ）に示す増速酸化用ｐ+ 拡散層４ｃとを
同時に形成することができず、前記４ｃの形成を別工程
としなければならない。このほかは前記第１の実施の形
態の製造方法と同様である。
【００４９】なお本発明は上記の実施の形態に限定され
ることはない。上記第１乃至第５の実施の形態におい
て、Ｕ−ＭＯＳＦＥＴからなる半導体装置とその製造方
法について説明したが、例えばＵ−ＩＧＢＴのように、
部分的にＵ−ＭＯＦＥＴと同様の構造を有する半導体装
置とその製造方法に本発明が適用されることはいうまで
もない。
ることはない。上記第１乃至第５の実施の形態におい
て、Ｕ−ＭＯＳＦＥＴからなる半導体装置とその製造方
法について説明したが、例えばＵ−ＩＧＢＴのように、
部分的にＵ−ＭＯＦＥＴと同様の構造を有する半導体装
置とその製造方法に本発明が適用されることはいうまで
もない。
【００５０】このときＵ−ＭＯＳＦＥＴとして問題にさ
れたチャネルリークは、Ｕ−ＩＧＢＴのラッチアップに
関わるので、前記チャネルリークの低減はＵ−ＩＧＢＴ
のラッチアップの抑制に役立つ。このほか一般にトレン
チゲートを有する半導体装置とその製造方法に対して本
発明を適用することができる。
れたチャネルリークは、Ｕ−ＩＧＢＴのラッチアップに
関わるので、前記チャネルリークの低減はＵ−ＩＧＢＴ
のラッチアップの抑制に役立つ。このほか一般にトレン
チゲートを有する半導体装置とその製造方法に対して本
発明を適用することができる。
【００５１】また増速酸化作用を有する不純物として
Ｐ、Ａｓ、Ｓｂ、Ｂを用いたが、これらを混合すること
によっても同様の効果を得ることができる。本発明の半
導体装置の形成に必要な第１導電型及び第２導電型の各
層の形成には、不純物拡散の他イオン注入法や選択エピ
タキシャル法等を用いることができる。また以上説明し
た半導体装置の構造において、シリコン中の各構成領域
の導電型を反転することにより、本発明の特徴を具備す
るｐチャネルＵ−ＭＯＳＦＥＴが形成されることはいう
までもない。その他、本発明の要旨を逸脱しない範囲
で、種々に変形して実施することができる。
Ｐ、Ａｓ、Ｓｂ、Ｂを用いたが、これらを混合すること
によっても同様の効果を得ることができる。本発明の半
導体装置の形成に必要な第１導電型及び第２導電型の各
層の形成には、不純物拡散の他イオン注入法や選択エピ
タキシャル法等を用いることができる。また以上説明し
た半導体装置の構造において、シリコン中の各構成領域
の導電型を反転することにより、本発明の特徴を具備す
るｐチャネルＵ−ＭＯＳＦＥＴが形成されることはいう
までもない。その他、本発明の要旨を逸脱しない範囲
で、種々に変形して実施することができる。
【００５２】
【発明の効果】上述したように本発明のトレンチゲート
を有する半導体装置とその製造方法によれば、チャネル
リーク特性に何等影響を及ぼすことなく、ゲート・ソー
ス間耐圧を大幅に向上した半導体装置とその製造方法を
得ることが可能になる。
を有する半導体装置とその製造方法によれば、チャネル
リーク特性に何等影響を及ぼすことなく、ゲート・ソー
ス間耐圧を大幅に向上した半導体装置とその製造方法を
得ることが可能になる。
【図１】本発明の第１の実施の形態に係るトレンチゲー
ト引き出し部の構造を示す図であって、（ａ）はその平
面図。（ｂ）はそのＡ−Ａ断面図。
ト引き出し部の構造を示す図であって、（ａ）はその平
面図。（ｂ）はそのＡ−Ａ断面図。
【図２】本発明の半導体装置のゲート・ソース間耐圧を
従来例と対比して示す図。
従来例と対比して示す図。
【図３】本発明の半導体装置のチャネルリーク特性を従
来例と対比して示す図。
来例と対比して示す図。
【図４】本発明の半導体装置の断面図であって、（ａ）
は第３の実施の形態に係る半導体装置の断面図。（ｂ）
は第４の実施の形態に係る半導体装置の断面図。
は第３の実施の形態に係る半導体装置の断面図。（ｂ）
は第４の実施の形態に係る半導体装置の断面図。
【図５】本発明の第５の実施の形態に係る半導体装置の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図６】本発明の第５の実施の形態に係る半導体装置の
製造方法の続きを示す工程断面図。
製造方法の続きを示す工程断面図。
【図７】従来のトレンチゲート引き出し部の構造を示す
図であって、（ａ）はその平面図。（ｂ）はそのＢ−Ｂ
断面図。
図であって、（ａ）はその平面図。（ｂ）はそのＢ−Ｂ
断面図。
１…ｎ+ 基板
２…ｎ- エピタキシャル層
３…ｐベース層
４…ｎ+ ソース高不純物濃度層
４ａ…増速酸化用ｎ+ 高不純物濃度層
４ｂ…チャネルストップ用ｐ+ ウエル
４ｃ…増速酸化用ｐ+ 高不純物濃度層
５…トレンチ
６…熱酸化膜
７…埋め込みポリシリコン
８…ポリシリコンゲートパッド
９…コンタクトホール
１０…ＳｉＯ2 拡散マスク
１１…ＳｉＯ2 エッチングマスク
１２…ＣＶＤ ＳｉＯ2 膜
１３…金属配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 八幡 重夫
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝多摩川工場内
(56)参考文献 特開 平６−314793（ＪＰ，Ａ)
特開 平５−218338（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (21)
- 【請求項１】 シリコン基板上に形成された少なくとも
１層の第１導電型のドレイン層と、 このドレイン層上に積層された第２導電型のベース層
と、 このベース層を貫通し、前記ドレイン層に達するトレン
チと、 ゲートパッドの下部において前記トレンチの開口周辺に
前記ベース層の厚さより浅く形成された増速酸化に役立
つ不純物層と、 前記トレンチの内部表面を含むシリコン表面を覆う熱酸
化膜とを備え、 前記増速酸化に役立つ不純物層により、前記トレンチの
開口周辺のエッジ部分における前記熱酸化膜の膜厚が、
前記シリコン表面における平面上の膜厚と同等にされ、
かつ、前記不純物層は、電気的にフローティングとされ
たことを特徴とする半導体装置。 - 【請求項２】 前記不純物層に添加する不純物は、少な
くともＰ、Ａｓ、Ｓｂのいずれか１つを含むことを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 前記不純物層に添加する不純物は、少な
くともＢを含むことを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 前記第２導電型のベース層は、少なくと
も前記ゲートパッドの下部において、前記第２導電型ベ
ース層の表面の第１導電型反転層の生成が抑制されるよ
うに第２導電型の不純物が高濃度に添加されたものであ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 シリコン基板上に少なくとも１層の第１
導電型のドレイン層を形成し、 このドレイン層上に隣接して第２導電型のベース層を形
成し、 このベース層表面の内、少なくともゲートパッドの下部
において、トレンチの開口位置を規定するトレンチパタ
ーン内とその周辺領域に、少なくともＰ、Ａｓ、Ｓｂ及
びＢのいずれか１つを選択拡散又はイオン注入すること
により、増速酸化に役立つ不純物層を前記ベース層の厚
さより浅く形成し、 前記不純物層と前記ベース層とを貫通して前記ドレイン
層に達するトレンチを、前記トレンチパターンにより形
成されたエッチングマスクを用いて異方性エッチングす
ることにより形成し、 前記トレンチの内部表面を含むシリコン表面を熱酸化す
ることにより、前記トレンチの開口周辺に残された前記
増速酸化に役立つ不純物層により、前記トレンチの開口
周辺のエッジ部分における熱酸化膜の膜厚が、前記シリ
コン表面における平面上の膜厚と同等になるようにさ
れ、かつ、前記不純物層は、その周辺が全て前記第２導
電型のベース層で囲まれるようにパターン形成されたも
のであることを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に形成された第１導電型の
ドレイン層と、 前記ドレイン層上に形成された第２導電型のベース層
と、前記ベース層上に形成された第１導電型のソース層と 、前記ソース層が形成されていない 前記ベース層上の一部
に形成され、ゲートパッドが形成されるゲート引き出し
部と、 前記ベース層を貫通し前記ドレイン層に達するととも
に、前記ゲート引き出し部に延在しているトレンチと、 前記トレンチ内にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ゲート引き出し部において前記トレンチの開口周辺
に前記ベース層の厚さより浅く形成された増速酸化作用
を有する不純物層と、 前記トレンチの内部表面を含む半導体基板表面を覆い、
前記増速酸化作用を有する不純物層により、前記トレン
チの開口周辺のエッジ部分における膜厚が、前記半導体
基板表面における平面上の膜厚と略同等に形成された熱
酸化膜と、 を備えることを特徴とする半導体装置。 - 【請求項７】 前記不純物層に添加される不純物は、少
なくともＰ、Ａｓ、Ｓｂ及びＢのいずれか１つを含むこ
とを特徴とする請求項６に記載の半導体装置。 - 【請求項８】 前記不純物層は、第１導電型であること
を特徴とする請求項６に記載の半導体装置。 - 【請求項９】 前記不純物層は、第２導電型であること
を特徴とする請求項６に記載の半導体装置。 - 【請求項１０】 前記不純物層は、電気的にフローティ
ングとされたことを特徴とする請求項６乃至９のいずれ
か１に記載の半導体装置。 - 【請求項１１】 前記第２導電型のベース層は、少なく
とも前記ゲート引き出し部において、第２導電型の不純
物濃度が１０１８ｃｍ−３〜１０２０ｃｍ−３に添加さ
れたものであることを特徴とする請求項８に記載の半導
体装置。 - 【請求項１２】 前記第２導電型のベース層は、少なく
とも前記ゲート引き出し部において、第２導電型の不純
物が前記第２導電型のベース層よりも高濃度に添加され
たウエル領域を含むことを特徴とする請求項８に記載の
半導体装置。 - 【請求項１３】 前記不純物層は、酸化速度を増加させ
る高濃度不純物層であることを特徴とする請求項６乃至
１２のいずれか１つに記載の半導体装置。 - 【請求項１４】 半導体基板上に形成された第１導電型
のドレイン層と、 前記ドレイン層上に形成された第２導電型のベース層
と、 前記ベース層上の一部に形成され、ゲートパッドが形成
されるゲート引き出し部と、 前記ベース層を貫通し前記ドレイン層に達するととも
に、前記ゲート引き出し部に延在しているトレンチと、 前記トレンチ内にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ゲート引き出し部において前記トレンチの開口周辺
に前記ベース層の厚さより浅く形成された増速酸化作用
を有する第２導電型の不純物層と、 前記トレンチの内部表面を含む半導体基板表面を覆い、
前記増速酸化作用を有する不純物層により、前記トレン
チの開口周辺のエッジ部分における膜厚が、前記半導体
基板表面における平面上の膜厚と略同等に形成された熱
酸化膜と、 を備えることを特徴とする半導体装置 。 - 【請求項１５】 前記不純物層は、電気的にフローティ
ングとされたことを特徴とする請求項１４に記載の半導
体装置。 - 【請求項１６】 前記不純物層は、酸化速度を増加させ
る高濃度不純物層であることを特徴とする請求項１４ま
たは１５に記載の半導体装置。 - 【請求項１７】 半導体基板上に形成された第１導電型
のドレイン層と、 前記ドレイン層上に形成された第２導電型のベース層
と、 前記ベース層上の一部に形成され、ゲートパッドが形成
されるゲート引き出し 部と、 前記ベース層を貫通し前記ドレイン層に達するととも
に、前記ゲート引き出し部に延在しているトレンチと、 前記トレンチ内にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ゲート引き出し部において前記トレンチの開口周辺
に前記ベース層の厚さより浅く形成され、電気的にフロ
ーティングとされた増速酸化作用を有する不純物層と、 前記トレンチの内部表面を含む半導体基板表面を覆い、
前記増速酸化作用を有する不純物層により、前記トレン
チの開口周辺のエッジ部分における膜厚が、前記半導体
基板表面における平面上の膜厚と略同等に形成された熱
酸化膜と、 を備えることを特徴とする半導体装置 。 - 【請求項１８】 前記不純物層に添加される不純物は、
少なくともＰ、Ａｓ、Ｓｂ及びＢのいずれか１つを含む
ことを特徴とする請求項１７に記載の半導体装置。 - 【請求項１９】 前記不純物層は、第１導電型であるこ
とを特徴とする請求項１７または１８に記載の半導体装
置。 - 【請求項２０】 半導体基板上に形成された第１導電型
のドレイン層と、 前記ドレイン層上に形成された第２導電型のベース層
と、 前記ベース層上の一部に形成され、ゲートパッドが形成
されるゲート引き出し部と、 前記ベース層を貫通し前記ドレイン層に達するととも
に、前記ゲート引き出し部に延在しているトレンチと、 前記トレンチ内にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ゲート引き出し部において前記トレンチの開口周辺
に前記ベース層の厚さより浅く形成された増速酸化作用
を有する第１導電型の不純物層と、 前記トレンチの内部表面を含む半導体基板表面を覆い、
前記増速酸化作用を有する不純物層により、前記トレン
チの開口周辺のエッジ部分における膜厚が、前記半導体
基板表面における平面上の膜厚と略同等に形成された熱
酸化膜とを備え、 前記第２導電型のベース層は、少なくとも前記ゲート引
き出し部において、第２導電型の不純物濃度が１０ １８
ｃｍ −３ 〜１０ ２０ ｃｍ −３ に添加されたものであるこ
とを特徴とする半導体装置 。 - 【請求項２１】 半導体基板上に形成された第１導電型
のドレイン層と、 前記ドレイン層上に形成された第２導電型のベース層
と、 前記ベース層上の一部に形成され、ゲートパッドが形成
されるゲート引き出し部と、 前記ベース層を貫通し前記ドレイン層に達するととも
に、前記ゲート引き出し部に延在しているトレンチと、 前記トレンチ内にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ゲート引き出し部において前記トレンチの開口周辺
に前記ベース層の厚さより浅く形成された増速酸化作用
を有する第１導電型の不純物層と、 前記トレンチの内部表面を含む半導体基板表面を覆い、
前記増速酸化作用を有する不純物層により、前記トレン
チの開口周辺のエッジ部分における膜厚が、前記半導体
基板表面における平面上の膜厚と略同等に形成された熱
酸化膜とを備え、 前記第２導電型のベース層は、少なくとも前記ゲート引
き出し部において、第２導電型の不純物が前記第２導電
型のベース層よりも高濃度に添加されたウエル領域を含
むことを特徴とする半導体装置 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07117697A JP3413050B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07117697A JP3413050B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270683A JPH10270683A (ja) | 1998-10-09 |
| JP3413050B2 true JP3413050B2 (ja) | 2003-06-03 |
Family
ID=13453104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07117697A Expired - Lifetime JP3413050B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3413050B2 (ja) |
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-
1997
- 1997-03-25 JP JP07117697A patent/JP3413050B2/ja not_active Expired - Lifetime
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| JPH10270683A (ja) | 1998-10-09 |
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