JP5065590B2

JP5065590B2 - 半導体装置および半導体装置の製造方法

Info

Publication number: JP5065590B2
Application number: JP2005344202A
Authority: JP
Inventors: 道彦三冨士
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-11-29
Filing date: 2005-11-29
Publication date: 2012-11-07
Anticipated expiration: 2025-11-29
Also published as: JP2007150082A

Description

この発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。

たとえば、パワーデバイスの微細化およびオン抵抗の低減のための構造として、トレンチゲート構造が知られており、パワーＭＯＳＦＥＴでは、そのトレンチゲート構造を採用したものが主流になりつつある。
図３は、トレンチゲート構造が採用された縦型二重拡散ＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＶＤＭＯＳＦＥＴ）を模式的に示す斜視図である。

Ｎ^＋型基板１０１上には、Ｎ⁻型層１０２と、このＮ⁻型層１０２上にＰ⁻型層１０３とが積層されている。また、Ｐ⁻型層１０３上には、Ｎ^＋型領域１０４およびＰ^＋型領域１０５が形成されている。
Ｎ^＋型領域１０４には、複数のトレンチ１０６が、互いにほぼ平行をなして、それぞれＰ^＋型領域１０５に向けて延びるストライプ状に形成されている。各トレンチ１０６は、Ｎ^＋型領域１０４およびその下方のＰ⁻型層１０３を貫通し、それぞれの最深部がＮ⁻型層１０２に達している。そして、各トレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。

ゲート電極１０８の表面は、Ｎ^＋型領域１０４の表面よりも一段低く形成されている。ゲート電極１０８上には、トレンチ１０６内を埋め尽くして、その表面がＮ^＋型領域１０４の表面と面一となるように、タングステンシリサイド膜１０９が形成されている。これによって、ポリサイド構造が形成されており、ゲート電極１０８およびタングステンシリサイド膜１０９からなるゲート電極配線の低抵抗化が図られている。

Ｎ^＋型領域１０４およびＰ^＋型領域１０５上には、図示しないが、層間絶縁膜が形成され、この層間絶縁膜上には、層間絶縁膜に形成されたコンタクト孔を介してＮ^＋型領域１０４およびＰ^＋型領域１０５にコンタクト（電気接続）されるように、ソース電極が形成されている。
一方、Ｎ^＋型基板１０１の裏面（Ｎ⁻型層１０２が形成されている側と反対側の面）には、ドレイン電極１１０が形成されている。このドレイン電極１１０とソース電極との間に適当な大きさの電圧を印加しつつ、ゲート電極配線の電位を制御することにより、Ｐ⁻型層１０３におけるゲート絶縁膜１０７との界面近傍にチャネルを形成して、ドレイン電極１１０とソース電極との間に電流を流すことができる。
特開２００５−１９５５８号公報

ゲート電極１０８上にタングステンシリサイド膜１０９を形成し、ゲート電極１０８およびタングステンシリサイド膜１０９からなるゲート電極配線の低抵抗化を図ることにより、ゲート電極配線の微細化に伴う寄生抵抗の増加を抑制することができる。
タングステンシリサイド膜１０９は、Ｗ−ＣＶＤとＷエッチバック（もしくはＷ−ＣＭＰ）との各プロセスを併用することにより、ゲート電極１０８上に選択的に形成することができる。しかし、タングステンシリサイド膜１０９がＮ^＋型領域１０４よりも厚く形成されると（タングステンシリサイド膜１０９の底面がＮ^＋型領域１０４の底面よりも低くなると）、ＶＤＭＯＳＦＥＴのしきい値電圧が設計値とずれてしまうため、タングステンシリサイド膜１０９はＮ^＋型領域１０４よりも薄く形成しなければならず、そのためのプロセス制御が難しいという問題がある。

そこで、この発明の目的は、製造工程を簡素化することができる半導体装置およびその製造方法を提供することである。

上記の目的を達成するための請求項１記載の発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置であって、半導体基板と、この半導体基板にストライプ状に形成された複数のトレンチと、このトレンチの内面に沿って形成され、前記トレンチの外部に隆起した隆起部を有するゲート絶縁膜と、前記トレンチ内に埋設されたゲート電極と、前記ゲート電極の表面に形成された第１金属シリサイド膜と、前記半導体基板の表面に形成された第２金属シリサイド膜と、ソース電極とを含み、前記半導体基板は、前記複数のトレンチの間に形成されたソース領域と、前記複数のトレンチおよび前記ソース領域に隣接する前記ソース領域と逆導電型の導電性を有する隣接領域とを有し、前記隣接領域は、前記ソース領域と前記複数のトレンチとが交互に配置される方向に連続して配置されており、前記複数のトレンチは、前記隣接領域に向かって延びており、前記第２金属シリサイド膜は、前記ソース領域および前記隣接領域上に形成されていて、前記ソース領域および前記隣接領域を電気的に導通しており、前記ゲート電極間の距離を短縮するために、前記ソース電極が、前記隣接領域に設けられたコンタクトを介して前記第２金属シリサイドに接続されることにより、前記第２金属シリサイド膜を介して前記ソース領域に電気的に接続されており、前記ゲート絶縁膜の隆起部は、前記第１金属シリサイド膜および前記第２金属シリサイド膜のいずれよりも高く隆起していることを特徴とする、半導体装置である。

この構成によれば、ゲート電極上に、第１金属シリサイド膜が形成されているので、ゲート電極および第１金属シリサイド膜からなるゲート電極配線の低抵抗化を図ることができる。そして、ゲート電極配線の低抵抗化を図ることにより、ゲート電極配線の微細化に伴う寄生抵抗の増加を抑制することができる。
また、半導体基板上に第２金属シリサイド膜が形成されているので、たとえば、複数のゲート電極がストライプ状に形成される構成において、それらのゲート電極間のソース領域に隣接し、第２金属シリサイド膜を介して電気的に導通される隣接領域（ゲート電極が形成されていない領域、後述する実施形態におけるＰ^＋型領域）にソース電極とのコンタクトを設ければ、ソース領域にソース電極とのコンタクトを設けなくても、ソース電極とソース領域との電気的な接続を達成することができる。その結果、ゲート電極間（トレンチ間）の距離を短縮して、縦型二重拡散ＭＯＳトランジスタの微細化を達成することができる。

さらにまた、ゲート絶縁膜がトレンチ外に隆起する隆起部（バーズビーク）を有しているので、ゲート電極上の第１金属シリサイド膜ならびに半導体基板上の第２金属シリサイド膜を自己整合的に形成することができる。そのため、それらの第１および第２金属シリサイド膜を形成するために、リソグラフィ工程などを不要とすることができ、この縦型二重拡散ＭＯＳトランジスタを有する半導体装置の製造工程の簡素化を図ることができる。
請求項２記載の発明は、前記ソース領域には前記ソース電極とのコンタクトが無い、請求項１に記載の半導体装置である。
請求項３記載の発明は、Ｎ型の前記半導体基板の表層部にＰ型領域が形成されており、前記Ｐ型領域の表層部にＮ型の前記ソース領域およびＰ型の前記隣接領域が形成されており、前記トレンチが前記ソース領域および前記Ｐ型領域を貫通し、最深部が前記半導体基板に達するように形成されている、請求項１または２に記載の半導体装置である。
請求項４記載の発明は、前記第２金属シリサイド膜上に形成された層間絶縁膜をさらに含み、前記隣接領域上において前記層間絶縁膜にコンタクト孔が形成されており、前記コンタクト孔を介して前記ソース電極が前記第２金属シリサイド膜に接続されている、請求項１〜３のいずれか一項に記載の半導体装置である。

請求項１の構造の半導体装置は、請求項５に記載の製造方法により得ることができる。すなわち、半導体基板の表層部にソース領域、前記ソース領域に隣接する前記ソース領域と逆導電型の導電性を有する隣接領域、および前記隣接領域に向かって延びる複数のトレンチをストライプ状に、かつ、前記複数のトレンチの間にソース領域が形成されるように形成する工程と、前記トレンチの内面に沿って、前記トレンチの外部に隆起した隆起部を有するゲート絶縁膜を形成する工程と、前記トレンチ内に埋設されたゲート電極を形成する工程と、前記ゲート電極の表面および前記半導体基板の表面に第１金属シリサイド膜および第２金属シリサイド膜をそれぞれ形成する工程と、前記ソース領域に電気的に接続されるソース電極を形成する工程とを含み、前記隣接領域は、前記複数のトレンチにも隣接し、かつ、前記ソース領域と前記複数のトレンチとが交互に配置される方向に連続して配置されており、前記第２金属シリサイド膜は、前記ソース領域および前記隣接領域上に形成されて、前記ソース領域および前記隣接領域を電気的に導通し、前記ゲート電極間の距離を短縮するために、前記ソース電極を、前記隣接領域に設けられたコンタクトを介して前記第２金属シリサイド膜に接続することにより、前記第２金属シリサイド膜を介して前記ソース領域に電気的に接続し、前記ゲート絶縁膜の隆起部は、前記第１金属シリサイド膜および前記第２金属シリサイド膜のいずれよりも高く隆起するように形成することを特徴とする、半導体装置の製造方法により得ることができる。
請求項６記載の発明は、前記ソース領域には前記ソース電極とのコンタクトを設けない、請求項５に記載の半導体装置の製造方法である。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。この半導体装置は、Ｎ⁻型の半導体基板１１上に、ＬＯＣＯＳ酸化膜１２により分離された素子形成領域１３を有している。
素子形成領域１３には、複数のＶＤＭＯＳＦＥＴ１４が形成されている。具体的には、素子形成領域１３において、半導体基板１１の表層部に、Ｐ⁻型領域１５が形成され、このＰ⁻型領域１５の表層部に、Ｎ^＋型領域１６および図示しないＰ^＋型領域が形成されている。さらに、素子形成領域１３には、複数のトレンチ２１が、Ｎ^＋型領域１６およびＰ⁻型領域１５を貫通し、最深部が半導体基板１１に達するように形成されている。この実施形態では、複数のトレンチ２１は、互いにほぼ平行をなして、それぞれＰ^＋型領域に向けて延びるストライプ状に形成されている。

トレンチ２１内には、ゲート絶縁膜（酸化膜）２２を介して、不純物が高濃度にドープされたポリシリコンからなるゲート電極２３が埋没されている。ゲート絶縁膜２２は、その上端部に半導体基板１１の表面から隆起するバーズビーク２４を有している。そして、ゲート電極２３の表面は、そのバーズビーク２４の表面よりも一段低く形成されている。
ゲート電極２３上には、トレンチ２１内を埋め尽くすように、金属シリサイド膜２５が形成されている。これによって、ゲート電極２３および金属シリサイド膜２５からなるゲート電極配線の低抵抗化が図られている。ゲート電極配線の低抵抗化を図ることにより、ゲート電極配線の微細化に伴う寄生抵抗の増加を抑制することができる。

また、Ｎ^＋型領域１６および図示しないＰ^＋型領域上には、金属シリサイド膜２６が形成されている。そして、金属シリサイド膜２６上には、図示しないが、層間絶縁膜を介してソース電極が形成されている。金属シリサイド膜２６が形成されることにより、Ｎ^＋型領域１６とＰ^＋型領域とが電気的に導通され、それらを同電位に保つことができる。そのため、Ｐ^＋型領域の層間絶縁膜にコンタクト孔を形成し、このコンタクト孔を介してソース電極をＰ^＋型領域に接続させれば、Ｎ^＋型領域１６上にソース電極とのコンタクトを設けなくても、ソース電極とＮ^＋型領域１６との電気的な接続を達成することができる。その結果、トレンチ２１間の距離を短縮して、ＶＤＭＯＳＦＥＴ１４の微細化を達成することができる。

さらにまた、ゲート絶縁膜２２の上端部に半導体基板１１の表面から隆起するバーズビーク２４が形成されるので、ゲート電極２３上の金属シリサイド膜２５ならびに半導体基板１１上の金属シリサイド膜２６を自己整合的に形成することができる。そのため、それらの金属シリサイド膜２５，２６を形成するために、リソグラフィ工程などを不要とすることができ、このＶＤＭＯＳＦＥＴ１４を有する半導体装置の製造工程の簡素化を図ることができる。

図２Ａ〜２Ｈは、前記の半導体装置の製造方法を工程順に示す図解的な断面図である。
まず、図２Ａに示すように、半導体基板１１上に酸化膜３１が形成され、その酸化膜３１上に窒化シリコン膜３２が形成される。そして、窒化シリコン膜３２上にトレンチ２１に対応する開口を有するレジスト膜が形成され、このレジスト膜をマスクとするドライエッチングにより、トレンチ２１が形成される。トレンチ２１の形成後、レジスト膜は除去される。

次に、図２Ｂに示すように、窒化シリコン膜３２を耐酸化性マスクとして熱酸化することにより、トレンチ２１の内面全面（内底面および内側面）に犠牲酸化膜３３が形成される。この犠牲酸化膜３３を形成する熱酸化工程において、犠牲酸化膜３３の形成とともに、その犠牲酸化膜３３と酸化膜３１との接続部分が成長し、その部分が窒化シリコン膜３２を押し上げるように隆起する。

次いで、図２Ｃに示すように、トレンチ２１内の犠牲酸化膜３３が除去される。これにより、トレンチ２１の内面が滑らかになり、トレンチ２１内にゲート絶縁膜２２を高品質に形成することができる。犠牲酸化膜３３の除去後も、トレンチ２１の周縁部には、酸化膜３１が厚く形成された部分が残る。
その後、図２Ｄに示すように、酸化膜３１上の窒化シリコン膜３２が除去される。

そして、図２Ｅに示すように、熱酸化が再び行われることにより、トレンチ２１の内面全面に酸化膜が形成される。この熱酸化工程において、酸化膜３１とトレンチ２１内の酸化膜とが接続され、その接続部分において、さらなる酸化成長が生じることにより、バーズビーク２４が形成される。
次に、半導体基板１１上に、不純物が高濃度にドープされたポリシリコン３４が堆積される。これにより、トレンチ２１内がポリシリコン３４により埋め尽くされ、さらに酸化膜３１がポリシリコン３４により覆われる。この後、図２Ｆに示すように、ドライエッチングにより、トレンチ２１外のポリシリコン３４が除去され、さらに、トレンチ２１内のポリシリコン３４がバーズビーク２４の表面よりも一段低くなるように除去される。これにより、トレンチ２１内にゲート電極２３が形成される。

次いで、図２Ｇに示すように、トレンチ２１外の酸化膜３１が除去されて、バーズビーク２４を有するゲート絶縁膜２２が形成される。
その後、図２Ｈに示すように、スパッタ法により、半導体基板１１上に金属膜（たとえば、チタン膜、コバルト膜、ニッケル膜）が形成される。
続いて、熱処理が行われる。この熱処理により、たとえば、半導体基板１１上にチタン膜が形成されている場合には、そのチタン膜と半導体基板１１の表面およびゲート電極２３の表面との界面にＴｉ_２Ｓｉが形成される。その後、半導体基板１１の表面に硫酸過水（硫酸と過酸化水素水との混合液）が供給されて、半導体基板１１からシリコンと未反応の金属膜が除去される。これにより、金属膜と半導体基板１１の表面およびゲート電極２３の表面との界面のみに、シリコンと反応した金属膜のみが残る。そして、２度目の熱処理が行われ、この熱処理により、金属シリサイド膜２５，２６が形成される。たとえば、半導体基板１１上にチタン膜が形成された場合には、半導体基板１１の表面およびゲート電極２３の表面のＴｉ_２ＳｉがＴｉＳｉ_２に相転移し、それらの表面にチタンシリサイド膜が形成される。こうして、図１に示す構造の半導体装置が得られる。

以上、この発明の実施形態を説明したが、この発明は他の形態で実施することもできる。たとえば、前記の実施形態では、犠牲酸化膜３３が除去されて、酸化膜３１上の窒化シリコン膜３２が除去された後、熱酸化が行われることにより、トレンチ２１の内面にゲート絶縁膜２２となる酸化膜が形成されるとしたが、犠牲酸化膜３３の除去後、熱酸化が行われることにより、トレンチ２１の内面にゲート絶縁膜２２となる酸化膜が形成され、その後に、酸化膜３１上の窒化シリコン膜３２が除去されてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

この発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。前記の半導体装置の製造方法を工程順に示す図解的な断面図である。図２Ａの次の工程を示す図解的な断面図である。図２Ｂの次の工程を示す図解的な断面図である。図２Ｃの次の工程を示す図解的な断面図である。図２Ｄの次の工程を示す図解的な断面図である。図２Ｅの次の工程を示す図解的な断面図である。図２Ｆの次の工程を示す図解的な断面図である。図２Ｇの次の工程を示す図解的な断面図である。従来のトレンチゲート構造が採用された縦型二重拡散ＭＯＳＦＥＴを模式的に示す斜視図である。

符号の説明

１１半導体基板
１４ＶＤＭＯＳＦＥＴ
２１トレンチ
２２ゲート絶縁膜
２３ゲート電極
２４バーズビーク
２５金属シリサイド膜
２６金属シリサイド膜

Claims

トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置であって、
半導体基板と、
この半導体基板にストライプ状に形成された複数のトレンチと、
このトレンチの内面に沿って形成され、前記トレンチの外部に隆起した隆起部を有するゲート絶縁膜と、
前記トレンチ内に埋設されたゲート電極と、
前記ゲート電極の表面に形成された第１金属シリサイド膜と、
前記半導体基板の表面に形成された第２金属シリサイド膜と、
ソース電極とを含み、
前記半導体基板は、前記複数のトレンチの間に形成されたソース領域と、前記複数のトレンチおよび前記ソース領域に隣接する前記ソース領域と逆導電型の導電性を有する隣接領域とを有し、
前記隣接領域は、前記ソース領域と前記複数のトレンチとが交互に配置される方向に連続して配置されており、
前記複数のトレンチは、前記隣接領域に向かって延びており、
前記第２金属シリサイド膜は、前記ソース領域および前記隣接領域上に形成されていて、前記ソース領域および前記隣接領域を電気的に導通しており、
前記ゲート電極間の距離を短縮するために、前記ソース電極が、前記隣接領域に設けられたコンタクトを介して前記第２金属シリサイドに接続されることにより、前記第２金属シリサイド膜を介して前記ソース領域に電気的に接続されており、
前記ゲート絶縁膜の隆起部は、前記第１金属シリサイド膜および前記第２金属シリサイド膜のいずれよりも高く隆起している
ことを特徴とする、半導体装置。
前記ソース領域には前記ソース電極とのコンタクトが無い、請求項１に記載の半導体装置。
Ｎ型の前記半導体基板の表層部にＰ型領域が形成されており、前記Ｐ型領域の表層部にＮ型の前記ソース領域およびＰ型の前記隣接領域が形成されており、前記トレンチが前記ソース領域および前記Ｐ型領域を貫通し、最深部が前記半導体基板に達するように形成されている、請求項１または２に記載の半導体装置。
前記第２金属シリサイド膜上に形成された層間絶縁膜をさらに含み、
前記隣接領域上において前記層間絶縁膜にコンタクト孔が形成されており、前記コンタクト孔を介して前記ソース電極が前記第２金属シリサイド膜に接続されている、請求項１〜３のいずれか一項に記載の半導体装置。
トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置を製造する方法であって、
半導体基板の表層部にソース領域、前記ソース領域に隣接する前記ソース領域と逆導電型の導電性を有する隣接領域、および前記隣接領域に向かって延びる複数のトレンチをストライプ状に、かつ、前記複数のトレンチの間にソース領域が形成されるように形成する工程と、
前記トレンチの内面に沿って、前記トレンチの外部に隆起した隆起部を有するゲート絶縁膜を形成する工程と、
前記トレンチ内に埋設されたゲート電極を形成する工程と、
前記ゲート電極の表面および前記半導体基板の表面に第１金属シリサイド膜および第２金属シリサイド膜をそれぞれ形成する工程と、
前記ソース領域に電気的に接続されるソース電極を形成する工程とを含み、
前記隣接領域は、前記複数のトレンチにも隣接し、かつ、前記ソース領域と前記複数のトレンチとが交互に配置される方向に連続して配置されており、
前記第２金属シリサイド膜は、前記ソース領域および前記隣接領域上に形成されて、前記ソース領域および前記隣接領域を電気的に導通し、
前記ゲート電極間の距離を短縮するために、前記ソース電極を、前記隣接領域に設けられたコンタクトを介して前記第２金属シリサイド膜に接続することにより、前記第２金属シリサイド膜を介して前記ソース領域に電気的に接続し、
前記ゲート絶縁膜の隆起部は、前記第１金属シリサイド膜および前記第２金属シリサイド膜のいずれよりも高く隆起するように形成する
ことを特徴とする、半導体装置の製造方法。
前記ソース領域には前記ソース電極とのコンタクトを設けない、請求項５に記載の半導体装置の製造方法。