JP3893040B2 - トレンチ型ｍｏｓｆｅｔの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の構成要素としてのＭＯＳ型ＦＥＴ（電界効果トランジスタ）の製造方法に係り、特に大電流・低オン抵抗が要求される用途に好適なトレンチ型ＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
従来のトレンチ型ＭＯＳＦＥＴの構造を図３に示す。図３において、１はドレイン領域として働くシリコン基板（Ｎ＋）、２はエピタキシャル層（Ｎ−）、３はボディ部（Ｐ）、４はソース領域（Ｎ＋）、５はゲート酸化膜（SiO2）、６はポリシリコンから成るゲート電極、７は酸化膜（SiO2）、８はソース電極（Al）、９はドレイン電極（Ti/Ni/Au）、１０はトレンチ（溝）である。ゲート電極６にはゲート取出電極（図示せず）が被着される。ゲート酸化膜５およびゲート電極６は、上面からエピタキシャル層２まで達するトレンチ１０を形成した後にその内周壁への酸化膜形成およびポリシリコン埋め込みによって形成される。ＦＥＴ動作時には、ボディ部３におけるゲート酸化膜５の近傍がチャネル部分となり、この部分に反転層が形成される。
【０００３】
【発明が解決しようとする課題】
ところが、トレンチ１０の形成部分はボディ部の平面上に開口するよう異方性のエッチングにより形成されるので、そのトレンチの上角（開口部の角）の形状が鋭角（直角）となり、そこに電界集中が起こり、ゲート耐圧の低下やリーク電流の増大等の問題があった。
【０００４】
本発明の目的は、トレンチの上角部分への電界集中が緩和できるようにして、上記した問題を解決したトレンチ型ＭＯＳＦＥＴの製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、請求項１にかかる発明は、一導電型の半導体基板上に一導電型の第１の半導体層を形成する第１工程と、該第１の半導体層に逆導電型の第２の半導体層を形成する第２工程と、該第２の半導体層のゲート形成予定領域の表面にバーズビーク形状のＬＯＣＯＳ部を形成する第３工程と、該ＬＯＣＯＳ部の略中央部を凹形状に除去して前記第２の半導体層を抜け前記第１の半導体層に達するようトレンチを形成する第４工程と、前記トレンチの内壁に前記ＬＯＣＯＳ部に連続するようゲート酸化膜を形成し前記トレンチ内にゲート電極材料を埋め込む第５工程と、前記ゲート酸化膜に接するように前記第２の半導体層の表面側に一導電型のソース領域を形成する第６工程と、該ソース領域に接続するソース電極を形成する第７工程と、前記半導体基板の裏面にドレイン電極を形成する第８工程と、を具備し、前記トレンチ上角部分が前記ＬＯＣＯＳ部により鈍角に形成されるようにしたことを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法とした。
【０００６】
請求項２に係る発明は、請求項１に係る発明において、前記第３工程は、前記第２の半導体層の上面に開口部を有する窒化膜を形成し、該開口部分における前記第２の半導体層のフィールド酸化により前記ＬＯＣＯＳ部を形成することを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法とした。
【０００７】
請求項３に係る発明は、請求項１又は２に係る発明において、前記第４工程は、前記ＬＯＣＯＳ部形成用のマスクをそのまま使用しエッチングして前記ＬＯＣＯＳの略中央部に凹部を形成し、該凹部の周囲に残ったＬＯＣＯＳ部と前記ＬＯＣＯＳ部形成用のマスクによりエッチングして前記第１の半導体層に達するまでトレンチを形成することを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法とした。
【０００８】
【発明の実施の形態】
図１は本発明の実施形態の製造方法により製造されたトレンチ型ＭＯＳＦＥＴの断面を示す図であり、１はドレイン領域として働くシリコン基板（Ｎ＋）、２はエピタキシャル層（Ｎ−）、３はボディ部（Ｐ）、４はソース領域（Ｎ＋）、５はゲート酸化膜（SiO2）、６はポリシリコンから成るゲート電極、７は酸化膜（SiO2）、８はソース電極（Al）、９はドレイン電極（Ti/Ni/Au）、１０はトレンチ、１１はＬＯＣＯＳ部である。ゲート電極６にはゲート取出電極（図示せず）が被着される。
【０００９】
図３に示した従来構造と異なるところは、トレンチ１０の上角（開口部の角）部分の酸化膜がＬＯＣＯＳ部１１により形成され、縦方向に膨らんでバーズビークと呼ばれる形状をなし、ソース領域４のトレンチ１０側の上角部分が鈍角になり電界集中が緩和されていることである。これにより、ゲート耐圧の向上やリーク電流低減を図ることができる。なお、上記のＰとＮは反対であってもよい。
【００１０】
図２はこのトレンチ型ＭＯＳＦＥＴの製造工程の説明図である。まず、基板１の上にエピタキシャル層２を形成し、その上面に薄いパッド酸化膜（SiO2）２１を形成（２００Å〜１０００Å程度）し、その上面に窒化膜（Si3N4)２２を堆積（１０００Å〜３０００Å程度）しパターニングして、フィールド酸化（９００℃〜１１００℃程度）により素子分離のためのＬＯＣＯＳ部（SiO2）２３を形成する（図２(a)）。
【００１１】
次に、所定のマスクによりｐ型不純物のイオン注入および熱処理によりボディ部３を形成する（図２(b)）。
【００１２】
次に、パッド酸化膜２１を除去してから酸化膜７を形成（２００Å〜１０００Å程度）し、その上に再度窒化膜（Si3N4)２４を堆積し、ゲート形成予定部分に開口２４ａができるようにパターニングする（図２(c)）。
【００１３】
次に、窒化膜２４をマスクとしてフィールド酸化によりその開口部２４ａに露出するボディ部分を酸化してＬＯＣＯＳ部（SiＯ2）２５を形成する（図２(d)）。このとき、フィールド酸化の条件を適宜設定して、ＬＯＣＯＳ部２５の膨らみと横広がり（バーズビーク）の程度を調整する。
【００１４】
次に、窒化膜２４をマスクとしてウエットエッチング又はドライエッチングによりエッチングを行い、ＬＯＣＯＳ部２５のほぼ中央部を凹形状に除去する。さらに、その凹形状部の周囲に残ったＬＯＣＯＳ部１１と窒化膜２４をマスクとして異方性を強めたドライエッチングによりトレンチ１０を形成する。このように、トレンチ１０の形成はセルフアラインにより行われるので、マスク合わせの精度の影響を受けることはない。また、このトレンチ１０の上部の開口部の角はＬＯＣＯＳ部１１のバーズビーク部分となるので、ボディ部３のトレンチ１０側の上角部分が鈍角で滑らかになる（図２(e)）。
【００１５】
次に、高温による犠牲酸化（SiＯ2）をトレンチ１０の内壁面に行い更にゲート酸化膜（SiＯ2）５をトレンチ１０の内壁にＬＯＣＯＳ部１１に連続するように形成してから、そのトレンチ１０にポリシリコンを埋め込みゲート電極６を形成する（図２(f)）。
【００１６】
次に、窒化膜２４を除去してからボディ部３の上部分にｎ型不純物の打ち込みおよび熱処理によりソース領域４を形成し、さらにソース電極８およびゲート取出電極（ゲート電極６に連続するが図示せず）をアルミニウムにより形成する。この後、基板１を薄膜化して、その裏面にドレイン電極９をチタン／ニッケル／金からなる多層金属膜により形成する（図１）。
【００１７】
【発明の効果】
以上から本発明によれば、ソース領域のトレンチ上角部分がＬＯＣＯＳ部によって鈍角になるので、そこに電界が集中することを緩和でき、ゲートの耐圧向上およびリーク電流削減が図られ、ゲート特性の改善および信頼性を向上することができるという利点がある。また、トレンチ形成がＬＯＣＯＳ部と窒化膜を使用したセルフアラインによりるエッチングで行われるので、ゲート形成がマスク合わせの精度の影響を受けることもない。
【図面の簡単な説明】
【図１】 本発明の実施形態のトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。
【図２】 (a)〜(f)は図１のトレンチ型ＭＯＳＦＥＴの製造工程の概略説明図である。
【図３】 従来のトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
１：シリコン基板（ドレイン領域）、２：エピタキシャル層、３：ボディ部、４：ソース領域、５：ゲート酸化膜、６：ゲート電極、７：酸化膜、８：ソース電極、９：ドレイン電極、１０：トレンチ、１１：ＬＯＣＯＳ部
２１：パッド酸化膜、２２：窒化膜、２３：ＬＯＣＯＳ部、２４：窒化膜、２５：ＬＯＣＯＳ部。
【発明の属する技術分野】
本発明は、半導体集積回路の構成要素としてのＭＯＳ型ＦＥＴ（電界効果トランジスタ）の製造方法に係り、特に大電流・低オン抵抗が要求される用途に好適なトレンチ型ＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
従来のトレンチ型ＭＯＳＦＥＴの構造を図３に示す。図３において、１はドレイン領域として働くシリコン基板（Ｎ＋）、２はエピタキシャル層（Ｎ−）、３はボディ部（Ｐ）、４はソース領域（Ｎ＋）、５はゲート酸化膜（SiO2）、６はポリシリコンから成るゲート電極、７は酸化膜（SiO2）、８はソース電極（Al）、９はドレイン電極（Ti/Ni/Au）、１０はトレンチ（溝）である。ゲート電極６にはゲート取出電極（図示せず）が被着される。ゲート酸化膜５およびゲート電極６は、上面からエピタキシャル層２まで達するトレンチ１０を形成した後にその内周壁への酸化膜形成およびポリシリコン埋め込みによって形成される。ＦＥＴ動作時には、ボディ部３におけるゲート酸化膜５の近傍がチャネル部分となり、この部分に反転層が形成される。
【０００３】
【発明が解決しようとする課題】
ところが、トレンチ１０の形成部分はボディ部の平面上に開口するよう異方性のエッチングにより形成されるので、そのトレンチの上角（開口部の角）の形状が鋭角（直角）となり、そこに電界集中が起こり、ゲート耐圧の低下やリーク電流の増大等の問題があった。
【０００４】
本発明の目的は、トレンチの上角部分への電界集中が緩和できるようにして、上記した問題を解決したトレンチ型ＭＯＳＦＥＴの製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、請求項１にかかる発明は、一導電型の半導体基板上に一導電型の第１の半導体層を形成する第１工程と、該第１の半導体層に逆導電型の第２の半導体層を形成する第２工程と、該第２の半導体層のゲート形成予定領域の表面にバーズビーク形状のＬＯＣＯＳ部を形成する第３工程と、該ＬＯＣＯＳ部の略中央部を凹形状に除去して前記第２の半導体層を抜け前記第１の半導体層に達するようトレンチを形成する第４工程と、前記トレンチの内壁に前記ＬＯＣＯＳ部に連続するようゲート酸化膜を形成し前記トレンチ内にゲート電極材料を埋め込む第５工程と、前記ゲート酸化膜に接するように前記第２の半導体層の表面側に一導電型のソース領域を形成する第６工程と、該ソース領域に接続するソース電極を形成する第７工程と、前記半導体基板の裏面にドレイン電極を形成する第８工程と、を具備し、前記トレンチ上角部分が前記ＬＯＣＯＳ部により鈍角に形成されるようにしたことを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法とした。
【０００６】
請求項２に係る発明は、請求項１に係る発明において、前記第３工程は、前記第２の半導体層の上面に開口部を有する窒化膜を形成し、該開口部分における前記第２の半導体層のフィールド酸化により前記ＬＯＣＯＳ部を形成することを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法とした。
【０００７】
請求項３に係る発明は、請求項１又は２に係る発明において、前記第４工程は、前記ＬＯＣＯＳ部形成用のマスクをそのまま使用しエッチングして前記ＬＯＣＯＳの略中央部に凹部を形成し、該凹部の周囲に残ったＬＯＣＯＳ部と前記ＬＯＣＯＳ部形成用のマスクによりエッチングして前記第１の半導体層に達するまでトレンチを形成することを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法とした。
【０００８】
【発明の実施の形態】
図１は本発明の実施形態の製造方法により製造されたトレンチ型ＭＯＳＦＥＴの断面を示す図であり、１はドレイン領域として働くシリコン基板（Ｎ＋）、２はエピタキシャル層（Ｎ−）、３はボディ部（Ｐ）、４はソース領域（Ｎ＋）、５はゲート酸化膜（SiO2）、６はポリシリコンから成るゲート電極、７は酸化膜（SiO2）、８はソース電極（Al）、９はドレイン電極（Ti/Ni/Au）、１０はトレンチ、１１はＬＯＣＯＳ部である。ゲート電極６にはゲート取出電極（図示せず）が被着される。
【０００９】
図３に示した従来構造と異なるところは、トレンチ１０の上角（開口部の角）部分の酸化膜がＬＯＣＯＳ部１１により形成され、縦方向に膨らんでバーズビークと呼ばれる形状をなし、ソース領域４のトレンチ１０側の上角部分が鈍角になり電界集中が緩和されていることである。これにより、ゲート耐圧の向上やリーク電流低減を図ることができる。なお、上記のＰとＮは反対であってもよい。
【００１０】
図２はこのトレンチ型ＭＯＳＦＥＴの製造工程の説明図である。まず、基板１の上にエピタキシャル層２を形成し、その上面に薄いパッド酸化膜（SiO2）２１を形成（２００Å〜１０００Å程度）し、その上面に窒化膜（Si3N4)２２を堆積（１０００Å〜３０００Å程度）しパターニングして、フィールド酸化（９００℃〜１１００℃程度）により素子分離のためのＬＯＣＯＳ部（SiO2）２３を形成する（図２(a)）。
【００１１】
次に、所定のマスクによりｐ型不純物のイオン注入および熱処理によりボディ部３を形成する（図２(b)）。
【００１２】
次に、パッド酸化膜２１を除去してから酸化膜７を形成（２００Å〜１０００Å程度）し、その上に再度窒化膜（Si3N4)２４を堆積し、ゲート形成予定部分に開口２４ａができるようにパターニングする（図２(c)）。
【００１３】
次に、窒化膜２４をマスクとしてフィールド酸化によりその開口部２４ａに露出するボディ部分を酸化してＬＯＣＯＳ部（SiＯ2）２５を形成する（図２(d)）。このとき、フィールド酸化の条件を適宜設定して、ＬＯＣＯＳ部２５の膨らみと横広がり（バーズビーク）の程度を調整する。
【００１４】
次に、窒化膜２４をマスクとしてウエットエッチング又はドライエッチングによりエッチングを行い、ＬＯＣＯＳ部２５のほぼ中央部を凹形状に除去する。さらに、その凹形状部の周囲に残ったＬＯＣＯＳ部１１と窒化膜２４をマスクとして異方性を強めたドライエッチングによりトレンチ１０を形成する。このように、トレンチ１０の形成はセルフアラインにより行われるので、マスク合わせの精度の影響を受けることはない。また、このトレンチ１０の上部の開口部の角はＬＯＣＯＳ部１１のバーズビーク部分となるので、ボディ部３のトレンチ１０側の上角部分が鈍角で滑らかになる（図２(e)）。
【００１５】
次に、高温による犠牲酸化（SiＯ2）をトレンチ１０の内壁面に行い更にゲート酸化膜（SiＯ2）５をトレンチ１０の内壁にＬＯＣＯＳ部１１に連続するように形成してから、そのトレンチ１０にポリシリコンを埋め込みゲート電極６を形成する（図２(f)）。
【００１６】
次に、窒化膜２４を除去してからボディ部３の上部分にｎ型不純物の打ち込みおよび熱処理によりソース領域４を形成し、さらにソース電極８およびゲート取出電極（ゲート電極６に連続するが図示せず）をアルミニウムにより形成する。この後、基板１を薄膜化して、その裏面にドレイン電極９をチタン／ニッケル／金からなる多層金属膜により形成する（図１）。
【００１７】
【発明の効果】
以上から本発明によれば、ソース領域のトレンチ上角部分がＬＯＣＯＳ部によって鈍角になるので、そこに電界が集中することを緩和でき、ゲートの耐圧向上およびリーク電流削減が図られ、ゲート特性の改善および信頼性を向上することができるという利点がある。また、トレンチ形成がＬＯＣＯＳ部と窒化膜を使用したセルフアラインによりるエッチングで行われるので、ゲート形成がマスク合わせの精度の影響を受けることもない。
【図面の簡単な説明】
【図１】 本発明の実施形態のトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。
【図２】 (a)〜(f)は図１のトレンチ型ＭＯＳＦＥＴの製造工程の概略説明図である。
【図３】 従来のトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
１：シリコン基板（ドレイン領域）、２：エピタキシャル層、３：ボディ部、４：ソース領域、５：ゲート酸化膜、６：ゲート電極、７：酸化膜、８：ソース電極、９：ドレイン電極、１０：トレンチ、１１：ＬＯＣＯＳ部
２１：パッド酸化膜、２２：窒化膜、２３：ＬＯＣＯＳ部、２４：窒化膜、２５：ＬＯＣＯＳ部。
Claims (3)
- 一導電型の半導体基板上に一導電型の第１の半導体層を形成する第１工程と、
該第１の半導体層に逆導電型の第２の半導体層を形成する第２工程と、
該第２の半導体層のゲート形成予定領域の表面にバーズビーク形状のＬＯＣＯＳ部を形成する第３工程と、
該ＬＯＣＯＳ部の略中央部を凹形状に除去して前記第２の半導体層を抜け前記第１の半導体層に達するようトレンチを形成する第４工程と、
前記トレンチの内壁に前記ＬＯＣＯＳ部に連続するようゲート酸化膜を形成し前記トレンチ内にゲート電極材料を埋め込む第５工程と、
前記ゲート酸化膜に接するように前記第２の半導体層の表面側に一導電型のソース領域を形成する第６工程と、
該ソース領域に接続するソース電極を形成する第７工程と、
前記半導体基板の裏面にドレイン電極を形成する第８工程と、
を具備し、
前記トレンチ上角部分が前記ＬＯＣＯＳ部により鈍角に形成されるようにしたことを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。 - 請求項１において、
前記第３工程は、前記第２の半導体層の上面に開口部を有する窒化膜を形成し、該開口部分における前記第２の半導体層のフィールド酸化により前記ＬＯＣＯＳ部を形成することを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。 - 請求項１又は２において、
前記第４工程は、前記ＬＯＣＯＳ部形成用のマスクをそのまま使用しエッチングして前記ＬＯＣＯＳの略中央部に凹部を形成し、該凹部の周囲に残ったＬＯＣＯＳ部と前記ＬＯＣＯＳ部形成用のマスクによりエッチングして前記第１の半導体層に達するまでトレンチを形成することを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
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|---|---|---|---|
| JP2001319191A JP3893040B2 (ja) | 2001-10-17 | 2001-10-17 | トレンチ型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
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| JP2001319191A JP3893040B2 (ja) | 2001-10-17 | 2001-10-17 | トレンチ型ｍｏｓｆｅｔの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003124466A JP2003124466A (ja) | 2003-04-25 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2001319191A Expired - Fee Related JP3893040B2 (ja) | 2001-10-17 | 2001-10-17 | トレンチ型ｍｏｓｆｅｔの製造方法 |
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| JP5065590B2 (ja) * | 2005-11-29 | 2012-11-07 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US8384150B2 (en) | 2005-11-29 | 2013-02-26 | Rohm Co., Ltd. | Vertical double diffused MOS transistor with a trench gate structure |
| JP7051566B2 (ja) | 2018-05-02 | 2022-04-11 | 株式会社日立製作所 | 半導体装置および半導体装置の製造方法 |
-
2001
- 2001-10-17 JP JP2001319191A patent/JP3893040B2/ja not_active Expired - Fee Related
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