JP2003124466A - トレンチ型ｍｏｓｆｅｔの製造方法 - Google Patents
トレンチ型ｍｏｓｆｅｔの製造方法Info
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- JP2003124466A JP2003124466A JP2001319191A JP2001319191A JP2003124466A JP 2003124466 A JP2003124466 A JP 2003124466A JP 2001319191 A JP2001319191 A JP 2001319191A JP 2001319191 A JP2001319191 A JP 2001319191A JP 2003124466 A JP2003124466 A JP 2003124466A
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Abstract
(57)【要約】
【課題】 ソース領域のトレンチ上角部分への電界集中
が緩和できるようにしたトレンチ型ＭＯＳＦＥＴの製造
方法を提供する。 【解決手段】 半導体基板１上にエピタキシャル層２を
形成し、該エピタキシャル層２にボディ部３を形成し、
該ボディ部３のゲート形成予定部分の表面にＬＯＣＯＳ
部２５を形成し、該ＬＯＣＯＳ部２５の略中央から前記
ボディ部３を抜け前記エピタキシャル層２にまで達する
ようトレンチ１０を形成し、前記トレンチ１０の内壁に
ゲート酸化膜５を形成し前記トレンチ１０内にゲート電
極１０の材料を埋め込み、前記ゲート酸化膜５に接する
ように前記ボディ部の表面側にソース領域４を形成し、
該ソース領域４に接続するソース電極８を形成し、前記
半導体基板１の裏面にドレイン電極９を形成する。
が緩和できるようにしたトレンチ型ＭＯＳＦＥＴの製造
方法を提供する。 【解決手段】 半導体基板１上にエピタキシャル層２を
形成し、該エピタキシャル層２にボディ部３を形成し、
該ボディ部３のゲート形成予定部分の表面にＬＯＣＯＳ
部２５を形成し、該ＬＯＣＯＳ部２５の略中央から前記
ボディ部３を抜け前記エピタキシャル層２にまで達する
ようトレンチ１０を形成し、前記トレンチ１０の内壁に
ゲート酸化膜５を形成し前記トレンチ１０内にゲート電
極１０の材料を埋め込み、前記ゲート酸化膜５に接する
ように前記ボディ部の表面側にソース領域４を形成し、
該ソース領域４に接続するソース電極８を形成し、前記
半導体基板１の裏面にドレイン電極９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
構成要素としてのＭＯＳ型ＦＥＴ（電界効果トランジス
タ）の製造方法に係り、特に大電流・低オン抵抗が要求
される用途に好適なトレンチ型ＭＯＳＦＥＴの製造方法
に関するものである。
構成要素としてのＭＯＳ型ＦＥＴ（電界効果トランジス
タ）の製造方法に係り、特に大電流・低オン抵抗が要求
される用途に好適なトレンチ型ＭＯＳＦＥＴの製造方法
に関するものである。
【０００２】
【従来の技術】従来のトレンチ型ＭＯＳＦＥＴの構造を
図３に示す。図３において、１はドレイン領域として働
くシリコン基板（Ｎ＋）、２はエピタキシャル層（Ｎ
−）、３はボディ部（Ｐ）、４はソース領域（Ｎ＋）、
５はゲート酸化膜（SiO2）、６はポリシリコンから成る
ゲート電極、７は酸化膜（SiO2）、８はソース電極（A
l）、９はドレイン電極（Ti/Ni/Au）、１０はトレンチ
（溝）である。ゲート電極６にはゲート取出電極（図示
せず）が被着される。ゲート酸化膜５およびゲート電極
６は、上面からエピタキシャル層２まで達するトレンチ
１０を形成した後にその内周壁への酸化膜形成およびポ
リシリコン埋め込みによって形成される。ＦＥＴ動作時
には、ボディ部３におけるゲート酸化膜５の近傍がチャ
ネル部分となり、この部分に反転層が形成される。
図３に示す。図３において、１はドレイン領域として働
くシリコン基板（Ｎ＋）、２はエピタキシャル層（Ｎ
−）、３はボディ部（Ｐ）、４はソース領域（Ｎ＋）、
５はゲート酸化膜（SiO2）、６はポリシリコンから成る
ゲート電極、７は酸化膜（SiO2）、８はソース電極（A
l）、９はドレイン電極（Ti/Ni/Au）、１０はトレンチ
（溝）である。ゲート電極６にはゲート取出電極（図示
せず）が被着される。ゲート酸化膜５およびゲート電極
６は、上面からエピタキシャル層２まで達するトレンチ
１０を形成した後にその内周壁への酸化膜形成およびポ
リシリコン埋め込みによって形成される。ＦＥＴ動作時
には、ボディ部３におけるゲート酸化膜５の近傍がチャ
ネル部分となり、この部分に反転層が形成される。
【０００３】
【発明が解決しようとする課題】ところが、トレンチ１
０の形成部分はボディ部の平面上に開口するよう異方性
のエッチングにより形成されるので、そのトレンチの上
角（開口部の角）の形状が鋭角（直角）となり、そこに
電界集中が起こり、ゲート耐圧の低下やリーク電流の増
大等の問題があった。
０の形成部分はボディ部の平面上に開口するよう異方性
のエッチングにより形成されるので、そのトレンチの上
角（開口部の角）の形状が鋭角（直角）となり、そこに
電界集中が起こり、ゲート耐圧の低下やリーク電流の増
大等の問題があった。
【０００４】本発明の目的は、トレンチの上角部分への
電界集中が緩和できるようにして、上記した問題を解決
したトレンチ型ＭＯＳＦＥＴの製造方法を提供すること
である。
電界集中が緩和できるようにして、上記した問題を解決
したトレンチ型ＭＯＳＦＥＴの製造方法を提供すること
である。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１に係る発明は、一導電型の半導体基板上に
一導電型の第１の半導体層を形成する第１工程と、該第
１の半導体層に逆導電型の第２の半導体層を形成する第
２工程と、該第２の半導体層のゲート形成予定領域の表
面にＬＯＣＯＳ部を形成する第３工程と、該ＬＯＣＯＳ
部の略中央から前記第２の半導体層を抜け前記第１の半
導体層に達するようトレンチを形成する第４工程と、前
記トレンチの内壁にゲート酸化膜を形成し前記トレンチ
内にゲート電極材料を埋め込む第５工程と、前記ゲート
酸化膜に接するように前記第２の半導体層の表面側に一
導電型のソース領域を形成する第６工程と、該ソース領
域に接続するソース電極を形成する第７工程と、前記半
導体基板の裏面にドレイン電極を形成する第８工程と、
を具備することを特徴とするトレンチ型ＭＯＳＦＥＴの
製造方法とした。
め、請求項１に係る発明は、一導電型の半導体基板上に
一導電型の第１の半導体層を形成する第１工程と、該第
１の半導体層に逆導電型の第２の半導体層を形成する第
２工程と、該第２の半導体層のゲート形成予定領域の表
面にＬＯＣＯＳ部を形成する第３工程と、該ＬＯＣＯＳ
部の略中央から前記第２の半導体層を抜け前記第１の半
導体層に達するようトレンチを形成する第４工程と、前
記トレンチの内壁にゲート酸化膜を形成し前記トレンチ
内にゲート電極材料を埋め込む第５工程と、前記ゲート
酸化膜に接するように前記第２の半導体層の表面側に一
導電型のソース領域を形成する第６工程と、該ソース領
域に接続するソース電極を形成する第７工程と、前記半
導体基板の裏面にドレイン電極を形成する第８工程と、
を具備することを特徴とするトレンチ型ＭＯＳＦＥＴの
製造方法とした。
【０００６】請求項２に係る発明は、請求項１に係る発
明において、前記第３工程は、前記第２の半導体層の上
面に開口部を有する窒化膜を形成し、該開口部分におけ
る前記第２の半導体層のフィールド酸化により前記ＬＯ
ＣＯＳ部を形成することを特徴とするトレンチ型ＭＯＳ
ＦＥＴの製造方法とした。
明において、前記第３工程は、前記第２の半導体層の上
面に開口部を有する窒化膜を形成し、該開口部分におけ
る前記第２の半導体層のフィールド酸化により前記ＬＯ
ＣＯＳ部を形成することを特徴とするトレンチ型ＭＯＳ
ＦＥＴの製造方法とした。
【０００７】請求項３に係る発明は、請求項１又は２に
係る発明において、前記第４工程は、前記ＬＯＣＯＳ部
形成用のマスクをそのまま使用しエッチングして前記Ｌ
ＯＣＯＳの略中央部に凹部を形成し、該凹部の周囲に残
ったＬＯＣＯＳ部と前記ＬＯＣＯＳ部形成用のマスクに
よりエッチングして前記第１の半導体層に達するまでト
レンチを形成することを特徴とするトレンチ型ＭＯＳＦ
ＥＴの製造方法とした。
係る発明において、前記第４工程は、前記ＬＯＣＯＳ部
形成用のマスクをそのまま使用しエッチングして前記Ｌ
ＯＣＯＳの略中央部に凹部を形成し、該凹部の周囲に残
ったＬＯＣＯＳ部と前記ＬＯＣＯＳ部形成用のマスクに
よりエッチングして前記第１の半導体層に達するまでト
レンチを形成することを特徴とするトレンチ型ＭＯＳＦ
ＥＴの製造方法とした。
【０００８】
【発明の実施の形態】図１は本発明の実施形態の製造方
法により製造されたトレンチ型ＭＯＳＦＥＴの断面を示
す図であり、１はドレイン領域として働くシリコン基板
（Ｎ＋）、２はエピタキシャル層（Ｎ−）、３はボディ
部（Ｐ）、４はソース領域（Ｎ＋）、５はゲート酸化膜
（SiO2）、６はポリシリコンから成るゲート電極、７は
酸化膜（SiO2）、８はソース電極（Al）、９はドレイン
電極（Ti/Ni/Au）、１０はトレンチ、１１はＬＯＣＯＳ
部である。ゲート電極６にはゲート取出電極（図示せ
ず）が被着される。
法により製造されたトレンチ型ＭＯＳＦＥＴの断面を示
す図であり、１はドレイン領域として働くシリコン基板
（Ｎ＋）、２はエピタキシャル層（Ｎ−）、３はボディ
部（Ｐ）、４はソース領域（Ｎ＋）、５はゲート酸化膜
（SiO2）、６はポリシリコンから成るゲート電極、７は
酸化膜（SiO2）、８はソース電極（Al）、９はドレイン
電極（Ti/Ni/Au）、１０はトレンチ、１１はＬＯＣＯＳ
部である。ゲート電極６にはゲート取出電極（図示せ
ず）が被着される。
【０００９】図３に示した従来構造と異なるところは、
トレンチ１０の上角（開口部の角）部分の酸化膜がＬＯ
ＣＯＳ部１１により形成され、縦方向に膨らんでバーズ
ビークと呼ばれる形状をなし、ソース領域４のトレンチ
１０側の上角部分が鈍角になり電界集中が緩和されてい
ることである。これにより、ゲート耐圧の向上やリーク
電流低減を図ることができる。なお、上記のＰとＮは反
対であってもよい。
トレンチ１０の上角（開口部の角）部分の酸化膜がＬＯ
ＣＯＳ部１１により形成され、縦方向に膨らんでバーズ
ビークと呼ばれる形状をなし、ソース領域４のトレンチ
１０側の上角部分が鈍角になり電界集中が緩和されてい
ることである。これにより、ゲート耐圧の向上やリーク
電流低減を図ることができる。なお、上記のＰとＮは反
対であってもよい。
【００１０】図２はこのトレンチ型ＭＯＳＦＥＴの製造
工程の説明図である。まず、基板１の上にエピタキシャ
ル層２を形成し、その上面に薄いパッド酸化膜（SiO2）
２１を形成（２００Å〜１０００Å程度）し、その上面
に窒化膜（Si3N4)２２を堆積（１０００Å〜３０００Å
程度）しパターニングして、フィールド酸化（９００℃
〜１１００℃程度）により素子分離のためのＬＯＣＯＳ
部（SiO2）２３を形成する（図２(a)）。
工程の説明図である。まず、基板１の上にエピタキシャ
ル層２を形成し、その上面に薄いパッド酸化膜（SiO2）
２１を形成（２００Å〜１０００Å程度）し、その上面
に窒化膜（Si3N4)２２を堆積（１０００Å〜３０００Å
程度）しパターニングして、フィールド酸化（９００℃
〜１１００℃程度）により素子分離のためのＬＯＣＯＳ
部（SiO2）２３を形成する（図２(a)）。
【００１１】次に、所定のマスクによりｐ型不純物のイ
オン注入および熱処理によりボディ部３を形成する（図
２(b)）。
オン注入および熱処理によりボディ部３を形成する（図
２(b)）。
【００１２】次に、パッド酸化膜２１を除去してから酸
化膜７を形成（２００Å〜１０００Å程度）し、その上
に再度窒化膜（Si3N4)２４を堆積し、ゲート形成予定部
分に開口２４ａができるようにパターニングする（図２
(c)）。
化膜７を形成（２００Å〜１０００Å程度）し、その上
に再度窒化膜（Si3N4)２４を堆積し、ゲート形成予定部
分に開口２４ａができるようにパターニングする（図２
(c)）。
【００１３】次に、窒化膜２４をマスクとしてフィール
ド酸化によりその開口部２４ａに露出するボディ部分を
酸化してＬＯＣＯＳ部（SiＯ2）２５を形成する（図２
(d)）。このとき、フィールド酸化の条件を適宜設定し
て、ＬＯＣＯＳ部２５の膨らみと横広がり（バーズビー
ク）の程度を調整する。
ド酸化によりその開口部２４ａに露出するボディ部分を
酸化してＬＯＣＯＳ部（SiＯ2）２５を形成する（図２
(d)）。このとき、フィールド酸化の条件を適宜設定し
て、ＬＯＣＯＳ部２５の膨らみと横広がり（バーズビー
ク）の程度を調整する。
【００１４】次に、窒化膜２４をマスクとしてウエット
エッチング又はドライエッチングによりエッチングを行
い、ＬＯＣＯＳ部２５のほぼ中央部を凹形状に除去す
る。さらに、その凹形状部の周囲に残ったＬＯＣＯＳ部
１１と窒化膜２４をマスクとして異方性を強めたドライ
エッチングによりトレンチ１０を形成する。このよう
に、トレンチ１０の形成はセルフアラインにより行われ
るので、マスク合わせの精度の影響を受けることはな
い。また、このトレンチ１０の上部の開口部の角はＬＯ
ＣＯＳ部１１のバーズビーク部分となるので、ボディ部
３のトレンチ１０側の上角部分が鈍角で滑らかになる
（図２(e)）。
エッチング又はドライエッチングによりエッチングを行
い、ＬＯＣＯＳ部２５のほぼ中央部を凹形状に除去す
る。さらに、その凹形状部の周囲に残ったＬＯＣＯＳ部
１１と窒化膜２４をマスクとして異方性を強めたドライ
エッチングによりトレンチ１０を形成する。このよう
に、トレンチ１０の形成はセルフアラインにより行われ
るので、マスク合わせの精度の影響を受けることはな
い。また、このトレンチ１０の上部の開口部の角はＬＯ
ＣＯＳ部１１のバーズビーク部分となるので、ボディ部
３のトレンチ１０側の上角部分が鈍角で滑らかになる
（図２(e)）。
【００１５】次に、高温による犠牲酸化（SiＯ2）をト
レンチ１０の内壁面に行い更にゲート酸化膜（SiＯ2）
５をトレンチ１０の内壁にＬＯＣＯＳ部１１に連続する
ように形成してから、そのトレンチ１０にポリシリコン
を埋め込みゲート電極６を形成する（図２(f)）。
レンチ１０の内壁面に行い更にゲート酸化膜（SiＯ2）
５をトレンチ１０の内壁にＬＯＣＯＳ部１１に連続する
ように形成してから、そのトレンチ１０にポリシリコン
を埋め込みゲート電極６を形成する（図２(f)）。
【００１６】次に、窒化膜２４を除去してからボディ部
３の上部分にｎ型不純物の打ち込みおよび熱処理により
ソース領域４を形成し、さらにソース電極８およびゲー
ト取出電極（ゲート電極６に連続するが図示せず）をア
ルミニウムにより形成する。この後、基板１を薄膜化し
て、その裏面にドレイン電極９をチタン／ニッケル／金
からなる多層金属膜により形成する（図１）。
３の上部分にｎ型不純物の打ち込みおよび熱処理により
ソース領域４を形成し、さらにソース電極８およびゲー
ト取出電極（ゲート電極６に連続するが図示せず）をア
ルミニウムにより形成する。この後、基板１を薄膜化し
て、その裏面にドレイン電極９をチタン／ニッケル／金
からなる多層金属膜により形成する（図１）。
【００１７】
【発明の効果】以上から本発明によれば、ソース領域の
トレンチ上角部分がＬＯＣＯＳ部によって鈍角になるの
で、そこに電界が集中することを緩和でき、ゲートの耐
圧向上およびリーク電流削減が図られ、ゲート特性の改
善および信頼性を向上することができるという利点があ
る。また、トレンチ形成がＬＯＣＯＳ部と窒化膜を使用
したセルフアラインによりるエッチングで行われるの
で、ゲート形成がマスク合わせの精度の影響を受けるこ
ともない。
トレンチ上角部分がＬＯＣＯＳ部によって鈍角になるの
で、そこに電界が集中することを緩和でき、ゲートの耐
圧向上およびリーク電流削減が図られ、ゲート特性の改
善および信頼性を向上することができるという利点があ
る。また、トレンチ形成がＬＯＣＯＳ部と窒化膜を使用
したセルフアラインによりるエッチングで行われるの
で、ゲート形成がマスク合わせの精度の影響を受けるこ
ともない。
【図１】 本発明の実施形態のトレンチ型ＭＯＳＦＥＴ
の構造を示す断面図である。
の構造を示す断面図である。
【図２】 (a)〜(f)は図１のトレンチ型ＭＯＳＦＥＴの
製造工程の概略説明図である。
製造工程の概略説明図である。
【図３】 従来のトレンチ型ＭＯＳＦＥＴの構造を示す
断面図である。
断面図である。
１：シリコン基板（ドレイン領域）、２：エピタキシャ
ル層、３：ボディ部、４：ソース領域、５：ゲート酸化
膜、６：ゲート電極、７：酸化膜、８：ソース電極、
９：ドレイン電極、１０：トレンチ、１１：ＬＯＣＯＳ
部 ２１：パッド酸化膜、２２：窒化膜、２３：ＬＯＣＯＳ
部、２４：窒化膜、２５：ＬＯＣＯＳ部。
ル層、３：ボディ部、４：ソース領域、５：ゲート酸化
膜、６：ゲート電極、７：酸化膜、８：ソース電極、
９：ドレイン電極、１０：トレンチ、１１：ＬＯＣＯＳ
部 ２１：パッド酸化膜、２２：窒化膜、２３：ＬＯＣＯＳ
部、２４：窒化膜、２５：ＬＯＣＯＳ部。
Claims (3)
- 【請求項１】一導電型の半導体基板上に一導電型の第１
の半導体層を形成する第１工程と、該第１の半導体層に
逆導電型の第２の半導体層を形成する第２工程と、該第
２の半導体層のゲート形成予定領域の表面にＬＯＣＯＳ
部を形成する第３工程と、該ＬＯＣＯＳ部の略中央から
前記第２の半導体層を抜け前記第１の半導体層に達する
ようトレンチを形成する第４工程と、前記トレンチの内
壁にゲート酸化膜を形成し前記トレンチ内にゲート電極
材料を埋め込む第５工程と、前記ゲート酸化膜に接する
ように前記第２の半導体層の表面側に一導電型のソース
領域を形成する第６工程と、該ソース領域に接続するソ
ース電極を形成する第７工程と、前記半導体基板の裏面
にドレイン電極を形成する第８工程と、を具備すること
を特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。 - 【請求項２】請求項１において、 前記第３工程は、前記第２の半導体層の上面に開口部を
有する窒化膜を形成し、該開口部分における前記第２の
半導体層のフィールド酸化により前記ＬＯＣＯＳ部を形
成することを特徴とするトレンチ型ＭＯＳＦＥＴの製造
方法。 - 【請求項３】請求項１又は２において、 前記第４工程は、前記ＬＯＣＯＳ部形成用のマスクをそ
のまま使用しエッチングして前記ＬＯＣＯＳの略中央部
に凹部を形成し、該凹部の周囲に残ったＬＯＣＯＳ部と
前記ＬＯＣＯＳ部形成用のマスクによりエッチングして
前記第１の半導体層に達するまでトレンチを形成するこ
とを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001319191A JP3893040B2 (ja) | 2001-10-17 | 2001-10-17 | トレンチ型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001319191A JP3893040B2 (ja) | 2001-10-17 | 2001-10-17 | トレンチ型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003124466A true JP2003124466A (ja) | 2003-04-25 |
| JP3893040B2 JP3893040B2 (ja) | 2007-03-14 |
Family
ID=19136773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001319191A Expired - Fee Related JP3893040B2 (ja) | 2001-10-17 | 2001-10-17 | トレンチ型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3893040B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081057A (ja) * | 2005-09-13 | 2007-03-29 | Denso Corp | 半導体装置及びその製造方法 |
| JP2007150082A (ja) * | 2005-11-29 | 2007-06-14 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8384150B2 (en) | 2005-11-29 | 2013-02-26 | Rohm Co., Ltd. | Vertical double diffused MOS transistor with a trench gate structure |
| JP2019195030A (ja) * | 2018-05-02 | 2019-11-07 | 株式会社日立製作所 | 半導体装置および半導体装置の製造方法 |
-
2001
- 2001-10-17 JP JP2001319191A patent/JP3893040B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081057A (ja) * | 2005-09-13 | 2007-03-29 | Denso Corp | 半導体装置及びその製造方法 |
| JP2007150082A (ja) * | 2005-11-29 | 2007-06-14 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8384150B2 (en) | 2005-11-29 | 2013-02-26 | Rohm Co., Ltd. | Vertical double diffused MOS transistor with a trench gate structure |
| JP2019195030A (ja) * | 2018-05-02 | 2019-11-07 | 株式会社日立製作所 | 半導体装置および半導体装置の製造方法 |
| JP7051566B2 (ja) | 2018-05-02 | 2022-04-11 | 株式会社日立製作所 | 半導体装置および半導体装置の製造方法 |
| DE102019111106B4 (de) | 2018-05-02 | 2023-09-28 | Hitachi, Ltd. | Halbleitervorrichtung sowie verfahren zur herstellung einer halbleitervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3893040B2 (ja) | 2007-03-14 |
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