JP3201300B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3201300B2 JP3201300B2 JP01094797A JP1094797A JP3201300B2 JP 3201300 B2 JP3201300 B2 JP 3201300B2 JP 01094797 A JP01094797 A JP 01094797A JP 1094797 A JP1094797 A JP 1094797A JP 3201300 B2 JP3201300 B2 JP 3201300B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、とく
に素子分離領域が微細化された半導体装置に係る。
に素子分離領域が微細化された半導体装置に係る。
【０００２】
【従来の技術】ＤＲＡＭ等のＬＳＩメモリに代表される
半導体装置の微細化のためには素子の微細化はもちろん
素子分離領域の微細化も重要である。素子分離構造とし
ては従来より選択酸化法が広く用いられており、素子分
離領域の微細化は素子分離領域の下方の不純物領域の高
濃度化と素子分離用Ｓｉ酸化膜（フィールド酸化膜）の
薄膜化および微細加工技術の進歩により達成されてき
た。しかし従来の選択酸化法による素子分離方法では上
記フィールド酸化膜が素子能動領域までなだらかに伸び
てしまういわゆるバーズビークの問題により０.５μｍ
プロセス以降においては十分な素子分離能を確保するこ
とが困難になってきた。
半導体装置の微細化のためには素子の微細化はもちろん
素子分離領域の微細化も重要である。素子分離構造とし
ては従来より選択酸化法が広く用いられており、素子分
離領域の微細化は素子分離領域の下方の不純物領域の高
濃度化と素子分離用Ｓｉ酸化膜（フィールド酸化膜）の
薄膜化および微細加工技術の進歩により達成されてき
た。しかし従来の選択酸化法による素子分離方法では上
記フィールド酸化膜が素子能動領域までなだらかに伸び
てしまういわゆるバーズビークの問題により０.５μｍ
プロセス以降においては十分な素子分離能を確保するこ
とが困難になってきた。
【０００３】バーズビークの程度を表す尺度としてバー
ズビーク長を用いる。これは上記選択酸化時に用いる耐
酸化性被膜を素子能動領域上のみに形成する時の加工寸
法と選択酸化後の素子能動領域寸法の差の１／２の長さ
である。従来の選択酸化法ではこのバーズビーク長を
０.２μｍ以下にすることが困難であり、素子分離領域
の最小寸法は０.６μｍ程度が限界と思われる。
ズビーク長を用いる。これは上記選択酸化時に用いる耐
酸化性被膜を素子能動領域上のみに形成する時の加工寸
法と選択酸化後の素子能動領域寸法の差の１／２の長さ
である。従来の選択酸化法ではこのバーズビーク長を
０.２μｍ以下にすることが困難であり、素子分離領域
の最小寸法は０.６μｍ程度が限界と思われる。
【０００４】バーズビーク長を低減する方法が特開昭６
０−６５５４４に記載されている。この従来例は、Ｓｉ
基板上の薄い熱酸化膜上に形成した、第１のＳｉ窒化膜
と、その周囲のＳｉ基板表面に直付けした第２のＳｉ窒
化膜をマスクとして選択酸化を行う方法である。この方
法に従えば、バーズビーク長を０.１μｍ以下にするこ
とが可能であり、素子分離領域の最小寸法を０.３μｍ
以下にすることが可能である。
０−６５５４４に記載されている。この従来例は、Ｓｉ
基板上の薄い熱酸化膜上に形成した、第１のＳｉ窒化膜
と、その周囲のＳｉ基板表面に直付けした第２のＳｉ窒
化膜をマスクとして選択酸化を行う方法である。この方
法に従えば、バーズビーク長を０.１μｍ以下にするこ
とが可能であり、素子分離領域の最小寸法を０.３μｍ
以下にすることが可能である。
【０００５】
【発明が解決しようとする課題】しかしながら、発明者
等はバーズビークを低減することが同時にゲート酸化膜
を貫いて流れるリーク電流の増大を招くことを新たに見
出した。
等はバーズビークを低減することが同時にゲート酸化膜
を貫いて流れるリーク電流の増大を招くことを新たに見
出した。
【０００６】本現象は、以下のようにして生ずることが
分かった。バーズビーク長が短くなることにより、素子
分離領域端においてフィールド酸化膜が急激に厚くな
る。通常ゲート酸化膜はこのフィールド酸化膜が形成さ
れた後の段階で熱酸化法により形成される。このとき、
フィールド酸化膜が急激に厚くなっているとゲート酸化
膜が素子分離領域端において他の領域に比べて著しく薄
くなってしまうという現象が生ずる。
分かった。バーズビーク長が短くなることにより、素子
分離領域端においてフィールド酸化膜が急激に厚くな
る。通常ゲート酸化膜はこのフィールド酸化膜が形成さ
れた後の段階で熱酸化法により形成される。このとき、
フィールド酸化膜が急激に厚くなっているとゲート酸化
膜が素子分離領域端において他の領域に比べて著しく薄
くなってしまうという現象が生ずる。
【０００７】このようになる理由は、フィールド酸化膜
が酸化種のＳｉ基板への到達を阻害すること及び素子分
離領域端の酸化膜にかかる応力が大きくなることであ
る。このようなゲート酸化膜の状態で、ゲート電極とＳ
ｉ基板との間に電位差を与えると、上記の薄くなった領
域では電子がゲート酸化膜を貫いて流れやすいため、ゲ
ート電極、Ｓｉ基板間のリーク電流が増加する。
が酸化種のＳｉ基板への到達を阻害すること及び素子分
離領域端の酸化膜にかかる応力が大きくなることであ
る。このようなゲート酸化膜の状態で、ゲート電極とＳ
ｉ基板との間に電位差を与えると、上記の薄くなった領
域では電子がゲート酸化膜を貫いて流れやすいため、ゲ
ート電極、Ｓｉ基板間のリーク電流が増加する。
【０００８】発明者等が行なった実験では、例えば素子
能動領域の面積が０.０１ｃｍ2，素子分離領域端の総延
長が１３０ｃｍであるＭＯＳ（メタル オキサイド シ
リコン：Metal Oxide Silicon）キャパシタを用いた場
合、特開昭６０−６５５４４号に従い、バーズビーク長
を０.０５μｍにすると、従来法のバーズビーク長が０.
４μｍの場合に比べてゲート酸化膜を貫いて流れるリー
ク電流の値は１０００倍以上にも達した。このリーク電
流の増加は素子の動作特性に悪影響を及ぼすのみならず
ゲート酸化膜の長期信頼性をも劣化させる。
能動領域の面積が０.０１ｃｍ2，素子分離領域端の総延
長が１３０ｃｍであるＭＯＳ（メタル オキサイド シ
リコン：Metal Oxide Silicon）キャパシタを用いた場
合、特開昭６０−６５５４４号に従い、バーズビーク長
を０.０５μｍにすると、従来法のバーズビーク長が０.
４μｍの場合に比べてゲート酸化膜を貫いて流れるリー
ク電流の値は１０００倍以上にも達した。このリーク電
流の増加は素子の動作特性に悪影響を及ぼすのみならず
ゲート酸化膜の長期信頼性をも劣化させる。
【０００９】従って、従来の半導体装置では、素子分離
領域を微細化すると素子の信頼性が劣化してしまうとい
う問題があり、実質的には素子分離領域の最小寸法を
０.６μｍ以下にすることが困難であることが判明し
た。
領域を微細化すると素子の信頼性が劣化してしまうとい
う問題があり、実質的には素子分離領域の最小寸法を
０.６μｍ以下にすることが困難であることが判明し
た。
【００１０】本発明の目的は上記リーク電流の増加を低
減することにより、素子分離領域の最小寸法が可能な限
り小さくしかも信頼性の高い半導体装置を提案すること
である。
減することにより、素子分離領域の最小寸法が可能な限
り小さくしかも信頼性の高い半導体装置を提案すること
である。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の代表的な構成は以下のとおりである。
の本発明の代表的な構成は以下のとおりである。
【００１２】半導体基板と、該半導体基板に設けられた
素子と素子とを電気的に分離するための分離領域が存在
する第１の領域と、該第１の領域に接し上記素子を形成
するための第２の領域と、該第２の領域に形成されたゲ
ート電極と、該ゲート電極と上記半導体基板との間に形
成されたゲート絶縁膜とを具備する半導体装置を製造す
る方法であって、 （１）上記半導体基板主面の第１の領域に、上記第２の
領域に接する溝を形成す工程と、 （２）熱酸化により上記第１領域の溝の内部に、酸化膜
を形成する工程と、 （３）上記酸化膜が形成された溝を埋め込むように、上
記第１の領域および上記第２の領域に絶縁膜を堆積させ
る工程と、 （４）上記第１の領域に接した上記第２の領域の基板表
面を露出させる工程と、 （５）上記第１の領域に接して露出した第２の領域表面
に、その厚さを１０ｎｍ以下となるようにゲート絶縁膜
を熱酸化によって形成する工程と、 （６）上記ゲート絶縁膜上に、上記第１の領域の分離領
域上に延びるように上記ゲート電極を形成する工程と、 を具備して成ることを特徴とする半導体装置の製造方
法。
素子と素子とを電気的に分離するための分離領域が存在
する第１の領域と、該第１の領域に接し上記素子を形成
するための第２の領域と、該第２の領域に形成されたゲ
ート電極と、該ゲート電極と上記半導体基板との間に形
成されたゲート絶縁膜とを具備する半導体装置を製造す
る方法であって、 （１）上記半導体基板主面の第１の領域に、上記第２の
領域に接する溝を形成す工程と、 （２）熱酸化により上記第１領域の溝の内部に、酸化膜
を形成する工程と、 （３）上記酸化膜が形成された溝を埋め込むように、上
記第１の領域および上記第２の領域に絶縁膜を堆積させ
る工程と、 （４）上記第１の領域に接した上記第２の領域の基板表
面を露出させる工程と、 （５）上記第１の領域に接して露出した第２の領域表面
に、その厚さを１０ｎｍ以下となるようにゲート絶縁膜
を熱酸化によって形成する工程と、 （６）上記ゲート絶縁膜上に、上記第１の領域の分離領
域上に延びるように上記ゲート電極を形成する工程と、 を具備して成ることを特徴とする半導体装置の製造方
法。
【００１３】
【作用】本発明による半導体装置の製造法によれば、選
択酸化を取り入れていないため、従来のバーズビーク長
を短くする手段で素子分離領域端においてゲート酸化膜
が薄くなる問題がないので、リーク電流は増加しない。
従って、微細な素子分離領域を持ち信頼性の高い半導体
装置が実現可能である。
択酸化を取り入れていないため、従来のバーズビーク長
を短くする手段で素子分離領域端においてゲート酸化膜
が薄くなる問題がないので、リーク電流は増加しない。
従って、微細な素子分離領域を持ち信頼性の高い半導体
装置が実現可能である。
【００１４】
【実施例】まず、原出願（特願平２−１４９３４号）明
細書に開示の発明に基づく、各種の膜厚のゲート酸化膜
を有するＭＯＳキャパシタについて、電流電圧特性を測
定した結果を図１に示す。同図は、ゲート酸化膜に８Ｍ
Ｖ／ｃｍの電界を印加したときのリーク電流密度をゲー
ト酸化膜厚の関数として示したものである。なお、本検
討のように素子分離領域端に限定された現象を取り扱う
場合には、単純にリーク電流値をキャパシタ面積で割っ
た単位面積当りの電流値を用いて比較しても現象を本質
的に把握することができない。そのため、図１の縦軸に
は素子分離領域端の単位長さ当たりのリーク電流〔Ａ／
ｃｍ〕を示した。
細書に開示の発明に基づく、各種の膜厚のゲート酸化膜
を有するＭＯＳキャパシタについて、電流電圧特性を測
定した結果を図１に示す。同図は、ゲート酸化膜に８Ｍ
Ｖ／ｃｍの電界を印加したときのリーク電流密度をゲー
ト酸化膜厚の関数として示したものである。なお、本検
討のように素子分離領域端に限定された現象を取り扱う
場合には、単純にリーク電流値をキャパシタ面積で割っ
た単位面積当りの電流値を用いて比較しても現象を本質
的に把握することができない。そのため、図１の縦軸に
は素子分離領域端の単位長さ当たりのリーク電流〔Ａ／
ｃｍ〕を示した。
【００１５】本図より以下のことが判る。
【００１６】バーズビーク長が０.４μｍの場合（曲線
Ａ）リーク電流密度はゲート酸化膜厚に依存しない。他
方、バーズビーク長が０.０５μｍの場合（曲線Ｂ）、
ゲート酸化膜厚が１０ｎｍ以上の領域ではリーク電流値
が非常に大きいが、ゲート酸化膜厚が薄くなるほどリー
ク電流は減少し、バーズビーク長が０.４μｍの場合と
の差が無くなってくる（検出限界値に近づいていく）。
従って、上記バーズビーク長を０.０５μｍまで短くし
ても、素子分離領域端に接するゲート酸化膜厚を１０ｎ
ｍ以下にすれば、ゲート酸化膜の信頼性を損なうことが
無いことが判った。但し、これはゲート酸化膜に印加す
る電圧を低くし、電界強度を一定にした場合であり、ゲ
ート酸化膜に印加される電圧を一定とした場合、ゲート
酸化膜を薄くすることにより上記リーク電流は著しく増
加する。すなわち、ゲート酸化膜を薄くし尚かつ印加す
る電圧を下げて、電界強度をほぼ一定に保つことが重要
である。また、上記電界強度を一定とすることにより、
素子の電気的性能はゲート酸化膜厚が変わっても等しく
保たれる。
Ａ）リーク電流密度はゲート酸化膜厚に依存しない。他
方、バーズビーク長が０.０５μｍの場合（曲線Ｂ）、
ゲート酸化膜厚が１０ｎｍ以上の領域ではリーク電流値
が非常に大きいが、ゲート酸化膜厚が薄くなるほどリー
ク電流は減少し、バーズビーク長が０.４μｍの場合と
の差が無くなってくる（検出限界値に近づいていく）。
従って、上記バーズビーク長を０.０５μｍまで短くし
ても、素子分離領域端に接するゲート酸化膜厚を１０ｎ
ｍ以下にすれば、ゲート酸化膜の信頼性を損なうことが
無いことが判った。但し、これはゲート酸化膜に印加す
る電圧を低くし、電界強度を一定にした場合であり、ゲ
ート酸化膜に印加される電圧を一定とした場合、ゲート
酸化膜を薄くすることにより上記リーク電流は著しく増
加する。すなわち、ゲート酸化膜を薄くし尚かつ印加す
る電圧を下げて、電界強度をほぼ一定に保つことが重要
である。また、上記電界強度を一定とすることにより、
素子の電気的性能はゲート酸化膜厚が変わっても等しく
保たれる。
【００１７】実施例 本発明を、溝埋込素子分離法を用いた半導体装置に適用
した例を図２から図７に示す。
した例を図２から図７に示す。
【００１８】まず、Ｓｉ基板３０１上に厚いＳｉ酸化膜
３０２を気相成長法により形成した。上記Ｓｉ酸化膜３
０２をリソグラフィ及びドライエッチング技術により加
工し、図２に示すように所望の位置に幅０．３μｍの溝
を形成した。さらに、上記Ｓｉ酸化膜３０２をエッチン
グマスクとしてＳｉ基板表面をドライエッチングするこ
とにより溝３０３を形成した。この溝３０３の内部に、
熱酸化法により薄いＳｉ酸化膜３０４を形成した後、Ｓ
ｉ基板３０１に対して傾斜角をもってイオン打ち込みす
ることによりチャンネルストッパ３０５を形成した。こ
の後、気相成長法により溝３０３の内径の１／２より厚
いＳｉ酸化膜３０６を堆積することにより図３に示す構
造を得た。
３０２を気相成長法により形成した。上記Ｓｉ酸化膜３
０２をリソグラフィ及びドライエッチング技術により加
工し、図２に示すように所望の位置に幅０．３μｍの溝
を形成した。さらに、上記Ｓｉ酸化膜３０２をエッチン
グマスクとしてＳｉ基板表面をドライエッチングするこ
とにより溝３０３を形成した。この溝３０３の内部に、
熱酸化法により薄いＳｉ酸化膜３０４を形成した後、Ｓ
ｉ基板３０１に対して傾斜角をもってイオン打ち込みす
ることによりチャンネルストッパ３０５を形成した。こ
の後、気相成長法により溝３０３の内径の１／２より厚
いＳｉ酸化膜３０６を堆積することにより図３に示す構
造を得た。
【００１９】次に、Ｓｉ酸化膜３０６，３０２をドライ
エッチング技術を用いて平坦化のためのエッチングする
ことにより、Ｓｉ基板３０１を露出させ、図４に示すよ
うに基板主面が平坦化された溝埋込法による素子分離構
造が完成した。次いで、図５に示すように熱酸化法によ
り厚さ６ｎｍのゲート酸化膜３０７を形成し、しきい値
電圧を調整するために、チャネルにイオン打ち込みを行
なってチャネル３１０を形成した。さらに、ワード線と
なる多結晶Ｓｉ３０８を気相成長法により堆積しリソグ
ラフィ及びドライエッチング技術によりゲート加工し
た。なお、ここでは多結晶Ｓｉ３０８を気相成長法によ
り堆積すると同時に、リンをドーピングし、多結晶Ｓｉ
３０８に導電性を持たせた。 この後イオン打ち込みに
よりソース・ドレイン３１１を形成し、図６に示す構造
を得た。さらに、気相成長法により厚いＳｉ酸化膜３１
２を堆積し、リソグラフィ及びドライエッチング技術に
よりソース・ドレイン３１１を露出させる。その後、Ａ
ｌ膜３１３を蒸着し加工することにより、ＭＯＳトラン
ジスタの電極を形成し図７に示す半導体装置を完成し
た。 同半導体装置におけるＭＯＳトランジスタ間の分
離領域の長さは種々様々であるが、最小寸法は０．３μ
ｍである。同半導体装置を動作させ信頼性評価を行なっ
たところ、ゲート酸化膜に加える電界強度を５ＭＶ／ｃ
ｍ以下にすれば、実用上十分な信頼性（絶縁破壊寿命）
が得られることが分かった。また、ＭＯＳトランジスタ
間の分離特性も良好であった。すなわち、ゲート酸化膜
に印加する電界強度を等しくすれば、選択酸化法を用い
て作成した、素子分離寸法０．８μｍ、ゲート酸化膜厚
１５ｎｍのトランジスタと同程度であった。
エッチング技術を用いて平坦化のためのエッチングする
ことにより、Ｓｉ基板３０１を露出させ、図４に示すよ
うに基板主面が平坦化された溝埋込法による素子分離構
造が完成した。次いで、図５に示すように熱酸化法によ
り厚さ６ｎｍのゲート酸化膜３０７を形成し、しきい値
電圧を調整するために、チャネルにイオン打ち込みを行
なってチャネル３１０を形成した。さらに、ワード線と
なる多結晶Ｓｉ３０８を気相成長法により堆積しリソグ
ラフィ及びドライエッチング技術によりゲート加工し
た。なお、ここでは多結晶Ｓｉ３０８を気相成長法によ
り堆積すると同時に、リンをドーピングし、多結晶Ｓｉ
３０８に導電性を持たせた。 この後イオン打ち込みに
よりソース・ドレイン３１１を形成し、図６に示す構造
を得た。さらに、気相成長法により厚いＳｉ酸化膜３１
２を堆積し、リソグラフィ及びドライエッチング技術に
よりソース・ドレイン３１１を露出させる。その後、Ａ
ｌ膜３１３を蒸着し加工することにより、ＭＯＳトラン
ジスタの電極を形成し図７に示す半導体装置を完成し
た。 同半導体装置におけるＭＯＳトランジスタ間の分
離領域の長さは種々様々であるが、最小寸法は０．３μ
ｍである。同半導体装置を動作させ信頼性評価を行なっ
たところ、ゲート酸化膜に加える電界強度を５ＭＶ／ｃ
ｍ以下にすれば、実用上十分な信頼性（絶縁破壊寿命）
が得られることが分かった。また、ＭＯＳトランジスタ
間の分離特性も良好であった。すなわち、ゲート酸化膜
に印加する電界強度を等しくすれば、選択酸化法を用い
て作成した、素子分離寸法０．８μｍ、ゲート酸化膜厚
１５ｎｍのトランジスタと同程度であった。
【００２０】
【発明の効果】上記のように、本発明によればゲート酸
化膜の信頼性を劣化させること無く、素子分離領域の微
細化が可能である。従って、素子分離領域が微細であり
尚且つ信頼性の高い半導体装置が実現可能である。
化膜の信頼性を劣化させること無く、素子分離領域の微
細化が可能である。従って、素子分離領域が微細であり
尚且つ信頼性の高い半導体装置が実現可能である。
【図１】本発明の効果を示す特性曲線図。
【図２】本発明を溝埋込素子分離法を用いたトランジス
タに適用した実施例の素子形成過程を示す断面図。
タに適用した実施例の素子形成過程を示す断面図。
【図３】本発明を溝埋込素子分離法を用いたトランジス
タに適用した実施例の素子形成過程を示す断面図。
タに適用した実施例の素子形成過程を示す断面図。
【図４】本発明を溝埋込素子分離法を用いたトランジス
タに適用した実施例の素子形成過程を示す断面図。
タに適用した実施例の素子形成過程を示す断面図。
【図５】本発明を溝埋込素子分離法を用いたトランジス
タに適用した実施例の素子形成過程を示す断面図。
タに適用した実施例の素子形成過程を示す断面図。
【図６】本発明を溝埋込素子分離法を用いたトランジス
タに適用した実施例の素子形成過程を示す断面図。
タに適用した実施例の素子形成過程を示す断面図。
【図７】本発明を溝埋込素子分離法を用いたトランジス
タに適用した実施例の素子形成過程を示す断面図。
タに適用した実施例の素子形成過程を示す断面図。
３０１…Ｓｉ基板、３０２…Ｓｉ酸化膜、１３０７…ゲ
ート酸化膜、３０８…多結晶Ｓｉ、３０３…溝、３０
４，３０６，３１２…Ｓｉ酸化膜、３０５…チャネルス
トッパ、３１０…チャネル、３１１…ソース・ドレイ
ン、３１３…Ａｌ膜。
ート酸化膜、３０８…多結晶Ｓｉ、３０３…溝、３０
４，３０６，３１２…Ｓｉ酸化膜、３０５…チャネルス
トッパ、３１０…チャネル、３１１…ソース・ドレイ
ン、３１３…Ａｌ膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須藤 敬己 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭63−90149（ＪＰ，Ａ) 特開 平１−186645（ＪＰ，Ａ) 特開 昭62−275393（ＪＰ，Ａ) 特開 昭62−46556（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ ｅｓ．Ｖｏｌ．36，Ｎｏ．６，Ｊｕｎｅ 1989，ｐｐ1110−1116
Claims (5)
- 【請求項１】 半導体基板と、該半導体基板に設けられ
た素子と素子とを電気的に分離するための分離領域が存
在する第１の領域と、該第１の領域に接し上記素子を形
成するための第２の領域と、該第２の領域に形成された
ゲート電極と、該ゲート電極と上記半導体基板との間に
形成されたゲート絶縁膜とを具備する半導体装置を製造
する方法であって、 （１）上記半導体基板主面の第１の領域に、上記第２の
領域に接する溝を形成す工程と、 （２）熱酸化により上記第１領域の溝の内部に、酸化膜
を形成する工程と、 （３）上記酸化膜が形成された溝を埋め込むように、上
記第１の領域および上記第２の領域に絶縁膜を堆積させ
る工程と、 （４）上記第１の領域に接した上記第２の領域の基板表
面を露出させる工程と、 （５）上記第１の領域に接して露出した第２の領域表面
に、その厚さを１０ｎｍ以下となるようにゲート絶縁膜
を熱酸化によって形成する工程と、 （６）上記ゲート絶縁膜上に、上記第１の領域の分離領
域上に延びるように上記ゲート電極を形成する工程と、 を具備して成ることを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記工程（３）は、上記溝内部に熱酸化
法により薄い酸化膜を形成した後、気相成長法により上
記溝の内径の１／２より厚い酸化膜を堆積することを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体主面の第１の領域に溝埋込分離領
域が設けられ、上記第１の領域に接した第２の領域にゲ
ート絶縁膜を介してワード線が設けられた半導体装置の
製造方法であって、 （１）上記第１の領域主面に素子分離用溝を形成する工
程、 （２）上記溝の内部に熱酸化により酸化膜を形成する工
程、 （３）上記酸化膜が形成された溝を埋め込むように第１
の領域および上記第２の領域に絶縁膜を堆積する工程、 （４）上記堆積した絶縁膜を除去して、第１領域の溝内
に該絶縁膜を残し、該溝内の絶縁膜に接する上記第２の
領域表面を露出させる工程、 （５）熱酸化法により、上記露出した第２領域表面に、
上記第１領域に接して厚さ１０ｎｍ以下のゲート酸化膜
を形成する工程、 （６）上記ゲート酸化膜上に、上記第１の領域の溝埋込
分離領域上に延びるようにワード線を形成する工程、 とから成る半導体装置の製造方法。 - 【請求項４】（１）半導体基板のＭＯＳトランジスタが
形成される選択された第１の主面部を覆うようにエッチ
ングマスクを設ける工程、 （２）上記エッチングマスクが形成されていない半導体
基板の分離領域が形成される第２の主面部にドライエッ
チングによって溝を形成する工程、 （３）上記溝表面に熱酸化により酸化膜を形成し、上記
酸化膜が形成された溝内および上記第１の主面部に気相
成長法により酸化膜を堆積する工程、 （４）上記分離領域端に接する第１の主面を露出する工
程、 （５）上記分離領域端に接する第１の主面部の露出した
基板表面に、その厚さが１０ｎｍ以下となるようにゲー
ト絶縁膜を熱酸化によって形成する工程、 （６）上記ゲート絶縁膜上に、上記分離領域上に延びる
ようにゲート電極を形成する工程、 （７）上記工程（６）の後、上記第１の主面部にＭＯＳ
トランジスタのソース・ドレインを形成する工程、 とから成ることを特徴とする半導体装置の製造方法。 - 【請求項５】 上記ゲート絶縁膜の厚さは６ｎｍ以下に
形成することを特徴とする請求項１、３および４のいず
れかに記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP01094797A JP3201300B2 (ja) | 1997-01-24 | 1997-01-24 | 半導体装置の製造方法 |
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| JP01094797A JP3201300B2 (ja) | 1997-01-24 | 1997-01-24 | 半導体装置の製造方法 |
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| JP2014934A Division JP3060467B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JPH09181166A JPH09181166A (ja) | 1997-07-11 |
| JP3201300B2 true JP3201300B2 (ja) | 2001-08-20 |
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ID=11764405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP01094797A Expired - Lifetime JP3201300B2 (ja) | 1997-01-24 | 1997-01-24 | 半導体装置の製造方法 |
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| Country | Link |
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| JP (1) | JP3201300B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111547A (ja) | 2002-09-17 | 2004-04-08 | Toshiba Corp | 半導体装置、半導体装置の製造方法 |
-
1997
- 1997-01-24 JP JP01094797A patent/JP3201300B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ．Ｖｏｌ．３６，Ｎｏ．６，Ｊｕｎｅ １９８９，ｐｐ１１１０−１１１６ |
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|---|---|
| JPH09181166A (ja) | 1997-07-11 |
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