JPS6163059A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体製造技術および素子構造に係わり、特
に電気的接続をとるためのコンタクト穴形成に関する。

〔発明の背景〕

半導体装置の高集積化に伴い素子の寸法がますます小さ
くなっている。しかし加工寸法の縮少はその精度及び信
頼性において次第に困難なものとなってきている。特に
コンタクト穴の形成が困難である。コンタクト穴が小さ
くなるとコンタクト穴部での電気的抵抗が大きくなり、
さらには信頼性および歩留りの低下が生じる。ところで
一般にコンタクト穴形成の際には、光露光技術段階にお
ける位置合わせ誤差および穴形成エツチングにおけるエ
ツチング族がり誤差を考慮した合わせ余裕が必要である
０例えばＭ　ＯＳ　（Ｍｅｔａｌ　ＯｘｉｄｅＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ　）　　トランジスタではソース・
ドレインの導電層と電気的接続をとるためのコンタクト
穴形成に際し、第１図に示す位置合わせ余裕１４．１５
が有る０位置合わせ余裕１４はコンタクト穴１３とゲー
ト電極１１とのマスク合わせ余裕で、位置合わせ余裕１
５はソース・ドレイン導電Ｎ！ｊ１２でとり囲むＬＯＣ
ＯＳ酸化膜とのマスク合わせ余裕である。これらの合わ
せ余裕が高集積化への大きな障害になっている。

上記合わせ余裕を低減する方法として、例えば特開昭５
９−４０５６号公報である。この発明の特徴は光露光技
術により所要のコンタクト穴より大径の開孔を形成し１
次いでこの開孔の側壁に新たな絶縁膜をセルファライン
で設けることにある。側壁を設けることにより、所望の
コンタクト穴より大径の開孔形成時の位置合わせ余裕が
低減でき、かつ歩どまりが良くできる。

しかし、この発明には次に述べる課題がある。

実施例として記載された図の一部を第２図に示す。

ゲート電極１、ソース・ドレイン導ｍｎ１２゜フィール
ド酸化膜２６を形成した後に全面にシリコン酸化膜２１
を気相成長法で形成する。次いで、光露光技術を用いて
レジストの開孔パターンを形成し、このパターンをマス
クにしてシリコン酸化膜２１をエツチングする。開孔パ
ターンはゲート電極１１に隣接する位置に形成すること
ができるので位置合わせ余裕が第１図の場合に比べ低減
できる。しかし、シリコン酸化膜２１の開孔形成にはや
はり光露光技術を用いており１位置合わせ余裕を完全に
０にすることができない。とくに、フィールド酸化膜２
６との位置合わせ余裕２７が必要である。

さらに、上記開孔２４の側壁部のみに絶Ｆｔ＜ｍ２３を
残存させる工程でも問題が生じる。絶Ｒ（ｍ２３がＳｉ
基板２５に直接に接するため、絶縁膜２３のエツチング
時に基板２５にタメージが加わってしまう、また、ゲー
ト電極１１の近傍で絶縁膜２３とＳｉ基板２５の間にゲ
ート酸化膜２２が介在していないことにより、絶縁膜２
３の固定電荷、界面準位が悪い影響を及ぼす。特開昭５
９−４０５６号ではこれらの点については配慮されてい
なかった。

〔発明の目的〕

本発明の目的は、電気的接続に供されるコンタクト穴を
位置合わせ余裕を設けずに、かつ信頼性良く形成した半
導体装置を提供することにある。

〔発明の概要〕

本発明では、拡散層等の導ｆｒＩＭとの電気的接続を図
るためのコンタクト穴を、ゲート電極等の導電膜に近接
する位置に形成するに際し、まず導電膜−上面に設けた
絶縁膜と該導電膜とを１回の光露光技術で形成したパタ
ーンをマスクにしてエツチングする。次いで該絶縁膜と
導電膜の側壁に自己整合的に絶縁膜を新たに設けた後に
開孔部導電層上に残存する表面酸化膜等の絶縁膜を除去
して電気的接続を可能にする。このようにすれば完全に
位置合わせ余裕を設けずに自己整合的にコンタクト穴を
形成することができる。さらに該コンタクト穴にＳｉ層
を選択的に成長させその上面で電気的接続を行なえば、
より広く面積を持つコンタクト穴を信頼性良く形成でき
る。上記のコンタクト穴を用いれば高集積化を図ること
ができる。

〔発明の実施例〕

第３図（ａ）〜（ｄ）は本発明の第１の実施例に係わる
ＭｏＳトランジスタ製造工程を示す断面図である。まず
、第３図（ａ）に示す如＜Ｓｉ基板３１の素子分離領域
にＬＯＣＯＳ酸化膜３２を形成する。

次い・でゲート酸化［１！Ｊ３３を形成した後にゲート
電極用導電膜３４を全面に堆積する。該導電膜３４はり
んドープした多結晶Ｓｉ、タングステン、モリブデン等
の金属、あるいはそれらのシリサイドである。さらに該
導電膜３４の上面にシリコン酸化膜３５を気相成長法で
形成する。次いで光露光技術を用いてゲート電極パター
ンを形成し、このパターンをマスクにしてシリコン酸化
膜３５と導電膜３４を異方性ドライエツチングする。ゲ
ート電極３４を形成後に第３図（ｂ）に示す如くゲート
電極３４とＣｏＣＯ３２化膜３２に自己整合的にソース
・ドレイン導電層３６を形成する７次いで、気相成長法
を用い上記試料上の全面に、カバーレッジ良くシリコン
窒化膜の絶縁膜３７を形成する。

Ｍ　Ｂ　ＩＦＪ　３７はゲート酸化膜３３とはエツチン
グ特性の異なる膜である。次に、第３　ｆｉＪ　（ｃ　
）に示す如く絶縁膜３７を異方性ドライエツチングによ
り全面エッチし、ゲート電極３４．ＭＡ＠膜３５の側壁
のみにＭＰ９膜３７を残存させる６次いで第３図（ｄ）
に示す如く全面をフッ酸でウェットエツチングし、ソー
ス・ドレイン導電層３６の上面のゲート酸化ｖＡ３３を
除去する。このときシリコン酸化膜３５もエツチングさ
れるので、シリコン乍化膜３５は十分に厚くしゲート電
極３４が露出することがないようにする。なお、Ｍ９［
３７はゲート酸化膜とエツチング特性が異なるのでゲー
ト酸化膜エツチング時にエツチングされることはない。

本実施例では絶縁膜３５にシリコン酸化膜を用いるがこ
れに限定するものでなく、シリコン窒化膜等を用いるこ
ともできる。このときにはゲート酸化膜３３のエツチン
グ時に絶縁膜３５はエツチングされない。

かくして本実施例によればコンタクト穴３８を位置合わ
せ余裕を設けずに形成することができる。

また、絶縁膜３７のドライエツチング時にＳｉ基板３１
にダメージを与えることもなく、さらにはゲート近傍の
絶縁膜３７とＳｉ基板３１との間にはゲート酸化＠３３
が介在しているのでゲート近傍を汚染することがない。

第４１ｉ！ｉｆは別の実施例である。＃＠縁膜３７の膜
厚。

ドライエツチング条件等を変更して、ＣｏＣＯ５酸化膜
３２の端部にも絶縁膜３７を残存させる。本実施例によ
ればＣｏＣＯ８酸化膜３２の端部が露出することはない
、したがって電極配線金属が直接にＣｏＣＯ３酸化膜３
２の端部に接触することがない。

このためＣｏＣＯ３酸化膜３２の端部を汚染がら防護す
る効果がさらに高くなる。さらにまた！＠縁膜３７によ
りＬＯ（：Ｏ５酸化Ｗ１３２の端部での段差勾配が緩や
かになるという効果も生じる。

第５図は第３図（ｄ）の後にコンタクト穴３８に５１層
５１を選択的に成長させた実施例である。

５１層５１はソース・ドレイン導電Ｍ３６と同一導電型
の不純物を有する。このためソース・ドレイン導ｆ！層
３Ｇと電気的接続がある。本実施例によれば電極Ｆｆ第
１！線金屈との接続は５１層５１の上面で行なうので、
ソース・ドレイン導電層３６の拡散深さが浅くても電極
配線金属との接合部での電気的抵抗が高くなるという問
題が防げる。つまり。

接合部でのソース・ドレイン導電層の拡散深さを深くす
る必要がない、さらにまた、ｆｌ！ｌ全極との接合面が
ソース・ドレイン導電層３６より上の位置であるので、
コンタクト穴３８の広さをソース・ドレイン導電層領域
の広さよりも広くすることができる。また、５１層５１
を設けることにより、ＣｏＣＯ５ｖｉ化膜３２の端部に
電極全屈が直接に接触することがないという効果も生じ
る。

第６図は第５図の実施例と同様に、第４図の構造でＳ　
ｉ　ｑ　５１をコンタクト穴３８に自己整合的に成長さ
せる実施例である。

第７図は第５図の実施例で絶縁膜３５の上部に生じた凹
部を自己整合的に新たな絶ｉ１１％７１で埋めた実施例
である。まず、コンタクト穴３８に自己整合的に成長さ
せる５１層５１をｖ３独膜３７の上面の位置に等しいか
、あるいはそれ以上になるまで厚くする。ただし、リー
ス上面のＳ　ｉ　層５１とドレイン上面のＳｉ層は絶縁
膜３５および３７で分離される。次いで全面にシリコン
酸化膜等の絶ｍｆｆ５！７１を堆積させる。このとき平
坦となるようにする５次に５１層５１の上面が露出する
まで全面エツチングを行い絶縁膜３５の上面に生じる凹
部をｐＩＡ緑膜７１で埋める１本実施例によれば絶ｌＢ
膜３５が薄くなってもＰ＠縁嘆７１が新たに形成される
ので、絶縁膜３５が薄くなることにより生じる信頼性の
低下が防げる。また、本実施例では電極配線金属膜７２
が平坦なＳ　ｉ　７Ｊ　５１の上面に形成できるので加
工性よく配線が可能である。さらに、５ｉｆｉ５１との
接合部の面積もより広くすることができるという効果が
ある６ 〔発明の効果〕 本発明によればドレイン・ソースのコンタクト穴とゲー
ト電極とのマスク合わせ余裕およびＬＯＣＯＳ酸化膜端
部とのマスク合わせ余裕が必要なく、かつコンタクト穴
での特性劣化が防げる。この結果、高集積化が図れるコ
ンタクト穴を歩どまり良く形成できる。

【図面の簡単な説明】

第１図はコンタクト穴形成における位置合わせ余裕の問
題を説明するための平面レイアウト図、第２図は従来の
ＭＯＳトランジスタの断面図、第３図（ａ）〜（ｄ）は
本発明の第１の実施例に係わるＭＯＳトランジスタ製造
工程を示す断面図、第４図は第２の実施例を示す断面図
、第５図は第３の実施例を示す断面図、第６図は第４の
実施例を示す断面図、第７図は第５の実施例を示す断面
図である。 ３１・・・Ｓｉ基板、３２・・・ＬＯＣＯ５酸化膜、３
３・・・ゲート酸化膜、３４・・・ゲート電極、３５・
・・シリコン酸化膜、３６・・・ソース・ドレイン導電
層、３７・・・シリコン窒化膜、３８・・・コンタクト
穴、５１・・・Ｓｉ層、７１・・・シリコン酸化膜、７
２・・・電極配線第　１　　図 第　２　図 、ｆ＋３　　図 其 Ｖ−Ｊ　４　図 ５ｆＪＳ　　　図 ′ＶＪ　６　　図 Ｉ Ｍ７　　　図

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極、ＬＯＣＯＳ酸化膜に囲まれたソース・
   ドレイン導電層とゲート電極に絶縁して設けられる第１
   の導電膜との接続に供されるコンタクト穴を、ゲート電
   極膜とその上面に設けられた第１の絶縁膜を同時にパタ
   ーン加工して得たゲート電極および第１の絶縁膜の側壁
   およびＬＯＣＯＳ酸化膜端部にのみセルフアラインで、
   第２の絶縁膜をゲート酸化膜上に形成し、第２の絶縁膜
   が覆つていないソース・ドレイン領域のゲート酸化膜を
   除去して形成してなることを特徴とする半導体装置。 ２、前記第２の絶縁膜をゲート電極の側壁およびその上
   の第１の絶縁膜の側壁のみに残存させたことを特徴とす
   る特許請求の範囲第１項記載の半導体装置。 ３、特許請求の範囲第１項および第２項においてソース
   ・ドレイン導電層上のみに選択的にＳｉ層を成長させ、
   Ｓｉ層とソース・ドレイン導電層との電気的接続を保つ
   ことを特徴とする半導体装置。 ４、前記Ｓｉ層の上面に、ソース・ドレイン導電層領域
   の広さと同等かあるいはそれを超える広さを持つ、第１
   の導電膜との接続に供されるコンタクト穴を具備したこ
   とを特徴とする特許請求の範囲第３項記載の半導体装置
   。