JP4108608B2 - ２重ゲート酸化物高電圧半導体装置とこの半導体装置を製造する方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 230000009977 dual effect Effects 0.000 title claims 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 42
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- 239000010703 silicon Substances 0.000 claims description 42
- 210000000746 body region Anatomy 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 description 21
- 230000007423 decrease Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000001010 compromised effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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Description
この発明は、一般的に、２重ゲート酸化物高電圧半導体（ＳＯＩ）装置に関する。さらにこの発明は、最適な絶縁破壊電圧と比オン抵抗とするために二つのゲート酸化物を有する、横型ＭＯＳＦＥＴ等の高電圧半導体装置に関する。
高電圧電力半導体装置の製造では、絶縁破壊電圧、比オン抵抗、寸法、導電損失、製造しやすさ、信頼性等を、トレードオフしたり妥協することがよくある。絶縁破壊電圧等の一つの特性を度々改善すると、比オン抵抗等の他の特性が悪くなることがある。例えば、装置の比オン抵抗を小さくするためにシリコンへのドーピングを増やすことがよく行われる。しかし、ドーピングを増やすと電界強度が増して、装置の絶縁破壊電圧が低下する。従って、比オン抵抗と絶縁破壊電圧とは競合する問題となりうる。
これまで、ＳＯＩの基本構造に対し、様々な改良がなされてきた。両者共に本出願と関係があり、その開示内容を本出願の開示の一部として引用する米国特許番号５，２４６，８７０並びに５，３００，４４８では、ドリフト領域に線形ドーピング・プロファイルを与えることにより絶縁破壊電圧を良好なものとする試みがなされている。特に、これらのＳＯＩ装置は、本体領域とドレイン領域との間に位置するドリフト領域を有する。絶縁破壊電圧を高めるための試みとして、このドリフト領域には、薄い部分や、線形側面ドーピング濃度プロファイルというような様々な特性を与えている。しかし、高絶縁破壊電圧を維持するには、ドリフト領域のソース側に近い部分での総電荷量が小さくなければならない。これが往々にして電流の流れを妨げ、そして、最適な導電損失の低減の障害となる。
ＳＯＩの基本構造に対する他の改良が、両者共に本出願と関係があり、その開示内容を本出願において本出願の開示の一部として引用する米国特許番号５，９６９，３８７並び６，２２１，７３７に見られる。これらの引例は、絶縁破壊電圧と飽和電流とのトレードオフをより良くするために、傾斜した上部酸化物とドリフト領域とを有するＳＯＩ装置（とこの装置の製造方法）を開示している。しかし、これらの引例の傾斜上部酸化物とドリフト領域との形成は、酸化マスクが一連の連続した複数の開口でパターンニングされる２次元酸化工程に依存している。
上記の事に鑑みて、絶縁破壊電圧と比オン抵抗との両者が最適になる高電圧ＳＯＩ装置が要求される。さらに、垂直電界強度が増すことなしにシリコンへのドーピングを増やすことができる２重ゲート酸化物を有する高電圧ＳＯＩ装置が要求される。
この発明は、２重ゲート高電圧半導体装置を提供することにより、他の装置と関わる上記問題を解決するものである。この発明の２重ゲート酸化物により、高電圧装置（即ち、絶縁破壊電圧と比オン抵抗）の性能指数を高めることができる。特に、この発明の装置は、半導体基板と、この半導体基板上部に形成された埋め込み酸化層と、この埋め込み酸化層上部に形成されたシリコン層と、上部酸化層近傍のそのシリコン層上部に形成された第一ゲート酸化物と、この第一ゲート酸化物の上部に形成された第二ゲート酸化物とを備える。この第二ゲート酸化物を形成することにより、垂直電界強度を高めずにシリコン層のドリフト領域へのドーピング増加が可能となる。これにより、絶縁破壊電圧を低下させずに、この装置の比オン抵抗を低下させることができる。
この発明の第一の観点によれば二重ゲート酸化物高電圧半導体装置が提供される。この装置は、（１）半導体基板上部に形成された埋め込み酸化層と、（２）前記埋め込み酸化層上部に形成されたシリコン層と、（３）前記シリコン層上部に形成された上部酸化層と、（４）前記上部酸化層近傍の前記シリコン層上部に形成された第一ゲート酸化物と、（５）前記第一ゲート酸化物の一部分の上部に形成された第二ゲート酸化物とを備える。
この発明の第二の観点によれば二重ゲート酸化物高電圧半導体装置が提供される。この装置は、（１）半導体基板上部に形成された埋め込み酸化層と、（２）前記埋め込み酸化層上部に形成されたシリコン層と、ここでは、前記シリコン層がソース領域と本体領域とドリフト領域とを備え、（３）前記シリコン層上部に形成された上部酸化層と、（４）前記上部酸化層近傍の前記シリコン層上部に形成された第一ゲート酸化物と、（５）前記上部酸化層と前記本体領域との間の前記第一ゲート酸化物の一部分の上部に形成された第二ゲート酸化物とを備える。
この発明の第三の観点によれば二重ゲート酸化物高電圧半導体装置の製造方法が提供される。この方法は、（１）半導体基板上部に埋め込み酸化層を形成し、（２）前記埋め込み酸化層上部にシリコン層を形成し、（３）前記シリコン層上部に上部酸化層を形成し、（４）前記シリコン層上部の前記上部酸化層近傍に第一ゲート酸化物を形成し、（５）前記第一ゲート酸化物上部に第二ゲート酸化物を形成する工程を含む。
従って、この発明は二重ゲート酸化物高電圧半導体装置とこの装置の製造方法を提供する。
従来技術とこの発明の実施形態を例を挙げ、図を参照して説明する。
各図は単なる概略図であり、この発明特有の要素を描写するものではない。各図は、単に、この発明の典型的な実施例を示すものであり、従って、この発明の範疇を限定するものと考えるべきではない。各図において、同様な参照番号は同様な要素を示す。
一般的に、この発明は２重ゲート高電圧半導体装置を提供する。特に、この発明によって製造される、横型ＭＯＳＦＥＴのような高電圧装置は、絶縁破壊電圧が上昇し、一方で装置の比オン抵抗が減少するように、２重ゲート酸化物を有する。
図１を参照すると、関連技術の半導体装置１０が示されている。図に示されているように、シリコン（ＳＯＩ）層１６がシリコン基板１２上部に形成され、両者間に埋め込み酸化物層１４が設けられている。米国特許番号５，３００，４４８に詳細に記載されているように、シリコン層１６上にマスク（例えば、パターンニングされたフォトレジスト層）を設け、そしてイオン注入により、この技術分野で知られているように、シリコン層１６をドープする。標準のシリコン局所酸化（ＬＯＣＯＳ）技術を用いて上部又は熱酸化層３０が形成される。これは、シリコン層１６上へのパッド酸化層の成長とこのパッド酸化層上へのシリコン窒化層の堆積を含む。そして、図に示されるように、上部酸化層３０が成長して出現する。その結果、上部酸化層３０下部に、シリコン層１６が薄く且つ軽くドープされたドレイン又はドリフト領域１８を有することになる。
一旦、上部酸化層３０が形成されると、ゲート酸化物４４が成長し、そして、フィールド・プレート（ｆｉｅｌｄ ｐｌａｔｅ）４２が堆積される。一旦、フィールド・プレート４２が堆積されると、Ｐ＋ソース領域２０とチャネル又は本体領域２６と共にＮ＋ソース領域２２とＮ＋ドレイン領域２４とが形成される。さらに図１に見られるように、プレート酸化層３２，ソース・コンタクト３４，ゲート・コンタクト３６，そして、ドレイン・コンタクト３８が形成され、その後、窒化層４０が形成されることもある。
示されるように、図１の装置１０は、唯一のゲート酸化物４４を含む。このような装置では、絶縁破壊電圧と比オン抵抗が最適化できない。特に、通常、絶縁破壊電圧と比オン抵抗は競合するので一方を改善すると他方を阻害することになる。この発明では、さらなるゲート酸化物が形成されて、絶縁破壊電圧が高くなり、一方、比オン抵抗が小さくなる。図２を参照すると、装置１０の拡大図が示されている。この発明では、領域５０内に存在するゲート酸化物４４の上部にさらなるゲート酸化物を設けるように変更されている。このさらなるゲート酸化物は上部酸化層３０と本体領域２６との間に位置している。
図３を参照すると、この発明の装置１００が示されている。装置１００は横型ＭＯＳトランジスタのような高電圧半導体装置であり、通常、とりわけ、（１）基板１０２；（２）埋め込み酸化層１０４；（３）Ｐ＋ソース領域１０８，Ｎ＋ソース領域１１０，Ｎ＋ドレイン領域（図示せず），チャネル又は本体領域１３２、そして、ドレイン又はドリフト領域１１２を有するシリコン層１０６；（４）上部酸化層１１４；（５）フィールド・プレート１１６；（６）プレート酸化層１１８；（７）ソース・コンタクト１２０；（８）ゲート・コンタクト、ドレイン・コンタクト（図示せず）そして（９）窒化層１２２を含む。しかし、以前の装置と異なり、装置１００はシリコン層１２４の上部に第二のゲート酸化物１２６を含む。
半導体基板１０２上部に形成された埋め込み酸化層１０４の上部にシリコン層１０６を形成することにより装置１００が構成される。この技術分野で知られているように、マスクを設け、そしてイオン注入によりシリコン層１０６がドープされる。シリコン層１０６特有のドーピング・プロファイルはこの発明を限定するものではない。シリコン層１０６上部に上部酸化層１１４が形成される。
上部酸化層１１４成長後に第一ゲート酸化物１２４が端部１２８近傍に形成される。これは、通常、上部酸化層１１４形成後に、端部１２８近傍の材料を、如何なる材料であっても、これを剥離することにより達成される。剥離が終わると直ちに剥離された表面上に第一ゲート酸化物１２４が成長する。第一ゲート酸化物１２４は、通常、端部１２８からＮ＋ソース領域１１０まで延びる（即ち、ＭＯＳ反転チャネルを形成する）。そして、ゲート領域１３０内の第一ゲート酸化物１２４上部に第二ゲート酸化物１２６が形成される。一つの実施形態では、第二ゲート酸化物１２６は、上記のように、ＬＯＣＯＳプロセスを用いて形成される。特に、シリコン窒化マスクが第一ゲート酸化物１２４上部に堆積され、そして第二ゲート酸化物１２６が成長する。図に示されているように、第二ゲート酸化物１２６は、上部酸化物１１４と本体領域１３２との間（即ち、蓄積チャネル領域上部）に位置する。一旦、第二ゲート酸化物１２６が形成されると、装置１００の残部（例えば、フィールド・プレート１１６，プレート酸化物１１８、コンタクト１２０，窒化膜１２０）を公知の処理により形成することができる。
装置１００に二重ゲート酸化物を設けることにより、競合する絶縁破壊電圧と比オン抵抗とが最適化される。特に、絶縁破壊電圧が上がり、一方で比オン抵抗が小さくなる。通常、比オン抵抗を低減するにはシリコン層１０６へのドーピングを増加させる。しかし、上記のように、前述の装置ではドーピングが増加すると垂直電界強度が高まって、絶縁破壊電圧を低下させてしまう。この発明では、第二ゲート酸化物１２６により、シリコン層１０６へのドーピングを増加させるが垂直電界強度は高くならないようにする。特に、印加された全電圧が低減されたシリコンとゲート酸化物に渡って維持されるので、二重又はより厚みが増したゲート酸化物が、与えられたバイアスに対して、シリコン層１０６内の垂直電界強度を低下させる。シリコン層１０６内の垂直電界強度はシリコン層１０６へのドーピングに正比例するので、第二ゲート酸化物１２６の形成により、第二ゲート酸化物１２６直下のシリコン層１０６（即ち、ドリフト領域１１２）内の最大許容電荷（即ち、絶縁破壊電圧）が増加することになる。従って、この発明では、RESURF（multi-depletion Reduced Surface Electric Field）設計基準と矛盾しないように、比オン抵抗が小さくなるのに対し、ドリフト領域１１２内には依然として最大電荷が維持される。
この発明では、第一ゲート酸化物１２４の厚みは約３００乃至６００Åで長さは約２乃至４μｍである。第二ゲート酸化物１２６の厚みは約９００乃至１２００Åで長さは約１乃至２μｍである。厚みが１２００Åの第二ゲート酸化物１２６に対し、装置１００の最大許容電荷（即ち、絶縁破壊電圧）が約１ｅ１２ｃｍ―２乃至約２ｅ１２ｃｍ―２乃まで増加する。さらに、二つの要因により、ドリフト領域１１２内の最小電荷の増加が可能となり、その結果、比オン抵抗が著しく小さくなる。例えば、５５０ボルト装置構造では、電荷の増加値は約３０％の比オン抵抗低下と約５５％の高圧側（high-side）飽和電流増加を伴う。比オン抵抗低下と高圧側飽和電流増加はさらに、それに応じて、所望の比オン抵抗総量又は最大高圧側飽和電流総量により決まる寸法に依存して、装置の総寸法が変わる結果となる。
以上のこの発明の好ましい実施形態の記載は例を挙げ開示する目的のためであり、これですべてではなく、又は、この発明を詳細に記載した例に限定するものではなく、そして、各種改良、変形が可能であることは明らかである。そのような当業者にとって明白な改良、変形は特許請求の範囲によって規定されたこの発明の範疇に含まれるものである。従って、二重ゲート酸化物を除いて、装置１００の詳細な構造はこの発明の特質を限定するものではないことは理解されるところである。例えば、上部酸化層１１４は、図１乃至３に示されるように、傾斜している必要はなく、米国特許番号５，２４６，８７０に示されるような形状とすることもできる。
Claims (8)
- 半導体基板上部に形成された埋め込み酸化層と、
前記埋め込み酸化層上部に形成され、ソース領域と本体領域とドリフト領域とドレイン領域とを備えたシリコン層と、
前記シリコン層の前記ドリフト領域上部に形成された上部酸化層と、
前記上部酸化層に隣接し、前記シリコン層の前記ドリフト領域と前記本体領域と前記ソース領域との上部に形成された第一ゲート酸化物と、
前記ドリフト領域上の前記第一ゲート酸化物の上部であって前記上部酸化層に隣接して形成された第二ゲート酸化物と、
前記上部酸化層と前記第一ゲート酸化物と前記第二ゲート酸化物との上部に形成されたフィールド・プレートとを備えた二重ゲート酸化物高電圧半導体装置。 - 前記第一ゲート酸化物の厚みは３００乃至６００Åの範囲にあり、前記第二ゲート酸化物の厚みは９００乃至１２００Åの範囲にある請求項１に記載の二重ゲート酸化物高電圧半導体装置。
- 前記第一ゲート酸化物の前記ドリフト領域と前記本体領域と前記ソース領域との上部における長さは３乃至４μｍであり、前記第二ゲート酸化物の前記上部酸化層と前記本体領域との間の前記第一ゲート酸化物上部における長さは１乃至２μｍである請求項１または２に記載の二重ゲート酸化物高電圧半導体装置。
- 厚みが１２００Åの前記第二ゲート酸化物を含むことにより、該二重ゲート酸化物高電圧半導体装置の、最大許容電荷が１ｅ１２ｃｍ―２乃至２ｅ１２ｃｍ―２ まで増加し、前記第二ゲート酸化物を含まない場合より比オン抵抗が３０％低下する請求項１乃至３いずれかに記載の二重ゲート酸化物高電圧半導体装置。
- 半導体基板上部に埋め込み酸化層を形成する工程と、
前記埋め込み酸化層上部にソース領域と本体領域とドリフト領域とドレイン領域とを備えたシリコン層を形成する工程と、
前記シリコン層の前記ドリフト領域上部に上部酸化層を形成する工程と、
前記シリコン層の前記ドリフト領域と前記本体領域と前記ソース領域との上部であって前記上部酸化層に隣接する第一ゲート酸化物を形成する工程と、
前記ドリフト領域上の前記第一ゲート酸化物の上部であって前記上部酸化層に隣接する第二ゲート酸化物を形成する工程と、
前記上部酸化層と前記第一ゲート酸化物と前記第二ゲート酸化物との上部にフィールド・プレートを形成する工程とを備えた二重ゲート酸化物高電圧半導体装置の製造方法。 - 前記第一ゲート酸化物を形成する工程及び前記第二ゲート酸化物を形成する工程では、
前記シリコン層の前記ドリフト領域と前記本体領域と前記ソース領域との上部であって前記上部酸化層に隣接する前記第一ゲート酸化物を成長させ、
前記第一ゲート酸化物上部にマスクを設け、
前記ドリフト領域上の前記第一ゲート酸化物の上部であって前記上部酸化層に隣接する前記第二ゲート酸化物を成長させる請求項５に記載の二重ゲート酸化物高電圧半導体装置の製造方法。 - 前記第一ゲート酸化物の厚みは３００乃至６００Åの範囲にあり、前記第二ゲート酸化物の厚みは９００乃至１２００Åの範囲にある請求項５または６に記載の二重ゲート酸化物高電圧半導体装置の製造方法。
- 厚みが１２００Åの前記第二ゲート酸化物を成長させることにより、該二重ゲート酸化物高電圧半導体装置の最大許容電荷を１ｅ１２ｃｍ―２乃至２ｅ１２ｃｍ―２まで増加させ、
該二重ゲート酸化物高電圧半導体装置の比オン抵抗を、前記第二ゲート酸化物を成長させない場合より、３０％低下させる請求項５乃至７いずれかに記載の二重ゲート酸化物高電圧半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/015,847 US6847081B2 (en) | 2001-12-10 | 2001-12-10 | Dual gate oxide high-voltage semiconductor device |
| PCT/IB2002/004895 WO2003050884A1 (en) | 2001-12-10 | 2002-11-20 | Dual gate oxide high-voltage semiconductor device and method for forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005512343A JP2005512343A (ja) | 2005-04-28 |
| JP4108608B2 true JP4108608B2 (ja) | 2008-06-25 |
Family
ID=21773959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003551845A Expired - Lifetime JP4108608B2 (ja) | 2001-12-10 | 2002-11-20 | ２重ゲート酸化物高電圧半導体装置とこの半導体装置を製造する方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6847081B2 (ja) |
| EP (1) | EP1459389A1 (ja) |
| JP (1) | JP4108608B2 (ja) |
| KR (1) | KR20040061025A (ja) |
| AU (1) | AU2002348845A1 (ja) |
| TW (1) | TWI277206B (ja) |
| WO (1) | WO2003050884A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2001
- 2001-12-10 US US10/015,847 patent/US6847081B2/en not_active Expired - Lifetime
-
2002
- 2002-11-20 JP JP2003551845A patent/JP4108608B2/ja not_active Expired - Lifetime
- 2002-11-20 KR KR10-2004-7008861A patent/KR20040061025A/ko not_active Application Discontinuation
- 2002-11-20 WO PCT/IB2002/004895 patent/WO2003050884A1/en active Application Filing
- 2002-11-20 AU AU2002348845A patent/AU2002348845A1/en not_active Abandoned
- 2002-11-20 EP EP02781576A patent/EP1459389A1/en not_active Withdrawn
- 2002-11-28 TW TW091134606A patent/TWI277206B/zh not_active IP Right Cessation
-
2004
- 2004-12-03 US US11/003,991 patent/US7268046B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003050884A1 (en) | 2003-06-19 |
| JP2005512343A (ja) | 2005-04-28 |
| US6847081B2 (en) | 2005-01-25 |
| TWI277206B (en) | 2007-03-21 |
| US20050085023A1 (en) | 2005-04-21 |
| TW200409357A (en) | 2004-06-01 |
| KR20040061025A (ko) | 2004-07-06 |
| AU2002348845A1 (en) | 2003-06-23 |
| US7268046B2 (en) | 2007-09-11 |
| EP1459389A1 (en) | 2004-09-22 |
| US20030107087A1 (en) | 2003-06-12 |
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Legal Events
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070524 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4108608 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120411 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140411 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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