JP2007273920A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2007273920A
JP2007273920A JP2006101188A JP2006101188A JP2007273920A JP 2007273920 A JP2007273920 A JP 2007273920A JP 2006101188 A JP2006101188 A JP 2006101188A JP 2006101188 A JP2006101188 A JP 2006101188A JP 2007273920 A JP2007273920 A JP 2007273920A
Authority
JP
Japan
Prior art keywords
field plate
electrode
drain
drain electrode
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006101188A
Other languages
English (en)
Inventor
Satoshi Shimizu
聡 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2006101188A priority Critical patent/JP2007273920A/ja
Priority to US11/727,677 priority patent/US20070228497A1/en
Publication of JP2007273920A publication Critical patent/JP2007273920A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66659Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Abstract

【課題】ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることが可能な半導体装置およびその製造方法を提供すること。
【解決手段】半導体層12上に設けられたゲート電極32と、ゲート電極32を挟んで設けられたソース電極34およびドレイン電極30と、ドレイン電極30の長手方向であるフィンガ方向の延長上に位置する素子分離領域36とドレイン電極30との間の領域上に設けられた第1フィールドプレート42と、を具備することを特徴とする半導体装置およびその製造方法である。
【選択図】図1

Description

本発明は、半導体装置およびその製造方法に関し、特にドレイン電極と、ドレイン電極の長手方向の素子分離領域との間の領域上に設けられたフィールドプレートを有する半導体装置およびその製造方法に関する。
マイクロ波等の高周波数を増幅する半導体装置として電界効果トランジスタ(FET)が用いられる。FETとしては、Si(シリコン)を用いたLD−MOS(Laterally Diffused MOS)FETやN−MOS、P−MOS FET、GaAs系やGaN系半導体を用いたHEMT(High Electron Mobility Transistor)、MESFET(Metal Semiconductor Transistor)等が知られている。
特に大電力の増幅を行うFETにおいては、ゲート電極とドレイン電極の間の半導体層上にフィールドプレートと呼ばれる電極を設けることがある。特許文献1の図9はLD−MOSのゲート電極とドレイン電極の間にフィールドプレートを設けた例である。フィールドプレートの電位を所定電位(例えば特許文献ではグランド電位)とすることにより、ゲート電極とドレイン電極間のフィールドプレート下付近の電界強度を緩和させることができる。よって、電界強度が大きな領域上にフィールドプレートを設けることにより、ゲート電極とドレイン電極間の電界強度をより均一化することができソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。これにより、大電力増幅が可能となる。
特開2005−294584号公報
しかしながら、ゲート電極とドレイン電極の間にフィールドプレートを設けた場合であっても、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧が十分でない場合がある。本発明は、上記課題に鑑みなされたものであり、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることが可能な半導体装置およびその製造方法を提供することを目的とする。
本発明は、半導体層上に設けられたゲート電極と、該ゲート電極を挟んで設けられたソース電極およびドレイン電極と、前記ドレイン電極の長手方向であるフィンガ方向の延長上に位置する素子分離領域と前記ドレイン電極との間の領域上に設けられた第1フィールドプレートを具備することを特徴とする半導体装置である。本発明によれば、ドレイン電極と素子分離領域との間の半導体層内の電界強度を緩和することができる。よって、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。
上記構成において、前記ゲート電極と前記ドレイン電極との間の領域上に設けられた第2フィールドプレートを具備する構成とすることができる。この構成によれば、第2フィールドプレートによりソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができる。
上記構成において、前記第1フィールドプレートと前記第2フィールドプレートとが接続される構成とすることができる。この構成によれば、第1フィールドプレートと第2フィールドプレートとを同電位とすることができる。
上記構成において、前記第1フィールドプレートは、絶縁層を介し前記半導体層上に設けられている構成とすることができる。また、上記構成において、前記第1フィールドプレートには所定電圧が印加されている構成とすることができる。
上記構成において、前記第1フィールドプレートは前記ソース電極に接続されている構成とすることができる。この構成によれば、第1フィールドプレートがグランド電位となるため、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができる。
本発明は、半導体層上にゲート電極を形成する工程と、前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程と、前記ドレイン電極の長手方向であるフィンガ方向の延長上に位置する素子分離領域と前記ドレイン電極との間の領域上に設けられた第1フィールドプレートを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、ドレイン電極と素子分離領域との間の半導体層内の電界強度を緩和することができる。よって、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。
上記構成において、前記第1フィールドプレートは、前記ゲート電極と前記ドレイン電極との間の領域上に設けられた第2フィールドプレートと同時に形成する構成とすることができる。この構成によれば、第2フィールドプレートによりソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができる。
前記第1フィールドプレートは、絶縁層を介し前記半導体上に形成する構成とすることができる。
前記第1フィールドプレートは、前記ソース電極に接続するように形成する構成とすることができる。この構成によれば、第1フィールドプレートがグランド電位となるため、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができる。
本発明によれば、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることが可能な半導体装置およびその製造方法を提供することができる。
以下、本発明の実施例を図面を参照に説明する。
発明者は、ドレイン電極とドレイン電極のフィンガ方向の素子分離領域との距離を長くすることにより、ドレイン・ソース耐圧が向上することを見出した。またブレークダウンを生じる際のルミネッセンス発光を調べたところ、ドレイン電極の長手方向であるフィンガ方向において、ブレークダウンが生じていることがわかった。このことは、ドレイン電極のフィンガ方向に電界強度の強い箇所が存在し、ブレークダウンが生じていることを示唆している。そこで、実施例1においては、ドレイン電極のフィンガ方向にフィールドプレートを設けた。
図1は、実施例1に係るLD−MOSの上視図である。シリコン半導体層12上にゲート電極32のフィンガと、ゲート電極を挟んでソース電極34およびドレイン電極30のフィンガが設けられている。実際の各フィンガは数μmから数100μmあり、図1はフィンガの端部を示している。また、フィンガはその幅方向(フィンガ方向に垂直方向)に複数のフィンガが配置されている。各フィンガのフィンガ方向には、素子分離領域36が設けられている。ゲート電極32上からドレイン電極30の方向に延在する第2フィールドプレート40が設けられている。つまり、第2フィールドプレート40は、ゲート電極32とドレイン電極30との間の領域上に設けられる。第2フィールドプレート40は接続部44によりソース電極34に電気的に接続されている。ドレイン電極30のフィンガ方向の延長上に位置する素子分離領域36とドレイン電極30との間の領域上には第1フィールドプレート42が設けられている。第1フィールドプレート42は、素子分離領域36に跨っていても良い。
図2(a)および図2(b)は、それぞれ図1のA−A断面図およびB−B断面図である。図2(a)を参照に、半導体基板10上に半導体層12が設けられている。半導体層12には表面から基板10まで貫通するP型貫通領域14が設けられている。半導体層12上にはゲート電極32が設けられている。ゲート電極32の両側の半導体層12内にはソース領域18およびオフセット領域22が設けられている。ゲート電極32下の半導体層12内からP型貫通領域14にかけてソース領域18を覆うようにチャネル領域16が設けられている。半導体層12上には、貫通領域14とソース領域18とに接続するようにソース電極34が設けられ、ドレイン領域20に接続するようにドレイン電極30が設けられている。半導体層12上およびゲート電極32を覆うように絶縁層24が設けられている。ゲート電極32上からドレイン電極30にかけて絶縁層24を介し、第2フィールドプレート40が設けられている。つまり、第2フィールドプレート40はゲート電極32とドレイン電極30との間に設けられている。
図3(a)および図3(b)を用い、実施例1の製造方法について説明する。図3(a)を参照に、高抵抗のP型シリコン半導体層12をエピタキシャル成長する。半導体層12を選択酸化し、フィールド酸化膜からなる素子分離領域36を形成する(図3(a)には不図示、図2(b)を参照)。半導体層12内に例えばボロン(B)をイオン注入することにより、P型の貫通領域14を形成する。半導体層12上に例えばポリシリコン層およびタングステン層からなるゲート電極32を形成する。例えばボロンをイオン注入することによりチャネル領域16を形成する。例えば燐(P)をイオン注入し、ソース領域18、ドレイン領域20、オフセット領域22をそれぞれ形成する。
図3(b)を参照に、半導体層12上に絶縁層24として例えば酸化シリコン層を形成する。絶縁層24上に例えばスパッタ法を用いWSi(タングステンシリサイド)層を形成する。所定の領域をエッチングすることにより、第1フィールドプレート42、第2フィールドプレート40および接続部344を同時に形成する(図3(b)では第2フィールドプレート40および接続部44は不図示)。
このとき、図1のように、第1フィールドプレート42はドレイン電極30のフィンガ方向の素子分離領域36とドレイン電極30との間に形成する。例えば、第1フィールドプレート42は第2フィールドプレート40と接続し、ドレイン電極30のフィンガ方向まで延在するように形成する。また、第1フィールドプレート42は第2フィールドプレート40および接続部44を介し、後に形成されるソース電極34と電気的に接続するように形成される。
図2(a)のように、絶縁層24に開口部を設け、開口部を介し、半導体層12上に例えばアルミニウム(Al)からなるソース電極34およびドレイン電極30を形成する。その後、層間絶縁膜や配線層を形成し実施例1に係るLD−MOSが完成する。
表1は実施例1に係るLD−MOS(実施例)と第1フィールドプレート42を備えていないLD−MOS(従来例)との特性を比較する図である。なお、特性を比較したLD−MOSは、ゲート長が0.6μm、第1フィールドプレート42および第2フィールドプレート40の幅が1μm、第1フィールドプレート42とドレイン領域20との距離が8μmである。表1において、VthおよびBVdssはそれぞれ、Vds=28Vのときの閾値電圧、ソースとドレイン間の耐圧である。gmからMSGは、VDS=28V、IDS=5.0mA/mmのときの高周波の小信号特性から計算し求めたゲート幅1mm当りの値である。gmは相互コンダクタンス、Cgsはゲート・ソース容量、Cgdはゲート・ドレイン容量、Cdsはドレイン・ソース容量、Riはゲート抵抗、Rdsはドレイン・ソース抵抗、MSGは最大有能電力利得である。
Figure 2007273920
表1を参照に、第1フィールドプレート42を設けることにより、BVdss、Cgd、RdsおよびMSGが向上した。このように、BVdssが改善するのは、従来例においては、ドレイン電極30と素子分離領域36との間に電界強度が強くなる箇所があり、実施例1は、ドレイン電極30のフィンガ方向の延長上に位置する素子分離領域36とドレイン電極30との間の領域上に第1フィールドプレート42を設けることにより、その電界強度を弱め電界強度が均一化するためと考えられる。
実施例1においては、第1フィールドプレート42はドレイン電極30のフィンガ方向の両端(図1は片端のみ図示している)に設けている。しかしながら、少なくとも1端にあればよい。また、第1フィールドプレート42は第2フィールドプレート40と電気的に接続しているが、分離していても良い。また、第2フィールドプレート40によりソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を一層向上させることができるが、第2フィールドプレート40がなくとも、ドレイン電極30のフィンガ方向において生じる耐圧劣化を改善するという効果を奏することができる。第1フィールドプレート42は、ドレイン電極30とドレイン電極30の長手方向であるフィンガ方向の素子分離領域36との間の領域上に一部が形成されても良い。第1フィールドプレート42および第2フィールドプレート40を形成する領域は、電界強度が強くなる領域が好ましく、半導体層12の組成やドープ量の構成により適宜変更することができる。
第1フィールドプレート42に所定電圧が印加されることにより、半導体層の電界強度を緩和することができる。特に、半導体層12内の電界強度を緩和するためには、第1フィールドプレート42をグランド電位とすることが好ましい。例えば、実施例1のように、第2フィールドプレート40を介しソース電極34と電気的に接続することにより、新たな配線を用いることなく、第1フィールドプレート42をグランド電位とすることができる。さらに、これ以外の方法においてグランド電位と接続されても良い。また、第1フィールドプレート42と第2フィールドプレート40および接続部44を同時に形成することにより製造工程を簡略化することができる。
実施例1はLD−MOSの例であったが、本発明は、Si系、GaAs系、GaN系の材料を用いたFETに適用することもできる。
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図1は実施例1に係るLD−MOSの上視図。 図2(a)および図2(b)は実施例1に係るLD−MOSの図1のそれぞれA−A断面図およびB−B断面図である。 図3(a)および図3(b)は実施例1に係るLD−MOSの製造工程を示す図1のA−A断面に相当する断面図である。
符号の説明
10 基板
12 半導体層
14 貫通領域
16 チャネル領域
18 ソース領域
20 ドレイン領域
22 オフセット領域
24 絶縁層
30 ドレイン電極
32 ゲート電極
34 ソース電極
36 素子分離領域
40 第2フィールドプレート
42 第1フィールドプレート
44 接続部

Claims (10)

  1. 半導体層上に設けられたゲート電極と、
    該ゲート電極を挟んで設けられたソース電極およびドレイン電極と、
    前記ドレイン電極の長手方向であるフィンガ方向の延長上に位置する素子分離領域と前記ドレイン電極との間の領域上に設けられた第1フィールドプレートと、を具備することを特徴とする半導体装置。
  2. 前記ゲート電極と前記ドレイン電極との間の領域上に設けられた第2フィールドプレートを具備することを特徴とする請求項1記載の半導体装置。
  3. 前記第1フィールドプレートと前記第2フィールドプレートとが接続されることを特徴とする請求項2記載の半導体装置。
  4. 前記第1フィールドプレートは、絶縁層を介し前記半導体層上に設けられていることを特徴とする請求項1記載の半導体装置。
  5. 前記第1フィールドプレートには所定電圧が印加されていることを特徴とする請求項1記載の半導体装置。
  6. 前記第1フィールドプレートは前記ソース電極に接続されていることを特徴とする請求項1記載の半導体装置。
  7. 半導体層上にゲート電極を形成する工程と、
    前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程と、
    前記ドレイン電極の長手方向であるフィンガ方向の延長上に位置する素子分離領域と前記ドレイン電極との間の領域上に設けられた第1フィールドプレートを形成する工程と、を有することを特徴とする半導体装置の製造方法。
  8. 前記第1フィールドプレートは、前記ゲート電極と前記ドレイン電極との間の領域上に設けられた第2フィールドプレートと同時に形成することを特徴とする請求項7記載の半導体装置の製造方法。
  9. 前記第1フィールドプレートは、絶縁層を介し前記半導体上に形成することを特徴とする請求項7記載の半導体装置の製造方法。
  10. 前記第1フィールドプレートは、前記ソース電極に接続するように形成することを特徴とする請求項7記載の半導体装置の製造方法。
JP2006101188A 2006-03-31 2006-03-31 半導体装置およびその製造方法 Withdrawn JP2007273920A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006101188A JP2007273920A (ja) 2006-03-31 2006-03-31 半導体装置およびその製造方法
US11/727,677 US20070228497A1 (en) 2006-03-31 2007-03-28 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006101188A JP2007273920A (ja) 2006-03-31 2006-03-31 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2007273920A true JP2007273920A (ja) 2007-10-18

Family

ID=38557563

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006101188A Withdrawn JP2007273920A (ja) 2006-03-31 2006-03-31 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20070228497A1 (ja)
JP (1) JP2007273920A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8410558B2 (en) 2010-07-14 2013-04-02 Sumitomo Electric Industries, Ltd. Semiconductor device with field plates
JP2019079909A (ja) * 2017-10-24 2019-05-23 住友電工デバイス・イノベーション株式会社 半導体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035140B2 (en) 2007-07-26 2011-10-11 Infineon Technologies Ag Method and layout of semiconductor device with reduced parasitics
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
CN102130173A (zh) * 2010-12-23 2011-07-20 上海北京大学微电子研究院 Ldmos结构
CN103219377B (zh) * 2013-03-25 2016-01-06 复旦大学 一种实现源漏栅非对称自对准的射频功率器件及其制备方法
WO2014154120A1 (zh) * 2013-03-25 2014-10-02 复旦大学 一种采用先栅工艺的高电子迁移率器件及其制造方法
CN103208518B (zh) * 2013-03-25 2015-08-26 复旦大学 一种源漏非对称自对准的射频功率器件及其制备方法
CN106206724B (zh) * 2015-05-08 2019-08-06 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN106206311B (zh) * 2015-05-08 2019-06-28 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN106206723B (zh) * 2015-05-08 2019-06-28 北大方正集团有限公司 射频水平双扩散金属氧化物半导体器件及制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3850146B2 (ja) * 1998-07-07 2006-11-29 三菱電機株式会社 分離構造とその分離構造を備える半導体装置
US6525390B2 (en) * 2000-05-18 2003-02-25 Fuji Electric Co., Ltd. MIS semiconductor device with low on resistance and high breakdown voltage
JP2002026328A (ja) * 2000-07-04 2002-01-25 Toshiba Corp 横型半導体装置
US6555873B2 (en) * 2001-09-07 2003-04-29 Power Integrations, Inc. High-voltage lateral transistor with a multi-layered extended drain structure
US6847081B2 (en) * 2001-12-10 2005-01-25 Koninklijke Philips Electronics N.V. Dual gate oxide high-voltage semiconductor device
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
JP4308096B2 (ja) * 2004-07-01 2009-08-05 パナソニック株式会社 半導体装置及びその製造方法
US7157772B2 (en) * 2004-07-22 2007-01-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8410558B2 (en) 2010-07-14 2013-04-02 Sumitomo Electric Industries, Ltd. Semiconductor device with field plates
JP2019079909A (ja) * 2017-10-24 2019-05-23 住友電工デバイス・イノベーション株式会社 半導体装置

Also Published As

Publication number Publication date
US20070228497A1 (en) 2007-10-04

Similar Documents

Publication Publication Date Title
JP2007273920A (ja) 半導体装置およびその製造方法
KR102303377B1 (ko) 매립 게이트 구조체를 가진 fet
US7629627B2 (en) Field effect transistor with independently biased gates
US10249715B2 (en) Semiconductor device and method of manufacturing the semiconductor device
US8338860B2 (en) Normally off gallium nitride field effect transistors (FET)
US10439058B2 (en) Normally off gallium nitride field effect transistors (FET)
US9711616B2 (en) Dual-channel field effect transistor device having increased amplifier linearity
US20110241020A1 (en) High electron mobility transistor with recessed barrier layer
US20100156475A1 (en) Field effect transistor with electric field and space-charge control contact
JP2008277604A (ja) 電界効果トランジスタ
US20170025406A1 (en) Semiconductor device
US20060220124A1 (en) Semiconductor device and fabrication method of the same
US20220376105A1 (en) Field effect transistor with selective channel layer doping
US6458640B1 (en) GaAs MESFET having LDD and non-uniform P-well doping profiles
Simin et al. Low RC-constant perforated-channel HFET
JP2023546727A (ja) 少なくとも部分的に埋め込まれたフィールド・プレートを有する電界効果トランジスタ
JP2010182924A (ja) トランジスタおよびその製造方法
JP2003510796A (ja) ホットエレクトロン注入が減少された大電力rf電界効果トランジスタを製造する方法及びそれから得られる構造
CN111354792A (zh) Ldmos器件及其形成方法、半导体器件的形成方法
JP2015099850A (ja) 窒化物半導体を用いたトランジスタおよびその製造方法
US20220302291A1 (en) Field effect transistor with multiple stepped field plate
US20230130614A1 (en) Transistor with ohmic contacts
JP2017005139A (ja) トランジスタ
KR100655125B1 (ko) 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합전계효과 트랜지스터
JPS6119177A (ja) 分割した自己アラインメントゲ−ト構造をもつ電界効果型トランジスタ−

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090120

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090402