KR20040061025A - 이중 게이트 산화물 고전압 반도체 디바이스 및 이의 제조방법 - Google Patents

이중 게이트 산화물 고전압 반도체 디바이스 및 이의 제조방법 Download PDF

Info

Publication number
KR20040061025A
KR20040061025A KR10-2004-7008861A KR20047008861A KR20040061025A KR 20040061025 A KR20040061025 A KR 20040061025A KR 20047008861 A KR20047008861 A KR 20047008861A KR 20040061025 A KR20040061025 A KR 20040061025A
Authority
KR
South Korea
Prior art keywords
gate oxide
semiconductor device
high voltage
oxide
forming
Prior art date
Application number
KR10-2004-7008861A
Other languages
English (en)
Inventor
레타빅데오도르제이
심슨마크알
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20040061025A publication Critical patent/KR20040061025A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 이중 게이트 산화물 고전압 반도체 디바이스 및 이의 제조 방법을 제공한다. 구체적으로, 이 디바이스는 반도체 기판 상에 형성된 매립 산화물 층과, 상기 매립 산화물 층 상에 형성된 실리콘 층과, 상기 실리콘 층 상에 형성된 상부 산화물 층을 포함한다. 상기 상부 산화물 층의 에지에 인접하는 이중 게이트 산화물이 형성된다. 이 이중 게이트 산화물로 인해서 이 디바이스의 항복 전압과 특정 온 저항이 최적화될 수 있다.

Description

이중 게이트 산화물 고전압 반도체 디바이스 및 이의 제조 방법{DUAL GATE OXIDE HIGH-VOLTAGE SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
고전압 전력 디바이스 제조 시에, 항복 전압, 특정 온 저항, 크기, 전도 손실, 제조 단순성 및 신뢰성과 같은 여러 가지 요소들 간의 절충이 필요하다. 항복 전압과 같은 특성을 개선하게 되면 특정 온 저항과 같은 다른 특성이 저하된다. 가령, 디바이스의 특정 온 저항을 감소시키기 위해서, 실리콘 도핑 농도를 증가시킨다. 그러나, 이렇게 실리콘 도핑 농도를 증가시키면 전계의 크기가 증가하여 그 디바이스의 항복 전압 특성을 저하시킨다. 따라서, 특정 온 저항과 항복 전압은 상충하는 관계에 있다.
기본 SOI 구조물의 특성을 개선하기 위한 몇몇 시도가 있었다. 본 출원인에게 공동 허여되고 본 명세서에서 참조로서 인용되는 미국 특허 제 5,246,870 호 및 미국 특허 제 5,300,448 호에서는 드리프트 영역에 선형 도핑 프로파일을 제공함으로써 항복 전압을 개선하였다. 구체적으로 말하자면, 이 문헌에서의 SOI 디바이스는 바디 영역과 드레인 영역 간에 배치된 드리프트 영역을 포함한다. 드리프트 영역에는 두께가 얇아진 부분 및 선형 횡적 도핑 강도 프로파일과 같은 다양한 특징이 제공되어 항복 전압을 증가시킨다. 그러나, 높은 항복 전압을 유지하기 위해서, 드리프트 영역의 소스 측면 근방의 전도 전하의 총량이 매우 작게 유지되어야 한다. 이는 종종 전류 흐름에 있어서 병목 현상을 발생시키며 전도 손실량을 최적절하게 감소시키는 데 방해가 된다.
이러한 기본 SOI 구조물보다 개선된 구조물이 본 출원인에게 공동으로 허여되고 본 명세서에서 참조로서 인용된 미국 특허 제 5,969,387 호 및 6,221,737 호에 개시되어 있다. 이 문헌은 항복 전압과 포화 전류 간의 보다 양호한 절충을 제공하기 위해서 구배형 상부 산화물과 드리프트 영역을 갖는 SOI 디바이스(및 이의 제조 방법)를 제공한다. 그러나, 이 문헌에서 상기 구배형 상부 산화물과 드리프트 영역을 형성하는 것은 산화 마스크가 일련의 순차적인 개구들(openings)과 함께 패터닝되는 2 차원 산화 프로세스에 의존한다. 전술한 바에 의하면, 항복 전압과 특정 온 저항이 최적화될 수 있는 고전압 SOI 디바이스가 필요하다. 또한, 수직 전계의 크기를 증가시키지 않으면서 실리콘 도핑 농도가 증가될 수 있도록 이중 게이트 산화물을 갖는 고전압 SOI 디바이스가 필요하다.
발명의 개요
본 발명은 이중 게이트 고전압 반도체 디바이스를 제공함으로써 상기 디바이스들과 관련된 단점들을 극복한다. 본 발명의 이중 게이트 산화물은 고전압 디바이스에서의 중요 특성(즉, 항복 전압과 특정 온 저항)이 개선되게 한다. 구체적으로 말하자면, 본 발명의 디바이스는 반도체 기판, 이 기판 상의 매립 산화물 층, 상기 매립 산화물 층 상의 실리콘 층, 상기 실리콘 층 상에서 상부 산화물 층에 인접하는 제 1 게이트 산화물 및 상기 제 1 게이트 산화물 상의 제 2 게이트 산화물을 포함한다. 제 2 게이트 산화물을 형성함으로써, 실리콘 층의 드리프트 영역 내의 도핑 농도가 수직 전계를 증가시키지 않으면서 증가될 수 있다. 이로써, 이 디바이스의 특정 온 저항은 항복 전압을 감소시키지 않으면서 감소될 수 있다.
본 발명의 제 1 측면에서, 이중 게이트 산화물 고전압 반도체 디바이스가 제공된다. 이 디바이스는 (1) 반도체 기판 상에 형성된 매립 산화물 층, (2) 상기 매립 산화물 층 상에 형성된 실리콘 층, (3) 상기 실리콘 층 상에 형성된 상부 산화물 층, (4) 상기 실리콘 층 상에서 상기 상부 산화물 층에 인접하여 형성된 제 1 게이트 산화물, (5) 상기 제 1 게이트 산화물의 일부분 상에 형성된 제 2 게이트 산화물을 포함한다.
본 발명의 제 2 측면에서, 이중 게이트 산화물 고전압 반도체 디바이스가 제공된다. 이 디바이스는 (1) 반도체 기판 상에 형성된 매립 산화물 층, (2) 상기 매립 산화물 층 상에 형성된 실리콘 층(상기 실리콘 층은 소스 영역, 바디 영역, 드리프트 영역 및 드레인 영역을 포함함), (3) 상기 실리콘 층 상에 형성된 상부산화물 층, (4) 상기 실리콘 층 상에서 상기 상부 산화물 층에 인접하여 형성된 제 1 게이트 산화물, (5) 상기 상부 산화물 층과 상기 바디 영역 간의 상기 제 1 게이트 산화물 부분 상에 형성된 제 2 게이트 산화물을 포함한다.
본 발명의 제 3 측면에서, 이중 게이트 산화물 고전압 반도체 디바이스 제조 방법에 제공된다. 이 방법은 (1) 반도체 기판 상에 매립 산화물 층을 형성하는 단계와, (2) 상기 매립 산화물 층 상에 실리콘 층을 형성하는 단계와, (3) 상기 실리콘 층 상에 상부 산화물 층을 형성하는 단계와, (4) 상기 실리콘 층 상에 상기 상부 산화물 층에 인접하는 제 1 게이트 산화물을 형성하는 단계와, (5) 상기 제 1 게이트 산화물 상에 제 2 게이트 산화물을 형성하는 단계를 포함한다.
따라서, 본 발명은 이중 게이트 고전압 반도체 디바이스 및 이의 제조 방법을 제공한다.
종개 기술 및 본 발명의 실시예들이 첨부 도면을 참조하여 예시적으로 설명될 것이다.
도면들은 단지 개략적으로 도시되며 본 발명의 특정 파라미터를 표현하기 위한 것이 아니다. 이 도면들은 본 발명의 오직 통상적인 실시예들만을 도시한 것이어서 본 발명의 범위를 한정하는 것으로 해석되어서는 안된다. 도면에서, 유사한 참조 부호는 유사한 구성 요소를 나타낸다.
본 발명은 이중 게이트 산화물 고전압 반도체(SOI) 디바이스에 관한 것이다. 특히, 본 발명은 항복 전압 및 특정 온 저항을 최적화하기 위해 두 개의 게이트 산화물을 갖는 횡형 MOSFET 또는 다이오드와 같은 고전압 반도체 디바이스에 관한 것이다.
도 1은 관련 기술 반도체 디바이스의 도면,
도 2는 도 1의 디바이스의 확대도,
도 3은 본 발명에 따른 이중 게이트 산화물을 갖는 반도체 디바이스의 확대도.
전반적으로, 본 발명은 이중 게이트 산화물 고전압 반도체 디바이스를 제공한다. 구체적으로, 본 발명에 따라 구성되는 횡형 MOSFET와 같은 고전압 디바이스에 이중 게이트 산화물이 제공되어 이 디바이스의 특정 온 저항이 감소되면서 항복 전압은 증가될 수 있다.
도 1은 종래 기술 고전압 반도체 디바이스(10)를 도시한다. 도시된 바와 같이, 실리콘(SOI) 층(16)이 실리콘 기판(12) 상에 형성되어 있고 이 층(16)과 기판(12) 사이에 매립 산화물 층(14)이 개재되어 있다. 이 실리콘 층(16)은 본 기술 분야에서 알려진 바와 같이 구체적으로 미국 특허 제 5,300,448에서 개시된 바와 같이 마스크(가령, 패터닝된 포토레지스트 층)를 실리콘 층(16) 상에 제공하고 이온을 주입함으로써 도핑될 수 있다. 이어서, 표준 LOCOS(실리콘 국부 산화) 기술에 의해서 상부 또는 열적 산화물 층(30)을 형성한다. 이는 실리콘 층(16) 상에 패드 산화물 층을 성장시키고 이 패드 산화물 층 상에 실리콘 질화물 층을 증착하는 것을 포함한다. 다음에, 도시된 바와 같이 상부 산화물 층(30)을 성장시킨다. 이렇게 생성된 실리콘 층(16)은 상부 산화물 층(30) 아래의 두께가 얇은 약하게 도핑된 드레인 또는 드리프트 영역(18)을 갖는다.
일단 상부 산화물 층(30)을 형성한 후에, 게이트 산화물(44)을 성장시키고 필드 플레이트(42)를 증착한다. 일단 필드 플레이트(42)를 증착한 후에, N+소스 영역(22) 및 N+드레인 영역(24)을 P+소스 영역(20)과 채널 또는 바디 영역(26)과 함께 나란히 형성한다. 도 1에 도시된 바와 같이, 패드 산화물(32), 소스 컨택트(34), 게이트 컨택트(36) 및 드레인 컨택트(38)를 형성한 다음에 질화물 층(40)을 형성한다.
도 1의 디바이스(10)는 단일 게이트 산화물(44)를 포함한다. 이러한 디바이스는 항복 전압과 특정 온 저항을 최적화하기에 부적합하다. 특히, 항복 전압과 특정 온 저항은 일반적으로 상충되는 관계에 있기 때문에, 한 쪽을 개선하게 되면 한 쪽의 특성이 저하된다. 본 발명 하에서, 추가 산화물 게이트를 형성하여 특정 온 저항을 감소시키면서 항복 전압을 증가시킬 수 있다. 도 2는 디바이스(10)의 확대도이다. 본 발명 하에서, 디바이스(10)는 영역(50) 내의 기존 게이트 산화물(44) 상부에 추가 게이트 산화물을 갖도록 수정된다. 이 추가 게이트 산화물은 상부 산화물 층(30)과 바디 영역(26) 간에 배치된다.
도 3은 본 발명에 따른 디바이스(100)를 도시한다. 이 디바이스(100)는 (1) 기판(102), (2) 매립 산화물 층(104), (3) N+소스 영역(110) 및 N+드레인 영역(도시되지 않음) 및 P+소스 영역(108) 및 채널 또는 바디 영역(132) 및 드레인 또는 드리프트 영역(112)을 갖는 실리콘 층(106), (4) 상부 산화물 층(114), (5)필드 플레이트(116), (6) 플레이트 산화물 층(118), (7) 소스 컨택트(120), (8) 게이트 컨택트 및 드레인 컨택트(도시되지 않음) 및 (9) 질화물 층(122)을 포함한다. 그러나, 이전 디바이스(1)와는 달리 이 디바이스(100)는 제 1 게이트 산화물(124) 상의 제 2 게이트 산화물(126)을 포함한다.
디바이스(100)는 매립 산화물 층(104) 상에 실리콘 층(106)을 형성함으로써 구성되며 상기 매립 산화물 층(104)은 반도체 기판(102) 상에 형성된다. 실리콘 층(106)을 본 기술 분야에서 알려진 바와 같이 마스크 및 이온 주입을 사용하여 도핑한다. 실리콘 층(106)의 특정 도핑 프로파일은 본 발명을 한정하는 요소가 되지 않는다. 이 실리콘 층(106) 상에 상부 산화물 층(114)을 형성한다.
상부 산화물 층(114)을 성장시킨 후에 에지(128)에 인접하게 제 1 게이트 산화물(124)을 형성한다. 이는 통상적으로 상부 산화물 층(114)을 형성한 후에 에지(128)에 인접하는 임의의 물질을 제거함으로써 성취된다. 일단 제거를 완료하였으면, 제 1 게이트 산화물(124)을 제거된 표면 상에 성장시킨다. 일반적으로 이 제 1 게이트 산화물(124)은 에지(128)에서 N+소스 영역(110)까지 연장되어 MOS 반전 채널을 형성한다. 이어서, 게이트 영역(130)에서 제 1 게이트 산화물(124) 상에 제 2 게이트 산화물(126)을 형성한다. 일 실시예에서, 상술된 LOCOS 프로세스에 의해서 제 2 게이트 산화물(126)을 형성한다. 도시된 바와 같이, 제 2 게이트 산화물(126)은 상부 산화물 층(114)과 바디 영역(132) 간에 (즉, 축적 채널 영역 상에) 위치한다. 일단 제 2 게이트 산화물(126)을 형성한 후에,디바이스(100)의 나머지 구성 요소(가령, 필드 플레이트(116), 플레이트 산화물(118), 컨택트(120), 질화물 층(122))를 알려진 방식을 사용하여 형성한다.
디바이스(100)에 이중 게이트 산화물을 제공함으로써, 서로 경재하는 특성을 갖는 항복 전압과 특정 온 저항이 최적화될 수 있다. 구체적으로, 특정 온 저항은 감소되고 항복 전압은 증가한다. 일반적으로, 특정 온 저항을 줄이기 위해서, 실리콘 층(106) 내의 도핑 농도가 증가하여야 한다. 그러나, 상술한 바와 같이, 이전의 디바이스에서는 이 도핑 농도를 증가시키게 되면 이 디바이스의 수직 전계가 증가하여 항복 전압에 악역향을 주었다. 그러나, 본 발명에서는, 제 2 게이트 산화물(126)로 인해서 수직 전계를 증가시키지 않으면서 실리콘 층(106)의 도핑 농도가 증가될 수 있다. 구체적으로, 전체 인가된 전압이 공핍된 실리콘과 게이트 산화물 양단에서 지원되기 때문에, 두꺼운 이중 게이트 산화물은 소정 인가된 바이어스에 대해서 실리콘 층(106)에서의 수직 전계를 감소시킨다. 실리콘 층(106) 내에서의 수직 전계의 크기는 실리콘 층(106)의 도핑 농도에 비례하기 때문에, 제 2 게이트 산화물(126)은 이 제 2 게이트 산화물(126) 바로 아래에 존재하는 실리콘 층(106) 부분(즉, 드리프트 영역(112))에서 최대 허용가능한 전하량(즉, 항복 전압)을 증가시킨다. 따라서, 본 발명으로 인해서 특정 온 저항이 감소되면서 드리프트 영역(112)에서는 통상적인 다중 공핍 RESURF 설계 기준과 일치하는 최대 전하량이 허용될 수 있다.
본 발명에 따라서, 제 1 게이트 산화물(124)은 약 300 내지 600 Å의 두께 및 대략 2 내지 4 ㎛의 길이를 갖는다. 제 2 게이트 산화물(126)은 약 900 내지1200 Å의 두께 및 대략 1 내지 2 ㎛의 길이를 갖는다. 1200 Å 두께를 갖는 제 2 게이트 산화물(126)의 경우에, 디바이스(100)의 최대 허용가능한 전하량(즉, 항복 전압)은 대략 1e12cm-2에서 대략 2e12cm-2로 증가한다. 또한, 드리프트 영역(112) 내에서의 최소 전하량이 2 배 만큼 감소되어서 특정 온 저항을 실질적으로 감소시킨다. 가령, 550 볼트 디바이스에서 높은 쪽의 포화 전류 흐름이 55 % 증가하고 특정 온 저항이 대략 30% 감소하게 되면 위와 같은 전하 증가량이 성취될 수 있다. 이러한 온 저항 감소 및 높은 쪽의 포화 전류 흐름 증가로 인해서, 총 요구된 온 저항 또는 높은 쪽의 총 최대 전류에 의해서 그의 크기가 결정되는 디바이스 크기를 동일하게 스케일링할 수 있다.
본 발명의 바람직한 실시예의 전술한 설명 부분은 본 발명을 한정하기 위한 것이 아니라 예시적으로 설명하기 위한 것이다. 따라서, 수 많은 수정 및 변경이 본 기술 분야의 당업자에 의해서 첨부된 청구 범위의 사상 및 범위 내에서 가능하다. 이로써, 이중 게이트 산화물 이외의 다른 구성 요소는 본 발명을 한정하는 특성이 될 수 없다. 가령, 상부 산화물 층(114)은 도 1 내지 도 3에 도시된 계단 형상을 가질 뿐만 아니라 미국 특허 제 5,246,870 호에 개시된 형상을 가질 수도 있다.

Claims (16)

  1. 이중 게이트 산화물 고전압 반도체 디바이스에 있어서,
    반도체 기판 상에 형성된 매립 산화물 층과,
    상기 매립 산화물 층 상에 형성된 실리콘 층과,
    상기 실리콘 층 상에 형성된 상부 산화물 층과,
    상기 실리콘 층 상에서 상기 상부 산화물 층에 인접하게 형성된 제 1 게이트 산화물과,
    상기 제 1 게이트 산화물의 일부분 상에 형성된 제 2 게이트 산화물을 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 실리콘 층은 소스 영역, 바디 영역 및 드리프트 영역을 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 게이트 산화물은 상기 드리프트 영역, 상기 바디 영역 및 상기 소스 영역 상에 형성된
    이중 게이트 산화물 고전압 반도체 디바이스.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 2 게이트 산화물은 상기 상부 산화물 층과 상기 바디 영역 사이에서 상기 제 1 게이트 산화물 상에 형성된
    이중 게이트 산화물 고전압 반도체 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 상부 산화물 층, 상기 제 1 게이트 산화물 및 상기 제 2 게이트 산화물 상에 형성된 필드 플레이트를 더 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 산화물은 대략 300 내지 600 Å의 두께를 가지며,
    상기 제 2 게이트 산화물은 대략 900 내지 1200 Å의 두께를 갖는
    이중 게이트 산화물 고전압 반도체 디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 산화물은 대략 3 내지 4 ㎛의 길이를 가지며,
    상기 제 2 게이트 산화물은 대략 1 내지 2 ㎛의 길이를 갖는
    이중 게이트 산화물 고전압 반도체 디바이스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 게이트 산화물의 두께가 대략 1200 Å인 경우에 상기 디바이스의 최대 허용가능한 전하량은 대략 1e12cm-2에서 대략 2e12cm-2로 증가하며, 상기 디바이스의 특정 온 저항(a specific on resistance)은 대략 30 % 감소되는
    이중 게이트 산화물 고전압 반도체 디바이스.
  9. 이중 게이트 산화물 고전압 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 상에 매립 산화물 층을 형성하는 단계와,
    상기 매립 산화물 층 상에 실리콘 층을 형성하는 단계와,
    상기 실리콘 층 상에 상부 산화물 층을 형성하는 단계와,
    상기 실리콘 층 상에 상기 상부 산화물 층에 인접하는 제 1 게이트 산화물을형성하는 단계와,
    상기 제 1 게이트 산화물 상에 제 2 게이트 산화물을 형성하는 단계를 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 게이트 산화물 형성 단계 및 상기 제 2 게이트 산화물 형성 단계는,
    상기 실리콘 층 상에 상기 상부 산화물 층에 인접하는 상기 제 1 게이트 산화물을 성장시키는 단계와,
    상기 제 1 게이트 산화물 상에 마스크를 제공하는 단계와,
    상기 제 1 게이트 산화물의 일부분 상에 상기 제 2 게이트 산화물을 성장시키는 단계를 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 실리콘 층을 형성하는 단계는 상기 매립 산화물 층 상에 소스 영역, 바디 영역 및 드리프트 영역을 갖는 실리콘 층을 형성하는 단계를 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 게이트 산화물을 형성하는 단계는 상기 드리프트 영역, 상기 바디 영역 및 상기 소스 영역 상에 상기 제 1 게이트 산화물을 형성하는 단계를 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제 2 게이트 산화물을 형성하는 단계는 상기 상부 산화물 층과 상기 바디 영역 사이에서 상기 제 1 게이트 산화물 상에 상기 제 2 게이트 산화물을 형성하는 단계를 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스 제조 방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 디바이스의 최대 허용가능한 전하량을 대략 1e12cm-2에서 대략 2e12cm-2로 증가시키는 단계와,
    상기 디바이스의 특정 온 저항을 대략 30 % 감소시키는 단계를 더 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스 제조 방법.
  15. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 산화물 형성 단계 및 상기 제 2 게이트 산화물 형성 단계는,
    상기 실리콘 층 상에서 상기 상부 산화물 층에 인접하게 대략 300 내지 600 Å의 두께를 갖는 상기 제 1 게이트 산화물을 형성하는 단계와,
    상기 제 1 게이트 산화물 상에 대략 900 내지 1200 Å의 두께를 갖는 제 2 게이트 산화물을 형성하는 단계를 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스 제조 방법.
  16. 제 9 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 상부 산화물 층, 상기 제 1 게이트 산화물 및 상기 제 2 게이트 산화물 상에 필드 플레이트를 형성하는 단계를 더 포함하는
    이중 게이트 산화물 고전압 반도체 디바이스 제조 방법.
KR10-2004-7008861A 2001-12-10 2002-11-20 이중 게이트 산화물 고전압 반도체 디바이스 및 이의 제조방법 KR20040061025A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/015,847 US6847081B2 (en) 2001-12-10 2001-12-10 Dual gate oxide high-voltage semiconductor device
US10/015,847 2001-12-10
PCT/IB2002/004895 WO2003050884A1 (en) 2001-12-10 2002-11-20 Dual gate oxide high-voltage semiconductor device and method for forming the same

Publications (1)

Publication Number Publication Date
KR20040061025A true KR20040061025A (ko) 2004-07-06

Family

ID=21773959

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-7008861A KR20040061025A (ko) 2001-12-10 2002-11-20 이중 게이트 산화물 고전압 반도체 디바이스 및 이의 제조방법

Country Status (7)

Country Link
US (2) US6847081B2 (ko)
EP (1) EP1459389A1 (ko)
JP (1) JP4108608B2 (ko)
KR (1) KR20040061025A (ko)
AU (1) AU2002348845A1 (ko)
TW (1) TWI277206B (ko)
WO (1) WO2003050884A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273920A (ja) * 2006-03-31 2007-10-18 Eudyna Devices Inc 半導体装置およびその製造方法
CN101217162B (zh) * 2008-01-04 2010-06-16 东南大学 高压n型金属氧化物半导体管及其制备方法
JP5272410B2 (ja) * 2008-01-11 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
KR101578931B1 (ko) * 2008-12-05 2015-12-21 주식회사 동부하이텍 반도체 소자 및 반도체 소자의 제조 방법
US7939395B2 (en) * 2009-05-14 2011-05-10 International Business Machines Corporation High-voltage SOI MOS device structure and method of fabrication
CN106033727B (zh) * 2015-03-10 2019-06-21 无锡华润上华科技有限公司 场效应晶体管的制作方法
CN114188409A (zh) 2020-09-15 2022-03-15 联华电子股份有限公司 半导体装置以及其制作方法
CN112786685B (zh) * 2021-02-08 2022-10-21 成都芯源系统有限公司 一种具有多阶场板的横向双扩散晶体管及其制造方法
FR3124866B1 (fr) * 2021-06-30 2024-02-02 St Microelectronics Grenoble 2 Circuit Miroir de courant

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1001771A (en) * 1973-01-15 1976-12-14 Fairchild Camera And Instrument Corporation Method of mos transistor manufacture and resulting structure
US5420060A (en) * 1988-11-14 1995-05-30 Texas Instruments Incorporated Method of making contract-free floating-gate memory array with silicided buried bitlines and with single-step defined floating gates
EP0497427B1 (en) 1991-02-01 1996-04-10 Koninklijke Philips Electronics N.V. Semiconductor device for high voltage application and method of making the same
US5246870A (en) * 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
US5362979A (en) * 1991-02-01 1994-11-08 Philips Electronics North America Corporation SOI transistor with improved source-high performance
US5893729A (en) * 1995-06-28 1999-04-13 Honeywell Inc. Method of making SOI circuit for higher temperature and higher voltage applications
TW360982B (en) * 1996-01-26 1999-06-11 Matsushita Electric Works Ltd Thin film transistor of silicon-on-insulator type
US6310378B1 (en) * 1997-12-24 2001-10-30 Philips Electronics North American Corporation High voltage thin film transistor with improved on-state characteristics and method for making same
US5969387A (en) 1998-06-19 1999-10-19 Philips Electronics North America Corporation Lateral thin-film SOI devices with graded top oxide and graded drift region
US6133591A (en) * 1998-07-24 2000-10-17 Philips Electronics North America Corporation Silicon-on-insulator (SOI) hybrid transistor device structure
US6028337A (en) * 1998-11-06 2000-02-22 Philips North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having lateral depletion means for depleting a portion of drift region
US6232636B1 (en) 1998-11-25 2001-05-15 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having multiple doping profile slopes in the drift region
US6023090A (en) * 1998-12-07 2000-02-08 Philips Electronics North America, Corporation Lateral thin-film Silicon-On-Insulator (SOI) device having multiple zones in the drift region
JP2000174135A (ja) * 1998-12-07 2000-06-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5973341A (en) * 1998-12-14 1999-10-26 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) JFET device
US6127703A (en) * 1999-08-31 2000-10-03 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) PMOS device having a drain extension region
US6221737B1 (en) 1999-09-30 2001-04-24 Philips Electronics North America Corporation Method of making semiconductor devices with graded top oxide and graded drift region
US6313489B1 (en) * 1999-11-16 2001-11-06 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having a lateral drift region with a retrograde doping profile, and method of making such a device
US6372559B1 (en) * 2000-11-09 2002-04-16 International Business Machines Corporation Method for self-aligned vertical double-gate MOSFET

Also Published As

Publication number Publication date
AU2002348845A1 (en) 2003-06-23
US20030107087A1 (en) 2003-06-12
US6847081B2 (en) 2005-01-25
JP4108608B2 (ja) 2008-06-25
TWI277206B (en) 2007-03-21
US7268046B2 (en) 2007-09-11
US20050085023A1 (en) 2005-04-21
WO2003050884A1 (en) 2003-06-19
JP2005512343A (ja) 2005-04-28
EP1459389A1 (en) 2004-09-22
TW200409357A (en) 2004-06-01

Similar Documents

Publication Publication Date Title
KR100752799B1 (ko) 횡형 박막 ｓｏｉ 디바이스 및 그 제조 방법
US7253042B2 (en) Method of fabricating a high-voltage transistor with an extended drain structure
EP1528600B1 (en) Vertical high-voltage transistor
US5411901A (en) Method of making high voltage transistor
EP1300886A2 (en) High-voltage semiconductor devices
JP2005503023A (ja) トレンチ・ゲート半導体デバイスおよびその製造
EP0965145B1 (en) A high voltage thin film transistor with improved on-state characteristics and method for making same
CN111048420B (zh) 横向双扩散晶体管的制造方法
KR100342623B1 (ko) 종형 ｍｉｓｆｅｔ 및 그 제조 방법
CN110957370B (zh) 横向双扩散晶体管的制造方法
KR100701712B1 (ko) 수평 박막 ｓｏｉ 디바이스
KR20040061025A (ko) 이중 게이트 산화물 고전압 반도체 디바이스 및 이의 제조방법
JP2003115585A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application