JP2000174135A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- polycrystalline silicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
- H—ELECTRICITY
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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Abstract
(57)【要約】
【課題】 ゲート酸化膜内に固定電荷を形成することに
より、シングルゲート構造で、かつＮ、Ｐ両方の型のト
ランジスタが表面チャネル型である半導体装置およびそ
の製造方法を提供する。 【解決手段】 ゲート電極に接続された電極とＮウェル
上のＮ+領域に接続された電極との間に電位をかけ、基
板から電子を高エネルギーで注入し、ゲート酸化膜内に
マイナスの固定電荷を１Ｅ１１ｃｍ-2〜lＥ１４ｃｍ-2
の範囲で形成する。これにより、シングルゲートを用い
てかつ、表面チャネル型のＭＯＳＦＥＴで適正なＶｔｈ
が得られるので、デュアルゲートの問題点である、プロ
セスフローの複雑さ、エッチングレートが異なることに
よる残さやエッチング突き抜け、またはホウ素の突き抜
けによるゲート酸化膜の信頼性の低下等を避けることが
できる。
より、シングルゲート構造で、かつＮ、Ｐ両方の型のト
ランジスタが表面チャネル型である半導体装置およびそ
の製造方法を提供する。 【解決手段】 ゲート電極に接続された電極とＮウェル
上のＮ+領域に接続された電極との間に電位をかけ、基
板から電子を高エネルギーで注入し、ゲート酸化膜内に
マイナスの固定電荷を１Ｅ１１ｃｍ-2〜lＥ１４ｃｍ-2
の範囲で形成する。これにより、シングルゲートを用い
てかつ、表面チャネル型のＭＯＳＦＥＴで適正なＶｔｈ
が得られるので、デュアルゲートの問題点である、プロ
セスフローの複雑さ、エッチングレートが異なることに
よる残さやエッチング突き抜け、またはホウ素の突き抜
けによるゲート酸化膜の信頼性の低下等を避けることが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
ＣＭＯＳ構造の半導体装置およびその製造方法に関す
る。
ＣＭＯＳ構造の半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】近年の半導体デバイスの高集積化、微細
化に伴い、その構成要素であるＭＯＳＦＥＴのゲート長
が短くなり、０．２μｍ以下のゲート長のトランジスタ
が使われるに至っている。従来のＣＭＯＳ構造では、Ｎ
チャネル側が表面チャネル型、Ｐチャネル側が埋め込み
チャネル型のトランジスタが用いられてきた。しかし、
ゲート長が短くなるにつれて、ショートチャネル特性が
顕著に表れる埋め込みチャネル型は低しきい電圧（Ｖｔ
ｈ）化が困難になってきたため、Ｐチャネル側も表面チ
ャネル型のＭＯＳＦＥＴが用いられるようになった。こ
の結果、ゲートにＮ型とＰ型の両方を用いるデュアルゲ
ート構造がとられるようになった。
化に伴い、その構成要素であるＭＯＳＦＥＴのゲート長
が短くなり、０．２μｍ以下のゲート長のトランジスタ
が使われるに至っている。従来のＣＭＯＳ構造では、Ｎ
チャネル側が表面チャネル型、Ｐチャネル側が埋め込み
チャネル型のトランジスタが用いられてきた。しかし、
ゲート長が短くなるにつれて、ショートチャネル特性が
顕著に表れる埋め込みチャネル型は低しきい電圧（Ｖｔ
ｈ）化が困難になってきたため、Ｐチャネル側も表面チ
ャネル型のＭＯＳＦＥＴが用いられるようになった。こ
の結果、ゲートにＮ型とＰ型の両方を用いるデュアルゲ
ート構造がとられるようになった。
【０００３】図２４から図２９は、デュアルゲート構造
を用いた従来の半導体装置の製造方法を示す。以下、図
２４から図２９にしたがって、順に従来の半導体装置の
製造フローを説明する。図２４に示すように、Ｐ型シリ
コン基板１の表面にトレンチ分離２を形成し、分離領域
２とその他の活性領域３，４とに分ける。写真製版とイ
オン注入により、活性領域であるＰウェル３、Ｎウェル
４を形成する。図２５に示すように、熱酸化によりゲー
ト酸化膜５を分離領域２と活性領域３、４の上に亘って
形成し、続いてゲート酸化膜５の上にノンドープ多結晶
シリコン層１５を形成する。図２６に示すように、写真
製版によりＮウェル４側のノンドープ多結晶シリコン層
１５上にレジストマスク１６を残す。Ｐウェル３側のノ
ンドープ多結晶シリコン層１５上に燐Ｐ１８を３０Ｋｅ
Ｖ、２Ｅ１５ｃｍ-2の注入条件でドープし、この領域の
ノンドープ多結晶シリコン層１５をＮ型多結晶シリコン
層６にする。図２７に示すように、写真製版によりＰウ
ェル３側のノンドープ多結晶シリコン層１５上にレジス
トマスク１６を残す。Ｎウェル４側のノンドープ多結晶
シリコン層１５上にホウ素Ｂ１９を２０ＫｅＶ、２Ｅ１
５ｃｍ-2の注入条件でドープし、この領域のノンドープ
多結晶シリコン層１５をＰ型多結晶シリコン層７にす
る。この後、ゲートのパターニングのため再び写真製版
を行い、レジストマスクを用いて、ゲートをエッチング
する。図２８は、ゲートをエッチングした後の状態を示
す。図２８において、ＮチャネルＭＯＳＦＥＴ側のゲー
トはＮ型多結晶シリコン層６（ゲート電極６）と酸化膜
５（ゲート酸化膜）で構成され、ＰチャネルＭＯＳＦＥ
Ｔ側のゲートはＰ型多結晶シリコン層７（ゲート電極
７）と酸化膜５（ゲート酸化膜）で構成されている。次
に図２８に示すように、ＮチャネルＭＯＳＦＥＴのＬＤ
Ｄ（Lightly Doped Drain）領域８（Ｎ-）、Ｐチャネル
ＭＯＳＦＥＴのＬＤＤ領域９（Ｐ-）を写真製版とイオ
ン注入によりそれぞれ形成する。図２９に示すように、
ＣＶＤ酸化膜によりサイドウォール１０を各チャネル側
のゲートに形成し、ＮチャネルＭＯＳＦＥＴのＮ+ソー
ス・ドレイン領域１１、ＰチャネルＭＯＳＦＥＴのＰ+
ソース・ドレイン領域１２を、写真製版とイオン注入に
よりそれぞれ形成する。
を用いた従来の半導体装置の製造方法を示す。以下、図
２４から図２９にしたがって、順に従来の半導体装置の
製造フローを説明する。図２４に示すように、Ｐ型シリ
コン基板１の表面にトレンチ分離２を形成し、分離領域
２とその他の活性領域３，４とに分ける。写真製版とイ
オン注入により、活性領域であるＰウェル３、Ｎウェル
４を形成する。図２５に示すように、熱酸化によりゲー
ト酸化膜５を分離領域２と活性領域３、４の上に亘って
形成し、続いてゲート酸化膜５の上にノンドープ多結晶
シリコン層１５を形成する。図２６に示すように、写真
製版によりＮウェル４側のノンドープ多結晶シリコン層
１５上にレジストマスク１６を残す。Ｐウェル３側のノ
ンドープ多結晶シリコン層１５上に燐Ｐ１８を３０Ｋｅ
Ｖ、２Ｅ１５ｃｍ-2の注入条件でドープし、この領域の
ノンドープ多結晶シリコン層１５をＮ型多結晶シリコン
層６にする。図２７に示すように、写真製版によりＰウ
ェル３側のノンドープ多結晶シリコン層１５上にレジス
トマスク１６を残す。Ｎウェル４側のノンドープ多結晶
シリコン層１５上にホウ素Ｂ１９を２０ＫｅＶ、２Ｅ１
５ｃｍ-2の注入条件でドープし、この領域のノンドープ
多結晶シリコン層１５をＰ型多結晶シリコン層７にす
る。この後、ゲートのパターニングのため再び写真製版
を行い、レジストマスクを用いて、ゲートをエッチング
する。図２８は、ゲートをエッチングした後の状態を示
す。図２８において、ＮチャネルＭＯＳＦＥＴ側のゲー
トはＮ型多結晶シリコン層６（ゲート電極６）と酸化膜
５（ゲート酸化膜）で構成され、ＰチャネルＭＯＳＦＥ
Ｔ側のゲートはＰ型多結晶シリコン層７（ゲート電極
７）と酸化膜５（ゲート酸化膜）で構成されている。次
に図２８に示すように、ＮチャネルＭＯＳＦＥＴのＬＤ
Ｄ（Lightly Doped Drain）領域８（Ｎ-）、Ｐチャネル
ＭＯＳＦＥＴのＬＤＤ領域９（Ｐ-）を写真製版とイオ
ン注入によりそれぞれ形成する。図２９に示すように、
ＣＶＤ酸化膜によりサイドウォール１０を各チャネル側
のゲートに形成し、ＮチャネルＭＯＳＦＥＴのＮ+ソー
ス・ドレイン領域１１、ＰチャネルＭＯＳＦＥＴのＰ+
ソース・ドレイン領域１２を、写真製版とイオン注入に
よりそれぞれ形成する。
【０００４】上述のように従来の表面チャネル型ＰＭＯ
ＳＦＥＴによるデュアルゲート構造を用いた半導体装置
の製造方法では、ゲート形成時に、ノンドープ多結晶シ
リコンをデポ（deposit）した後、マスクをかけ、イオ
ン注入によりＮ型とＰ型とするため、写真製版とイオン
注入の工程が増えて複雑になる。また注入による多結晶
シリコンは、デポ時にＰをドープするドープト多結晶シ
リコンと比較して不純物ドープ量が不十分であるため、
結果としてゲートの空乏化を引き起こす。さらにゲート
エッチング時において、Ｎ型とＰ型の多結晶シリコンの
エッチングレートに差があるため、シリコンが残った
り、あるいはエッチングがゲート酸化膜で止まらずに下
地の基板までエッチングしてしまう突き抜けが起こった
りして、加工を困難にしている。Ｐ型の多結晶シリコン
とするためにドープしたホウ素Ｂが、その後の熱処理で
ゲート酸化膜を突き抜けて酸化膜信頼性を損なうという
ホウ素Ｂの突き抜け現象という問題も生じる。
ＳＦＥＴによるデュアルゲート構造を用いた半導体装置
の製造方法では、ゲート形成時に、ノンドープ多結晶シ
リコンをデポ（deposit）した後、マスクをかけ、イオ
ン注入によりＮ型とＰ型とするため、写真製版とイオン
注入の工程が増えて複雑になる。また注入による多結晶
シリコンは、デポ時にＰをドープするドープト多結晶シ
リコンと比較して不純物ドープ量が不十分であるため、
結果としてゲートの空乏化を引き起こす。さらにゲート
エッチング時において、Ｎ型とＰ型の多結晶シリコンの
エッチングレートに差があるため、シリコンが残った
り、あるいはエッチングがゲート酸化膜で止まらずに下
地の基板までエッチングしてしまう突き抜けが起こった
りして、加工を困難にしている。Ｐ型の多結晶シリコン
とするためにドープしたホウ素Ｂが、その後の熱処理で
ゲート酸化膜を突き抜けて酸化膜信頼性を損なうという
ホウ素Ｂの突き抜け現象という問題も生じる。
【０００５】以上のことから、ゲート構造は同一多結晶
シリコン上にＮ型、Ｐ型を形成するデユアルゲート構造
ではなく、どちらか一方の不純物をドープしたシングル
ゲート構造が望ましい。しかし、このシングルゲート構
造を用いて半導体装置を製造する場合、片方の型のＭＯ
ＳＦＥＴは埋め込みチャネル型にしなければＶｔｈが高
くなりすぎてしまうが、一方埋め込みチャネル型にする
とショートチャネル特性が顕著になってしまうという問
題があった。
シリコン上にＮ型、Ｐ型を形成するデユアルゲート構造
ではなく、どちらか一方の不純物をドープしたシングル
ゲート構造が望ましい。しかし、このシングルゲート構
造を用いて半導体装置を製造する場合、片方の型のＭＯ
ＳＦＥＴは埋め込みチャネル型にしなければＶｔｈが高
くなりすぎてしまうが、一方埋め込みチャネル型にする
とショートチャネル特性が顕著になってしまうという問
題があった。
【０００６】図３０から図３５は、上述のシングルゲー
ト構造で表面チャネル型を用いた場合、しきい電圧Ｖｔ
ｈが高くなる理由をＰチャネル型を例にして説明してい
る。図３０は、デュアルゲート構造に相当するＮウェル
に対して、Ｐ型多結晶シリコンを用いた場合の深さ方向
のエネルギー・バンド図を示しており、特にフラットバ
ンド状態を示している。図３０では、ホール（正孔）に
対するエネルギーを上になるように座標軸を設定してお
り、Ｅｖは価電子帯、Ｅcは伝導帯、Ｅｆはフェルミレ
ベル、Ｅｉは真性電位、Ｖｇはゲート電位を示す。図３
０のフラットバンド状態ではフェルミレベルＥｆとゲー
トの電位Ｖｇとの間に差がある。これはウェルがＮウェ
ルなのでフェルミレベルＥｆが伝導帯近くにあり、ゲー
トがＰ型なのでゲート電位Ｖｇが価電子帯に近いところ
に存在するためである。図３１はＶｇ＝OＶの場合のエ
ネルギー・バンド図を示す。図３０に示すようにフラッ
トバンド状態ではフェルミレベルＦｅとゲート電位Ｖｇ
との間に差があったため、図３１に示すように、この差
がなくなるようにエネルギー・バンドが曲がる。そのた
めＶｇ＝OＶでもエネルギー・バンドはチャネルがＯＮ
する方向、すなわち反転してチャネルができる方向に曲
がっている。図３２は、Ｖｇ＝Ｖｔｈの場合のエネルギ
ー・バンド図を示す。図３１に示すようにＶｇ＝OＶで
もバンドがＯＮする方向に曲がっていたため、図３２に
示すように、チャネルをＯＮさせるのに必要なＶｔｈは
０．６Ｖ程度となる。次にシングルゲートに相当する、
ＮウェルにＮ型多結晶シリコンを用いた場合を説明す
る。図３３は、フラットバンド状態を示している。図３
３に示すように、ゲートもＮ型なのでゲート電位Ｖｇが
ＮウェルのフェルミレベルＥｆと近い伝導帯付近にく
る。従って、図３４のＶｇ＝OＶの場合のエネルギー・
バンド図はフラットバンド状態とほとんど変わらず、エ
ネルギー・バンドが曲がっていない。図３５はＶｇ＝Ｖ
ｔｈの場合のエネルギー・バンド図を示す。図３４に示
すように元々Ｖｇ＝OＶでフラットバンドに近かったた
め、図３５に示すように、反転キャリアを誘起するのに
必要なゲ一ト電圧Ｖｇは、Ｐ型多結晶シリコンを用いた
場合と比較して０．８Ｖ近く高くなり、Ｖｔｈは１．４
Ｖ前後となる。このようにＮ型多結晶シリコンを用いて
表面Ｐチャネル型ＭＯＳＦＥＴを形成するとしきい電圧
が高くなってしまうという問題があった。
ト構造で表面チャネル型を用いた場合、しきい電圧Ｖｔ
ｈが高くなる理由をＰチャネル型を例にして説明してい
る。図３０は、デュアルゲート構造に相当するＮウェル
に対して、Ｐ型多結晶シリコンを用いた場合の深さ方向
のエネルギー・バンド図を示しており、特にフラットバ
ンド状態を示している。図３０では、ホール（正孔）に
対するエネルギーを上になるように座標軸を設定してお
り、Ｅｖは価電子帯、Ｅcは伝導帯、Ｅｆはフェルミレ
ベル、Ｅｉは真性電位、Ｖｇはゲート電位を示す。図３
０のフラットバンド状態ではフェルミレベルＥｆとゲー
トの電位Ｖｇとの間に差がある。これはウェルがＮウェ
ルなのでフェルミレベルＥｆが伝導帯近くにあり、ゲー
トがＰ型なのでゲート電位Ｖｇが価電子帯に近いところ
に存在するためである。図３１はＶｇ＝OＶの場合のエ
ネルギー・バンド図を示す。図３０に示すようにフラッ
トバンド状態ではフェルミレベルＦｅとゲート電位Ｖｇ
との間に差があったため、図３１に示すように、この差
がなくなるようにエネルギー・バンドが曲がる。そのた
めＶｇ＝OＶでもエネルギー・バンドはチャネルがＯＮ
する方向、すなわち反転してチャネルができる方向に曲
がっている。図３２は、Ｖｇ＝Ｖｔｈの場合のエネルギ
ー・バンド図を示す。図３１に示すようにＶｇ＝OＶで
もバンドがＯＮする方向に曲がっていたため、図３２に
示すように、チャネルをＯＮさせるのに必要なＶｔｈは
０．６Ｖ程度となる。次にシングルゲートに相当する、
ＮウェルにＮ型多結晶シリコンを用いた場合を説明す
る。図３３は、フラットバンド状態を示している。図３
３に示すように、ゲートもＮ型なのでゲート電位Ｖｇが
ＮウェルのフェルミレベルＥｆと近い伝導帯付近にく
る。従って、図３４のＶｇ＝OＶの場合のエネルギー・
バンド図はフラットバンド状態とほとんど変わらず、エ
ネルギー・バンドが曲がっていない。図３５はＶｇ＝Ｖ
ｔｈの場合のエネルギー・バンド図を示す。図３４に示
すように元々Ｖｇ＝OＶでフラットバンドに近かったた
め、図３５に示すように、反転キャリアを誘起するのに
必要なゲ一ト電圧Ｖｇは、Ｐ型多結晶シリコンを用いた
場合と比較して０．８Ｖ近く高くなり、Ｖｔｈは１．４
Ｖ前後となる。このようにＮ型多結晶シリコンを用いて
表面Ｐチャネル型ＭＯＳＦＥＴを形成するとしきい電圧
が高くなってしまうという問題があった。
【０００７】
【発明が解決しようとする課題】上述のように、シング
ルゲート構造を用いて半導体装置を製造する場合、片方
の型のＭＯＳＦＥＴは埋め込みチャネル型にしなければ
Ｖｔｈが高くなりすぎてしまうが、一方埋め込みチャネ
ル型にするとショートチャネル特性が顕著になってしま
うという問題があった。一方シングルゲート構造でＮ型
多結晶シリコンを用いて表面Ｐチャネル型ＭＯＳＦＥＴ
を形成すると、しきい電圧が高くなってしまうという問
題があった。そこで、本発明の目的は、上記問題を解決
するためになされたものであり、ゲート酸化膜内に固定
電荷を形成することにより、シングルゲート構造で、か
つＮ、Ｐ両方の型のトランジスタが表面チャネル型であ
る半導体装置およびその製造方法を提供することにあ
る。
ルゲート構造を用いて半導体装置を製造する場合、片方
の型のＭＯＳＦＥＴは埋め込みチャネル型にしなければ
Ｖｔｈが高くなりすぎてしまうが、一方埋め込みチャネ
ル型にするとショートチャネル特性が顕著になってしま
うという問題があった。一方シングルゲート構造でＮ型
多結晶シリコンを用いて表面Ｐチャネル型ＭＯＳＦＥＴ
を形成すると、しきい電圧が高くなってしまうという問
題があった。そこで、本発明の目的は、上記問題を解決
するためになされたものであり、ゲート酸化膜内に固定
電荷を形成することにより、シングルゲート構造で、か
つＮ、Ｐ両方の型のトランジスタが表面チャネル型であ
る半導体装置およびその製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】この発明の半導体装置
は、第一導電型（好適には、ｐ型）の半導体基板と、前
記第一導電型（好適には、ｐ型）の半導体基板の表面に
形成された第一導電型（好適には、ｐ型）のウェルと、
前記第一導電型（好適には、ｐ型）の半導体基板の表面
に形成された第二導電型（好適には、ｎ型）のウェル
と、前記第一導電型（好適には、ｐ型）のウェルと前記
第二導電型（好適には、ｎ型）のウェルとに亘って熱酸
化により形成されたゲート誘電膜と、前記ゲート誘電膜
上に形成された第二導電型（好適には、ｎ型）の多結晶
シリコン層と、前記第二導電型（好適には、ｎ型）の多
結晶シリコン層をエッチングして形成されたゲートと、
前記ゲートにＣＶＤ酸化膜により形成されたサイドウォ
ールと、前記ゲート誘電膜中の第二導電型（好適には、
ｎ型）の固定電荷とを備えたものである。この発明の半
導体装置の製造方法は、第一導電型（好適には、ｐ型）
の半導体基板の表面にトレンチ分離を形成する工程と、
前記トレンチ分離領域と第一導電型（好適には、ｐ型）
のウェルおよび第二導電型（好適には、ｎ型）のウェル
よりなる活性領域とを形成する工程と、前記分離領域と
前記活性領域とに亘って熱酸化によりゲート誘電膜を形
成する工程と、前記ゲート誘電膜上に第二導電型（好適
には、ｎ型）の多結晶シリコン層を形成する多結晶シリ
コン層形成工程と、前記第二導電型（好適には、ｎ型）
の多結晶シリコン層をエッチングしてゲートを形成する
工程と、ＣＶＤ酸化膜によりサイドウォールをゲートに
形成するサイドウォール形成工程と、ゲートと第二導電
型（好適には、ｎ型）のウェルとの間に電位をかけ、基
板から第二導電型（好適には、ｎ型）の電荷を高エネル
ギーで注入し、前記ゲート誘電膜内に第二導電型（好適
には、ｎ型）の固定電荷を形成する工程とを備えたもの
である。ここで、この発明の半導体装置の製造方法は、
前記多結晶シリコン層形成工程の後に、前記第一導電型
（好適には、ｐ型）のウェル側の第二導電型（好適に
は、ｎ型）の多結晶シリコン層上にレジストマスクを残
し、前記第二導電型（好適には、ｎ型）のウェル側の第
二導電型（好適には、ｎ型）の多結晶シリコン層上にホ
ウ素をドープする工程をさらに備え、前記サイドウォー
ル形成工程の後に、熱処理を施して、前記第一導電型
（好適には、ｐ型）のウェル側の多結晶シリコン層中の
ホウ素をゲート誘電膜中に拡散させて、第二導電型（好
適には、ｎ型）の固定電荷を形成する工程をさらに備え
ることができるものである。ここで、この発明の半導体
装置の製造方法は、前記多結晶シリコン層形成工程は、
前記ゲート誘電膜上に第一導電型（好適には、ｐ型）の
多結晶シリコン層を形成し、前記多結晶シリコン層形成
工程の後に、前記第一導電型（好適には、ｐ型）のウェ
ル側の前記第一導電型（好適には、ｐ型）の多結晶シリ
コン層上に紫外線を照射して、前記第一導電型（好適に
は、ｐ型）のウェル側のゲート誘電膜内に第一導電型
（好適には、ｐ型）の固定電荷を形成する工程をさらに
備えることができるものである。
は、第一導電型（好適には、ｐ型）の半導体基板と、前
記第一導電型（好適には、ｐ型）の半導体基板の表面に
形成された第一導電型（好適には、ｐ型）のウェルと、
前記第一導電型（好適には、ｐ型）の半導体基板の表面
に形成された第二導電型（好適には、ｎ型）のウェル
と、前記第一導電型（好適には、ｐ型）のウェルと前記
第二導電型（好適には、ｎ型）のウェルとに亘って熱酸
化により形成されたゲート誘電膜と、前記ゲート誘電膜
上に形成された第二導電型（好適には、ｎ型）の多結晶
シリコン層と、前記第二導電型（好適には、ｎ型）の多
結晶シリコン層をエッチングして形成されたゲートと、
前記ゲートにＣＶＤ酸化膜により形成されたサイドウォ
ールと、前記ゲート誘電膜中の第二導電型（好適には、
ｎ型）の固定電荷とを備えたものである。この発明の半
導体装置の製造方法は、第一導電型（好適には、ｐ型）
の半導体基板の表面にトレンチ分離を形成する工程と、
前記トレンチ分離領域と第一導電型（好適には、ｐ型）
のウェルおよび第二導電型（好適には、ｎ型）のウェル
よりなる活性領域とを形成する工程と、前記分離領域と
前記活性領域とに亘って熱酸化によりゲート誘電膜を形
成する工程と、前記ゲート誘電膜上に第二導電型（好適
には、ｎ型）の多結晶シリコン層を形成する多結晶シリ
コン層形成工程と、前記第二導電型（好適には、ｎ型）
の多結晶シリコン層をエッチングしてゲートを形成する
工程と、ＣＶＤ酸化膜によりサイドウォールをゲートに
形成するサイドウォール形成工程と、ゲートと第二導電
型（好適には、ｎ型）のウェルとの間に電位をかけ、基
板から第二導電型（好適には、ｎ型）の電荷を高エネル
ギーで注入し、前記ゲート誘電膜内に第二導電型（好適
には、ｎ型）の固定電荷を形成する工程とを備えたもの
である。ここで、この発明の半導体装置の製造方法は、
前記多結晶シリコン層形成工程の後に、前記第一導電型
（好適には、ｐ型）のウェル側の第二導電型（好適に
は、ｎ型）の多結晶シリコン層上にレジストマスクを残
し、前記第二導電型（好適には、ｎ型）のウェル側の第
二導電型（好適には、ｎ型）の多結晶シリコン層上にホ
ウ素をドープする工程をさらに備え、前記サイドウォー
ル形成工程の後に、熱処理を施して、前記第一導電型
（好適には、ｐ型）のウェル側の多結晶シリコン層中の
ホウ素をゲート誘電膜中に拡散させて、第二導電型（好
適には、ｎ型）の固定電荷を形成する工程をさらに備え
ることができるものである。ここで、この発明の半導体
装置の製造方法は、前記多結晶シリコン層形成工程は、
前記ゲート誘電膜上に第一導電型（好適には、ｐ型）の
多結晶シリコン層を形成し、前記多結晶シリコン層形成
工程の後に、前記第一導電型（好適には、ｐ型）のウェ
ル側の前記第一導電型（好適には、ｐ型）の多結晶シリ
コン層上に紫外線を照射して、前記第一導電型（好適に
は、ｐ型）のウェル側のゲート誘電膜内に第一導電型
（好適には、ｐ型）の固定電荷を形成する工程をさらに
備えることができるものである。
【０００９】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００１０】実施の形態１．図１から図６は、本発明の
実施の形態１によるＣＭＯＳ構造の半導体装置の製造方
法を示す。以下、本発明の製造プロセスフローを順に説
明する。図１に示すように、Ｐ型シリコン基板１（半導
体基板）の表面にトレンチ分離領域２を形成し、トレン
チ分離領域２とその他の活性領域３、４とに分ける。写
真製版とイオン注入により、活性領域Ｐウェル３、Ｎウ
ェル４を形成する。図２に示すように、熱酸化によりゲ
ート酸化膜５（誘電膜）を分離領域２と活性領域３、４
に亘って形成し、続いてゲート酸化膜５上にＰドープ多
結晶シリコン層１３を形成する。図３に示すように写真
製版を行い、レジストマスクを用いて、ゲートをエッチ
ングする。そしてＮチャネルＭＯＳＦＥＴのＬＤＤ領域
８（Ｎ-）、ＰチャネルＭＯＳＦＥＴのＬＤＤ領域９
（Ｐ-）を写真製版とイオン注入によりそれぞれ形成す
る。図３において、ＮチャネルＭＯＳＦＥＴ側のゲート
はＰドープ多結晶シリコン層１３（ゲート電極１３）と
ゲート酸化膜５で構成され、ＰチャネルＭＯＳＦＥＴ側
のゲートはＰドープ多結晶シリコン層１３（ゲート電極
１３）とゲート酸化膜５で構成されている。図４に示す
ように、ＣＶＤ酸化膜によりサイドウォール１０を両側
のゲート電極１３とゲート酸化膜５に形成し、Ｎチャネ
ルＭＯＳＦＥＴのＮ+ソース・ドレイン領域１１、Ｐチ
ャネルＭＯＳＦＥＴのＰ+ソースードレイン領域１２を
写真製版とイオン注入によりそれぞれ形成する。図５に
示すように、ゲート電極１３に接続された電極３０とＮ
ウェル４上のＮ +領域に接続された電極３２との間に電
位をかけ、基板１から電子を高エネルギーで注入し、ゲ
ート酸化膜５内にマイナスの固定電荷１４を１Ｅ１１ｃ
ｍ-2〜lＥ１４ｃｍ-2の範囲で形成する。図６は、以上
の製造フローにより完成された、シングルドレイン構造
でＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴT
とも表面チャネル型のＣＭＯＳ構造の半導体装置を示
す。
実施の形態１によるＣＭＯＳ構造の半導体装置の製造方
法を示す。以下、本発明の製造プロセスフローを順に説
明する。図１に示すように、Ｐ型シリコン基板１（半導
体基板）の表面にトレンチ分離領域２を形成し、トレン
チ分離領域２とその他の活性領域３、４とに分ける。写
真製版とイオン注入により、活性領域Ｐウェル３、Ｎウ
ェル４を形成する。図２に示すように、熱酸化によりゲ
ート酸化膜５（誘電膜）を分離領域２と活性領域３、４
に亘って形成し、続いてゲート酸化膜５上にＰドープ多
結晶シリコン層１３を形成する。図３に示すように写真
製版を行い、レジストマスクを用いて、ゲートをエッチ
ングする。そしてＮチャネルＭＯＳＦＥＴのＬＤＤ領域
８（Ｎ-）、ＰチャネルＭＯＳＦＥＴのＬＤＤ領域９
（Ｐ-）を写真製版とイオン注入によりそれぞれ形成す
る。図３において、ＮチャネルＭＯＳＦＥＴ側のゲート
はＰドープ多結晶シリコン層１３（ゲート電極１３）と
ゲート酸化膜５で構成され、ＰチャネルＭＯＳＦＥＴ側
のゲートはＰドープ多結晶シリコン層１３（ゲート電極
１３）とゲート酸化膜５で構成されている。図４に示す
ように、ＣＶＤ酸化膜によりサイドウォール１０を両側
のゲート電極１３とゲート酸化膜５に形成し、Ｎチャネ
ルＭＯＳＦＥＴのＮ+ソース・ドレイン領域１１、Ｐチ
ャネルＭＯＳＦＥＴのＰ+ソースードレイン領域１２を
写真製版とイオン注入によりそれぞれ形成する。図５に
示すように、ゲート電極１３に接続された電極３０とＮ
ウェル４上のＮ +領域に接続された電極３２との間に電
位をかけ、基板１から電子を高エネルギーで注入し、ゲ
ート酸化膜５内にマイナスの固定電荷１４を１Ｅ１１ｃ
ｍ-2〜lＥ１４ｃｍ-2の範囲で形成する。図６は、以上
の製造フローにより完成された、シングルドレイン構造
でＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴT
とも表面チャネル型のＣＭＯＳ構造の半導体装置を示
す。
【００１１】図７から図９は、本実施の形態１によりＮ
型ドープ多結晶シリコンに表面チャネル型ＰＭＯＳＦＥ
Ｔを形成してもＶｔｈが高くならない理由をエネルギー
・バンド図を用いて説明する。図７は、フラットバンド
状態を示す。図７に示すように、ゲート酸化膜５中の固
定電荷１４のために、Ｎウェル４のエネルギー・バンド
はフラットであってもゲート酸化膜５の中は電位差を持
っている。したがって、ゲート電極１３の電位とＮウェ
ル４のフェルミエネルギーＥｆとの間には電位差があ
る。図８は、Ｖｇ＝OＶの場合のエネルギー・バンドの
曲がりを示す。図８に示すように、マイナスの固定電荷
１４のために、エネルギー・バンドがチャネルがＯＮす
る方向へ曲げられている。図９は、Ｖｇ＝Ｖｔｈの場合
のエネルギー・バンド図を示している。図８に示すよう
にＶｇ＝OＶでチャネルがＯＮする方向へエネルギー・
バンドが曲げられていたため、図９に示すように、しき
い値までにかけるゲート電位Ｖｇは低くてすみ、０．６
Ｖ程度のＶｔｈが得られる。
型ドープ多結晶シリコンに表面チャネル型ＰＭＯＳＦＥ
Ｔを形成してもＶｔｈが高くならない理由をエネルギー
・バンド図を用いて説明する。図７は、フラットバンド
状態を示す。図７に示すように、ゲート酸化膜５中の固
定電荷１４のために、Ｎウェル４のエネルギー・バンド
はフラットであってもゲート酸化膜５の中は電位差を持
っている。したがって、ゲート電極１３の電位とＮウェ
ル４のフェルミエネルギーＥｆとの間には電位差があ
る。図８は、Ｖｇ＝OＶの場合のエネルギー・バンドの
曲がりを示す。図８に示すように、マイナスの固定電荷
１４のために、エネルギー・バンドがチャネルがＯＮす
る方向へ曲げられている。図９は、Ｖｇ＝Ｖｔｈの場合
のエネルギー・バンド図を示している。図８に示すよう
にＶｇ＝OＶでチャネルがＯＮする方向へエネルギー・
バンドが曲げられていたため、図９に示すように、しき
い値までにかけるゲート電位Ｖｇは低くてすみ、０．６
Ｖ程度のＶｔｈが得られる。
【００１２】以上より、実施の形態１によれば、シング
ルゲートを用いてかつ、表面チャネル型のＭＯＳＦＥＴ
で適正なＶｔｈが得られるので、デュアルゲートの問題
点である、プロセスフローの複雑さ、エッチングレート
が異なることによる残さやエッチング突き抜け、ホウ素
の突き抜けによるゲート酸化膜の信頼性の低下等を避け
ることができる。さらに、表面チャネル型ＭＯＳＦＥＴ
を用いることができるので、埋め込みチャネル型ＭＯＳ
ＦＥＴよりも低Ｖｔｈを実現できる。実施の形態１で
は、Ｎ型ドープト多結晶シリコンを用いて、Ｐチャネル
型ＭＯＳＦＥＴ上の酸化膜内にマイナス固定電荷を形成
する場合について説明しているが、Ｐ型ドープト多結晶
シリコンを用いて、Ｎチャネル型ＭＯＳＦＥＴ上の酸化
膜内にプラス固定電荷を形成しても、同じ効果が得られ
る。
ルゲートを用いてかつ、表面チャネル型のＭＯＳＦＥＴ
で適正なＶｔｈが得られるので、デュアルゲートの問題
点である、プロセスフローの複雑さ、エッチングレート
が異なることによる残さやエッチング突き抜け、ホウ素
の突き抜けによるゲート酸化膜の信頼性の低下等を避け
ることができる。さらに、表面チャネル型ＭＯＳＦＥＴ
を用いることができるので、埋め込みチャネル型ＭＯＳ
ＦＥＴよりも低Ｖｔｈを実現できる。実施の形態１で
は、Ｎ型ドープト多結晶シリコンを用いて、Ｐチャネル
型ＭＯＳＦＥＴ上の酸化膜内にマイナス固定電荷を形成
する場合について説明しているが、Ｐ型ドープト多結晶
シリコンを用いて、Ｎチャネル型ＭＯＳＦＥＴ上の酸化
膜内にプラス固定電荷を形成しても、同じ効果が得られ
る。
【００１３】実施の形態２．図１０から図１５は、本発
明の実施の形態２によるＣＭＯＳ構造の半導体装置の製
造方法を示している。以下、本実施の形態２のプロセス
フローを順に説明する。図１０に示すように、Ｐ型シリ
コン基板１の表面にトレンチ分離２を形成し、分離領域
２とその他の活性領域３、４とに分ける。写真製版とイ
オン注入により、活性領域Ｐウェル３、Ｎウェル４を形
成する。図１１に示すように、熱酸化によりゲート酸化
膜５を分離領域２と活性領域３、４に亘って形成し、続
いてゲート酸化膜５上にＰドープ多結晶シリコン層１３
を形成する。図１２に示すように、写真製版によりＰウ
ェル３領域側のＰドープ多結晶シリコン層１３上にレジ
ストマスク１６を残す。Ｎウェル４側のＰドープ多結晶
シリコン層１３上にホウ素２０を３０ＫｅＶ、５Ｅ１４
ｃｍ-2の注入条件でドープし、この領域のＰドープ多結
晶シリコン層１３内にＢを含ませる。ただし、Ｂ濃度は
もともとのＰドープ濃度よりは低く、Ｐ型になることは
ないようにする。図１３に示すように写真製版を行い、
レジストマスクを用いて、ゲートをエッチングする。そ
してＮチャネルＭＯＳＦＥＴのＬＤＤ領域８（Ｎ-）、
ＰチャネルＭＯＳＦＥＴのＬＤＤ領域９（Ｐ-）を写真
製版とイオン注入によりそれぞれ形成する。図１３にお
いて、ＮチャネルＭＯＳＦＥＴ側のゲートはＢを含むＰ
ドープ多結晶シリコン層１３（ゲート電極１３）とゲー
ト酸化膜５で構成され、ＰチャネルＭＯＳＦＥＴ側のゲ
ートはＢを含むＰドープ多結晶シリコン層１３（ゲート
電極１３）とゲート酸化膜５で構成されている。図１４
に示すように、ＣＶＤ酸化膜によりサイドウォール１０
を両側のゲート電極１３とゲート酸化膜５に形成し、Ｎ
チャネルＭＯＳＦＥＴのＮ+ソース・ドレイン領域１
１、ＰチャネルＭＯＳＦＥＴのＰ+ソースードレイン領
域１２を写真製版とイオン注入によりそれぞれ形成す
る。次に熱処理を８００℃、２０分施して、Ｐチャネル
ＭＯＳＦＥＴ領域側の多結晶シリコン層１３中のＢがゲ
ート酸化膜５中に拡散し、マイナス固定電荷１４を形成
するようにする。図１５は、以上の製造フローにより完
成した、シングルゲート構造でＮチャネルＭＯＳＦＥ
Ｔ、ＰチャネルＭＯＳＦＥＴとも表面チャネル型のＣＭ
ＯＳ構造の半導体装置を示す。
明の実施の形態２によるＣＭＯＳ構造の半導体装置の製
造方法を示している。以下、本実施の形態２のプロセス
フローを順に説明する。図１０に示すように、Ｐ型シリ
コン基板１の表面にトレンチ分離２を形成し、分離領域
２とその他の活性領域３、４とに分ける。写真製版とイ
オン注入により、活性領域Ｐウェル３、Ｎウェル４を形
成する。図１１に示すように、熱酸化によりゲート酸化
膜５を分離領域２と活性領域３、４に亘って形成し、続
いてゲート酸化膜５上にＰドープ多結晶シリコン層１３
を形成する。図１２に示すように、写真製版によりＰウ
ェル３領域側のＰドープ多結晶シリコン層１３上にレジ
ストマスク１６を残す。Ｎウェル４側のＰドープ多結晶
シリコン層１３上にホウ素２０を３０ＫｅＶ、５Ｅ１４
ｃｍ-2の注入条件でドープし、この領域のＰドープ多結
晶シリコン層１３内にＢを含ませる。ただし、Ｂ濃度は
もともとのＰドープ濃度よりは低く、Ｐ型になることは
ないようにする。図１３に示すように写真製版を行い、
レジストマスクを用いて、ゲートをエッチングする。そ
してＮチャネルＭＯＳＦＥＴのＬＤＤ領域８（Ｎ-）、
ＰチャネルＭＯＳＦＥＴのＬＤＤ領域９（Ｐ-）を写真
製版とイオン注入によりそれぞれ形成する。図１３にお
いて、ＮチャネルＭＯＳＦＥＴ側のゲートはＢを含むＰ
ドープ多結晶シリコン層１３（ゲート電極１３）とゲー
ト酸化膜５で構成され、ＰチャネルＭＯＳＦＥＴ側のゲ
ートはＢを含むＰドープ多結晶シリコン層１３（ゲート
電極１３）とゲート酸化膜５で構成されている。図１４
に示すように、ＣＶＤ酸化膜によりサイドウォール１０
を両側のゲート電極１３とゲート酸化膜５に形成し、Ｎ
チャネルＭＯＳＦＥＴのＮ+ソース・ドレイン領域１
１、ＰチャネルＭＯＳＦＥＴのＰ+ソースードレイン領
域１２を写真製版とイオン注入によりそれぞれ形成す
る。次に熱処理を８００℃、２０分施して、Ｐチャネル
ＭＯＳＦＥＴ領域側の多結晶シリコン層１３中のＢがゲ
ート酸化膜５中に拡散し、マイナス固定電荷１４を形成
するようにする。図１５は、以上の製造フローにより完
成した、シングルゲート構造でＮチャネルＭＯＳＦＥ
Ｔ、ＰチャネルＭＯＳＦＥＴとも表面チャネル型のＣＭ
ＯＳ構造の半導体装置を示す。
【００１４】以上より、実施の形態２によれば、シング
ルゲートを用いてかつ、表面チャネル型のＭＯＳＦＥＴ
で適正なＶｔｈが得られるので、デュアルゲートの問題
点である、プロセスフローの複雑さ、エッチングレート
が異なることによる残さやエッチング突き抜け等を避け
ることができる。さらに、表面チャネル型ＭＯＳＦＥＴ
を用いることができるので、埋め込みチャネル型ＭＯＳ
ＦＥＴよりも低Ｖｔｈを実現できる。
ルゲートを用いてかつ、表面チャネル型のＭＯＳＦＥＴ
で適正なＶｔｈが得られるので、デュアルゲートの問題
点である、プロセスフローの複雑さ、エッチングレート
が異なることによる残さやエッチング突き抜け等を避け
ることができる。さらに、表面チャネル型ＭＯＳＦＥＴ
を用いることができるので、埋め込みチャネル型ＭＯＳ
ＦＥＴよりも低Ｖｔｈを実現できる。
【００１５】実施の形態３．図１６から図２０は、本発
明の実施の形態３によるＣＭＯＳ構造の半導体装置の製
造方法を示している。以下、本実施の形態３のプロセス
フローを順に説明する。図１６に示すように、Ｐ型シリ
コン基板１の表面にトレンチ分離２を形成し、分離領域
２とその他の活性領域３、４とに分ける。写真製版とイ
オン注入により、活性領域Ｐウェル３、Ｎウェル４を形
成する。図１７に示すように、熱酸化によりゲート酸化
膜５を分離領域２と活性領域３、４に亘って形成し、続
いてゲート酸化膜５上にＢドープ多結晶シリコン層２１
を形成する。図１８に示すように、写真製版によりＮウ
ェル４側の領域のＢドープ多結晶シリコン層２１上にレ
ジストマスク１６を残す。Ｐウェル３側のＢドープ多結
晶シリコン層２１上に紫外線２２を照射し、この領域の
ゲート酸化膜５内にプラスの固定電荷２３を形成する。
図１９に示すように写真製版を行い、レジストマスクを
用いて、ゲートをエッチングする。そしてＮチャネルＭ
ＯＳＦＥＴのＬＤＤ領域８（Ｎ-）、ＰチャネルＭＯＳ
ＦＥＴのＬＤＤ領域９（Ｐ-）を写真製版とイオン注入
によりそれぞれ形成する。図１９において、Ｎチャネル
ＭＯＳＦＥＴ側のゲートはＢドープ多結晶シリコン層２
１（ゲート電極２１）とゲート酸化膜５で構成され、Ｐ
チャネルＭＯＳＦＥＴ側のゲートはＢドープ多結晶シリ
コン層２１（ゲート電極２１）とゲート酸化膜５で構成
されている。図２０に示すように、ＣＶＤ酸化膜により
サイドウォール１０を両側のゲート電極２１とゲート酸
化膜５に形成し、ＮチャネルＭＯＳＦＥＴのＮ+ソース
・ドレイン領域１１、ＰチャネルＭＯＳＦＥＴのＰ+ソ
ースードレイン領域１２を写真製版とイオン注入により
それぞれ形成し、シングルゲート構造でＮチャネルＭＯ
ＳＦＥＴ、ＰチャネルＭＯＳＦＥＴとも表面チャネル型
のＣＭＯＳ構造が完成する。
明の実施の形態３によるＣＭＯＳ構造の半導体装置の製
造方法を示している。以下、本実施の形態３のプロセス
フローを順に説明する。図１６に示すように、Ｐ型シリ
コン基板１の表面にトレンチ分離２を形成し、分離領域
２とその他の活性領域３、４とに分ける。写真製版とイ
オン注入により、活性領域Ｐウェル３、Ｎウェル４を形
成する。図１７に示すように、熱酸化によりゲート酸化
膜５を分離領域２と活性領域３、４に亘って形成し、続
いてゲート酸化膜５上にＢドープ多結晶シリコン層２１
を形成する。図１８に示すように、写真製版によりＮウ
ェル４側の領域のＢドープ多結晶シリコン層２１上にレ
ジストマスク１６を残す。Ｐウェル３側のＢドープ多結
晶シリコン層２１上に紫外線２２を照射し、この領域の
ゲート酸化膜５内にプラスの固定電荷２３を形成する。
図１９に示すように写真製版を行い、レジストマスクを
用いて、ゲートをエッチングする。そしてＮチャネルＭ
ＯＳＦＥＴのＬＤＤ領域８（Ｎ-）、ＰチャネルＭＯＳ
ＦＥＴのＬＤＤ領域９（Ｐ-）を写真製版とイオン注入
によりそれぞれ形成する。図１９において、Ｎチャネル
ＭＯＳＦＥＴ側のゲートはＢドープ多結晶シリコン層２
１（ゲート電極２１）とゲート酸化膜５で構成され、Ｐ
チャネルＭＯＳＦＥＴ側のゲートはＢドープ多結晶シリ
コン層２１（ゲート電極２１）とゲート酸化膜５で構成
されている。図２０に示すように、ＣＶＤ酸化膜により
サイドウォール１０を両側のゲート電極２１とゲート酸
化膜５に形成し、ＮチャネルＭＯＳＦＥＴのＮ+ソース
・ドレイン領域１１、ＰチャネルＭＯＳＦＥＴのＰ+ソ
ースードレイン領域１２を写真製版とイオン注入により
それぞれ形成し、シングルゲート構造でＮチャネルＭＯ
ＳＦＥＴ、ＰチャネルＭＯＳＦＥＴとも表面チャネル型
のＣＭＯＳ構造が完成する。
【００１６】図２１から図２３は、本実施の形態３によ
りＢドープ多結晶シリコンに表面チャネル型ＰＭＯＳＦ
ＥＴを形成してもＶｔｈが高くならない理由をエネルギ
ー・バンド図を用いて説明する。図２１は、フラットバ
ンド状態を示す。図２１に示すように、ゲート酸化膜５
中の固定電荷２３のために、Ｎウェル４のエネルギー・
バンドはフラットであってもゲート酸化膜５の中は電位
差を持っている。したがって、ゲート電極２１の電位と
Ｎウェル４のフェルミエネルギーＥｆとの間には電位差
がある。図２２は、Ｖｇ＝OＶの場合のエネルギー・バ
ンドの曲がりを示す。図２１に示すように、プラスの固
定電荷２３のために、エネルギー・バンドはチャネルが
ＯＮする方向へ曲げられている。図２３は、Ｖｇ＝Ｖｔ
ｈの場合のエネルギー・バンド図を示している。図２２
に示すようにＶｇ＝OＶでチャネルがＯＮする方向へエ
ネルギー・バンドが曲げられていたため、図２３に示す
ように、しきい値までにかけるゲート電位Ｖｇは低くて
すみ、０．６Ｖ程度のＶｔｈが得られる。
りＢドープ多結晶シリコンに表面チャネル型ＰＭＯＳＦ
ＥＴを形成してもＶｔｈが高くならない理由をエネルギ
ー・バンド図を用いて説明する。図２１は、フラットバ
ンド状態を示す。図２１に示すように、ゲート酸化膜５
中の固定電荷２３のために、Ｎウェル４のエネルギー・
バンドはフラットであってもゲート酸化膜５の中は電位
差を持っている。したがって、ゲート電極２１の電位と
Ｎウェル４のフェルミエネルギーＥｆとの間には電位差
がある。図２２は、Ｖｇ＝OＶの場合のエネルギー・バ
ンドの曲がりを示す。図２１に示すように、プラスの固
定電荷２３のために、エネルギー・バンドはチャネルが
ＯＮする方向へ曲げられている。図２３は、Ｖｇ＝Ｖｔ
ｈの場合のエネルギー・バンド図を示している。図２２
に示すようにＶｇ＝OＶでチャネルがＯＮする方向へエ
ネルギー・バンドが曲げられていたため、図２３に示す
ように、しきい値までにかけるゲート電位Ｖｇは低くて
すみ、０．６Ｖ程度のＶｔｈが得られる。
【００１７】以上より、実施の形態３によれば、シング
ルゲートを用いてかつ、表面チャネル型のＭＯＳＦＥＴ
で適正なＶｔｈが得られるので、デュアルゲートの問題
点である、プロセスフローの複雑さ、エッチングレート
が異なることによる残さやエッチング突き抜け等を避け
ることができる。さらに、表面チャネル型ＭＯＳＦＥＴ
を用いることができるので、埋め込みチャネル型ＭＯＳ
ＦＥＴよりも低Ｖｔｈを実現できる。
ルゲートを用いてかつ、表面チャネル型のＭＯＳＦＥＴ
で適正なＶｔｈが得られるので、デュアルゲートの問題
点である、プロセスフローの複雑さ、エッチングレート
が異なることによる残さやエッチング突き抜け等を避け
ることができる。さらに、表面チャネル型ＭＯＳＦＥＴ
を用いることができるので、埋め込みチャネル型ＭＯＳ
ＦＥＴよりも低Ｖｔｈを実現できる。
【発明の効果】以上説明したように、本発明の半導体装
置および製造方法によれば、ゲート酸化膜内に固定電荷
を形成することにより、シングルゲート構造で、かつ
Ｎ、Ｐ両方の型のトランジスタが表面チャネル型である
半導体装置およびその製造方法を提供することができ
る。
置および製造方法によれば、ゲート酸化膜内に固定電荷
を形成することにより、シングルゲート構造で、かつ
Ｎ、Ｐ両方の型のトランジスタが表面チャネル型である
半導体装置およびその製造方法を提供することができ
る。
【図１】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を説明するための断面構造図であ
る。
製造方法の第１工程を説明するための断面構造図であ
る。
【図２】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を説明するための断面構造図であ
る。
製造方法の第２工程を説明するための断面構造図であ
る。
【図３】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を説明するための断面構造図であ
る。
製造方法の第３工程を説明するための断面構造図であ
る。
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第４工程を説明するための断面構造図であ
る。
製造方法の第４工程を説明するための断面構造図であ
る。
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第５工程を説明するための断面構造図であ
る。
製造方法の第５工程を説明するための断面構造図であ
る。
【図６】 本発明の実施の形態１における半導体装置の
製造方法の第６工程を説明するための断面構造図であ
る。
製造方法の第６工程を説明するための断面構造図であ
る。
【図７】 本発明の実施の形態１における半導体装置の
動作を説明するためのフラットバンド状態のバンド図で
ある。
動作を説明するためのフラットバンド状態のバンド図で
ある。
【図８】 本発明の実施の形態１における半導体装置の
動作を説明するためのＶｇ＝OＶのバンド図である。
動作を説明するためのＶｇ＝OＶのバンド図である。
【図９】 本発明の実施の形態１における半導体装置の
動作を説明するためのＶｇ＝Ｖｔｈのバンド図である。
動作を説明するためのＶｇ＝Ｖｔｈのバンド図である。
【図１０】 本発明の実施の形態２における半導体装置
の製造方法の第１工程を説明するための断面構造図であ
る。
の製造方法の第１工程を説明するための断面構造図であ
る。
【図１１】 本発明の実施の形態２における半導体装置
の製造方法の第２工程を説明するための断面構造図であ
る。
の製造方法の第２工程を説明するための断面構造図であ
る。
【図１２】 本発明の実施の形態２における半導体装置
の製造方法の第３工程を説明するための断面構造図であ
る。
の製造方法の第３工程を説明するための断面構造図であ
る。
【図１３】 本発明の実施の形態２における半導体装置
の製造方法の第４工程を説明するための断面構造図であ
る。
の製造方法の第４工程を説明するための断面構造図であ
る。
【図１４】 本発明の実施の形態２における半導体装置
の製造方法の第５工程を説明するための断面構造図であ
る。
の製造方法の第５工程を説明するための断面構造図であ
る。
【図１５】 本発明の実施の形態２における半導体装置
の製造方法の第６工程を説明するための断面構造図であ
る。
の製造方法の第６工程を説明するための断面構造図であ
る。
【図１６】 本発明の実施の形態３における半導体装置
の製造方法の第１工程を説明するための断面構造図であ
る。
の製造方法の第１工程を説明するための断面構造図であ
る。
【図１７】 本発明の実施の形態３における半導体装置
の製造方法の第２工程を説明するための断面構造図であ
る。
の製造方法の第２工程を説明するための断面構造図であ
る。
【図１８】 本発明の実施の形態３における半導体装置
の製造方法の第３工程を説明するための断面構造図であ
る。
の製造方法の第３工程を説明するための断面構造図であ
る。
【図１９】 本発明の実施の形態３における半導体装置
の製造方法の第４工程を説明するための断面構造図であ
る。
の製造方法の第４工程を説明するための断面構造図であ
る。
【図２０】 本発明の実施の形態３における半導体装置
の製造方法の第５工程を説明するための断面構造図であ
る。
の製造方法の第５工程を説明するための断面構造図であ
る。
【図２１】 本発明の実施の形態３における半導体装置
の動作を説明するためのフラットバンド状態のバンド図
である。
の動作を説明するためのフラットバンド状態のバンド図
である。
【図２２】 本発明の実施の形態３における半導体装置
の動作を説明するためのＶｇ＝OＶのバンド図である。
の動作を説明するためのＶｇ＝OＶのバンド図である。
【図２３】 本発明の実施の形態３における半導体装置
の動作を説明するためのＶｇ＝Ｖｔｈのバンド図であ
る。
の動作を説明するためのＶｇ＝Ｖｔｈのバンド図であ
る。
【図２４】 従来の実施の形態における半導体装置の製
造方法の第１工程を説明するための断面構造図である。
造方法の第１工程を説明するための断面構造図である。
【図２５】 従来の実施の形態における半導体装置の製
造方法の第２工程を説明するための断面構造図である。
造方法の第２工程を説明するための断面構造図である。
【図２６】 従来の実施の形態における半導体装置の製
造方法の第３工程を説明するための断面構造図である。
造方法の第３工程を説明するための断面構造図である。
【図２７】 従来の実施の形態における半導体装置の製
造方法の第４工程を説明するための断面構造図である。
造方法の第４工程を説明するための断面構造図である。
【図２８】 従来の実施の形態における半導体装置の製
造方法の第５工程を説明するための断面構造図である。
造方法の第５工程を説明するための断面構造図である。
【図２９】 従来の実施の形態における半導体装置の製
造方法の第６工程を説明するための断面構造図である。
造方法の第６工程を説明するための断面構造図である。
【図３０】 従来の実施の形態における半導体装置の動
作を説明するためのフラットバンド状態のバンド図であ
る。
作を説明するためのフラットバンド状態のバンド図であ
る。
【図３１】 従来の実施の形態における半導体装置の動
作を説明するためのＶｇ＝OＶのバンド図である。
作を説明するためのＶｇ＝OＶのバンド図である。
【図３２】 従来の実施の形態における半導体装置の動
作を説明するためのＶｇ＝Ｖｔｈのバンド図である。
作を説明するためのＶｇ＝Ｖｔｈのバンド図である。
【図３３】 従来の実施の形態における半導体装置の動
作を説明するためのフラットバンド状態のバンド図であ
る。
作を説明するためのフラットバンド状態のバンド図であ
る。
【図３４】 従来の実施の形態における半導体装置の動
作を説明するためのＶｇ＝OＶのバンド図である。
作を説明するためのＶｇ＝OＶのバンド図である。
【図３５】 従来の実施の形態における半導体装置の動
作を説明するためのＶｇ＝Ｖｔｈのバンド図である。
作を説明するためのＶｇ＝Ｖｔｈのバンド図である。
l Ｐ型シリコン基板、 ２ トレンチ分離、 ３ Ｐ
ウエル、 ４ Ｎウェル、 ５ ゲート酸化膜、 ６
Ｎ+注入多結晶シリコン、 ７ Ｐ+注入多結晶シリコ
ン、 ８ Ｎ-ＬＤＤ、 ９ Ｐ―ＬＤＤ、 １０ サ
イドウォール、 １Ｉ Ｎ+ソースードレイン、 １２
Ｐ+ソース・ドレイン、 １３ Ｎ+ドープト多結晶シ
リコン、 １４ マイナス固定電荷、 ＩＳ ノンドー
プト多結晶シリコン、 １６ レジスト、 １７ Ｎ+
拡散層、 １８ Ｐイオン注入、 １９ Ｂイオン注
入、 ２１ Ｐ+ドープト多結晶シリコン、 ２０ Ｂ
イオン注入、 ２２ 紫外線照射、 ２３ プラス固定
電荷。
ウエル、 ４ Ｎウェル、 ５ ゲート酸化膜、 ６
Ｎ+注入多結晶シリコン、 ７ Ｐ+注入多結晶シリコ
ン、 ８ Ｎ-ＬＤＤ、 ９ Ｐ―ＬＤＤ、 １０ サ
イドウォール、 １Ｉ Ｎ+ソースードレイン、 １２
Ｐ+ソース・ドレイン、 １３ Ｎ+ドープト多結晶シ
リコン、 １４ マイナス固定電荷、 ＩＳ ノンドー
プト多結晶シリコン、 １６ レジスト、 １７ Ｎ+
拡散層、 １８ Ｐイオン注入、 １９ Ｂイオン注
入、 ２１ Ｐ+ドープト多結晶シリコン、 ２０ Ｂ
イオン注入、 ２２ 紫外線照射、 ２３ プラス固定
電荷。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 和伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F040 DB03 DC01 EC07 ED00 EF02 EK05 FA05 FB02 5F048 AA07 AA09 AC03 BA01 BB06 BB11 BB14 BE03 BG13 DA25
Claims (4)
- 【請求項１】 第一導電型の半導体基板と、 前記第一導電型の半導体基板の表面に形成された第一導
電型のウェルと、 前記第一導電型の半導体基板の表面に形成された第二導
電型のウェルと、 前記第一導電型のウェルと前記第二導電型のウェルとに
亘って熱酸化により形成されたゲート誘電膜と、 前記ゲート誘電膜上に形成された第二導電型の多結晶シ
リコン層と、 前記第二導電型の多結晶シリコン層をエッチングして形
成されたゲートと、 前記ゲートにＣＶＤ酸化膜により形成されたサイドウォ
ールと、 前記ゲート誘電膜中の第二導電型の固定電荷とを備えた
ことを特徴とする半導体装置。 - 【請求項２】 第一導電型の半導体基板の表面にトレン
チ分離を形成する工程と、 前記トレンチ分離領域と第一導電型のウェルおよび第二
導電型のウェルよりなる活性領域とを形成する工程と、 前記分離領域と前記活性領域とに亘って熱酸化によりゲ
ート誘電膜を形成する工程と、 前記ゲート誘電膜上に第二導電型の多結晶シリコン層を
形成する多結晶シリコン層形成工程と、 前記第二導電型の多結晶シリコン層をエッチングしてゲ
ートを形成する工程と、 ＣＶＤ酸化膜によりサイドウォールをゲートに形成する
サイドウォール形成工程と、 ゲートと第二導電型のウェルとの間に電位をかけ、基板
から第二導電型の電荷を高エネルギーで注入し、前記ゲ
ート誘電膜内に第二導電型の固定電荷を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記多結晶シリコン層形成工程の後
に、前記第一導電型のウェル側の第二導電型の多結晶シ
リコン層上にレジストマスクを残し、前記第二導電型の
ウェル側の第二導電型の多結晶シリコン層上にホウ素を
ドープする工程をさらに備え、 前記サイドウォール形成工程の後に、熱処理を施して、
前記第一導電型のウェル側の多結晶シリコン層中のホウ
素をゲート誘電膜中に拡散させて、第二導電型の固定電
荷を形成する工程をさらに備えたことを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項４】 前記多結晶シリコン層形成工程は、前記
ゲート誘電膜上に第一導電型の多結晶シリコン層を形成
し、前記多結晶シリコン層形成工程の後に、前記第一導
電型のウェル側の前記第一導電型の多結晶シリコン層上
に紫外線を照射して、前記第一導電型のウェル側のゲー
ト誘電膜内に第一導電型の固定電荷を形成する工程をさ
らに備えたことを特徴とする請求項２記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10346837A JP2000174135A (ja) | 1998-12-07 | 1998-12-07 | 半導体装置及びその製造方法 |
| US09/324,805 US6525380B2 (en) | 1998-12-07 | 1999-06-03 | CMOS with a fixed charge in the gate dielectric |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10346837A JP2000174135A (ja) | 1998-12-07 | 1998-12-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174135A true JP2000174135A (ja) | 2000-06-23 |
Family
ID=18386154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10346837A Withdrawn JP2000174135A (ja) | 1998-12-07 | 1998-12-07 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2000174135A (ja) |
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| KR20110000941A (ko) * | 2009-06-29 | 2011-01-06 | 주식회사 동부하이텍 | 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이 |
| KR20110000943A (ko) * | 2009-06-29 | 2011-01-06 | 주식회사 동부하이텍 | 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이 |
| WO2011007470A1 (ja) * | 2009-07-17 | 2011-01-20 | パナソニック株式会社 | 半導体装置およびその製造方法 |
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| JP3805750B2 (ja) * | 2003-01-21 | 2006-08-09 | 株式会社東芝 | 相補型電界効果トランジスタ及びその製造方法 |
| KR100660909B1 (ko) * | 2006-01-06 | 2006-12-26 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US8383443B2 (en) * | 2010-05-14 | 2013-02-26 | International Business Machines Corporation | Non-uniform gate dielectric charge for pixel sensor cells and methods of manufacturing |
| US8492286B2 (en) | 2010-11-22 | 2013-07-23 | International Business Machines Corporation | Method of forming E-fuse in replacement metal gate manufacturing process |
| JP7120192B2 (ja) * | 2019-09-17 | 2022-08-17 | 株式会社デンソー | 半導体装置 |
| CN110648907A (zh) * | 2019-09-29 | 2020-01-03 | 武汉新芯集成电路制造有限公司 | 一种栅极及其制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4866002A (en) * | 1985-11-26 | 1989-09-12 | Fuji Photo Film Co., Ltd. | Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof |
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| US5108940A (en) * | 1987-12-22 | 1992-04-28 | Siliconix, Inc. | MOS transistor with a charge induced drain extension |
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| US5250455A (en) * | 1990-04-10 | 1993-10-05 | Matsushita Electric Industrial Co., Ltd. | Method of making a nonvolatile semiconductor memory device by implanting into the gate insulating film |
| JPH06188413A (ja) * | 1992-12-17 | 1994-07-08 | Shin Etsu Handotai Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
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| KR100252545B1 (ko) * | 1996-12-20 | 2000-04-15 | 김영환 | 트랜지스터 및 그 제조방법 |
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-
1998
- 1998-12-07 JP JP10346837A patent/JP2000174135A/ja not_active Withdrawn
-
1999
- 1999-06-03 US US09/324,805 patent/US6525380B2/en not_active Expired - Fee Related
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| KR20110000941A (ko) * | 2009-06-29 | 2011-01-06 | 주식회사 동부하이텍 | 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이 |
| KR20110000943A (ko) * | 2009-06-29 | 2011-01-06 | 주식회사 동부하이텍 | 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이 |
| KR101585972B1 (ko) | 2009-06-29 | 2016-01-15 | 주식회사 동부하이텍 | 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이 |
| KR101598075B1 (ko) | 2009-06-29 | 2016-02-26 | 주식회사 동부하이텍 | 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이 |
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| Publication number | Publication date |
|---|---|
| US20020175380A1 (en) | 2002-11-28 |
| US6525380B2 (en) | 2003-02-25 |
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