KR20110000943A - 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이 - Google Patents

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Abstract

실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 반도체 기판의 상부에 나란히 형성된 제1도전형 웰 및 제2도전형 웰; 상기 제1도전형 웰 및 상기 제2도전형 웰 위에 각각 형성된 제1 게이트 및 제2 게이트; 상기 제1 게이트 일측의 상기 제1도전형 웰에 형성된 제2도전형 제1 이온주입영역 및 상기 제1 게이트 타측의 상기 제1도전형 웰에 형성된 제2도전형 제2 이온주입영역; 상기 제2 게이트 일측의 상기 제2도전형 웰에 형성된 제1도전형 제1 이온주입영역 및 상기 제2 게이트 타측의 상기 제2도전형 웰에 형성된 제1도전형 제2 이온주입영역을 포함한다.
실시예에 의하면, 반도체 메모리 소자가 셀렉트 NMOS TR과 플로팅 PMOS TR이 직렬로 연결된 싱글 게이트 구조로 구현됨으로써, 반도체 메모리 소자의 크기를 최소화하고 셀의 집적도를 증가시킬 수 있다.
반도체 메모리 소자, EPROM, 싱글 게이트, 워드라인, 비트라인, 공통소스라인

Description

싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이{Semiconductor memory device of single gate structure and semiconductor memory device array of single gate structure}
실시예는 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이에 관한 것이다.
일반적으로, EPROM(Erasable Programmable Read Only Memory)과 같은 반도체 메모리 소자는 플로팅 게이트(Floating gate), ONO(Oxide-Nitride-Oxide)층, 컨트롤 게이트(Control gate)가 적층된 다중 폴리 구조를 가지나, 공정의 단순함, 동작 우수성 등의 특성을 보이는 싱글 게이트(single gate) 구조에 대한 연구가 진행중이다.
도 1은 일반적인 싱글 게이트 구조의 반도체 메모리 소자를 프로그램하는 경우의 전압 인가 형태를 도시한 도면인데, 이하의 설명에서 인용된 반도체 메모리 소자는 EPROM인 것으로 한다.
상기 반도체 메모리 소자는 핫채널 전자 주입(Hot Channel Electron Injection) 방식으로 프로그램되며, N-웰(10; 컨트롤 게이트로 동작됨)에 프로그램 전압(Program Voltage; +Vp)이 인가되면 2개의 플로팅 게이트(20)의 커플링 비율(ratio)에 의하여 특정 전압이 유기된다.
상기 플로팅 게이트(20)에 유기된 전압은 NMOS(30) 채널 영역의 전위를 반전시키고, 상기 NMOS(30)의 드레인(31)에 소정 전압(VDS)이 인가되면 상기 드레인(31)으로부터 소스(32) 측으로 전류가 흐른다.
따라서, 상기 드레인(31) 접합 영역 부근에서 발생되는 핫채널 전자가 상기 플로팅 게이트(20)로 주입되어 상기 NMOS(30)의 문턱 전압이 높아질 수 있다.
도 2는 일반적인 싱글 게이트 구조의 반도체 메모리 소자의 데이터를 읽는(reading) 경우의 전압 인가 형태를 도시한 도면이다.
상기 N-웰(10)에 읽기 전압(Reading Voltage; +VR)을 인가하면, 상기 플로팅 게이트(20)에 특정 전압이 유기된다. 또한, 상기 NMOS(30)의 드레인(31)에 읽기 동작을 위한 드레인 전압(Positive Drain Voltage)를 인가하고 상기 소스(32)는 그라운드시킨다.
상기 플로팅 게이트(20)에 전자가 주입되어 있고 상기 NMOS(30)의 문턱 전압이 높은 프로그램 상태이면, 상기 플로팅 게이트(20)에 유기된 특정 전압으로도 상기 NMOS(30)를 턴온(turn-on)시킬 수 없으므로 전류가 흐르지 않는다.
또한, 상기 플로팅 게이트(20)로부터 전자가 빠져나가 있고 상기 NMOS(30)의 문턱 전압이 낮은 삭제 상태라면, 상기 플로팅 게이트(20)에 유기된 특정 전압으로 상기 NMOS(30)를 턴온시킬 수 있으므로 전류가 흐른다.
따라서, 각각의 경우에 따라 데이터를 읽을 수 있다.
이와 같은 일반적인 싱글 게이트 구조의 반도체 메모리 소자는 상기 NMOS(30)가 형성되어 프로그램/읽기 동작이 이루어지는 P-웰(40)이 반도체 기판과 전기적으로 연결되어 있다.
따라서, 도면에 도시되지 않았으나 상기 반도체 기판의 다른 영역에 소정 회로소자가 함께 구현되고, 이때 반도체 기판이 특정 음전위로 바이어스 된다면 상기 반도체 메모리 소자는 동작될 수 없다.
이렇게 반도체 기판이 음전위로 바이어스된 상태에서, 싱글 게이트 구조의 반도체 메모리 소자를 동작시키기 위하여 P-웰과 반도체 기판을 분리하는 Deep N-웰을 형성하는 방법이 있다.
그러나, 이때 싱글 게이트 구조의 반도체 메모리 소자의 워드 라인(word line) 역할을 하는 상기 N-웰(10)과 상기 Deep N-웰을 다시 분리시켜야 하므로 구현이 어렵고 동작이 불안정해지는 문제점이 있다.
또한, 상기 N-웰(10)은 상기 플로팅 게이트(20)를 특정 전위로 유기시키는 컨트롤 게이트로 기능되므로, 비트 라인(상기 NMOS(30)의 드레인(31)과 연결됨) 방향의 인접된 N-웰(10)과 격리되어야 한다.
따라서 반도체 메모리 소자의 셀(cell) 사이즈가 매우 커지고, 대용량 반도체 메모리 소자에 적용하기 힘들어지는 문제점이 있다.
실시예는 저전압 환경에서도 안정적으로 동작되고, 셀 사이즈 및 주변 회로 영역의 사이즈를 최소화할 수 있는 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이를 제공한다.
실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 반도체 기판의 상부에 나란히 형성된 제1도전형 웰 및 제2도전형 웰; 상기 제1도전형 웰 및 상기 제2도전형 웰 위에 각각 형성된 제1 게이트 및 제2 게이트; 상기 제1 게이트 일측의 상기 제1도전형 웰에 형성된 제2도전형 제1 이온주입영역 및 상기 제1 게이트 타측의 상기 제1도전형 웰에 형성된 제2도전형 제2 이온주입영역; 상기 제2 게이트 일측의 상기 제2도전형 웰에 형성된 제1도전형 제1 이온주입영역 및 상기 제2 게이트 타측의 상기 제2도전형 웰에 형성된 제1도전형 제2 이온주입영역을 포함한다.
실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자 어레이는 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자가 단위셀을 이루고, 상기 단위셀이 2×2 행렬을 이루어 4비트셀을 구성하며; 1행 1열의 제1 단위셀 및 1행 2열의 제2 단위셀은 X축 상에서 서로 마주하여 대칭 구조를 이루고, 2행 1열의 제3 단위셀 및 2행 2열의 제4 단위셀은 X축 상에서 서로 마주하여 대칭 구조를 이루며; 상기 제1 단위셀 및 상기 제3 단위셀은 Y축 상에서 나란히 배열되고, 상기 제2 단위셀 및 상기 제4 단위셀은 Y축 상에서 나란히 배열되는 것을 특징으로 한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 반도체 메모리 소자가 셀렉트 NMOS TR과 플로팅 PMOS TR이 직렬로 연결된 싱글 게이트 구조로 구현됨으로써, 반도체 메모리 소자의 크기를 최소화하고 셀의 집적도를 증가시킬 수 있다.
둘째, 반도체 메모리 소자의 프로그램, 리딩 동작이 저전압 환경에서도 안정적으로 이루어질 수 있으므로, 반도체 메모리 셀을 구동시키기 위한 주변회로를 단순화할 수 있고, 회로 영역의 사이즈를 최소화할 수 있다.
첨부된 도면을 참조하여 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준 으로 설명한다.
도 3은 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 상면도이고, 도 4는 도 3의 표시선 A-A'를 기준으로 한 실시에에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도이다.
이하, 도 3 내지 도 4를 참조하여 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자에 대하여 설명하는데, 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 EPROM인 것으로 한다.
도 3 및 도 4를 참조하면, 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 반도체 기판(100), 제1도전형 웰(105), 제2도전형 웰(110), 소자분리영역(115), 제2도전형 제1 이온주입영역(120), 제2도전형 제2 이온주입영역(125), 제1 게이트절연막(140), 제1 게이트(145), 제1도전형 제1 이온주입영역(130), 제1도전형 제2 이온주입영역(135), 제2 게이트절연막(150), 제2 게이트(155), 살리사이드 블럭층(Salicide blocking layer)(160), 제1탭(170), 제2탭(175), 제3탭(180), 제4탭(185)을 포함하여 구성된다.
도 3 및 도 4에 도시된 실시예에 따른 반도체 메모리 소자는 단위셀 영역만을 도시한 것이다.
이하, 설명의 편의를 위하여 상기 제1도전형 웰(105), 제2도전형 웰(110), 제2도전형 제1 이온주입영역(120), 제2도전형 제2 이온주입영역(125), 제1도전형 제1 이온주입영역(130), 제1도전형 제2 이온주입영역(135)은 각각 "P웰(105)", "N웰(110)", "N소스 영역(120)", "N드레인 영역(125)", "P소스 영역(130)", "P드레인 영역(135)"으로 지칭한다.
이하의 설명에서, 상기 제1도전형은 P타입을 의미하고, 상기 제2도전형은 N타입을 의미하는 것으로 하였으나, 그 반대의 타입으로 해석될 수도 있다.
이와 같은 실시예에 따른 반도체 메모리 소자는 셀렉트(select) 제2도전형 MOS 트랜지스터, 즉 셀렉트 NMOS TR"의 제1 영역(B)과, 플로팅(floating) 제1도전형 MOS 트랜지스터, 즉 "플로팅 PMOS TR"의 제2 영역(D)으로 구분될 수 있다.
상기 반도체 기판(100), 가령 P형 서브(sub) 기판의 상부에 상기 P웰(105)과 상기 N웰(110)이 나란히 형성된다. 이때, 상기 P웰(105)과 상기 N웰(110)은 동일한 깊이로 형성되는 것이 좋다.
상기 P웰(105)과 상기 N웰(110)은 상기 소자분리영역(115)에 의하여 이격될 수 있는데, 상기 소자분리영역(115)은 상기 P웰(105)과 N웰(110)을 완전히 이격시키거나 도 4에 도시된 것처럼 상측 일부만을 이격시킬 수도 있다.
상기 P웰(105)은 상기 제1 영역(B)을 이루는 베이스층이 되고, 상기 N웰(110)은 상기 제2 영역(D)을 이루는 베이스층이 된다.
상기 P웰(105)이 형성된 상기 반도체 기판(100) 위에 제1 게이트절연막(140)이 형성되고, 그 위로 제1 게이트(145)가 형성된다.
또한, 상기 제1 게이트(145) 일측의 상기 P웰(105) 상측에 상기 N소스 영역(120)이 형성되고, 상기 제1 게이트(145) 타측의 상기 P웰(105) 상측에 상기 N드레인 영역(125)이 형성된다.
상기 N웰(110)이 형성된 상기 반도체 기판(100) 위에 제1 게이트절연막(150) 이 형성되고, 그 위로 제2 게이트(155)가 형성된다.
또한, 상기 제2 게이트(155) 일측의 상기 N웰(110) 상측에 상기 P소스 영역(130)이 형성되고, 상기 제2 게이트(155) 타측의 상기 N웰(110) 상측에 상기 P드레인 영역(135)이 형성된다.
이와 같이 하여, 제1 영역(B)의 셀렉트 NMOS TR과 제2 영역(D)의 플로팅 PMOS TR가 형성되는데, 각각의 트랜지스터 영역에는 LDD(Lightly doped drain) 영역, 사이드월, 스페이서 등의 구조물이 더 포함될 수 있음은 물론이다.
상기 살리사이드 블럭층(160)은 상기 제2 게이트(155)를 적어도 포함하여 상기 제2 게이트(155) 위에 형성되며, 상기 제2 게이트(155)에 살리사이드가 형성되는 것을 방지한다.
상기 N드레인 영역(125)과 상기 P소스 영역(130)은 상기 소자분리영역(115)에 의하여 이격된다.
상기 제1탭(170), 상기 제2탭(175), 상기 제3탭(180), 상기 제4탭(185)은 각각 상기 N소스 영역(120), 상기 N드레인 영역(125), 상기 P소스 영역(130), 상기 P드레인 영역(135) 위에 형성되며, 전압 인가시 전극으로 이용되거나 본딩 패드로 이용될 수 있다.
이하, 실시예에 따른 반도체 메모리 소자의 프로그램(program) 동작, 리딩(reading) 동작에 대하여 설명하면 다음과 같다.
상기 N소스 영역(120)은 비트 라인(BL; Bit Line)과 연결되고, 상기 N드레인 영역(125)은 상기 P소스 영역(130)과 별도의 라인(C)을 통하여 연결된다.
또한, 상기 제1 게이트(145)는 워드 라인(WL; Word Line)과 연결되고, 상기 제2 게이트(155)는 플로팅되며, 상기 P드레인 영역(135)은 공통 소스 라인(CSL; Common Source Line)과 연결된다.
따라서, 실시예에 따른 반도체 메모리 소자의 단위셀은 제1 영역(B)의 셀렉트 NMOS TR과 제2 영역(D)의 플로팅 PMOS TR이 직렬로 연결된 구조를 가지게 된다.
실시예에 따른 반도체 메모리 소자의 단위셀이 프로그램되는 경우, 상기 공통 소스 라인과 연결된 상기 P드레인 영역(135)과 상기 N웰(110)에 양전위의 제1전압(Vpp; Positive Program Vlotage)을 인가하고, 상기 워드 라인과 연결된 상기 제1 게이트(145)에 양전위의 제2전압(Vwlp; Program Word Line Voltage)을 인가한다.
상기 비트 라인과 연결된 상기 N소스 영역(120)과 상기 P웰(105)은 약 0V가 인가된다.
이때, 상기 제2 게이트(155)와 상기 P소스 영역(130) 사이에 제1 커플링 커패시턴스가 존재하고, 상기 제2 게이트(155)와 상기 P드레인 영역(135) 사이에 제2 커플링 커패시턴스가 존재하며, 상기 P소스 영역(130)과 상기 P드레인 영역(135) 사이의 채널 영역과 상기 제2 게이트(155) 사이에 제3 커플링 커패시턴스가 존재한다.
이와 같은 바이어스(Bias) 조건에 의하면, 상기 N웰(110)과 상기 P드레인 영역(135)에 인가된 상기 제1전압에 의하여 상기 제3 커플링 커패시턴스가 상대적으로 커지며, 상기 제2 게이트(155)에 소정의 양전위의 제3전압(Positive Voltage)이 발생된다.
상기 제3전압의 영향에 의하여, 상기 제2 영역(D)의 플로팅 PMOS TR이 턴온(Turn-on)되고, 상기 제2전압에 의하여 상기 제1 영역(B)의 셀렉트 NMOS TR도 턴온됨으로써, 상기 P드레인 영역(135), 즉 상기 공통 소스 라인으로부터 상기 N소스 영역(120), 즉 상기 비트 라인으로 전류가 흐른다.
이와 같이, 상기 제1 영역(B)의 셀렉트 NMOS TR과 상기 제2 영역(D)의 플로팅 PMOS TR이 함께 턴온되면 상기 플로팅 PMOS TR의 상기 P드레인 영역(135) 부근에서 CHEI(Channel Hot Electron Injection) 현상이 발생하고, 상기 제2 게이트(155)에 전자가 추가적으로 주입된다.
이로 인하여, 상기 플로팅 PMOS TR의 문턱 전압(Threshold Voltage)가 낮아지고, 상기 플로팅 PMOS TR은 더욱 강하게 턴온되어 상기 CHEI 현상이 지속되며 상기 플로팅 PMOS TR의 문턱 전압은 계속 낮아질 수 있다. 따라서, 실시예에 따른 반도체 메모리 소자의 프로그래밍 시간을 증가시킬수록 상기 제2 영역(D)의 플로팅 PMOS TR의 문턱전압이 낮아지는 현상을 유도할 수 있다.
참고로, 상기 플로팅 PMOS TR의 문턱전압이 낮아지는 것은 상기 셀렉트 NMOS TR의 문턱전압이 높아지는 것으로 해석될 수 있다.
따라서, 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 프로그램될 수 있다.
한편, 실시예에 따른 반도체 메모리 소자의 단위셀이 리딩되는 경우, 상기 공통 소스 라인과 연결된 상기 P드레인 영역(135)과 상기 N웰(110)에 양전위의 제4 전압(Vpr; Positive Reading Vlotage)을 인가하고, 상기 워드 라인과 연결된 상기 제1 게이트(145)에 양전위의 제5전압(Vwlr; Reading Word Line Voltage)을 인가한다.
상기 비트 라인과 연결된 상기 N소스 영역(120)과 상기 P웰(105)은 약 0V가 인가된다.
이때, 상기 제4전압(Vpr)은 상기 제1전압(Vpp)보다 낮아야 한다.
실시예에 따른 반도체 메모리 소자가 리딩되는 경우 역시 상기 제1 커플링 커패시턴스, 상기 제2 커플링 커패시턴스, 상기 제3 커플링 커패시턴스가 작용되며, 이와 같은 바이어스 조건에 의하면, 상기 N웰(110)과 상기 P드레인 영역(135)에 인가된 상기 제4전압에 의하여 상기 제3 커플링 커패시턴스가 상대적으로 커지며, 상기 제2 게이트(155)에 소정의 양전위의 제6전압(Positive Voltage)이 발생된다.
첫째, 상기 제2 영역(D)의 플로팅 PMOS TR이 프로그램된 상태, 즉 상기 제2 게이트(155)에 전자가 주입되어 있는 상태면, 전술한 바와 같이 상기 플로팅 PMOS TR의 문턱전압이 매우 낮으므로 턴온되고, 상기 셀렉트 NMOS TR 역시 상기 제5전압에 의하여 턴온된다.
따라서, 상기 P드레인 영역(135), 즉 상기 공통 소스 라인으로부터 상기 N소스 영역(120), 즉 상기 비트 라인으로 전류가 흐르며, 상기 비트 라인의 전류를 읽음으로써 실시예에 따른 반도체 메모리 소자가 프로그램된 상태(가령, "1")임을 알 수 있다.
둘째, 상기 제2 영역(D)의 플로팅 PMOS TR이 프로그램되지 않은 상태, 즉 상기 제2 게이트(155)에 전자가 주입되어 있지 않은 초기 상태면, 상기 플로팅 PMOS TR의 문턱전압이 높으므로(상기 셀렉트 NMOS TR의 문턱전압이 낮으므로) 턴 오프(turn off)되고, 상기 공통 소스 라인으로부터 상기 비트 라인으로 전류가 흐르지 않게 된다. 따라서, 상기 비트 라인의 단락 상태를 읽음으로써 실시예에 따른 반도체 메모리 소자가 프로그램되지 않은 상태(가령, "0")임을 알 수 있다.
참고로, 실시예에 따른 반도체 메모리 소자가 리딩되는 경우, 상기 제1전압과 상기 제4전압의 크기는 일정 수치로 한정될 필요는 없으나, 상기 제4전압이 상기 제1전압보다 낮게 인가되는 상기 조건은 반드시 충족되어야 한다.
도 5는 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 단위셀(A)이 어레이(array)를 이룬 형태를 도시한 상면도이다.
도 5를 참조하면, 실시예에 따른 반도체 메모리 소자의 단위셀(A1, A2, A3, A4)은 4개로 구비되어 2×2 행렬을 이루고 4비트(bit)셀을 구성할 수 있다.
상기 4비트셀의 X축 상에서 인접된 제1 단위셀(A1) 및 제2 단위셀(A2), 그리고 제3 단위셀(A3) 및 제4 단위셀(A4)은 서로 마주하여 대칭되는 구조를 가지며, Y축 상에서 인접된 제1 단위셀(A1) 및 제3 단위셀(A3), 그리고 제2 단위셀(A2) 및 제4 단위셀(A4)은 나란히 배열된 구조를 가진다.
상기 제1 단위셀(A1)과 상기 제3 단위셀(A3)의 상기 N소스 영역(120)은 상기 4비트셀의 일측 끝단에 형성되고, 상하측으로 서로 이격된다.
상기 제2 단위셀(A2)과 상기 제4 단위셀(A4)의 상기 N소스 영역(120)은 상기 4비트셀의 타측 끝단에 형성되고, 상하측으로 서로 이격된다.
상기 제1 단위셀(A1)의 N드레인 영역(125)과 상기 제3 단위셀(A3)의 N드레인 영역(125)은 서로 이격되고, 상기 제2 단위셀(A2)의 N드레인 영역(125)과 상기 제4 단위셀(A4)의 N드레인 영역(125)은 서로 이격된다.
또한, 상기 제1 단위셀(A1)과 상기 제3 단위셀(A3)의 상기 제1 게이트(145)는 서로 연결되고, 상기 제2 단위셀(A2)과 상기 제4 단위셀(A4)의 상기 제1 게이트(145)는 서로 연결될 수 있다.
상기 제1 단위셀(A1)과 상기 제2 단위셀(A2)의 P드레인 영역(135)은 공유되고, 상기 제3 단위셀(A3)과 상기 제4 단위셀(A4)의 P드레인 영역(135)은 공유된다.
그리고, 상기 제1 단위셀(A1)과 상기 제2 단위셀(A2)의 공유된 상기 플로팅 PMOS TR과 상기 제3 단위셀(A3)과 상기 제4 단위셀(A4)의 공유된 상기 플로팅 PMOS TR은 서로 상하측으로 연결된 구조를 갖는다.
이와 같은 구조의 상기 4비트셀은 다시 반복적으로 어레이를 이룸으로써 대용량의 반도체 메모리 소자를 구성할 수 있다.
상기 4비트셀에 전압이 인가되어 동작되는 경우를 설명하면 다음과 같다.
도 6은 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자가 4비트셀을 구성한 경우의 등가 회로를 도시한 회로도이다.
도 6을 참조하면, 상기 제1 단위셀(A1)과 상기 제2 단위셀(A2)의 공유된 P드레인 영역(135)과 상기 제3 단위셀(A3)과 상기 제4 단위셀(A4)의 공유된 P드레인 영역(135)은 공통 소스 라인(CSL)과 연결된다.
또한, 상기 제1 단위셀(A1)과 상기 제3 단위셀(A3)의 N소스 영역(120)은 제1 비트라인(BL_0)과 연결되고, 상기 제2 단위셀(A2)과 상기 제4 단위셀(A4)의 N소스 영역(135)은 제2 비트라인(BL_1)과 연결된다.
그리고, 상기 제1 단위셀(A1)과 상기 제3 단위셀(A3)의 제1 게이트(145)와 상기 제2 단위셀(A2)과 상기 제4 단위셀(A4)의 제1 게이트(145)는 각각 제1 워드라인(WL_0)과 제2 워드라인(WL_1)과 연결된다.
첫째, 상기 4비트셀을 프로그램시키는 경우에 대하여 설명한다.
상기 4비트셀을 구성하는 4개의 단위셀 중 상기 제1 단위셀(A1)을 선택하여 프로그램시키기 위해서는 다음과 같은 바이어스(vias) 전압을 인가한다.
라인 명칭 전압 수치
제1 워드라인(WL_0) 제2 전압
제2 워드라인(WL_1) 0V
제1 비트라인(BL_0) 0V
제2 비트라인(BL_1) 제1 전압
공통 소스 라인(CSL) 제1 전압
N웰(110) 제1 전압(제4 전압보다 낮아야 함)
P웰(105) 0V
이와 같이 바이어스 전압이 인가되면, 상기 제1 단위셀(A1)의 상기 셀렉트 NMOS TR과 상기 플로팅 PMOS TR이 모두 턴온되고, CHEI 현상에 의하여 상기 플로팅 PMOS TR의 상기 제2 게이트(155)에 전자가 주입되어 문턱 전압이 낮아짐으로써 전술한 바와 같이 프로그램 동작이 수행된다.
상기 제2 단위셀(A2)과 상기 제3 단위셀(A3)의 경우 상기 셀렉트 NMOS TR이 턴오프되고, 상기 제4 단위셀(A4)의 경우 상기 셀렉트 NMOS TR이 턴오프되어 프로그램 동작이 일어나지 않는다.
따라서, 상기 제1 단위셀(A1)만이 선택적으로 프로그램될 수 있다.
이와 같이, 상기 제1 워드라인(WL_0)과 상기 제2 워드라인(WL_1)에 상기 제2 전압과 0V를 조합적으로 인가하고, 상기 제1 비트라인(BL_0)과 상기 제2 비트라인(BL_1)에 상기 제1 전압과 0V를 조합적으로 인가함으로써 상기 4개의 단위셀 중 어느 하나의 단위셀을 선택하여 프로그램시킬 수 있다.
둘째, 상기 4비트셀을 리딩하는 경우에 대하여 설명한다.
상기 4비트셀을 구성하는 4개의 단위셀 중 상기 제1단위셀(A1)을 선택하여 리딩하기 위해서는 다음과 같은 바이어스 전압을 인가한다.
라인 명칭 전압 수치
제1 워드라인(WL_0) 제5 전압
제2 워드라인(WL_1) 0V
제1 비트라인(BL_0) 0V
제2 비트라인(BL_1) 제4 전압
공통 소스 라인(CSL) 제4 전압
N웰(110) 제4 전압(제1 전압보다 높아야 함)
P웰(105) 0V
이와 같이 바이어스 전압이 인가되면, 상기 제1 단위셀(A1)의 상기 셀렉트 NMOS TR은 턴온되고, 상기 플로팅 PMOS TR이 프로그램된 상태이면 상기 플로팅 PMOS TR도 턴온되어 프로그램 상태, 즉 "1" 상태를 읽게 된다.
상기 플로팅 PMOS TR이 프로그램되지 않은 상태이면 상기 플로팅 PMOS TR이 턴오프되고, 프로그램되지 않은 상태, 즉 "0" 상태를 읽게 된다.
상기 제2 단위셀(A2)과 상기 제3 단위셀(A3)의 경우 상기 셀렉트 NMOS TR이 턴오프되고, 상기 제4 단위셀(A4)의 경우 상기 셀렉트 NMOS TR이 턴오프되어 리딩 동작이 일어나지 않는다.
따라서, 상기 제1 단위셀(A1)만이 선택적으로 리딩될 수 있다.
이와 같이, 상기 제1 워드라인(WL_0)과 상기 제2 워드라인(WL_1)에 상기 제5 전압과 0V를 조합적으로 인가하고, 상기 제1 비트라인(BL_0)과 상기 제2 비트라인(BL_1)에 상기 제4 전압과 0V를 조합적으로 인가함으로써 상기 4개의 단위셀 중 어느 하나의 단위셀을 선택하여 리딩할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 일반적인 싱글 게이트 구조의 반도체 메모리 소자를 프로그램하는 경우의 전압 인가 형태를 도시한 도면.
도 2는 일반적인 싱글 게이트 구조의 반도체 메모리 소자의 데이터를 읽는 경우의 전압 인가 형태를 도시한 도면.
도 3은 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 상면도.
도 4는 도 3의 표시선 A-A'를 기준으로 한 실시에에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도.
도 5는 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 단위셀(A)이 어레이(array)를 이룬 형태를 도시한 상면도.
도 6은 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자가 4비트셀을 구성한 경우의 등가 회로를 도시한 회로도.

Claims (20)

  1. 반도체 기판의 상부에 나란히 형성된 제1도전형 웰 및 제2도전형 웰;
    상기 제1도전형 웰 및 상기 제2도전형 웰 위에 각각 형성된 제1 게이트 및 제2 게이트;
    상기 제1 게이트 일측의 상기 제1도전형 웰에 형성된 제2도전형 제1 이온주입영역 및 상기 제1 게이트 타측의 상기 제1도전형 웰에 형성된 제2도전형 제2 이온주입영역;
    상기 제2 게이트 일측의 상기 제2도전형 웰에 형성된 제1도전형 제1 이온주입영역 및 상기 제2 게이트 타측의 상기 제2도전형 웰에 형성된 제1도전형 제2 이온주입영역을 포함하는 싱글 게이트 구조의 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1도전형 웰 및 상기 제2도전형 웰을 완전히 이격시키거나
    상기 제1도전형 웰 및 상기 제2도전형 웰의 상측 경계면 일부에 형성되어 상기 제2도전형 제1 이온주입영역 및 상기 제2도전형 제2 이온주입영역을 상기 제1도전형 제1 이온주입영역 및 상기 제1도전형 제2 이온주입영역과 이격시키는 소자분리영역을 포함하는 싱글 게이트 구조의 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 게이트, 상기 제2 게이트 중 적어도 하나의 밑에 형성된 게이트절연막;
    상기 제1 게이트, 상기 제2 게이트 중 적어도 하나의 측면에 형성된 사이드월, 스페이서; 및
    상기 제1 게이트, 상기 제2 게이트 중 적어도 하나의 측면의 상기 반도체 기판 상부에 형성된 LDD 영역 중 적어도 하나 이상의 구조물이 더 포함된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제2도전형 제1 이온주입영역, 상기 제2도전형 제2 이온주입영역, 상기 제1도전형 제1 이온주입영역, 상기 제1도전형 제2 이온주입영역 중 적어도 하나의 영역 위에 형성되고, 전압 인가시 전극으로 이용되거나 본딩 패드로 이용되는 하나 이상의 패드를 포함하는 싱글 게이트 구조의 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제1도전형 웰, 상기 제1 게이트, 상기 제2도전형 제1 이온주입영역 및 상기 제2도전형 제2 이온주입영역은 셀렉트(select) 제2도전형 트랜지스터를 구성하고,
    상기 제2도전형 웰, 상기 제2 게이트, 상기 제1도전형 제1 이온주입영역 및 상기 제1도전형 제2 이온주입영역은 플로팅(floating) 제1도전형 트랜지스터를 구 성하는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제2도전형 제1 이온주입영역은 비트 라인과 연결되고, 상기 제2도전형 제2 이온주입영역은 상기 제1도전형 제1 이온주입영역과 연결되며, 상기 제1 게이트는 워드 라인과 연결되고, 상기 제1도전형 제2 이온주입영역은 공통 소스 라인과 연결되며, 상기 제2 게이트는 플로팅된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 제2도전형 제1 이온주입영역은 비트 라인과 연결되고, 상기 제2도전형 제2 이온주입영역은 상기 제1도전형 제2 이온주입영역과 연결되며, 상기 제1 게이트는 워드 라인과 연결되고, 상기 제1도전형 제1 이온주입영역은 공통 소스 라인과 연결되며, 상기 제2 게이트는 플로팅된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제2도전형 제2 이온주입영역은 비트 라인과 연결되고, 상기 제2도전형 제1 이온주입영역은 상기 제1도전형 제1 이온주입영역과 연결되며, 상기 제1 게이트는 워드 라인과 연결되고, 상기 제1도전형 제2 이온주입영역은 공통 소스 라인과 연결되며, 상기 제2 게이트는 플로팅된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제2도전형 제2 이온주입영역은 비트 라인과 연결되고, 상기 제2도전형 제1 이온주입영역은 상기 제1도전형 제2 이온주입영역과 연결되며, 상기 제1 게이트는 워드 라인과 연결되고, 상기 제1도전형 제1 이온주입영역은 공통 소스 라인과 연결되며, 상기 제2 게이트는 플로팅된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  10. 제6항 내지 제9항 중 어느 하나의 항에 있어서,
    상기 공통 소스 라인 및 상기 제2도전형 웰에 양전위의 제1전압(Vpp; Positive Program Vlotage)이 인가되고, 상기 워드 라인에 양전위의 제2전압(Vwlp; Program Word Line Voltage)이 인가되며, 상기 비트 라인 및 상기 제1도전형 웰에 0V가 인가됨으로써 프로그램되고,
    상기 제1전압은, 리딩(reading)시 상기 공통 소스 라인 및 상기 제2도전형 웰에 인가되는 양전위의 제4전압(Vpp; Positive Reading Vlotage)보다 높은 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  11. 제6항 내지 제9항 중 어느 하나의 항에 있어서,
    상기 공통 소스 라인 및 상기 제2도전형 웰에 양전위의 제4전압(Vpr; Positive Reading Vlotage)이 인가되고, 상기 워드 라인에 양전위의 제5전압(Vwlr; Reading Word Line Voltage)이 인가되며, 상기 비트 라인 및 상기 제1도전형 웰에 0V가 인가됨으로써 리딩(reading)되고,
    상기 제4전압은, 프로그램시 상기 공통 소스 라인 및 상기 제2도전형 웰에 인가되는 양전위의 제1전압(Vpp; Positive Program Vlotage)보다 낮은 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  12. 싱글 게이트 구조의 반도체 메모리 소자가 단위셀을 이루고, 상기 단위셀이 2×2 행렬을 이루어 4비트셀을 구성하며;
    1행 1열의 제1 단위셀 및 1행 2열의 제2 단위셀은 X축 상에서 서로 마주하여 대칭 구조를 이루고, 2행 1열의 제3 단위셀 및 2행 2열의 제4 단위셀은 X축 상에서 서로 마주하여 대칭 구조를 이루며;
    상기 제1 단위셀 및 상기 제3 단위셀은 Y축 상에서 나란히 배열되고, 상기 제2 단위셀 및 상기 제4 단위셀은 Y축 상에서 나란히 배열되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자 어레이.
  13. 제12항에 있어서,
    상기 싱글 게이트 구조의 반도체 메모리 소자는 상기 1항의 싱글 게이트 구조의 반도체 메모리 소자인 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자 어레이.
  14. 제12항에 있어서,
    상기 제1 단위셀 및 상기 제3 단위셀의 상기 제2도전형 제1 이온주입영역은 상하측으로 이격되거나,
    상기 제2 단위셀 및 상기 제4 단위셀의 상기 제2도전형 제1 이온주입영역은 상하측으로 이격된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자 어레이.
  15. 제12항에 있어서,
    상기 제1 단위셀 및 상기 제3 단위셀의 상기 제1 게이트는 전기적으로 연결되고,
    상기 제2 단위셀 및 상기 제4 단위셀의 상기 제1 게이트는 전기적으로 연결된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자 어레이.
  16. 제12항에 있어서,
    상기 제1 단위셀 및 상기 제3 단위셀의 상기 제2도전형 제2 이온주입영역은 상하측으로 이격되고,
    상기 제2 단위셀 및 상기 제4 단위셀의 상기 제2도전형 제2 이온주입영역은 상하측으로 이격된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자 어 레이.
  17. 제12항에 있어서,
    상기 제1 단위셀 및 상기 제2 단위셀의 상기 제1도전형 제2 이온주입영역은 공유되고,
    상기 제3 단위셀 및 상기 제4 단위셀의 상기 제1도전형 제2 이온주입영역은 공유며,
    상기 제1 단위셀 및 상기 제2 단위셀의 상기 공유된 제1도전형 제2 이온주입영역과 상기 제3 단위셀 및 상기 제4 단위셀의 상기 고유된 제1도전형 제2 이온주입영역은 전기적으로 연결된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자 어레이.
  18. 제12항에 있어서,
    상기 제1 단위셀과 상기 제2 단위셀의 상기 제2도전형 웰은 연결되고,
    상기 제3 단위셀과 상기 제4 단위셀의 상기 제2도전형 웰은 연결되며,
    상기 제1 단위셀과 상기 제2 단위셀의 제2 게이트, 제1도전형 제1 이온주입영역은, 상기 제3 단위셀과 상기 제4 단위셀의 제2 게이트, 제1도전형 제1 이온주입영역과 상하측으로 이격된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자 어레이.
  19. 제12항에 있어서,
    상기 제1 단위셀과 상기 제2 단위셀의 상기 제2도전형 제1 이온주입영역은 제1 비트라인과 연결되고,
    상기 제3 단위셀과 상기 제4 단위셀의 상기 제2도전형 제1 이온주입영역은 제2 비트라인과 연결되며,
    상기 제1 단위셀 내지 상기 제4 단위셀의 상기 제1도전형 제2 이온주입영역은 공통 소스 라인과 연결되고,
    상기 제1 단위셀 내지 상기 제4 단위셀의 상기 제2도전형 제2 이온주입영역과 상기 제1도전형 제1 이온주입영역은 각각 연결되며,
    상기 제1 단위셀과 상기 제3 단위셀의 상기 제1 게이트는 제1 워드라인과 연결되고,
    상기 제2 단위셀과 상기 제4 단위셀의 상기 제1 게이트는 제2 워드라인과 연결되며,
    상기 제1 단위셀 내지 상기 제4 단위셀의 상기 제2 게이트는 플로팅된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자 어레이.
  20. 제12항에 있어서,
    상기 제1 단위셀과 상기 제2 단위셀의 상기 제2도전형 제1 이온주입영역은 제1 비트라인과 연결되고,
    상기 제3 단위셀과 상기 제4 단위셀의 상기 제2도전형 제1 이온주입영역은 제2 비트라인과 연결되며,
    상기 제1 단위셀 내지 상기 제4 단위셀의 상기 제1도전형 제1 이온주입영역은 공통 소스 라인과 연결되고,
    상기 제1 단위셀 내지 상기 제4 단위셀의 상기 제2도전형 제2 이온주입영역과 상기 제1도전형 제2 이온주입영역은 각각 연결되며,
    상기 제1 단위셀과 상기 제3 단위셀의 상기 제1 게이트는 제1 워드라인과 연결되고,
    상기 제2 단위셀과 상기 제4 단위셀의 상기 제1 게이트는 제2 워드라인과 연결되며,
    상기 제1 단위셀 내지 상기 제4 단위셀의 상기 제2 게이트는 플로팅된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자 어레이.
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