JPH07302805A - エレベーテッド・ゲート（ｅｌｅｖａｔｅｄ ｇａｔｅ）電界効果トランジスタ構造およびその製造方法 - Google Patents
エレベーテッド・ゲート（ｅｌｅｖａｔｅｄ ｇａｔｅ）電界効果トランジスタ構造およびその製造方法Info
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Abstract
(57)【要約】
【目的】 降伏電圧−電流特性が改善された自己整合ゲ
ートを有する電界効果トランジスタおよびその製造方法
を提供する。 【構成】 電界効果トランジスタ（１０）には基板（１
２）内に活性層（１６）が形成されている。前記活性層
（１６）で形成されたエレベーテッド・プラットフォー
ム（１８）上にゲート（２０）を配置する。前記エレベ
ーテッド・プラットフォーム（１８）は、前記ゲート
（２０）のいずれかの側の前記活性領域（１３）の上面
（３４，３６）よりも、前記ゲート（２０）の底面（２
１）を高くする。前記トランジスタ（１０）の製造方法
は、前記ゲート（２０）の両側の活性領域表面（４４）
をエッチングし、前記ゲート（２０）の底面（２１）
が、周囲の活性領域（１３）の上面（３４）よりも高く
なるように、エレベーテッド・プラットフォーム（１
８）を形成する。前記ゲート（２０）自体および／また
はパターニングされたフォトレジスト層（１１６）は、
このエッチングを行うためのマスクとして用いることが
できる。
ートを有する電界効果トランジスタおよびその製造方法
を提供する。 【構成】 電界効果トランジスタ（１０）には基板（１
２）内に活性層（１６）が形成されている。前記活性層
（１６）で形成されたエレベーテッド・プラットフォー
ム（１８）上にゲート（２０）を配置する。前記エレベ
ーテッド・プラットフォーム（１８）は、前記ゲート
（２０）のいずれかの側の前記活性領域（１３）の上面
（３４，３６）よりも、前記ゲート（２０）の底面（２
１）を高くする。前記トランジスタ（１０）の製造方法
は、前記ゲート（２０）の両側の活性領域表面（４４）
をエッチングし、前記ゲート（２０）の底面（２１）
が、周囲の活性領域（１３）の上面（３４）よりも高く
なるように、エレベーテッド・プラットフォーム（１
８）を形成する。前記ゲート（２０）自体および／また
はパターニングされたフォトレジスト層（１１６）は、
このエッチングを行うためのマスクとして用いることが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、半導体素子
に関し、特に、降伏電圧を改善した電界効果トランジス
タ、およびかかるトランジスタを形成する製造方法に関
するものである。
に関し、特に、降伏電圧を改善した電界効果トランジス
タ、およびかかるトランジスタを形成する製造方法に関
するものである。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）の設計
において、素子の飽和ドレイン−ソース電流（Ｉdss）
を増大させ、しかもそれに対応する当該素子のゲート−
ドレイン間降伏電圧（ＢＶgd0）の低下を起こさないよ
うにすることが望ましい場合が多い。しかしながら、金
属半導体ＦＥＴ（ＭＥＳＥＦＴ）のような典型的なＦＥ
Ｔの設計においては、一般的に、降伏電圧の増大はＩ
dssの低下という犠牲によって初めてなし得ることであ
るという基本的な制限がある。同様に、Ｉdssは、通常
降伏電圧の低下という犠牲の下に増大することができ
る。
において、素子の飽和ドレイン−ソース電流（Ｉdss）
を増大させ、しかもそれに対応する当該素子のゲート−
ドレイン間降伏電圧（ＢＶgd0）の低下を起こさないよ
うにすることが望ましい場合が多い。しかしながら、金
属半導体ＦＥＴ（ＭＥＳＥＦＴ）のような典型的なＦＥ
Ｔの設計においては、一般的に、降伏電圧の増大はＩ
dssの低下という犠牲によって初めてなし得ることであ
るという基本的な制限がある。同様に、Ｉdssは、通常
降伏電圧の低下という犠牲の下に増大することができ
る。
【０００３】降伏電圧を増大させる一方対応するＩdss
の低下を起こさせないことが好ましい具体的適用例の１
つに、無線周波数（ＲＦ）電力用ＭＥＳＦＥＴがある。
即ち、かかるＭＥＳＦＥＴでは、高出力電力と低い側波
帯ノイズ（ｓｉｄｅ ｂａｎｄ ｎｏｉｓｅ）との双方
を有することが望ましい。かかる素子で高出力電力を得
ることは、Ｉdssの増大に直接相関関係があり、また低
い側波帯ノイズを得ることは、降伏電圧の増大に直接相
関関係がある。しかしながら、先に論じたように、既存
のＭＥＳＦＥＴ素子では、降伏電圧を増大させつつ対応
するＩdssの減少を食い止めるのは困難である。
の低下を起こさせないことが好ましい具体的適用例の１
つに、無線周波数（ＲＦ）電力用ＭＥＳＦＥＴがある。
即ち、かかるＭＥＳＦＥＴでは、高出力電力と低い側波
帯ノイズ（ｓｉｄｅ ｂａｎｄ ｎｏｉｓｅ）との双方
を有することが望ましい。かかる素子で高出力電力を得
ることは、Ｉdssの増大に直接相関関係があり、また低
い側波帯ノイズを得ることは、降伏電圧の増大に直接相
関関係がある。しかしながら、先に論じたように、既存
のＭＥＳＦＥＴ素子では、降伏電圧を増大させつつ対応
するＩdssの減少を食い止めるのは困難である。
【０００４】ＲＦ電力用に用いられるＭＥＳＦＥＴの典
型的な２つのタイプは、プレーナ型ＭＥＳＦＥＴおよび
埋め込みゲート（ｒｅｃｅｓｓｅｄ−ｇａｔｅ）ＭＥＳ
ＦＥＴである。プレーナ型ＭＥＳＦＥＴでは、Ｉdssと
降伏電圧との間の関係は、チャンネルのドーピングおよ
びソース／ドレイン電極間隔を変化させることによって
のみ制御可能である。素子の降伏電圧特性を最適化する
ための効果的な手段は他にはない。この制約があるにも
係わらず、プレーナ自己整合型ＭＥＳＦＥＴ構造は一般
的に用いられ、自己整合型素子の利点が得られると共
に、製造中の制御性も良好である。
型的な２つのタイプは、プレーナ型ＭＥＳＦＥＴおよび
埋め込みゲート（ｒｅｃｅｓｓｅｄ−ｇａｔｅ）ＭＥＳ
ＦＥＴである。プレーナ型ＭＥＳＦＥＴでは、Ｉdssと
降伏電圧との間の関係は、チャンネルのドーピングおよ
びソース／ドレイン電極間隔を変化させることによって
のみ制御可能である。素子の降伏電圧特性を最適化する
ための効果的な手段は他にはない。この制約があるにも
係わらず、プレーナ自己整合型ＭＥＳＦＥＴ構造は一般
的に用いられ、自己整合型素子の利点が得られると共
に、製造中の制御性も良好である。
【０００５】埋め込みゲートＭＥＳＦＥＴは、プレーナ
型ＭＥＳＦＥＴとは構造が異なり、降伏電圧とＩdssと
の間の逆関係の制約を克服する試みとして用いられてい
る。簡単に言えば、埋め込みゲートＭＥＳＦＥＴは、素
子の活性領域内でエッチングを行うことによって窪み領
域を形成し、その上にゲートが形成された素子である。
ゲートが引っ込んでいるので、ゲート縁部の電界は弱く
なり、このために、Ｉdssを低下させることなく、素子
の降伏電圧を増大させることができるのである。したが
って、Ｉdssと降伏電圧との間の関係は、チャンネルの
ドーピング、電極間隔、およびエッチングによる窪みの
深さによって制御できることになる。しかしながら、埋
め込みゲートＭＥＳＦＥＴの製造プロセスでは、素子形
状の小型化の達成には望ましい自己整合ソース／ドレイ
ン領域を用いることができない。また、窪み領域自体の
形成は、ゲートの下から直接活性領域の一部を除去する
ことによって行われているが、この除去は、製造中にＩ
dssや閾値電圧のような、素子パラメータの制御性の悪
化に結び付くので好ましくない。
型ＭＥＳＦＥＴとは構造が異なり、降伏電圧とＩdssと
の間の逆関係の制約を克服する試みとして用いられてい
る。簡単に言えば、埋め込みゲートＭＥＳＦＥＴは、素
子の活性領域内でエッチングを行うことによって窪み領
域を形成し、その上にゲートが形成された素子である。
ゲートが引っ込んでいるので、ゲート縁部の電界は弱く
なり、このために、Ｉdssを低下させることなく、素子
の降伏電圧を増大させることができるのである。したが
って、Ｉdssと降伏電圧との間の関係は、チャンネルの
ドーピング、電極間隔、およびエッチングによる窪みの
深さによって制御できることになる。しかしながら、埋
め込みゲートＭＥＳＦＥＴの製造プロセスでは、素子形
状の小型化の達成には望ましい自己整合ソース／ドレイ
ン領域を用いることができない。また、窪み領域自体の
形成は、ゲートの下から直接活性領域の一部を除去する
ことによって行われているが、この除去は、製造中にＩ
dssや閾値電圧のような、素子パラメータの制御性の悪
化に結び付くので好ましくない。
【０００６】
【発明が解決しようとする課題】したがって、ＢＶgd0
を改善しつつＩdssの対応する低下を抑え、しかも自己
整合が可能で、製造プロセスにおいて素子特性の良好な
制御性を達成することができるＦＥＴ素子の構造を有す
ることは有利であろう。
を改善しつつＩdssの対応する低下を抑え、しかも自己
整合が可能で、製造プロセスにおいて素子特性の良好な
制御性を達成することができるＦＥＴ素子の構造を有す
ることは有利であろう。
【０００７】
【課題を解決するための手段】本発明による降伏電圧特
性を改善するＦＥＴの構造について以下に説明する。こ
れらの特性の改善は、ゲート縁部の下方にある領域にお
ける電界強度を低下させることによってもたらされるも
のであり、エレベーテッド・プラットフォーム（ｅｌｅ
ｖａｔｅｄ ｐｌａｔｆｏｒｍ）上にゲートを配置し、
ゲート電極の底面がゲートのいずれかの側の活性領域の
上面よりも高くしたＦＥＴにおいて、この電界強度の低
下が達成されると確信する。また、以下に記載するの
は、かかるエレベーテッド・プラットフォームＦＥＴ構
造を形成するための本発明による方法である。一実施例
では、この方法は、ゲートの両側の活性領域表面をエッ
チングすることにより、ゲートの底面をその周囲の活性
領域の上面よりも高くすることによって、エレベーテッ
ド・プラットフォーム構造を形成する。以下で更に論じ
るが、ゲート自体および／またはパターニングされたフ
ォトレジスト層をマスクとして用い、このエッチングを
行えばよい。
性を改善するＦＥＴの構造について以下に説明する。こ
れらの特性の改善は、ゲート縁部の下方にある領域にお
ける電界強度を低下させることによってもたらされるも
のであり、エレベーテッド・プラットフォーム（ｅｌｅ
ｖａｔｅｄ ｐｌａｔｆｏｒｍ）上にゲートを配置し、
ゲート電極の底面がゲートのいずれかの側の活性領域の
上面よりも高くしたＦＥＴにおいて、この電界強度の低
下が達成されると確信する。また、以下に記載するの
は、かかるエレベーテッド・プラットフォームＦＥＴ構
造を形成するための本発明による方法である。一実施例
では、この方法は、ゲートの両側の活性領域表面をエッ
チングすることにより、ゲートの底面をその周囲の活性
領域の上面よりも高くすることによって、エレベーテッ
ド・プラットフォーム構造を形成する。以下で更に論じ
るが、ゲート自体および／またはパターニングされたフ
ォトレジスト層をマスクとして用い、このエッチングを
行えばよい。
【０００８】以下では、特に化合物半導体ＭＥＳＦＥＴ
素子（例えば、ＧａＡｓまたはＩｎＰ基板を用いたも
の）を参照して本発明を説明するが、本発明の範囲はそ
れだけに限定されることを意図するのではない。逆に、
本発明は、例えばシリコンを基板に用いたＦＥＴ（接合
型ＦＥＴのような）、および金属酸化物半導体（ＭＯＳ
ＦＥＴ）のような他のタイプのＦＥＴにも適用できるこ
とを、当業者は認めるであろう。更に、以下に述べる具
体的な実施例は、ｎ−ドープ・チャンネルを利用したデ
プレション型ＭＥＳＦＥＴであるが、本発明はエンハン
ス型素子および／またはｐ−ドープ・チャンネルを有す
る素子にも適用できることも、当業者は認めるであろ
う。更に、「エレベーテッド・プラットフォーム」とい
う用語は、ここでは説明の目的のためのみに用いられて
いるのであり、本発明によれば多くのエレベーテッド・
プラットフォーム形状を形成可能であることも当業者は
認めるであろう。例えば、エレベーテッド・プラットフ
ォームの形状は、素子の活性チャンネル（ａｃｔｉｖｅ
ｃｈａｎｎｅｌ）の幅のばらつきに伴って変化するこ
とが、以下の説明から認められよう。
素子（例えば、ＧａＡｓまたはＩｎＰ基板を用いたも
の）を参照して本発明を説明するが、本発明の範囲はそ
れだけに限定されることを意図するのではない。逆に、
本発明は、例えばシリコンを基板に用いたＦＥＴ（接合
型ＦＥＴのような）、および金属酸化物半導体（ＭＯＳ
ＦＥＴ）のような他のタイプのＦＥＴにも適用できるこ
とを、当業者は認めるであろう。更に、以下に述べる具
体的な実施例は、ｎ−ドープ・チャンネルを利用したデ
プレション型ＭＥＳＦＥＴであるが、本発明はエンハン
ス型素子および／またはｐ−ドープ・チャンネルを有す
る素子にも適用できることも、当業者は認めるであろ
う。更に、「エレベーテッド・プラットフォーム」とい
う用語は、ここでは説明の目的のためのみに用いられて
いるのであり、本発明によれば多くのエレベーテッド・
プラットフォーム形状を形成可能であることも当業者は
認めるであろう。例えば、エレベーテッド・プラットフ
ォームの形状は、素子の活性チャンネル（ａｃｔｉｖｅ
ｃｈａｎｎｅｌ）の幅のばらつきに伴って変化するこ
とが、以下の説明から認められよう。
【０００９】
【実施例】まず図１を参照すると、化合物半導体基板１
２上に形成されているｎ−チャンネルデプレション型Ｍ
ＥＳＦＥＴ１０が示されている。半導体基板１２は、例
えば、ドープされていないＧａＡｓが好ましい。ＭＥＳ
ＦＥＴ１０の活性領域１３は、実質的に、シリコン酸化
物のようなフィールド酸化物層１４によって規定され
る。基板１２の表面部分はすでにドープされており、Ｍ
ＥＳＦＥＴ１０のチャンネルを含む活性層（ａｃｔｉｖ
ｅ ｌａｙｅｒ）１６を形成している。活性層１６の上
面はゲート２０のためのエレベーテッド・プラットフォ
ーム１８を設け、ゲート２０の底面２１はエレベーテッ
ド・プラットフォーム１８に接触する。活性層１６とゲ
ート２０との間の接合部は、ショットキ・バリアを形成
する。
２上に形成されているｎ−チャンネルデプレション型Ｍ
ＥＳＦＥＴ１０が示されている。半導体基板１２は、例
えば、ドープされていないＧａＡｓが好ましい。ＭＥＳ
ＦＥＴ１０の活性領域１３は、実質的に、シリコン酸化
物のようなフィールド酸化物層１４によって規定され
る。基板１２の表面部分はすでにドープされており、Ｍ
ＥＳＦＥＴ１０のチャンネルを含む活性層（ａｃｔｉｖ
ｅ ｌａｙｅｒ）１６を形成している。活性層１６の上
面はゲート２０のためのエレベーテッド・プラットフォ
ーム１８を設け、ゲート２０の底面２１はエレベーテッ
ド・プラットフォーム１８に接触する。活性層１６とゲ
ート２０との間の接合部は、ショットキ・バリアを形成
する。
【００１０】ソース・スペーサ２２およびドレイン・ス
ペーサ２４をゲート２０の両側に配置する。多量にドー
プされたソース領域２６の縁部がフィールド酸化物層１
４とスペーサ２２とによって規定され、一方多量にドー
プされたドレイン領域２８の一方の端部がフィールド酸
化物層１４によって規定されている。ソースおよびドレ
イン領域２６，２８、ならびに活性層１６には、シリコ
ンのようなｎ−型ドーパントをドープし、ソースおよび
ドレイン領域２６，２８の双方には、活性層１６よりも
ドープ量を多くする。ソース電極３０がソース領域２６
とのオーム接点を形成し、一方ドレイン電極３２がドレ
イン領域２８とのオーム接点を形成する。
ペーサ２４をゲート２０の両側に配置する。多量にドー
プされたソース領域２６の縁部がフィールド酸化物層１
４とスペーサ２２とによって規定され、一方多量にドー
プされたドレイン領域２８の一方の端部がフィールド酸
化物層１４によって規定されている。ソースおよびドレ
イン領域２６，２８、ならびに活性層１６には、シリコ
ンのようなｎ−型ドーパントをドープし、ソースおよび
ドレイン領域２６，２８の双方には、活性層１６よりも
ドープ量を多くする。ソース電極３０がソース領域２６
とのオーム接点を形成し、一方ドレイン電極３２がドレ
イン領域２８とのオーム接点を形成する。
【００１１】本発明によれば、ゲート２０を支持するエ
レベーテッド・プラットフォーム１８は、活性層１６上
側のドレイン表面３４よりも高く形成されている。ま
た、エレベーテッド・プラットフォーム１８は、活性層
１６上側のソース表面３６よりも高く形成されている。
結果として、ゲート２０の底面２１は、ドレインの上面
３４およびソースの上面３６よりも高くなっている。
レベーテッド・プラットフォーム１８は、活性層１６上
側のドレイン表面３４よりも高く形成されている。ま
た、エレベーテッド・プラットフォーム１８は、活性層
１６上側のソース表面３６よりも高く形成されている。
結果として、ゲート２０の底面２１は、ドレインの上面
３４およびソースの上面３６よりも高くなっている。
【００１２】以上のような本発明の構造によって得られ
る利点は、ゲート２０の底面２１の下側に隣接する領域
３８において、電界強度が低下することである。同様
に、底面２１の下側に隣接する領域４０においても、電
界強度が低下する。かかる電界強度の低下、特に領域３
８における低下によって、本発明によるＭＥＳＦＥＴ１
０の所与のＩdssに対する降伏電圧は、既存のプレーナ
型ＭＥＳＦＥＴに比較して増大すると共に、ソース領域
２６のスペーサ２２に対する自己整合も可能となる。対
照的に、降伏電圧を増大させるために既存の埋め込みゲ
ートＭＥＳＦＥＴが用いられてきたが、これらでは、ゲ
ートに対するソースまたはドレインの自己整合は容易に
得ることはできない。このように、本発明によれば、自
己整合されたゲートを有する素子において、降伏電圧の
改善を可能にする新規なＭＥＳＦＥＴ構造がもたらされ
たのである。
る利点は、ゲート２０の底面２１の下側に隣接する領域
３８において、電界強度が低下することである。同様
に、底面２１の下側に隣接する領域４０においても、電
界強度が低下する。かかる電界強度の低下、特に領域３
８における低下によって、本発明によるＭＥＳＦＥＴ１
０の所与のＩdssに対する降伏電圧は、既存のプレーナ
型ＭＥＳＦＥＴに比較して増大すると共に、ソース領域
２６のスペーサ２２に対する自己整合も可能となる。対
照的に、降伏電圧を増大させるために既存の埋め込みゲ
ートＭＥＳＦＥＴが用いられてきたが、これらでは、ゲ
ートに対するソースまたはドレインの自己整合は容易に
得ることはできない。このように、本発明によれば、自
己整合されたゲートを有する素子において、降伏電圧の
改善を可能にする新規なＭＥＳＦＥＴ構造がもたらされ
たのである。
【００１３】図１では、ドレイン領域２８の上面と最上
ドレイン面３４とは実質的に同一高さで示されている
が、他の実施例ではドレイン領域２８の上面は最上ドレ
イン面３４よりも高く形成される場合もあることを、当
業者は認めるであろう。また、ゲートの底面が隣接する
活性層の上面に対して突出していれば、図１に示す構造
とは異なる構造でも、本発明の恩恵が得られることも、
当業者は認めるであろう。例えば、エレベーテッド・プ
ラットフォーム１８から最上ドレイン面３４への遷移
は、図１では実質的に段差４２として示されているが、
本発明による他の実施例では、エレベーテッド・プラッ
トフォームから最上ドレイン面への遷移は、例えば、傾
斜面のように漸進的なものにしてもよい。この遷移の性
質は、ＭＥＳＦＥＴ１０を形成するために用いる方法に
よって変化するものであるが、このことも当業者は認め
るであろう。更に、エレベーテッド・プラットフォーム
から最上ドレイン面への遷移を単調にして本発明の恩恵
を得ることは必要でない。
ドレイン面３４とは実質的に同一高さで示されている
が、他の実施例ではドレイン領域２８の上面は最上ドレ
イン面３４よりも高く形成される場合もあることを、当
業者は認めるであろう。また、ゲートの底面が隣接する
活性層の上面に対して突出していれば、図１に示す構造
とは異なる構造でも、本発明の恩恵が得られることも、
当業者は認めるであろう。例えば、エレベーテッド・プ
ラットフォーム１８から最上ドレイン面３４への遷移
は、図１では実質的に段差４２として示されているが、
本発明による他の実施例では、エレベーテッド・プラッ
トフォームから最上ドレイン面への遷移は、例えば、傾
斜面のように漸進的なものにしてもよい。この遷移の性
質は、ＭＥＳＦＥＴ１０を形成するために用いる方法に
よって変化するものであるが、このことも当業者は認め
るであろう。更に、エレベーテッド・プラットフォーム
から最上ドレイン面への遷移を単調にして本発明の恩恵
を得ることは必要でない。
【００１４】次に、先に図１に示したようなＭＥＳＦＥ
Ｔ１０を製造するための本発明による方法を、図２〜図
６に示す。図１と共通な要素には、共通の参照番号を用
いている。図２では、フィールド酸化物層１４は、基板
１２の活性領域を規定するように、予め形成され基板１
２上でパターニングされている。好適実施例では、フィ
ールド酸化物層１４は、シリコン酸化物とその下にある
シリコン窒化物で構成されている。フィールド酸化物層
１４にパターニングを行った後に、例えば、イオン注入
（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を用いたチャン
ネル打ち込みによって、活性層１６を形成する。活性層
１６に好適なチャンネル打ち込みの一例は、１７０ｋｅ
Ｖで１ｃｍ2当たり３．５ｘ１０12個のＳｉ原子の打ち
込み、および１２０ＫｅＶで１ｃｍ2当たり１．０ｘ１
０12個のＢｅ原子の打ち込みの双方である。この処理時
点では、活性層１６の上面４４は実質的に平面であるこ
とに注意されたい。
Ｔ１０を製造するための本発明による方法を、図２〜図
６に示す。図１と共通な要素には、共通の参照番号を用
いている。図２では、フィールド酸化物層１４は、基板
１２の活性領域を規定するように、予め形成され基板１
２上でパターニングされている。好適実施例では、フィ
ールド酸化物層１４は、シリコン酸化物とその下にある
シリコン窒化物で構成されている。フィールド酸化物層
１４にパターニングを行った後に、例えば、イオン注入
（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を用いたチャン
ネル打ち込みによって、活性層１６を形成する。活性層
１６に好適なチャンネル打ち込みの一例は、１７０ｋｅ
Ｖで１ｃｍ2当たり３．５ｘ１０12個のＳｉ原子の打ち
込み、および１２０ＫｅＶで１ｃｍ2当たり１．０ｘ１
０12個のＢｅ原子の打ち込みの双方である。この処理時
点では、活性層１６の上面４４は実質的に平面であるこ
とに注意されたい。
【００１５】次に、図３に示すように、ゲート２０を形
成し、活性層１６の上面４４でパターニングを行う。ゲ
ート２０を形成するために用いられる物質については、
さほど重要ではない。しかしながら、以下に述べるよう
に、ゲート２０をエッチング用マスクとして用いる場
合、ゲート２０は高温溶融金属または用いられるエッチ
ング剤に耐えるその他の金属であることが好ましい。一
例として、ゲート２０は、窒素雰囲気中でチタン−タン
グステン・ターゲットを用いて反応性スパッタリングに
よって形成されるチタン・タングステン窒化物とするこ
とができる。或いは、タングステン・スパッタ・ターゲ
ットを用いることもできる。
成し、活性層１６の上面４４でパターニングを行う。ゲ
ート２０を形成するために用いられる物質については、
さほど重要ではない。しかしながら、以下に述べるよう
に、ゲート２０をエッチング用マスクとして用いる場
合、ゲート２０は高温溶融金属または用いられるエッチ
ング剤に耐えるその他の金属であることが好ましい。一
例として、ゲート２０は、窒素雰囲気中でチタン−タン
グステン・ターゲットを用いて反応性スパッタリングに
よって形成されるチタン・タングステン窒化物とするこ
とができる。或いは、タングステン・スパッタ・ターゲ
ットを用いることもできる。
【００１６】ゲート２０をパターニングした後でも、上
面４４は未だ実質的に平面である。この処理時点では、
活性層１６は、例えば、上面４４から底面４６までを測
定した深さが約１，０００ないし８，０００オングスト
ロームである（上面４４から活性層１６内の最大ドーパ
ント濃度領域までの対応する距離は約３００ないし２，
０００オングストロームである）。
面４４は未だ実質的に平面である。この処理時点では、
活性層１６は、例えば、上面４４から底面４６までを測
定した深さが約１，０００ないし８，０００オングスト
ロームである（上面４４から活性層１６内の最大ドーパ
ント濃度領域までの対応する距離は約３００ないし２，
０００オングストロームである）。
【００１７】ここで図４を参照する。本発明の一実施例
によると、ゲート２０およびフィールド酸化物層１４
が、活性層１６をエッチングするためのマスクとして用
いられる。これは、例えば、ウエット・エッチングまた
はドライ・エッチングのいずれでも達成できるが、ドラ
イ・エッチングが好ましい。ウエット・エッチングに
は、Ｈ 2Ｏ2のような酸化剤と共に、希酸または希塩基
（例えば、ＨＣｌまたはＮＨ4０Ｈ）を用いることがで
きる。ドライ・エッチングには、Ｃ2Ｆ6またはＢＣ１3
を用いるプラズマ・エッチングを採用することができ
る。具体例として、ＮＨ4ＯＨ：Ｈ2０2：Ｈ2０（体積率
（ｐａｒｔｓ ｂｙ ｖｏｌｕｍｅ）１：１：１５０）
を用いるウエット・エッチングを２５℃で行い、ＧａＡ
ｓ活性層１６の表面から約５０〜３００オングストロー
ムだけエッチングする。ただし、本発明はこれに限定さ
れる訳ではない。酸性エッチング剤が望ましい場合、Ｎ
Ｈ4０Ｈの代わりにＨＣｌを用いる。ここでは説明の目
的で、具体的なエッチング方法を用意したが、本発明に
よればその他のエッチング方法も用いてもよいことを、
当業者は認めるであろう。
によると、ゲート２０およびフィールド酸化物層１４
が、活性層１６をエッチングするためのマスクとして用
いられる。これは、例えば、ウエット・エッチングまた
はドライ・エッチングのいずれでも達成できるが、ドラ
イ・エッチングが好ましい。ウエット・エッチングに
は、Ｈ 2Ｏ2のような酸化剤と共に、希酸または希塩基
（例えば、ＨＣｌまたはＮＨ4０Ｈ）を用いることがで
きる。ドライ・エッチングには、Ｃ2Ｆ6またはＢＣ１3
を用いるプラズマ・エッチングを採用することができ
る。具体例として、ＮＨ4ＯＨ：Ｈ2０2：Ｈ2０（体積率
（ｐａｒｔｓ ｂｙ ｖｏｌｕｍｅ）１：１：１５０）
を用いるウエット・エッチングを２５℃で行い、ＧａＡ
ｓ活性層１６の表面から約５０〜３００オングストロー
ムだけエッチングする。ただし、本発明はこれに限定さ
れる訳ではない。酸性エッチング剤が望ましい場合、Ｎ
Ｈ4０Ｈの代わりにＨＣｌを用いる。ここでは説明の目
的で、具体的なエッチング方法を用意したが、本発明に
よればその他のエッチング方法も用いてもよいことを、
当業者は認めるであろう。
【００１８】このエッチング・ステップに続いて、活性
層１６の最上ドレイン表面３４および最上ソース表面３
６を、元の上面４４（図３に示す）よりも低くする、即
ち、窪ませ、エレベーテッド・プラットフォーム１８が
最上ドレイン表面３４または最上ソース表面３６のいず
れよりも高くなるようにする。これは図５により明確に
描かれている。図５では、活性層１６の元の上面４４は
破線で示され、このエッチングで除去された活性層１６
の深さが矢印４８で示されている。
層１６の最上ドレイン表面３４および最上ソース表面３
６を、元の上面４４（図３に示す）よりも低くする、即
ち、窪ませ、エレベーテッド・プラットフォーム１８が
最上ドレイン表面３４または最上ソース表面３６のいず
れよりも高くなるようにする。これは図５により明確に
描かれている。図５では、活性層１６の元の上面４４は
破線で示され、このエッチングで除去された活性層１６
の深さが矢印４８で示されている。
【００１９】好適実施例では、活性層１６の厚みの約２
５〜５０％がプリエッチ（ｐｒｅｅｔｃｈ）のため除去
される。約２５％の除去が更に好ましい。したがって、
例えば約８００オングストロームの深さを有する元の活
性層に対して、約２００オングストロームの厚みを活性
層からエッチングによって除去することが好ましい。活
性層の厚さの２５％未満または５０％以上をプリエッチ
のために除去してもよいことを、当業者は認めるであろ
う。しかしながら、活性層の厚さの５０％以上を除去す
る場合、ゲート２０下方のチャンネルの深さが不適当と
なって素子性能の劣化を招くことがないよう、活性層を
あまり薄く作るべきではない。
５〜５０％がプリエッチ（ｐｒｅｅｔｃｈ）のため除去
される。約２５％の除去が更に好ましい。したがって、
例えば約８００オングストロームの深さを有する元の活
性層に対して、約２００オングストロームの厚みを活性
層からエッチングによって除去することが好ましい。活
性層の厚さの２５％未満または５０％以上をプリエッチ
のために除去してもよいことを、当業者は認めるであろ
う。しかしながら、活性層の厚さの５０％以上を除去す
る場合、ゲート２０下方のチャンネルの深さが不適当と
なって素子性能の劣化を招くことがないよう、活性層を
あまり薄く作るべきではない。
【００２０】他の実施例では、活性層１６をエッチング
してエレベーテッド・プラットフォーム１８を形成する
ためのマスクとしてゲート２０を用いるのではなく、エ
ッチング中フォトレジスト層（図示せず）を用いてエレ
ベーテッド・プラットフォームを規定し、その縁部がゲ
ート２０の縁部を越えるようにすることもできる。加え
て、フォトレジスト層（図示せず）はゲート２０と共に
用いることができるので、エレベーテッド・プラットフ
ォームの一方の縁部をゲート２０で規定し、他方の縁部
をフォトレジスト層で規定することもできる。エッチン
グの間に活性層１６をパターニングしてエレベーテッド
・プラットフォームを設ける方法は数多くあることを、
当業者は認めるであろう。
してエレベーテッド・プラットフォーム１８を形成する
ためのマスクとしてゲート２０を用いるのではなく、エ
ッチング中フォトレジスト層（図示せず）を用いてエレ
ベーテッド・プラットフォームを規定し、その縁部がゲ
ート２０の縁部を越えるようにすることもできる。加え
て、フォトレジスト層（図示せず）はゲート２０と共に
用いることができるので、エレベーテッド・プラットフ
ォームの一方の縁部をゲート２０で規定し、他方の縁部
をフォトレジスト層で規定することもできる。エッチン
グの間に活性層１６をパターニングしてエレベーテッド
・プラットフォームを設ける方法は数多くあることを、
当業者は認めるであろう。
【００２１】ここで図６を参照する。ゲート２０に隣接
してスペーサ２２，２４を次に形成する。スペーサ２
２，２４を形成する方法の１つは、シリコン酸化物層
（図示せず）を付着し、続いてシリコン窒化物層（これ
も図示せず）を付着するというものである。こうして付
着されたシリコン酸化物および窒化物層にエッチ・バッ
クを施し、スペーサ２２，２４を設ける。更に、エッチ
・バックされたシリコン酸化物層を含む露出表面全てを
覆うように、キャッピング・シリコン窒化物層（図示せ
ず）を任意に付着してもよい。この方法では、スペーサ
２２，２４は窒化物−酸化物−窒化物層で構成される。
してスペーサ２２，２４を次に形成する。スペーサ２
２，２４を形成する方法の１つは、シリコン酸化物層
（図示せず）を付着し、続いてシリコン窒化物層（これ
も図示せず）を付着するというものである。こうして付
着されたシリコン酸化物および窒化物層にエッチ・バッ
クを施し、スペーサ２２，２４を設ける。更に、エッチ
・バックされたシリコン酸化物層を含む露出表面全てを
覆うように、キャッピング・シリコン窒化物層（図示せ
ず）を任意に付着してもよい。この方法では、スペーサ
２２，２４は窒化物−酸化物−窒化物層で構成される。
【００２２】スペーサ２２，２４を形成した後、フォト
レジスト層５０を付着しパターニングして縁部５２を規
定し、ドレイン領域２８の注入に用いる。次に、例え
ば、１５０ＫｅＶで１ｃｍ2当たり３．５ｘ１０13個の
Ｓｉ原子のイオン注入によって、ソース領域２６および
ドレイン領域２８を形成する。ソース領域２６はスペー
サ２２に自己整合されると共に、フィールド酸化物層１
４によっても規定される。また、ドレイン領域２８は、
フォトレジスト層５０の縁部５２およびフィールド酸化
物１４によって規定される。注入の後、フォトレジスト
層５０を除去する。
レジスト層５０を付着しパターニングして縁部５２を規
定し、ドレイン領域２８の注入に用いる。次に、例え
ば、１５０ＫｅＶで１ｃｍ2当たり３．５ｘ１０13個の
Ｓｉ原子のイオン注入によって、ソース領域２６および
ドレイン領域２８を形成する。ソース領域２６はスペー
サ２２に自己整合されると共に、フィールド酸化物層１
４によっても規定される。また、ドレイン領域２８は、
フォトレジスト層５０の縁部５２およびフィールド酸化
物１４によって規定される。注入の後、フォトレジスト
層５０を除去する。
【００２３】次に、フォトレジスト層（図示せず）を用
いて、ソース電極３０およびドレイン電極（双方とも図
１に示されている）を、それぞれソース領域２６の表面
５４およびドレイン領域２８の表面５６に形成する。こ
の実施例では、表面５４および活性層１６の最上ソース
面３６は実質的に平面であるが、この点は他の実施例で
は異なることもある。同様に、この実施例では、表面５
６と活性層１６の最上ドレイン表面３４は実質的に平面
であるが、これも他の実施例では異なることもある。キ
ャッピング・シリコン酸化物層（図示せず）を付着し、
アニール処理を行い、ソースおよびドレイン電極３０，
３２を形成する前に、パターニングを行う。これらの処
理ステップが完了すると、図１のＭＥＳＦＥＴ１０の形
成が完了する。これ以降の処理は、公知の従来からの処
理ステップを用いて行うことができる。
いて、ソース電極３０およびドレイン電極（双方とも図
１に示されている）を、それぞれソース領域２６の表面
５４およびドレイン領域２８の表面５６に形成する。こ
の実施例では、表面５４および活性層１６の最上ソース
面３６は実質的に平面であるが、この点は他の実施例で
は異なることもある。同様に、この実施例では、表面５
６と活性層１６の最上ドレイン表面３４は実質的に平面
であるが、これも他の実施例では異なることもある。キ
ャッピング・シリコン酸化物層（図示せず）を付着し、
アニール処理を行い、ソースおよびドレイン電極３０，
３２を形成する前に、パターニングを行う。これらの処
理ステップが完了すると、図１のＭＥＳＦＥＴ１０の形
成が完了する。これ以降の処理は、公知の従来からの処
理ステップを用いて行うことができる。
【００２４】上述の処理では、エッチングによってエレ
ベーテッド・プラットフォーム１８を形成した後にスペ
ーサ２２，２４を形成するように記載したが、本発明に
よる他の実施例では、スペーサ２２，２４の形成をこの
エッチングの前に行ってもよい。再び図３を参照する。
本実施例では、上述のように、スペーサ２２，２４は例
えばゲート２０に隣接して形成される。次に、ゲート２
０ではなくスペーサ２２，２４をエッチング・マスクと
して用いて、活性層１６をエッチングする。或いは、フ
ォトレジスト層をスペーサ２２，２４と共に、またはそ
れらの代わりに用いて、先に論じたように、エレベーテ
ッド・プラットフォーム１８を規定することもできる。
活性層１６のエッチングに続く以降の処理は、上述の処
理と実質的に同様である。
ベーテッド・プラットフォーム１８を形成した後にスペ
ーサ２２，２４を形成するように記載したが、本発明に
よる他の実施例では、スペーサ２２，２４の形成をこの
エッチングの前に行ってもよい。再び図３を参照する。
本実施例では、上述のように、スペーサ２２，２４は例
えばゲート２０に隣接して形成される。次に、ゲート２
０ではなくスペーサ２２，２４をエッチング・マスクと
して用いて、活性層１６をエッチングする。或いは、フ
ォトレジスト層をスペーサ２２，２４と共に、またはそ
れらの代わりに用いて、先に論じたように、エレベーテ
ッド・プラットフォーム１８を規定することもできる。
活性層１６のエッチングに続く以降の処理は、上述の処
理と実質的に同様である。
【００２５】以上のようにして、ＢＶgd0が改善された
ＭＥＳＦＥＴが形成される。製造されたＭＥＳＦＥＴ１
０において達成された降伏電圧は、例えば、素子幅（ｄ
ｅｖｉｃｅ ｗｉｄｔｈ）の約２５０〜３００ｍＡ／ｍ
ｍの電流（Ｉdss）に対して、約２５〜３０Ｖ（Ｂ
Ｖgd0）である。これに対して、従来のプレーナ型ＭＥ
ＳＦＥＴの降伏電圧は、典型的に、同等の電流負荷に対
して約１５Ｖに過ぎない。
ＭＥＳＦＥＴが形成される。製造されたＭＥＳＦＥＴ１
０において達成された降伏電圧は、例えば、素子幅（ｄ
ｅｖｉｃｅ ｗｉｄｔｈ）の約２５０〜３００ｍＡ／ｍ
ｍの電流（Ｉdss）に対して、約２５〜３０Ｖ（Ｂ
Ｖgd0）である。これに対して、従来のプレーナ型ＭＥ
ＳＦＥＴの降伏電圧は、典型的に、同等の電流負荷に対
して約１５Ｖに過ぎない。
【００２６】また、本発明によって形成された最終素子
において、一般的に、活性層へのエッチングの深さが約
５０〜３００オングストロームの範囲で増加するに連れ
て、降伏電圧も増大することが観察された。しかしなが
ら、この関係はチャンネル打ち込みに用いられる供与量
およびエネルギに依存するものであり、浅いチャンネル
打ち込みの場合に常に観察される訳ではない。
において、一般的に、活性層へのエッチングの深さが約
５０〜３００オングストロームの範囲で増加するに連れ
て、降伏電圧も増大することが観察された。しかしなが
ら、この関係はチャンネル打ち込みに用いられる供与量
およびエネルギに依存するものであり、浅いチャンネル
打ち込みの場合に常に観察される訳ではない。
【００２７】図７は本発明の他の実施例によるｎ−チャ
ンネル・デプレション型ＭＥＳＦＥＴ８０を示す。ＭＥ
ＳＦＥＴ８０が、例えば、ＧａＡｓの化合物半導体８２
上に形成され、ＭＥＳＦＥＴ８０の活性領域８３がフィ
ールド酸化物層８４によって規定されている。活性領域
８３内の活性層８６は、その上面としてエレベーテッド
・プラットフォーム８８を有し、ゲート９０がエレベー
テッド・プラットフォーム８８の頂部に載置されてい
る。スペーサ９２，９４がゲート９０に隣接しており、
ソースおよびドレイン領域９６，９８が基板８２内に形
成されている。ソースおよびドレイン電極１００，１０
２は、それぞれソースおよびドレイン領域９６，９８へ
のオーム接点を形成する。
ンネル・デプレション型ＭＥＳＦＥＴ８０を示す。ＭＥ
ＳＦＥＴ８０が、例えば、ＧａＡｓの化合物半導体８２
上に形成され、ＭＥＳＦＥＴ８０の活性領域８３がフィ
ールド酸化物層８４によって規定されている。活性領域
８３内の活性層８６は、その上面としてエレベーテッド
・プラットフォーム８８を有し、ゲート９０がエレベー
テッド・プラットフォーム８８の頂部に載置されてい
る。スペーサ９２，９４がゲート９０に隣接しており、
ソースおよびドレイン領域９６，９８が基板８２内に形
成されている。ソースおよびドレイン電極１００，１０
２は、それぞれソースおよびドレイン領域９６，９８へ
のオーム接点を形成する。
【００２８】本発明によれば、活性領域８３では、上側
ソース面１０４は、エレベーテッド・プラットフォーム
８８よりも深さが深く、下側ソース面１０６は上側ソー
ス面１０４よりも深さが深い。また、活性領域８３にお
いて、上側ドレイン面１０８はエレベーテッド・プラッ
トフォーム８８のそれよりも深さが深く、下側ドレイン
面１１０は上側ドレイン面１０８よりも深さが深い。本
発明の利点の１つは、ＭＥＳＦＥＴ８０の動作中、領域
１１２，１１４における電界強度が減少すると信じられ
ることである。
ソース面１０４は、エレベーテッド・プラットフォーム
８８よりも深さが深く、下側ソース面１０６は上側ソー
ス面１０４よりも深さが深い。また、活性領域８３にお
いて、上側ドレイン面１０８はエレベーテッド・プラッ
トフォーム８８のそれよりも深さが深く、下側ドレイン
面１１０は上側ドレイン面１０８よりも深さが深い。本
発明の利点の１つは、ＭＥＳＦＥＴ８０の動作中、領域
１１２，１１４における電界強度が減少すると信じられ
ることである。
【００２９】当業者には認められように、図１のＭＥＳ
ＦＥＴ８０は、図２〜図６に示したプロセスと実質的に
同様なプロセスに、いくらかの修正を加えることによっ
て形成することができる。即ち、上側ソース面１０４お
よび上側ドレイン面１０８よりも高い位置にエレベーテ
ッド・プラットフォーム８８を形成するには、図２〜図
５に示しそれについて論じたのと実質的に同一プロセス
に従えばよい。次に、図８および図９に示したエッチン
グ・ステップを更に加えることによって、下側ソース面
１０６および下側ドレイン面１１０を形成することがで
きる。
ＦＥＴ８０は、図２〜図６に示したプロセスと実質的に
同様なプロセスに、いくらかの修正を加えることによっ
て形成することができる。即ち、上側ソース面１０４お
よび上側ドレイン面１０８よりも高い位置にエレベーテ
ッド・プラットフォーム８８を形成するには、図２〜図
５に示しそれについて論じたのと実質的に同一プロセス
に従えばよい。次に、図８および図９に示したエッチン
グ・ステップを更に加えることによって、下側ソース面
１０６および下側ドレイン面１１０を形成することがで
きる。
【００３０】次に図８を参照する。本発明によれば、フ
ォトレジスト層１１６を付着し、パターニングして縁部
１１８，１２０を形成する。フォトレジスト層１１６
は、活性層８６をエッチングするためのエッチング・マ
スクとして用いられる。このエッチングは、ほぼ上述し
たように行われる。縁部１１８およびフィールド酸化物
層８４は、下側ソース面１０６の範囲を規定し、縁部１
２０とフィールド酸化物層８４は下側ドレイン面１１０
の範囲を規定する。エッチングの後、フォトレジスト層
１１６を除去する。
ォトレジスト層１１６を付着し、パターニングして縁部
１１８，１２０を形成する。フォトレジスト層１１６
は、活性層８６をエッチングするためのエッチング・マ
スクとして用いられる。このエッチングは、ほぼ上述し
たように行われる。縁部１１８およびフィールド酸化物
層８４は、下側ソース面１０６の範囲を規定し、縁部１
２０とフィールド酸化物層８４は下側ドレイン面１１０
の範囲を規定する。エッチングの後、フォトレジスト層
１１６を除去する。
【００３１】図８では、フォトレジスト層１１６はゲー
ト９０の各側で活性層８６の一部を露出させている。し
かしながら、他の実施例では、前記付加エッチング・ス
テップ中に、ゲート９０の一方側の活性層だけをエッチ
ングすることもできる。
ト９０の各側で活性層８６の一部を露出させている。し
かしながら、他の実施例では、前記付加エッチング・ス
テップ中に、ゲート９０の一方側の活性層だけをエッチ
ングすることもできる。
【００３２】図９は、活性層８６をエッチングするステ
ップを更に加えた場合の結果を示す。本発明によれば、
先の２回のエッチング・ステップに続いて、図７につい
て先に論じたように、活性領域８３の表面１０４，１０
６，１０８，１１０よりもエレベーテッド・プラットフ
ォーム８８を高く形成することに注意されたい。次に、
スペーサ９２，９４、ソースおよびドレイン領域９６，
９８、ならびにソースおよびドレイン電極１００，１０
２を形成する（図７参照）が、これらは全て、ＭＥＳＦ
ＥＴ８０の形成についてに先に述べたのとほぼ同じであ
る。
ップを更に加えた場合の結果を示す。本発明によれば、
先の２回のエッチング・ステップに続いて、図７につい
て先に論じたように、活性領域８３の表面１０４，１０
６，１０８，１１０よりもエレベーテッド・プラットフ
ォーム８８を高く形成することに注意されたい。次に、
スペーサ９２，９４、ソースおよびドレイン領域９６，
９８、ならびにソースおよびドレイン電極１００，１０
２を形成する（図７参照）が、これらは全て、ＭＥＳＦ
ＥＴ８０の形成についてに先に述べたのとほぼ同じであ
る。
【００３３】本発明による構造および方法をＭＥＳＦＥ
Ｔ素子に基づいて論じたが、本発明は他のタイプの素子
にも使用できることを、当業者は認めるであろう。例え
ば、ゲート自体またはゲート酸化物誘電体のような、ゲ
ート要素の底面を支持するためのエレベーテッド・プラ
ットフォームの形成を行うことによって、例えば金属酸
化物半導体ＦＥＴ（ＭＯＳＦＥＴ）に用いることができ
る隣接活性領域の一部の上面よりも、プラットフォーム
の底面を高く形成する。ＭＯＳＦＥＴでは、エレベーテ
ッド・プラットフォームは、例えば、少な目にドープさ
れたシリコンのｐ−井戸（ｎ−チャンネルＭＯＳＦＥＴ
の場合）で形成され、隣接する活性領域の表面よりも、
ゲート酸化物層の底面を高く形成する。このゲート酸化
物層自体はゲート電極層の下方に位置する。
Ｔ素子に基づいて論じたが、本発明は他のタイプの素子
にも使用できることを、当業者は認めるであろう。例え
ば、ゲート自体またはゲート酸化物誘電体のような、ゲ
ート要素の底面を支持するためのエレベーテッド・プラ
ットフォームの形成を行うことによって、例えば金属酸
化物半導体ＦＥＴ（ＭＯＳＦＥＴ）に用いることができ
る隣接活性領域の一部の上面よりも、プラットフォーム
の底面を高く形成する。ＭＯＳＦＥＴでは、エレベーテ
ッド・プラットフォームは、例えば、少な目にドープさ
れたシリコンのｐ−井戸（ｎ−チャンネルＭＯＳＦＥＴ
の場合）で形成され、隣接する活性領域の表面よりも、
ゲート酸化物層の底面を高く形成する。このゲート酸化
物層自体はゲート電極層の下方に位置する。
【００３４】上述の本発明によるＭＥＳＦＥＴの構造お
よびその製造プロセスにはいくつかの利点がある。重要
な利点の１つは、ＭＥＳＦＥＴの閾値電圧の製造による
ばらつきが、従来の埋め込みゲートＭＥＳＦＥＴよりも
少ないことである。この理由は、従来の埋め込みゲート
構造のように、ゲート下方のチャンネルはゲートの形成
前にはエッチングされないからである。したがって、エ
ッチングの制御性が悪いことによる閾値電圧のばらつき
が実質的に回避される。特にＲＦ電力素子に関係する他
の利点として、本発明によって降伏電圧を改善したこと
により、セルラ電話機のような用途において、出力電力
を増大ししかも側波帯ノイズを低減できることがあげら
れる。
よびその製造プロセスにはいくつかの利点がある。重要
な利点の１つは、ＭＥＳＦＥＴの閾値電圧の製造による
ばらつきが、従来の埋め込みゲートＭＥＳＦＥＴよりも
少ないことである。この理由は、従来の埋め込みゲート
構造のように、ゲート下方のチャンネルはゲートの形成
前にはエッチングされないからである。したがって、エ
ッチングの制御性が悪いことによる閾値電圧のばらつき
が実質的に回避される。特にＲＦ電力素子に関係する他
の利点として、本発明によって降伏電圧を改善したこと
により、セルラ電話機のような用途において、出力電力
を増大ししかも側波帯ノイズを低減できることがあげら
れる。
【００３５】以上説明したように、本発明は既存のプレ
ーナ型ＭＥＳＦＥＴ素子に比較して、降伏電圧−電流特
性が改善された自己整合ゲートを有するＦＥＴを提供す
るものである。更に、埋め込みゲート構造に頼らずしか
も自己整合ゲートを有するＦＥＴにおいて、上述の構造
が達成されたのである。
ーナ型ＭＥＳＦＥＴ素子に比較して、降伏電圧−電流特
性が改善された自己整合ゲートを有するＦＥＴを提供す
るものである。更に、埋め込みゲート構造に頼らずしか
も自己整合ゲートを有するＦＥＴにおいて、上述の構造
が達成されたのである。
【図１】本発明の一実施例によるＭＥＳＦＥＴ構造を示
す断面図。
す断面図。
【図２】図１のＭＥＳＦＥＴの製造プロセスを示す断面
図。
図。
【図３】図１のＭＥＳＦＥＴの製造プロセスを示す断面
図。
図。
【図４】図１のＭＥＳＦＥＴの製造プロセスを示す断面
図。
図。
【図５】図１のＭＥＳＦＥＴの製造プロセスを示す断面
図。
図。
【図６】図１のＭＥＳＦＥＴの製造プロセスを示す断面
図。
図。
【図７】本発明の別の実施例によるＭＥＳＦＥＴの構造
を示す断面図。
を示す断面図。
【図８】図７のＭＥＳＦＥＴの製造プロセスを示す断面
図。
図。
【図９】図７のＭＥＳＦＥＴの製造プロセスを示す断面
図。
図。
１２ 化合物半導体基板 １０ ＭＥＳＦＥＴ １３ 活性領域 １４ フィールド酸化物層 １６ 活性層 １８ エレベーテッド・プラットフォーム ２０ ゲート ２２，２４ スペーサ ２６ ソース領域 ２８ ドレイン領域 ３０ ソース電極 ３２ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローレンス・エス・キングベイル・ジュニ ア アメリカ合衆国アリゾナ州チャンドラー、 エヌ・リタ・レーン422 (72)発明者 デイヴィッド・ジェイ・ハルチン アメリカ合衆国アリゾナ州チャンドラー、 エヌ・ビラス・レーン2837 (72)発明者 ジョン・エム・ゴリオ アメリカ合衆国アリゾナ州チャンドラー、 ダブリュー・アラモ・ドライブ2323
Claims (5)
- 【請求項１】電界効果トランジスタ（１０）であって：
最上部に活性領域（１３）を有する化合物半導体基板
（１２）；前記基板の活性領域内に配置され、エレベー
テッド・プラットフォーム（１８）を有する活性層（１
６）；前記活性層の第１端部と接触するように配置され
たソース領域（２６）；前記活性層の第２端部と接触す
るように配置され、前記エレベーテッド・プラットフォ
ームよりも低く形成されている前記ドレイン領域（２
８）；および前記エレベーテッド・プラットフォーム上
に直接配置されたゲート層（２０）であって、前記活性
層との間にショットキ接合を形成する前記ゲート層；か
ら成ることを特徴とする電界効果トランジスタ。 - 【請求項２】金属半導体電界効果トランジスタ（１０）
であって：化合物半導体基板（１２）であって、該基板
の表面部分に活性領域（１３）を規定するフィールド酸
化物層（１４）が配置されている前記基板；前記活性領
域内に配置された活性層（１６）であって、エレベーテ
ッド・プラットフォーム（１８）を有する前記活性層；
前記エレベーテッド・プラットフォーム上に直接形成さ
れた高温溶融金属ゲート層（２０）；および前記活性領
域内の前記ゲート層に対向する側に配置されたソースお
よびドレイン領域（２６，２８）であって、前記エレベ
ーテッド・プラットフォームよりも低く形成されている
前記ソースおよびドレイン領域；から成ることを特徴と
する金属半導体電界効果トランジスタ。 - 【請求項３】請求項２において、前記ソースおよびドレ
イン領域の少なくとも一方は、前記ゲート層に実質的に
自己整合していることを特徴とするトランジスタ。 - 【請求項４】化合物半導体基板（１２）の表面部分に活
性層（１６）が配置され、前記活性層上に直接ゲート層
（２０）が形成され、更に前記ゲート層が前記活性層を
第１および第２部分に分割する構造の電界効果トランジ
スタ（１０）を製造する方法であって：前記活性層をエ
ッチングし、前記活性層の第１部分に、前記ゲート層の
底面（２１）よりも低い窪み面（３４）を形成するステ
ップ；および前記ゲート層の対向側にソースおよびドレ
イン領域を形成するステップ；から成ることを特徴とす
る方法。 - 【請求項５】請求項４において、更に、前記ゲート層の
対抗側に隣接し、その上に第１および第２スペーサ（２
２，２４）を形成するステップを含むことを特徴とする
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23574594A | 1994-04-29 | 1994-04-29 | |
| US235745 | 1994-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302805A true JPH07302805A (ja) | 1995-11-14 |
Family
ID=22886749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124516A Pending JPH07302805A (ja) | 1994-04-29 | 1995-04-26 | エレベーテッド・ゲート（ｅｌｅｖａｔｅｄ ｇａｔｅ）電界効果トランジスタ構造およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5508539A (ja) |
| EP (1) | EP0680092B1 (ja) |
| JP (1) | JPH07302805A (ja) |
| KR (1) | KR950034830A (ja) |
| DE (1) | DE69523088D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3761918B2 (ja) * | 1994-09-13 | 2006-03-29 | 株式会社東芝 | 半導体装置の製造方法 |
| TW479364B (en) * | 1999-04-28 | 2002-03-11 | Koninkl Philips Electronics Nv | Method of manufacturing a semiconductor device comprising a field effect transistor |
| US6531347B1 (en) * | 2000-02-08 | 2003-03-11 | Advanced Micro Devices, Inc. | Method of making recessed source drains to reduce fringing capacitance |
| US6780703B2 (en) | 2002-08-27 | 2004-08-24 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device |
| US7033897B2 (en) * | 2003-10-23 | 2006-04-25 | Texas Instruments Incorporated | Encapsulated spacer with low dielectric constant material to reduce the parasitic capacitance between gate and drain in CMOS technology |
| US7344951B2 (en) * | 2004-09-13 | 2008-03-18 | Texas Instruments Incorporated | Surface preparation method for selective and non-selective epitaxial growth |
| US7335959B2 (en) * | 2005-01-06 | 2008-02-26 | Intel Corporation | Device with stepped source/drain region profile |
| US7541239B2 (en) * | 2006-06-30 | 2009-06-02 | Intel Corporation | Selective spacer formation on transistors of different classes on the same device |
| US9076817B2 (en) | 2011-08-04 | 2015-07-07 | International Business Machines Corporation | Epitaxial extension CMOS transistor |
| US8841709B2 (en) * | 2012-04-18 | 2014-09-23 | Macronix International Co., Ltd. | JFET device and method of manufacturing the same |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4407004A (en) * | 1978-11-13 | 1983-09-27 | Xerox Corporation | Self-aligned MESFET having reduced series resistance |
| CA1131367A (en) * | 1978-11-13 | 1982-09-07 | Keming W. Yeh | Self-aligned mesfet having reduced series resistance |
| JPS5671980A (en) * | 1979-11-15 | 1981-06-15 | Mitsubishi Electric Corp | Schottky barrier gate type field effect transistor and preparation method thereof |
| FR2493604A1 (fr) * | 1980-10-31 | 1982-05-07 | Thomson Csf | Transistors a effet de champ a grille ultra courte |
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
| US4587540A (en) * | 1982-04-05 | 1986-05-06 | International Business Machines Corporation | Vertical MESFET with mesa step defining gate length |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| JPS59152669A (ja) * | 1983-02-21 | 1984-08-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| GB2145558A (en) * | 1983-08-23 | 1985-03-27 | Standard Telephones Cables Ltd | Field effect transistor |
| FR2557368B1 (fr) * | 1983-12-27 | 1986-04-11 | Thomson Csf | Transistor a effet de champ, de structure verticale submicronique, et son procede de realisation |
| US4855246A (en) * | 1984-08-27 | 1989-08-08 | International Business Machines Corporation | Fabrication of a gaas short channel lightly doped drain mesfet |
| JPS622665A (ja) * | 1985-06-28 | 1987-01-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4965218A (en) * | 1985-10-21 | 1990-10-23 | Itt Corporation | Self-aligned gate realignment employing planarizing overetch |
| EP0248841A1 (en) * | 1985-12-13 | 1987-12-16 | Allied Corporation | Mesfet device having a semiconductor surface barrier layer |
| US4960718A (en) * | 1985-12-13 | 1990-10-02 | Allied-Signal Inc. | MESFET device having a semiconductor surface barrier layer |
| JPS62262466A (ja) * | 1986-05-09 | 1987-11-14 | Toshiba Corp | Ｍｅｓ ｆｅｔの製造方法 |
| JPS63120471A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | シヨツトキ障壁ゲ−ト電界効果トランジスタ |
| JPS6457759A (en) * | 1987-08-28 | 1989-03-06 | Sharp Kk | Field-effect-type semiconductor device |
| JPH01161772A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2728427B2 (ja) * | 1988-04-13 | 1998-03-18 | 株式会社日立製作所 | 電界効果型トランジスタとその製法 |
| JPH0444328A (ja) * | 1990-06-11 | 1992-02-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| EP0501275A3 (en) * | 1991-03-01 | 1992-11-19 | Motorola, Inc. | Method of making symmetrical and asymmetrical mesfets |
| JPH05299441A (ja) * | 1992-04-24 | 1993-11-12 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| DE69324630T2 (de) * | 1992-06-13 | 1999-10-21 | Sanyo Electric Co | Dotierungsverfahren, Halbleiterbauelement und Verfahren zu seiner Herstellung |
-
1995
- 1995-03-16 KR KR1019950005407A patent/KR950034830A/ko not_active Application Discontinuation
- 1995-04-18 DE DE69523088T patent/DE69523088D1/de not_active Expired - Lifetime
- 1995-04-18 EP EP95105789A patent/EP0680092B1/en not_active Expired - Lifetime
- 1995-04-20 US US08/425,733 patent/US5508539A/en not_active Expired - Lifetime
- 1995-04-26 JP JP7124516A patent/JPH07302805A/ja active Pending
-
1996
- 1996-01-17 US US08/587,434 patent/US5631175A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| DE69523088D1 (de) | 2001-11-15 |
| US5631175A (en) | 1997-05-20 |
| US5508539A (en) | 1996-04-16 |
| KR950034830A (ko) | 1995-12-28 |
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