JP2003510796A - ホットエレクトロン注入が減少された大電力rf電界効果トランジスタを製造する方法及びそれから得られる構造 - Google Patents
ホットエレクトロン注入が減少された大電力rf電界効果トランジスタを製造する方法及びそれから得られる構造Info
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Abstract
Description
レクトロン注入が減少され並びに改善された装置操作特性で製造する方法と、そ
れから得られる構造とに関する。
(metal insulator semiconductor field effect transistor; MISFET)
及び特に側方拡散MOSFET(lateral diffused MOSFET;LDMOS)デバ
イスの信頼性を低下させると共にその経年性能に影響を及ぼす現象である。HC
Iは、高ピーク電界とMOSFETデバイスのドレーンでの衝撃イオン化との結
果である。大電力アプリケーションのためには、電力供給電圧Vddは通常はゆ
うに25ボルトを上回る。電圧が高いということは電界が強いということを意味
する。1GHzより上の周波数でのRFアプリケーションのためには、キャパシ
タンスを最小にするために短チャネル(ゲート長さが<1μ)MOSFETが使
用される。Vddが高いと、電界が強く且つ相当の衝撃イオン化が生じ、ホット
エレクトロンがもたらされる。このホットエレクトロンはゲート酸化物に注入さ
れ、スレショルド電圧Vth及び相互コンダクタンスGm圧縮挙動に強い影響を
及ぼす。
するために、最大化される。ドーピングが強いほど電界が強くなり、キャリヤー
発生率が高くなり、その結果としてゲート誘電体にホットキャリヤーが注入され
ることになる。MOSFETのドレーンの付近でゲート酸化物に注入されたホッ
トエレクトロンは、トランジスタの非常に重要なパラメータを時間の経過に従っ
て変化させる傾向を有する。例えば、典型的なRF電力LDMOSデバイスはH
CIから生じるVgsの正の変化を有する。これは、マイナス3.5%/10年間
の負のドレーン電流変化(ドレーン電流の公称値200mA)をもたらすと共に
、線形動作のための最大ドレーン電流を15時間の動作で約20%減少させると
いう結果をもたらす。このことは図1の曲線で示されており、この図ではストレ
スの前及び後の相互コンダクタンスがドレーン電流との対比で描かれている。
ト・パターニング後に形成される、HCIを減少させるように設計されている拡
張されたドレーンを伴うLDMOS構造を開示している。N−拡張ドレーンは、
ゲートとドレーンとの間のキャパシタンスを最小化するために、ゲートのエッジ
に対して自己整合される。ドレーン抵抗を減少させるためにN−拡張ドレーンの
ドーパントのレベルが高められるのに連れて表面ドーピングが増大し、それはピ
ーク電界及び衝撃イオン化の発生を増大させる。更に、チャネル長さは最小にさ
れてはいない。それは、チャネル・ドライブ中はN−ドレーンは存在しないので
、ゲートの下でのNドーパント拡散が妨げられないからである。
ain;LDD)MOSFETトランジスタであり、これは低ドーピングされたドレ
ーン(N−)をゲートの下に、そして次にドレーン・コンタクトへ、導入する。
しかし、高電圧に耐えるには不十分なドレーン・ドリフト領域があるので、これ
らのデバイスは低電圧でしか動作できない。
う結果がもたらされ、そのために、時間が経つに連れて該デバイスの信頼性及び
安定性が低下してゆく。しかし、高電力レベル(ピーク電流)での直線性を改善
すると共に該デバイスのオン抵抗を減少させるために、N−ドレーン・ドーピン
グを強めるべきである。しかし、ホットキャリヤー注入問題があるので、従来技
術の構造ではN−ドレーン・ドーピングを最大化することはできない。
前に形成されるようになっているLDMOSデバイス製造プロセスが提供される
。これはN−ドレーン領域と、結果として得られる構造のチャネル領域とのドー
ピング・プロフィールを最適化する。HCIに関連する、時間の経過に伴うスレ
ショルド電圧(Vth)の変化を減少させると共に、時間の経過に伴う最大デバ
イス電流の減少を最小限にとどめながらデバイスのRF性能を改善することがで
きる。
成され得る。しかし、LDDデバイスを形成するときに必要なスペーサなどの、
複雑な処理をする必要は何もない。N−ウェルをブランケット・ドーピング或い
はマスクド・ドーピングすることができる。得られる構造では衝撃イオン化発生
を50%低減しており、その結果としてHCIが減少する。信頼性を低下させる
ことなく該デバイスの直線性を最大化することができる。更にチャネル長さが短
縮される。
れば、容易に明らかとなる。
バイスを製造するステップを示す断面図である。図2AではP+基板10は1面
にP−エピタキシャル層12を有し、標準的フィールド酸化が活性デバイス領域
を保護する窒化物マスクを用いて該エピタキシャル層の面にフィールド酸化物1
4を形成する。その後に該窒化物が取り除かれて、デバイスの活性領域の表面上
にスクリーン酸化物16が形成される。その後にN−ウェル18を形成するため
に該スクリーン酸化物を通してブランケットN−ウェル・インプラントが形成さ
れる。該インプラントは、エネルギー40〜200KeV、ドーズ量1E12〜
1E13の砒素又はリンである。このステップで、接地されたLDMOSデバイ
スのための随意の深いP+シンカーを形成することができる。
ント20が作られ、その後にインプラント・スクリーン酸化物が除去されて、ゲ
ート酸化物22が成長させられる(通常は100〜1000Å、好ましくは50
0〜700Å)。伝導性材料(ポリシリコン1000−6000Å厚又はポリサ
イド:1000−4000Å,又は上にシリサイドが付いているポリシリコン、
1000−4000Å厚)がゲート酸化物22上に蒸着される。その後にゲート
がパターン化され、蒸着された伝導性材料はエッチングされてゲート24を形成
する。
20−150KeV、1E12−1E15ドーズ量)と次のチャネル・ドライブ
(950−1200℃、60−800分間)によりゲート24の下にP−チャネ
ル領域26が形成される。
ト(リン又は砒素、30−180KeV、1E15〜2E16ドーズ量)により
N+ソース・コンタクト28及びN+ドレーン・コンタクト30が形成される。
最後のドーパントのドライブイン及び活性化に続いて誘電体蒸着(酸化物、PS
G又はBPSG酸化物)が行われ、これによりデバイスの表面上に誘電体層32
が形成される。蒸着された誘電体に随意(オプション的の意味)にリフロー、ア
ニール又は焼き締まりをほどこすことができる。
を用いてN+ソース28とN+ドレーン30とゲート24へのコンタクト領域(
図示されていない)とを露出させ、その後に、金属ソース・コンタクト34,金
属ドレーン・コンタクト36及び金属ゲート・コンタクト(図示されていない)
を形成するためにメタライゼーションが蒸着されてエッチングされる。ゲート・
コンタクトはゲート・フィンガーの端にある。有利なことに、ドレーンのN−ウ
ェル18は均一にドーピングされ、ゲート24の下のチャネル領域26の長さは
ドーピング補償の故に最小化される。
プを示す断面図である。この場合にも、P+シリコン基板40は、デバイス領域
の周りに形成されたフィールド酸化物44を伴う1表面上にP−エピタキシャル
層42を有する。N−ドリフト領域を形成するときにブランケット拡散を用いる
のではなくて、N−ドリフト領域を限定するためにマスクが用いられる。N−ド
リフト領域46は、スクリーン酸化物48及び窒化物層50を通ってのN−ウェ
ル・インプラント(砒素40−160KeV、1E11〜5E13ドーズ量)に
よって形成される。
(ホウ素又はBF2,>5E15ドーズ量)、該シンカーは上側グランド・コン
タクトでソース接地を提供する。シンカー・ドライブは60分間から800分間
にわたる、1000−1270℃である。活性領域の上に500−2,000Å
の窒化物層が蒸着されてパターン化される。その後に厚みが0.5−3.0μの
フィールド酸化物が成長される。
ーンとの間のキャパシタンスを減少させる0.3−1.0μのバンプ酸化物54
が形成される。該酸化物は活性領域でパターン化され、シンカー、ソース、及び
ドレーンのためのコンタクトが作られる場所と、チャネルが形成される場所とに
おいて該酸化物がエッチングされる。通常は、寄生バイポーラ・トランジスタを
無くするために深いP+マスクとホウ素インプラント(ホウ素又はBF2,4E
14−6E15)が用いられる。
、ゲート酸化(100ないし1000Å)とポリシリコン蒸着(0.1〜0.6
μ)とによりゲート酸化物56とゲート58とが設けられる。その後、ポリシリ
コン材料はドーピングされ(N−型、リン又は砒素)、ゲートがマスクされ、次
にゲート58を形成するためにエッチング(ゲート・パターン化)される。ゲー
ト58の一部はバンプ酸化物の上に形成される。
その後にチャネルのドーピング(ホウ素又はBF2,ドーズ量1E13〜5E1
4)が実行される。その後にチャネル・ドライブはデートの下でチャネル・イン
プラントを側方に拡散させ(950〜1150℃、60分〜800分間)、ジャ
ンクションの深さは破壊電圧要件とチャネル長さ(好ましくは0.5〜1.5μ
)とによる。ソース・コンタクト及びドレーン・コンタクトをドーピングするた
めのN+ドーピング・マスクの次にソース領域60N+ドレーン領域62を形成
するために砒素又はリンのドーピングが行われる。
ている。パッシベーション層64は、ドーピングされたガラス(窒化物/酸化物
、BPSG、PSG)の蒸着と、メタライゼーション前の平坦化のための随意の
リフローとによって形成される。コンタクト・マスクとエッチングとはソース・
コンタクト、ゲート・コンタクト及びドレーン・コンタクトを露出させ、その後
に金属蒸着(Al、Al/1%Si/0.5%Cu、TiWバリアーを伴うAu
)の次に金属マスク及びエッチングによりソース金属コンタクト66,ゲート金
属コンタクト68,及びドレーン金属コンタクト70が形成される。
ている。該プロセスは、これまでに図3A−3Cについて説明したものと同じで
あり、活性領域上の厚い酸化物の成長を含んでいる。図4Aに示されているよう
に、その厚い酸化物はデバイスの活性領域から除去され、深いP+マスク・イン
プラント54が実現される。スクリーン酸化物ははぎ取られ、ゲート酸化物(1
00〜1000Å)72が成長される。ポリシリコン蒸着(1000−5000
Å)及びドーピング(POC13又はAs/リン・インプラント)により、蒸着
されたポリシリコン・ゲート58がドーピングされる。その後にゲート58の表
面にシリサイド蒸着物(WSix、1000−4000Å厚)を形成することが
できる。その後にゲート・マスク及びポリサイド・エッチングにより最後のゲー
ト58が形成される。
ラント及びチャネル・ドライブによりチャネル領域57が形成され、その後に、
ドーピングされたガラス(窒化物/酸化物、BPSG、PSG)の蒸着と、メタ
ライゼーション前の平坦化のための随意のリフローとによってパッシベーション
層64が形成される。コンタクト・マスクとエッチングとはソース・コンタクト
、ゲート・コンタクト及びドレーン・コンタクトを露出させ、金属が蒸着され(
Al、Al/1%Si/0.5%Cu、TiWバリアーを伴うAu)、その次に
金属マスク及びエッチングによりソース金属コンタクト66及びドレーン金属コ
ンタクト70が形成される。ゲート・コンタクト(図示されていない)はゲート
58の延長されたフィンガー上にある。
発生電流と、従来技術の場合と同様にチャネル形成の後のものとを対比させて示
している。衝撃イオン化発生は、本発明の実施態様に従ったシンカー前のN−ウ
ェルについての線形動作についての最大ドレーン電流に対して均一に減少してい
ることに言及しておく。ゲート下のチャネル領域の長さは本発明に従ってドーピ
ング補償により最小化されており、本発明による新しい構造では、時間の経過に
伴うスレショルド電圧の変化が小さくなっていると共に、時間の経過に伴う大電
流における相互コンダクタンスの変化が小さくなっている。
例証するものであって、本発明を限定するものと解されてはならない。添付の請
求項で定義されている発明の範囲から逸脱することなく当業者は種々の修正及び
応用に想到することができる。
相互コンダクタンス対ドレーン−ソース電流のプロットである。
である。
である。
である。
である。
である。
ップを示す断面図である。
ップを示す断面図である。
ップを示す断面図である。
ップを示す断面図である。
ップを示す断面図である。
ップを示す断面図である。
ップを示す断面図である。
ップを示す断面図である。
イオン化発生(A/μ)対直線性能についての最大駆動電流(A/cm)のプロ
ットである。
Claims (18)
- 【請求項1】 信頼性の高い大電力RF側方拡散MOSトランジスタ(LD
MOS)を製造する方法であって、この方法は: a) 主面を有する1つの伝導型の基板を設け; b) 該主面に第2の伝導型のドーピングされたウェルを形成し; c) 該主面のデバイス領域の周りにフィールド酸化物を形成し; d) 該主面において前記のドーピングされたウェルの上にゲート酸化物を
形成し; e) 前記のドーピングされたウェルの一部分の上で該ゲート酸化物にゲー
トを形成し; f) ドーパント・インプラント及び熱的ドライブインにより該ゲートの下
で延在する該第1の伝導型のチャネル領域を形成し; g) 該チャネル領域に該ゲートと整列する第2の伝導型のソース領域を形
成すると共に前記のドーピングされたウェルに該ゲートから間隔を置くドレーン
領域を形成するステップを含むことを特徴とする方法。 - 【請求項2】 該基板は該主面上に第1の伝導型のエピタキシャル層を含む
ことを特徴とする請求項1に記載の方法。 - 【請求項3】 h) 該ソース領域、ドレーン領域及び該ゲートへのコンタ
クトを形成するステップを更に含むことを特徴とする請求項2に記載の方法。 - 【請求項4】 ステップb)は第2の伝導型のドーパントのブランケット・
インプラントを含むことを特徴とする請求項2に記載の方法。 - 【請求項5】 ステップb)は前記のドーピングされたウェルを該デバイス
領域に限定するためのマスクを含むことを特徴とする請求項2に記載の方法。 - 【請求項6】 ステップb)の後に寄生バイポーラ・トランジスタの効果を
減少させるのに用いる第1の伝導型のドーパントの深いインプラントを形成する
ステップを更に含むことを特徴とする請求項2に記載の方法。 - 【請求項7】 該深インプラントは該主面にグランド・コンタクトを与える
ことを特徴とする請求項6に記載の方法。 - 【請求項8】 該第1の伝導型はP型であり、該第2の伝導型はN型である
ことを特徴とする請求項2に記載の方法。 - 【請求項9】 ステップd)は少なくとも2つの厚みのゲート酸化物を形成
し、ステップe)は、ゲート−ドレーン間のキャパシタンスを減少させるために
該チャネル領域の上の比較的に薄い酸化物の上と該チャネル領域に隣接する前記
のドーピングされたウェルの上の比較的に厚い酸化物の上とにゲートを形成する
ことを特徴とする請求項2に記載の方法。 - 【請求項10】 ステップe)は、ドーピングされたポリシリコン及びポリ
サイドから成るグループから選択された材料からゲートを形成することを特徴と
する請求項2に記載の方法。 - 【請求項11】 h) 該デバイス領域の表面上にパッシベーション層を形
成し; i) 該ソース領域、該ドレーン領域、及び該ゲートへのコンタクトを形成
するステップを更に含むことを特徴とする請求項2に記載の方法。 - 【請求項12】 該パッシベーション層は、酸化珪素、PSGガラス、BP
SG酸化物、及び窒化珪素から成るグループから選択されることを特徴とする請
求項11に記載の方法。 - 【請求項13】 該コンタクトは、アルミニウム、アルミニウム/1%ケイ
素/0.5%銅、及び耐火性金属バリアーを伴う金から成るグループから選択さ
れることを特徴とする請求項11に記載の方法。 - 【請求項14】 シンカー領域を拡散させると共に前記のドーピングされた
ウェルの表面ドーパント集中を減少させるためにシンカー・ドライブを実行する
ステップを更に含むことを特徴とする請求項1に記載の方法。 - 【請求項15】 請求項1により定義されているプロセスから製造されたL
DMOSトランジスタ。 - 【請求項16】 請求項2により定義されているプロセスから製造されたL
DMOSトランジスタ。 - 【請求項17】 請求項3により定義されているプロセスから製造されたL
DMOSトランジスタ。 - 【請求項18】 請求項11により定義されているプロセスから製造された
LDMOSトランジスタ。
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