JPH08306874A - モノリシック高周波集積回路構造および製造方法 - Google Patents
モノリシック高周波集積回路構造および製造方法Info
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- JPH08306874A JPH08306874A JP8130794A JP13079496A JPH08306874A JP H08306874 A JPH08306874 A JP H08306874A JP 8130794 A JP8130794 A JP 8130794A JP 13079496 A JP13079496 A JP 13079496A JP H08306874 A JPH08306874 A JP H08306874A
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Abstract
(57)【要約】
【課題】 受動部品、ＥＳＤ部品および論理部品を高周
波電力トランジスタ構造に高いコスト効率および信頼性
をもってモノリシック集積できるようにする。 【解決手段】 高周波電力ＦＥＴ装置２２が受動部品２
３，２４，２６，２８，３１、静電放電（ＥＳＤ）装置
２７，１２７，２２７、および／または論理構造２９と
共に半導体本体１３上に集積されてモノリシック高周波
集積回路構造１０を形成する。高周波電力ＦＥＴ装置２
２はソース接地構成を含む。論理構造２９はソース接地
構造の前記高周波電力ＦＥＴ構造をＣＭＯＳ構成の１つ
の装置として使用する。
波電力トランジスタ構造に高いコスト効率および信頼性
をもってモノリシック集積できるようにする。 【解決手段】 高周波電力ＦＥＴ装置２２が受動部品２
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２７，１２７，２２７、および／または論理構造２９と
共に半導体本体１３上に集積されてモノリシック高周波
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構造の前記高周波電力ＦＥＴ構造をＣＭＯＳ構成の１つ
の装置として使用する。
Description
【０００１】
【発明の属する技術分野】この発明は、一般的には、高
周波半導体集積回路に関し、かつより特定的には、受動
部品、論理装置、および静電放電（ｅｌｅｃｔｒｏ−ｓ
ｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：ＥＳＤ）装置を高周
波電力用トランジスタの処理フローに組み込むための方
法および構造に関する。
周波半導体集積回路に関し、かつより特定的には、受動
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ｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：ＥＳＤ）装置を高周
波電力用トランジスタの処理フローに組み込むための方
法および構造に関する。
【０００２】
【従来の技術】高周波電力増幅器がよく知られておりか
つ、例えば、セルラ電話およびページャのようなパーソ
ナル通信の用途において使用される。パーソナル通信産
業がより小型でかつ軽い製品に向かって押し進められる
に応じて、これらの製品を作り上げる部品もまたより小
型かつ軽量にならなくてはならない。パーソナル通信製
品のための典型的なシリコンをベースとした高周波電力
増幅回路はハイブリッド集積回路構造で個別部品を使用
して製造される。すなわち、個別の電力用トランジス
タ、抵抗、インダクタ、容量、論理装置、およびＥＳＤ
フィルムまたは装置がハイブリッド回路基板上に形成さ
れまたは配置されて電力増幅回路を提供する。これらの
ハイブリッド構造は非常に高価でありかつ寸法が大き
く、２．０センチメートル×３．０センチメートルの寸
法が典型的なものである。
つ、例えば、セルラ電話およびページャのようなパーソ
ナル通信の用途において使用される。パーソナル通信産
業がより小型でかつ軽い製品に向かって押し進められる
に応じて、これらの製品を作り上げる部品もまたより小
型かつ軽量にならなくてはならない。パーソナル通信製
品のための典型的なシリコンをベースとした高周波電力
増幅回路はハイブリッド集積回路構造で個別部品を使用
して製造される。すなわち、個別の電力用トランジス
タ、抵抗、インダクタ、容量、論理装置、およびＥＳＤ
フィルムまたは装置がハイブリッド回路基板上に形成さ
れまたは配置されて電力増幅回路を提供する。これらの
ハイブリッド構造は非常に高価でありかつ寸法が大き
く、２．０センチメートル×３．０センチメートルの寸
法が典型的なものである。
【０００３】横方向拡散金属酸化物半導体（ＬＤＭＯ
Ｓ）電力トランジスタのようなシリコンをベースとした
高周波装置は魅力的であり、その理由はこれらが１００
ＭＨｚから約２ＧＨｚの範囲の周波数で良好な性能を提
供するからである。また、ＬＤＭＯＳ電力トランジスタ
はこの周波数範囲においてＩＩＩ−Ｖをベースとした高
周波装置よりもコスト効率がよい。高周波ＬＤＭＯＳ電
力トランジスタ設計の例はロバート・ビー・デイビス
（Ｒｏｂｅｒｔ Ｂ． Ｄａｖｉｅｓ）他に発行されか
つモトローラ・インコーポレイテッドに譲渡された米国
特許第５，１５５，５６３号に示されている。
Ｓ）電力トランジスタのようなシリコンをベースとした
高周波装置は魅力的であり、その理由はこれらが１００
ＭＨｚから約２ＧＨｚの範囲の周波数で良好な性能を提
供するからである。また、ＬＤＭＯＳ電力トランジスタ
はこの周波数範囲においてＩＩＩ−Ｖをベースとした高
周波装置よりもコスト効率がよい。高周波ＬＤＭＯＳ電
力トランジスタ設計の例はロバート・ビー・デイビス
（Ｒｏｂｅｒｔ Ｂ． Ｄａｖｉｅｓ）他に発行されか
つモトローラ・インコーポレイテッドに譲渡された米国
特許第５，１５５，５６３号に示されている。
【０００４】
【発明が解決しようとする課題】高周波モノリシック集
積ＩＩＩ−Ｖ電力増幅回路はしばしばパールナル通信の
用途に使用される。しかしながら、これらの装置はそれ
らがデプレッションモードのＭＥＳＦＥＴ電力装置を使
用するため負の電源電圧を必要とする。また、ＩＩＩ−
Ｖ電力増幅回路は長期間の信頼性についての問題がある
ことが発見されている。さらに、ＩＩＩ−Ｖ電力増幅回
路は製造するのが困難な複雑なエアブリッジインダクタ
（ａｉｒ ｂｒｉｄｇｅ ｉｎｄｕｃｔｏｒ）設計を使
用する。
積ＩＩＩ−Ｖ電力増幅回路はしばしばパールナル通信の
用途に使用される。しかしながら、これらの装置はそれ
らがデプレッションモードのＭＥＳＦＥＴ電力装置を使
用するため負の電源電圧を必要とする。また、ＩＩＩ−
Ｖ電力増幅回路は長期間の信頼性についての問題がある
ことが発見されている。さらに、ＩＩＩ−Ｖ電力増幅回
路は製造するのが困難な複雑なエアブリッジインダクタ
（ａｉｒ ｂｒｉｄｇｅ ｉｎｄｕｃｔｏｒ）設計を使
用する。
【０００５】より小型かつ軽量のパーソナル通信製品を
サポートする上でより小型かつ軽量の部品に向けて駆り
たてられるに応じて、受動部品（例えば、容量、インダ
クタ、伝送ライン、および抵抗）、ＥＳＤ部品、および
論理部品を高周波電力用トランジスタ構造にコスト効率
よくかつ信頼性よくモノリシック集積できる構造および
方法が必要である。
サポートする上でより小型かつ軽量の部品に向けて駆り
たてられるに応じて、受動部品（例えば、容量、インダ
クタ、伝送ライン、および抵抗）、ＥＳＤ部品、および
論理部品を高周波電力用トランジスタ構造にコスト効率
よくかつ信頼性よくモノリシック集積できる構造および
方法が必要である。
【０００６】
【課題を解決するための手段】一般に、本発明は受動部
品（例えば、インダクタ、直列容量、シャント容量、抵
抗、および伝送ライン）、静電放電（ＥＳＤ）装置、お
よび論理装置を高周波電力用トランジスタの処理フロー
中に統合する手段および方法を提供する。特に、本方法
および構造は高周波横方向拡散金属酸化物半導体（ＬＤ
ＭＯＳ）電界効果トランジスタの処理フローに組み込む
のに適している。
品（例えば、インダクタ、直列容量、シャント容量、抵
抗、および伝送ライン）、静電放電（ＥＳＤ）装置、お
よび論理装置を高周波電力用トランジスタの処理フロー
中に統合する手段および方法を提供する。特に、本方法
および構造は高周波横方向拡散金属酸化物半導体（ＬＤ
ＭＯＳ）電界効果トランジスタの処理フローに組み込む
のに適している。
【０００７】ここに提供される構造および方法はモノリ
シック高周波（約２ＧＨｚまで）電力増幅集積回路装置
を形成する。図１〜図１５ならびに以下の詳細な説明を
参照することにより本発明をよりよく理解することがで
きる。理解を容易にするため、同じ要素は適切な場合に
は各図の間で同じ番号を有している。
シック高周波（約２ＧＨｚまで）電力増幅集積回路装置
を形成する。図１〜図１５ならびに以下の詳細な説明を
参照することにより本発明をよりよく理解することがで
きる。理解を容易にするため、同じ要素は適切な場合に
は各図の間で同じ番号を有している。
【０００８】
【発明の実施の形態】図１は、本発明に係わる２段高周
波集積回路構造１のレイアウトの例の拡大された頭部面
図を示す。構造１は本発明に係わる種々の部品が使用さ
れる場合を示すために例として与えられている。厳密な
集積は特定の回路設計の要求に依存する。ここに提供さ
れる構造および方法は高周波集積回路設計者のための必
要な基礎単位（ｂｕｉｌｄｉｎｇ ｂｌｏｃｋｓ）を提
供する。
波集積回路構造１のレイアウトの例の拡大された頭部面
図を示す。構造１は本発明に係わる種々の部品が使用さ
れる場合を示すために例として与えられている。厳密な
集積は特定の回路設計の要求に依存する。ここに提供さ
れる構造および方法は高周波集積回路設計者のための必
要な基礎単位（ｂｕｉｌｄｉｎｇ ｂｌｏｃｋｓ）を提
供する。
【０００９】構造１はＬＤＭＯＳ電力用トランジスタ構
造を含むＮセル出力装置２を具備する。ステージ間整合
ネットワーク３はインダクタ構造、直列および並列また
はシャント容量構造、および伝送ライン構造を含む。ゲ
ートバイアスネットワーク４は抵抗構造、並列容量構
造、インダクタ構造、および静電放電（ＥＳＤ）構造を
含む。入力装置５はＬＤＭＯＳ電力用トランジスタ構造
を含み、論理部６はＣＭＯＳ論理構造を含み、かつ整合
ネッワーク７は並列容量構造、抵抗構造、および伝送ラ
イン構造を含む。ドレインバイアスネットワーク８はイ
ンダクタ構造、伝送ライン構造、および直列容量構造を
含む。任意選択的には、論理構造はステージ間整合ネッ
トワーク３に導入することができる。領域９はパッシベ
イション領域を表し、かつ種々の部品を分離しかついく
らかの部品を構成するために使用される。
造を含むＮセル出力装置２を具備する。ステージ間整合
ネットワーク３はインダクタ構造、直列および並列また
はシャント容量構造、および伝送ライン構造を含む。ゲ
ートバイアスネットワーク４は抵抗構造、並列容量構
造、インダクタ構造、および静電放電（ＥＳＤ）構造を
含む。入力装置５はＬＤＭＯＳ電力用トランジスタ構造
を含み、論理部６はＣＭＯＳ論理構造を含み、かつ整合
ネッワーク７は並列容量構造、抵抗構造、および伝送ラ
イン構造を含む。ドレインバイアスネットワーク８はイ
ンダクタ構造、伝送ライン構造、および直列容量構造を
含む。任意選択的には、論理構造はステージ間整合ネッ
トワーク３に導入することができる。領域９はパッシベ
イション領域を表し、かつ種々の部品を分離しかついく
らかの部品を構成するために使用される。
【００１０】図２は、本発明に係わるモノリシック高周
波（すなわち、約２ＧＨｚまでの）電力増幅器集積回路
構造または構造１０の一実施形態の拡大された断面図の
一部１１を示す。図３は構造１０の第２の部分１２を示
す。図２および図３の特定の装置の配置は制限的なもの
ではなく、かつそれらの最終的な位置は高周波集積回路
の特定のレイアウトに依存することが理解できる。ま
た、個々の構造は図２および図３においてはそれらが図
面内で都合よく収まるように互いに近接して配置されて
いる。各構造間の実際の間隔はより大きくできることが
理解される。
波（すなわち、約２ＧＨｚまでの）電力増幅器集積回路
構造または構造１０の一実施形態の拡大された断面図の
一部１１を示す。図３は構造１０の第２の部分１２を示
す。図２および図３の特定の装置の配置は制限的なもの
ではなく、かつそれらの最終的な位置は高周波集積回路
の特定のレイアウトに依存することが理解できる。ま
た、個々の構造は図２および図３においてはそれらが図
面内で都合よく収まるように互いに近接して配置されて
いる。各構造間の実際の間隔はより大きくできることが
理解される。
【００１１】構造１０は半導体本体または材料１３を含
む。半導体本体１３は基板、グランド面層、または第１
の層１４、およびグランド面層１４の上に形成された低
濃度ドープ層、エピタキシャル層、または第２の層１６
を含む。好ましくは、グランド面層１４は５．０×１０
１８〜１．０×１０１９アトム／ｃｍ３のオーダのドー
パント濃度を有する高濃度ドープｐ型シリコン基板であ
る。好ましくは、第２の層１６はシリコンからなり、グ
ランド面層１４と同じ導電型を有し、グランド面層１４
よりも低い濃度でドーピングされ、かつ好ましくは１．
０×１０１５〜２．０×１０１５アトム／ｃｍ３のオー
ダのドーパント濃度を有する。好ましくは、第２の層１
６はほぼ９．０〜１１．０ミクロンの範囲の当初（ｓｔ
ａｒｔｉｎｇ）厚さを有する。
む。半導体本体１３は基板、グランド面層、または第１
の層１４、およびグランド面層１４の上に形成された低
濃度ドープ層、エピタキシャル層、または第２の層１６
を含む。好ましくは、グランド面層１４は５．０×１０
１８〜１．０×１０１９アトム／ｃｍ３のオーダのドー
パント濃度を有する高濃度ドープｐ型シリコン基板であ
る。好ましくは、第２の層１６はシリコンからなり、グ
ランド面層１４と同じ導電型を有し、グランド面層１４
よりも低い濃度でドーピングされ、かつ好ましくは１．
０×１０１５〜２．０×１０１５アトム／ｃｍ３のオー
ダのドーパント濃度を有する。好ましくは、第２の層１
６はほぼ９．０〜１１．０ミクロンの範囲の当初（ｓｔ
ａｒｔｉｎｇ）厚さを有する。
【００１２】第２の層の各部はフィールドパッシベイシ
ョン領域２１によって隔離されあるいは分離されてい
る。典型的には、フィールドパッシベイション領域２１
はほぼ１．８ミクロンより大きな厚さを有し隣接するア
クティブ領域の間のおよびグランド面層１４とその後フ
ィールドパッシベイション領域２１の上または上部に形
成される受動部品との間の十分なアイソレーションを提
供する。構造１０は任意選択的に半導体本体１３の下部
面の上に形成されたオーミック層３５を含むことができ
る。オーミック層３５は典型的にはほぼ１２，０００オ
ングストロームの厚さの金の層からなる。
ョン領域２１によって隔離されあるいは分離されてい
る。典型的には、フィールドパッシベイション領域２１
はほぼ１．８ミクロンより大きな厚さを有し隣接するア
クティブ領域の間のおよびグランド面層１４とその後フ
ィールドパッシベイション領域２１の上または上部に形
成される受動部品との間の十分なアイソレーションを提
供する。構造１０は任意選択的に半導体本体１３の下部
面の上に形成されたオーミック層３５を含むことができ
る。オーミック層３５は典型的にはほぼ１２，０００オ
ングストロームの厚さの金の層からなる。
【００１３】種々の装置が隔離されたアクティブ領域内
にかつフィールドパッシベイション領域２１の種々の部
分の上または上部に形成される。図２および図３に示さ
れるように、これらの装置はシリコンをベースとした高
周波電力ＦＥＴ装置またはＬＤＭＯＳ構造２２、インダ
クタ構造２３、シャント容量構造２４、伝送ライン構造
２６、ＥＳＤ構造２７、直列容量構造２８、論理構造２
９、および抵抗構造３１を含む。図３に示される論理構
造２９の部分はＮＭＯＳ部分である。論理構造２９の残
りは図１１〜図１３に示されておりかつ後により詳細に
説明する。
にかつフィールドパッシベイション領域２１の種々の部
分の上または上部に形成される。図２および図３に示さ
れるように、これらの装置はシリコンをベースとした高
周波電力ＦＥＴ装置またはＬＤＭＯＳ構造２２、インダ
クタ構造２３、シャント容量構造２４、伝送ライン構造
２６、ＥＳＤ構造２７、直列容量構造２８、論理構造２
９、および抵抗構造３１を含む。図３に示される論理構
造２９の部分はＮＭＯＳ部分である。論理構造２９の残
りは図１１〜図１３に示されておりかつ後により詳細に
説明する。
【００１４】オーミックまたは金属層３９は種々の構造
へのコンタクトを形成するためおよび前記構造のいくつ
かの部分を形成するために使用される。オーミックまた
は金属層４６はオーミック層３９へのコンタクトを形成
しかつ前記構造のいくらかの部分を形成するために使用
される。上に述べた構造の内の単一のものの例が示され
ているが、上に述べた構造の内の複数のものを導入した
装置、上に述べた構造のすべて、または上に述べた構造
の一部のみを導入した装置も可能であり、かつそのよう
な構造は本発明の範囲内に入ることが理解される。
へのコンタクトを形成するためおよび前記構造のいくつ
かの部分を形成するために使用される。オーミックまた
は金属層４６はオーミック層３９へのコンタクトを形成
しかつ前記構造のいくらかの部分を形成するために使用
される。上に述べた構造の内の単一のものの例が示され
ているが、上に述べた構造の内の複数のものを導入した
装置、上に述べた構造のすべて、または上に述べた構造
の一部のみを導入した装置も可能であり、かつそのよう
な構造は本発明の範囲内に入ることが理解される。
【００１５】図２および図３から明らかなように、いく
つかの付加的なパッシベイション層を種々の構造の間に
設けることができる。好ましい実施形態では、第１のパ
ッシベイション層３２（例えば、酸化シリコン、窒化シ
リコン、その他）をフィールドパッシベイション領域２
１の上、第２の層１６のアクティブ領域の部分、および
個々の構造の部分に形成する。第２のパッシベイション
層３３（例えば、窒化シリコン、酸化シリコン、その
他）が第１のパッシベイション層３２の上に形成され引
き続き第１の層間誘電体層またはＩＬＤ０層３４が形成
される。誘電体層３７がＩＬＤ０層３４の上に形成さ
れ、引き続き第２の層間誘電体層またはＩＮＤ１層４３
および最終パッシベイション層４４が形成される。構造
１０内の各デバイスの要素につき詳細に説明し、引き続
き構造１０を形成するための好ましい処理フローの詳細
な説明を行う。
つかの付加的なパッシベイション層を種々の構造の間に
設けることができる。好ましい実施形態では、第１のパ
ッシベイション層３２（例えば、酸化シリコン、窒化シ
リコン、その他）をフィールドパッシベイション領域２
１の上、第２の層１６のアクティブ領域の部分、および
個々の構造の部分に形成する。第２のパッシベイション
層３３（例えば、窒化シリコン、酸化シリコン、その
他）が第１のパッシベイション層３２の上に形成され引
き続き第１の層間誘電体層またはＩＬＤ０層３４が形成
される。誘電体層３７がＩＬＤ０層３４の上に形成さ
れ、引き続き第２の層間誘電体層またはＩＮＤ１層４３
および最終パッシベイション層４４が形成される。構造
１０内の各デバイスの要素につき詳細に説明し、引き続
き構造１０を形成するための好ましい処理フローの詳細
な説明を行う。
【００１６】高周波電力用ＦＥＴ装置、高周波ＬＤＭＯ
Ｓ電力用トランジスタ、またはＬＤＭＯＳ構造２２はｐ
＋シンカ領域（ｓｉｎｋｅｒ ｒｅｇｉｏｎ）３６、高
電圧またはＰＨＶ領域５６、ｐ＋エンハンスメント領域
５７、ｎ＋ソース領域５８、ＮＨＶ領域５９、およびｎ
＋ドレイン領域６１を具備する。任意選択的な実施形態
では、ＬＤＭＯＳ構造２２はさらにｐ＋領域４２を含み
オーミック層３９への付加的な表面オーミックコンタク
トの増強を与える。
Ｓ電力用トランジスタ、またはＬＤＭＯＳ構造２２はｐ
＋シンカ領域（ｓｉｎｋｅｒ ｒｅｇｉｏｎ）３６、高
電圧またはＰＨＶ領域５６、ｐ＋エンハンスメント領域
５７、ｎ＋ソース領域５８、ＮＨＶ領域５９、およびｎ
＋ドレイン領域６１を具備する。任意選択的な実施形態
では、ＬＤＭＯＳ構造２２はさらにｐ＋領域４２を含み
オーミック層３９への付加的な表面オーミックコンタク
トの増強を与える。
【００１７】ｐ＋シンカ領域３６は第２の層１６の上部
面からグランド面層１４へ伸びている。好ましくは、ｐ
＋シンカ領域３６は約１．０×１０１９アトム／ｃｍ３
の表面濃度を有する。ＰＨＶ領域５６は典型的には第２
の層１６内へ約１．５〜２．０ミクロンの深さまで伸び
ている。ＰＨＶ領域５６の正確なドーパントプロフィー
ルはＬＤＭＯＳ構造２２の所望のブレイクダウン電圧、
しきい値電圧、およびトランスコンダクタンス特性に依
存する。
面からグランド面層１４へ伸びている。好ましくは、ｐ
＋シンカ領域３６は約１．０×１０１９アトム／ｃｍ３
の表面濃度を有する。ＰＨＶ領域５６は典型的には第２
の層１６内へ約１．５〜２．０ミクロンの深さまで伸び
ている。ＰＨＶ領域５６の正確なドーパントプロフィー
ルはＬＤＭＯＳ構造２２の所望のブレイクダウン電圧、
しきい値電圧、およびトランスコンダクタンス特性に依
存する。
【００１８】ｐ＋エンハンスメント領域５７は典型的に
は１．０×１０１８アトム／ｃｍ３を超える表面濃度を
有し、かつ第２の層１６内へ約０．５〜１．５ミクロン
の深さまで伸びている。任意選択的な実施形態では、ｐ
＋エンハンスメント領域５７は使用されない。ｎ＋ソー
ス領域５８およびｎ＋ドレイン領域６１は典型的には
１．０×１０２０アトム／ｃｍ３のオーダの表面濃度を
有しかつ第２の層１６内へ約０．１〜０．５ミクロンの
接合深さまで伸びている。ＮＨＶ領域５９は典型的には
１．０×１０１７アトム／ｃｍ３のオーダの表面濃度を
有し、かつ第２の層１６内へ約０．２〜１．０ミクロン
の深さまで伸びている。ｐ＋領域４２は典型的には５．
０×１０１８〜１．０×１０１９アトム／ｃｍ３のオー
ダの表面濃度を有しかつ第２の層１６内へ約０．１〜
０．７ミクロンの深さまで伸びている。
は１．０×１０１８アトム／ｃｍ３を超える表面濃度を
有し、かつ第２の層１６内へ約０．５〜１．５ミクロン
の深さまで伸びている。任意選択的な実施形態では、ｐ
＋エンハンスメント領域５７は使用されない。ｎ＋ソー
ス領域５８およびｎ＋ドレイン領域６１は典型的には
１．０×１０２０アトム／ｃｍ３のオーダの表面濃度を
有しかつ第２の層１６内へ約０．１〜０．５ミクロンの
接合深さまで伸びている。ＮＨＶ領域５９は典型的には
１．０×１０１７アトム／ｃｍ３のオーダの表面濃度を
有し、かつ第２の層１６内へ約０．２〜１．０ミクロン
の深さまで伸びている。ｐ＋領域４２は典型的には５．
０×１０１８〜１．０×１０１９アトム／ｃｍ３のオー
ダの表面濃度を有しかつ第２の層１６内へ約０．１〜
０．７ミクロンの深さまで伸びている。
【００１９】ゲート電極はゲート誘電体または酸化物層
６３によって第２の層１６から分離されている。好まし
くは、該ゲート電極は高濃度ドープ多結晶半導体層６４
および該多結晶半導体層６４の上に形成されたオーミッ
クまたは金属層６６を具備する。例えば、ドーピングさ
れた多結晶半導体層６４は約４，０００〜６，０００オ
ングストロームの厚さを有するｎ＋多結晶シリコン層か
らなり、かつオーミック層６６は約２，５００〜３，５
００オングストロームの厚さのタングステン／シリコン
合金層からなる。ゲート酸化物層６３は典型的には１０
０〜６００オングストロームの範囲の厚さを有し好まし
い厚さは約４００オングストロームである。
６３によって第２の層１６から分離されている。好まし
くは、該ゲート電極は高濃度ドープ多結晶半導体層６４
および該多結晶半導体層６４の上に形成されたオーミッ
クまたは金属層６６を具備する。例えば、ドーピングさ
れた多結晶半導体層６４は約４，０００〜６，０００オ
ングストロームの厚さを有するｎ＋多結晶シリコン層か
らなり、かつオーミック層６６は約２，５００〜３，５
００オングストロームの厚さのタングステン／シリコン
合金層からなる。ゲート酸化物層６３は典型的には１０
０〜６００オングストロームの範囲の厚さを有し好まし
い厚さは約４００オングストロームである。
【００２０】オーミック層３９はＬＤＭＯＳ構造２２の
ソースおよびドレイン領域へのコンタクトを提供する。
オーミック層３９は典型的にはアルミニウム、アルミニ
ウム合金、またはチタン−タングステン合金層とこれに
続くアルミニウム−銅合金層のような多層メタリゼイシ
ョンから構成される。オーミック層３９のための多層メ
タリゼイションはエレクトロマイグレーション（ｅｌｅ
ｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）に関連する障害に対し
て強化された保護を提供する。オーミック層３９は好ま
しくは１．２〜１．５ミクロンの範囲の厚さを有する。
ソースおよびドレイン領域へのコンタクトを提供する。
オーミック層３９は典型的にはアルミニウム、アルミニ
ウム合金、またはチタン−タングステン合金層とこれに
続くアルミニウム−銅合金層のような多層メタリゼイシ
ョンから構成される。オーミック層３９のための多層メ
タリゼイションはエレクトロマイグレーション（ｅｌｅ
ｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）に関連する障害に対し
て強化された保護を提供する。オーミック層３９は好ま
しくは１．２〜１．５ミクロンの範囲の厚さを有する。
【００２１】典型的には、ＬＤＭＯＳ構造２２は交互の
ソースおよびドレイン領域を備えた互いに入り込んだ様
式で設計される。また、ＬＤＭＯＳ構造２２は便宜的に
は５６のゲートセル設計（２８のドレイン領域および２
８のソース領域）へと集積される。いっしょに集積され
た上記５６のゲートセルの４つからなる４セル構造が６
ボルトでかつ約１ＧＨｚで約１〜２ワットのＲＦ電力出
力を提供するのに十分なものである。
ソースおよびドレイン領域を備えた互いに入り込んだ様
式で設計される。また、ＬＤＭＯＳ構造２２は便宜的に
は５６のゲートセル設計（２８のドレイン領域および２
８のソース領域）へと集積される。いっしょに集積され
た上記５６のゲートセルの４つからなる４セル構造が６
ボルトでかつ約１ＧＨｚで約１〜２ワットのＲＦ電力出
力を提供するのに十分なものである。
【００２２】インダクタ構造２３はフィールドパッシベ
イション領域２１の１つの上に形成される。示された実
施形態では、インダクタ構造２３は誘電体層３７の上に
形成されかつ好ましくはオーミック層３９を含む多層メ
タリゼイション構造を備えている。ＩＬＤ１層４３はオ
ーミック層３９を覆いかつ開口を含み、それによって第
２のオーミック層４６がオーミック層３９にコンタクト
して構造を完成させている。オーミック層４６は好まし
くはアルミニウムまたアルミニウム−銅−シリコン合金
のようなアルミニウム合金からなりかつ好ましくは約
１．８〜２．０ミクロンの範囲の厚さを有する。
イション領域２１の１つの上に形成される。示された実
施形態では、インダクタ構造２３は誘電体層３７の上に
形成されかつ好ましくはオーミック層３９を含む多層メ
タリゼイション構造を備えている。ＩＬＤ１層４３はオ
ーミック層３９を覆いかつ開口を含み、それによって第
２のオーミック層４６がオーミック層３９にコンタクト
して構造を完成させている。オーミック層４６は好まし
くはアルミニウムまたアルミニウム−銅−シリコン合金
のようなアルミニウム合金からなりかつ好ましくは約
１．８〜２．０ミクロンの範囲の厚さを有する。
【００２３】オーミック層３９をインダクタ構造２３の
一部として使用することにより、他の構造において使用
されるものと異なる金属がインダクタ構造において使用
される場合と比較して処理ステップがより少なくなる。
また、フィールドパッシベイション領域２１、第１のパ
ッシベイション層３２、第２のパッシベイション層３
３、ＩＬＤ０層３４、および誘電体層３７が構造２３を
グランド面層１４から隔離するから、高いＱ特性を有す
るインダクタ構造が達成される。（ここでＱは典型的に
は部品の品質係数（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）と
して言及されかつ消費されるエネルギに対するる磁界に
蓄積されるエネルギとして定義される）。さらに、２レ
ベルメタリゼイション（すなわち、オーミック層３９お
よびオーミック層４６）積層はより低い寄生抵抗を提供
し、それによってインダクタ構造２３のＱ特性をさらに
増強させる。
一部として使用することにより、他の構造において使用
されるものと異なる金属がインダクタ構造において使用
される場合と比較して処理ステップがより少なくなる。
また、フィールドパッシベイション領域２１、第１のパ
ッシベイション層３２、第２のパッシベイション層３
３、ＩＬＤ０層３４、および誘電体層３７が構造２３を
グランド面層１４から隔離するから、高いＱ特性を有す
るインダクタ構造が達成される。（ここでＱは典型的に
は部品の品質係数（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）と
して言及されかつ消費されるエネルギに対するる磁界に
蓄積されるエネルギとして定義される）。さらに、２レ
ベルメタリゼイション（すなわち、オーミック層３９お
よびオーミック層４６）積層はより低い寄生抵抗を提供
し、それによってインダクタ構造２３のＱ特性をさらに
増強させる。
【００２４】図４は、インダクタ構造２３の設計の１例
を示す大幅に拡大した頭部面図を示す。図４に示される
ように、インダクタ構造２３は典型的には中央に配置さ
れた中心部またはコアを備えたよく知られたスパイラル
またはコイル形状からなる。参照ライン２−２は図２に
示されるインダクタ構造２３の断面の相対的な位置を示
すために設けられている。インダクタ構造２３は第１の
端子または中央タップライン４８および第２の端子４９
を含む。第１の端子４８はインダクタ構造２３のコアへ
の接続を提供する。
を示す大幅に拡大した頭部面図を示す。図４に示される
ように、インダクタ構造２３は典型的には中央に配置さ
れた中心部またはコアを備えたよく知られたスパイラル
またはコイル形状からなる。参照ライン２−２は図２に
示されるインダクタ構造２３の断面の相対的な位置を示
すために設けられている。インダクタ構造２３は第１の
端子または中央タップライン４８および第２の端子４９
を含む。第１の端子４８はインダクタ構造２３のコアへ
の接続を提供する。
【００２５】第１の端子４８は点線で示されているが、
その理由はそれがこの実施形態ではＩＬＤ１層４３の下
にあるためである。これは後に説明する図５（ａ）にお
いてより明らかになる。図４に示されるインダクタ構造
２３の設計は６〜７ナノヘンリーのオーダのインダクタ
ンス値を提供するのに十分なものであり、おのおののラ
インはほぼ１５〜３０ミクロンの範囲の幅４７を有しか
つおのおののラインはほぼ３〜１０ミクロン離れた距離
の間隔を備えている。
その理由はそれがこの実施形態ではＩＬＤ１層４３の下
にあるためである。これは後に説明する図５（ａ）にお
いてより明らかになる。図４に示されるインダクタ構造
２３の設計は６〜７ナノヘンリーのオーダのインダクタ
ンス値を提供するのに十分なものであり、おのおののラ
インはほぼ１５〜３０ミクロンの範囲の幅４７を有しか
つおのおののラインはほぼ３〜１０ミクロン離れた距離
の間隔を備えている。
【００２６】図５（ａ）は、図４に示された参照ライン
５−５に沿ったインダクタ構造２３の一部の拡大された
断面図である。図５（ａ）は第１の端子４８をインダク
タ構造２３の中心部に接続するための１つの実施形態を
示すために与えられている。オーミック層３９はポイン
ト５１および５２で終端しそれによって第１の端子４８
の形成のためのギャップが形成できるようにする。ＩＬ
Ｄ１層４３は第１の端子４８をオーミック層４６から隔
離しかつオーミック層４６はポイント５１および５２に
よって生じたギャップを「橋絡する（ｂｒｉｄｇｅ）」
働きをなす。この設計はエアブリッジ接続構造を使用す
る必要をなくし、従って処理の複雑さを低減する。
５−５に沿ったインダクタ構造２３の一部の拡大された
断面図である。図５（ａ）は第１の端子４８をインダク
タ構造２３の中心部に接続するための１つの実施形態を
示すために与えられている。オーミック層３９はポイン
ト５１および５２で終端しそれによって第１の端子４８
の形成のためのギャップが形成できるようにする。ＩＬ
Ｄ１層４３は第１の端子４８をオーミック層４６から隔
離しかつオーミック層４６はポイント５１および５２に
よって生じたギャップを「橋絡する（ｂｒｉｄｇｅ）」
働きをなす。この設計はエアブリッジ接続構造を使用す
る必要をなくし、従って処理の複雑さを低減する。
【００２７】図５（ｂ）は本発明に係わるインダクタの
一部の他の実施形態の拡大した断面図である。この実施
形態では、オーミック層４６はポイント５３および５４
において終端しそれによって第１の端子４８′がインダ
クタ構造の中心部に接続できるようにするギャップを形
成する。ＩＬＤ１層４３は第１の端子４８′をオーミッ
ク層３９から隔離しかつオーミック層３９はポイント５
３および５４によって生じたギャップを「橋絡する」働
きをなす。
一部の他の実施形態の拡大した断面図である。この実施
形態では、オーミック層４６はポイント５３および５４
において終端しそれによって第１の端子４８′がインダ
クタ構造の中心部に接続できるようにするギャップを形
成する。ＩＬＤ１層４３は第１の端子４８′をオーミッ
ク層３９から隔離しかつオーミック層３９はポイント５
３および５４によって生じたギャップを「橋絡する」働
きをなす。
【００２８】別の実施形態では、インダクタ構造はスパ
イラルを形成するために使用されるオーミック層４６の
みを備えたスパイラル設計から構成される。オーミック
層３９は中央タップラインを形成し該中央タップライン
をオーミック層４６から分離するＩＬＤ１層４３を備え
ている。前記中心部にまたは前記中心部近くに配置され
たビアが使用されてオーミック層４６を中央タップライ
ンに接続する。この別の設計はグランド面層１４からさ
らに隔離されたインダクタ構造を提供し、さらに容量効
果を低減する。しかしながら、この別の設計は図２に示
されるインダクタ構造２３と比較してより高い直列抵抗
効果を有し、それはオーミック層４６のみが使用される
ためである。これはオーミック層４６の厚さを増大する
ことによって克服できる。
イラルを形成するために使用されるオーミック層４６の
みを備えたスパイラル設計から構成される。オーミック
層３９は中央タップラインを形成し該中央タップライン
をオーミック層４６から分離するＩＬＤ１層４３を備え
ている。前記中心部にまたは前記中心部近くに配置され
たビアが使用されてオーミック層４６を中央タップライ
ンに接続する。この別の設計はグランド面層１４からさ
らに隔離されたインダクタ構造を提供し、さらに容量効
果を低減する。しかしながら、この別の設計は図２に示
されるインダクタ構造２３と比較してより高い直列抵抗
効果を有し、それはオーミック層４６のみが使用される
ためである。これはオーミック層４６の厚さを増大する
ことによって克服できる。
【００２９】再び図２に戻ると、シャント容量構造２４
は第２の層１６の上部面とグランド面層１４との間で高
濃度ドープされた接続を提供するｐ＋シンカ領域１３６
を含む。さらに、ｐ＋シンカ領域１３６はシャント容量
構造２４の底部プレートを形成する。ｐ＋シンカ領域１
３６はｐ＋シンカ領域３６と同じドーパントプロフィー
ル特性を有する。誘電体層３７は容量の誘電体を形成し
かつ好ましくはほぼ１，１００オングストロームより小
さな厚さを有する窒化シリコン層からなる。任意選択的
には、誘電体層３７は酸化シリコン、酸化シリコンと窒
化シリコンの組み合わせ、または他の高誘電率材料から
構成される。オーミック層３６はシャント容量構造２４
の頭部プレートを形成する。
は第２の層１６の上部面とグランド面層１４との間で高
濃度ドープされた接続を提供するｐ＋シンカ領域１３６
を含む。さらに、ｐ＋シンカ領域１３６はシャント容量
構造２４の底部プレートを形成する。ｐ＋シンカ領域１
３６はｐ＋シンカ領域３６と同じドーパントプロフィー
ル特性を有する。誘電体層３７は容量の誘電体を形成し
かつ好ましくはほぼ１，１００オングストロームより小
さな厚さを有する窒化シリコン層からなる。任意選択的
には、誘電体層３７は酸化シリコン、酸化シリコンと窒
化シリコンの組み合わせ、または他の高誘電率材料から
構成される。オーミック層３６はシャント容量構造２４
の頭部プレートを形成する。
【００３０】シャント容量構造２４の容量値は、例え
ば、開口４１の断面積を調整することによって決定され
る。例えば、８５ピコファラッドのシャント容量を提供
するためには、開口４２の断面積は、誘電体層３７が窒
化シリコンからなりかつほぼ１，０００オングストロー
ムの厚さを有する場合、ほぼ４００×４００平方ミクロ
ンである。
ば、開口４１の断面積を調整することによって決定され
る。例えば、８５ピコファラッドのシャント容量を提供
するためには、開口４２の断面積は、誘電体層３７が窒
化シリコンからなりかつほぼ１，０００オングストロー
ムの厚さを有する場合、ほぼ４００×４００平方ミクロ
ンである。
【００３１】伝送ライン構造２６は好ましくはオーミッ
ク層３９および４６を含む多層メタリゼイション伝送ラ
イン構造からなる。オーミック層３９は誘電体層３７の
上に形成されかつオーミック層４６はオーミック層３９
の上に形成される。ＩＬＤ１層４３に形成された開口は
オーミック層４６がオーミック層３９にコンタクトでき
るようにする。典型的には、おのおのの伝送ラインは約
１５〜３０ミクロンの幅６８を有し、それぞれ、７０〜
３０オームのオーダの特性インピーダンスを有する伝送
ラインを提供する。典型的には、隣接する伝送ラインは
約１０〜２０の距離６９だけ離れている。
ク層３９および４６を含む多層メタリゼイション伝送ラ
イン構造からなる。オーミック層３９は誘電体層３７の
上に形成されかつオーミック層４６はオーミック層３９
の上に形成される。ＩＬＤ１層４３に形成された開口は
オーミック層４６がオーミック層３９にコンタクトでき
るようにする。典型的には、おのおのの伝送ラインは約
１５〜３０ミクロンの幅６８を有し、それぞれ、７０〜
３０オームのオーダの特性インピーダンスを有する伝送
ラインを提供する。典型的には、隣接する伝送ラインは
約１０〜２０の距離６９だけ離れている。
【００３２】伝送ライン構造２６を誘電体層３７上にか
つＩＬＤ０層３４、第２のパッシベイション層３３、第
１のパッシベイション層３２、およびフィールドパッシ
ベイション領域２１の１つの上部に配置することによ
り、高い誘電率の伝送ライン構造が提供される。その結
果、この設計はより短い伝送ラインを可能にし、従って
スペースおよびコストを節約する。
つＩＬＤ０層３４、第２のパッシベイション層３３、第
１のパッシベイション層３２、およびフィールドパッシ
ベイション領域２１の１つの上部に配置することによ
り、高い誘電率の伝送ライン構造が提供される。その結
果、この設計はより短い伝送ラインを可能にし、従って
スペースおよびコストを節約する。
【００３３】次に図３を参照すると、ＥＳＤ構造２７が
示されている。高周波の用途においては、ＥＳＤ構造は
回路にノイズを導入してはならず、高周波信号振幅を制
限してはならず、過剰なｄｃ電力を消費してはならず、
あるいは大きな面積を浪費してはならない。さらに、Ｌ
ＤＭＯＳ構造２２は典型的にはＥＳＤ保護なしには約５
０ボルトにおいてＥＳＤ人体モデル試験に適合しない。
示されている。高周波の用途においては、ＥＳＤ構造は
回路にノイズを導入してはならず、高周波信号振幅を制
限してはならず、過剰なｄｃ電力を消費してはならず、
あるいは大きな面積を浪費してはならない。さらに、Ｌ
ＤＭＯＳ構造２２は典型的にはＥＳＤ保護なしには約５
０ボルトにおいてＥＳＤ人体モデル試験に適合しない。
【００３４】ＥＳＤ構造２７は処理ステップを加えるこ
となく上の要求に適合する本発明による１つの例であ
る。ＥＳＤ構造２７は、例えば、高周波集積回路のＲＦ
入力部分において使用される。ＥＳＤ構造２７は約９ボ
ルトのブレイクダウン電圧および約０．５〜０．６ボル
トのターンオン電圧を有するシャントダイオード構造か
らなる。
となく上の要求に適合する本発明による１つの例であ
る。ＥＳＤ構造２７は、例えば、高周波集積回路のＲＦ
入力部分において使用される。ＥＳＤ構造２７は約９ボ
ルトのブレイクダウン電圧および約０．５〜０．６ボル
トのターンオン電圧を有するシャントダイオード構造か
らなる。
【００３５】より詳細には、ＥＳＤ構造２７は好ましく
はｐ＋シンカ領域２３６、高電圧またはＰＨＶ領域１５
６、ｐ＋エンハンスメント領域１５７、およびｎ＋領域
７１を含む環状構造から構成される。ｐ＋シンカ領域２
３６、ＰＨＶ領域１５６、およびｐ＋エンハンスメント
領域１５７は、それぞれ、ｐ＋シンカ領域３６、ＰＨＶ
領域５６、およびｐ＋エンハンスメント領域５７と同じ
ドーパントプロフィールおよび深さ特性を有する。好ま
しくは、ｎ＋領域７１は２回ドーピングされ、最初はＮ
ＨＶ領域５９と同時にかつ２回目はｎ＋ソース領域４８
と同時に行われる。これはｎ＋領域７１に徐々に変化す
る（ｇｒａｄｅｄ）接合プロフィールを提供しかつ従っ
てより高いブレイクダウン電圧を提供する。ｐ＋シンカ
領域２３６はＥＳＤ構造２７のためのグランド面層１４
へのアノード接続を好適に提供する。オーミック層３９
はｎ＋領域７１へのカソードオーミックコンタクトを提
供する。
はｐ＋シンカ領域２３６、高電圧またはＰＨＶ領域１５
６、ｐ＋エンハンスメント領域１５７、およびｎ＋領域
７１を含む環状構造から構成される。ｐ＋シンカ領域２
３６、ＰＨＶ領域１５６、およびｐ＋エンハンスメント
領域１５７は、それぞれ、ｐ＋シンカ領域３６、ＰＨＶ
領域５６、およびｐ＋エンハンスメント領域５７と同じ
ドーパントプロフィールおよび深さ特性を有する。好ま
しくは、ｎ＋領域７１は２回ドーピングされ、最初はＮ
ＨＶ領域５９と同時にかつ２回目はｎ＋ソース領域４８
と同時に行われる。これはｎ＋領域７１に徐々に変化す
る（ｇｒａｄｅｄ）接合プロフィールを提供しかつ従っ
てより高いブレイクダウン電圧を提供する。ｐ＋シンカ
領域２３６はＥＳＤ構造２７のためのグランド面層１４
へのアノード接続を好適に提供する。オーミック層３９
はｎ＋領域７１へのカソードオーミックコンタクトを提
供する。
【００３６】最適の保護を提供しかつ集積回路の残りの
部分に対するＥＳＤ構造２７の存在の影響を最小にする
ために、ＥＳＤ構造２７は好ましくはｎ＋領域７１の周
りにリングを形成するｐ＋エンハンスメント領域１５７
およびｐ＋シンカ領域２３６を備えた丸い形状を有す
る。ｎ＋領域７１は好ましくは約４〜５ミクロンの直径
７２を有する。ＥＤＳ構造２７は好ましくは約３０ミク
ロンの総合アクティブ領域直径７３を有する。
部分に対するＥＳＤ構造２７の存在の影響を最小にする
ために、ＥＳＤ構造２７は好ましくはｎ＋領域７１の周
りにリングを形成するｐ＋エンハンスメント領域１５７
およびｐ＋シンカ領域２３６を備えた丸い形状を有す
る。ｎ＋領域７１は好ましくは約４〜５ミクロンの直径
７２を有する。ＥＤＳ構造２７は好ましくは約３０ミク
ロンの総合アクティブ領域直径７３を有する。
【００３７】ＥＳＤ構造２７は集積回路の残りの部分に
測定可能なノイズを導入せずかつステージ間整合回路と
干渉しないように十分小さい。さらに、ＥＳＤ構造２７
は約５００ボルトまでの測定された人体保護を提供しか
つもし直接ＲＦ入力パッドと直列に配置されれば負のＲ
Ｆ電圧スイングをほぼ−０．５ボルト（ほぼ３ｄＢｍ）
に制限する。ＥＳＤ構造２７はＬＤＭＯＳ構造２２を形
成するために使用される処理ステップを好適に利用し、
従ってコスト効率のよい集積を可能にする。
測定可能なノイズを導入せずかつステージ間整合回路と
干渉しないように十分小さい。さらに、ＥＳＤ構造２７
は約５００ボルトまでの測定された人体保護を提供しか
つもし直接ＲＦ入力パッドと直列に配置されれば負のＲ
Ｆ電圧スイングをほぼ−０．５ボルト（ほぼ３ｄＢｍ）
に制限する。ＥＳＤ構造２７はＬＤＭＯＳ構造２２を形
成するために使用される処理ステップを好適に利用し、
従ってコスト効率のよい集積を可能にする。
【００３８】図６は、本発明に係わるＥＳＤ構造１２７
の別の実施形態の回路図である。ＥＳＤ構造１２７はＲ
Ｆ入力パッド７６に結合されかつＮＭＯＳトランジスタ
７８およびダイオード７９を含む。図６に示されるよう
に、ＮＭＯＳトランジスタ７８は短絡されたゲート／ソ
ース構造となっている。典型的には、出力端子７７はＲ
Ｆ入力パッド７６を高周波集積回路の残りの部分に接続
するために該ＲＦ入力パッド７６に結合されている。こ
の回路図はまたダイオード７９とＲＦ入力パッド７６と
の間に直列に接続された任意選択的なインダクタ８９を
含む。後により詳細に説明するように、インダクタ８９
は負のＲＦ電圧スイングの間の性能を改善するために高
周波直列抵抗を提供する。
の別の実施形態の回路図である。ＥＳＤ構造１２７はＲ
Ｆ入力パッド７６に結合されかつＮＭＯＳトランジスタ
７８およびダイオード７９を含む。図６に示されるよう
に、ＮＭＯＳトランジスタ７８は短絡されたゲート／ソ
ース構造となっている。典型的には、出力端子７７はＲ
Ｆ入力パッド７６を高周波集積回路の残りの部分に接続
するために該ＲＦ入力パッド７６に結合されている。こ
の回路図はまたダイオード７９とＲＦ入力パッド７６と
の間に直列に接続された任意選択的なインダクタ８９を
含む。後により詳細に説明するように、インダクタ８９
は負のＲＦ電圧スイングの間の性能を改善するために高
周波直列抵抗を提供する。
【００３９】図７は、図６に係わるＥＳＤ構造１２７の
拡大した断面図を示す。ＥＳＤ構造１２７は好ましくは
環状設計からなりかつｐ＋シンカ領域３３６、ｐ＋エン
ハンスメント領域２５７、ｎ＋ソース領域１５８、およ
びｎ＋領域１７１を含む。ｎ＋領域１７１はダイオード
７９のカソードおよびＮＭＯＳトランジスタ７８のドレ
インの双方として機能する。任意選択的にはＥＳＤ構造
１２７は高電圧またはＰＨＶ領域２５６を含む。ｐ＋シ
ンカ領域３３６、ｐ＋エンハンスメント領域２５７、ｎ
＋ソース領域１５８、およびＰＨＶ領域２５６は、それ
ぞれ、ｐ＋シンカ領域３６、ｐ＋エンハンスメント領域
５７、ｎ＋ソース領域５８、およびＰＨＶ領域５６と同
じドーパントプロフィールおよび深さ特性を有する。
拡大した断面図を示す。ＥＳＤ構造１２７は好ましくは
環状設計からなりかつｐ＋シンカ領域３３６、ｐ＋エン
ハンスメント領域２５７、ｎ＋ソース領域１５８、およ
びｎ＋領域１７１を含む。ｎ＋領域１７１はダイオード
７９のカソードおよびＮＭＯＳトランジスタ７８のドレ
インの双方として機能する。任意選択的にはＥＳＤ構造
１２７は高電圧またはＰＨＶ領域２５６を含む。ｐ＋シ
ンカ領域３３６、ｐ＋エンハンスメント領域２５７、ｎ
＋ソース領域１５８、およびＰＨＶ領域２５６は、それ
ぞれ、ｐ＋シンカ領域３６、ｐ＋エンハンスメント領域
５７、ｎ＋ソース領域５８、およびＰＨＶ領域５６と同
じドーパントプロフィールおよび深さ特性を有する。
【００４０】好ましくは、ｎ＋領域７１のように、ｎ＋
領域１７１は２回ドーピングされ、最初はＮＨＶ領域５
９と同時にかつ２回目はｎ＋ソース領域５８と同時に行
われる。これはｎ＋領域１７１に徐々に変化する接合プ
ロフィールを与えかつ従ってより高いブレイクダウン電
圧を与える。ｐ＋シンカ領域３３６はＥＳＤ構造１２７
のためのグランド面層１４への好適な接続を提供する。
ＰＨＶ領域２５６を備えることにより、ダイオード７９
はほぼ９ボルトのブレイクダウン電圧を有する。ＰＨＶ
領域２５６なしでは、ダイオード７９は４５ボルトを超
えるブレイクダウン電圧を有する。
領域１７１は２回ドーピングされ、最初はＮＨＶ領域５
９と同時にかつ２回目はｎ＋ソース領域５８と同時に行
われる。これはｎ＋領域１７１に徐々に変化する接合プ
ロフィールを与えかつ従ってより高いブレイクダウン電
圧を与える。ｐ＋シンカ領域３３６はＥＳＤ構造１２７
のためのグランド面層１４への好適な接続を提供する。
ＰＨＶ領域２５６を備えることにより、ダイオード７９
はほぼ９ボルトのブレイクダウン電圧を有する。ＰＨＶ
領域２５６なしでは、ダイオード７９は４５ボルトを超
えるブレイクダウン電圧を有する。
【００４１】ＥＳＤ構造１２７はさらにゲート酸化物層
１６３、多結晶半導体層１６４、およびオーミックまた
は金属層１６６を含む。多結晶半導体層１６４およびオ
ーミック層１６６はゲート制御電極を形成する。ゲート
酸化物層１６３、多結晶半導体層１６４、およびオーミ
ック層１６６は好ましくはゲート酸化物層６３、多結晶
半導体層６４、およびオーミック層１６６と同時に形成
される。オーミック層３９はゲート制御電極とｎ＋ソー
ス領域１５８の間のオーミックコンタクトを提供しかつ
ｎ＋領域１７１にカソード／ドレインオーミックコンタ
クトを提供する。
１６３、多結晶半導体層１６４、およびオーミックまた
は金属層１６６を含む。多結晶半導体層１６４およびオ
ーミック層１６６はゲート制御電極を形成する。ゲート
酸化物層１６３、多結晶半導体層１６４、およびオーミ
ック層１６６は好ましくはゲート酸化物層６３、多結晶
半導体層６４、およびオーミック層１６６と同時に形成
される。オーミック層３９はゲート制御電極とｎ＋ソー
ス領域１５８の間のオーミックコンタクトを提供しかつ
ｎ＋領域１７１にカソード／ドレインオーミックコンタ
クトを提供する。
【００４２】好ましくは、ＮＭＯＳトランジスタ７８は
ほぼ２〜４ミクロンのチャネル長を有する。上に述べた
ドーパントプロフィールにより、ＮＭＯＳトランジスタ
７８は約０．３ボルトのしきい値電圧および約１０ボル
トのブレイクダウン電圧を有する。好ましくは、ＥＳＤ
構造１２７は約４０ミクロンの幅８１を有する。任意選
択的な実施形態では、ＥＳＤ構造１２７はｎ＋ソース領
域１５８およびｐ＋エンハンスメント領域２５７の周り
にＰＨＶ領域を含む。この任意選択的な実施形態では、
チャネル長は任意選択的に約１ミクロンまで低減されて
約１．５ボルトのしきい値電圧および約１２〜１５ボル
トのブレイクダウン電圧を持つ構造を提供する。
ほぼ２〜４ミクロンのチャネル長を有する。上に述べた
ドーパントプロフィールにより、ＮＭＯＳトランジスタ
７８は約０．３ボルトのしきい値電圧および約１０ボル
トのブレイクダウン電圧を有する。好ましくは、ＥＳＤ
構造１２７は約４０ミクロンの幅８１を有する。任意選
択的な実施形態では、ＥＳＤ構造１２７はｎ＋ソース領
域１５８およびｐ＋エンハンスメント領域２５７の周り
にＰＨＶ領域を含む。この任意選択的な実施形態では、
チャネル長は任意選択的に約１ミクロンまで低減されて
約１．５ボルトのしきい値電圧および約１２〜１５ボル
トのブレイクダウン電圧を持つ構造を提供する。
【００４３】正電圧スパイクの間、ＥＳＤ構造１２７の
ＮＭＯＳ部分は９〜１２ボルトより高い電圧に対してブ
レイクダウンを生じるよう設計される（ＰＨＶ領域がＮ
ＭＯＳ部分に使用されるかに依存する）。また、ＥＳＤ
構造１２７のダイオード部分は（ＰＨＶ領域２５６が使
用される場合）９ボルトより高い電圧に対し正電圧スパ
イクの間にブレイクダウンを生じ付加的な導電経路を提
供するよう設計される。ＰＨＶ領域２５６が使用されな
い場合、ダイオード部分は４５ボルトを超えるブレイク
ダウン電圧を有しかつ高いレベルの正電圧スパイクの間
に付加的な導電経路を提供する。
ＮＭＯＳ部分は９〜１２ボルトより高い電圧に対してブ
レイクダウンを生じるよう設計される（ＰＨＶ領域がＮ
ＭＯＳ部分に使用されるかに依存する）。また、ＥＳＤ
構造１２７のダイオード部分は（ＰＨＶ領域２５６が使
用される場合）９ボルトより高い電圧に対し正電圧スパ
イクの間にブレイクダウンを生じ付加的な導電経路を提
供するよう設計される。ＰＨＶ領域２５６が使用されな
い場合、ダイオード部分は４５ボルトを超えるブレイク
ダウン電圧を有しかつ高いレベルの正電圧スパイクの間
に付加的な導電経路を提供する。
【００４４】負電圧スパイクの間は、ドレイン−本体接
合（すなわち、ｎ＋領域１７１および第２の層１６また
はＰＨＶ領域２５６によって形成される接合）はほぼ−
０．６ボルトより低いバイアス条件で順方向バイアスと
なる。ＥＳＤ構造１２７はほぼ７５０ボルトまでの測定
された人体保護を有しかつ負ＲＦ電圧スイングをほぼ−
０．５ボルト（ほぼ３ｄＢｍ）に制限する。
合（すなわち、ｎ＋領域１７１および第２の層１６また
はＰＨＶ領域２５６によって形成される接合）はほぼ−
０．６ボルトより低いバイアス条件で順方向バイアスと
なる。ＥＳＤ構造１２７はほぼ７５０ボルトまでの測定
された人体保護を有しかつ負ＲＦ電圧スイングをほぼ−
０．５ボルト（ほぼ３ｄＢｍ）に制限する。
【００４５】負ＲＦ電圧スイングの間のＥＳＤ構造１２
７の性能を改善するため、インダクタ８９（図６に示さ
れている）がＲＦ入力パッド７６およびダイオード７９
の間に直列に配置される。インダクタ８９は高周波直列
抵抗を提供し、それによって負のＲＦ電圧スイングの間
のＥＳＤ構造の感度を低下させる。好ましくは、インダ
クタ８９は約５〜１０ナノヘンリーのインダクタンス値
を有する。インダクタ８９は上に述べたＥＳＤ構造２７
および後に説明するＥＳＤ構造２２７とともに同様に使
用されて負のＲＦ電圧スイングの間の性能を同様に改善
する。ＥＳＤ構造２７と同様に、ＥＳＤ構造１２７はＬ
ＤＭＯＳ構造２２を形成するために使用される処理工程
を好適に使用しそれによってコスト効率のよい集積を与
える。
７の性能を改善するため、インダクタ８９（図６に示さ
れている）がＲＦ入力パッド７６およびダイオード７９
の間に直列に配置される。インダクタ８９は高周波直列
抵抗を提供し、それによって負のＲＦ電圧スイングの間
のＥＳＤ構造の感度を低下させる。好ましくは、インダ
クタ８９は約５〜１０ナノヘンリーのインダクタンス値
を有する。インダクタ８９は上に述べたＥＳＤ構造２７
および後に説明するＥＳＤ構造２２７とともに同様に使
用されて負のＲＦ電圧スイングの間の性能を同様に改善
する。ＥＳＤ構造２７と同様に、ＥＳＤ構造１２７はＬ
ＤＭＯＳ構造２２を形成するために使用される処理工程
を好適に使用しそれによってコスト効率のよい集積を与
える。
【００４６】図８は、本発明に係わるＥＳＤ構造２２７
のさらに別の実施形態の回路図である。ＥＳＤ構造２２
７はＲＦ入力パッド１７６に結合されかつＮＭＯＳトラ
ンジスタ１７８およびダイオード１７９を含む。図８に
示されるように、ＮＭＯＳトランジスタ１７８は短絡さ
れたゲート／ドレイン構造になっている。出力端子はＲ
Ｆ入力パッド７６を高周波集積回路の残りの部分に接続
するために該ＲＦ入力パッド１７６に結合されている。
のさらに別の実施形態の回路図である。ＥＳＤ構造２２
７はＲＦ入力パッド１７６に結合されかつＮＭＯＳトラ
ンジスタ１７８およびダイオード１７９を含む。図８に
示されるように、ＮＭＯＳトランジスタ１７８は短絡さ
れたゲート／ドレイン構造になっている。出力端子はＲ
Ｆ入力パッド７６を高周波集積回路の残りの部分に接続
するために該ＲＦ入力パッド１７６に結合されている。
【００４７】図９は、図８に係わるＥＳＤ構造２２７の
拡大断面図を示す。ＥＳＤ構造２２７は好ましくは環状
設計からなりかつｐ＋シンカ領域４３６、ｐ＋エンハン
スメント領域３５７、ｎ＋ソース領域２５８、およびｎ
＋領域２７１を含む。ｎ＋領域２７１はダイオード１７
９のカソードおよびＮＭＯＳトランジスタ１７８のドレ
インの双方として機能する。ＥＳＤ構造１２７と同様
に、ＥＳＤ構造２２７は任意選択的に高電圧またはＰＨ
Ｖ領域３５６を含むことができる。ｐ＋シンカ領域４３
６、ｐ＋エンハンスメント領域３５７、ｎ＋ソース領域
２５８、およびＰＨＶ領域３５６は、それぞれ、ｐ＋シ
ンカ領域３６、ｐ＋エンハンスメント領域５７、ｎ＋ソ
ース領域５８、およびＰＨＶ領域５６と同じドーパント
プロフィールおよび深さ特性を有する。
拡大断面図を示す。ＥＳＤ構造２２７は好ましくは環状
設計からなりかつｐ＋シンカ領域４３６、ｐ＋エンハン
スメント領域３５７、ｎ＋ソース領域２５８、およびｎ
＋領域２７１を含む。ｎ＋領域２７１はダイオード１７
９のカソードおよびＮＭＯＳトランジスタ１７８のドレ
インの双方として機能する。ＥＳＤ構造１２７と同様
に、ＥＳＤ構造２２７は任意選択的に高電圧またはＰＨ
Ｖ領域３５６を含むことができる。ｐ＋シンカ領域４３
６、ｐ＋エンハンスメント領域３５７、ｎ＋ソース領域
２５８、およびＰＨＶ領域３５６は、それぞれ、ｐ＋シ
ンカ領域３６、ｐ＋エンハンスメント領域５７、ｎ＋ソ
ース領域５８、およびＰＨＶ領域５６と同じドーパント
プロフィールおよび深さ特性を有する。
【００４８】好ましくは、ｎ＋領域７１と同様に、ｎ＋
領域２７１は２回ドーピングされ、最初はＮＨＶ領域５
９と同時に、かつ２回目はｎ＋ソース領域５８と同時に
行われる。これはｎ＋領域２７１に勾配を有するまたは
徐々に変化する接合プロフィールを提供しかつ従って高
いブレイクダウン電圧を提供する。ＰＨＶ領域３５６に
より、ダイオード１７９はほぼ９ボルトのブレイクダウ
ン電圧を有する。ＰＨＶ領域３５６なしでは、ダイオー
ド１７９は４５ボルトを超えるブレイクダウン電圧を有
する。ＮＭＯＳトランジスタ１７８は約１０〜１２ボル
トのブレイクダウン電圧を有する。
領域２７１は２回ドーピングされ、最初はＮＨＶ領域５
９と同時に、かつ２回目はｎ＋ソース領域５８と同時に
行われる。これはｎ＋領域２７１に勾配を有するまたは
徐々に変化する接合プロフィールを提供しかつ従って高
いブレイクダウン電圧を提供する。ＰＨＶ領域３５６に
より、ダイオード１７９はほぼ９ボルトのブレイクダウ
ン電圧を有する。ＰＨＶ領域３５６なしでは、ダイオー
ド１７９は４５ボルトを超えるブレイクダウン電圧を有
する。ＮＭＯＳトランジスタ１７８は約１０〜１２ボル
トのブレイクダウン電圧を有する。
【００４９】ＥＳＤ構造２２７はさらにフィールドパッ
シベイション領域２１と同時に形成される厚いゲート酸
化膜領域１２１を含む。厚いゲート酸化膜領域１２１は
従って約１．８ミクロンを超える厚さを有する。ゲート
電極層は厚いゲート酸化膜領域１２１の上に形成されか
つ好ましくは高濃度ドープ多結晶半導体層２６４、およ
びオーミックまたは金属層２６６を具備する。多結晶半
導体層２６４、およびオーミック層２６６は好ましくは
多結晶半導体層６４およびオーミック層６６と同時に形
成される。オーミック層３９はゲート制御電極およびｎ
＋領域２７１の間にオーミックコンタクトを提供しかつ
ｎ＋ソース領域２５８へのオーミックコンタクトを提供
する。
シベイション領域２１と同時に形成される厚いゲート酸
化膜領域１２１を含む。厚いゲート酸化膜領域１２１は
従って約１．８ミクロンを超える厚さを有する。ゲート
電極層は厚いゲート酸化膜領域１２１の上に形成されか
つ好ましくは高濃度ドープ多結晶半導体層２６４、およ
びオーミックまたは金属層２６６を具備する。多結晶半
導体層２６４、およびオーミック層２６６は好ましくは
多結晶半導体層６４およびオーミック層６６と同時に形
成される。オーミック層３９はゲート制御電極およびｎ
＋領域２７１の間にオーミックコンタクトを提供しかつ
ｎ＋ソース領域２５８へのオーミックコンタクトを提供
する。
【００５０】厚いゲート酸化膜領域１２１により、ＮＭ
ＯＳトランジスタ１７８はほぼ７ボルトのしきい値電圧
を有する。好ましくはＮＭＯＳトランジスタ１７８は約
５〜１０ミクロンのチャネル長を有する。ＥＳＤ構造２
２７は好ましくは約５０ミクロンのアクティブ領域幅を
有する。
ＯＳトランジスタ１７８はほぼ７ボルトのしきい値電圧
を有する。好ましくはＮＭＯＳトランジスタ１７８は約
５〜１０ミクロンのチャネル長を有する。ＥＳＤ構造２
２７は好ましくは約５０ミクロンのアクティブ領域幅を
有する。
【００５１】正電圧スパイクの間、ＥＳＤ構造２２７の
ＮＭＯＳ部分は約７ボルトより高い電圧で導通するよう
設計される。ＰＨＶ領域３５６が使用される場合は、ダ
イオード部分は約９ボルトより高い電圧で導通に寄与す
る。ＰＨＶ領域３５６が使用されない場合は、ダイオー
ド部分は４５ボルトを超える高レベルスパイクの間に導
通に寄与する。負電圧スパイクの間は、ドレイン−本体
接合（すなわち、ｎ＋領域２７１および第２の層１６ま
たはＰＨＶ領域３５６によって形成される接合）はほぼ
−０．６ボルトより低いバイアス条件に対して順方向バ
イアスとなる。
ＮＭＯＳ部分は約７ボルトより高い電圧で導通するよう
設計される。ＰＨＶ領域３５６が使用される場合は、ダ
イオード部分は約９ボルトより高い電圧で導通に寄与す
る。ＰＨＶ領域３５６が使用されない場合は、ダイオー
ド部分は４５ボルトを超える高レベルスパイクの間に導
通に寄与する。負電圧スパイクの間は、ドレイン−本体
接合（すなわち、ｎ＋領域２７１および第２の層１６ま
たはＰＨＶ領域３５６によって形成される接合）はほぼ
−０．６ボルトより低いバイアス条件に対して順方向バ
イアスとなる。
【００５２】ＥＳＤ構造２２７はほぼ７５０ボルトまで
予測される測定された人体保護を有しかつほぼ−０．５
ボルト（ほぼ３ｄＢｍ）の負のＲＦスイング限界を有す
る。また、ＥＳＤ構造２７と同様に、ＥＳＤ構造２２７
はＬＤＭＯＳ構造２２を形成するために使用される処理
工程を使用し、したがってコスト効率のよい集積を提供
する。
予測される測定された人体保護を有しかつほぼ−０．５
ボルト（ほぼ３ｄＢｍ）の負のＲＦスイング限界を有す
る。また、ＥＳＤ構造２７と同様に、ＥＳＤ構造２２７
はＬＤＭＯＳ構造２２を形成するために使用される処理
工程を使用し、したがってコスト効率のよい集積を提供
する。
【００５３】任意選択的には、ＥＳＤ構造２２７，１２
７および／または２２７は単一のＥＳＤ構造へと組合わ
されて付加的なＥＳＤ保護を提供することができる。あ
るいは、ＥＳＤ構造２７，１２７および２２７は中央に
配置されたｐ＋シンカ領域を通ってグランドに接続さ
れ、他の領域はｐ＋シンカの回りに形成される。任意選
択的には、ＥＳＤ構造２７，１２７および／または２２
７はモノリシック高周波集積回路構造のゲートバイアス
（ＶＧＧ）およびドレインバイアス（ＶＤＤ）入力部分
を保護するために使用される。
７および／または２２７は単一のＥＳＤ構造へと組合わ
されて付加的なＥＳＤ保護を提供することができる。あ
るいは、ＥＳＤ構造２７，１２７および２２７は中央に
配置されたｐ＋シンカ領域を通ってグランドに接続さ
れ、他の領域はｐ＋シンカの回りに形成される。任意選
択的には、ＥＳＤ構造２７，１２７および／または２２
７はモノリシック高周波集積回路構造のゲートバイアス
（ＶＧＧ）およびドレインバイアス（ＶＤＤ）入力部分
を保護するために使用される。
【００５４】再び図３を参照して、直列容量構造２８に
つき説明する。直列容量構造２８はフィールドパッシベ
イション領域２１の１つの上に形成される。これは該直
列容量構造２８をグランド面層１４から離して配置し、
したがって寄生の問題を低減しかつ部品のＱ特性を改善
する。好ましくは、かつ図３に示されるように、直列容
量２８の底部または第１のプレートは高濃度ドープ多結
晶半導体層３６４および多結晶半導体層３６４の上に形
成されたオーミックまたは金属層３６６を具備する。好
ましくは、前記多結晶半導体層３６４およびオーミック
層３６６は多結晶半導体層６４およびオーミック層６６
と同じ材料から構成されかつ好ましくは同時に形成され
る。
つき説明する。直列容量構造２８はフィールドパッシベ
イション領域２１の１つの上に形成される。これは該直
列容量構造２８をグランド面層１４から離して配置し、
したがって寄生の問題を低減しかつ部品のＱ特性を改善
する。好ましくは、かつ図３に示されるように、直列容
量２８の底部または第１のプレートは高濃度ドープ多結
晶半導体層３６４および多結晶半導体層３６４の上に形
成されたオーミックまたは金属層３６６を具備する。好
ましくは、前記多結晶半導体層３６４およびオーミック
層３６６は多結晶半導体層６４およびオーミック層６６
と同じ材料から構成されかつ好ましくは同時に形成され
る。
【００５５】第１および第２のパッシベイション層３２
および３３ならびにＩＬＤ０層３４は底部プレートの一
部を覆いかつ開口（例えば、開口８６）がオーミック層
３６６を露出するために形成される。誘電体層３７が開
口８６内に形成され容量の誘電体を提供する。誘電体層
３７は好ましくは窒化シリコン、酸化シリコン、それら
の組合わせ、または高誘電率材料から構成される。好ま
しくは、誘電体層３７は約１，１００オングストローム
より小さな厚さを有する。
および３３ならびにＩＬＤ０層３４は底部プレートの一
部を覆いかつ開口（例えば、開口８６）がオーミック層
３６６を露出するために形成される。誘電体層３７が開
口８６内に形成され容量の誘電体を提供する。誘電体層
３７は好ましくは窒化シリコン、酸化シリコン、それら
の組合わせ、または高誘電率材料から構成される。好ま
しくは、誘電体層３７は約１，１００オングストローム
より小さな厚さを有する。
【００５６】後により詳細に説明するように、ＩＬＤ０
層３４はコンタクト開口（例えば、開口８６）が形成さ
れた後にリフロー処理に付されその形成の間およびその
形成の後における誘電体層３７のストレスによるクラッ
キングを低減する。ＩＬＤ０層３４をリフローすること
により、前記開口の側壁が除々に変化する特性になり、
したがって誘電体層３７の形成の間および／または引き
続く処理の間におけるプロフィールの変化が最小にな
る。
層３４はコンタクト開口（例えば、開口８６）が形成さ
れた後にリフロー処理に付されその形成の間およびその
形成の後における誘電体層３７のストレスによるクラッ
キングを低減する。ＩＬＤ０層３４をリフローすること
により、前記開口の側壁が除々に変化する特性になり、
したがって誘電体層３７の形成の間および／または引き
続く処理の間におけるプロフィールの変化が最小にな
る。
【００５７】オーミック層３９は直列容量構造２８の頭
部または第２のプレートを形成すると共に底部プレート
へのコンタクトを提供する。直列容量構造２８の実際の
容量値は開口８６の断面積により容易に制御できる。例
えば、約８５ピコファラッドの容量値を提供するために
は、開口８６は誘電体層３７が約１，０００オングスト
ロームの窒化シリコンからなる場合約４００×４００平
方ミクロンの断面積を有する。オーミック層３６６を使
用することにより、直列容量構造２８において寄生抵抗
が低減され、それによって高いＱを提供しかつ周波数応
答を改善する。
部または第２のプレートを形成すると共に底部プレート
へのコンタクトを提供する。直列容量構造２８の実際の
容量値は開口８６の断面積により容易に制御できる。例
えば、約８５ピコファラッドの容量値を提供するために
は、開口８６は誘電体層３７が約１，０００オングスト
ロームの窒化シリコンからなる場合約４００×４００平
方ミクロンの断面積を有する。オーミック層３６６を使
用することにより、直列容量構造２８において寄生抵抗
が低減され、それによって高いＱを提供しかつ周波数応
答を改善する。
【００５８】図３に示された論理構造２９はＣＭＯＳを
ベースとした論理設計を含む。論理装置を高周波ＬＤＭ
ＯＳプロセスに導入することは重大な設計上の挑戦を表
わす。ＬＤＭＯＳ構造２２の設計は処理フローに付加的
な処理工程が加えられなければＣＭＯＳ論理のＮＭＯＳ
部分がソース接地構造になることを要求する。また、Ｌ
ＤＭＯＳ構造２２は大きな基板効果（ｂｏｄｙ ｅｆｆ
ｅｃｔ）を有するから、標準的なＣＭＯＳプロセスにお
いて一般に行なわれているソースを浮かすことは実際的
ではない。さらに、ＬＤＭＯＳ設計は厚いフィールドパ
ッシベイション領域、高濃度ドープｐ型グランド面層
（すなわち、基板）、および頭部側グランドビア（すな
わち、ｐ＋シンカ設計）を必要とする。
ベースとした論理設計を含む。論理装置を高周波ＬＤＭ
ＯＳプロセスに導入することは重大な設計上の挑戦を表
わす。ＬＤＭＯＳ構造２２の設計は処理フローに付加的
な処理工程が加えられなければＣＭＯＳ論理のＮＭＯＳ
部分がソース接地構造になることを要求する。また、Ｌ
ＤＭＯＳ構造２２は大きな基板効果（ｂｏｄｙ ｅｆｆ
ｅｃｔ）を有するから、標準的なＣＭＯＳプロセスにお
いて一般に行なわれているソースを浮かすことは実際的
ではない。さらに、ＬＤＭＯＳ設計は厚いフィールドパ
ッシベイション領域、高濃度ドープｐ型グランド面層
（すなわち、基板）、および頭部側グランドビア（すな
わち、ｐ＋シンカ設計）を必要とする。
【００５９】上に述べた設計上の制約に鑑み、本発明に
係わる論理構造はＰＭＯＳ部分に対するｎウェルを形成
するために１つの工程を加えることによりＬＤＭＯＳフ
ローへの論理装置の組込みを達成する。該論理構造はＣ
ＭＯＳ構成においてＬＤＭＯＳ装置をＮＭＯＳ装置とし
て使用しかつ基板への頭部シンカグランドコンタクトを
使用することによって実現し、それによってオーミック
コンタクトのルーティングを大幅に単純化する。
係わる論理構造はＰＭＯＳ部分に対するｎウェルを形成
するために１つの工程を加えることによりＬＤＭＯＳフ
ローへの論理装置の組込みを達成する。該論理構造はＣ
ＭＯＳ構成においてＬＤＭＯＳ装置をＮＭＯＳ装置とし
て使用しかつ基板への頭部シンカグランドコンタクトを
使用することによって実現し、それによってオーミック
コンタクトのルーティングを大幅に単純化する。
【００６０】本発明に係わる論理構造は、例えば、プロ
グラマブルスイッチおよび信号減衰装置を提供するため
に使用される。例としてのみ、本発明に係わる論理構造
につきインバータセルの形式で説明する。当業者が理解
するように、他のＮＯＲをベースとした論理セルの形成
もインバータセルの構造が与えられれば容易に達成でき
る。
グラマブルスイッチおよび信号減衰装置を提供するため
に使用される。例としてのみ、本発明に係わる論理構造
につきインバータセルの形式で説明する。当業者が理解
するように、他のＮＯＲをベースとした論理セルの形成
もインバータセルの構造が与えられれば容易に達成でき
る。
【００６１】図１０（ａ）は図３および図１１〜図１３
に示された論理構造２９（すなわち、インバータセル）
の回路図である。論理構造２９は、双方ともソース接地
構造になっている、第１のＮＭＯＳトランジスタ９２お
よび第２のＮＭＯＳトランジスタ９３を含む。論理構造
２９はさらに第１のＰＭＯＳトランジスタ９４、第２の
ＰＭＯＳトランジスタ９６、ＶＤＤ端子または部分９
７、グランドコンタクト端子または部分９８、Ｖｉｎ端
子９９、およびＶｏｕｔ端子１０１を含む。図３に示さ
れた論理構造２９の部分はＮＭＯＳ部分である。ＰＭＯ
Ｓ部分は図１１に示されており、グランドコンタクト部
分９８は図１１に示されており、かつＶＤＤ部分９７は
図１２に示されている。
に示された論理構造２９（すなわち、インバータセル）
の回路図である。論理構造２９は、双方ともソース接地
構造になっている、第１のＮＭＯＳトランジスタ９２お
よび第２のＮＭＯＳトランジスタ９３を含む。論理構造
２９はさらに第１のＰＭＯＳトランジスタ９４、第２の
ＰＭＯＳトランジスタ９６、ＶＤＤ端子または部分９
７、グランドコンタクト端子または部分９８、Ｖｉｎ端
子９９、およびＶｏｕｔ端子１０１を含む。図３に示さ
れた論理構造２９の部分はＮＭＯＳ部分である。ＰＭＯ
Ｓ部分は図１１に示されており、グランドコンタクト部
分９８は図１１に示されており、かつＶＤＤ部分９７は
図１２に示されている。
【００６２】次に図３を参照すると、論理構造２９のＮ
ＭＯＳ部分は高電圧またはＰＨＶ領域４５６、ｐ＋領域
１０２、ｎ＋ソース領域１５８、ｎ＋ドレイン領域１６
１、およびゲート酸化膜層２６３を含む。ＰＨＶ領域４
５６、ｎ＋ソース領域１５８、およびｎ＋ドレイン領域
１６１は好ましくは、それぞれ、ＰＨＶ領域５６、ｎ＋
ソース領域５８、およびｎ＋ドレイン領域６１と同じド
ーパントプロフィールおよび深さ特性を備える。ｐ＋領
域１０２は好ましくはｐ＋領域４２と同じドーパント特
性を有する。
ＭＯＳ部分は高電圧またはＰＨＶ領域４５６、ｐ＋領域
１０２、ｎ＋ソース領域１５８、ｎ＋ドレイン領域１６
１、およびゲート酸化膜層２６３を含む。ＰＨＶ領域４
５６、ｎ＋ソース領域１５８、およびｎ＋ドレイン領域
１６１は好ましくは、それぞれ、ＰＨＶ領域５６、ｎ＋
ソース領域５８、およびｎ＋ドレイン領域６１と同じド
ーパントプロフィールおよび深さ特性を備える。ｐ＋領
域１０２は好ましくはｐ＋領域４２と同じドーパント特
性を有する。
【００６３】ゲート酸化物層２６３はゲート酸化物層６
３と同時に形成される。ＮＭＯＳ部分に対するゲート制
御電極は好ましくは高濃度ドープされた多結晶半導体層
４６４およびオーミックまたは金属層４６６を具備し、
これらは好ましくは多結晶半導体層６４およびオーミッ
ク層６６と同じ材料から構成される。好ましくは、多結
晶半導体層４６４およびオーミック層４６６は多結晶半
導体層６４およびオーミック層６６と同時に形成され
る。
３と同時に形成される。ＮＭＯＳ部分に対するゲート制
御電極は好ましくは高濃度ドープされた多結晶半導体層
４６４およびオーミックまたは金属層４６６を具備し、
これらは好ましくは多結晶半導体層６４およびオーミッ
ク層６６と同じ材料から構成される。好ましくは、多結
晶半導体層４６４およびオーミック層４６６は多結晶半
導体層６４およびオーミック層６６と同時に形成され
る。
【００６４】第１および第２のパッシベイション層３２
および３３、ＩＬＤ０層３４、および誘電体層３７はゲ
ート制御電極を覆い、かつオーミック層３６はソースコ
ンタクトおよびドレインコンタクトを提供する。好まし
くは、第１のＮＭＯＳトランジスタ９２および第２のＮ
ＭＯＳトランジスタ９３は約１．５ミクロンのチャネル
長および約２０ミクロンのチャネル幅を有する。
および３３、ＩＬＤ０層３４、および誘電体層３７はゲ
ート制御電極を覆い、かつオーミック層３６はソースコ
ンタクトおよびドレインコンタクトを提供する。好まし
くは、第１のＮＭＯＳトランジスタ９２および第２のＮ
ＭＯＳトランジスタ９３は約１．５ミクロンのチャネル
長および約２０ミクロンのチャネル幅を有する。
【００６５】次に図１１を参照すると、論理構造２９の
ＰＭＯＳ部分はｎウェル１０３、ｎ＋領域３７１、ｐ＋
ソース領域２０２、およびｐ＋ドレイン領域２０３を具
備する。ｎウェル１０３は約５．０×１０１６〜５．０
×１０１７アトム／ｃｍ３の表面ドーパント濃度を有し
かつ第２の層１６内へ約１．７〜２．５ミクロンの深さ
まで伸びている。ｎ＋領域３７１はｎ＋ソース領域５８
と同じドーパントプロフィールおよび深さ特性を有す
る。ｐ＋ソース領域２０２およびｐ＋ドレイン領域２０
３はｐ＋領域４２と同じドーパントプロフィールおよび
深さ特性を有する。ゲート酸化物層３６３はＰＭＯＳ部
分のためのゲート制御電極を第２の層１６から分離す
る。ゲート酸化物層３６３は好ましくはゲート酸化物層
６３と同時に形成される。
ＰＭＯＳ部分はｎウェル１０３、ｎ＋領域３７１、ｐ＋
ソース領域２０２、およびｐ＋ドレイン領域２０３を具
備する。ｎウェル１０３は約５．０×１０１６〜５．０
×１０１７アトム／ｃｍ３の表面ドーパント濃度を有し
かつ第２の層１６内へ約１．７〜２．５ミクロンの深さ
まで伸びている。ｎ＋領域３７１はｎ＋ソース領域５８
と同じドーパントプロフィールおよび深さ特性を有す
る。ｐ＋ソース領域２０２およびｐ＋ドレイン領域２０
３はｐ＋領域４２と同じドーパントプロフィールおよび
深さ特性を有する。ゲート酸化物層３６３はＰＭＯＳ部
分のためのゲート制御電極を第２の層１６から分離す
る。ゲート酸化物層３６３は好ましくはゲート酸化物層
６３と同時に形成される。
【００６６】ＰＭＯＳ部分のためのゲート制御電極は好
ましくは高濃度ドープされた多結晶半導体層５６４およ
びオーミックまたは金属層５６６を含む。好ましくは、
多結晶半導体層５６４およびオーミック層５６６は、そ
れぞれ、多結晶半導体層６４およびオーミック層６６と
同じ材料から構成される。
ましくは高濃度ドープされた多結晶半導体層５６４およ
びオーミックまたは金属層５６６を含む。好ましくは、
多結晶半導体層５６４およびオーミック層５６６は、そ
れぞれ、多結晶半導体層６４およびオーミック層６６と
同じ材料から構成される。
【００６７】第１および第２のパッシベイション層３２
および３３、ＩＬＤ０層３４、および誘電体層３７はゲ
ート制御電極を覆い、かつオーミック層３９はｐ＋ソー
ス領域２０２およびｐ＋ドレイン領域２０３へのコンタ
クトを提供する。好ましくは、第１のＰＭＯＳトランジ
スタ９４および第２のＰＭＯＳトランジスタ９６は約
１．５ミクロンのチャネル長およびＮＭＯＳトランジス
タ９２および９３のチャネル幅の約１．５〜２．５倍の
チャネル幅を有する。
および３３、ＩＬＤ０層３４、および誘電体層３７はゲ
ート制御電極を覆い、かつオーミック層３９はｐ＋ソー
ス領域２０２およびｐ＋ドレイン領域２０３へのコンタ
クトを提供する。好ましくは、第１のＰＭＯＳトランジ
スタ９４および第２のＰＭＯＳトランジスタ９６は約
１．５ミクロンのチャネル長およびＮＭＯＳトランジス
タ９２および９３のチャネル幅の約１．５〜２．５倍の
チャネル幅を有する。
【００６８】図１２は、本発明に係わる論理構造２９の
グランドコンタクト部分９８の拡大された断面図を示
す。グランドコンタクト部分９８はｐ＋シンカ領域５３
６、高電圧またはＰＨＶ領域５５６、ｐ＋エンハンスメ
ント領域４５７、およびｐ＋領域１４２を含む。オーミ
ック層３９はＮＭＯＳ部分からグランドへの接続を提供
する。ｐ＋シンカ領域５３６、ＰＨＶ領域５５６、ｐ＋
エンハンスメント領域４５７、およびｐ＋領域１４２は
ｐ＋シンカ領域３６、ＰＨＶ領域５６、ｐ＋エンハンス
メント領域５７、およびｐ＋領域４２とそれぞれ同じド
ーパントプロフィール特性を有する。グランドコンタク
ト部分９８は好適に頭部側グランド接続を提供し、それ
によって頭部側オーミック層のルーティングを大幅に単
純化する。図１３は本発明に係わる論理構造２９のＶ
ＤＤ部分９７の拡大断面図を示す。ＶＤＤ部分９７は誘
電体層３７の上に形成されたＶＤＤパッド１０４を含
む。ＶＤＤパッド１０４は好ましくはオーミック層３９
と同じ材料で構成される。
グランドコンタクト部分９８の拡大された断面図を示
す。グランドコンタクト部分９８はｐ＋シンカ領域５３
６、高電圧またはＰＨＶ領域５５６、ｐ＋エンハンスメ
ント領域４５７、およびｐ＋領域１４２を含む。オーミ
ック層３９はＮＭＯＳ部分からグランドへの接続を提供
する。ｐ＋シンカ領域５３６、ＰＨＶ領域５５６、ｐ＋
エンハンスメント領域４５７、およびｐ＋領域１４２は
ｐ＋シンカ領域３６、ＰＨＶ領域５６、ｐ＋エンハンス
メント領域５７、およびｐ＋領域４２とそれぞれ同じド
ーパントプロフィール特性を有する。グランドコンタク
ト部分９８は好適に頭部側グランド接続を提供し、それ
によって頭部側オーミック層のルーティングを大幅に単
純化する。図１３は本発明に係わる論理構造２９のＶ
ＤＤ部分９７の拡大断面図を示す。ＶＤＤ部分９７は誘
電体層３７の上に形成されたＶＤＤパッド１０４を含
む。ＶＤＤパッド１０４は好ましくはオーミック層３９
と同じ材料で構成される。
【００６９】図１０（ｂ）は、本発明に係わる好ましい
論理セルのレイアウト８１０の頭部面図である。好まし
くは、各々の論理セルはグランド連結線（ｔｉｅ）部分
８１１で始まり、ＮＭＯＳ部分８１２がグランド連結線
部分８１１に隣接し、ＰＭＯＳ部分８１３がＮＭＯＳ部
分８１２に隣接し、かつＶＤＤバス８１４がＰＭＯＳ部
分８１３に隣接する。ゲートライン８２３がＮＭＯＳ８
１２およびＰＭＯＳ部分８１３のゲート領域をアクセス
する。信号ライン８１８がＮＭＯＳ部分８１２およびＰ
ＭＯＳ部分８１３のドレイン領域をアクセスする。相互
接続部８１６はＮＭＯＳ部分８１２およびＰＭＯＳ部分
８１３の間にある。信号およびゲート接続は、例えば、
相互接続部８１６内に好適に形成することができる。
論理セルのレイアウト８１０の頭部面図である。好まし
くは、各々の論理セルはグランド連結線（ｔｉｅ）部分
８１１で始まり、ＮＭＯＳ部分８１２がグランド連結線
部分８１１に隣接し、ＰＭＯＳ部分８１３がＮＭＯＳ部
分８１２に隣接し、かつＶＤＤバス８１４がＰＭＯＳ部
分８１３に隣接する。ゲートライン８２３がＮＭＯＳ８
１２およびＰＭＯＳ部分８１３のゲート領域をアクセス
する。信号ライン８１８がＮＭＯＳ部分８１２およびＰ
ＭＯＳ部分８１３のドレイン領域をアクセスする。相互
接続部８１６はＮＭＯＳ部分８１２およびＰＭＯＳ部分
８１３の間にある。信号およびゲート接続は、例えば、
相互接続部８１６内に好適に形成することができる。
【００７０】好ましくは、ＮＭＯＳ部分８１２およびＰ
ＭＯＳ部分８１３は同じピッチを有し、それによってゲ
ートライン８２３が直線的な方法で両方の部分に好適に
アクセスできるようにする。これはグランド連結線部分
８１１をＮＭＯＳ部分８１２の外部に配置することによ
って容易に達成される。セルをこの直線的な方法でレイ
アウトすることにより、付加的な論理セルをお互いに対
し容易に継続接続し（ｃａｓｃａｄｅｄ）付加的な論理
機能を生じさせることができる。
ＭＯＳ部分８１３は同じピッチを有し、それによってゲ
ートライン８２３が直線的な方法で両方の部分に好適に
アクセスできるようにする。これはグランド連結線部分
８１１をＮＭＯＳ部分８１２の外部に配置することによ
って容易に達成される。セルをこの直線的な方法でレイ
アウトすることにより、付加的な論理セルをお互いに対
し容易に継続接続し（ｃａｓｃａｄｅｄ）付加的な論理
機能を生じさせることができる。
【００７１】図１０（ｂ）に示されるように、ＮＭＯＳ
部分８１２は好ましくはグランド連結線８１７で始まり
かつ終了し、かつ一対のグランド連結線の間に信号連結
線８１８を有する。すなわち、各ＮＭＯＳ部分８１２は
好ましくはグランド／信号／グランド構造で提供され
る。各々のＰＭＯＳ部分８１３は好ましくはＶＤＤ連結
線８２１でスタートしかつ終了し、そして一対のＶＤＤ
連結線の間に信号連結線８１８を有する。すなわち、各
々のＰＭＯＳ部分８１３は好ましくはＶＤＤ／信号／Ｖ
ＤＤ構造で提供される。この構造はさらに論理セルの従
属接続を簡単化しより複雑な論理機能をサポートする。
さらに、レイアウト８１０は標準的なミラー技術によっ
てより複雑な論理セルの構成を可能にする。
部分８１２は好ましくはグランド連結線８１７で始まり
かつ終了し、かつ一対のグランド連結線の間に信号連結
線８１８を有する。すなわち、各ＮＭＯＳ部分８１２は
好ましくはグランド／信号／グランド構造で提供され
る。各々のＰＭＯＳ部分８１３は好ましくはＶＤＤ連結
線８２１でスタートしかつ終了し、そして一対のＶＤＤ
連結線の間に信号連結線８１８を有する。すなわち、各
々のＰＭＯＳ部分８１３は好ましくはＶＤＤ／信号／Ｖ
ＤＤ構造で提供される。この構造はさらに論理セルの従
属接続を簡単化しより複雑な論理機能をサポートする。
さらに、レイアウト８１０は標準的なミラー技術によっ
てより複雑な論理セルの構成を可能にする。
【００７２】本発明に係わる論理セル構造は標準的な論
理セルのレイアウトに適している。例えば、それは１０
ｘ出力バッファ、２および３入力ＮＯＲ、２および３入
力ＮＡＮＤ、ＸＯＲ、ＮＸＯＲ、イネーブルを備えた単
純ラッチ／バッファ、Ｊ−Ｋフリップフロップ、２入力
ＯＲ、２入力ＡＮＤ、およびデコード／デマルチプレク
ス設計をサポートする。
理セルのレイアウトに適している。例えば、それは１０
ｘ出力バッファ、２および３入力ＮＯＲ、２および３入
力ＮＡＮＤ、ＸＯＲ、ＮＸＯＲ、イネーブルを備えた単
純ラッチ／バッファ、Ｊ−Ｋフリップフロップ、２入力
ＯＲ、２入力ＡＮＤ、およびデコード／デマルチプレク
ス設計をサポートする。
【００７３】ＮＯＲをベースとした設計においては、Ｐ
ＭＯＳ装置は一緒に直列に結合されかつＮＭＯＳ装置は
一緒に並列に接続され、それはＬＤＭＯＳ構造２２によ
って課されるソース接地の制約のためである。好ましく
は、従属接続したＰＭＯＳ装置の立上り時間に関する影
響のため３つより多くない装置が縦続接続される。例え
ば、３入力ＮＯＲ設計においては、立上り時間は約２．
５ナノセカンドであり、これは１００ＭＨｚを超えるク
ロッキングサイクルをサポートする。
ＭＯＳ装置は一緒に直列に結合されかつＮＭＯＳ装置は
一緒に並列に接続され、それはＬＤＭＯＳ構造２２によ
って課されるソース接地の制約のためである。好ましく
は、従属接続したＰＭＯＳ装置の立上り時間に関する影
響のため３つより多くない装置が縦続接続される。例え
ば、３入力ＮＯＲ設計においては、立上り時間は約２．
５ナノセカンドであり、これは１００ＭＨｚを超えるク
ロッキングサイクルをサポートする。
【００７４】再び図３を参照して、抵抗構造３１につき
説明する。抵抗構造３１は好ましくはフィールドパッシ
ベイション領域２１の１つの上に形成されかつ好ましく
は多層構造から構成される。特に、抵抗構造３１は好ま
しくは高濃度ドープ多結晶半導体層６６４およびオーミ
ックまたは金属層７６６から構成される。多結晶半導体
層６６４およびオーミック層７６６は好ましくは前記多
結晶半導体層６４およびオーミック層６６と同時に形成
される。抵抗構造３１の抵抗値はよく知られた抵抗パタ
ーンを使用するその長さによっておよび／またはその幅
によって制御される。任意選択的には、抵抗構造は伝統
的なドーピング技術を使用して第２の層１６の付加的な
アクティブ領域内に形成される。
説明する。抵抗構造３１は好ましくはフィールドパッシ
ベイション領域２１の１つの上に形成されかつ好ましく
は多層構造から構成される。特に、抵抗構造３１は好ま
しくは高濃度ドープ多結晶半導体層６６４およびオーミ
ックまたは金属層７６６から構成される。多結晶半導体
層６６４およびオーミック層７６６は好ましくは前記多
結晶半導体層６４およびオーミック層６６と同時に形成
される。抵抗構造３１の抵抗値はよく知られた抵抗パタ
ーンを使用するその長さによっておよび／またはその幅
によって制御される。任意選択的には、抵抗構造は伝統
的なドーピング技術を使用して第２の層１６の付加的な
アクティブ領域内に形成される。
【００７５】構造１０を形成するための好ましい方法に
つき図１４に関連して説明する。特に注記しない限り、
Ｂ１１ホウ素ソースが以下に説明するホウ素イオン注入
工程に適している。また、ＥＳＤ構造２７，１２７およ
び２２７を含む上に述べたすべての構造の要素は以下に
説明されるプロセスにおいて好適に含めることができ
る。構造１０はＬＤＭＯＳ構造２２ならびに上に述べた
構造の一部またはすべてを含むことができ、かつ以下の
説明は制限的なものでないことが理解される。
つき図１４に関連して説明する。特に注記しない限り、
Ｂ１１ホウ素ソースが以下に説明するホウ素イオン注入
工程に適している。また、ＥＳＤ構造２７，１２７およ
び２２７を含む上に述べたすべての構造の要素は以下に
説明されるプロセスにおいて好適に含めることができ
る。構造１０はＬＤＭＯＳ構造２２ならびに上に述べた
構造の一部またはすべてを含むことができ、かつ以下の
説明は制限的なものでないことが理解される。
【００７６】ステップ１００１の間に、初期酸化物層が
上部層１６の上に形成される。この酸化物層は好ましく
は５００から１，５００オングストロームの範囲の厚さ
を有する。次に、ステップ１００２に示されるように、
ｎウェル１０３が論理構造２９のＰＭＯＳ部分のために
形成される。ｎウェル１０３は伝統的なパターニングお
よびドーパント技術を使用して形成される。好ましく
は、ｎウェル１０３は１．０×１０１２〜５．０×１０
１２アトム／ｃｍ２のオーダのドーズ量でかつ１００〜
１５０ｋｅＶのオーダの適切な注入エネルギでリンのイ
オン注入を使用して形成される。注入されるドーパント
は好ましくは後に説明するｐ＋シンカ領域と同時に第２
の層１６内にドライブされる。ステップ１００１はＣＭ
ＯＳ論理構造が構造１０内に含まれない場合にはスキッ
プされる。
上部層１６の上に形成される。この酸化物層は好ましく
は５００から１，５００オングストロームの範囲の厚さ
を有する。次に、ステップ１００２に示されるように、
ｎウェル１０３が論理構造２９のＰＭＯＳ部分のために
形成される。ｎウェル１０３は伝統的なパターニングお
よびドーパント技術を使用して形成される。好ましく
は、ｎウェル１０３は１．０×１０１２〜５．０×１０
１２アトム／ｃｍ２のオーダのドーズ量でかつ１００〜
１５０ｋｅＶのオーダの適切な注入エネルギでリンのイ
オン注入を使用して形成される。注入されるドーパント
は好ましくは後に説明するｐ＋シンカ領域と同時に第２
の層１６内にドライブされる。ステップ１００１はＣＭ
ＯＳ論理構造が構造１０内に含まれない場合にはスキッ
プされる。
【００７７】次に、ステップ１００３で示されるよう
に、ｐ＋シンカ領域３６，１３６，２３６，３３６，４
３６および５３６が好ましくはホウ素のイオン注入を使
用して形成される。約５．０×１０１５〜１．０×１０
１６アトム／ｃｍ２の範囲のホウ素注入ドーズ量および
５０から１００ｋｅＶの範囲の注入エネルギが適切であ
る。ホウ素注入の後に、構造１０は低いＯ２雰囲気中で
８０〜１５０分間約１１００〜１２００℃の高い温度に
さらされてｎウェル１０３およびｐ＋シンカ領域３６，
１３６，２３６，３３６，４３６および５３６を形成す
る。
に、ｐ＋シンカ領域３６，１３６，２３６，３３６，４
３６および５３６が好ましくはホウ素のイオン注入を使
用して形成される。約５．０×１０１５〜１．０×１０
１６アトム／ｃｍ２の範囲のホウ素注入ドーズ量および
５０から１００ｋｅＶの範囲の注入エネルギが適切であ
る。ホウ素注入の後に、構造１０は低いＯ２雰囲気中で
８０〜１５０分間約１１００〜１２００℃の高い温度に
さらされてｎウェル１０３およびｐ＋シンカ領域３６，
１３６，２３６，３３６，４３６および５３６を形成す
る。
【００７８】次に、ステップ１００４で示されるように
伝統的なＬＯＣＯＳプロセスを使用してフィールドパッ
シベイション領域２１（およびＥＳＤ構造２２７が使用
される場合には１２１）が形成される。最初に、ステッ
プ１００１からの初期酸化物が除去され、次にほぼ６０
０〜１，０００オングストロームのパッド酸化物が形成
され、かつ約１，０００〜２，０００オングストローム
の窒化物が該パッド酸化物の上に形成され、この形成は
好ましくは低圧化学蒸着（ＬＰＣＶＤ）を使用して行な
われる。次に、パッシベイションスタックがパターニン
グされてパッシベイトされる第２の層１６の部分を露出
する。伝統的なフォトリソグラフおよびエッチング技術
が使用されて該パッシベイションスタックをパターニン
グする。
伝統的なＬＯＣＯＳプロセスを使用してフィールドパッ
シベイション領域２１（およびＥＳＤ構造２２７が使用
される場合には１２１）が形成される。最初に、ステッ
プ１００１からの初期酸化物が除去され、次にほぼ６０
０〜１，０００オングストロームのパッド酸化物が形成
され、かつ約１，０００〜２，０００オングストローム
の窒化物が該パッド酸化物の上に形成され、この形成は
好ましくは低圧化学蒸着（ＬＰＣＶＤ）を使用して行な
われる。次に、パッシベイションスタックがパターニン
グされてパッシベイトされる第２の層１６の部分を露出
する。伝統的なフォトリソグラフおよびエッチング技術
が使用されて該パッシベイションスタックをパターニン
グする。
【００７９】次に、好ましくは高圧酸化プロセスおよび
１．０〜５ミクロンの範囲の厚さを持つよう、フィール
ドパッシベイション領域２１が形成される。最後に、標
準的な酸化／窒化／酸化エッチングシーケンスが使用さ
れて第２の層１６に複数のアクティブ領域を提供する。
これらのアクティブ領域はフィールドパッシベイション
領域２１によってお互いから隔離されあるいは分離され
る。
１．０〜５ミクロンの範囲の厚さを持つよう、フィール
ドパッシベイション領域２１が形成される。最後に、標
準的な酸化／窒化／酸化エッチングシーケンスが使用さ
れて第２の層１６に複数のアクティブ領域を提供する。
これらのアクティブ領域はフィールドパッシベイション
領域２１によってお互いから隔離されあるいは分離され
る。
【００８０】ステップ１００５において、ゲート酸化物
層６３，１６３，２６３および３６３が形成される。最
初に、好ましくは犠牲的酸化物層（ｓａｃｒｉｆｉｃｉ
ａｌｏｘｉｄｅ ｌａｙｅｒ）が形成されかつ引き続き
エッチングされて第２の層１６の上に清浄な上部面を提
供する。約２００〜７００オングストロームの犠牲的酸
化物層が適切である。次に、ゲート酸化物層が伝統的な
シリコン酸化形成技術を使用して形成される。好ましく
は、約１００〜６００オングストロームの厚さが使用さ
れる。該ゲート酸化物層は次に伝統的な技術を使用して
パターニングされゲート酸化物層６３，１６３，２６３
および３６３を形成する。ステップ１００６において
は、ゲート電極、直列容量の底部プレート層、および抵
抗層が形成される。最初に、ＬＰＣＶＤ多結晶シリコン
層が約４，０００〜６，０００オングストロームの厚さ
で形成される。該多結晶シリコン層は次に、例えば、伝
統的なｎ型（例えば、リン）イオン注入およびドーパン
ト再分布（ｄｏｐａｎｔ ｒｅｄｉｓｔｒｉｂｕｔｉｏ
ｎ）処理を使用してドーピングされる。
層６３，１６３，２６３および３６３が形成される。最
初に、好ましくは犠牲的酸化物層（ｓａｃｒｉｆｉｃｉ
ａｌｏｘｉｄｅ ｌａｙｅｒ）が形成されかつ引き続き
エッチングされて第２の層１６の上に清浄な上部面を提
供する。約２００〜７００オングストロームの犠牲的酸
化物層が適切である。次に、ゲート酸化物層が伝統的な
シリコン酸化形成技術を使用して形成される。好ましく
は、約１００〜６００オングストロームの厚さが使用さ
れる。該ゲート酸化物層は次に伝統的な技術を使用して
パターニングされゲート酸化物層６３，１６３，２６３
および３６３を形成する。ステップ１００６において
は、ゲート電極、直列容量の底部プレート層、および抵
抗層が形成される。最初に、ＬＰＣＶＤ多結晶シリコン
層が約４，０００〜６，０００オングストロームの厚さ
で形成される。該多結晶シリコン層は次に、例えば、伝
統的なｎ型（例えば、リン）イオン注入およびドーパン
ト再分布（ｄｏｐａｎｔ ｒｅｄｉｓｔｒｉｂｕｔｉｏ
ｎ）処理を使用してドーピングされる。
【００８１】次に、オーミック層が前記多結晶シリコン
層の上に形成される。好ましくは、タングステン／シリ
コン合金層がスパッタリング技術およびタングステン／
シリコン合金のターゲットを使用して形成される。約
２，５００〜３，５００オングストロームの厚さのタン
グステン／シリコン合金層が適切である。チタン、チタ
ン−窒化物、モリブデン、その他を含む他のオーミック
層も適切である。さらに、アルミニウムおよびプラチナ
のような低温金属が使用できるが、好ましくは高温処理
が完了した後に形成される。
層の上に形成される。好ましくは、タングステン／シリ
コン合金層がスパッタリング技術およびタングステン／
シリコン合金のターゲットを使用して形成される。約
２，５００〜３，５００オングストロームの厚さのタン
グステン／シリコン合金層が適切である。チタン、チタ
ン−窒化物、モリブデン、その他を含む他のオーミック
層も適切である。さらに、アルミニウムおよびプラチナ
のような低温金属が使用できるが、好ましくは高温処理
が完了した後に形成される。
【００８２】次に、伝統的な処理を使用して前記金属層
および多結晶シリコン層がパターニングされて多結晶半
導体層６４，１６４，２６４，３６４，４６４，５６４
および６６４ならびにオーミック層６６，１６６，２６
６，３６６，４６６，５６６および７６６を形成する。
前記各層がパターニングされた後、オーミック層６６，
１６６，２６６，３６６，４６６，５６６および７６６
の上に薄い酸化膜が形成される。好ましくは、約１５０
〜２００オングストロームの薄い酸化膜が形成されてオ
ーミック層６６，１６６，２６６，３６６，４６６，５
６６および７６６と後にそれらの上に形成される層との
間の接着を促進しかつより低い抵抗を提供する。
および多結晶シリコン層がパターニングされて多結晶半
導体層６４，１６４，２６４，３６４，４６４，５６４
および６６４ならびにオーミック層６６，１６６，２６
６，３６６，４６６，５６６および７６６を形成する。
前記各層がパターニングされた後、オーミック層６６，
１６６，２６６，３６６，４６６，５６６および７６６
の上に薄い酸化膜が形成される。好ましくは、約１５０
〜２００オングストロームの薄い酸化膜が形成されてオ
ーミック層６６，１６６，２６６，３６６，４６６，５
６６および７６６と後にそれらの上に形成される層との
間の接着を促進しかつより低い抵抗を提供する。
【００８３】ステップ１００７において、ＰＨＶ領域５
６，１５６，２５６，３５６，４５６および５５６が形
成される。好ましくは、ＰＨＶ領域のために選択的にド
ーパントを提供するためにホウ素イオン注入およびパタ
ーニングされたフォトレジストマスキング層が使用され
る。１．０×１０１３および３．０×１０１３アトム／
ｃｍ２の範囲のホウ素注入ドーズ量および約３０〜７０
ｋｅＶの注入エネルギが適切である。次に、例えば約１
０００〜１２００℃の温度、約２０〜６０分の時間、お
よび低いＯ２雰囲気からなる高温炉処理が使用されて前
記ドーパントを第２の層１６内に再分布させ、ＰＨＶ領
域５６，１５６，２５６，３５６，４５６および５５６
を形成する。
６，１５６，２５６，３５６，４５６および５５６が形
成される。好ましくは、ＰＨＶ領域のために選択的にド
ーパントを提供するためにホウ素イオン注入およびパタ
ーニングされたフォトレジストマスキング層が使用され
る。１．０×１０１３および３．０×１０１３アトム／
ｃｍ２の範囲のホウ素注入ドーズ量および約３０〜７０
ｋｅＶの注入エネルギが適切である。次に、例えば約１
０００〜１２００℃の温度、約２０〜６０分の時間、お
よび低いＯ２雰囲気からなる高温炉処理が使用されて前
記ドーパントを第２の層１６内に再分布させ、ＰＨＶ領
域５６，１５６，２５６，３５６，４５６および５５６
を形成する。
【００８４】ステップ１００８においては、ｐ＋エンハ
ンスメント領域５７，１５７，２５７，３５７および４
５７のためのドーパントが選択的に第２の層１６内に導
入される。好ましくは、ホウ素イオン注入およびパター
ニングされたフォトレジストマスキング層が使用され
る。２．０×１０１４〜５．０×１０１４アトム／ｃｍ
２の範囲のホウ素注入ドーズ量および約３０〜６０ｋｅ
Ｖの注入エネルギが適切である。
ンスメント領域５７，１５７，２５７，３５７および４
５７のためのドーパントが選択的に第２の層１６内に導
入される。好ましくは、ホウ素イオン注入およびパター
ニングされたフォトレジストマスキング層が使用され
る。２．０×１０１４〜５．０×１０１４アトム／ｃｍ
２の範囲のホウ素注入ドーズ量および約３０〜６０ｋｅ
Ｖの注入エネルギが適切である。
【００８５】ステップ１００９の間には、ＬＤＭＯＳ構
造２２のＮＨＶ領域５９が形成される。また、ｐ＋エン
ハンスメント領域５７，１５７，２５７，３５７および
４５７のためのドーパントが再分布されてこれらの領域
を形成する。好ましくは、ＮＨＶ領域５９のためにｎ型
ドーパントを提供するためひ素イオン注入およびパター
ニングされたフォトレジストマスキング層が使用され
る。約１．０×１０１２〜３．５×１０１２アトム／ｃ
ｍ２の範囲のひ素注入ドーズ量および約１００〜１５０
ｋｅＶの注入エネルギが適切である。ひ素の注入に続
き、ｎ型およびｐ型ドーパントが第２の層１６内に再分
布されてそれぞれの領域を形成する。約１０００〜１１
００℃の温度、約４０〜９０分の時間、および低いＯ２
雰囲気からなるファーネス処理が適切である。
造２２のＮＨＶ領域５９が形成される。また、ｐ＋エン
ハンスメント領域５７，１５７，２５７，３５７および
４５７のためのドーパントが再分布されてこれらの領域
を形成する。好ましくは、ＮＨＶ領域５９のためにｎ型
ドーパントを提供するためひ素イオン注入およびパター
ニングされたフォトレジストマスキング層が使用され
る。約１．０×１０１２〜３．５×１０１２アトム／ｃ
ｍ２の範囲のひ素注入ドーズ量および約１００〜１５０
ｋｅＶの注入エネルギが適切である。ひ素の注入に続
き、ｎ型およびｐ型ドーパントが第２の層１６内に再分
布されてそれぞれの領域を形成する。約１０００〜１１
００℃の温度、約４０〜９０分の時間、および低いＯ２
雰囲気からなるファーネス処理が適切である。
【００８６】ステップ１０１０においては、ｎ型ドーパ
ントがｎ＋ソース領域５８，１５８および２５８、ｎ＋
ドレイン領域６１および１６１、およびｎ＋領域７１，
１７１，２７１および３７１のために導入される。好ま
しくは、高ドーズひ素注入およびパターニングされたフ
ォトレジストマスキング層が使用されてｎ型ドーパント
を第２の層１６内に選択的に導入する。４．０×１０
１５〜７．０×１０１５アトム／ｃｍ２の範囲のひ素注
入ドーズ量および約１００〜１３０ｋｅＶの注入エネル
ギが適切である。
ントがｎ＋ソース領域５８，１５８および２５８、ｎ＋
ドレイン領域６１および１６１、およびｎ＋領域７１，
１７１，２７１および３７１のために導入される。好ま
しくは、高ドーズひ素注入およびパターニングされたフ
ォトレジストマスキング層が使用されてｎ型ドーパント
を第２の層１６内に選択的に導入する。４．０×１０
１５〜７．０×１０１５アトム／ｃｍ２の範囲のひ素注
入ドーズ量および約１００〜１３０ｋｅＶの注入エネル
ギが適切である。
【００８７】高いドーズ量のひ素注入に続き、第１のパ
ッシベイション層３２および第２のパッシベイション層
３３が、ステップ１０１１で示されるように、フィール
ドパッシベイション領域２１および第２の層１６の露出
したアクティブ領域の上に形成される。第１のパッシベ
イション層３２は好ましくは約１，５００〜３，０００
オングストロームの厚さの低温被着酸化シリコンからな
る。標準的な低温酸化（ＬＴＯ）プロセスが適切であ
る。第２のパッシベイション層３３は好ましくは約９０
０〜１，５００オングストロームの厚さのＬＰＣＶＤ窒
化シリコンからなる。
ッシベイション層３２および第２のパッシベイション層
３３が、ステップ１０１１で示されるように、フィール
ドパッシベイション領域２１および第２の層１６の露出
したアクティブ領域の上に形成される。第１のパッシベ
イション層３２は好ましくは約１，５００〜３，０００
オングストロームの厚さの低温被着酸化シリコンからな
る。標準的な低温酸化（ＬＴＯ）プロセスが適切であ
る。第２のパッシベイション層３３は好ましくは約９０
０〜１，５００オングストロームの厚さのＬＰＣＶＤ窒
化シリコンからなる。
【００８８】ステップ１０１２においては、ステップ１
０１０からのｎ型ドーパントがアニーリングされてｎ＋
ソース領域５８，１５８および２５８、ｎ＋ドレイン領
域６１および１６１、そしてｎ＋領域７１，１７１，２
７１および３７１を形成する。非反応的環境（例えば、
Ｎ２）における９００〜９５０℃、３０〜５０分のファ
ーネスアニールが適切である。あるいは、等価な高速熱
アニール（ｒａｐｉｄｔｈｅｒｍａｌ ａｎｎｅａｌ：
ＲＴＡ）処理も使用できる。
０１０からのｎ型ドーパントがアニーリングされてｎ＋
ソース領域５８，１５８および２５８、ｎ＋ドレイン領
域６１および１６１、そしてｎ＋領域７１，１７１，２
７１および３７１を形成する。非反応的環境（例えば、
Ｎ２）における９００〜９５０℃、３０〜５０分のファ
ーネスアニールが適切である。あるいは、等価な高速熱
アニール（ｒａｐｉｄｔｈｅｒｍａｌ ａｎｎｅａｌ：
ＲＴＡ）処理も使用できる。
【００８９】ステップ１０１３においては、ｐ型ドーパ
ントが第２の層１６内に選択的に導入されてｐ＋領域４
２および１０２、ｐ＋ソース領域２０２、およびｐ＋ド
レイン領域２０３を形成する。好ましくは、ホウ素イオ
ン注入およびパターニングされたフォトレジスト層が使
用される。好ましくは、前記ホウ素は第２のパッシベイ
ション層３３および第１のパッシベイション層３２を通
して注入される。約５．０×１０１５〜１．０×１０
１６アトム／ｃｍ２の範囲のボロン注入ドーズ量および
約１１０〜１６０ｋｅＶの注入エネルギが適切である。
注入されたホウ素は後続の処理の間に再分布され（ｒｅ
ｄｉｓｔｒｉｂｕｔｅｄ）ｐ＋領域４２および１０２、
ｐ＋ソース領域２０２、およびｐ＋ドレイン領域２０３
を形成する。
ントが第２の層１６内に選択的に導入されてｐ＋領域４
２および１０２、ｐ＋ソース領域２０２、およびｐ＋ド
レイン領域２０３を形成する。好ましくは、ホウ素イオ
ン注入およびパターニングされたフォトレジスト層が使
用される。好ましくは、前記ホウ素は第２のパッシベイ
ション層３３および第１のパッシベイション層３２を通
して注入される。約５．０×１０１５〜１．０×１０
１６アトム／ｃｍ２の範囲のボロン注入ドーズ量および
約１１０〜１６０ｋｅＶの注入エネルギが適切である。
注入されたホウ素は後続の処理の間に再分布され（ｒｅ
ｄｉｓｔｒｉｂｕｔｅｄ）ｐ＋領域４２および１０２、
ｐ＋ソース領域２０２、およびｐ＋ドレイン領域２０３
を形成する。
【００９０】ステップ１０１４においては、ＩＬＤ０層
３４が第２のパッシベイション層３３の上に被着され
る。好ましくは、ＩＬＤ０層３４はボロフォスフォシリ
ケートガラス（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ−ｇｌａｓｓ：ＢＰＳＧ）からなり、７，０００
〜１０，０００オングストロームの範囲の厚さを有し、
かつ伝統的な化学蒸着（ＣＶＤ）技術を使用して被着さ
れる。ＩＬＤ０層３４におけるホウ素およびリンの濃度
はＩＬＤ０層３４がその後高い温度でフローされるよう
なものとされる。前記被着に続き、ＩＬＤ０層３４が約
９００〜９５０℃の温度および約１５〜３０分の時間か
らなるフロー処理に付される。好ましくは、該フロー処
理の第１の部分の間に、Ｎ２雰囲気が使用され、かつ第
２の部分の間にドライＯ２雰囲気が使用される。
３４が第２のパッシベイション層３３の上に被着され
る。好ましくは、ＩＬＤ０層３４はボロフォスフォシリ
ケートガラス（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃ
ａｔｅ−ｇｌａｓｓ：ＢＰＳＧ）からなり、７，０００
〜１０，０００オングストロームの範囲の厚さを有し、
かつ伝統的な化学蒸着（ＣＶＤ）技術を使用して被着さ
れる。ＩＬＤ０層３４におけるホウ素およびリンの濃度
はＩＬＤ０層３４がその後高い温度でフローされるよう
なものとされる。前記被着に続き、ＩＬＤ０層３４が約
９００〜９５０℃の温度および約１５〜３０分の時間か
らなるフロー処理に付される。好ましくは、該フロー処
理の第１の部分の間に、Ｎ２雰囲気が使用され、かつ第
２の部分の間にドライＯ２雰囲気が使用される。
【００９１】ステップ１０１５の間に、シャント容量構
造２４および直列容量構造２８のための開口が形成され
て誘電体層３７の形成のための準備が成される。伝統的
なフォトレジストおよびエッチング技術が使用されてシ
ャント容量構造２４のための第２の層１６の一部および
直列容量構造２８のためのオーミック層３６６の一部を
露出する。
造２４および直列容量構造２８のための開口が形成され
て誘電体層３７の形成のための準備が成される。伝統的
なフォトレジストおよびエッチング技術が使用されてシ
ャント容量構造２４のための第２の層１６の一部および
直列容量構造２８のためのオーミック層３６６の一部を
露出する。
【００９２】ステップ１０１５に続き、ステップ１０１
６によって示されるように、ＩＬＤ０層３４が再びリフ
ロー処理に付される。このステップは、ステップ１０１
７においてその後続の形成の間に誘電体層３７にストレ
スによるクラックが生じるのを防止するために重要であ
る。好ましくは、ＩＬＤ０層３４は低いフローＯ２雰囲
気において約２０〜３０分間約９００℃にさらされる。
６によって示されるように、ＩＬＤ０層３４が再びリフ
ロー処理に付される。このステップは、ステップ１０１
７においてその後続の形成の間に誘電体層３７にストレ
スによるクラックが生じるのを防止するために重要であ
る。好ましくは、ＩＬＤ０層３４は低いフローＯ２雰囲
気において約２０〜３０分間約９００℃にさらされる。
【００９３】ステップ１０１７において、誘電体層３７
が形成されてシャント容量構造２４および直列容量構造
２８のための容量の誘電体を提供する。また、誘電体層
３７はインダクタ構造２３および伝送ライン構造２６の
ためのグランド面層１４からの付加的な分離を提供す
る。好ましくは、誘電体層３７は約１，０００〜１，２
００オングストロームの厚さを備えたＬＰＣＶＤ窒化シ
リコンからなる。
が形成されてシャント容量構造２４および直列容量構造
２８のための容量の誘電体を提供する。また、誘電体層
３７はインダクタ構造２３および伝送ライン構造２６の
ためのグランド面層１４からの付加的な分離を提供す
る。好ましくは、誘電体層３７は約１，０００〜１，２
００オングストロームの厚さを備えたＬＰＣＶＤ窒化シ
リコンからなる。
【００９４】ステップ１０１８においては、グランド面
層１４の下部面から残留層が除去されかつオーミック層
３９のためにコンタクト開口が形成される。グランド面
層１４の下部面から残留層を除去するため、構造１０の
上部面が保護膜（例えば、フォトレジスト）によってコ
ーティングされかつ残留膜が適切なエッチング剤を使用
して除去される。残留膜が除去された後、前記保護膜が
除去される。
層１４の下部面から残留層が除去されかつオーミック層
３９のためにコンタクト開口が形成される。グランド面
層１４の下部面から残留層を除去するため、構造１０の
上部面が保護膜（例えば、フォトレジスト）によってコ
ーティングされかつ残留膜が適切なエッチング剤を使用
して除去される。残留膜が除去された後、前記保護膜が
除去される。
【００９５】次に、伝統的なフォトレジスト処理が使用
されてオーミック層３９のための開口を形成するエッチ
ング処理のための構造１０を準備する。好ましくは、等
方性またはテーパーエッチングとこれに続く異方性また
はストレートウォール（ｓｔｒａｉｇｈｔ−ｗａｌｌ）
エッチングからなる２工程エッチング処理が使用され
る。好ましくは、最初の３，５００〜５，０００オング
ストロームがテーパーエッチングされて図１５に示され
るように良好なオーミック層のステップカバレージを提
供する。図１５は構造１０の一部の拡大断面図であり好
ましいテーパーエッチング部分９０１およびストレート
ウォール部分９０２、ならびにオーミック層３９、誘電
体層３７、ＩＬＤ０層３４、第２のパッシベイション層
３３、および第１のパッシベイション層３２を示してい
る。
されてオーミック層３９のための開口を形成するエッチ
ング処理のための構造１０を準備する。好ましくは、等
方性またはテーパーエッチングとこれに続く異方性また
はストレートウォール（ｓｔｒａｉｇｈｔ−ｗａｌｌ）
エッチングからなる２工程エッチング処理が使用され
る。好ましくは、最初の３，５００〜５，０００オング
ストロームがテーパーエッチングされて図１５に示され
るように良好なオーミック層のステップカバレージを提
供する。図１５は構造１０の一部の拡大断面図であり好
ましいテーパーエッチング部分９０１およびストレート
ウォール部分９０２、ならびにオーミック層３９、誘電
体層３７、ＩＬＤ０層３４、第２のパッシベイション層
３３、および第１のパッシベイション層３２を示してい
る。
【００９６】再び図１４に戻ると、ステップ１０１９の
間にオーミック層３９が形成される。好ましくは、オー
ミック層３９はアルミニウムまたはアルミニウム合金
（例えば、ＡｌＣｕＳｉ）からなりかつ１．０ミクロン
を超える厚さを有し低い抵抗率のメタリゼイションを提
供する。あるいは、オーミック層３９は７５０〜３，０
００オングストロームのチタン−タングステン（Ｔｉ
Ｗ）バリア金属層および該ＴｉＷ層の上の少なくとも
１．０ミクロンのアルミニウム合金（例えば、ＡｌＣ
ｕ）層から構成される。好ましくは、伝統的なスパッタ
リング技術が使用されてオーミック層３９を形成する。
オーミック層３９の形成に続き、それは伝統的な技術を
使用してパターニングされて、図２、図３、図５、図
７、図９および図１１〜１３に示されるように、装置へ
のコンタクトリードおよび構造１０の部品端子、ならび
に直列容量構造２８およびシャント容量構造２４のため
の頭部プレートを提供する。
間にオーミック層３９が形成される。好ましくは、オー
ミック層３９はアルミニウムまたはアルミニウム合金
（例えば、ＡｌＣｕＳｉ）からなりかつ１．０ミクロン
を超える厚さを有し低い抵抗率のメタリゼイションを提
供する。あるいは、オーミック層３９は７５０〜３，０
００オングストロームのチタン−タングステン（Ｔｉ
Ｗ）バリア金属層および該ＴｉＷ層の上の少なくとも
１．０ミクロンのアルミニウム合金（例えば、ＡｌＣ
ｕ）層から構成される。好ましくは、伝統的なスパッタ
リング技術が使用されてオーミック層３９を形成する。
オーミック層３９の形成に続き、それは伝統的な技術を
使用してパターニングされて、図２、図３、図５、図
７、図９および図１１〜１３に示されるように、装置へ
のコンタクトリードおよび構造１０の部品端子、ならび
に直列容量構造２８およびシャント容量構造２４のため
の頭部プレートを提供する。
【００９７】ステップ１０２０においては、ＩＬＤ１層
４３が形成される。ＩＬＤ１層４３を形成するために、
２．０ミクロンの酸化シリコン層が構造１０の上部面の
上に被着される。プラズマ強化ＣＶＤ（ＰＥＣＶＤ）酸
化シリコンが適切である。酸化シリコン層の被着に続
き、伝統的な厚いフォトレジスト（例えば、２．０ミク
ロン）／エッチバック平坦化プロセスが使用されて２．
０ミクロンの酸化シリコン層の平坦化を行なう。あるい
は、化学機械処理（ＣＭＰ）が使用されて酸化シリコン
層を平坦化する。好ましくは、前記平坦化処理はほぼ
２，０００〜３，０００オングストロームの酸化シリコ
ンを残す。平坦化に続き、平坦化された酸化シリコンの
上に付加的な１．０ミクロンのＰＥＣＶＤ酸化シリコン
が形成されてＩＬＤ１層４３を提供する。
４３が形成される。ＩＬＤ１層４３を形成するために、
２．０ミクロンの酸化シリコン層が構造１０の上部面の
上に被着される。プラズマ強化ＣＶＤ（ＰＥＣＶＤ）酸
化シリコンが適切である。酸化シリコン層の被着に続
き、伝統的な厚いフォトレジスト（例えば、２．０ミク
ロン）／エッチバック平坦化プロセスが使用されて２．
０ミクロンの酸化シリコン層の平坦化を行なう。あるい
は、化学機械処理（ＣＭＰ）が使用されて酸化シリコン
層を平坦化する。好ましくは、前記平坦化処理はほぼ
２，０００〜３，０００オングストロームの酸化シリコ
ンを残す。平坦化に続き、平坦化された酸化シリコンの
上に付加的な１．０ミクロンのＰＥＣＶＤ酸化シリコン
が形成されてＩＬＤ１層４３を提供する。
【００９８】ステップ１０２１においては、コンタクト
開口またはビアがＩＬＤ１層４３においてエッチングさ
れてオーミック層４６が適切な部分にコンタクトできる
ようにする。好ましくは、ステップ１０１８のように、
テーパーエッチングが使用されそれに続きストレートウ
ォールエッチングが使用されてオーミック層４６のため
のビアを提供する。好ましくは、ＩＬＤ１層４３の始め
の３，０００〜５，０００オングストロームがテーパー
エッチングされ、残りはストレートウォールエッチング
される。ビアを形成するのに伝統的なフォトリソグラフ
およびエッチング技術が使用される。
開口またはビアがＩＬＤ１層４３においてエッチングさ
れてオーミック層４６が適切な部分にコンタクトできる
ようにする。好ましくは、ステップ１０１８のように、
テーパーエッチングが使用されそれに続きストレートウ
ォールエッチングが使用されてオーミック層４６のため
のビアを提供する。好ましくは、ＩＬＤ１層４３の始め
の３，０００〜５，０００オングストロームがテーパー
エッチングされ、残りはストレートウォールエッチング
される。ビアを形成するのに伝統的なフォトリソグラフ
およびエッチング技術が使用される。
【００９９】ステップ１０２２の間に、オーミック層４
６が伝統的な技術を使用して被着されかつパターニング
される。好ましくは、オーミック層４６はアルミニウム
／銅／シリコン合金からなりかつ１．５ミクロンを超え
る厚さを有する。ステップ１０２３および１０２４の間
に、最終的なパッシベイション層４４が構造１０の上に
形成されかつパターニングされてオーミック層への適切
なコンタクトを形成するための最終的なビアを提供す
る。好ましくは、最終的なパッシベイション層４４はフ
ォスフォシリケートガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ：ＰＳＧ）およびＰＳＧ層の上に
形成されたＰＥＣＶＤ酸化シリコン／窒化シリコン膜の
組合わせから構成される。最終パッシベイション層４４
の形成に続き、構造１０は好ましくは４００〜５００℃
に露出され気体アニールを形成する。
６が伝統的な技術を使用して被着されかつパターニング
される。好ましくは、オーミック層４６はアルミニウム
／銅／シリコン合金からなりかつ１．５ミクロンを超え
る厚さを有する。ステップ１０２３および１０２４の間
に、最終的なパッシベイション層４４が構造１０の上に
形成されかつパターニングされてオーミック層への適切
なコンタクトを形成するための最終的なビアを提供す
る。好ましくは、最終的なパッシベイション層４４はフ
ォスフォシリケートガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ：ＰＳＧ）およびＰＳＧ層の上に
形成されたＰＥＣＶＤ酸化シリコン／窒化シリコン膜の
組合わせから構成される。最終パッシベイション層４４
の形成に続き、構造１０は好ましくは４００〜５００℃
に露出され気体アニールを形成する。
【０１００】上の説明ではｎチャネルＬＤＭＯＳ構造が
使用されたが、本発明に係わる構造および方法は上のｎ
およびｐ型領域を入れ替えることによりｐチャネルＬＤ
ＭＯＳ構造をサポートできる。
使用されたが、本発明に係わる構造および方法は上のｎ
およびｐ型領域を入れ替えることによりｐチャネルＬＤ
ＭＯＳ構造をサポートできる。
【０１０１】
【発明の効果】以上の説明から、受動部品、ＥＳＤ構
造、および論理構造を高周波ＬＤＭＯＳトランジスタの
処理フローに統合してシリコンをベースとしたモノリシ
ック高周波集積回路を形成するための構造および方法が
提供されたことが理解されるべきである。該構造および
方法はＬＤＭＯＳトランジスタの設計を使用し、したが
って余分の処理工程を最小にしかつ集積を大幅に単純化
する。前記モノリシック高周波集積構造は良好なＲＦ性
能を提供しかつ従来技術のハイブリッド個別部品設計よ
りも大幅に小型である。さらに、前記構造は等価なＩＩ
Ｉ−Ｖをベースとした設計よりもよりコスト効率がよく
かつ製造が容易である。
造、および論理構造を高周波ＬＤＭＯＳトランジスタの
処理フローに統合してシリコンをベースとしたモノリシ
ック高周波集積回路を形成するための構造および方法が
提供されたことが理解されるべきである。該構造および
方法はＬＤＭＯＳトランジスタの設計を使用し、したが
って余分の処理工程を最小にしかつ集積を大幅に単純化
する。前記モノリシック高周波集積構造は良好なＲＦ性
能を提供しかつ従来技術のハイブリッド個別部品設計よ
りも大幅に小型である。さらに、前記構造は等価なＩＩ
Ｉ−Ｖをベースとした設計よりもよりコスト効率がよく
かつ製造が容易である。
【図１】本発明に係わる２段高周波電力増幅回路のレイ
アウトを示す説明的頭部面図である。
アウトを示す説明的頭部面図である。
【図２】本発明に係わるモノリシック高周波集積電力増
幅器構造の一部を示す拡大断面図である。
幅器構造の一部を示す拡大断面図である。
【図３】本発明に係わるモノリシック高周波集積電力増
幅器構造の一部を示す拡大断面図である。
幅器構造の一部を示す拡大断面図である。
【図４】図２に示されるインダクタ構造を示す拡大頭部
面図である。
面図である。
【図５】図４に示されたインダクタ構造を５−５線に沿
って見た拡大断面図（ａ）、および本発明に係わる他の
インダクタ構造の一部を示す拡大断面図（ｂ）である。
って見た拡大断面図（ａ）、および本発明に係わる他の
インダクタ構造の一部を示す拡大断面図（ｂ）である。
【図６】本発明に係わるＥＳＤ構造の他の実施形態を示
す回路図である。
す回路図である。
【図７】図６に示されるＥＳＤ構造の拡大断面図であ
る。
る。
【図８】本発明に係わるＥＳＤ構造のさらに他の実施形
態を示す回路図である。
態を示す回路図である。
【図９】図８に示されるＥＳＤ構造の拡大断面図であ
る。
る。
【図１０】図３および図１１〜図１３における論理セル
を示す回路図（ａ）、および本発明に係わる論理セルの
レイアウトを示す頭部面図（ｂ）である。
を示す回路図（ａ）、および本発明に係わる論理セルの
レイアウトを示す頭部面図（ｂ）である。
【図１１】本発明に係わる論理構造の他の部分を示す拡
大断面図である。
大断面図である。
【図１２】本発明に係わる論理構造のさらに他の部分を
示す拡大断面図である。
示す拡大断面図である。
【図１３】本発明に係わる論理構造のさらに他の部分を
示す拡大断面図である。
示す拡大断面図である。
【図１４】本発明に係わる好ましい方法を示す流れ図で
ある。
ある。
【図１５】本発明に係わる構造の一部を示す拡大断面図
である。
である。
１ ２段高周波集積回路構造 ２ Ｎセル出力装置 ３ ステージ間整合ネットワーク ４ ゲートバイアスネットワークおよびＥＳＤ ５ 入力装置 ６ 論理部 ７ 整合ネットワーク ８ ドレインバイアスネットワーク ９ パッシベイション領域 １０ モノリシック高周波電力増幅器集積回路構造 １１ 構造１０の第１の部分 １２ 構造１０の第２の部分 １３ 半導体本体または材料 １４ 第１の層 １６ 第２の層 ２１ フィールドパッシベイション領域 ２２ ＬＤＭＯＳ構造 ２３ インダクタ構造 ２４ シャント容量構造 ２６ 伝送ライン構造 ２７ ＥＳＤ構造 ２８ 直列容量構造 ２９ 論理構造 ３１ 抵抗構造 ３２ 第１のパッシベイション層 ３３ 第２のパッシベイション層 ３４ 第１の層間誘電体層 ３５ オーミック層 ３６ ｐ＋シンカ領域 ３７ 誘電体層 ３９ オーミック層 ５８ ソース領域 ６１ ドレイン領域 ６３ ゲート誘電体層 ６４ ゲート電極層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイン・アール・バーガー アメリカ合衆国アリゾナ州85048、フェニ ックス、サウス・フォーティーンス・ウェ イ 16211 (72)発明者 ナタリノ・カミラーリ アメリカ合衆国アリゾナ州85284、テンプ、 イースト・カーバー・ロード 1061 (72)発明者 クリストファー・ピー・ドラゴン アメリカ合衆国アリゾナ州85282、テンプ、 サウス・ハーディー・ドライブ 4505、 ＃1195 (72)発明者 ダニエル・ジェイ・レイミー アメリカ合衆国アリゾナ州85044、フェニ ックス、サウス・フォーティーファース ト・ウェイ 14433 (72)発明者 デビッド・ケイ・ラブレイス アメリカ合衆国アリゾナ州85224、チャン ドラー、ウェスト・パーク・コート 1531 (72)発明者 デビッド・キュー・ゴー アメリカ合衆国アリゾナ州85048、フェニ ックス、サウス・サーティース・ウェイ 17013
Claims (3)
- 【請求項１】 モノリシック高周波集積回路構造であっ
て、 第１の導電型の第１の層（１４）および前記第１の層の
上に形成された前記第１の導電型の第２の層（１６）を
含む半導体本体（１３）であって、前記第１の層は前記
第２の層より高いドーパント濃度を有し、前記第２の層
は複数のパッシベイション領域（２１）によって複数の
アクティブ領域に分離されているもの、 第１のアクティブ領域に形成された高周波電力ＦＥＴ装
置（２２）であって、該高周波電力ＦＥＴ装置は第２の
導電型の第１のソース領域（５８）、前記第１のソース
領域から間隔を空けて配置された第２の導電型の第１の
ドレイン領域（６１）、前記第１のソース領域と前記第
１のドレイン領域の間にありかつ第１のゲート誘電体層
（６３）によって第２の層から分離された第１のゲート
電極層（６４）、および前記第１のソース領域を前記第
１の層に結合する第１の導電型の第１のシンカ領域（３
６）を含むもの、そして前記複数のパッシベイション領
域（２１）の内の１つの上に形成された第１の受動部品
（２３，２６，２８，３１）、 を具備することを特徴とするモノリシック高周波集積回
路構造。 - 【請求項２】 モノリシック高周波電力増幅器集積回路
構造であって、 第１の導電型のグランド面層（１４）、 前記グランド面層の上に形成された第１の導電型のエピ
タキシャル層（１６）であって、該エピタキシャル層は
前記グランド面層より低いドーパント濃度を有するも
の、 前記エピタキシャル層の一部の上に選択的に形成されて
第１および第２のアクティブ領域を提供する複数のパッ
シベイション領域（２１）、 前記第１のアクティブ領域に形成されたシリコンをベー
スとした高周波電力ＦＥＴ装置（２２）であって、該シ
リコンをベースとした高周波電力ＦＥＴ装置は前記グラ
ンド面層に結合されたソース（５８）を有するもの、そ
して前記第２のアクティブ領域に形成された論理構造
（２９）、 を具備することを特徴とするモノリシック高周波電力増
幅器集積回路構造。 - 【請求項３】 モノリシック高周波集積回路構造を形成
する方法であって、 第１の導電型の第１の層（１４）および前記第１の層の
上に形成された第１の導電型の第２の層（１６）を含む
半導体材料の本体（１３）を提供する段階であって、前
記第２の層は前記第１の層より低いドーパント濃度を有
し、前記第１の層はグランド面層を形成するもの、 前記第２の層の一部の上に複数の露出したアクティブ領
域を残して複数のパッシベイション領域（２１）を形成
する段階、 第１のアクティブ領域に高周波電力ＦＥＴ装置（２２）
を形成する段階であって、前記高周波電力ＦＥＴ装置は
第２の導電型の第１のソース領域（５８）、前記第１の
ソース領域から間隔を空けて配置された第２の導電型の
第１のドレイン領域（６１）、前記第１のソース領域と
前記第１のドレイン領域の間にありかつ前記第２の層か
ら第１のゲート誘電体層（６３）によって分離された第
１のゲート電極層（６４）、そして前記第１のソース領
域を前記グランド面層に結合する第１の導電型の第１の
シンカ領域（３６）を含むもの、そして前記複数のパッ
シベイション領域（２１）の１つの上に第１の受動部品
を形成する段階、 を具備することを特徴とするモノリシック高周波集積回
路構造を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/431,948 US5578860A (en) | 1995-05-01 | 1995-05-01 | Monolithic high frequency integrated circuit structure having a grounded source configuration |
| US08/431,948 | 1995-05-01 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002337509A Division JP2003188272A (ja) | 1995-05-01 | 2002-11-21 | モノリシック高周波集積回路構造および製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306874A true JPH08306874A (ja) | 1996-11-22 |
| JP3709508B2 JP3709508B2 (ja) | 2005-10-26 |
Family
ID=23714111
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13079496A Expired - Fee Related JP3709508B2 (ja) | 1995-05-01 | 1996-04-26 | モノリシック高周波集積回路構造および製造方法 |
| JP2002337509A Pending JP2003188272A (ja) | 1995-05-01 | 2002-11-21 | モノリシック高周波集積回路構造および製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002337509A Pending JP2003188272A (ja) | 1995-05-01 | 2002-11-21 | モノリシック高周波集積回路構造および製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5578860A (ja) |
| EP (1) | EP0741413B1 (ja) |
| JP (2) | JP3709508B2 (ja) |
| CN (1) | CN1126174C (ja) |
| DE (1) | DE69631451T2 (ja) |
Cited By (4)
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|---|---|---|---|---|
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| JP2005117000A (ja) * | 2003-09-19 | 2005-04-28 | Sharp Corp | 静電気保護回路及びそれを備えた高周波回路装置 |
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| JP2012019221A (ja) * | 2011-08-01 | 2012-01-26 | Renesas Electronics Corp | 半導体装置 |
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| WO1997020348A1 (en) * | 1995-11-30 | 1997-06-05 | Micron Technology, Inc. | Structure for esd protection in semiconductor chips |
| US6297533B1 (en) | 1997-12-04 | 2001-10-02 | The Whitaker Corporation | LDMOS structure with via grounded source |
| CN1219328C (zh) * | 1998-02-19 | 2005-09-14 | 国际商业机器公司 | 具有改善了注入剂的场效应晶体管及其制造方法 |
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