KR100968058B1 - 고주파수 반도체 디바이스 및 제조 방법 - Google Patents

고주파수 반도체 디바이스 및 제조 방법 Download PDF

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프리스케일 세미컨덕터, 인크.
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Abstract

게이트(15), 소스(19) 및, 게이트 버스(25)를 갖는 드레인(20) 및 제 1 금속층으로부터 패턴화된 제 1 접지 실드(24) 및 제 2 금속층으로부터 패턴화된 제 2 접지 실드(31)를 갖는 반도체 디바이스(10)가 개시된다. 제 1 접지 실드(24) 및 제 2 접지 실드(31)는 디바이스(10)의 커패시턴스를 낮추어서 고주파수 어플리케이션에 적합하게 되고 플라스틱 패키지내에 하우징된다.
제 1 접지 실드, 제 2 접지 실드, 플라스틱 패키지, 커패시턴스, 고주파수 어플리케이션

Description

고주파수 반도체 디바이스 및 제조 방법{High frequency semiconductor device and method of manufacture}
본 발명은 반도체 디바이스들에 관한 것으로 특히, LDMOS(Laterally Diffused Metal-oxide Semiconductor) 디바이스의 구조 및 제조 방법에 관한 것이다.
셀룰러 기지국과 같은 어플리케이션들에 사용되는 반도체 디바이스들은 고주파수들에 동작을 필요로 한다. 이런 형태의 어플리케이션들에 대해, RF(Radio Frequency) LDMOS 전력 트랜지스터들은, 100MHz 내지 약 2GHz 범위의 주파수에서 좋은 성능을 제공하기 때문에 매력적이다.
RFLDMOS 디바이스들은 전통적으로, 열로 인하여 고가의 금속/세라믹 패키지들에 패키징(package)되어왔다. 그러나, 특정한 저-중간 전력 어플리케이션들에 대해, 플라스틱 캡슐화 프로세스들의 보다 낮은 비용으로 인해 플라스틱 패키지에 이 디바이스들을 패키징하는 것이 바람직하다. 또한, 플라스틱 패키지 기술은 근래에 진보하고 있으며, 보다 높은 전력 어플리케이션들에 사용되는 패키징 디바이스들을 위해 사용될 수 있다.
플라스틱 패키지를 포함하는 플라스틱 모울드 혼합물(plastic mold compound)은 디바이스 내의 특정한 기생 커패시턴스들을 증가시켜서, 디바이스의 커패시턴스가 임계가 되는 GHz 주파수 범위에서 디바이스를 사용하기에 곤란하게 만든다. 디바이스의 커패시턴스들은 전력 이득 및 드레인 효율과 같은 RF 성능 메트릭스를 열화시킬수 있는 기생들(parasitics)이다.
따라서, LDMOS 디바이스 특히, 플라스틱 패키지내에 패키징될 때 저 커패시턴스를 갖는, 고주파수 어플리케이션용으로 설계된 RF LDMOS 디바이스의 제공에 대한 요구가 존재한다.
도 1은 본 발명에 따라 제조를 시작하는 단계에서 디바이스의 일부의 단면도를 예시하는 도면.
도 2는 본 발명에 따른 프로세싱에 따라 도 1에서 더 진척된 디바이스의 단면도를 예시하는 도면.
도 3은 본 발명에 따른 프로세싱에 따라 도 2에서 더 진척된 디바이스의 단면도를 예시하는 도면.
도 4는 도 3의 디바이스의 윗면 배치도를 예시하는 도면.
일반적으로, 본 발명은, 플라스틱 패키지(plastic package)에 수용될 때에도, 저 커패시턴스(low capacitance)를 갖는 반도체 디바이스를 형성하는 설계 및 방법을 제공하며, 이는 고주파수 어플리케이션들에서 특히 유용하다. 특히, 제 1 및 제 2 접지 실드(ground shield)를 활용하는 LDMOS(laterally diffused metal-oxide semiconductor) 디바이스 설계는 저기생 커패시턴스(low parasitic capacitance)를 제공한다.
도 1은 본 발명에 따라 제조의 시작 단계에서 디바이스(10)의 실시예의 확대된 횡단면도의 일부를 예시한다. LDMOS 디바이스의 간소화된 변형은 아래에서 더 자세히 기술되는 게이트 버스(gate bus) 및, 제 1 금속층에 형성된 접지 실드 및 제 2 금속층에 형성된 접지 실드의 설계에 관한 본 발명의 신규한 특징들에 더 초점을 맞추게 하기 위해 기술 및 예시된다. 본 발명의 색다른 신규한 없이 LDMOS 디바이스를 형성하는 구조 및 프로세스는 Costa 등에 발행된, 본 발명과 동일한 양수인 즉, Motorala, Inc.에 할당된 미국 특허 제 5,578,860에 기술되어 있고, 본 명세서에 참고 문헌으로 포함된다.
도 1을 계속 참조하여, 디바이스(10)는 반도체 본체(11)를 포함한다. 반도체 본체(11)는 P-형 실리콘 재료가 바람직하고, 통상적으로 P+ 도핑된 기판(12)과, P+ 도핑된 기판(12)상에 형성된 약하게 도핑된 p-에피택셜 층(13)을 포함한다. 싱커 영역(sinker region)(14)은 포토리소그래피(photolithography), 이온 주입 및 적어도 P+ 도핑된 기판(12) 아래의 P-도핑된 에피택셜 층(13)으로의 확산/어넬링 기술들에 의해 형성된다. 싱커 영역(14)은 소스 영역(19)(하기에 기술됨)으로의 후방 접속(backside connection)(P+ 도핑된 기판(12)의 외부 표면으로부터)을 위한 저저항 경로(low resistance path)를 형성하도록 무겁게 도핑(heavily doped)된다.
그 후, 게이트 구조(15)는 반도체 본체(11)상에 형성된다. 게이트 구조(15)는 예시의 편리를 위해 매우 단순화된 형태로 도시된다. 게이트 구조(15)는 게이트 유전체층 및 게이트 전극(별도로 도시되지 않음)으로 구성된다. 바람직하게는, 게이트 전극은 무겁게 도핑된 다결정 반도체 층과 이 다결정 반도체 층상에 형성된 게이트 오믹(ohmic) 또는 금속층으로 구성된다. 바람직하게는, 게이트 금속층은 텅스텐/실리콘 합금으로 구성되지만, 티타늄, 티타늄 질화물, 몰리브덴 등을 포함하는 다른 금속들도 적절하다. 다결정 반도체 층은 통상적으로 N-형 도핑된다.
그 후, 마스킹 층(masking layer) 또는 포토레지스트층(17)은 N-형 도핑된 영역들인 소스 영역(19) 및 드레인 영역(20)을 형성하는 개구들(openings)을 남기도록 형성 및 패턴화된다. 바람직하게는, 소스 영역(19) 및 드레인 영역들(20)은 포토레지스트층(17)의 개구들에서 비소를 반도체 본체(11)에 선택적으로 이온 주입함으로서 형성된다. 이온 주입은 보통 어넬링 프로세스가 뒤따른다. 게이트 구조(15)의 일부는 마스크로서 작동하여, 소스 영역(19)은 게이트 구조(15)의 일 측(side)에 자체 정렬되도록 형성된다. 드레인 영역들(20)은 반도체 본체(11)에서 소스 영역(19)이 형성된 게이트 구조(15)의 다른 측에 형성된다.
도 2는 추가 프로세싱에 따라 도 1의 디바이스를 예시한다. 여기서, 포토레지스트 층(17)이 제거되고, 제 1 레벨간 유전체 층(ILD0 층)(22)은 디바이스(10)의 상위 표면상에 형성되고, 도 2에서 도시된 바와 같이, 소스 영역(19) 및 드레인 영역들(20)상에 만들어진 개구들로 패턴화된다. 본 발명에서, ILD0 층(22)의 일부는 소스 영역(19)의 일부 및 싱커 영역(14)상에 남겨진다. 종래의 포토레지스트 및 에칭 기술들이 ILD0 층(22)에 개구들을 제공하기 위해 사용된다.
바람직하게는, ILD0 층(22)은 규산염 글래스층(silicate glass layer)으로 구성된다. 특히, 규산염 글래스층은 먼저 증착된 USG(undoped silicate glass), 상기 USG 위에 증착된 PSG(phosphosilicate glass) 및, 상기 PSG 위에 증착된 제 2 USG 층으로 구성될 수 있고, USG/PGS/USG는 전체 두께가 3,000 내지 20,000 옹스트롬 범위를 갖는다. USG/PSG/USG 층들은 종래의 화학 증착(chemical vapor deposition;CVD) 기술들을 이용하여 증착된다. PSG 층의 용도는 규산염 글래스에 존재할 수 있는 임의의 불순물을 제거하기 위함이다.
도 2를 계속 참조하여, 제 1 오믹 또는 금속층은 디바이스(10)의 표면상에 형성되고, 제 1 접지 실드(24), 게이트 버스(25) 및 제 1 드레인 접촉들(26)을 제공하기 위해 패턴화된다. 제 1 금속층은 1.0 내지 1.5 마이크론의 범위의 두께를 갖는 것이 바람직하다. 제 1 금속층은 통상적으로 알루미늄, 알루미늄 합금 또는 알루미늄-구리 합금 층이 뒤따르는 티타튬-텅스템 합금 층과 같은 다중-층 금속화(multi-layer metallization)로 구성된다.
예를 들어, 제 1 접지 실드(24), 게이트 버스(25) 및 드레인 접촉(26)을 포함하는 제 1 금속층은 저저항 금속화를 제공하도록 알루미늄 또는, 알루미늄 구리 텅스텐 합금(AlCuW)과 같은 알루미늄 합금으로 구성된다. 대안적으로, 제 1 금속층은 750 내지 3,000 옹스트롬의 티타늄-텅스텐(TiW) 장벽 금속층과 상기 TiW 층상에 적어도 1.0 마이크론 알루미늄 합금(즉, AlCu)층으로 구성될 수 있다. 바람직하게는, 제 1 금속층의 전체 두께는 5,000 내지 30,000 옹스트롬 사이이다.
바람직하게는, 종래의 스퍼터링 기술들(sputtering techniques)은 제 1 금속층을 형성하는데 사용된다. 포토레지스트 및 에칭 기술들은 소스 접촉 또는 제 1 접지 실드(24), 게이트 버스(25) 및 제 1 드레인 접촉들(26)을 규정하는데 사용된다.
소스 접촉 또는 제 1 접지 실드(24)는 소스 영역(19)과 전기적으로 접촉한다. 제 1 접지 실드(24)는 게이트 구조(15)위에 놓이고, 이는 드레인 영역(20)[도 3에 도시 및 기술된 바와 같이, 제 1 드레인 접촉(26) 및 제 2 드레인 접촉(33)을 포함]과 게이트 구조(15) 사이의 기생 커패시턴스를 감소시킨다. 이 실시예에서, 제 1 접지 실드(24)는 게이트 구조(15) 및 ILD0 층(22) 위에 놓이게 형성된다. 그러나, 제 1 접지 실드(24)는 ILD0 층(22)의 일부상에 형성될 수 있지만, 소스 접촉(24)으로만 작동하기 위해 게이트 구조(15)까지 연장되지 않을 수 있다. 게이트 구조(15) 위에 놓인 상기 제 1 접지 실드(24)는, 도 3을 참조하여 아래에서 논의되는 바와 같이, 제 2 접지 실드(31)가 형성될 것이기 때문에, 본 발명의 이점들을 달성하는데 필요한 것은 아니다. 게이트 버스(25)는 게이트 구조(15)의 핑거들(fingers)사이에서 ILD0 층(22)상에 형성된다. 각각의 드레인 접촉(26)은 드레인 영역(20)으로 전기적 접촉을 만든다.
도 3을 참조하여, 제 2 레벨간 유전체 층(ILD1 층)(29)은 ILD0 층(22), 게이트 버스(25), 제 1 접지 실드(24) 및 드레인 접촉들(26)상에 형성된다. ILD1 층(29)은 두께가 0.5 내지 4.0 마이크론 범위인 실리콘 이산화물[PECVD(plsma-enhanced CVD 실리콘 이산화물이 적합함]로 구성되는 것이 바람직하다. ILD1 층(29)이 평면이 되어, 두 단계들에서 실리콘 이산화물을 증착시키시는 것이 바람직하며, 두 증착들 사이에서 평탄화 단계가 수행된다.
도 3을 계속 참조하여, 종래의 포토리소그래피 및 에칭 기술들은 ILD1 층(29)에서의 비아들(vias)또는 접촉 개구들을 형성하는데 사용된다. 제 2 오믹 또는 금속층은 ILD1 층(29)상과 ILD1 층(29)에서의 비아들에 또는 접촉 개구들내에 형성되며, 제 2 접지 실드(31) 및 제 2 드레인 접촉들(33)을 규정하도록 패턴화된다. 제 2 금속층은 알루미늄 또는 알루미늄 합금으로 구성되는 것이 바람직하고, 대략 5,000 내지 60,000 옹스트롬의 범위의 두께를 갖는 AlCuW 합금으로 구성되는 것이 가장 바람직하다. AlCuW 금속화는 전자이동 관련 장애들(electromigration related failures)에 대해 향상된 보호를 제공한다.
제 2 접지 실드(31)는 게이트 버스(25) 및 소스 영역(19) 위에 놓이게 형성되고, 제 1 접지 실드(24)와 전기적으로 결합된다. 제 2 접지 실드(31)는 게이트 버스(24) 위에 놓이고, 이에 의해, 드레인-게이트 커패시턴스를 더 감소시킨다. 제 1 금속층(제 2 금속층 보다는)으로부터 버스 게이트(25)를 형성하는 것은 제 2 접지 실드(31)가 게이트 버스(24)상에 생성되는 것을 허용하여, 디바이스의 커패시턴스를 더 감소시킨다. 제 2 드레인 접촉들(33)은 제 1 드레인 접촉들(26)과 전기적으로 결합되고, 본드 패드 영역들(bond pad areas)을 제공하기 위해 형성된다.
이제, 도 3의 윗면 배치도를 예시하는 도 4를 참조하면, 게이트 버스(25)가 어떻게 게이트 구조(15)의 핑거들 사이에서 형성되고, 게이트 구조(15)의 핑거들과 병렬로 동작하는지를 알 수 있다. 게이트 버스(25)는 주기적으로, 접촉 영역(27)에서 게이트 구조(15)와 전기적으로 결합되어, 게이트 저항(Rg)이 디바이스(10)의 전력 이득이 열화(degrade)되지 않도록 충분히 낮게 유지되게 한다.
이젠, 도 3을 다시 참조하여, 디바이스(10)의 프로세싱은 디바이스(10)상에 패시베이션 층(passivation layer)(35)을 형성함으로써 완성된다. 패시베이션 층(35)은 PSG(phospho-silicoate glass) 및 상기 PSG 층에 형성된 PECVD 실리콘 이산화물/실리콘 질화막 조합(silicon dioxide/silicon nitride film combination)으로 구성되는 것이 바람직하다. 그 후에, 디바이스(10)는 종래의 패키징 기술들의 이용하여 플라스틱 패키지(37)내에 캡슐화된다. 플라스틱 패키지(37)는 모울드 혼합물(mold compound)로 구성된다. 플라스틱 패키지(37)의 모울드 혼합물은 제 2 소스 접촉/제 2 접지 실드(31)와 드레인 접촉(33)사이에서 형성된다는 것을 주의해야 할 것이다. 플라스틱 패키지(37)를 포함하는 플라스틱은 드레인 영역(20)(제 1 드레인 접촉(26) 및 제 2 드레인 접촉(33)을 포함)과 게이트 버스(25)사이의 커패시턴스에 기여한다.
비록 LDMOS 디바이스의 일부만이 도시되었지만, 복수의 상기 구조들을 포함하는 디바이스는 LDMOS 디바이스를 형성한다는 것을 알 수 있다. 통상적으로, LDMOS 구조(10)는 소스 영역(19)과 드레인 영역(20)이 교번하는 인터디지털링된 형태(interdigitaled fashion)로 설계된다. 게이트 구조(15) 및 드레이 영역(20) 핑거 길이는 300 내지 1000 마이크론 까지 될 수 있다. 또한, LDMOS 디바이스는 수동 디바이스들(예컨대, 레지스터들, 캐패시터들(capacitors) 및 인덕터들(inductors)) 및 다른 능동 디바이스들(예컨대, 논리 디바이스)에 통합될 수 있고, 이런 통합된 회로는 본 발명의 범위내에 있다.
또한, N-채널 LDMOS 구조가 상술되었지만, 본 발명에 따른 구조들 및 방법들은 스위칭된 N 및 P 형 도핑제들을 갖는 P-채널 LDMOS 구조를 지원한다.
지금까지, 저 커패시턴스를 갖고, 특히 고주파수 어플리케이션들에 유리한 플라스틱 패키지내의 LDMOS 디바이스를 위한 구조들 및 방법들이 제공되었다는 것을 알 수 있을 것이다. 구조들 및 방법들은 제 1 금속층에서 규정된 제 1 접지 실드(24) 및 게이트 버스(25)위에 있는 제 2 금속층으로부터 규정된 제 2 접지 실드(31)를 활용한다. 제 1 접지 실드(24) 및 제 2 접지 실드(31)는 게이트-드레인 커패시턴스를 감소시키도록 작동한다. 본 발명의 LDMOS는 고주파수 어플리케이션에서 좋은 성능을 제공하고, 종래의 금속/세라믹 패키지에서 패키징된 LDMOS 디바이스보다 비용이 적어진다.
따라서, 상기 이점들을 완전히 충족시키는 LDMOS 디바이스의 설계 및 프로세스가 제공된다. 본 발명이 특정한 예시적인 실시예들을 참조하여 기술 및 예시되었지만, 본 발명을 이런 예시적인 실시예들에 제한하려고 의도되지 않았다. 본 기술분야의 숙련자들은 변형들 및 변용들이 본 발명의 정신에서 벗어남 없이 만들어질 수 있다는 것을 알 수 있다. 그러므로, 첨부된 청구항의 범위내에 있는 모든 이러한 변형들 및 변용들 및 등가물들은 본 발명 내에 포함되도록 의도되었다.

Claims (12)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 본체를 제공하는 단계와,
    상기 반도체 본체상에 게이트 구조를 형성하는 단계와,
    상기 반도체 본체에 소스 영역 및 드레인 영역을 형성하는 단계로서, 상기 소스 영역은 상기 게이트 구조의 한 측(side)에 인접하고, 상기 드레인 영역은 상기 게이트 구조의 다른 측에 인접한, 상기 소스 영역 및 드레인 영역을 형성하는 단계와,
    상기 게이트 구조상에, 그리고 상기 소스 영역에 인접한 상기 반도체 본체의 일부상에 제 1 유전체 층을 형성하는 단계와,
    상기 소스 영역에 전기적으로 결합된 소스 접촉을 형성하는 단계와,
    상기 소스 영역에 인접한 상기 제 1 유전체 층상에 게이트 버스를 형성하는 단계와,
    상기 게이트 버스 및 상기 소스 접촉상에 제 2 유전체 층을 형성하는 단계와,
    상기 소스 접촉에 전기적으로 결합되고, 상기 게이트 버스 상의 상기 제 2 유전체 층의 일부상에 금속층을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 유전체 층을 형성하는 단계는 규산염 글래스 층으로 구성된 상기 제 1 유전체 층을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 소스 접촉을 형성하는 단계는 상기 게이트 구조와 상기 드레인 영역 사이의 커패시턴스를 감소시키도록 제 1 접지 실드(shield)를 제공하는 소스 접촉을 더 포함하는, 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 소스 접촉을 형성하고 상기 게이트 버스를 형성하는 단계는 동일한 금속화 층(matallization layer)으로부터 상기 소스 접촉 및 상기 게이트 버스를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
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  8. LDMOS 디바이스를 제조하는 방법에 있어서,
    반도체 본체를 제공하는 단계와,
    상기 반도체 본체상에 게이트 구조를 형성하는 단계와,
    상기 반도체 본체에 소스 영역 및 드레인 영역을 형성하는 단계로서, 상기 소스 영역은 상기 게이트 구조의 한 측에 인접하고, 상기 드레인 영역은 상기 게이트 디바이스의 다른 측에 인접한, 상기 소스 영역 및 드레인 영역을 형성하는 단계와,
    상기 게이트 구조상에, 그리고 상기 소스 영역에 인접한 상기 반도체 본체의 일부상에 제 1 레벨간 유전체 층(interlevel dielectric layer)을 형성하는 단계와,
    상기 소스 영역에 전기적으로 결합되고, 상기 게이트 구조 위에 제 1 접지 실드를 형성하는 단계와,
    상기 소스 영역에 인접한 상기 제 1 유전체 층상에 게이트 버스를 형성하는 단계와,
    상기 게이트 버스 및 상기 제 1 접지 실드상에 제 2 레벨간 유전체 층을 형성하는 단계와,
    상기 제 1 접지 실드에 전기적으로 결합되고, 상기 게이트 버스상의 상기 제 2 유전체 층의 일부상에 제 2 접지 실드를 형성하는 단계를 포함하는, LDMOS 디바이스 제조 방법.
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