JP2001526003A - Ｍｏｓトランジスタを有する半導体装置 - Google Patents

Abstract

(57)【要約】 ＩＣの製造において、ＥＳＤによって引き起こされるトランジスタへの損傷は、初期の段階で、トランジスタのゲートを保護ダイオードに接続することよって今まで回避されている。もし、例えばプラズマエッチング又は反応性イオンエッチングの間、電荷がフローティングゲートに蓄積されるならば、このチャージは電気的ブレークダウンが起こる前にこのダイオードを介して除去可能である。本発明による装置の第一の実施例では、該ダイオードが電気的絶縁層（１２）によってカバーされている能動領域に形成される。そこの接続されるゲート（８）又はポリトラック（９）はこの層の上方で突出しており、該能動領域の一部をカバーする。該能動領域のカバーされていない部分では、カソード又はアノードが該ポリトラックに対して自己整列されるように備えられる。他の実施例では、ポリトラック（９）がダイオードの領域に直接的に近接して配置される。ポリトラック（９）及び保護ダイオードの表面領域（１０）はオーバラップする金属接点（１５）によって相互に連結されている。当該ダイオードはトランジスタを製造するのに必要なステップと同様のステップによって製造することができる。さらに当該ダイオードによって占められる表面エリアは大変狭く維持され得る。

Description

【発明の詳細な説明】 ＭＯＳトランジスタを有する半導体装置 技術分野 本発明は半導体基体を有する半導体装置であって、該半導体基体が、その表面 に中間のゲートの誘電体によって下に横たわるチャンネル領域から電気的に絶縁 されているゲートを有するＭＯＳトランジスタを備え、第一の導電型の近傍領域 において、第二の反対の導電型の表面領域が形成され、この表面領域が前記ゲー トに導通接続され、前記半導体基体の隣接領域で保護ダイオードを形成し、この 保護ダイオードを介して、前記ゲートの誘電体が静電気の放電の結果として損傷 を受ける前に該ゲートから電荷が除去される、半導体装置に関する。 背景技術 このようなデバイスは、とりわけ米国特許ＵＳ−Ａ５，３６６，９０８号公報 から既知である。 ＣＭＯＳ型及びＢＩＣＭＯＳ型のＩＣの製造において、当該プロセスの第一の 段階において、通例、例えば１０ｎｍの特別な厚さを有する薄いゲート酸化物を 成長させ、その後、ドープされた多結晶質のシリコンのゲートが通例その上に供 され、引き続きトランジスタのソース及びドレインの領域が半導体基体に形成さ れる。次の段階では、全体の構造が例えば酸化層のような誘電体層を備え、その 後、一又はそれ以上の金属層の形式の配線が、互いに、及び外部接続をなすこと が可能なボンディングパッドに回路の異なる要素を接続するために形成される。 寸法が段々小さくなり（サブミクロンオーダーで）、及び回路の複雑さばかりで なく構成要素の数が絶え間なく増加しつつあるので、金属層の数は増加する傾向 にあり、電流回路に少なくとも合計４個ある。 配線プロセスの間、最後の配線層によって再び接続されるまでは電気的に浮い ているようにして接続部が形成されうる。しかし、この間、例えばプラズマエッ チングによって引き起こされた電荷がこれらの浮いている接続部の上に蓄積され うる。これらの接続の一つがトランジスタのポリゲートに結合される場合は、該 電荷は薄いゲート酸化膜を介して基板にリークされうる。この結果、最大値を超 え、その結果当該げゲート酸化膜（ゲート酸化物）に修復不能な損傷を引き起こ す。 ゲート酸化膜の早発の破壊を防ぐために、前記米国特許番号５，３６６，９０ ８号公報は既に多結晶ゲート（ポリゲート）を半導体基体に形成されたダイオー ドに接続することを提案している。製造プロセスの間、電荷が電気的に浮いてい るゲート上に蓄積される場合、この電荷はゲート酸化膜（ゲート酸化物）に損傷 が引き起こされる前にダイオードを介して除去可能である。 トランジスタの数が大変多いので、ダイオードの寸法は、回路の表面が大きく なりすぎるようになることを防ぐようにできるだけ小さいことが重要である。さ らに、ダイオードは回路のその他の要素と適合されるべきで、好適にはトランジ スタと同じプロセスのステップで製造可能である。既知のデバイスでは、ダイオ ードとポリゲートとの間の接続は、多結晶部（ポリ）が直接的にダイオードのあ る場所で、半導体基体の局所的に露出された表面上に直接蒸着された、ＣＳ接触 部の形式を採る。このデバイスの製造では、成長されたゲート酸化膜がこのゲー ト酸化膜を保護する役目の薄い多結晶層（ポリ層）を備えている。ダイオードの 位置を画定する窓部は引き続きこのポリ層及びその下に横たわるゲート酸化膜に 備わっている。次に、第二のポリシリコン層が蒸着され、この層が窓部の位置で シリコン本体と接触する。ドーピングステップにより、ポリ層はｎ型のドーピン グを備え、及び同時に保護ダイオードが半導体基体のＣＳ部の位置に形成される 。プロセスステップの引き続く連続ステップにおいて、ポリ層はあるパターンを 有し、その後トランジスタのソース及びドレインの領域が通例の方法で形成され る。当該プロセスは第一の保護ポリ層を準備し及びダイオードの局所に窓部を準 備するようなプロセスステップを含む。これらのプロセスステップはダイオード に関連してのみ必要とされ、及び製造プロセスの複雑さに付加される。 発明の開示 本発明の目的は、とりわけ、ほとんど空間を占有しない保護ダイオードを備え るＣＭＯＳ又はＢＩＣＭＯＳ型のＩＣ及び、付加的なプロセスステップを必要と しない製造方法を提供することにある。この目的達成のために、冒頭の段落で記 載された型の半導体装置は、本発明に従い、前記ゲートが導電トラックの形式で 少なくともほとんど前記近傍領域まで前記表面にわたって延在し、この結果、当 該表面で見て、該導電トラック及び前記表面領域が並設され、前記表面全体が、 前記ダイオードの位置で一部が前記導電トラックの上方で、及び一部が前記表面 領域の上方に延在している接触窓部を備えている誘電体層を具備し、前記接触窓 部において、ポリシリコン路と前記表面領域との間の導電接続を形成する金属接 触部が形成されている。 図面の記載から明らかなように、ゲートに接続されている保護ダイオードの領 域、及びトランジスタのソースとドレインの領域が同時に形成可能である。一方 で保護ダイオードの領域及びゲートの間の接続は第一の金属層を蒸着することに よって形成される。結果として該ダイオードを製造する特別なプロセスステップ は必要ない。 回路設計において、一方のゲートと、もう一方のドレイン接触部（又はソース 接触部）との間の最小距離は、このゲートとこれらの接触部との短絡回路を回避 するために設計規則に従い通例監視される。これらの設計規則の結果として、一 般にはゲートに上から重なり合うドレイン接触部は形成不可能である。本発明に よれば、保護ダイオード及びゲート接触部が重なる部分を呈示するように互いに 保護ダイオード及びゲートが接触するならば、空間の実質的な節約が達成される 。 導電トラックが近傍領域に直接隣接するように延在可能である。このような実 施例は表面がフラット又は少なくとも略フラットな場合に利点をもつ。表面がフ ラットでないときに、ステップ−カバレッジ(step−coverage)の問題が回避され る利点をもつ好適実施例は、導電トラックが近傍領域の上方に突出しており、こ の導電トラックのみがこの領域の一部を覆っており、及びこの導電トラックのみ が中間で電気的絶縁層によってこの領域から分離される。 さらに本発明に従う半導体装置の好適実施例が従属請求項に示されている。 本発明の上述の及び他の特徴は、本発明による回路装置の実施例の図を参照し て以下に詳細に説明される。 図面の簡単な説明 第１図は、本発明による半導体装置の略平面図である。 第２図は、第１図のＡ−Ａ線及びＢ−Ｂ線で切り取られたこのデバイスの断面 図である。 第３図乃至第５図は、様々な製造過程における、同様の断面図である。 第６図は、本発明による半導体装置のさらなる実施例の平面図である。 第７図は、第６図のＡ−Ａ線及びＢ−Ｂ線で切り取られたこのデバイスの断面 図である。 第８図は、本発明による半導体装置の第３の実施例の平面図である。 尚、これらの図は概念図であってスケール通りではない。また、図中、トラン ジスタ及び保護ダイオードを有するＩＣの小部分のみが示されている。現実のデ バイスはずっと大きいものであり、多くの何千もの、両極を有するトランジスタ を備えうることは自明である。さらに、第２図から第５図の左半分にはＡ−Ａ線 で切り取られた断面図が示されており、その右半分には第１図のＢ−Ｂ線で切り 取られたデバイスの断面図が示されている。 発明を実施するための最良の形態 第１図及び第２図に従うデバイスは、適当な厚さ及び組成を備えるシリコンの 半導体基体１を有している。この例では、本発明は、ｎチャンネルのＭＯＳＴに よって記載されているので、図で示されており、及びその表面を境界付ける領域 ２はｐ型の領域である。しかし、本発明がさらにｎ型の表面領域２を備えるｐチ ャンネルトランジスタにも適用されることは自明である。ところが、示された例 では、領域２は基板上に蒸着されたｐ型のエピタキシャル層により、又はシリコ ン本体の表面に形成されたｐ型のウェルにより形成されうるｐ型領域である。そ の表面において、シリコン本体１がフィールド酸化膜（フィールド酸化物）パタ ーン３を備えている。そして、このパターン３が半導体基体において活性領域を 画定している。また、この活性領域が上述したような回路素子を収容するが、ト ランジスタＴ及び関連する保護ダイオードＤのみが示されている。該トランジス タはｎ型のソース４及びｎ型のドレイン５を有する。これらのソース４及びドレ イン５はチャンネル６により互いに分離されている。またこのチャンネル６は薄 いゲートの誘電体７により覆われている。さらに、このゲートの誘電体７は勿論 他の材料や材料の組合わせからも作製されうるが、通例はシリコン酸化物から作 製される。該ゲート酸化膜の厚さは、例えば１０ｎｍである。前記トランジスタ は、ポリ結晶のシリコンを短く「ポリ」として述べられているところの、このド ーピングされたポリ結晶のシリコンの例では、さらにゲート８を有している。 ゲート８上に電荷が帯電した結果として、薄いゲート酸化物が製造過程で損傷 を受けることを回避するために、前記ゲートが導電トラック９を介して、ダイオ ードＤに接続されている。このダイオードＤは保護ダイオードを形成し、この保 護ダイオードを介して、前記損傷が発生し得る前に当該電荷が除去される。この 目的のために、ｐ型領域２、この例では当該ダイオードのアノードを構成するが 、この領域２がｎ型表面領域１０を提供する隣接している活性領域１１を備えて いる。上記領域１０は前記ダイオードのカソードを構成し、及び導電トラック９ に導通接続されている。当該製造プロセスのある段階で、負の電荷が前記ゲート 上に蓄えられる場合は、領域１０及び領域１１の間のｐｎ接合が順方向にバイア スされ、その結果、前記電荷が領域２から除去される。正電荷の場合にはこのｐ ｎ接合間のブレークダウンによって除去されうる。 本発明によれば、導体部９は、少なくとも略近傍領域１１まで当該デバイスの 表面上に延在する。その結果、この表面で見て、導体部９は前記ダイオードの近 くに配置される。当該例では、ポリトラック９が活性領域１１の一部の上方に突 出し、中間的な電気的絶縁層１２によってそこから分離される。前記表面は比較 的厚い誘電体層１３、この例では、シリコン酸化物により覆われており、ここに おいて前記ダイオードの所で、接触窓部１４が、ｎ型領域１０の上方、及びポリ トラック９の上方で延在するように形成されている。前記ダイオードのポリトラ ック９とｎ型の表面領域１０との間の短絡を形成する重ね合わさっている金属接 触部１５が該窓部１４に形成されている。 このデバイスを製造する方法のいくつかの段階が第３図から第５図を参照して 以下記載される。これらの記載では、標準的なプロセスにおいては通例行われる 、 例えば、ウエル−注入（well−implantations）やアンチパンチ−スル−注入（u npunch−through−implantation）等の、本発明を適当に理解するのに関連して いない、様々な段階は記載されていないことをここに注釈する。第３図は、半導 体基体が、半導体基体において活性領域を画定するフィールド酸化膜３を備える 段階を示している。このフィールド酸化膜３のパターン３は、それ自体知られて いる、例えばマスキングされた熱酸化処理（ＬＯＣＯＳ）のような方法によって 製造可能である。図では、該オキサイド３が半導体基体に完全に埋め込まれてい る。他の実施例では、フィールド酸化膜がシリコン本体の表面から一部突出する ようにしてもよい。互いに絶縁するための異なる回路素子のためにはＬＯＣＯＳ を使用する代わりに、勿論誘電体で満たされた溝を使用することも可能である。 次の段階では、図示されていない様々な注入の段階、例えばウエル−注入（ｎ 型及び／又はｐ型）、チャンネルストッパー注入（channel stopper implanta tions）、アンチパンチ−スルー注入（antipunch−through implantations）、 スレスホールド−アジャスト注入（threshold−adjust implantations）等が実 行され得る。そして、１０ｎｍ厚のゲート酸化膜７が形成されるべきトランジス タのある箇所の表面上で熱酸化により成長される。同時に、ゲート酸化膜７と同 じ厚さを有する酸化層１２が保護ダイオードＤのある箇所で形成される。当該表 面は引き続き約１μｍの厚さを有するポリのｎ型のドープ層１７で覆われる。 その次のステージでは、マスク１８（第４図参照）が準備され、その後、ポリ 層１７がエッチングによってパターニングされる。その結果、ゲート８及び導体 部９が形成される。その後、前記トランジスタのソース及びドレインの領域のた めに、砒素（Ａｓ）のようなｎ型のドーピングが、ゲート８に対して自ら並ぶよ うにして注入されうる。この例では、簡単のために、ソース及びドレインが、一 つの注入された領域として表されている。しかし、これらの領域はＬＤＤ（軽く ドープされたドレイン）の領域になるようにも実施可能であることは自明である 。このようにすることによって、最初に当該領域のＬＤＤ部分が軽い注入によっ て備えられ、引き続いて、ゲート８の側面部がスペーサを備えた後、重い注入が ゲートからある距離において実行される。ｐ型の領域１１では、保護ダイオード Ｄ のカソード１０のための注入が、前記トランジスタのソース及びドレインの注入 と同じ時間で実行される。第４図に示されるように、領域１０がポリトラック９ に対して位置決めされて並設される。その次に、フォトレジスト層１８が除去さ れ、その後、準備されたドーピングが活性化され、結晶格子への注入による損傷 が、アニーリング（焼鈍）ステップによる通例の方法で修繕されうる。 次の段階では、例えば１μｍの厚さの酸化層の態様で、誘電体層１３が施与さ れる。この層の上で、接触部のためのフォトマスク１９（第５図参照）が形成さ れる。その後、トランジスタのソース及びドレイン用の接触窓部２０及び保護ダ イオード用の接触窓部２１がエッチングにより形成される。ゲート８とソース／ ドレインとの間の短絡を回避するために、窓部２０が、ゲートから十分に離れた 所で、通例の設計規則にしたがって配置される。その結果、ソース及びドレイン の接触部はゲートから横方向に分離される。この設計規則とは対照的に窓部２１ が重ね合わさる方法で準備される。その結果、当該ダイオードの所で、領域１０ 及びポリ９の両方が露出される。その次に、フォトマスク１９が除去され、その 後、アルミニウム（Ａｌ）のような適当な金属を蒸着及びエッチングすることに よる通例の方法で、金属接触部２２がソース及びドレイン上に供給され、及びポ リトラック８並びに９と、当該ダイオードのカソード１０との接続を形成する接 触部１５が準備される。次に、多層の金属配線の態様で相互接続が通例の方法で 準備されうる。これによって、連続的な金属層が中間の誘電体層により互いに分 離される。この相互接続を作り出すために、プラズマ−エッチングステップが使 用される。これによって、ゲート８が保護ダイオードＤに接続されているので、 損傷を受けるゲート酸化膜７のリスクが大変小さくなる。このダイオードＤはト ランジスタと同様のプロセスステップによって製造されうる。それ故に、当該プ ロセスを複雑化しない、又はほとんど複雑化しない。さらには、重ね合わされて いる接触面１５の使用は、有利に、当該ダイオードによって占められる空間を比 較的制限することができる。すなわち、この空間は仮に当該ダイオードのために 使用される接触構造がトランジスタのソース／ドレインの領域のために使用され る接触構造と同様であったならば制限されるであろう空間よりもずっと大幅に制 限される。 第６図及び第７図は上述した構造の変形例を示している。この場合においても 、当該デバイスは先行例におけるトランジスタＴと同様の構造のトランジスタＴ を有している。ゲート８はポリの導電体トラック９を介して保護ダイオードＤの カソード１０に接続されている。上述例とは異なり、導電体トラック９が活性領 域１１の中央部上方に配置されている。その結果、ソース／ドレインのドーピン グはトラック９の反対の側に、互いに分離されたｎ型のサブ領域１０ａ及び１０ ｂに形成せしめる。これらの領域は両方とも接触部１５を介して導電体のトラッ ク９及びポリゲート８に短絡させ、共に保護ダイオードのカソードを形成する。 当該デバイスはさらに先行例に記載された方法でも製造可能である。 ここで上述された例では、領域１０ａ及び１０ｂの両方がアルミニウム（Ａｌ ）の接触部１５に接続されている。一変形例では、サブ領域のみが接触部１５及 びポリトラック９に接続されている。他の領域は浮かすことが可能又は回路の適 当なノードに接続可能である。 上記に記載された例では、ポリトラック９活性領域１１の上方で突出しており 、酸化層１２によってそこから分離されている。この形状では、もし当該表面が フラットでないならば、領域１０とポリトラック９との間を接続する形式でおこ るステップ−カバレッジの問題が排除可能である。このような非フラット表面は 、フィールド酸化膜３の一部がシリコンの表面から突出している場合に、しばし ば該フィールド酸化膜３により引き起こされる。一方、当該表面が平面の場合に は、第８図で示されるように、ポリトラック９が活性領域１１の隣全体に具備可 能である。この図では、保護ダイオードＤの断面図のみが示されている。この実 施例では、領域１０が活性領域１１の表面領域全体を覆う一方、ポリトラック９ がフィールド酸化膜３の上全体に配置されている。 本発明はここに記載された例に限定されないことは自明であり、本発明の範囲 で、多くの変形が当業者に可能である。例えば、本発明の保護ダイオードと同様 の保護がｐチャンネルのＭＯＳトランジスタに使用可能である。また、ゲート８ 及びポリトラック９のポリ物質はｎ型の代わりにｐ型であってもよい。

───────────────────────────────────────────────────── 【要約の続き】 テップと同様のステップによって製造することができ る。さらに当該ダイオードによって占められる表面エリ アは大変狭く維持され得る。

Claims (1)

1. 【特許請求の範囲】 １．半導体基体を有する半導体装置であって、該半導体基体が、その表面に中間 のゲートの誘電体によって下に横たわるチャンネル領域から電気的に絶縁され ているゲートを有するＭＯＳトランジスタを表面に備え、第一の導電型の近傍 領域において、第二の反対の導電型の表面領域が形成され、この表面領域が前 記ゲートに導通接続され、前記半導体基体の隣接領域で保護ダイオードを形成 し、この保護ダイオードを介して、前記ゲートの誘電体が静電気の放電の結果 として損傷を受ける前に該ゲートから電荷が除去される、半導体装置において 、前記ゲートが導電トラックの形式で少なくともほとんど前記近傍領域まで前 記表面にわたって延在し、この結果、当該表面で見て、該導電トラック及び前 記表面領域が並設され、前記表面全体が、前記ダイオードの位置で一部が前記 導電トラックの上方で、及び一部が前記表面領域の上方に延在している接触窓 部を備えている誘電体層を具備し、前記接触窓部において、ポリシリコン路と 前記表面領域との間の導電接続を形成する金属接触部が形成されていることを 特徴とする半導体装置。 ２．前記導電トラックが前記近傍領域の上に突出し、前記近傍領域の一部のみを 覆い、この導電トラックが中間の電気的絶縁層によってこの近傍領域から分離 されていることを特徴とする請求項１に記載の半導体装置。 ３．前記表面領域及び前記導電トラックが互いに相対的に並んでいることを特徴 とする請求項２に記載の半導体装置。 ４．前記ダイオードの位置において、前記電気的絶縁層が前記ゲートの誘電体と 同じ厚さ及び同じ組成を有していることを特徴とする請求項２又は３に記載の 半導体装置。 ５．前記ゲート及び前記導電トラックはシリコンにより作製されており、当該半 導体装置が多層の金属配線を備えており、前記ダイオードと前記ゲートとの間 の前記金属接触部が前記第一の金属層内に形成されていることを特徴とする請 求項１乃至４の何れか１項に記載の半導体装置。