JPH05291568A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05291568A JPH05291568A JP9552392A JP9552392A JPH05291568A JP H05291568 A JPH05291568 A JP H05291568A JP 9552392 A JP9552392 A JP 9552392A JP 9552392 A JP9552392 A JP 9552392A JP H05291568 A JPH05291568 A JP H05291568A
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- JP
- Japan
- Prior art keywords
- conductivity
- gate electrode
- type
- region
- well region
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【構成】薄膜の酸化膜１０３の上に作られる配線層１０
５を形成する際に、その形成時に、配線層１０７と基盤
あるいはウェル領域１００，１０１とを接続させ、その
部分にダイオ−ドを形成する。また、さらに上層の第２
の配線層１０７に関しては、その形成時に、第２の配線
層１０７と基盤あるいはウェル領域１００，１０１、あ
るいは第２の配線層１０７と前記配線層１０５とを接続
して、ダイオ−ドを形成する。 【効果】薄膜の上に形成された配線層に蓄積される電荷
によって、薄膜が破壊されるのを防ぐ。
５を形成する際に、その形成時に、配線層１０７と基盤
あるいはウェル領域１００，１０１とを接続させ、その
部分にダイオ−ドを形成する。また、さらに上層の第２
の配線層１０７に関しては、その形成時に、第２の配線
層１０７と基盤あるいはウェル領域１００，１０１、あ
るいは第２の配線層１０７と前記配線層１０５とを接続
して、ダイオ−ドを形成する。 【効果】薄膜の上に形成された配線層に蓄積される電荷
によって、薄膜が破壊されるのを防ぐ。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ＭＩＳ型トランジスタのゲート電極、あるいは、そ
れより後工程で形成される配線層の形成方法に関するも
のである。
に、ＭＩＳ型トランジスタのゲート電極、あるいは、そ
れより後工程で形成される配線層の形成方法に関するも
のである。
【０００２】
【従来の技術】図７に従来のＭＩＳ型トランジスタのレ
イアウト、及び、断面構造の一例を示す。説明を簡略化
するために、図中の各々の番号を下記のように設定す
る。図７（ａ）において、１０５はトランジスタ１２
０、１２１のゲート電極を形成する多結晶ポリシリコン
であり、１０７はトランジスタ１２０、１２１の各々の
ソ−ス電極へ電源を供給する、あるいは、トランジスタ
１２０、１２１の各々のドレイン電極から出力を引き出
すための金属配線であり、１０８は、この金属配線を、
ソ−ス、あるいは、ドレイン電極に接続するためのコン
タクトホ−ルである。また、１１２、１１３はトランジ
スタ１２０、１２１のソ−ス、ドレイン電極を形成する
フィールド領域であり、１１２の領域には、Ｐ（リ
ン）、Ａｓ（ヒ素）等のイオン注入により、Ｎチャネル
トランジスタ１２０が形成され、更に、１１３の領域に
は、Ｂ（ボロン）等のイオン注入により、Ｐチャネルト
ランジスタ１２１が形成されている。また、図７（ｂ）
は、図７（ａ）に示した破線Ａ−Ｂの部分の断面構造を
示した図であり、図中１００はＰウェル領域、１０１は
Ｎウェル領域、１０２はフィールド酸化膜、１０３はゲ
ート酸化膜、１０６は層間絶縁膜である。
イアウト、及び、断面構造の一例を示す。説明を簡略化
するために、図中の各々の番号を下記のように設定す
る。図７（ａ）において、１０５はトランジスタ１２
０、１２１のゲート電極を形成する多結晶ポリシリコン
であり、１０７はトランジスタ１２０、１２１の各々の
ソ−ス電極へ電源を供給する、あるいは、トランジスタ
１２０、１２１の各々のドレイン電極から出力を引き出
すための金属配線であり、１０８は、この金属配線を、
ソ−ス、あるいは、ドレイン電極に接続するためのコン
タクトホ−ルである。また、１１２、１１３はトランジ
スタ１２０、１２１のソ−ス、ドレイン電極を形成する
フィールド領域であり、１１２の領域には、Ｐ（リ
ン）、Ａｓ（ヒ素）等のイオン注入により、Ｎチャネル
トランジスタ１２０が形成され、更に、１１３の領域に
は、Ｂ（ボロン）等のイオン注入により、Ｐチャネルト
ランジスタ１２１が形成されている。また、図７（ｂ）
は、図７（ａ）に示した破線Ａ−Ｂの部分の断面構造を
示した図であり、図中１００はＰウェル領域、１０１は
Ｎウェル領域、１０２はフィールド酸化膜、１０３はゲ
ート酸化膜、１０６は層間絶縁膜である。
【０００３】このようなＭＩＳ型トランジスタは、通
常、下記のような製造工程によって形成される。まず、
Ｐウェル領域１００、Ｎウェル領域１０１、フィールド
酸化膜１０２、ゲート酸化膜１０３までを形成し、その
後にトランジスタのゲート電極である多結晶ポリシリコ
ン配線１０５を形成する。この時、前記多結晶ポリシリ
コン配線１０５には、通常、低抵抗化のためにＰ（リ
ン）等が打ち込まれるのが普通である。この後、チャネ
ル領域１１２に、Ｐ（リン）、Ａｓ（ヒ素）等のイオン
注入を行い、Ｎチャネルトランジスタ１２０のソ−ス、
ドレイン電極を、また、チャネル領域１１３に、Ｂ（ボ
ロン）等のイオン注入を行い、Ｐチャネルトランジスタ
１２１のソ−ス、ドレイン電極をそれぞれ形成する。こ
の時、前記トランジスタのゲート電極１０５は、イオン
注入時のマスクの一部分の役割を果たしている。そして
更に、層間絶縁膜１０６、コンタクトホ−ル１０８を形
成した後、金属配線１０７によってＭＩＳ型トランジス
タ１２０、１２１のソ−ス電極とドレイン電極の配線が
行なわれる。
常、下記のような製造工程によって形成される。まず、
Ｐウェル領域１００、Ｎウェル領域１０１、フィールド
酸化膜１０２、ゲート酸化膜１０３までを形成し、その
後にトランジスタのゲート電極である多結晶ポリシリコ
ン配線１０５を形成する。この時、前記多結晶ポリシリ
コン配線１０５には、通常、低抵抗化のためにＰ（リ
ン）等が打ち込まれるのが普通である。この後、チャネ
ル領域１１２に、Ｐ（リン）、Ａｓ（ヒ素）等のイオン
注入を行い、Ｎチャネルトランジスタ１２０のソ−ス、
ドレイン電極を、また、チャネル領域１１３に、Ｂ（ボ
ロン）等のイオン注入を行い、Ｐチャネルトランジスタ
１２１のソ−ス、ドレイン電極をそれぞれ形成する。こ
の時、前記トランジスタのゲート電極１０５は、イオン
注入時のマスクの一部分の役割を果たしている。そして
更に、層間絶縁膜１０６、コンタクトホ−ル１０８を形
成した後、金属配線１０７によってＭＩＳ型トランジス
タ１２０、１２１のソ−ス電極とドレイン電極の配線が
行なわれる。
【０００４】
【発明が解決しようとする課題】近年の半導体技術の向
上は著しく、ＭＩＳ型トランジスタの構造においても、
その能力を向上させるために、ゲート酸化膜の薄膜化が
行なわれてきており、１９９０年に発表された４ＭＳＲ
ＡＭでは１３．５ｎｍの膜厚を用いた製品も発表されて
いる。（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ
ーＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２５，Ｎ
Ｏ．５）このようにゲート酸化膜が薄くなるにつれ、こ
のゲート酸化膜にかかる電界が次第に大きくなってく
る。従来例では、ＭＩＳ型トランジスタのゲート電極で
ある多結晶ポリシリコン１０５を形成した後、この電極
をどこにも接続しないまま、多結晶ポリシリコンを低抵
抗化するためのイオン注入、Ｎチャネルトランジスタ１
２０あるいはＰチャネルトランジスタ１２１のソ−ス、
ドレインを形成するイオン注入を行なっている。この
為、ゲート電極である多結晶ポリシリコン１０５内に
は、イオン注入時の電荷が蓄積されたままになってお
り、後工程で電荷の抜け出る経路が形成されるまで電荷
は蓄積されたままである。このため、これら蓄積された
電荷の量によっては、ゲート酸化膜が電荷による強電界
によって破壊されたり、あるいは、イオン注入時の時点
ですでに破壊される危険性がある。
上は著しく、ＭＩＳ型トランジスタの構造においても、
その能力を向上させるために、ゲート酸化膜の薄膜化が
行なわれてきており、１９９０年に発表された４ＭＳＲ
ＡＭでは１３．５ｎｍの膜厚を用いた製品も発表されて
いる。（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ
ーＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２５，Ｎ
Ｏ．５）このようにゲート酸化膜が薄くなるにつれ、こ
のゲート酸化膜にかかる電界が次第に大きくなってく
る。従来例では、ＭＩＳ型トランジスタのゲート電極で
ある多結晶ポリシリコン１０５を形成した後、この電極
をどこにも接続しないまま、多結晶ポリシリコンを低抵
抗化するためのイオン注入、Ｎチャネルトランジスタ１
２０あるいはＰチャネルトランジスタ１２１のソ−ス、
ドレインを形成するイオン注入を行なっている。この
為、ゲート電極である多結晶ポリシリコン１０５内に
は、イオン注入時の電荷が蓄積されたままになってお
り、後工程で電荷の抜け出る経路が形成されるまで電荷
は蓄積されたままである。このため、これら蓄積された
電荷の量によっては、ゲート酸化膜が電荷による強電界
によって破壊されたり、あるいは、イオン注入時の時点
ですでに破壊される危険性がある。
【０００５】そこで、本発明は、このような問題点を解
決するもので、その目的とするところは、超薄膜のゲー
ト酸化膜のＭＩＳ型トランジスタを安定に製造できる構
造を提供するところにある。
決するもので、その目的とするところは、超薄膜のゲー
ト酸化膜のＭＩＳ型トランジスタを安定に製造できる構
造を提供するところにある。
【０００６】
【課題を解決するための手段】上記目的は、少なくと
も、ゲートが第一導電型のゲート電極からなる第一導電
型チャネルの絶縁ゲート型電界効果トランジスタを含む
半導体装置、あるいは、少なくとも、ゲートが共通の第
一導電型のゲート電極からなる第一導電型チャネルの絶
縁ゲート型電界効果トランジスタと、逆導電型チャネル
の絶縁ゲート型電界効果トランジスタとを含む半導体装
置において、前記第一導電型のゲート電極を形成する工
程において、前記第一導電型のゲート電極が逆導電型の
半導体基板、あるいは逆導電型のウェル領域に直接接続
される領域を設けるか、前記第一導電型のゲート電極
が、第一導電型の拡散領域を介して、逆導電型の半導体
基板、あるいは逆導電型のウェル領域に接続される領域
を設けることにより達成される。
も、ゲートが第一導電型のゲート電極からなる第一導電
型チャネルの絶縁ゲート型電界効果トランジスタを含む
半導体装置、あるいは、少なくとも、ゲートが共通の第
一導電型のゲート電極からなる第一導電型チャネルの絶
縁ゲート型電界効果トランジスタと、逆導電型チャネル
の絶縁ゲート型電界効果トランジスタとを含む半導体装
置において、前記第一導電型のゲート電極を形成する工
程において、前記第一導電型のゲート電極が逆導電型の
半導体基板、あるいは逆導電型のウェル領域に直接接続
される領域を設けるか、前記第一導電型のゲート電極
が、第一導電型の拡散領域を介して、逆導電型の半導体
基板、あるいは逆導電型のウェル領域に接続される領域
を設けることにより達成される。
【０００７】
【作用】本発明の上記構成によれば、ＭＩＳ型トランジ
スタのゲート電極を形成する工程で、そのゲート電極
と、半導体基板あるいはウェル領域、の間にダイオ−ド
を形成することができる。
スタのゲート電極を形成する工程で、そのゲート電極
と、半導体基板あるいはウェル領域、の間にダイオ−ド
を形成することができる。
【０００８】
【実施例】図１に本発明のＭＩＳ型トランジスタのレイ
アウト、及び、断面構造の一実施例を示す。説明を簡略
化するために、図中の各々の番号を下記のように設定す
る。図１（ａ）において、１０５はトランジスタ１２
０、１２１のゲート電極を形成する多結晶ポリシリコン
であり、１０７はトランジスタ１２０、１２１の各々の
ソ−ス電極へ電源を供給する、あるいは、トランジスタ
１２０、１２１の各々のドレイン電極から出力を引き出
すための金属配線であり、１０８は、この金属配線を、
ソ−ス、あるいは、ドレイン電極に接続するためのコン
タクトホ−ルである。また、１１２、１１３はトランジ
スタ１２０、１２１のソ−ス、ドレイン電極を形成する
フィールド領域であり、１１２の領域には、Ｐ（リ
ン）、Ａｓ（ヒ素）等のイオン注入により、Ｎチャネル
トランジスタ１２０が形成され、更に、１１３の領域に
は、Ｂ（ボロン）等のイオン注入により、Ｐチャネルト
ランジスタ１２１が形成されている。また、図１（ｂ）
は、図１（ａ）に示した破線Ａ−Ｂの部分の断面構造を
示した図であり、図中１００はＰウェル領域、１０１は
Ｎウェル領域、１０２はフィールド酸化膜、１０３はゲ
ート酸化膜、１０６は層間絶縁膜である。さらに図１
（ａ）において、１１０は、前記ゲート電極を形成する
多結晶ポリシリコン１０５の直下に設けられたフィール
ド領域であり、１１１は前記多結晶ポリシリコン１０５
と前記Ｐウェル領域１００とを接続するためのコンタク
トホ−ルである。
アウト、及び、断面構造の一実施例を示す。説明を簡略
化するために、図中の各々の番号を下記のように設定す
る。図１（ａ）において、１０５はトランジスタ１２
０、１２１のゲート電極を形成する多結晶ポリシリコン
であり、１０７はトランジスタ１２０、１２１の各々の
ソ−ス電極へ電源を供給する、あるいは、トランジスタ
１２０、１２１の各々のドレイン電極から出力を引き出
すための金属配線であり、１０８は、この金属配線を、
ソ−ス、あるいは、ドレイン電極に接続するためのコン
タクトホ−ルである。また、１１２、１１３はトランジ
スタ１２０、１２１のソ−ス、ドレイン電極を形成する
フィールド領域であり、１１２の領域には、Ｐ（リ
ン）、Ａｓ（ヒ素）等のイオン注入により、Ｎチャネル
トランジスタ１２０が形成され、更に、１１３の領域に
は、Ｂ（ボロン）等のイオン注入により、Ｐチャネルト
ランジスタ１２１が形成されている。また、図１（ｂ）
は、図１（ａ）に示した破線Ａ−Ｂの部分の断面構造を
示した図であり、図中１００はＰウェル領域、１０１は
Ｎウェル領域、１０２はフィールド酸化膜、１０３はゲ
ート酸化膜、１０６は層間絶縁膜である。さらに図１
（ａ）において、１１０は、前記ゲート電極を形成する
多結晶ポリシリコン１０５の直下に設けられたフィール
ド領域であり、１１１は前記多結晶ポリシリコン１０５
と前記Ｐウェル領域１００とを接続するためのコンタク
トホ−ルである。
【０００９】次に、図２に図１とは別の本発明のＭＩＳ
型トランジスタのレイアウト、及び、断面構造の一実施
例を示す。説明を簡略化するために、図中の各々の番号
を下記のように設定する。図２（ａ）において、１０５
はトランジスタ１２０のゲート電極を形成する多結晶ポ
リシリコンであり、１０７はトランジスタ１２０のソ−
ス電極へ電源を供給する、あるいは、トランジスタ１２
０のゲート電極へ入力信号を伝達する、あるいは、トラ
ンジスタ１２０のドレイン電極から出力を引き出すため
の金属配線であり、１０８は、この金属配線を、ソ−
ス、あるいは、ドレイン電極に接続するためのコンタク
トホ−ルで、１０９は前記金属配線をゲート電極に接続
するためのコンタクトホ−ルである。また、１１２はト
ランジスタ１２０のソ−ス、ドレイン電極を形成するフ
ィールド領域であり、１１２の領域には、Ｐ（リン）、
Ａｓ（ヒ素）等のイオン注入により、Ｎチャネルトラン
ジスタ１２０が形成されている。また、図２（ｂ）は、
図２（ａ）に示した破線Ａ−Ｂの部分の断面構造を示し
た図であり、図中１００はＰウェル領域、１０２はフィ
ールド酸化膜、１０３はゲート酸化膜、１０６は層間絶
縁膜である。さらに図２（ａ）において、１１０は、前
記ゲート電極を形成する多結晶ポリシリコン１０５の直
下に設けられたフィールド領域であり、１１１は前記多
結晶ポリシリコン１０５と前記Ｐウェル領域１００とを
接続するためのコンタクトホ−ルである。
型トランジスタのレイアウト、及び、断面構造の一実施
例を示す。説明を簡略化するために、図中の各々の番号
を下記のように設定する。図２（ａ）において、１０５
はトランジスタ１２０のゲート電極を形成する多結晶ポ
リシリコンであり、１０７はトランジスタ１２０のソ−
ス電極へ電源を供給する、あるいは、トランジスタ１２
０のゲート電極へ入力信号を伝達する、あるいは、トラ
ンジスタ１２０のドレイン電極から出力を引き出すため
の金属配線であり、１０８は、この金属配線を、ソ−
ス、あるいは、ドレイン電極に接続するためのコンタク
トホ−ルで、１０９は前記金属配線をゲート電極に接続
するためのコンタクトホ−ルである。また、１１２はト
ランジスタ１２０のソ−ス、ドレイン電極を形成するフ
ィールド領域であり、１１２の領域には、Ｐ（リン）、
Ａｓ（ヒ素）等のイオン注入により、Ｎチャネルトラン
ジスタ１２０が形成されている。また、図２（ｂ）は、
図２（ａ）に示した破線Ａ−Ｂの部分の断面構造を示し
た図であり、図中１００はＰウェル領域、１０２はフィ
ールド酸化膜、１０３はゲート酸化膜、１０６は層間絶
縁膜である。さらに図２（ａ）において、１１０は、前
記ゲート電極を形成する多結晶ポリシリコン１０５の直
下に設けられたフィールド領域であり、１１１は前記多
結晶ポリシリコン１０５と前記Ｐウェル領域１００とを
接続するためのコンタクトホ−ルである。
【００１０】これらの本構成のＭＩＳ型トランジスタの
製造工程を下記に示す。まず、Ｐウェル領域１００、Ｎ
ウェル領域１０１、フィールド酸化膜１０２、ゲート酸
化膜１０３までを形成し、その後、コンタクトホール１
１１を開孔してからトランジスタのゲート電極である多
結晶ポリシリコン配線１０５を形成する。この時点で、
前記ゲート電極である多結晶ポリシリコン配線１０５
は、フィールド領域１１０の領域でＰウェル領域１００
と直接接続される。この時、前記多結晶ポリシリコン配
線１０５には、通常、低抵抗化のためにＰ（リン）等が
打ち込まれる。この後、チャネル領域１１２に、Ｐ（リ
ン）、Ａｓ（ヒ素）等のイオン注入を行い、Ｎチャネル
トランジスタ１２０のソ−ス、ドレイン電極を、また、
チャネル領域１１３に、Ｂ（ボロン）等のイオン注入を
行い、Ｐチャネルトランジスタ１２１のソ−ス、ドレイ
ン電極をそれぞれ形成する。この時、前記トランジスタ
のゲート電極１０５は、イオン注入時のマスクの一部分
の役割を果たしている。そして更に、層間絶縁膜１０
６、コンタクトホ−ル１０８、１０９を形成した後、金
属配線１０７によってＭＩＳ型トランジスタ１２０、１
２１のソ−ス電極とドレイン電極の配線が行なわれる。
製造工程を下記に示す。まず、Ｐウェル領域１００、Ｎ
ウェル領域１０１、フィールド酸化膜１０２、ゲート酸
化膜１０３までを形成し、その後、コンタクトホール１
１１を開孔してからトランジスタのゲート電極である多
結晶ポリシリコン配線１０５を形成する。この時点で、
前記ゲート電極である多結晶ポリシリコン配線１０５
は、フィールド領域１１０の領域でＰウェル領域１００
と直接接続される。この時、前記多結晶ポリシリコン配
線１０５には、通常、低抵抗化のためにＰ（リン）等が
打ち込まれる。この後、チャネル領域１１２に、Ｐ（リ
ン）、Ａｓ（ヒ素）等のイオン注入を行い、Ｎチャネル
トランジスタ１２０のソ−ス、ドレイン電極を、また、
チャネル領域１１３に、Ｂ（ボロン）等のイオン注入を
行い、Ｐチャネルトランジスタ１２１のソ−ス、ドレイ
ン電極をそれぞれ形成する。この時、前記トランジスタ
のゲート電極１０５は、イオン注入時のマスクの一部分
の役割を果たしている。そして更に、層間絶縁膜１０
６、コンタクトホ−ル１０８、１０９を形成した後、金
属配線１０７によってＭＩＳ型トランジスタ１２０、１
２１のソ−ス電極とドレイン電極の配線が行なわれる。
【００１１】このような構成にすることにより、ゲート
電極である多結晶ポリシリコン配線１０５は、その形成
時にすでにフィールド領域１１０の領域でＰウェル領域
１００と直接接続されることになる。また、前にも述べ
たように、前記多結晶ポリシリコン配線１０５には、通
常、低抵抗化のためにＰ（リン）等が打ち込まれるた
め、これら多結晶ポリシリコン配線１０５とＰウェル領
域１００との接点では、図１（ｂ）あるいは図２（ｂ）
中で示すように、ダイオードＤ１が形成される。図６
は、このダイオードＤ１の概略の特性を示すものであ
り、図中のＶＢはブレークダウン電圧を示している。し
たがって、多結晶ポリシリコンを低抵抗化するためのイ
オン注入、Ｎチャネルトランジスタ１２０あるいはＰチ
ャネルトランジスタ１２１のソ−ス、ドレインを形成す
るためのイオン注入といった、イオン注入時に多結晶ポ
リシリコン配線１０５内に入り込んだ電荷は、ゲート酸
化膜にＶＢ以上の電圧がかかりだした時点で、このダイ
オ−ドを介してＰウェル領域１００に逃げていく。した
がって、ゲート酸化膜間にはＶＢ以上の電圧がかかるこ
とはなく、電荷による強電界によってゲート酸化膜１０
３が破壊されることはない。このＶＢの値は前記多結晶
ポリシリコン配線１０５に打ち込まれるＰ（リン）等の
濃度と、Ｐウェル領域１００のＢ（ボロン）等の濃度に
よって決定されるものであり、この値を制御することに
より超薄膜のゲート酸化膜のＭＩＳ型トランジスタの製
造を容易に行なうことができる。
電極である多結晶ポリシリコン配線１０５は、その形成
時にすでにフィールド領域１１０の領域でＰウェル領域
１００と直接接続されることになる。また、前にも述べ
たように、前記多結晶ポリシリコン配線１０５には、通
常、低抵抗化のためにＰ（リン）等が打ち込まれるた
め、これら多結晶ポリシリコン配線１０５とＰウェル領
域１００との接点では、図１（ｂ）あるいは図２（ｂ）
中で示すように、ダイオードＤ１が形成される。図６
は、このダイオードＤ１の概略の特性を示すものであ
り、図中のＶＢはブレークダウン電圧を示している。し
たがって、多結晶ポリシリコンを低抵抗化するためのイ
オン注入、Ｎチャネルトランジスタ１２０あるいはＰチ
ャネルトランジスタ１２１のソ−ス、ドレインを形成す
るためのイオン注入といった、イオン注入時に多結晶ポ
リシリコン配線１０５内に入り込んだ電荷は、ゲート酸
化膜にＶＢ以上の電圧がかかりだした時点で、このダイ
オ−ドを介してＰウェル領域１００に逃げていく。した
がって、ゲート酸化膜間にはＶＢ以上の電圧がかかるこ
とはなく、電荷による強電界によってゲート酸化膜１０
３が破壊されることはない。このＶＢの値は前記多結晶
ポリシリコン配線１０５に打ち込まれるＰ（リン）等の
濃度と、Ｐウェル領域１００のＢ（ボロン）等の濃度に
よって決定されるものであり、この値を制御することに
より超薄膜のゲート酸化膜のＭＩＳ型トランジスタの製
造を容易に行なうことができる。
【００１２】図３、図４に図１、図２とは別の本発明の
ＭＩＳ型トランジスタのレイアウト、及び、断面構造の
一実施例を示す。図３、図４では、図１、図２の多結晶
ポリシリコン１０５の直下に、多結晶ポリシリコンから
の熱拡散によって、Ｎ型拡散領域１０４を形成してい
る。したがって、前記ダイオ−ドＤ１は、Ｎ型拡散領域
１０４とＰウェル領域１００との接点に形成されてい
る。この場合も前記実施例と同じ効果が得られ、多結晶
ポリシリコンを低抵抗化するためのイオン注入、Ｎチャ
ネルトランジスタ１２０あるいはＰチャネルトランジス
タ１２１のソ−ス、ドレインを形成するためのイオン注
入といった、イオン注入時に多結晶ポリシリコン配線１
０５内に入り込んだ電荷は、このダイオ−ドを介してＰ
ウェル領域１００に逃げていくので、ゲート酸化膜１０
３が電荷による強電界によって破壊されることはない。
さらに、このＶＢの値は前述の実施例と同様、前記多結
晶ポリシリコン配線１０５に打ち込まれるＰ（リン）等
の濃度と、Ｐウェル領域１００のＢ（ボロン）等の濃度
によって決定されるものであり、この値を制御すること
により超薄膜のゲート酸化膜のＭＩＳ型トランジスタの
製造を容易に行なうことができる。
ＭＩＳ型トランジスタのレイアウト、及び、断面構造の
一実施例を示す。図３、図４では、図１、図２の多結晶
ポリシリコン１０５の直下に、多結晶ポリシリコンから
の熱拡散によって、Ｎ型拡散領域１０４を形成してい
る。したがって、前記ダイオ−ドＤ１は、Ｎ型拡散領域
１０４とＰウェル領域１００との接点に形成されてい
る。この場合も前記実施例と同じ効果が得られ、多結晶
ポリシリコンを低抵抗化するためのイオン注入、Ｎチャ
ネルトランジスタ１２０あるいはＰチャネルトランジス
タ１２１のソ−ス、ドレインを形成するためのイオン注
入といった、イオン注入時に多結晶ポリシリコン配線１
０５内に入り込んだ電荷は、このダイオ−ドを介してＰ
ウェル領域１００に逃げていくので、ゲート酸化膜１０
３が電荷による強電界によって破壊されることはない。
さらに、このＶＢの値は前述の実施例と同様、前記多結
晶ポリシリコン配線１０５に打ち込まれるＰ（リン）等
の濃度と、Ｐウェル領域１００のＢ（ボロン）等の濃度
によって決定されるものであり、この値を制御すること
により超薄膜のゲート酸化膜のＭＩＳ型トランジスタの
製造を容易に行なうことができる。
【００１３】図５に本発明の構造を応用した別の実施例
を示す。図中１００はＰウェル領域、１０２はフィール
ド酸化膜、１０３はゲート酸化膜、２００は第１の層間
膜で、２００は第２の層間膜である。また、１０５は本
発明によるゲート電極ポリシリコン配線で、２１０は後
工程で形成される２層目のポリシリコン配線であり、２
１０はさらに後工程で形成される３層目のポリシリコン
配線である。最近の新しい技術の１つとして、薄膜トラ
ンジスタをシリコン基盤よりも上層の領域で作る技術が
開示され、それを応用したＳＲＡＭのメモリセル構造が
発表されている。（１９９０ ＳＹＭＰＯＳＩＵＭ Ｏ
Ｎ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹＮＯ．４ー２ Ｐ
ＡＧＥ ２１ー２２）この発表の構造では、図５中の２
層目のポリシリコン配線２１０がチャネルを形成してお
り、１層目のバルクトランジスタのゲート電極１０５
と、３層目のポリシリコン配線２１１が、薄膜トランジ
スタのゲート電極を構成しており、第１の層間膜２００
と第２の層間膜２０１が薄膜トランジスタのゲート酸化
膜を形成している。このような構造では、いままでバル
クトランジスタのゲート酸化膜である１０３について述
べてきた問題点が、２００、２０１の薄膜トランジスタ
のゲート酸化膜についてもあてはまる。しかし、この場
合にも本発明の構造を用いることによって、これらは解
決されるのは明かである。図５では、２層目のポリシリ
コン配線を形成する際に、１層目のゲート電極に接続す
るような構成にしており、さらに、３層目のポリシリコ
ン配線を形成する際に、２層目ポリシリコン配線を介し
て１層目のゲート電極に接続するような構成にしてい
る。このような構造にすることにより、後工程でポリシ
リコン配線２１０、２１１内にはいりこむ電荷は、ダイ
オ−ドＤ１により、Ｐウェル領域１００に逃げていく。
また、図５では、２層目のポリシリコンを１層目のゲー
ト電極に接続するような構成にしているが、これは、２
層目のポリシリコン内にＰ（リン）等が打ち込まれてお
れば、直接Ｐウェル領域１００に接続しても同じ効果が
得られるのは言うまでもない。また、逆にＢ（ボロン）
等が打ち込まれておれば、直接Ｎウェル領域（図示はし
ていない）に接続すれば同様な効果が得られる。このと
き、各々を接続するコンタクトの位置は、図５のように
限定されるものではなく、各々が異なった位置に配置さ
れいても問題はない。また、３層目のポリシリコンを直
接１層目のゲート電極に接続しても同じ効果を得られる
のは明かである。
を示す。図中１００はＰウェル領域、１０２はフィール
ド酸化膜、１０３はゲート酸化膜、２００は第１の層間
膜で、２００は第２の層間膜である。また、１０５は本
発明によるゲート電極ポリシリコン配線で、２１０は後
工程で形成される２層目のポリシリコン配線であり、２
１０はさらに後工程で形成される３層目のポリシリコン
配線である。最近の新しい技術の１つとして、薄膜トラ
ンジスタをシリコン基盤よりも上層の領域で作る技術が
開示され、それを応用したＳＲＡＭのメモリセル構造が
発表されている。（１９９０ ＳＹＭＰＯＳＩＵＭ Ｏ
Ｎ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹＮＯ．４ー２ Ｐ
ＡＧＥ ２１ー２２）この発表の構造では、図５中の２
層目のポリシリコン配線２１０がチャネルを形成してお
り、１層目のバルクトランジスタのゲート電極１０５
と、３層目のポリシリコン配線２１１が、薄膜トランジ
スタのゲート電極を構成しており、第１の層間膜２００
と第２の層間膜２０１が薄膜トランジスタのゲート酸化
膜を形成している。このような構造では、いままでバル
クトランジスタのゲート酸化膜である１０３について述
べてきた問題点が、２００、２０１の薄膜トランジスタ
のゲート酸化膜についてもあてはまる。しかし、この場
合にも本発明の構造を用いることによって、これらは解
決されるのは明かである。図５では、２層目のポリシリ
コン配線を形成する際に、１層目のゲート電極に接続す
るような構成にしており、さらに、３層目のポリシリコ
ン配線を形成する際に、２層目ポリシリコン配線を介し
て１層目のゲート電極に接続するような構成にしてい
る。このような構造にすることにより、後工程でポリシ
リコン配線２１０、２１１内にはいりこむ電荷は、ダイ
オ−ドＤ１により、Ｐウェル領域１００に逃げていく。
また、図５では、２層目のポリシリコンを１層目のゲー
ト電極に接続するような構成にしているが、これは、２
層目のポリシリコン内にＰ（リン）等が打ち込まれてお
れば、直接Ｐウェル領域１００に接続しても同じ効果が
得られるのは言うまでもない。また、逆にＢ（ボロン）
等が打ち込まれておれば、直接Ｎウェル領域（図示はし
ていない）に接続すれば同様な効果が得られる。このと
き、各々を接続するコンタクトの位置は、図５のように
限定されるものではなく、各々が異なった位置に配置さ
れいても問題はない。また、３層目のポリシリコンを直
接１層目のゲート電極に接続しても同じ効果を得られる
のは明かである。
【００１４】また、今までの実施例については、その極
性を反対にしても同様な効果が得られる。たとえば、図
２において、Ｐウェル領域１００をＮウェル領域に換
え、ゲート電極１０５にＢ（ボロン）等を打ち込めば、
やはり、フィールド領域１１０の部分にはダイオ−ドが
形成され、本発明の構造となる。また、図１において
も、ゲート電極１０５にＢ（ボロン）等を打ち込み、フ
ィールド領域１１０をＮウェル領域１０１に形成すれ
ば、やはり、本発明の構造となる。また、それぞれの場
合で、ポリシリコンからの熱拡散を行なえば、その構造
は、図３、図４と同じ本発明の構造となる。また、今ま
での説明ではゲート電極や配線層の構造をポリシリコン
構造で行なってきたが、これらは、これに限定されるも
のではなく、高融点金属を利用した、シリサイド構造
や、ポリサイド構造であっても同様の効果が得られるこ
とは言うまでもない。また、１層目の電極材に関して
は、特にトランジスタのゲート電極を形成している必要
はなく、単に、フィールド領域１１０の上だけに形成し
ておき、その上に第１、第２の配線層を接続することも
可能である。このことにより、直接第１、第２の配線層
を半導体基盤あるいはウェル領域に接続する場合より
も、接続部における段差を緩やかにでき高信頼性の半導
体装置を提供することも可能である。また、拡散領域１
０４については、いままで、配線層からの熱拡散で形成
するように述べてきたが、これはあらかじめイオン注入
などで形成しておいても同様の効果が得られるのも明か
である。
性を反対にしても同様な効果が得られる。たとえば、図
２において、Ｐウェル領域１００をＮウェル領域に換
え、ゲート電極１０５にＢ（ボロン）等を打ち込めば、
やはり、フィールド領域１１０の部分にはダイオ−ドが
形成され、本発明の構造となる。また、図１において
も、ゲート電極１０５にＢ（ボロン）等を打ち込み、フ
ィールド領域１１０をＮウェル領域１０１に形成すれ
ば、やはり、本発明の構造となる。また、それぞれの場
合で、ポリシリコンからの熱拡散を行なえば、その構造
は、図３、図４と同じ本発明の構造となる。また、今ま
での説明ではゲート電極や配線層の構造をポリシリコン
構造で行なってきたが、これらは、これに限定されるも
のではなく、高融点金属を利用した、シリサイド構造
や、ポリサイド構造であっても同様の効果が得られるこ
とは言うまでもない。また、１層目の電極材に関して
は、特にトランジスタのゲート電極を形成している必要
はなく、単に、フィールド領域１１０の上だけに形成し
ておき、その上に第１、第２の配線層を接続することも
可能である。このことにより、直接第１、第２の配線層
を半導体基盤あるいはウェル領域に接続する場合より
も、接続部における段差を緩やかにでき高信頼性の半導
体装置を提供することも可能である。また、拡散領域１
０４については、いままで、配線層からの熱拡散で形成
するように述べてきたが、これはあらかじめイオン注入
などで形成しておいても同様の効果が得られるのも明か
である。
【００１５】
【発明の効果】以上述べてきたように、本発明の本構成
にすることによって、半導体装置内の超薄膜をはさんだ
位置に構成される配線層に対して、その配線層を形成す
る段階でダイオ−ドを形成するので、配線層に蓄積され
る電荷の抜け出る経路を形成することができる。したが
って、種々の工程で発生する電荷のために前記半導体装
置内の超薄膜が破壊されることもなく、安定に半導体装
置を製造することができる。また、これらによってでき
たダイオ−ドは、半導体装置が最終工程までいった後
は、トランジスタや、配線層の静電保護の役目を果たし
たり、ノイズ電流を吸収する働きを行なうので、高信頼
性の半導体装置を提供することもできる。
にすることによって、半導体装置内の超薄膜をはさんだ
位置に構成される配線層に対して、その配線層を形成す
る段階でダイオ−ドを形成するので、配線層に蓄積され
る電荷の抜け出る経路を形成することができる。したが
って、種々の工程で発生する電荷のために前記半導体装
置内の超薄膜が破壊されることもなく、安定に半導体装
置を製造することができる。また、これらによってでき
たダイオ−ドは、半導体装置が最終工程までいった後
は、トランジスタや、配線層の静電保護の役目を果たし
たり、ノイズ電流を吸収する働きを行なうので、高信頼
性の半導体装置を提供することもできる。
【図１】本発明の一実施例のレイアウトとその一部の断
面構造を示す図。
面構造を示す図。
【図２】本発明の別の実施例のレイアウトとその一部の
断面構造を示す図。
断面構造を示す図。
【図３】本発明の別の実施例のレイアウトとその一部の
断面構造を示す図。
断面構造を示す図。
【図４】本発明の別の実施例のレイアウトとその一部の
断面構造を示す図。
断面構造を示す図。
【図５】本発明の別の実施例のレイアウトとその一部の
断面構造を示す図。
断面構造を示す図。
【図６】ダイオードＤ１の特性を示す図。
【図７】従来例のレイアウトとその一部の断面構造を示
す図。
す図。
１００・・・Ｐウェル領域あるいはＮウェル領域 １０１・・・Ｎウェル領域あるいはＰウェル領域 １０２・・・フィールド酸化膜 １０３・・・ゲート酸化膜 １０４・・・Ｎ型拡散領域あるいはＰ型拡散領域 １０５・・・ゲート電極 １０６・・・層間絶縁膜 １０７・・・金属配線層 １０８，１０９，１１１・・・コンタクトホ−ル １１０・・・ダイオ−ドフィールド領域 １１２，１１３・・・トランジスタフィールド領域 １２０，１２１・・・Ｎチャネルトランジスタ領域ある
いはＰチャネルトランジスタ領域 ２００，２０１・・・層間膜 ２１０，２１１・・・２層３層目の配線層 Ｄ１・・・ダイオ−ド
いはＰチャネルトランジスタ領域 ２００，２０１・・・層間膜 ２１０，２１１・・・２層３層目の配線層 Ｄ１・・・ダイオ−ド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 9170−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ｂ
Claims (8)
- 【請求項１】少なくとも、ゲートが第一導電型のゲート
電極からなる第一導電型チャネルの絶縁ゲート型電界効
果トランジスタを含む半導体装置において、前記第一導
電型のゲート電極を形成する工程において、前記第一導
電型のゲート電極が逆導電型の半導体基板、あるいは逆
導電型のウェル領域に直接接続される領域を設けたこと
を特徴とする半導体装置。 - 【請求項２】少なくとも、ゲートが共通の第一導電型の
ゲート電極からなる第一導電型チャネルの絶縁ゲート型
電界効果トランジスタと、逆導電型チャネルの絶縁ゲー
ト型電界効果トランジスタとを含む半導体装置におい
て、前記第一導電型のゲート電極を形成する工程におい
て、前記第一導電型のゲート電極が逆導電型の半導体基
板、あるいは逆導電型のウェル領域に直接接続される領
域を設けたことを特徴とする半導体装置。 - 【請求項３】請求項１または請求項２記載の半導体装置
において、前記第一導電型のゲート電極を形成する工程
において、前記第一導電型のゲート電極が、第一導電型
の拡散領域を介して、逆導電型の半導体基板、あるいは
逆導電型のウェル領域に接続されることを特徴とする半
導体装置。 - 【請求項４】半導体基盤上に形成される絶縁ゲート型電
界効果トランジスタのゲート電極の形成よりも、後工程
で行なわれる第一導電型配線の形成工程において、前記
第一導電型配線が逆導電型の半導体基板、あるいは逆導
電型のウェル領域に直接接続される領域を設けたことを
特徴とする半導体装置。 - 【請求項５】半導体基盤上に形成される絶縁ゲート型電
界効果トランジスタのゲート電極の形成よりも、後工程
で行なわれる第一導電型配線の形成工程において、前記
第一導電型配線が第一導電型の拡散領域を介して、逆導
電型の半導体基板、あるいは逆導電型のウェル領域に接
続されることを特徴とする半導体装置。 - 【請求項６】半導体基盤上に形成される絶縁ゲート型電
界効果トランジスタのゲート電極の形成よりも、後工程
で行なわれる第一導電型配線の形成工程において、前記
第一導電型配線が請求項１から請求項３記載の第一導電
型ゲート電極に接続されることを特徴とする半導体装
置。 - 【請求項７】請求項３から請求項６記載の第一導電型配
線の形成よりも、後工程で行なわれる第２の第一導電型
配線の形成工程において、前記第２の第一導電型配線が
請求項３から請求項６記載の第一導電型配線に接続され
ることを特徴とする半導体装置。 - 【請求項８】請求項１から請求項３、および、請求項６
記載の第一導電型ゲート電極層が、絶縁ゲート型電界効
果トランジスタのゲート電極を形成していない部分を有
していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552392A JPH05291568A (ja) | 1992-04-15 | 1992-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552392A JPH05291568A (ja) | 1992-04-15 | 1992-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291568A true JPH05291568A (ja) | 1993-11-05 |
Family
ID=14139926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9552392A Pending JPH05291568A (ja) | 1992-04-15 | 1992-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001526003A (ja) * | 1998-02-25 | 2001-12-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｍｏｓトランジスタを有する半導体装置 |
| US6410964B1 (en) | 1998-03-31 | 2002-06-25 | Nec Corporation | Semiconductor device capable of preventing gate oxide film from damage by plasma process and method of manufacturing the same |
-
1992
- 1992-04-15 JP JP9552392A patent/JPH05291568A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001526003A (ja) * | 1998-02-25 | 2001-12-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｍｏｓトランジスタを有する半導体装置 |
| US6410964B1 (en) | 1998-03-31 | 2002-06-25 | Nec Corporation | Semiconductor device capable of preventing gate oxide film from damage by plasma process and method of manufacturing the same |
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