JPH053173A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH053173A JPH053173A JP3186746A JP18674691A JPH053173A JP H053173 A JPH053173 A JP H053173A JP 3186746 A JP3186746 A JP 3186746A JP 18674691 A JP18674691 A JP 18674691A JP H053173 A JPH053173 A JP H053173A
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Abstract
(57)【要約】
【目的】ＭＯＳＦＥＴを構成要素として含む半導体集積
回路装置において、高速化を計り，かつＥＳＤ耐性を向
上させる。 【構成】バッファー回路領域１２１には第１のＮチャネ
ルＭＯＳＦＥＴを含み外部装置と直接接続するバッファ
ー回路が形成され、内部回路領域１２２には第２のＮチ
ャネルＭＯＳＦＥＴを含む内部回路が形成される。第
１，第２のＭＯＳＦＥＴのゲート電極１０６ａ，１０６
ｂはそれぞれチタンシリサイド膜１０５ａ，１０５ｂを
含むポリサイド構造により低抵抗化され、第２のＭＯＳ
ＦＥＴのソース・ドレイン領域はチタンシリサイド膜１
１２ｂを含むサリサイド構造により低抵抗化される。第
１のＭＯＳＦＥＴのソース・ドレイン領域には、ゲート
電極１０６ａとチタンシリサイド膜１１２ａとの間にＮ
+ ソース・ドレイン拡散層１１３ａのみから形成された
低抵抗化されていない領域が設けられている。
回路装置において、高速化を計り，かつＥＳＤ耐性を向
上させる。 【構成】バッファー回路領域１２１には第１のＮチャネ
ルＭＯＳＦＥＴを含み外部装置と直接接続するバッファ
ー回路が形成され、内部回路領域１２２には第２のＮチ
ャネルＭＯＳＦＥＴを含む内部回路が形成される。第
１，第２のＭＯＳＦＥＴのゲート電極１０６ａ，１０６
ｂはそれぞれチタンシリサイド膜１０５ａ，１０５ｂを
含むポリサイド構造により低抵抗化され、第２のＭＯＳ
ＦＥＴのソース・ドレイン領域はチタンシリサイド膜１
１２ｂを含むサリサイド構造により低抵抗化される。第
１のＭＯＳＦＥＴのソース・ドレイン領域には、ゲート
電極１０６ａとチタンシリサイド膜１１２ａとの間にＮ
+ ソース・ドレイン拡散層１１３ａのみから形成された
低抵抗化されていない領域が設けられている。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴを含む半導
体集積回路装置およびその製造方法に関し、特にソース
・ドレイン拡散層の表面に金属シリサイド膜を有するＭ
ＯＳＦＥＴを含む半導体集積回路装置およびその製造方
法に関する。
体集積回路装置およびその製造方法に関し、特にソース
・ドレイン拡散層の表面に金属シリサイド膜を有するＭ
ＯＳＦＥＴを含む半導体集積回路装置およびその製造方
法に関する。
【０００２】
【従来の技術】半導体集積回路装置は、高密度化，高速
化のため、素子寸法の縮小化が急速に進んでいる。特に
半導体集積回路装置がＭＯＳＦＥＴを含む場合、ＭＯＳ
ＦＥＴの短チャネル効果の抑制が重要である。これに
は、ソース・ドレイン拡散層の浅接合化が必要である。
しかしながら、ソース・ドレイン拡散層を浅接合化する
と、層抵抗が増大する。ＭＯＳＦＥＴを含む半導体集積
回路装置では、ソース・ドレイン拡散層，およびゲート
電極は、配線の一部に用いられるので、拡散層の層抵抗
の増大，およびゲート電極の縮小化は、配線抵抗の急
増，回路の動作速度の著しい低下を招来する。
化のため、素子寸法の縮小化が急速に進んでいる。特に
半導体集積回路装置がＭＯＳＦＥＴを含む場合、ＭＯＳ
ＦＥＴの短チャネル効果の抑制が重要である。これに
は、ソース・ドレイン拡散層の浅接合化が必要である。
しかしながら、ソース・ドレイン拡散層を浅接合化する
と、層抵抗が増大する。ＭＯＳＦＥＴを含む半導体集積
回路装置では、ソース・ドレイン拡散層，およびゲート
電極は、配線の一部に用いられるので、拡散層の層抵抗
の増大，およびゲート電極の縮小化は、配線抵抗の急
増，回路の動作速度の著しい低下を招来する。
【０００３】ゲート電極の縮小化に伴なう層抵抗の増大
の問題は、ゲート電極の構成材料の選択により対処され
いる。近年、多結晶シリコン膜のみによるゲート電極
（所謂、シリコンゲート電極）から、多結晶シリコン膜
上に金属シリサイド膜を積層した構造（所謂、ポリサイ
ド構造）のゲート電極，あるいは金属シリサイド膜のみ
によるゲート電極が採用されている。さらには、高融点
金属膜によるゲート電極の採用へと変遷しつつある。
の問題は、ゲート電極の構成材料の選択により対処され
いる。近年、多結晶シリコン膜のみによるゲート電極
（所謂、シリコンゲート電極）から、多結晶シリコン膜
上に金属シリサイド膜を積層した構造（所謂、ポリサイ
ド構造）のゲート電極，あるいは金属シリサイド膜のみ
によるゲート電極が採用されている。さらには、高融点
金属膜によるゲート電極の採用へと変遷しつつある。
【０００４】拡散層の層抵抗の増大を解決する方法が、
シー・ケイ・ラウ等により１９８２年アイ・イー・ディ
ー・エム，テクニカル・ダイジェスト，７１４−７１７
ページ（Ｃ．Ｋ．Ｌａｕ ｅｔ ａｌ，ＩＥＤＭ Ｔｅ
ｃｈ．Ｄｉｇ．，１９８２，ｐｐ７１４−７１７）に提
案された。この方法では、シリコン基板表面に形成され
た拡散層の表面に金属膜が堆積され、熱処理が施されて
拡散層のシリコンと金属膜との間のシリサイド化反応が
生じ、その後選択的に未反応のまま残された金属膜が除
去される。これにより、金属シリサイド膜が拡散層に対
して自己整合的に形成される。この方法により得られた
構造は、サリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉ
ｌｉｃｉｄｅの略）と呼ばれる。層抵抗が数十〜百数十
Ω／□であった拡散層は、この構造を採用することによ
り、層抵抗が数Ω／□の拡散層になる。
シー・ケイ・ラウ等により１９８２年アイ・イー・ディ
ー・エム，テクニカル・ダイジェスト，７１４−７１７
ページ（Ｃ．Ｋ．Ｌａｕ ｅｔ ａｌ，ＩＥＤＭ Ｔｅ
ｃｈ．Ｄｉｇ．，１９８２，ｐｐ７１４−７１７）に提
案された。この方法では、シリコン基板表面に形成され
た拡散層の表面に金属膜が堆積され、熱処理が施されて
拡散層のシリコンと金属膜との間のシリサイド化反応が
生じ、その後選択的に未反応のまま残された金属膜が除
去される。これにより、金属シリサイド膜が拡散層に対
して自己整合的に形成される。この方法により得られた
構造は、サリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉ
ｌｉｃｉｄｅの略）と呼ばれる。層抵抗が数十〜百数十
Ω／□であった拡散層は、この構造を採用することによ
り、層抵抗が数Ω／□の拡散層になる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たサリサイド構造のＭＯＳＦＥＴは、１９８６年，ケイ
・エル・チェン等によりアイ・イー・ディー・エム，テ
クニカル・ダイジェスト，４８４−４８７ページ（Ｋ．
Ｌ．Ｃｈｅｎ ｅｔ ａｌ，ＩＥＤＭ Ｔｅｃｈ．Ｄｉ
ｇ．，１９８６，ｐｐ４８４−４８７）に報告されたよ
うに、サリサイド構造を採用しないＭＯＳＦＥＴに比較
して、ＥＳＤ耐性が著しく劣化する。本願発明者がこれ
を追試したところ、サリサイド構造のＭＯＳＦＥＴのＥ
ＳＤ（Ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ Ｄｉｓｃｈａｇ
ｅの略）耐性は、サリサイド構造を採用しないＭＯＳＦ
ＥＴのそれの１／３程度であった。
たサリサイド構造のＭＯＳＦＥＴは、１９８６年，ケイ
・エル・チェン等によりアイ・イー・ディー・エム，テ
クニカル・ダイジェスト，４８４−４８７ページ（Ｋ．
Ｌ．Ｃｈｅｎ ｅｔ ａｌ，ＩＥＤＭ Ｔｅｃｈ．Ｄｉ
ｇ．，１９８６，ｐｐ４８４−４８７）に報告されたよ
うに、サリサイド構造を採用しないＭＯＳＦＥＴに比較
して、ＥＳＤ耐性が著しく劣化する。本願発明者がこれ
を追試したところ、サリサイド構造のＭＯＳＦＥＴのＥ
ＳＤ（Ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ Ｄｉｓｃｈａｇ
ｅの略）耐性は、サリサイド構造を採用しないＭＯＳＦ
ＥＴのそれの１／３程度であった。
【０００６】この原因は以下のように考えられている。
サリサイド構造のＭＯＳＦＥＴの拡散層では層抵抗の低
下により拡散層自体の抵抗値が低減する。静電気による
放電電流がＭＯＳＦＥＴの拡散層（特にドレイン拡散
層）に流れる場合、この電流はゲート電極の端部に集中
しやすくなる。このため、ゲート電極端部近傍のゲート
絶縁膜に局所的な熱破壊が生じやすくなる。
サリサイド構造のＭＯＳＦＥＴの拡散層では層抵抗の低
下により拡散層自体の抵抗値が低減する。静電気による
放電電流がＭＯＳＦＥＴの拡散層（特にドレイン拡散
層）に流れる場合、この電流はゲート電極の端部に集中
しやすくなる。このため、ゲート電極端部近傍のゲート
絶縁膜に局所的な熱破壊が生じやすくなる。
【０００７】半導体集積回路の中でＭＯＳＦＥＴを構成
素子として形成される諸回路のうち外部装置との接続を
要しない内部回路では、上記熱破壊の問題は外部装置の
直接接続する回路での保護装置により対処できるので、
上述したサリサイド構造のＭＯＳＦＥＴを採用できる。
しかしながら、半導体集積回路における外部装置に直接
接続するバッファー回路（これには入力バッファー回
路，出力バッファー回路，Ｉ／Ｏバッファー回路の３種
類がある）には、上述のサリサイド構造のＭＯＳＦＥＴ
は、そのままの形で採用することは上記の現象のために
出来ない。特に、出力バッファー回路は、ＭＯＳＦＥＴ
のドレイン拡散層が出力端子に直接に接続されており、
出力側の耐圧特性はＭＯＳＦＥＴのＥＤＳ耐性そのもの
に依存することになるので、種々の保護装置を設けるこ
とが可能な入力バッファー回路に比べてこの問題が重要
となる。
素子として形成される諸回路のうち外部装置との接続を
要しない内部回路では、上記熱破壊の問題は外部装置の
直接接続する回路での保護装置により対処できるので、
上述したサリサイド構造のＭＯＳＦＥＴを採用できる。
しかしながら、半導体集積回路における外部装置に直接
接続するバッファー回路（これには入力バッファー回
路，出力バッファー回路，Ｉ／Ｏバッファー回路の３種
類がある）には、上述のサリサイド構造のＭＯＳＦＥＴ
は、そのままの形で採用することは上記の現象のために
出来ない。特に、出力バッファー回路は、ＭＯＳＦＥＴ
のドレイン拡散層が出力端子に直接に接続されており、
出力側の耐圧特性はＭＯＳＦＥＴのＥＤＳ耐性そのもの
に依存することになるので、種々の保護装置を設けるこ
とが可能な入力バッファー回路に比べてこの問題が重要
となる。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
装置の第１の態様は、第１のＭＯＳＦＥＴを含んで構成
され外部装置に直接接続するバッファー回路と第２のＭ
ＯＳＦＥＴを含む内部回路とからなる半導体集積回路装
置において、第１のＭＯＳＦＥＴ並びに第２のＭＯＳＦ
ＥＴのゲート電極が第１の金属からなる膜，あるいは第
１の金属のシリサイド膜，あるいは多結晶シリコン膜と
第１の金属のシリサイド膜との積層膜により構成され、
第１のＭＯＳＦＥＴ並びに第２のＭＯＳＦＥＴのゲート
電極の側面には絶縁膜からなるスペーサが設けられ、第
１のＭＯＳＦＥＴにおけるゲート電極から所定距離離れ
た領域のソース・ドレイン拡散層表面並びに第２のＭＯ
ＳＦＥＴのソース・ドレイン拡散層表面には第２の金属
のシリサイド膜が設けられている。第１の金属は、好ま
しくはタングステン，モリブデン，あるいはチタンであ
る。第２の金属は、好ましくはチタン，コバルト，ある
いはタンタルである。
装置の第１の態様は、第１のＭＯＳＦＥＴを含んで構成
され外部装置に直接接続するバッファー回路と第２のＭ
ＯＳＦＥＴを含む内部回路とからなる半導体集積回路装
置において、第１のＭＯＳＦＥＴ並びに第２のＭＯＳＦ
ＥＴのゲート電極が第１の金属からなる膜，あるいは第
１の金属のシリサイド膜，あるいは多結晶シリコン膜と
第１の金属のシリサイド膜との積層膜により構成され、
第１のＭＯＳＦＥＴ並びに第２のＭＯＳＦＥＴのゲート
電極の側面には絶縁膜からなるスペーサが設けられ、第
１のＭＯＳＦＥＴにおけるゲート電極から所定距離離れ
た領域のソース・ドレイン拡散層表面並びに第２のＭＯ
ＳＦＥＴのソース・ドレイン拡散層表面には第２の金属
のシリサイド膜が設けられている。第１の金属は、好ま
しくはタングステン，モリブデン，あるいはチタンであ
る。第２の金属は、好ましくはチタン，コバルト，ある
いはタンタルである。
【０００９】本発明の半導体集積回路装置の第２の態様
は、第１のＭＯＳＦＥＴを含んで構成され外部装置に直
接接続されるバッファー回路と第２のＭＯＳＦＥＴを含
む内部回路とからなる半導体集積回路装置において、第
１のＭＯＳＦＥＴ並びに第２のＭＯＳＦＥＴのゲート電
極が第１の金属からなる膜，あるいは第１の金属のシリ
サイド膜，あるいは多結晶シリコン膜と第１の金属のシ
リサイド膜との積層膜により構成され、第１のＭＯＳＦ
ＥＴ並びに第２のＭＯＳＦＥＴのゲート電極の側面には
絶縁膜からなるスペーサが設けられ、第２のＭＯＳＦＥ
Ｔのソース・ドレイン拡散層表面には第２の金属のシリ
サイド膜が設けられている。第１の金属は、好ましくは
タングステン，モリブデン，あるいはチタンである。第
２の金属は、好ましくはチタン，コバルト，あるいはタ
ンタルである。
は、第１のＭＯＳＦＥＴを含んで構成され外部装置に直
接接続されるバッファー回路と第２のＭＯＳＦＥＴを含
む内部回路とからなる半導体集積回路装置において、第
１のＭＯＳＦＥＴ並びに第２のＭＯＳＦＥＴのゲート電
極が第１の金属からなる膜，あるいは第１の金属のシリ
サイド膜，あるいは多結晶シリコン膜と第１の金属のシ
リサイド膜との積層膜により構成され、第１のＭＯＳＦ
ＥＴ並びに第２のＭＯＳＦＥＴのゲート電極の側面には
絶縁膜からなるスペーサが設けられ、第２のＭＯＳＦＥ
Ｔのソース・ドレイン拡散層表面には第２の金属のシリ
サイド膜が設けられている。第１の金属は、好ましくは
タングステン，モリブデン，あるいはチタンである。第
２の金属は、好ましくはチタン，コバルト，あるいはタ
ンタルである。
【００１０】本発明の半導体集積回路装置の製造方法
は、第１のＭＯＳＦＥＴを含み外部装置に直接に接続さ
れるバッファー回路と第２のＭＯＳＦＥＴを含む内部回
路とからなる半導体集積回路装置の製造方法において、
シリコン基板表面に選択的にフィールド絶縁膜を形成し
て外部装置に直接接続するバッファー回路形成領域およ
び内部回路形成領域を形成し、バッファー回路形成領域
および内部回路形成領域表面にゲート絶縁膜を形成する
工程と、全面に第１の金属からなる膜あるいは第１の金
属のシリサイド膜あるいは多結晶シリコン膜と第１の金
属のシリサイド膜との積層膜を形成してパターニング
し、バッファー回路形成領域および内部回路形成領域表
面に第１のＭＯＳＦＥＴのゲート電極および第２のＭＯ
ＳＦＥＴのゲート電極をそれぞれ形成する工程と、第１
のＭＯＳＦＥＴのゲート電極および第２のＭＯＳＦＥＴ
のゲート電極をマスクにして第１のＭＯＳＦＥＴの低濃
度ソース・ドレイン拡散層および第２のＭＯＳＦＥＴの
低濃度ソース・ドレイン拡散層を形成する工程と、第１
のＭＯＳＦＥＴのゲート電極および第２のＭＯＳＦＥＴ
のゲート電極の側面に第１の絶縁膜からなるスペーサを
形成し、第１のＭＯＳＦＥＴのゲート電極並びに第２の
ＭＯＳＦＥＴのゲート電極並びにスペーサ直下以外のゲ
ート絶縁膜を除去する工程と、第１のＭＯＳＦＥＴのゲ
ート電極および少なくともこのゲート電極に隣接する所
定領域を第２の絶縁膜により覆う工程と、全面に第２の
金属からなる膜を形成し、熱処理により第２の金属のシ
リサイド膜を形成し、第２の金属からなる膜を除去する
工程と、を有している。
は、第１のＭＯＳＦＥＴを含み外部装置に直接に接続さ
れるバッファー回路と第２のＭＯＳＦＥＴを含む内部回
路とからなる半導体集積回路装置の製造方法において、
シリコン基板表面に選択的にフィールド絶縁膜を形成し
て外部装置に直接接続するバッファー回路形成領域およ
び内部回路形成領域を形成し、バッファー回路形成領域
および内部回路形成領域表面にゲート絶縁膜を形成する
工程と、全面に第１の金属からなる膜あるいは第１の金
属のシリサイド膜あるいは多結晶シリコン膜と第１の金
属のシリサイド膜との積層膜を形成してパターニング
し、バッファー回路形成領域および内部回路形成領域表
面に第１のＭＯＳＦＥＴのゲート電極および第２のＭＯ
ＳＦＥＴのゲート電極をそれぞれ形成する工程と、第１
のＭＯＳＦＥＴのゲート電極および第２のＭＯＳＦＥＴ
のゲート電極をマスクにして第１のＭＯＳＦＥＴの低濃
度ソース・ドレイン拡散層および第２のＭＯＳＦＥＴの
低濃度ソース・ドレイン拡散層を形成する工程と、第１
のＭＯＳＦＥＴのゲート電極および第２のＭＯＳＦＥＴ
のゲート電極の側面に第１の絶縁膜からなるスペーサを
形成し、第１のＭＯＳＦＥＴのゲート電極並びに第２の
ＭＯＳＦＥＴのゲート電極並びにスペーサ直下以外のゲ
ート絶縁膜を除去する工程と、第１のＭＯＳＦＥＴのゲ
ート電極および少なくともこのゲート電極に隣接する所
定領域を第２の絶縁膜により覆う工程と、全面に第２の
金属からなる膜を形成し、熱処理により第２の金属のシ
リサイド膜を形成し、第２の金属からなる膜を除去する
工程と、を有している。
【００１１】第１のＭＯＳＦＥＴのゲート電極および第
２のＭＯＳＦＥＴのゲート電極が第１の金属からなる膜
の場合，および第２の金属が第１の金属と同じ場合、本
発明の上記製造方法は、好ましくは全面に第１の金属か
らなる膜あるいは第１の金属のシリサイド膜あるいは多
結晶シリコン膜と第１の金属のシリサイド膜との積層膜
を形成した後、全面に第３の絶縁膜を形成する工程を有
している。
２のＭＯＳＦＥＴのゲート電極が第１の金属からなる膜
の場合，および第２の金属が第１の金属と同じ場合、本
発明の上記製造方法は、好ましくは全面に第１の金属か
らなる膜あるいは第１の金属のシリサイド膜あるいは多
結晶シリコン膜と第１の金属のシリサイド膜との積層膜
を形成した後、全面に第３の絶縁膜を形成する工程を有
している。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例の構成を説明
するための略平面図，および略断面図である。分図
（Ｂ）は、分図（Ａ）のＸＹ線での略断面図である。
するための略平面図，および略断面図である。分図
（Ｂ）は、分図（Ａ）のＸＹ線での略断面図である。
【００１４】本発明の半導体集積回路装置は、外部装置
に直接接続されるバッファー回路（これには入力バッフ
ァー回路，出力バッファー回路，Ｉ／Ｏバッファー回路
の３種類があるが、以後バッファー回路と略記する）と
外部装置への接続を要しない内部回路とから構成され
る。バッファー回路および内部回路は、単チャネルのＭ
ＯＳＦＥＴ，Ｃ−ＭＯＳＦＥＴ，あるいはＢｉ−ＣＭＯ
ＳＦＥＴから構成される。説明を容易にするため本実施
例では、ＬＤＤ構造のソース・ドレイン拡散層を有する
ＮチャネルのＭＯＳＦＥＴのみから構成された半導体集
積回路装置について説明する。
に直接接続されるバッファー回路（これには入力バッフ
ァー回路，出力バッファー回路，Ｉ／Ｏバッファー回路
の３種類があるが、以後バッファー回路と略記する）と
外部装置への接続を要しない内部回路とから構成され
る。バッファー回路および内部回路は、単チャネルのＭ
ＯＳＦＥＴ，Ｃ−ＭＯＳＦＥＴ，あるいはＢｉ−ＣＭＯ
ＳＦＥＴから構成される。説明を容易にするため本実施
例では、ＬＤＤ構造のソース・ドレイン拡散層を有する
ＮチャネルのＭＯＳＦＥＴのみから構成された半導体集
積回路装置について説明する。
【００１５】Ｐ型シリコン基板１０１の表面には、フィ
ールド酸化膜１０２が選択的に設けられている。フィー
ルド酸化膜１０２の膜厚は、８００ｎｍ程度である。フ
ィールド酸化膜１０２により、シリコン基板１０１の表
面には、バッファー回路領域１２１，および内部回路領
域１２２が区画されて形成される。バッファー回路領域
１２１，および内部回路領域１２２には、第１のＮチャ
ネルＭＯＳＦＥＴ，第２のＮチャネルＭＯＳＦＥＴが設
けられている。
ールド酸化膜１０２が選択的に設けられている。フィー
ルド酸化膜１０２の膜厚は、８００ｎｍ程度である。フ
ィールド酸化膜１０２により、シリコン基板１０１の表
面には、バッファー回路領域１２１，および内部回路領
域１２２が区画されて形成される。バッファー回路領域
１２１，および内部回路領域１２２には、第１のＮチャ
ネルＭＯＳＦＥＴ，第２のＮチャネルＭＯＳＦＥＴが設
けられている。
【００１６】第１，第２のＭＯＳＦＥＴは膜厚２１．５
ｎｍのゲート酸化膜１０３を有している。第１，第２の
ＭＯＳＦＥＴは、ポリサイド構造のゲート電極１０６
ａ，１０６ｂを有している、ゲート電極１０６ａはＮ+
型の多結晶シリコン膜１０４ａとタングステンシリサイ
ド膜１０５ａとから形成される。ゲート電極１０６ｂは
Ｎ+ 型の多結晶シリコン膜１０４ｂとタングステンシリ
サイド膜１０５ｂとから形成される。多結晶シリコン膜
１０４ａ，１０４ｂの膜厚は約２００ｎｍである。タン
グステンシリサイド膜１０５ａ，１０５ｂの膜厚は約２
００ｎｍである。ゲート電極１０６ａ，１０６ｂの層抵
抗は６Ω／□程度である。ゲート電極１０６ａ，１０６
ｂの側面には、シリコン酸化膜からなるスペーサ１０９
が形成されている。スペーサ１０９の幅は２００ｎｍ程
度である。
ｎｍのゲート酸化膜１０３を有している。第１，第２の
ＭＯＳＦＥＴは、ポリサイド構造のゲート電極１０６
ａ，１０６ｂを有している、ゲート電極１０６ａはＮ+
型の多結晶シリコン膜１０４ａとタングステンシリサイ
ド膜１０５ａとから形成される。ゲート電極１０６ｂは
Ｎ+ 型の多結晶シリコン膜１０４ｂとタングステンシリ
サイド膜１０５ｂとから形成される。多結晶シリコン膜
１０４ａ，１０４ｂの膜厚は約２００ｎｍである。タン
グステンシリサイド膜１０５ａ，１０５ｂの膜厚は約２
００ｎｍである。ゲート電極１０６ａ，１０６ｂの層抵
抗は６Ω／□程度である。ゲート電極１０６ａ，１０６
ｂの側面には、シリコン酸化膜からなるスペーサ１０９
が形成されている。スペーサ１０９の幅は２００ｎｍ程
度である。
【００１７】第１，第２のＭＯＳＦＥＴは、ゲート電極
１０６ａ，１０６ｂに自己整合的に形成されたＮ- 型ソ
ース・ドレイン拡散層１０７ａ，１０７ｂを有してい
る。第１，第２のＭＯＳＦＥＴは、スペーサ１０９並び
にゲート電極１０６ａ，スペーサ１０９並びにゲート電
極１０６ｂに自己整合的に形成されたＮ+ 型ソース・ド
レイン拡散層１１３ａ，１１３ｂを有している。Ｎ+ 型
ソース・ドレイン拡散層１１３ａの表面には、ゲート電
極１０６ａから間隔ｄ（分図（Ａ）参照）以上離れた領
域にチタンシリサイド膜１１２ａが形成されている。Ｎ
+ 型ソース・ドレイン拡散層１１３ｂの表面には、これ
と自己整合的にチタンシリサイド膜１１２ｂが形成され
ている。チタンシリサイド膜１１２ａ，１１２ｂの膜厚
は１６０ｎｍ程度であり、層抵抗は２Ω／□程度であ
る。Ｎ+ 型ソース・ドレイン拡散層１１３ａ，１１３ｂ
のみでの層抵抗は４０Ω／□程度である。
１０６ａ，１０６ｂに自己整合的に形成されたＮ- 型ソ
ース・ドレイン拡散層１０７ａ，１０７ｂを有してい
る。第１，第２のＭＯＳＦＥＴは、スペーサ１０９並び
にゲート電極１０６ａ，スペーサ１０９並びにゲート電
極１０６ｂに自己整合的に形成されたＮ+ 型ソース・ド
レイン拡散層１１３ａ，１１３ｂを有している。Ｎ+ 型
ソース・ドレイン拡散層１１３ａの表面には、ゲート電
極１０６ａから間隔ｄ（分図（Ａ）参照）以上離れた領
域にチタンシリサイド膜１１２ａが形成されている。Ｎ
+ 型ソース・ドレイン拡散層１１３ｂの表面には、これ
と自己整合的にチタンシリサイド膜１１２ｂが形成され
ている。チタンシリサイド膜１１２ａ，１１２ｂの膜厚
は１６０ｎｍ程度であり、層抵抗は２Ω／□程度であ
る。Ｎ+ 型ソース・ドレイン拡散層１１３ａ，１１３ｂ
のみでの層抵抗は４０Ω／□程度である。
【００１８】この半導体集積回路装置の表面には、膜厚
１μｍ程度の層間絶縁膜１１４が形成されている。層間
絶縁膜１１４にはチタンシリサイド膜１１２ａ，１１２
ｂに達するコンタクト孔１１５が設けられている。本実
施例では、チタンシリサイド膜１１２ａ，１１２ｂがバ
リアメタルとして機能する。このため、コンタクト孔１
１５の径は小さくしても、コンタクト抵抗の増大は大き
くない。また、第１のＭＯＳＦＥＴのコンタクト孔の径
をあえて大きくする必要もない。
１μｍ程度の層間絶縁膜１１４が形成されている。層間
絶縁膜１１４にはチタンシリサイド膜１１２ａ，１１２
ｂに達するコンタクト孔１１５が設けられている。本実
施例では、チタンシリサイド膜１１２ａ，１１２ｂがバ
リアメタルとして機能する。このため、コンタクト孔１
１５の径は小さくしても、コンタクト抵抗の増大は大き
くない。また、第１のＭＯＳＦＥＴのコンタクト孔の径
をあえて大きくする必要もない。
【００１９】本実施例におけるソース・ドレイン拡散層
（Ｎ- 型ソース・ドレイン拡散層１０７，チタンシリサ
イド膜１１２，およびＮ+ 型ソース・ドレイン拡散層１
１３から構成される），およびゲート電極は、配線の一
部に転用さても支障は来たさない。これは、本実施例に
おけるソース・ドレイン拡散層，およびゲート電極の層
抵抗が従来のものより充分低いためである。
（Ｎ- 型ソース・ドレイン拡散層１０７，チタンシリサ
イド膜１１２，およびＮ+ 型ソース・ドレイン拡散層１
１３から構成される），およびゲート電極は、配線の一
部に転用さても支障は来たさない。これは、本実施例に
おけるソース・ドレイン拡散層，およびゲート電極の層
抵抗が従来のものより充分低いためである。
【００２０】また、本実施例においては、バッファー回
路を構成する第１のＮチャネルＭＯＳＦＥＴでは、ゲー
ト電極１０６ａとチタンシリサイド膜１１２ａとが分離
している。その間のソース・ドレイン領域は、４０Ω／
□程度の層抵抗を有するＮ+ 型ソース・ドレイン拡散層
１１３ａにより構成されている。このため、バッファー
回路のソース・ドレイン拡散層に外部装置から放電電流
が流入しても、ゲート電極１０６ａ端部での熱破壊は顕
著でない。
路を構成する第１のＮチャネルＭＯＳＦＥＴでは、ゲー
ト電極１０６ａとチタンシリサイド膜１１２ａとが分離
している。その間のソース・ドレイン領域は、４０Ω／
□程度の層抵抗を有するＮ+ 型ソース・ドレイン拡散層
１１３ａにより構成されている。このため、バッファー
回路のソース・ドレイン拡散層に外部装置から放電電流
が流入しても、ゲート電極１０６ａ端部での熱破壊は顕
著でない。
【００２１】次に、図２，図３，および図１を用いて、
本発明の第１の実施例の半導体集積回路装置に係わる製
造方法を説明する。
本発明の第１の実施例の半導体集積回路装置に係わる製
造方法を説明する。
【００２２】まず、Ｐ型シリコン基板１０１表面に、選
択酸化法によるフィールド酸化膜１０２が形成される。
フィールド酸化膜１０２の膜厚は８００ｎｍ程度であ
る。フィールド酸化膜１０２の形成により、バッファー
回路領域１２１，内部回路領域１２２が同時に形成され
る。領域１２１，１２２はそれぞれフィールド酸化膜１
０２に囲まれている（図１（Ａ）参照）。領域１２１，
１２２表面には、熱酸化法によるゲート酸化膜１０３が
形成される。ゲート酸化膜の膜厚は２１．５ｎｍであ
る。全面に膜厚約２００ｎｍのＮ+ 型の多結晶シリコン
膜１０４がＣＶＤ法による形成される。引き続いて、ス
パッタ法により、膜厚約２００ｎｍのタングステンシリ
サイド膜１０５が全面に堆積される。タングステンシリ
サイド膜１０５上には、フォトレジスト膜１３１のパタ
ーンが形成される。フォトレジスト膜１３１はゲート電
極用のエッチングマスクである〔図２（Ａ）〕。フォト
レジスト膜１３１の幅はゲート長に対応する。ここでは
第１，第２のＭＯＳＦＥＴのゲート長が同じであるとし
てあるが、これに限定されるものではない。
択酸化法によるフィールド酸化膜１０２が形成される。
フィールド酸化膜１０２の膜厚は８００ｎｍ程度であ
る。フィールド酸化膜１０２の形成により、バッファー
回路領域１２１，内部回路領域１２２が同時に形成され
る。領域１２１，１２２はそれぞれフィールド酸化膜１
０２に囲まれている（図１（Ａ）参照）。領域１２１，
１２２表面には、熱酸化法によるゲート酸化膜１０３が
形成される。ゲート酸化膜の膜厚は２１．５ｎｍであ
る。全面に膜厚約２００ｎｍのＮ+ 型の多結晶シリコン
膜１０４がＣＶＤ法による形成される。引き続いて、ス
パッタ法により、膜厚約２００ｎｍのタングステンシリ
サイド膜１０５が全面に堆積される。タングステンシリ
サイド膜１０５上には、フォトレジスト膜１３１のパタ
ーンが形成される。フォトレジスト膜１３１はゲート電
極用のエッチングマスクである〔図２（Ａ）〕。フォト
レジスト膜１３１の幅はゲート長に対応する。ここでは
第１，第２のＭＯＳＦＥＴのゲート長が同じであるとし
てあるが、これに限定されるものではない。
【００２３】次に、フォトレジスト膜１３１をマスクに
用いて、タングステンシリサイド膜１０５，多結晶シリ
コン膜１０４が順次エッチングされる。これにより、第
１，第２のＭＯＳＦＥＴのポリサイド構造のゲート電極
１０６ａ，１０６ｂが形成される。ゲート電極１０６ａ
はＮ+ 型の多結晶シリコン膜１０４ａとタングステンシ
リサイド膜１０５ａとから形成される。ゲート電極１０
６ｂはＮ+ 型の多結晶シリコン膜１０４ｂとタングステ
ンシリサイド膜１０５ｂとから形成される。燐のイオン
注入により、第１，第２のＭＯＳＦＥＴのＮ- 型ソース
・ドレイン領域１０７ａ，１０７ｂが形成される。Ｎ-
型ソース・ドレイン領域１０７ａ，１０７ｂは、ゲート
電極１０６ａ，１０６ｂに対して自己整合的である。燐
のイオン注入条件は、注入エネルギーが２０ｋｅＶ−１
００ｋｅＶ，ドーズ量が１×１０13ｃｍ-2程度である。
フォトレジスト膜１３１が除去された後、全面に膜厚約
２００ｎｍのシリコン酸化膜１０８が、ＣＶＤ法によ
り、堆積される〔図２（Ｂ）〕。
用いて、タングステンシリサイド膜１０５，多結晶シリ
コン膜１０４が順次エッチングされる。これにより、第
１，第２のＭＯＳＦＥＴのポリサイド構造のゲート電極
１０６ａ，１０６ｂが形成される。ゲート電極１０６ａ
はＮ+ 型の多結晶シリコン膜１０４ａとタングステンシ
リサイド膜１０５ａとから形成される。ゲート電極１０
６ｂはＮ+ 型の多結晶シリコン膜１０４ｂとタングステ
ンシリサイド膜１０５ｂとから形成される。燐のイオン
注入により、第１，第２のＭＯＳＦＥＴのＮ- 型ソース
・ドレイン領域１０７ａ，１０７ｂが形成される。Ｎ-
型ソース・ドレイン領域１０７ａ，１０７ｂは、ゲート
電極１０６ａ，１０６ｂに対して自己整合的である。燐
のイオン注入条件は、注入エネルギーが２０ｋｅＶ−１
００ｋｅＶ，ドーズ量が１×１０13ｃｍ-2程度である。
フォトレジスト膜１３１が除去された後、全面に膜厚約
２００ｎｍのシリコン酸化膜１０８が、ＣＶＤ法によ
り、堆積される〔図２（Ｂ）〕。
【００２４】次に、シリコン酸化膜１０８がエッチバッ
クされ、シリコン酸化膜からなるスペーサ１０９がゲー
ト電極１０６ａ，１０６ｂの側面に形成される。全面に
膜厚３０ｎｍ程度のシリコン酸化膜１１０が、ＣＶＤ法
により堆積される〔図２（Ｃ）〕。
クされ、シリコン酸化膜からなるスペーサ１０９がゲー
ト電極１０６ａ，１０６ｂの側面に形成される。全面に
膜厚３０ｎｍ程度のシリコン酸化膜１１０が、ＣＶＤ法
により堆積される〔図２（Ｃ）〕。
【００２５】次に、フォトレジスト膜１３２のパターン
がバッファー回路領域１２１上の所定領域に形成され
る。この所定領域は、ゲート電極１０６ａおよびゲート
電極１０６ａから間隔ｄ（図１（Ａ）参照）以内の領域
である。フォトレジスト膜１３２をマスクにしてシリコ
ン酸化膜１１０がエッチングされ、シリコン酸化膜１１
０ａが形成される〔図２（Ｄ）〕。
がバッファー回路領域１２１上の所定領域に形成され
る。この所定領域は、ゲート電極１０６ａおよびゲート
電極１０６ａから間隔ｄ（図１（Ａ）参照）以内の領域
である。フォトレジスト膜１３２をマスクにしてシリコ
ン酸化膜１１０がエッチングされ、シリコン酸化膜１１
０ａが形成される〔図２（Ｄ）〕。
【００２６】次に、フォトレジスト膜１３２が除去さ
れ、全面に膜厚約１００ｎｍのチタン膜１１１がスパッ
タ法により堆積される〔図３（Ａ）〕。
れ、全面に膜厚約１００ｎｍのチタン膜１１１がスパッ
タ法により堆積される〔図３（Ａ）〕。
【００２７】次に、不活性雰囲気で６００℃−８００℃
の熱処理が行なわれ、チタンシリサイド膜１１２ａ，１
１２ｂが形成される。未反応のチタン膜１１１はエッチ
ング除去される〔図３（Ｂ）〕。このシリサイド化反応
の際、タングステンシリサイド膜１０５ｂとチタン膜１
１１とは直接接触しているが、この部分ではシリサイド
化反応は起らない。
の熱処理が行なわれ、チタンシリサイド膜１１２ａ，１
１２ｂが形成される。未反応のチタン膜１１１はエッチ
ング除去される〔図３（Ｂ）〕。このシリサイド化反応
の際、タングステンシリサイド膜１０５ｂとチタン膜１
１１とは直接接触しているが、この部分ではシリサイド
化反応は起らない。
【００２８】本実施例の製造方法は、第１の金属からな
る金属シリサイド膜がゲート電極の構成要素となってい
るときには、第１の金属（本実施例ではタングステン）
と第２の金属（本実施例ではチタン）とを異ならせるこ
とにより適用できる。しかし、第１の金属と第２の金属
とが同一の場合，およびゲート電極が第１の金属からな
る膜で形成されている場合には、適用できない。
る金属シリサイド膜がゲート電極の構成要素となってい
るときには、第１の金属（本実施例ではタングステン）
と第２の金属（本実施例ではチタン）とを異ならせるこ
とにより適用できる。しかし、第１の金属と第２の金属
とが同一の場合，およびゲート電極が第１の金属からな
る膜で形成されている場合には、適用できない。
【００２９】次に、シリコン酸化膜１１０ａが除去され
る。フィールド酸化膜１０２，ゲート電極１０６ａ，１
０６ｂ，スペーサ１０９をマスクとした砒素のイオン注
入により、Ｎ+ 型ソース・ドレイン拡散層１１３ａ，１
１３ｂが形成される。イオン注入条件は、注入エネルギ
ーが７０ｋｅＶ−１００ｋｅＶ，ドーズ量が１×１０15
ｃｍ-2−５×１０15ｃｍ-2である〔図３（Ｃ）〕。
る。フィールド酸化膜１０２，ゲート電極１０６ａ，１
０６ｂ，スペーサ１０９をマスクとした砒素のイオン注
入により、Ｎ+ 型ソース・ドレイン拡散層１１３ａ，１
１３ｂが形成される。イオン注入条件は、注入エネルギ
ーが７０ｋｅＶ−１００ｋｅＶ，ドーズ量が１×１０15
ｃｍ-2−５×１０15ｃｍ-2である〔図３（Ｃ）〕。
【００３０】次に、ＣＶＤ法により、全面に膜厚１μｍ
程度の層間絶縁膜１１４が形成される〔図３（Ｃ）〕。
層間絶縁膜１１４にはチタンシリサイド膜１１２ａ，１
１２ｂに達するコンタクト孔１１５が形成される〔図１
（Ａ），（Ｂ）〕。
程度の層間絶縁膜１１４が形成される〔図３（Ｃ）〕。
層間絶縁膜１１４にはチタンシリサイド膜１１２ａ，１
１２ｂに達するコンタクト孔１１５が形成される〔図１
（Ａ），（Ｂ）〕。
【００３１】上述の製造方法は、ＮチャネルＭＯＳＦＥ
Ｔの場合であるが、この製造方法はＰチャネルＭＯＳＦ
ＥＴにも応用できる。さらに、Ｃ−ＭＯＳＦＥＴ，Ｂｉ
−ＣＭＯＳＦＥＴにも応用できる。
Ｔの場合であるが、この製造方法はＰチャネルＭＯＳＦ
ＥＴにも応用できる。さらに、Ｃ−ＭＯＳＦＥＴ，Ｂｉ
−ＣＭＯＳＦＥＴにも応用できる。
【００３２】本実施例を適用した半導体集積回路装置の
ＥＳＤに関して、図１１，および図１２（Ａ），（Ｂ）
を参照して説明する。バッファー回路並びに内部回路
は、本実施例を適用したＣ−ＭＯＳＦＥＴにより構成す
る。出力バッファー回路はＣ−ＭＯＳインバータからな
る。このＣ−ＭＯＳインバータにおいて、ゲート長Ｌ／
ゲート幅Ｗは、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭ
ＯＳＦＥＴともに、１．５μｍ／５００μｍである。Ｎ
チャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴの
ゲート酸化膜の膜厚は約２１．５ｎｍである。ゲート電
極は、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭＯＳＦＥ
Ｔともに、膜厚２００ｎｍのタングステンシリサイド
膜，膜厚２００ｎｍのＮ+ 型の多結晶シリコン膜から構
成される。スペーサはシリコン酸化膜から形成され、そ
れの幅は約２００ｎｍである。ＮチャネルＭＯＳＦＥ
Ｔ，ＰチャネルＭＯＳＦＥＴともに、ソース・ドレイン
拡散層表面には、膜厚１６０ｎｍ程度のチタンシリサイ
ド膜が形成されている。チタンシリサイド膜とゲート電
極の間隔ｄは、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭ
ＯＳＦＥＴともに、４μｍである。
ＥＳＤに関して、図１１，および図１２（Ａ），（Ｂ）
を参照して説明する。バッファー回路並びに内部回路
は、本実施例を適用したＣ−ＭＯＳＦＥＴにより構成す
る。出力バッファー回路はＣ−ＭＯＳインバータからな
る。このＣ−ＭＯＳインバータにおいて、ゲート長Ｌ／
ゲート幅Ｗは、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭ
ＯＳＦＥＴともに、１．５μｍ／５００μｍである。Ｎ
チャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴの
ゲート酸化膜の膜厚は約２１．５ｎｍである。ゲート電
極は、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭＯＳＦＥ
Ｔともに、膜厚２００ｎｍのタングステンシリサイド
膜，膜厚２００ｎｍのＮ+ 型の多結晶シリコン膜から構
成される。スペーサはシリコン酸化膜から形成され、そ
れの幅は約２００ｎｍである。ＮチャネルＭＯＳＦＥ
Ｔ，ＰチャネルＭＯＳＦＥＴともに、ソース・ドレイン
拡散層表面には、膜厚１６０ｎｍ程度のチタンシリサイ
ド膜が形成されている。チタンシリサイド膜とゲート電
極の間隔ｄは、ＮチャネルＭＯＳＦＥＴ，ＰチャネルＭ
ＯＳＦＥＴともに、４μｍである。
【００３３】一方、従来構造の半導体集積回路装置とし
て、チタンシリサイド膜とゲート電極の間隔ｄが２００
ｎｍ（スペーサの幅）であること以外は本実施例と同一
のものを作成した。これは、出力バッファー回路を構成
するＣ−ＭＯＳインバータのソース・ドレイン拡散層表
面には、全面にチタンシリサイド膜が形成されている。
このＣ−ＭＯＳインバータでは、ゲート電極とコンタク
ト孔の間隔が、本実施例の適用例より、４μｍ短かくな
っている。
て、チタンシリサイド膜とゲート電極の間隔ｄが２００
ｎｍ（スペーサの幅）であること以外は本実施例と同一
のものを作成した。これは、出力バッファー回路を構成
するＣ−ＭＯＳインバータのソース・ドレイン拡散層表
面には、全面にチタンシリサイド膜が形成されている。
このＣ−ＭＯＳインバータでは、ゲート電極とコンタク
ト孔の間隔が、本実施例の適用例より、４μｍ短かくな
っている。
【００３４】上述の２つの出力バッファー回路に対し
て、ＭＩＬ−ＳＴＤ−８８３Ｃ，方法３０１５．２に基
ずくＥＤＳ試験を行なった。ＥＤＳ試験の一例は、図１
１に示す回路において、ＧＮＤ端子を基準とし、出力端
子とＧＮＤ端子との間は印加電圧が加えられ、Ｖｄｄ端
子，入力端子（図示せず），Ｉ／Ｏ端子（図示せず），
および他の出力端子（図示せず）はオープンにした。結
果は図１２（Ａ），（Ｂ）のとうりである。図１２
（Ａ）はプラスの印加電圧を変数とし、プラスの印加電
圧を加えた後の良品率を示すグラフである。図１２
（Ｂ）はマイナスの印加電圧を変数とし、マイナスの印
加電圧を加えた後の良品率を示すグラフである。
て、ＭＩＬ−ＳＴＤ−８８３Ｃ，方法３０１５．２に基
ずくＥＤＳ試験を行なった。ＥＤＳ試験の一例は、図１
１に示す回路において、ＧＮＤ端子を基準とし、出力端
子とＧＮＤ端子との間は印加電圧が加えられ、Ｖｄｄ端
子，入力端子（図示せず），Ｉ／Ｏ端子（図示せず），
および他の出力端子（図示せず）はオープンにした。結
果は図１２（Ａ），（Ｂ）のとうりである。図１２
（Ａ）はプラスの印加電圧を変数とし、プラスの印加電
圧を加えた後の良品率を示すグラフである。図１２
（Ｂ）はマイナスの印加電圧を変数とし、マイナスの印
加電圧を加えた後の良品率を示すグラフである。
【００３５】図１２（Ａ），（Ｂ）において、折線Ａは
本実施例の適用例の結果であり、折線Ｃは従来構造の結
果である。図から明らかなように、プラスの印加電圧の
場合、本実施例の適用例では従来構造に比べてＥＤＳ耐
性が１．５倍程度に高くなる。一方、マイナスの印加電
圧の場合、本実施例の適用例では従来構造に比べてＥＤ
Ｓ耐性が１．２倍程度に高くなる。
本実施例の適用例の結果であり、折線Ｃは従来構造の結
果である。図から明らかなように、プラスの印加電圧の
場合、本実施例の適用例では従来構造に比べてＥＤＳ耐
性が１．５倍程度に高くなる。一方、マイナスの印加電
圧の場合、本実施例の適用例では従来構造に比べてＥＤ
Ｓ耐性が１．２倍程度に高くなる。
【００３６】本発明の第１の実施例は、ＬＤＤ構造のソ
ース・ドレイン拡散層を有するＮチャネルＭＯＳＦＥＴ
に適用した場合である。これは、バッファー回路および
内部回路が、例えば５Ｖ系の比較的高い電源電圧で駆動
される場合に適している。図４，図５，図６は、他の構
造（あるいは他の構造との組み合わせ）のソース・ドレ
イン拡散層を有するＮチャネルＭＯＳＦＥＴに第１の実
施例を応用した例を説明するための略断面図である。
ース・ドレイン拡散層を有するＮチャネルＭＯＳＦＥＴ
に適用した場合である。これは、バッファー回路および
内部回路が、例えば５Ｖ系の比較的高い電源電圧で駆動
される場合に適している。図４，図５，図６は、他の構
造（あるいは他の構造との組み合わせ）のソース・ドレ
イン拡散層を有するＮチャネルＭＯＳＦＥＴに第１の実
施例を応用した例を説明するための略断面図である。
【００３７】図４は、上述の第１の実施例の第１の応用
例を説明するための略断面図である。本応用例では、バ
ッファー回路領域１２１の第１のＮチャネルＭＯＳＦＥ
Ｔは第１の実施例と同じである。一方、内部回路領域１
２２の第２のＮチャネルＭＯＳＦＥＴはシングル・ドレ
イン構造のソース・ドレイン拡散層を有している。この
ソース・ドレイン拡散層は、チタンシリサイド膜１１２
ｂとゲート電極に自己整合的に形成されたＮ+ 型ソース
・ドレイン拡散層１１３ｄとから構成されている。
例を説明するための略断面図である。本応用例では、バ
ッファー回路領域１２１の第１のＮチャネルＭＯＳＦＥ
Ｔは第１の実施例と同じである。一方、内部回路領域１
２２の第２のＮチャネルＭＯＳＦＥＴはシングル・ドレ
イン構造のソース・ドレイン拡散層を有している。この
ソース・ドレイン拡散層は、チタンシリサイド膜１１２
ｂとゲート電極に自己整合的に形成されたＮ+ 型ソース
・ドレイン拡散層１１３ｄとから構成されている。
【００３８】本応用例は、バッファー回路を含む周辺回
路が５Ｖ系の電源電圧で駆動し、内部回路が例えば３．
３Ｖ系の電源電圧で駆動する半導体集積回路装置に適し
ている。本応用例では、内部回路領域を第１の実施例よ
り微細化することができ、第１の実施例を用いるより高
速化が果せる。
路が５Ｖ系の電源電圧で駆動し、内部回路が例えば３．
３Ｖ系の電源電圧で駆動する半導体集積回路装置に適し
ている。本応用例では、内部回路領域を第１の実施例よ
り微細化することができ、第１の実施例を用いるより高
速化が果せる。
【００３９】本応用例の製造方法の要点を述べる。ゲー
ト電極を形成した後、フォトレジスト膜により内部回路
領域１２２を覆い、燐のイオン注入によりＮ- 型ソース
・ドレイン拡散層１０７ａを形成する。その後、別のフ
ォトレジスト膜によりバッファー回路領域１２１を覆
い、７０ｋｅＶ，１×１０15ｃｍ-2程度の砒素のイオン
注入によりＮ+ 型ソース・ドレイン拡散層１１３ｄを形
成する。これら以外に第１の実施例と異なる工程は、Ｎ
+ 型ソース・ドレイン拡散層１１３ａの形成のイオン注
入の際、内部回路領域１２２側がフォトレジスト膜によ
り覆われていることである。
ト電極を形成した後、フォトレジスト膜により内部回路
領域１２２を覆い、燐のイオン注入によりＮ- 型ソース
・ドレイン拡散層１０７ａを形成する。その後、別のフ
ォトレジスト膜によりバッファー回路領域１２１を覆
い、７０ｋｅＶ，１×１０15ｃｍ-2程度の砒素のイオン
注入によりＮ+ 型ソース・ドレイン拡散層１１３ｄを形
成する。これら以外に第１の実施例と異なる工程は、Ｎ
+ 型ソース・ドレイン拡散層１１３ａの形成のイオン注
入の際、内部回路領域１２２側がフォトレジスト膜によ
り覆われていることである。
【００４０】図５は、上述の第１の実施例の第２の応用
例を説明するための略断面図である。本応用例では、内
部回路領域１２２の第２のＮチャネルＭＯＳＦＥＴはＤ
ＤＤ構造のソース・ドレイン拡散層を有している。この
ソース・ドレイン拡散層は、チタンシリサイド膜１１２
ｂ，ゲート電極に自己整合的に形成されたＮ- 型ソース
・ドレイン拡散層１０７ｄ，およびゲート電極に自己整
合的に形成されたＮ+ 型ソース・ドレイン拡散層１１３
ｄと、から構成されている。
例を説明するための略断面図である。本応用例では、内
部回路領域１２２の第２のＮチャネルＭＯＳＦＥＴはＤ
ＤＤ構造のソース・ドレイン拡散層を有している。この
ソース・ドレイン拡散層は、チタンシリサイド膜１１２
ｂ，ゲート電極に自己整合的に形成されたＮ- 型ソース
・ドレイン拡散層１０７ｄ，およびゲート電極に自己整
合的に形成されたＮ+ 型ソース・ドレイン拡散層１１３
ｄと、から構成されている。
【００４１】本応用例も、第１の応用例と同様に、バッ
ファー回路を含む周辺回路が５Ｖ系の電源電圧で駆動
し、内部回路が例えば３．３Ｖ系の電源電圧で駆動する
半導体集積回路装置に適している。本応用例は、第１の
応用例に比べて、ホット・キャリアに対する信頼性が高
い。
ファー回路を含む周辺回路が５Ｖ系の電源電圧で駆動
し、内部回路が例えば３．３Ｖ系の電源電圧で駆動する
半導体集積回路装置に適している。本応用例は、第１の
応用例に比べて、ホット・キャリアに対する信頼性が高
い。
【００４２】本応用例の製造方法の要点を述べる。ゲー
ト電極を形成した後、フォトレジスト膜により内部回路
領域１２２を覆い、燐のイオン注入によりＮ- 型ソース
・ドレイン拡散層１０７ａを形成する。その後、別のフ
ォトレジスト膜によりバッファー回路領域１２１を覆
い、７０ｋｅＶ，１×１０14ｃｍ-2程度の燐のイオン注
入によりＮ- 型ソース・ドレイン拡散層１０７ｄを形成
し、さらに７０ｋｅＶ，１×１０15ｃｍ-2程度の砒素の
イオン注入によりＮ+ 型ソース・ドレイン拡散層１１３
ｄを形成する。これら以外に第１の実施例と異なる工程
は、Ｎ+ 型ソース・ドレイン拡散層１１３ａの形成のイ
オン注入の際、内部回路領域１２２側がフォトレジスト
膜により覆われていることである。
ト電極を形成した後、フォトレジスト膜により内部回路
領域１２２を覆い、燐のイオン注入によりＮ- 型ソース
・ドレイン拡散層１０７ａを形成する。その後、別のフ
ォトレジスト膜によりバッファー回路領域１２１を覆
い、７０ｋｅＶ，１×１０14ｃｍ-2程度の燐のイオン注
入によりＮ- 型ソース・ドレイン拡散層１０７ｄを形成
し、さらに７０ｋｅＶ，１×１０15ｃｍ-2程度の砒素の
イオン注入によりＮ+ 型ソース・ドレイン拡散層１１３
ｄを形成する。これら以外に第１の実施例と異なる工程
は、Ｎ+ 型ソース・ドレイン拡散層１１３ａの形成のイ
オン注入の際、内部回路領域１２２側がフォトレジスト
膜により覆われていることである。
【００４３】図６は、上述の第１の実施例の第３の応用
例を説明するための略断面図である。本応用例では、バ
ッファー回路領域１２１の第１のＭＯＳＦＥＴ，および
内部回路領域１２２の第２のＭＯＳＦＥＴは、ともにＤ
ＤＤ構造のソース・ドレイン拡散層を有している。第１
のＭＯＳＦＥＴのソース・ドレイン拡散層は、チタンシ
リサイド膜１１２ａ，ゲート電極に自己整合的に形成さ
れたＮ- 型ソース・ドレイン拡散層１０７ｃ，およびゲ
ート電極に自己整合的に形成されたＮ+ 型ソース・ドレ
イン拡散層１１３ｃと、から構成されている。
例を説明するための略断面図である。本応用例では、バ
ッファー回路領域１２１の第１のＭＯＳＦＥＴ，および
内部回路領域１２２の第２のＭＯＳＦＥＴは、ともにＤ
ＤＤ構造のソース・ドレイン拡散層を有している。第１
のＭＯＳＦＥＴのソース・ドレイン拡散層は、チタンシ
リサイド膜１１２ａ，ゲート電極に自己整合的に形成さ
れたＮ- 型ソース・ドレイン拡散層１０７ｃ，およびゲ
ート電極に自己整合的に形成されたＮ+ 型ソース・ドレ
イン拡散層１１３ｃと、から構成されている。
【００４４】本応用例は、バッファー回路を含む周辺回
路，および内部回路が、比較的低い例えば３．３Ｖ系の
電源電圧により駆動される半導体集積回路装置に適して
いる。
路，および内部回路が、比較的低い例えば３．３Ｖ系の
電源電圧により駆動される半導体集積回路装置に適して
いる。
【００４５】本応用例の製造方法の要点は、ゲート電極
が形成された後、７０ｋｅＶ，１×１０14ｃｍ-2程度の
燐のイオン注入によりＮ- 型ソース・ドレイン拡散層１
０７ｃ，１０７ｄが形成され、さらに７０ｋｅＶ，１×
１０15ｃｍ-2程度の砒素のイオン注入によりＮ+ 型ソー
ス・ドレイン拡散層１１３ｃ，１１３ｄが形成される点
にある。
が形成された後、７０ｋｅＶ，１×１０14ｃｍ-2程度の
燐のイオン注入によりＮ- 型ソース・ドレイン拡散層１
０７ｃ，１０７ｄが形成され、さらに７０ｋｅＶ，１×
１０15ｃｍ-2程度の砒素のイオン注入によりＮ+ 型ソー
ス・ドレイン拡散層１１３ｃ，１１３ｄが形成される点
にある。
【００４６】図７は、本発明の第２の実施例を、その製
造方法に沿って説明するための工程順の略断面図であ
る。本実施例は、第１の実施例および第１の実施例の応
用例にも適用でき、さらにまた、第２の金属が第１の金
属と同一の場合，およびゲート電極が金属膜からなる場
合にも適用できる。本実施例では、第１の金属，および
第２の金属をチタンとしたＮチャネルＭＯＳＦＥＴの場
合について説明する。
造方法に沿って説明するための工程順の略断面図であ
る。本実施例は、第１の実施例および第１の実施例の応
用例にも適用でき、さらにまた、第２の金属が第１の金
属と同一の場合，およびゲート電極が金属膜からなる場
合にも適用できる。本実施例では、第１の金属，および
第２の金属をチタンとしたＮチャネルＭＯＳＦＥＴの場
合について説明する。
【００４７】まず、Ｐ型シリコン基板２０１の表面に、
選択酸化法によるフィールド酸化膜２０２が形成され
る。フィールド酸化膜２０２の膜厚は８００ｎｍ程度で
ある。フィールド酸化膜２０２の形成により、バッファ
ー回路領域２２１，内部回路領域２２２が同時に形成さ
れる。領域２２１，２２２はそれぞれフィールド酸化膜
２０２に囲まれている。領域２２１，２２２表面には、
熱酸化法によるゲート酸化膜２０３が形成される。ゲー
ト酸化膜２０３の膜厚は２１．５ｎｍである。全面に膜
厚約３００ｎｍのＮ型の多結晶シリコン膜２０４がＣＶ
Ｄ法により形成され、さらに、スパッタ法により、膜厚
１００ｎｍ程度のチタン膜２１６が堆積される〔図７
（Ａ）〕。
選択酸化法によるフィールド酸化膜２０２が形成され
る。フィールド酸化膜２０２の膜厚は８００ｎｍ程度で
ある。フィールド酸化膜２０２の形成により、バッファ
ー回路領域２２１，内部回路領域２２２が同時に形成さ
れる。領域２２１，２２２はそれぞれフィールド酸化膜
２０２に囲まれている。領域２２１，２２２表面には、
熱酸化法によるゲート酸化膜２０３が形成される。ゲー
ト酸化膜２０３の膜厚は２１．５ｎｍである。全面に膜
厚約３００ｎｍのＮ型の多結晶シリコン膜２０４がＣＶ
Ｄ法により形成され、さらに、スパッタ法により、膜厚
１００ｎｍ程度のチタン膜２１６が堆積される〔図７
（Ａ）〕。
【００４８】次に、不活性雰囲気で６００℃−８００℃
の熱処理が行なわれる。この熱処理により、膜厚２００
ｎｍ程度のチタンシリサイド膜２１７が形成され、同時
にＮ型の多結晶シリコン膜２０４は膜厚２００ｎｍ程度
のＮ型の多結晶シリコン膜２２４になる。この積層膜の
層抵抗は、２Ω／□程度である。全面に、ＣＶＤ法によ
り、膜厚２００ｎｍ程度のシリコン酸化膜２１８が堆積
される。シリコン酸化膜２１８上には、フォトレジスト
膜２３１のパターンが形成される。フォトレジスト膜２
３１はゲート電極用のエッチングマスクである〔図７
（Ｂ）〕。
の熱処理が行なわれる。この熱処理により、膜厚２００
ｎｍ程度のチタンシリサイド膜２１７が形成され、同時
にＮ型の多結晶シリコン膜２０４は膜厚２００ｎｍ程度
のＮ型の多結晶シリコン膜２２４になる。この積層膜の
層抵抗は、２Ω／□程度である。全面に、ＣＶＤ法によ
り、膜厚２００ｎｍ程度のシリコン酸化膜２１８が堆積
される。シリコン酸化膜２１８上には、フォトレジスト
膜２３１のパターンが形成される。フォトレジスト膜２
３１はゲート電極用のエッチングマスクである〔図７
（Ｂ）〕。
【００４９】次に、フォトレジスト膜２３１をマスクに
用いて、シリコン酸化膜２１８，チタンシリサイド膜２
１７，多結晶シリコン膜２２４が順次エッチングされ
る。これにより、第１，第２のＭＯＳＦＥＴのポリサイ
ド構造のゲート電極２０６ａ，２０６ｂが形成される。
ゲート電極２０６ａはＮ型の多結晶シリコン膜２２４ａ
とチタンシリサイド膜２１７ａとから形成される。ゲー
ト電極２０６ｂはＮ型の多結晶シリコン膜２２４ｂとチ
タンシリサイド膜２１７ｂとから形成される。ゲート電
極２０６ａ，２０６ｂの上面には、シリコン酸化膜２１
８が残留している。燐のイオン注入により、第１，第２
のＭＯＳＦＥＴのＮ- 型ソース・ドレイン領域２０７
ａ，２０７ｂが形成される。フォトレジスト膜２３１が
除去された後、全面に膜厚約２００ｎｍのシリコン酸化
膜がＣＶＤ法により堆積され、このシリコン酸化膜がエ
ッチバックされてスペーサ２０９が形成される。このエ
ッチバックに際して、シリコン酸化膜２１８の膜厚は多
少減少するが、１５０ｎｍ程度は残留する。全面に、Ｃ
ＶＤ法による膜厚３０ｎｍ程度のシリコン酸化膜２１０
を堆積する〔図７（Ｃ）〕。
用いて、シリコン酸化膜２１８，チタンシリサイド膜２
１７，多結晶シリコン膜２２４が順次エッチングされ
る。これにより、第１，第２のＭＯＳＦＥＴのポリサイ
ド構造のゲート電極２０６ａ，２０６ｂが形成される。
ゲート電極２０６ａはＮ型の多結晶シリコン膜２２４ａ
とチタンシリサイド膜２１７ａとから形成される。ゲー
ト電極２０６ｂはＮ型の多結晶シリコン膜２２４ｂとチ
タンシリサイド膜２１７ｂとから形成される。ゲート電
極２０６ａ，２０６ｂの上面には、シリコン酸化膜２１
８が残留している。燐のイオン注入により、第１，第２
のＭＯＳＦＥＴのＮ- 型ソース・ドレイン領域２０７
ａ，２０７ｂが形成される。フォトレジスト膜２３１が
除去された後、全面に膜厚約２００ｎｍのシリコン酸化
膜がＣＶＤ法により堆積され、このシリコン酸化膜がエ
ッチバックされてスペーサ２０９が形成される。このエ
ッチバックに際して、シリコン酸化膜２１８の膜厚は多
少減少するが、１５０ｎｍ程度は残留する。全面に、Ｃ
ＶＤ法による膜厚３０ｎｍ程度のシリコン酸化膜２１０
を堆積する〔図７（Ｃ）〕。
【００５０】その後、第１の実施例の製造方法と同様の
方法により、チタンシリサイド膜２１２ａ，２１２ｂ，
Ｎ+ 型ソース・ドレイン拡散層２１３ａ，２１３ｂが形
成され、ＣＶＤ法による層間絶縁膜２１４が堆積され、
コンタクト孔２１５が形成される〔図７（Ｄ）〕。
方法により、チタンシリサイド膜２１２ａ，２１２ｂ，
Ｎ+ 型ソース・ドレイン拡散層２１３ａ，２１３ｂが形
成され、ＣＶＤ法による層間絶縁膜２１４が堆積され、
コンタクト孔２１５が形成される〔図７（Ｄ）〕。
【００５１】本実施例は、第１の実施例に比べて、ゲー
ト電極の層抵抗が低いため、より高速の半導体集積回路
装置が得られる。
ト電極の層抵抗が低いため、より高速の半導体集積回路
装置が得られる。
【００５２】なお、本実施例において、チタンシリサイ
ド膜２１７，チタンシリサイド膜２１２を別個に形成す
る方法が採用されている。これは、多結晶シリコン膜の
みによりゲート電極のパターンを形成し、スペーサを形
成した後、ソース・ドレイン形成領域と同時にゲート電
極のシリサイド化する方法をとると、ゲート電極部では
体積膨張のため、ゲート電極の形状が崩れやすくなり、
ゲート電極が微細化がきわめて困難となるからである。
ド膜２１７，チタンシリサイド膜２１２を別個に形成す
る方法が採用されている。これは、多結晶シリコン膜の
みによりゲート電極のパターンを形成し、スペーサを形
成した後、ソース・ドレイン形成領域と同時にゲート電
極のシリサイド化する方法をとると、ゲート電極部では
体積膨張のため、ゲート電極の形状が崩れやすくなり、
ゲート電極が微細化がきわめて困難となるからである。
【００５３】図８（Ａ），（Ｂ）は本発明の第３の実施
例の構成を説明するための略平面図，略断面図である。
本実施例は、説明を容易にするためにＬＤＤ構造のソー
ス・ドレイン拡散層を有するＮチャネルのＭＯＳＦＥＴ
のみから構成された半導体集積回路装置である。
例の構成を説明するための略平面図，略断面図である。
本実施例は、説明を容易にするためにＬＤＤ構造のソー
ス・ドレイン拡散層を有するＮチャネルのＭＯＳＦＥＴ
のみから構成された半導体集積回路装置である。
【００５４】Ｎ型シリコン基板３０１表面には、フィー
ルド酸化膜３０２が選択的に設けられている。フィール
ド酸化膜３０２の膜厚は、８００ｎｍ程度である。フィ
ールド酸化膜３０２により、シリコン基板３０１表面に
は、バッファー回路領域３２１，および内部回路領域３
２２が区画されて形成される。バッファー回路領域３２
１，および内部回路領域３２２には、第１のＮチャネル
ＭＯＳＦＥＴ，第２のＮチャネルＭＯＳＦＥＴが設けら
れている。
ルド酸化膜３０２が選択的に設けられている。フィール
ド酸化膜３０２の膜厚は、８００ｎｍ程度である。フィ
ールド酸化膜３０２により、シリコン基板３０１表面に
は、バッファー回路領域３２１，および内部回路領域３
２２が区画されて形成される。バッファー回路領域３２
１，および内部回路領域３２２には、第１のＮチャネル
ＭＯＳＦＥＴ，第２のＮチャネルＭＯＳＦＥＴが設けら
れている。
【００５５】第１，第２のＭＯＳＦＥＴは膜厚２１．５
ｎｍのゲート酸化膜３０３を有している。第１，第２の
ＭＯＳＦＥＴは、ポリサイド構造のゲート電極３０６
ａ，３０６ｂを有している、ゲート電極３０６ａはＮ+
型の多結晶シリコン膜３０４ａとタングステンシリサイ
ド膜３０５ａとから形成される。ゲート電極３０６ｂは
Ｎ+ 型の多結晶シリコン膜３０４ｂとタングステンシリ
サイド膜３０５ｂとから形成される。多結晶シリコン膜
３０４ａ，３０４ｂの膜厚は約２００ｎｍである。タン
グステンシリサイド膜３０５ａ，３０５ｂの膜厚は約２
００ｎｍである。ゲート電極３０６ａ，３０６ｂの層抵
抗は６Ω／□程度である。ゲート電極３０６ａ，３０６
ｂの側面には、シリコン酸化膜からなるスペーサ３０９
が形成されている。スペーサ３０９の幅は２００ｎｍ程
度である。
ｎｍのゲート酸化膜３０３を有している。第１，第２の
ＭＯＳＦＥＴは、ポリサイド構造のゲート電極３０６
ａ，３０６ｂを有している、ゲート電極３０６ａはＮ+
型の多結晶シリコン膜３０４ａとタングステンシリサイ
ド膜３０５ａとから形成される。ゲート電極３０６ｂは
Ｎ+ 型の多結晶シリコン膜３０４ｂとタングステンシリ
サイド膜３０５ｂとから形成される。多結晶シリコン膜
３０４ａ，３０４ｂの膜厚は約２００ｎｍである。タン
グステンシリサイド膜３０５ａ，３０５ｂの膜厚は約２
００ｎｍである。ゲート電極３０６ａ，３０６ｂの層抵
抗は６Ω／□程度である。ゲート電極３０６ａ，３０６
ｂの側面には、シリコン酸化膜からなるスペーサ３０９
が形成されている。スペーサ３０９の幅は２００ｎｍ程
度である。
【００５６】第１，第２のＭＯＳＦＥＴは、ゲート電極
３０６ａ，３０６ｂに自己整合的に形成されたＮ- 型ソ
ース・ドレイン拡散層３０７ａ，３０７ｂを有してい
る。第１，第２のＭＯＳＦＥＴは、スペーサ３０９並び
にゲート電極３０６ａ，スペーサ３０９並びにゲート電
極３０６ｂに自己整合的に形成されたＮ+ 型ソース・ド
レイン拡散層３１３ａ，３１３ｂを有している。Ｎ+ 型
ソース・ドレイン拡散層３１３ｂ表面には、これと自己
整合的にチタンシリサイド膜３１２ｂが形成されてい
る。チタンシリサイド膜３１２ｂの膜厚は１６０ｎｍ程
度であり、層抵抗は２Ω／□程度である。Ｎ+ 型ソース
・ドレイン拡散層３１３ａ，３１３ｂのみでの層抵抗は
４０Ω／□程度である。
３０６ａ，３０６ｂに自己整合的に形成されたＮ- 型ソ
ース・ドレイン拡散層３０７ａ，３０７ｂを有してい
る。第１，第２のＭＯＳＦＥＴは、スペーサ３０９並び
にゲート電極３０６ａ，スペーサ３０９並びにゲート電
極３０６ｂに自己整合的に形成されたＮ+ 型ソース・ド
レイン拡散層３１３ａ，３１３ｂを有している。Ｎ+ 型
ソース・ドレイン拡散層３１３ｂ表面には、これと自己
整合的にチタンシリサイド膜３１２ｂが形成されてい
る。チタンシリサイド膜３１２ｂの膜厚は１６０ｎｍ程
度であり、層抵抗は２Ω／□程度である。Ｎ+ 型ソース
・ドレイン拡散層３１３ａ，３１３ｂのみでの層抵抗は
４０Ω／□程度である。
【００５７】半導体集積回路装置の表面には、膜厚１μ
ｍ程度の層間絶縁膜３１４が形成される。層間絶縁膜３
１４には、Ｎ+ 型ソース・ドレイン拡散層３１３ａ，チ
タンシリサイド膜３１２ｂに達するコンタクト孔３１５
ａ，３１５が設けられている。チタンシリサイド膜３１
２ｂがバリアメタルとして機能する。このため、コンタ
クト孔３１５の径は小さくしても、コンタクト抵抗の増
大は大きくない。しかしながら、コンタクト孔３１５ａ
にはバリアメタルとして機能する膜が無いため、径をコ
ンタクト孔３１５より広くする必要がある。
ｍ程度の層間絶縁膜３１４が形成される。層間絶縁膜３
１４には、Ｎ+ 型ソース・ドレイン拡散層３１３ａ，チ
タンシリサイド膜３１２ｂに達するコンタクト孔３１５
ａ，３１５が設けられている。チタンシリサイド膜３１
２ｂがバリアメタルとして機能する。このため、コンタ
クト孔３１５の径は小さくしても、コンタクト抵抗の増
大は大きくない。しかしながら、コンタクト孔３１５ａ
にはバリアメタルとして機能する膜が無いため、径をコ
ンタクト孔３１５より広くする必要がある。
【００５８】本実施例におけるゲート電極，および内部
回路領域３２２でのソース・ドレイン拡散層は、配線の
一部に転用さても支障は来たさない。これは、これらの
層抵抗が従来のものより充分低いためである。また、本
実施例において、バッファー回路を構成する第１のＮチ
ャネルＭＯＳＦＥＴのゲート電極３０６ａとコンタクト
孔３１５ａとの間に存在するソース・ドレイン領域は、
層抵抗が４０Ω／□程度の層抵抗を有するＮ+ 型ソース
・ドレイン拡散層３１３ａにより構成されているので、
バッファー回路のソース・ドレイン拡散層に外部装置か
ら放電電流が流入しても、ゲート電極３０６ａ端部での
熱破壊は起りにくくなる。
回路領域３２２でのソース・ドレイン拡散層は、配線の
一部に転用さても支障は来たさない。これは、これらの
層抵抗が従来のものより充分低いためである。また、本
実施例において、バッファー回路を構成する第１のＮチ
ャネルＭＯＳＦＥＴのゲート電極３０６ａとコンタクト
孔３１５ａとの間に存在するソース・ドレイン領域は、
層抵抗が４０Ω／□程度の層抵抗を有するＮ+ 型ソース
・ドレイン拡散層３１３ａにより構成されているので、
バッファー回路のソース・ドレイン拡散層に外部装置か
ら放電電流が流入しても、ゲート電極３０６ａ端部での
熱破壊は起りにくくなる。
【００５９】次に、図９，図１０，および図８を用い
て、本発明の第３の実施例の半導体集積回路装置の製造
方法を説明する。
て、本発明の第３の実施例の半導体集積回路装置の製造
方法を説明する。
【００６０】まず、Ｐ型シリコン基板３０１表面に、選
択酸化法によるフィールド酸化膜３０２が形成される。
フィールド酸化膜３０２の膜厚は８００ｎｍ程度であ
る。フィールド酸化膜３０２の形成により、バッファー
回路領域３２１，内部回路領域３２２が同時に形成され
る。領域３２１，３２２はそれぞれフィールド酸化膜３
０２に囲まれている。領域３２１，３２２表面には、熱
酸化法によるゲート酸化膜３０３が形成される。ゲート
酸化膜の膜厚は２１．５ｎｍである。全面に膜厚約２０
０ｎｍのＮ+ 型の多結晶シリコン膜３０４がＣＶＤ法に
よる形成される。引き続いて、スパッタ法により、膜厚
約２００ｎｍのタングステンシリサイド膜３０５が全面
に堆積される。タングステンシリサイド膜３０５上に
は、フォトレジスト膜３３１のパターンが形成される。
フォトレジスト膜３３１はゲート電極用のエッチングマ
スクである〔図９（Ａ）〕。
択酸化法によるフィールド酸化膜３０２が形成される。
フィールド酸化膜３０２の膜厚は８００ｎｍ程度であ
る。フィールド酸化膜３０２の形成により、バッファー
回路領域３２１，内部回路領域３２２が同時に形成され
る。領域３２１，３２２はそれぞれフィールド酸化膜３
０２に囲まれている。領域３２１，３２２表面には、熱
酸化法によるゲート酸化膜３０３が形成される。ゲート
酸化膜の膜厚は２１．５ｎｍである。全面に膜厚約２０
０ｎｍのＮ+ 型の多結晶シリコン膜３０４がＣＶＤ法に
よる形成される。引き続いて、スパッタ法により、膜厚
約２００ｎｍのタングステンシリサイド膜３０５が全面
に堆積される。タングステンシリサイド膜３０５上に
は、フォトレジスト膜３３１のパターンが形成される。
フォトレジスト膜３３１はゲート電極用のエッチングマ
スクである〔図９（Ａ）〕。
【００６１】次に、フォトレジスト膜３３１をマスクに
用いて、タングステンシリサイド膜３０５，多結晶シリ
コン膜３０４が順次エッチングされる。これにより、第
１，第２のＭＯＳＦＥＴのポリサイド構造のゲート電極
３０６ａ，３０６ｂが形成される。ゲート電極３０６ａ
はＮ+ 型の多結晶シリコン膜３０４ａとタングステンシ
リサイド膜３０５ａとから形成される。ゲート電極３０
６ｂはＮ+ 型の多結晶シリコン膜３０４ｂとタングステ
ンシリサイド膜３０５ｂとから形成される。燐のイオン
注入により、第１，第２のＭＯＳＦＥＴのＮ- 型ソース
・ドレイン領域３０７ａ，３０７ｂが形成される。燐の
イオン注入条件は、注入エネルギーが２０ｋｅＶ−１０
０ｋｅＶ，ドーズ量が１×１０13ｃｍ-2程度である。フ
ォトレジスト膜３３１が除去された後、全面に膜厚約２
００ｎｍのシリコン酸化膜３０８が、ＣＶＤ法により、
堆積される〔図９（Ｂ）〕。
用いて、タングステンシリサイド膜３０５，多結晶シリ
コン膜３０４が順次エッチングされる。これにより、第
１，第２のＭＯＳＦＥＴのポリサイド構造のゲート電極
３０６ａ，３０６ｂが形成される。ゲート電極３０６ａ
はＮ+ 型の多結晶シリコン膜３０４ａとタングステンシ
リサイド膜３０５ａとから形成される。ゲート電極３０
６ｂはＮ+ 型の多結晶シリコン膜３０４ｂとタングステ
ンシリサイド膜３０５ｂとから形成される。燐のイオン
注入により、第１，第２のＭＯＳＦＥＴのＮ- 型ソース
・ドレイン領域３０７ａ，３０７ｂが形成される。燐の
イオン注入条件は、注入エネルギーが２０ｋｅＶ−１０
０ｋｅＶ，ドーズ量が１×１０13ｃｍ-2程度である。フ
ォトレジスト膜３３１が除去された後、全面に膜厚約２
００ｎｍのシリコン酸化膜３０８が、ＣＶＤ法により、
堆積される〔図９（Ｂ）〕。
【００６２】次に、シリコン酸化膜３０８がエッチバッ
クされ、シリコン酸化膜からなるスペーサ３０９がゲー
ト電極３０６ａ，３０６ｂの側面に形成される。全面に
膜厚３０ｎｍ程度のシリコン酸化膜３１０が、ＣＶＤ法
により堆積される。内部回路領域３２２を覆うフォトレ
ジスト膜３３３が形成される。これをマスクにした砒素
のイオン注入により、第１のＮチャネルＭＯＳＦＥＴの
Ｎ+型ソース・ドレイン拡散層３１３ａが形成される
〔図９（Ｃ）〕。
クされ、シリコン酸化膜からなるスペーサ３０９がゲー
ト電極３０６ａ，３０６ｂの側面に形成される。全面に
膜厚３０ｎｍ程度のシリコン酸化膜３１０が、ＣＶＤ法
により堆積される。内部回路領域３２２を覆うフォトレ
ジスト膜３３３が形成される。これをマスクにした砒素
のイオン注入により、第１のＮチャネルＭＯＳＦＥＴの
Ｎ+型ソース・ドレイン拡散層３１３ａが形成される
〔図９（Ｃ）〕。
【００６３】次に、フォトレジスト膜３３３が除去され
た後、フォトレジスト膜３３２のパターンがバッファー
回路 領域３２１上に形成される。フォトレジスト膜３
３２をマスクにしてシリコン酸化膜３１０がエッチング
され、シリコン酸化膜３１０ａが形成される〔図９
（Ｄ）〕。
た後、フォトレジスト膜３３２のパターンがバッファー
回路 領域３２１上に形成される。フォトレジスト膜３
３２をマスクにしてシリコン酸化膜３１０がエッチング
され、シリコン酸化膜３１０ａが形成される〔図９
（Ｄ）〕。
【００６４】次に、フォトレジスト膜３３２が除去さ
れ、全面に膜厚約１００ｎｍのチタン膜３１１がスパッ
タ法により堆積される〔図１０（Ａ）〕。
れ、全面に膜厚約１００ｎｍのチタン膜３１１がスパッ
タ法により堆積される〔図１０（Ａ）〕。
【００６５】次に、不活性雰囲気で６００℃−８００℃
の熱処理が行なわれ、チタンシリサイド膜３１２ｂが形
成される。未反応のチタン膜３１１はエッチング除去さ
れる。内部回路領域３２２に開口部を有するフォトレジ
スト膜３３４が形成され、これをマスクにした砒素のイ
オン注入により、第２のＮチャネルＭＯＳＦＥＴのＮ+
型ソース・ドレイン拡散層３１３ｂが形成される〔図１
０（Ｂ）〕。
の熱処理が行なわれ、チタンシリサイド膜３１２ｂが形
成される。未反応のチタン膜３１１はエッチング除去さ
れる。内部回路領域３２２に開口部を有するフォトレジ
スト膜３３４が形成され、これをマスクにした砒素のイ
オン注入により、第２のＮチャネルＭＯＳＦＥＴのＮ+
型ソース・ドレイン拡散層３１３ｂが形成される〔図１
０（Ｂ）〕。
【００６６】次に、フォトレジスト膜３３４が除去さ
れ、シリコン酸化膜３１０ａがエッチング除去される。
ＣＶＤ法により、全面に膜厚１μｍ程度の層間絶縁膜３
１４が形成される。層間絶縁膜３１４にはチタンシリサ
イド膜３１２ｂ，Ｎ+ 型ソース・ドレイン拡散層３１３
ａに達するコンタクト孔３１５，３１５ａが形成される
〔図８（Ａ），（Ｂ）〕。コンタクト孔３１５ａのた
め、本実施例では第１の実施例よりＮ+ 型ソース・ドレ
イン拡散層の面積が広くなる。
れ、シリコン酸化膜３１０ａがエッチング除去される。
ＣＶＤ法により、全面に膜厚１μｍ程度の層間絶縁膜３
１４が形成される。層間絶縁膜３１４にはチタンシリサ
イド膜３１２ｂ，Ｎ+ 型ソース・ドレイン拡散層３１３
ａに達するコンタクト孔３１５，３１５ａが形成される
〔図８（Ａ），（Ｂ）〕。コンタクト孔３１５ａのた
め、本実施例では第１の実施例よりＮ+ 型ソース・ドレ
イン拡散層の面積が広くなる。
【００６７】本実施例の製造方法は、ＮチャネルＭＯＳ
ＦＥＴの場合について述べてきたが、この製造方法はＰ
チャネルＭＯＳＦＥＴにも応用できる。さらに、Ｃ−Ｍ
ＯＳＦＥＴ，Ｂｉ−ＣＭＯＳＦＥＴにも応用できる。
ＦＥＴの場合について述べてきたが、この製造方法はＰ
チャネルＭＯＳＦＥＴにも応用できる。さらに、Ｃ−Ｍ
ＯＳＦＥＴ，Ｂｉ−ＣＭＯＳＦＥＴにも応用できる。
【００６８】本実施例を適用した半導体集積回路装置の
ＥＳＤに関してして説明する。本実施例の適用例による
半導体集積回路装置は、第１の実施例の適用例に準ず
る。図１１の測定による本実施例のＥＳＤの測定結果
は、図１２（Ａ），（Ｂ）における折線Ｂから明かなよ
うに、本実施例が第１の実施例よりさらにＥＳＤ耐性を
改善していることを示している。
ＥＳＤに関してして説明する。本実施例の適用例による
半導体集積回路装置は、第１の実施例の適用例に準ず
る。図１１の測定による本実施例のＥＳＤの測定結果
は、図１２（Ａ），（Ｂ）における折線Ｂから明かなよ
うに、本実施例が第１の実施例よりさらにＥＳＤ耐性を
改善していることを示している。
【００６９】
【発明の効果】以上説明したように本発明の半導体集積
回路装置は、第１のＭＯＳＦＥＴを含んで構成され外部
装置に直接接続されるバッファー回路と第２のＭＯＳＦ
ＥＴを含む内部回路とからなる半導体集積回路装置にお
いて、第１のＭＯＳＦＥＴのゲート電極および第２のＭ
ＯＳＦＥＴのゲート電極並びにソース・ドレイン拡散層
が低抵抗化され、高速化された半導体集積回路装置とな
る。また、第１のＭＯＳＦＥＴにおけるソース・ドレイ
ン拡散層は、すくなくともゲート電極に隣接する領域が
高抵抗であるため、この半導体集積回路装置のＥＳＤ耐
性は高くなる。
回路装置は、第１のＭＯＳＦＥＴを含んで構成され外部
装置に直接接続されるバッファー回路と第２のＭＯＳＦ
ＥＴを含む内部回路とからなる半導体集積回路装置にお
いて、第１のＭＯＳＦＥＴのゲート電極および第２のＭ
ＯＳＦＥＴのゲート電極並びにソース・ドレイン拡散層
が低抵抗化され、高速化された半導体集積回路装置とな
る。また、第１のＭＯＳＦＥＴにおけるソース・ドレイ
ン拡散層は、すくなくともゲート電極に隣接する領域が
高抵抗であるため、この半導体集積回路装置のＥＳＤ耐
性は高くなる。
【図１】本発明の第１の実施例を説明するための略平面
図，略断面図であり、分図Ｂは分図ＡのＸＹ線での略断
面図である。
図，略断面図であり、分図Ｂは分図ＡのＸＹ線での略断
面図である。
【図２】上記第１の実施例に係わる半導体集積回路装置
の製造方法を説明するための工程順の略断面図である。
の製造方法を説明するための工程順の略断面図である。
【図３】上記第１の実施例に係わる半導体集積回路装置
の製造方法を説明するための工程順の略断面図である。
の製造方法を説明するための工程順の略断面図である。
【図４】上記第１の実施例の第１の応用例を説明するた
めの略断面図である。
めの略断面図である。
【図５】上記第１の実施例の第２の応用例を説明するた
めの略断面図である。
めの略断面図である。
【図６】上記第１の実施例の第３の応用例を説明するた
めの略断面図である。
めの略断面図である。
【図７】本発明の第２の実施例を、その製造方法に沿っ
て、説明するための工程順の略断面図である。
て、説明するための工程順の略断面図である。
【図８】本発明の第３の実施例を説明するための略平面
図，略断面図であり、分図Ｂは分図ＡのＸＹ線での略断
面図である。
図，略断面図であり、分図Ｂは分図ＡのＸＹ線での略断
面図である。
【図９】上記第３の実施例に係わる半導体集積回路装置
の製造方法を説明するための工程順の略断面図である。
の製造方法を説明するための工程順の略断面図である。
【図１０】上記第３の実施例に係わる半導体集積回路装
置の製造方法を説明するための工程順の略断面図であ
る。
置の製造方法を説明するための工程順の略断面図であ
る。
【図１１】出力バッファー回路のＥＳＤの測定をそれぞ
れ説明するための模式的回路図である。
れ説明するための模式的回路図である。
【図１２】本発明の第１の実施例および第３の実施例の
効果をそれぞれ説明するための図であり、本発明の第１
の実施例および第３の実施例を適用した半導体集積回路
装置における出力バッファー回路のＥＳＤの測定結果を
示すグラフである。
効果をそれぞれ説明するための図であり、本発明の第１
の実施例および第３の実施例を適用した半導体集積回路
装置における出力バッファー回路のＥＳＤの測定結果を
示すグラフである。
１０１，２０１，３０１ Ｐ型シリコン基板
１０２，２０２，３０２ フィールド酸化膜
１０３，２０３，３０３ ゲート酸化膜
１０４，１０４ａ，１０４ｂ，２０４，２２４，２２４
ａ，２２４ｂ，３０４ａ，３０４ｂ 多結晶シリコン
膜 １０５，１０５ａ，１０５ｂ，３０５ａ，３０５ｂ
タングステンシリサイド膜 １０６ａ，１０６ｂ，２０６ａ，２０６ｂ，３０６ａ，
３０６ｂ ゲート電極 １０７ａ，１０７ｂ，１０７ｃ，１０７ｄ，２０７ａ，
２０７ｂ，３０７ａ，３０７ｂ Ｎ- 型ソース・ドレ
イン拡散層 １０８，１１０，１１０ａ，２１０，２１８，３０８，
３１０，３１０ａ シリコン酸化膜 １０９，２０９，３０９ スペーサ １１１，２１６，３１１ チタン膜 １１２ａ，１１２ｂ，２１２ａ，２１２ｂ，２１７，２
１７ａ，２１７ｂ，３１２ｂ チタンシリサイド膜 １１３ａ，１１３ｂ，１１３ｃ，１１３ｄ，２１３ａ，
２１３ｂ，３１３ａ，３１３ｂ Ｎ+ 型ソース・ドレ
イン拡散層 １１４，２１４，３１４ 層間絶縁膜 １１５，２１５，３１５，３１５ａ コンタクト孔 １２１，２２１，３２１ バッファー領域 １２２，２２２，３２２ 内部回路領域 １３１，１３２，２３１，３３１，３３２，３３３，３
３４ フォトレジスト膜
ａ，２２４ｂ，３０４ａ，３０４ｂ 多結晶シリコン
膜 １０５，１０５ａ，１０５ｂ，３０５ａ，３０５ｂ
タングステンシリサイド膜 １０６ａ，１０６ｂ，２０６ａ，２０６ｂ，３０６ａ，
３０６ｂ ゲート電極 １０７ａ，１０７ｂ，１０７ｃ，１０７ｄ，２０７ａ，
２０７ｂ，３０７ａ，３０７ｂ Ｎ- 型ソース・ドレ
イン拡散層 １０８，１１０，１１０ａ，２１０，２１８，３０８，
３１０，３１０ａ シリコン酸化膜 １０９，２０９，３０９ スペーサ １１１，２１６，３１１ チタン膜 １１２ａ，１１２ｂ，２１２ａ，２１２ｂ，２１７，２
１７ａ，２１７ｂ，３１２ｂ チタンシリサイド膜 １１３ａ，１１３ｂ，１１３ｃ，１１３ｄ，２１３ａ，
２１３ｂ，３１３ａ，３１３ｂ Ｎ+ 型ソース・ドレ
イン拡散層 １１４，２１４，３１４ 層間絶縁膜 １１５，２１５，３１５，３１５ａ コンタクト孔 １２１，２２１，３２１ バッファー領域 １２２，２２２，３２２ 内部回路領域 １３１，１３２，２３１，３３１，３３２，３３３，３
３４ フォトレジスト膜
Claims (20)
- 【請求項１】 第１のＭＯＳＦＥＴを含み外部装置に直
接に接続されるバッファー回路と第２のＭＯＳＦＥＴを
含む内部回路とからなる半導体集積回路装置において、
前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴ
のゲート電極が第１の金属からなる膜，前記第１の金属
のシリサイド膜，および多結晶シリコン膜と前記第１の
金属のシリサイド膜との積層膜のいずれかによりそれぞ
れ構成され、前記第１および第２のＭＯＳＦＥＴの各々
のゲート電極のそれぞれの側面には絶縁膜からなるスペ
ーサが設けられ、前記第１のＭＯＳＦＥＴのゲート電極
から所定距離離れた領域のソース・ドレイン拡散層の表
面および前記第２のＭＯＳＦＥＴのソース・ドレイン拡
散層の表面に第２の金属のシリサイド膜が設けらたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 前記第１の金属がタングステン，モリブ
デン，あるいはチタンであることを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項３】 前記第２の金属がチタン，コバルト，あ
るいはタンタルであることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項４】 前記バッファー回路が出力バッファー回
路であることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項５】 前記バッファー回路が入力バッファー回
路であることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項６】 前記バッファー回路がＩ／Ｏバッファー
回路であることを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項７】 前記バッファー回路および前記内部回路
がＮチャネルＭＯＳＦＥＴから構成されていることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項８】 前記バッファー回路および前記内部回路
が相補型ＭＯＳＦＥＴから構成されていることを特徴と
する請求項１記載の半導体集積回路装置。 - 【請求項９】 前記バッファー回路および前記内部回路
がＢｉＣＭＯＳから構成されていることを特徴とする請
求項１記載の半導体集積回路装置。 - 【請求項１０】 第１のＭＯＳＦＥＴを含み外部装置に
直接に接続されるバッファー回路と第２のＭＯＳＦＥＴ
を含む内部回路とからなる半導体集積回路装置におい
て、前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦ
ＥＴのゲート電極が第１の金属からなる膜，前記第１の
金属のシリサイド膜，および多結晶シリコン膜と前記第
１の金属のシリサイド膜との積層膜のいずれかにより構
成され、前記第１および第２のＭＯＳＦＥＴの各々のゲ
ート電極の側面には絶縁膜からなるスペーサが設けら
れ、前記第２のＭＯＳＦＥＴのソース・ドレイン拡散層
の表面に第２の金属のシリサイド膜が設けらたことを特
徴とする半導体集積回路装置。 - 【請求項１１】 前記第１の金属がタングステン，モリ
ブデン，あるいはチタンであることを特徴とする請求項
１０記載の半導体集積回路装置。 - 【請求項１２】 前記第２の金属がチタン，コバルト，
あるいはタンタルであることを特徴とする請求項１０記
載の半導体集積回路装置。 - 【請求項１３】 前記バッファー回路が出力バッファー
回路であることを特徴とする請求項１０記載の半導体集
積回路装置。 - 【請求項１４】 前記バッファー回路が入力バッファー
回路であることを特徴とする請求項１０記載の半導体集
積回路装置。 - 【請求項１５】 前記バッファー回路がＩ／Ｏバッファ
ー回路であることを特徴とする請求項１０記載の半導体
集積回路装置。 - 【請求項１６】 前記バッファー回路および前記内部回
路がＮチャネルＭＯＳＦＥＴから構成されていることを
特徴とする請求項１０記載の半導体集積回路装置。 - 【請求項１７】 前記バッファー回路および前記内部回
路が相補型ＭＯＳＦＥＴから構成されていることを特徴
とする請求項１０記載の半導体集積回路装置。 - 【請求項１８】 前記バッファー回路および前記内部回
路がＢｉＣＭＯＳから構成されていることを特徴とする
請求項１０記載の半導体集積回路装置。 - 【請求項１９】 第１のＭＯＳＦＥＴを含み外部装置に
直接に接続するバッファー回路と第２のＭＯＳＦＥＴを
含む内部回路とからなる半導体集積回路装置の製造方法
において、シリコン基板表面に前記バッファー回路形成
領域および前記内部回路形成領域を形成するように選択
的にフィールド絶縁膜を形成し、前記バッファー回路形
成領域および前記内部回路形成領域表面にゲート絶縁膜
を形成する工程と、前記基板表面の全体に第１の金属か
らなる膜，前記第１の金属のシリサイド膜，および多結
晶シリコン膜と前記第１の金属のシリサイド膜との積層
膜のいずれかを形成してパターニングし、前記バッファ
ー回路形成領域および前記内部回路形成領域の各々の表
面に前記第１のＭＯＳＦＥＴのゲート電極および前記第
２のＭＯＳＦＥＴのゲート電極を形成する工程と、前記
第１および前記第２のＭＯＳＦＥＴのゲート電極をマス
クにして前記第１のＭＯＳＦＥＴの低濃度ソース・ドレ
イン拡散層および前記第２のＭＯＳＦＥＴの低濃度ソー
ス・ドレイン拡散層を形成する工程と、前記第１および
前記第２のＭＯＳＦＥＴの各々のゲート電極の側面に第
１の絶縁膜からなるスペーサを形成し、前記第１および
第２のＭＯＳＦＥＴのゲート電極および前記スペーサ直
下以外の前記ゲート絶縁膜を除去する工程と、前記第１
のＭＯＳＦＥＴのゲート電極および少なくともこのゲー
ト電極に隣接する所定領域を第２の絶縁膜により覆う工
程と、前記基板表面の全体に第２の金属からなる膜を形
成し、熱処理により第２の金属のシリサイド膜を形成
し、第２の金属からなる膜を除去する工程と、を有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２０】 前記基板表面の全体に第１の金属から
なる膜，前記第１の金属のシリサイド膜，および多結晶
シリコン膜と前記第１の金属のシリサイド膜との積層膜
のいずれかを形成し、前記基板表面の全体に第３の絶縁
膜を形成してパターニングし、前記バッファー回路形成
領域および前記内部回路形成領域の表面に前記第１のＭ
ＯＳＦＥＴのゲート電極および前記第２のＭＯＳＦＥＴ
のゲート電極を形成する工程を有することを特徴とする
請求項１９記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18674691A JP3775803B2 (ja) | 1990-08-09 | 1991-07-26 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21110990 | 1990-08-09 | ||
| JP2-211109 | 1990-08-09 | ||
| JP2-228688 | 1990-08-29 | ||
| JP22868890 | 1990-08-29 | ||
| JP18674691A JP3775803B2 (ja) | 1990-08-09 | 1991-07-26 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053173A true JPH053173A (ja) | 1993-01-08 |
| JP3775803B2 JP3775803B2 (ja) | 2006-05-17 |
Family
ID=27325791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18674691A Expired - Lifetime JP3775803B2 (ja) | 1990-08-09 | 1991-07-26 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3775803B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6083784A (en) * | 1997-02-12 | 2000-07-04 | Yamaha Corporation | Semiconductor device having MOS transistor |
| KR100364426B1 (ko) * | 2000-04-21 | 2002-12-11 | 주식회사 하이닉스반도체 | 정전 방전 방지장치 |
| US6815775B2 (en) * | 2001-02-02 | 2004-11-09 | Industrial Technology Research Institute | ESD protection design with turn-on restraining method and structures |
| US7494854B2 (en) | 2003-07-17 | 2009-02-24 | Transpacific Ip, Ltd. | Turn-on-efficient bipolar structures for on-chip ESD protection |
| US7565976B2 (en) | 2005-09-29 | 2009-07-28 | Kenji Nakamura | Wet sheet package |
| JP2009177296A (ja) * | 2008-01-22 | 2009-08-06 | Seiko Epson Corp | 出力回路、出力方法、出力回路の製造方法、および電子機器 |
| JP4567112B2 (ja) * | 1999-02-02 | 2010-10-20 | マクロニクス インターナショナル カンパニー リミテッド | 半導体デバイスを形成する方法及びその方法によって製造される半導体デバイス |
| US7863687B2 (en) | 2007-06-05 | 2011-01-04 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
| US8466026B2 (en) | 2009-08-18 | 2013-06-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
-
1991
- 1991-07-26 JP JP18674691A patent/JP3775803B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6083784A (en) * | 1997-02-12 | 2000-07-04 | Yamaha Corporation | Semiconductor device having MOS transistor |
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| USRE43215E1 (en) | 2001-02-02 | 2012-02-28 | Ming-Dou Ker | ESD protection design with turn-on restraining method and structures |
| US7494854B2 (en) | 2003-07-17 | 2009-02-24 | Transpacific Ip, Ltd. | Turn-on-efficient bipolar structures for on-chip ESD protection |
| US7565976B2 (en) | 2005-09-29 | 2009-07-28 | Kenji Nakamura | Wet sheet package |
| US7863687B2 (en) | 2007-06-05 | 2011-01-04 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
| US8115257B2 (en) | 2007-06-05 | 2012-02-14 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
| JP2009177296A (ja) * | 2008-01-22 | 2009-08-06 | Seiko Epson Corp | 出力回路、出力方法、出力回路の製造方法、および電子機器 |
| US8466026B2 (en) | 2009-08-18 | 2013-06-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
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