JP2009177296A - 出力回路、出力方法、出力回路の製造方法、および電子機器 - Google Patents
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Abstract
【課題】 ノイズを発生させ難い出力回路等を提供する。
【解決手段】 出力回路（１０）は、入力ノード（ＩＮ）と、出力ノード（ＯＵＴ）と、入力ノードと出力ノードとの間に配置され、第１のゲート（１３）を有する第１の出力トランジスタ（１２）と、入力ノードと出力ノードとの間に配置され、第２のゲート（１６）を有する第２の出力トランジスタ（１５）と、入力ノードと出力ノードとの間に配置され、第３のゲート（１９）を有する第３の出力トランジスタ（１８）と、を備える。第１のゲート（１３）および第２のゲート（１６）は、第１の方向（ＤＲ１）に、第３のゲート（１９）を介さず、互いに接続される。第２のゲート（１６）および第３のゲート（１９）は、第１の方向とは異なる第２の方向（ＤＲ２）に、第１のゲート（１３）を介さず、互いに接続される。第１のゲート（１３）および第３のゲート（１９）は、第２のゲート（１６）を介して接続される。
【選択図】 図１
【解決手段】 出力回路（１０）は、入力ノード（ＩＮ）と、出力ノード（ＯＵＴ）と、入力ノードと出力ノードとの間に配置され、第１のゲート（１３）を有する第１の出力トランジスタ（１２）と、入力ノードと出力ノードとの間に配置され、第２のゲート（１６）を有する第２の出力トランジスタ（１５）と、入力ノードと出力ノードとの間に配置され、第３のゲート（１９）を有する第３の出力トランジスタ（１８）と、を備える。第１のゲート（１３）および第２のゲート（１６）は、第１の方向（ＤＲ１）に、第３のゲート（１９）を介さず、互いに接続される。第２のゲート（１６）および第３のゲート（１９）は、第１の方向とは異なる第２の方向（ＤＲ２）に、第１のゲート（１３）を介さず、互いに接続される。第１のゲート（１３）および第３のゲート（１９）は、第２のゲート（１６）を介して接続される。
【選択図】 図１
Description
本発明は、出力回路、出力方法、出力回路の製造方法、および電子機器等に関する。
幾つかの電子機器又はそれに含まれる回路（たとえば、サーマルヘッドドライバ）は、出力回路を備えることができる（たとえば、特許文献１、特許文献２）。
特開平０７−１９５７２７号公報（図４）
特開平０６−２１６７３５号公報（図１〜図６、図７）
一般に、電子機器又はそれに含まれる回路（たとえば、サーマルヘッドドライバ、および出力回路）は、ノイズを発生させないことが望ましい。しかしながら、ノイズを発生させ難い回路を設計することは、当業者にとって困難である。
本発明に従う複数の形態のうち少なくとも１つの形態において、ノイズを発生させ難い回路が提供される。当業者は、（必要に応じて、本明細書およびそれに添付される図面（および、場合によって技術常識）を参照することによって、）本発明に従う各形態によって提供される少なくとも１つのさらなる利点を容易に理解することができるであろう。
本発明に従う複数の形態のうち少なくとも１つの形態において、ノイズを発生させ難い回路が提供される。当業者は、（必要に応じて、本明細書およびそれに添付される図面（および、場合によって技術常識）を参照することによって、）本発明に従う各形態によって提供される少なくとも１つのさらなる利点を容易に理解することができるであろう。
以下に、本発明に従う複数の形態を例示する。以下に例示される複数の形態において、添付の図面で示される参照符号は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、参照符号によって不当に限定されないことを留意すべきである。
本発明に従う第１の形態は、出力回路（１０、５０）に関係する。たとえば、出力回路（１０）は、入力ノード（ＩＮ）と、出力ノード（ＯＵＴ）と、入力ノードと出力ノードとの間に配置され、第１のゲート（１３）を有する第１の出力トランジスタ（１２）と、入力ノードと出力ノードとの間に配置され、第２のゲート（１６）を有する第２の出力トランジスタ（１５）と、入力ノードと出力ノードとの間に配置され、第３のゲート（１９）を有する第３の出力トランジスタ（１８）と、を備える。
第１のゲート（１３）および第２のゲート（１６）は、第１の方向（ＤＲ１）に、第３のゲート（１９）を介さず、互いに接続される。第２のゲート（１６）および第３のゲート（１９）は、第１の方向とは異なる第２の方向（ＤＲ２）に、第１のゲート（１３）を介さず、互いに接続される。第１のゲート（１３）および第３のゲート（１９）は、第２のゲート（１６）を介して接続される。
第１のゲート（１３）および第２のゲート（１６）は、第１の方向（ＤＲ１）に、第３のゲート（１９）を介さず、互いに接続される。第２のゲート（１６）および第３のゲート（１９）は、第１の方向とは異なる第２の方向（ＤＲ２）に、第１のゲート（１３）を介さず、互いに接続される。第１のゲート（１３）および第３のゲート（１９）は、第２のゲート（１６）を介して接続される。
第１、第２および第３の出力トランジスタ（１２）（１５）（１８）が、順次にＯＮ乃至ＯＦＦされるので、本発明に従う出力回路（１０）の出力ノード（ＯＵＴ）からの出力信号（２８）は、緩やかな立ち上がり乃至立ち下がりを有する。このように、本発明に従う出力回路（１０）は、サージ電圧の発生を抑制することができ、ノイズを発生させ難い。
本発明に従う第１の形態において、たとえば、第１のゲート（１３）および第２のゲート（１６）は、第１の抵抗器（１４）を介して、接続される。第２のゲート（１６）および第３のゲート（１９）は、第２の抵抗器（１７）を介して、接続される。
第１および第２の抵抗器（１４）（１７）が配置される場合には、本発明に従う出力回路（１０）の出力ノード（ＯＵＴ）からの出力信号（２８）は、より緩やかな立ち上がり乃至立ち下がりを有する。この場合、本発明に従う出力回路（１０）は、ノイズをより発生させ難い。
第１および第２の抵抗器（１４）（１７）が配置される場合には、本発明に従う出力回路（１０）の出力ノード（ＯＵＴ）からの出力信号（２８）は、より緩やかな立ち上がり乃至立ち下がりを有する。この場合、本発明に従う出力回路（１０）は、ノイズをより発生させ難い。
本発明に従う第１の形態において、たとえば、第１の抵抗器（１４）は、第１のゲート（１３）および第２のゲート（１６）を直接に接続する第１の配線（１４）である。第２の抵抗器（１７）は、第２のゲート（１６）および第３のゲート（１９）を直接に接続する第２の配線（１７）である。
第１および第２の配線（１４）（１７）が、第１および第２の抵抗器（１４）（１７）として機能するので、追加的な工程を省略できる。この場合、出力回路（１０）の製造コストは、低い。
第１および第２の配線（１４）（１７）が、第１および第２の抵抗器（１４）（１７）として機能するので、追加的な工程を省略できる。この場合、出力回路（１０）の製造コストは、低い。
本発明に従う第１の形態において、たとえば、第１のゲート（１３）の比抵抗は、第２のゲート（１６）の比抵抗と等しい。第１の配線（１４）の比抵抗は、第１のゲート（１３）の比抵抗、または第２のゲート（１６）の比抵抗より高い。第２のゲート（１６）の比抵抗は、第３のゲート（１９）の比抵抗と等しい。第２の配線（１７）の比抵抗は、第２のゲート（１６）の比抵抗、または第３のゲート（１９）の比抵抗より高い。
本発明に従う第１の形態において、たとえば、第１のゲート（１３）、第２のゲート（１６）、第３のゲート（１９）、第１の配線（１４）、および第２の配線（１７）は、ポリシリコンで形成される。第１のゲート（１３）のポリシリコンに含まれる不純物の濃度は、第２のゲート（１６）のポリシリコンに含まれる不純物の濃度と等しい。第１の配線（１４）のポリシリコンに含まれる不純物の濃度は、第１ゲート（１３）の不純物の濃度、または第２のゲート（１６）の不純物の濃度より低い。第２のゲート（１６）のポリシリコンに含まれる不純物の濃度は、第３のゲート（１９）のポリシリコンに含まれる不純物の濃度と等しい。第２の配線（１７）のポリシリコンに含まれる不純物の濃度は、第２ゲート（１６）の不純物の濃度、または第３のゲート（１９）の不純物の濃度より低い。
このように、不純物注入工程を用いて、第１および第２の抵抗器（１４）（１７）を形成してもよい。
このように、不純物注入工程を用いて、第１および第２の抵抗器（１４）（１７）を形成してもよい。
本発明に従う第１の形態において、たとえば、第１のゲート（１３）に含まれる不純物、第２のゲート（１６）に含まれる不純物、第３のゲート（１９）に含まれる不純物、第１の配線（１４）に含まれる不純物、および第２の配線（１７）に含まれる不純物は、同時に注入された。
１つのフォトマスクを用いて各ゲート（１３）、（１６）、（１９）の領域と各配線（１４）（１７）の領域とに不純物を注入することで、追加的なフォトマスクは、不要となる。この場合、出力回路（１０）の製造コストは、低い。
１つのフォトマスクを用いて各ゲート（１３）、（１６）、（１９）の領域と各配線（１４）（１７）の領域とに不純物を注入することで、追加的なフォトマスクは、不要となる。この場合、出力回路（１０）の製造コストは、低い。
本発明に従う第１の形態において、たとえば、第１のゲート（１３）、第２のゲート（１６）、第３のゲート（１９）、第１の配線（１４）、および第２の配線（１７）は、ポリシリコンで形成される。第１のゲート（１３）、第２のゲート（１６）、および第３のゲート（１９）のポリシリコンは、シリサイド化される。第１の配線（１４）および第２の配線（１７）のポリシリコンは、シリサイド化されない。
このように、シリサイド工程を用いて、第１および第２の抵抗器（１４）（１７）を形成してもよい。
なお、シリサイド工程および不純物注入工程を用いて、第１および第２の抵抗器（１４）（１７）を形成してもよい。
このように、シリサイド工程を用いて、第１および第２の抵抗器（１４）（１７）を形成してもよい。
なお、シリサイド工程および不純物注入工程を用いて、第１および第２の抵抗器（１４）（１７）を形成してもよい。
本発明に従う第１の形態において、たとえば、出力回路（１０）は、入力ノード（ＩＮ）と出力ノード（ＯＵＴ）との間に配置され、第４のゲート（３３、４３）を有する第４の出力トランジスタ（３２、４２）を、さらに備える。
本発明に従う第１の形態において、たとえば、第３のゲート（１９）および第４のゲート（３３）は、第１のゲート（１３）および第２のゲート（１６）を介さず、互いに接続される。第１のゲート（１３）および第４のゲート（３３）は、第２のゲート（１６）および第３のゲート（１９）を介して、接続される。
代替的に、第４のゲート（４３）および第１のゲート（１３）は、第１の方向（ＤＲ１）に、第２のゲート（１６）および第３のゲート（１９）を介さず、互いに接続される。第４のゲート（４３）および第３のゲート（１９）は、第１のゲート（１３）および第２のゲート（１６）を介して、接続される。
代替的に、第４のゲート（４３）および第１のゲート（１３）は、第１の方向（ＤＲ１）に、第２のゲート（１６）および第３のゲート（１９）を介さず、互いに接続される。第４のゲート（４３）および第３のゲート（１９）は、第１のゲート（１３）および第２のゲート（１６）を介して、接続される。
本発明に従う第１の形態において、たとえば、出力回路（５０）は、入力ノード（ＩＮ）と出力ノード（ＯＵＴ）との間に配置される、少なくとも１つの出力トランジスタ（４２）を、さらに備える。
第１の出力トランジスタ（１３）、第２の出力トランジスタ（１６）、第３の出力トランジスタ（１９）、および少なくとも１つの出力トランジスタ（４２）は、第１番目から第Ｎ番目の出力トランジスタ（５２−１、５２−２、５２−３、５２−４）を構成する。Ｎは、４以上の整数である。
第１番目から第Ｎ番目の出力トランジスタの第１番目から第Ｎ番目のゲート（５３−１、５３−２、５３−３、５３−４）は、順次に接続される。第１番目から第Ｎ番目のゲート（５３−１、５３−２、５３−３、５３−４）は、入力ノード（ＩＮ）を介して、入力信号を順次に入力する。
第１番目から第Ｎ番目の出力トランジスタ（５２−１、５２−２、５２−３、５２−４）の第１番目から第Ｎ番目のゲート５３−１、５３−２、５３−３、５３−４）は、順次に直列接続されているので、出力回路（５０）は、ノイズをより発生させ難い。
第１の出力トランジスタ（１３）、第２の出力トランジスタ（１６）、第３の出力トランジスタ（１９）、および少なくとも１つの出力トランジスタ（４２）は、第１番目から第Ｎ番目の出力トランジスタ（５２−１、５２−２、５２−３、５２−４）を構成する。Ｎは、４以上の整数である。
第１番目から第Ｎ番目の出力トランジスタの第１番目から第Ｎ番目のゲート（５３−１、５３−２、５３−３、５３−４）は、順次に接続される。第１番目から第Ｎ番目のゲート（５３−１、５３−２、５３−３、５３−４）は、入力ノード（ＩＮ）を介して、入力信号を順次に入力する。
第１番目から第Ｎ番目の出力トランジスタ（５２−１、５２−２、５２−３、５２−４）の第１番目から第Ｎ番目のゲート５３−１、５３−２、５３−３、５３−４）は、順次に直列接続されているので、出力回路（５０）は、ノイズをより発生させ難い。
本発明に従う第１の形態において、たとえば、出力回路（１０、５０）は、論理演算回路を、さらに備える。
論理演算回路は、複数のトランジスタを含む。複数のトランジスタの中の１つのトランジスタは、入力ノード（ＩＮ）と直接に接続される。１つのトランジスタの能力は、複数のトランジスタの中の他のトランジスタの能力より低く、１つのトランジスタの導電型は、他のトランジスタの伝導型と同じである。
出力回路（１０、５０）の出力トランジスタを駆動する論理演算回路の１つのトランジスタの能力が絞られているので、出力回路（１０、５０）は、ノイズをより一層発生させ難い。
論理演算回路は、複数のトランジスタを含む。複数のトランジスタの中の１つのトランジスタは、入力ノード（ＩＮ）と直接に接続される。１つのトランジスタの能力は、複数のトランジスタの中の他のトランジスタの能力より低く、１つのトランジスタの導電型は、他のトランジスタの伝導型と同じである。
出力回路（１０、５０）の出力トランジスタを駆動する論理演算回路の１つのトランジスタの能力が絞られているので、出力回路（１０、５０）は、ノイズをより一層発生させ難い。
本発明に従う第１の形態において、出力回路（１０、５０）は、たとえば、サーマルヘッドドライバ、サーマルヘッド、電子機器、および、印刷システムに適用することができる。
したがって、サーマルヘッドドライバ、サーマルヘッド、電子機器、および、印刷システムは、ノイズを発生させ難い。
したがって、サーマルヘッドドライバ、サーマルヘッド、電子機器、および、印刷システムは、ノイズを発生させ難い。
本発明に従う第１の形態は、以下に述べる本発明に従う第２の形態に適用することができる。
本発明に従う第１の形態において、たとえば、第１の出力トランジスタ（１２）、第２の出力トランジスタ（１５）および第３の出力トランジスタ（１８）は、出力トランジスタ部（１８２）を形成する。第１のゲート（１３）、第２のゲート（１６）および第３のゲート（１９）は、ゲート部（１８３）を形成する。ゲート部（１８３）を形成する層の第１の比抵抗（１８４）は、出力トランジスタ部が形成される領域以外の領域（１８９）に形成されるトランジスタ（１８６）のゲート（１８７）を形成する層の第２の比抵抗（１８８）より高い。
本発明に従う第１の形態において、たとえば、第１の出力トランジスタ（１２）、第２の出力トランジスタ（１５）および第３の出力トランジスタ（１８）は、出力トランジスタ部（１８２）を形成する。第１のゲート（１３）、第２のゲート（１６）および第３のゲート（１９）は、ゲート部（１８３）を形成する。ゲート部（１８３）を形成する層の第１の比抵抗（１８４）は、出力トランジスタ部が形成される領域以外の領域（１８９）に形成されるトランジスタ（１８６）のゲート（１８７）を形成する層の第２の比抵抗（１８８）より高い。
本発明に従う第２の形態は、出力回路（１８０）に関係する。たとえば、出力回路（１８０）は、出力トランジスタ領域（１８５）に形成され、ゲート部（１８３）を有する出力トランジスタ部（１８２）を、備える。ゲート部（１８３）を形成する層の第１の比抵抗（１８４）は、出力トランジスタ領域以外の領域（１８９）に形成されるトランジスタ（１８６）のゲート（１８７）を形成する層の第２の比抵抗（１８８）より高い。
出力トランジスタ部（１８２）のゲート部（１８３）の第１の比抵抗（１８４）が高く設定されるので、本発明に従う出力回路（１８０）の出力トランジスタ部（１８２）からの出力信号（１９８）は、緩やかな立ち上がり乃至立ち下がりを有する。このように、本発明に従う出力回路（１８０）は、サージ電圧の発生を抑制することができ、ノイズを発生させ難い。
出力トランジスタ部（１８２）のゲート部（１８３）の第１の比抵抗（１８４）が高く設定されるので、本発明に従う出力回路（１８０）の出力トランジスタ部（１８２）からの出力信号（１９８）は、緩やかな立ち上がり乃至立ち下がりを有する。このように、本発明に従う出力回路（１８０）は、サージ電圧の発生を抑制することができ、ノイズを発生させ難い。
本発明に従う第２の形態において、たとえば、第１の比抵抗は、ゲート部（１８３）そのものの比抵抗、または、ゲート部と直接に接続される配線の比抵抗である。第２の比抵抗は、ゲート（１８７）そのものの比抵抗、または、ゲートと直接に接続される配線の比抵抗である。
本発明に従う第２の形態において、たとえば、ゲート部（１８３）を形成する層、および出力トランジスタ領域以外の領域に形成されるトランジスタのゲート（１８７）を形成する層は、ポリシリコンで形成される。ゲート部（１８３）を形成する層のポリシリコンは、シリサイド化されない。
このように、シリサイド工程を用いて、ゲート部（１８３）を高抵抗化してもよい。
なお、不純物注入工程を用いて、ゲート部（１８３）を高抵抗化してもよい。
このように、シリサイド工程を用いて、ゲート部（１８３）を高抵抗化してもよい。
なお、不純物注入工程を用いて、ゲート部（１８３）を高抵抗化してもよい。
本発明に従う第２の形態は、本発明に従う第１の形態に適用することができる。
本発明に従う第２の形態において、たとえば、第１の比抵抗に対応するゲート部と直接に接続される配線の比抵抗は、第１の比抵抗に対応するゲート部（１８３）そのものの比抵抗より高い。
本発明に従う第２の形態を第１の形態に適用することで、本発明に従う出力回路（１８０）は、ノイズをより発生させ難い。
本発明に従う第２の形態において、たとえば、第１の比抵抗に対応するゲート部と直接に接続される配線の比抵抗は、第１の比抵抗に対応するゲート部（１８３）そのものの比抵抗より高い。
本発明に従う第２の形態を第１の形態に適用することで、本発明に従う出力回路（１８０）は、ノイズをより発生させ難い。
本発明に従う第２の形態は、本発明に従う第１の形態に適用することができる。
本発明に従う第２の形態において、たとえば、出力トランジスタ部（１８２）は、入力ノード（ＩＮ）と、出力ノード（ＯＵＴ）と、入力ノードと出力ノードとの間に配置され、第１のゲート（１３）を有する第１の出力トランジスタ（１２）と、入力ノードと出力ノードとの間に配置され、第２のゲート（１６）を有する第２の出力トランジスタ（１５）と、を含む。
本発明に従う第２の形態において、たとえば、出力トランジスタ部（１８２）は、入力ノード（ＩＮ）と、出力ノード（ＯＵＴ）と、入力ノードと出力ノードとの間に配置され、第１のゲート（１３）を有する第１の出力トランジスタ（１２）と、入力ノードと出力ノードとの間に配置され、第２のゲート（１６）を有する第２の出力トランジスタ（１５）と、を含む。
本発明に従う第２の形態は、本発明に従う第１の形態に適用することができる。
本発明に従う第２の形態において、たとえば、出力トランジスタ部（１８２）は、入力ノードと出力ノードとの間に配置され、第３のゲート（１９）を有する第３の出力トランジスタ（１８）を、さらに含む。
本発明に従う第２の形態において、たとえば、出力トランジスタ部（１８２）は、入力ノードと出力ノードとの間に配置され、第３のゲート（１９）を有する第３の出力トランジスタ（１８）を、さらに含む。
本発明に従う第３の形態は、出力方法に関係する。たとえば、出力方法は、第１の出力トランジスタ（１２）の第１のゲート（１３）において、入力信号を入力ノード（ＩＮ）から入力すること、入力信号に応じて第１の出力信号を出力ノード（ＯＵＴ）において出力するように、第１の出力トランジスタ（１２）を動作させること、第２の出力トランジスタ（１５）の第２のゲート（１６）であって、第１のゲート（１３）と第１の配線（１４）を介して直接に接続される第２のゲート（１９）において、入力信号を第１の配線（１４）を介して入力すること、第２のゲート（１６）に入力され、遅延した入力信号に応じて第２の出力信号を出力ノード（ＯＵＴ）において出力するように、第２の出力トランジスタ（１５）を動作させること、第３の出力トランジスタ（１８）の第３のゲート（１９）であって、第２のゲート（１６）と第２の配線（１７）を介して直接に接続される第３のゲート（１９）において、入力信号を第１の配線（１４）および第２の配線（１７）を介して入力すること、および
第３のゲート（１９）に入力され、さらに遅延した入力信号に応じて第３の出力信号を出力ノード（ＯＵＴ）において出力するように、第３の出力トランジスタ（１８）を動作させること、を含む。
本発明に従う出力方法は、ノイズを発生させ難い。
第３のゲート（１９）に入力され、さらに遅延した入力信号に応じて第３の出力信号を出力ノード（ＯＵＴ）において出力するように、第３の出力トランジスタ（１８）を動作させること、を含む。
本発明に従う出力方法は、ノイズを発生させ難い。
本発明に従う第４の形態は、出力方法に関係する。たとえば、出力方法は、入力ノード（ＩＮ）において、入力信号を準備すること、および出力トランジスタ部（１８２）のゲート部（１８３）に入力され、遅延した入力信号に応じて出力信号を出力ノード（ＯＵＴ）において出力するように、出力トランジスタ部（１８２）を動作させること、を含む。ゲート部（１８３）を形成する層の第１の比抵抗は、入力信号の生成に関連するトランジスタ（１８６）のゲート（１８７）を形成する層の第２の比抵抗より高い。
本発明に従う出力方法は、ノイズを発生させ難い。
本発明に従う出力方法は、ノイズを発生させ難い。
本発明に従う第５の形態は、出力回路（１０）の製造方法に関係する。たとえば、出力回路（１０）は、第１のゲート（１３）を有する第１の出力トランジスタ（１２）と、第１のゲート（１３）と第１の配線（１４）を介して直接に接続される第２のゲート（１６）を有する第２の出力トランジスタ（１５）と、第２のゲート（１６）と第２の配線（１７）を介して直接に接続される第３のゲート（１９）を有する第３の出力トランジスタ（１８）と、を備える。
出力回路（１０）の製造方法は、第１のゲート（１３）、第２のゲート（１６）、第３のゲート（１９）、第１の配線（１４）、および第２の配線（１７）の領域を、ポリシリコンで同時に形成すること、および、第１のゲート（１３）、第２のゲート（１６）、第３のゲート（１９）、第１の配線（１４）、および第２の配線（１７）の領域に、不純物を注入すること、を含む。
第１の配線（１４）のポリシリコンに含まれる不純物の濃度は、第１のゲート（１３）のポリシリコンに含まれる不純物の濃度、または第２のゲート（１６）のポリシリコンに含まれる不純物の濃度より低い。第２の配線（１７）のポリシリコンに含まれる不純物の濃度は、第２のゲート（１６）のポリシリコンに含まれる不純物の濃度、または第３のゲート（１９）のポリシリコンに含まれる不純物の濃度より低い。
本発明に従う製造方法によって製造される出力回路（１０）は、ノイズを発生させ難い。
出力回路（１０）の製造方法は、第１のゲート（１３）、第２のゲート（１６）、第３のゲート（１９）、第１の配線（１４）、および第２の配線（１７）の領域を、ポリシリコンで同時に形成すること、および、第１のゲート（１３）、第２のゲート（１６）、第３のゲート（１９）、第１の配線（１４）、および第２の配線（１７）の領域に、不純物を注入すること、を含む。
第１の配線（１４）のポリシリコンに含まれる不純物の濃度は、第１のゲート（１３）のポリシリコンに含まれる不純物の濃度、または第２のゲート（１６）のポリシリコンに含まれる不純物の濃度より低い。第２の配線（１７）のポリシリコンに含まれる不純物の濃度は、第２のゲート（１６）のポリシリコンに含まれる不純物の濃度、または第３のゲート（１９）のポリシリコンに含まれる不純物の濃度より低い。
本発明に従う製造方法によって製造される出力回路（１０）は、ノイズを発生させ難い。
本発明に従う第５の形態において、たとえば、第１のゲート（１３）、第２のゲート（１６）、第３のゲート（１９）、第１の配線（１４）、および第２の配線（１７）の領域に、不純物を注入することは、第１の配線（１４）および第２の配線（１７）の領域の一部をマスクして、第１の配線（１４）および第２の配線（１７）の領域の残部に不純物を注入することを含む。
１つのフォトマスクを用いて各ゲート（１３）、（１６）、（１９）の領域と各配線（１４）（１７）の領域とに不純物を注入することで、追加的なフォトマスクは、不要となる。
１つのフォトマスクを用いて各ゲート（１３）、（１６）、（１９）の領域と各配線（１４）（１７）の領域とに不純物を注入することで、追加的なフォトマスクは、不要となる。
本発明に従う第６の形態は、出力回路（１８０）の製造方法に関係する。たとえば、出力回路（１８０）の製造方法は、入力信号の生成に関連するトランジスタ（１８６）のゲート（１８７）、および、出力トランジスタ部（１８２）のゲート部（１８３）をポリシリコンで形成すること、および、ゲート部（１８３）をマスクして、ゲート（１８７）をシリサイド化すること、を含む。
本発明に従う製造方法によって製造される出力回路（１８０）は、ノイズを発生させ難い。
本発明に従う製造方法によって製造される出力回路（１８０）は、ノイズを発生させ難い。
当業者は、上述した本発明に従う各形態が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態に加えることができる。代替的に、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態を構成する少なくとも１つの要素に組み替えることができる。
以下に、添付の図面を参照しながら、本発明に従う複数の実施形態を説明する。以下に説明する各実施形態は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に説明される各実施形態によって不当に限定されないことを留意すべきである。
１． 出力回路
１．１ 出力回路の構成
図１は、本発明に従う出力回路の概略ブロック図を示す。
図１に示される出力回路１０は、入力ノード（ＩＮ）と、出力ノード（ＯＵＴ）と、入力ノードと出力ノードとの間に配置される第１、第２および第３の出力トランジスタ１２、１５、１８と、を備える。好ましくは、出力回路１０は、第１および第２の抵抗器１４、１７を備える。
また、出力回路１０は、図１に示されない更なる出力トランジスタを備えてもよい（たとえば、図３、図４、図５、図７、図８、図９）。さらに、出力ノード（ＯＵＴ）は、たとえば、図１に示されないサーマル抵抗素子（広義には発熱素子、発熱抵抗体）、有機ＬＥＤ（広義には発光素子）等に接続される。
１．１ 出力回路の構成
図１は、本発明に従う出力回路の概略ブロック図を示す。
図１に示される出力回路１０は、入力ノード（ＩＮ）と、出力ノード（ＯＵＴ）と、入力ノードと出力ノードとの間に配置される第１、第２および第３の出力トランジスタ１２、１５、１８と、を備える。好ましくは、出力回路１０は、第１および第２の抵抗器１４、１７を備える。
また、出力回路１０は、図１に示されない更なる出力トランジスタを備えてもよい（たとえば、図３、図４、図５、図７、図８、図９）。さらに、出力ノード（ＯＵＴ）は、たとえば、図１に示されないサーマル抵抗素子（広義には発熱素子、発熱抵抗体）、有機ＬＥＤ（広義には発光素子）等に接続される。
第１の出力トランジスタ１２は、第１のゲート１３を有する。第１のゲート１３は、入力ノード（ＩＮ）に直接に接続される。また、第１の出力トランジスタ１２は、ソースおよびドレインを備え、ソースまたはドレインが、出力ノード（ＯＵＴ）に直接に接続される。なお、第１のゲート１３は、入力ノード（ＩＮ）に、図１に示されない抵抗器を介して接続されてもよい。
第２の出力トランジスタ１５は、第２のゲート１６を有する。第２のゲート１６は、入力ノード（ＩＮ）に、第１のゲート１３を介して接続される。また、第２の出力トランジスタ１５は、ソースおよびドレインを備え、ソースまたはドレインが、出力ノード（ＯＵＴ）に直接に接続される。好ましくは、第２のゲート１６は、第１の抵抗器１４を介して第１のゲート１３に接続される。
第３の出力トランジスタ１８は、第３のゲート１９を有する。第３のゲート１９は、入力ノード（ＩＮ）に、第１および第２のゲート１３、１６を介して接続される。また、第３の出力トランジスタ１６は、ソースおよびドレインを備え、ソースまたはドレインが、出力ノード（ＯＵＴ）に直接に接続される。好ましくは、第３のゲート１９は、第２の抵抗器１７を介して第２のゲート１６に接続される。
図１に示されるように、第１および第２のゲート１３、１６は、第１の方向（ＤＲ１）に、第３のゲート１９を介さず、互いに接続される。また、第２および第３のゲート１６、１９は、第１の方向とは異なる第２の方向（ＤＲ２）に、第１のゲート１３を介さず、互いに接続される。第１および第３のゲート１３、１９は、第２のゲート１６を介して接続される。このように、第１、第２および第３のゲート１３、１６、１９は、順次に直列接続されている。したがって、出力ノード（ＯＵＴ）は、図２に示されるような特性を有する。なお、図１において、入力ノードに、入力信号（たとえば、図１に示されない論理回路からの信号）が入力され、第３のゲート１９は、入力信号の最終端である。
図２は、図１に示される出力回路１０の動作を理解するためのタイミング図を示す。
図２において、符号ＩＮ（１３）、１６、１９、ＯＵＴは、それぞれ、入力信号（第１のゲート１３に入力される信号）、第２のゲート１６に入力される信号、第３のゲート１９に入力される信号、および、出力ノードにおける信号（出力信号）を表す。
図２において、符号ＩＮ（１３）、１６、１９、ＯＵＴは、それぞれ、入力信号（第１のゲート１３に入力される信号）、第２のゲート１６に入力される信号、第３のゲート１９に入力される信号、および、出力ノードにおける信号（出力信号）を表す。
図２に示されるように、入力信号は、たとえば、ＨＩＧＨ側の駆動パルス（矢印２２）を有する。また、図２において、第１のゲート１３に入力される信号は、入力信号とほぼ同じであると想定する。ＨＩＧＨ側の駆動パルス（矢印２２）により、第１の出力トランジスタ１２は、たとえば、ＯＮされて、たとえば、出力ノード（ＯＵＴ）の電圧を低くする。第１および第２のゲート１３、１６は、順次に直列接続されているので、第２のゲート１６に入力される信号は、入力信号（第１のゲート１３に入力される信号）に対して、遅延量ｄ１を有する。なお、遅延量ｄ１は、抵抗成分と容量成分とで決定される時定数に依存し、抵抗低分は、第１のゲート１３と第２のゲート１６との間の配線１４の抵抗、第２のゲート１６の抵抗等を含み、容量成分は、第２のゲート１６の容量、配線１４の浮遊容量等を含む。第１の抵抗器１４が、第１のゲート１３と第２のゲート１６との間に配置される場合、第１の抵抗器１４の抵抗は、配線１４の抵抗に含まれ、遅延量ｄ１は、長くなる。
第２のゲート１６に入力される信号は、遅延量ｄ１を有する駆動パルス（矢印２４）を有する。駆動パルス（矢印２４）により、第２の出力トランジスタ１５は、ＯＮされて、第１の出力トランジスタ１２とともに、出力ノード（ＯＵＴ）の電圧を低くする。第１、第２および第３のゲート１３、１６、１９は、順次に直列接続されているので、第３のゲート１９に入力される信号は、入力信号（第１のゲート１３に入力される信号）に対して、更なる遅延量ｄ２（総遅延量ｄ１＋ｄ２）を有する。なお、更なる遅延量ｄ２は、抵抗成分と容量成分とで決定される時定数に依存し、抵抗低分は、第２のゲート１６と第３のゲート１９との間の配線１７の抵抗、第３のゲート１９の抵抗等を含み、容量成分は、第３のゲート１９の容量、配線１７の浮遊容量等を含む。第２の抵抗器１７が、第２のゲート１６と第３のゲート１９との間に配置される場合、第２の抵抗器１７の抵抗は、配線１７の抵抗に含まれ、更なる遅延量ｄ２は、長くなる。
第３のゲート１９に入力される信号は、更なる遅延量ｄ２を有する駆動パルス（矢印２６）を有する。駆動パルス（矢印２６）により、第３の出力トランジスタ１８は、ＯＮされて、第１および第２の出力トランジスタ１２、１５とともに、出力ノード（ＯＵＴ）の電圧を低くする。このように、第１、第２および第３の出力トランジスタ１２、１５、１８は、順次にＯＮされる。したがって、出力ノード（ＯＵＴ）からの出力信号は、矢印２８および実線で示されるような立ち下がりを有する。
ところで、従来の出力回路は、たとえば、特許文献１（特開平０７−１９５７２７号公報）の図４に開示される。従来の出力回路は、１つの出力ノードに対して１つの出力トランジスタを有するので、出力ノードからの出力信号は、たとえば、図２の矢印２９および破線で示されるような立ち下がりを有する。図２に示されるように、本発明に従う出力回路１０の出力ノード（ＯＵＴ）からの出力信号（２８）は、従来の出力回路（１つの出力トランジスタ）の出力ノード（ＯＵＴ）からの出力信号（２９）と比べて、緩やかな立ち下がりを有する。同様に、第１、第２および第３の出力トランジスタ１２、１５、１８が、順次にＯＦＦされるので、本発明に従う出力回路１０の出力ノード（ＯＵＴ）からの出力信号（２８）は、緩やかな立ち上がりを有する。このように、本発明に従う出力回路１０は、サージ電圧の発生を抑制することができ、ノイズを発生させ難い。
第１および第２の抵抗器１４、１７が配置される場合には、本発明に従う出力回路１０の出力ノード（ＯＵＴ）からの出力信号（２８）は、より緩やかな立ち上がり乃至立ち下がりを有する。この場合、本発明に従う出力回路１０は、ノイズをより発生させ難い。
なお、第１、第２および第３のゲート１３、１６、１９は、抵抗成分を有する。したがって、第１および第２の抵抗器１４、１７が配置される場合とは、各抵抗器１４、１７の抵抗成分が、各ゲート１３、１６、１９の抵抗成分に対して有意義である場合である。言い換えれば、各ゲート１３、１６、１９の間を単に配線する金属（たとえば、不純物が含まれるポリシリコンを含む）線などは、第１または第２の抵抗器１４、１７として機能しない。
なお、第１、第２および第３のゲート１３、１６、１９は、抵抗成分を有する。したがって、第１および第２の抵抗器１４、１７が配置される場合とは、各抵抗器１４、１７の抵抗成分が、各ゲート１３、１６、１９の抵抗成分に対して有意義である場合である。言い換えれば、各ゲート１３、１６、１９の間を単に配線する金属（たとえば、不純物が含まれるポリシリコンを含む）線などは、第１または第２の抵抗器１４、１７として機能しない。
１．２ 出力回路の構成の変更例
図３は、図１に示される本発明に従う出力回路の変形例を示す。
図３に示される出力回路１０は、入力ノード（ＩＮ）と出力ノード（ＯＵＴ）との間に配置される第４の出力トランジスタ３２を、さらに備える。好ましくは、出力回路１０は、第３の抵抗器３４を備える。また、出力回路１０は、図３に示されない更なる出力トランジスタを備えてもよい（たとえば、図５、図７、図８、図９）。
第４の出力トランジスタ３２は、第４のゲート３３を有する。第４のゲート３３は、入力ノード（ＩＮ）に、第１、第２および第３のゲート１３、１６、１９を介して接続される。また、第４の出力トランジスタ３２は、ソースおよびドレインを備え、ソースまたはドレインが、出力ノード（ＯＵＴ）に直接に接続される。好ましくは、第４のゲート３３は、第３の抵抗器３４を介して第３のゲート１９に接続される。
図３は、図１に示される本発明に従う出力回路の変形例を示す。
図３に示される出力回路１０は、入力ノード（ＩＮ）と出力ノード（ＯＵＴ）との間に配置される第４の出力トランジスタ３２を、さらに備える。好ましくは、出力回路１０は、第３の抵抗器３４を備える。また、出力回路１０は、図３に示されない更なる出力トランジスタを備えてもよい（たとえば、図５、図７、図８、図９）。
第４の出力トランジスタ３２は、第４のゲート３３を有する。第４のゲート３３は、入力ノード（ＩＮ）に、第１、第２および第３のゲート１３、１６、１９を介して接続される。また、第４の出力トランジスタ３２は、ソースおよびドレインを備え、ソースまたはドレインが、出力ノード（ＯＵＴ）に直接に接続される。好ましくは、第４のゲート３３は、第３の抵抗器３４を介して第３のゲート１９に接続される。
図３に示されるように、第３および第４のゲート１９、３３は、第１の方向（ＤＲ１）に、第１および第２のゲート１３、１６を介さず、互いに接続される。このように、第１、第２、第３および第４のゲート１３、１６、１９、３３は、順次に直列接続されている。なお、図３において、第４のゲート３３は、入力信号の最終端である。
図３に示される出力回路１０の４つのトランジスタ１２、１５、１８、３２のトータルな能力（電流駆動能力）が、図１に示される出力回路１０の３つのトランジスタ１２、１５、１８のトータルな能力と等しい場合、言い換えれば、図３に示される出力回路１０の各トランジスタ１２、１５、１８、３２の能力を低くすることができる場合、図３に示される出力回路１０は、ノイズをより発生させ難い。
図３に示される出力回路１０の４つのトランジスタ１２、１５、１８、３２のトータルな能力（電流駆動能力）が、図１に示される出力回路１０の３つのトランジスタ１２、１５、１８のトータルな能力と等しい場合、言い換えれば、図３に示される出力回路１０の各トランジスタ１２、１５、１８、３２の能力を低くすることができる場合、図３に示される出力回路１０は、ノイズをより発生させ難い。
図４は、図１に示される本発明に従う出力回路のもう１つの変形例を示す。
図４に示される出力回路１０は、入力ノード（ＩＮ）と出力ノード（ＯＵＴ）との間に配置される第４の出力トランジスタ４２を、さらに備える。好ましくは、出力回路１０は、第３の抵抗器４４を備える。また、出力回路１０は、図４に示されない更なる出力トランジスタを備えてもよい（たとえば、図５、図７、図８、図９）。
第４の出力トランジスタ４２は、第４のゲート４３を有する。第４のゲート３３は、入力ノード（ＩＮ）に直接に接続される。また、第４の出力トランジスタ４２は、ソースおよびドレインを備え、ソースまたはドレインが、出力ノード（ＯＵＴ）に直接に接続される。好ましくは、第４のゲート３３は、第４の抵抗器４４を介して第１のゲート１３に接続される。
図４に示される出力回路１０は、入力ノード（ＩＮ）と出力ノード（ＯＵＴ）との間に配置される第４の出力トランジスタ４２を、さらに備える。好ましくは、出力回路１０は、第３の抵抗器４４を備える。また、出力回路１０は、図４に示されない更なる出力トランジスタを備えてもよい（たとえば、図５、図７、図８、図９）。
第４の出力トランジスタ４２は、第４のゲート４３を有する。第４のゲート３３は、入力ノード（ＩＮ）に直接に接続される。また、第４の出力トランジスタ４２は、ソースおよびドレインを備え、ソースまたはドレインが、出力ノード（ＯＵＴ）に直接に接続される。好ましくは、第４のゲート３３は、第４の抵抗器４４を介して第１のゲート１３に接続される。
図４に示されるように、第４および第１のゲート４３、１３は、第１の方向（ＤＲ１）に、第２および第３のゲート１６、１９を介さず、互いに接続される。このように、第４、第１、第２、および第３のゲート４３、１３、１６、１９は、順次に直列接続されている。
図４に示される出力回路１０の４つのトランジスタ４２、１２、１５、１８、３３のトータルな能力が、図１に示される出力回路１０の３つのトランジスタ１２、１５、１８のトータルな能力と等しい場合、図４に示される出力回路１０は、ノイズをより発生させ難い。
図４に示される出力回路１０の４つのトランジスタ４２、１２、１５、１８、３３のトータルな能力が、図１に示される出力回路１０の３つのトランジスタ１２、１５、１８のトータルな能力と等しい場合、図４に示される出力回路１０は、ノイズをより発生させ難い。
１．３ 出力回路の第１の実施形態
図５は、本発明に従う出力回路の具体例を示す。
図５に示される出力回路５０は、入力ノード（ＩＮ）と、出力ノード（ＯＵＴ）と、入力ノードと出力ノードとの間に配置される第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９と、を備える。好ましくは、出力回路５０は、隣接する２つの出力トランジスタの間に、第１番目から第８番目の抵抗器５４−１、・・・、５４−９を備える。また、出力回路５０は、図５に示されない更なる出力トランジスタを備えてもよい。代替的に、出力回路５０は、幾つかの出力トランジスタを省略してもよい。
図５は、本発明に従う出力回路の具体例を示す。
図５に示される出力回路５０は、入力ノード（ＩＮ）と、出力ノード（ＯＵＴ）と、入力ノードと出力ノードとの間に配置される第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９と、を備える。好ましくは、出力回路５０は、隣接する２つの出力トランジスタの間に、第１番目から第８番目の抵抗器５４−１、・・・、５４−９を備える。また、出力回路５０は、図５に示されない更なる出力トランジスタを備えてもよい。代替的に、出力回路５０は、幾つかの出力トランジスタを省略してもよい。
図５に示される出力回路５０は、図１（または図３、または図４）に示される出力回路１０の構成を含む。たとえば、図１に示される第１、第２および第３の出力トランジスタ１２、１５、１８は、それぞれ、図５に示される第２番目、第３番目、および第４番目の出力トランジスタ５２−２、５２−３、５２−４に対応する。図１に示される第１、第２および第３の出力トランジスタ１２、１５、１８は、それぞれ、図５に示される第７番目、第８番目、および第９番目の出力トランジスタ５２−７、５２−８、５２−９に対応する。図３に示される第１、第２、第３および第４の出力トランジスタ１２、１５、１８、３２は、それぞれ、図５に示される第６番目、第７番目、第８番目、および第９番目の出力トランジスタ５２−６、５２−７、５２−８、５２−９に対応する。図４に示される第４、第１、第２、および第３の出力トランジスタ４２、１２、１５、１８は、それぞれ、図５に示される第１番目、第２番目、第３番目、および第４番目の出力トランジスタ５２−１、５２−２、５２−３、５２−４に対応する。
図５において、第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９のそれぞれは、Ｎ型のトランジスタである。なお、出力回路５０の目的に応じて、Ｎ型のトランジスタは、Ｐ型のトランジスタであってもよい。第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９のソースＳは、たとえば、接地電源電圧ＧＮＤに接続される。第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９のドレインＤは、出力回路５０の出力ノード（ＯＵＴ）を形成し、抵抗素子５６を介して電源電圧ＶＨに接続される。第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９の第１番目から第９番目のゲート５３−１、・・・、５３−９は、順次に直列接続されているので、出力回路５０は、ノイズをより発生させ難い。第１番目から第８番目の抵抗器５４−１、・・・、５４−９が配置される場合には、出力回路５０は、ノイズをより発生させ難い。
図６は、図５に示される第１番目から第９番目のゲート５３−１、・・・、５３−９の配置例を示す。
図６に示される例において、破線で囲まれた領域は、第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９のソースＳを表す。各ゲートＧで囲まれた領域は、各出力トランジスタのドレインＤを表す。第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９のドレインＤは、図６に示されない配線を介して出力ノード（ＯＵＴ）に接続される。第１番目のゲート５３−１は、配線を介して入力ノード（ＩＮ）に接続される。
図６に示される例において、破線で囲まれた領域は、第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９のソースＳを表す。各ゲートＧで囲まれた領域は、各出力トランジスタのドレインＤを表す。第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９のドレインＤは、図６に示されない配線を介して出力ノード（ＯＵＴ）に接続される。第１番目のゲート５３−１は、配線を介して入力ノード（ＩＮ）に接続される。
図６に示されるように、第１番目および第２番目のゲート５３−１、５３−２は、第１の方向（ＤＲ１）に、第１番目の配線５４−１を介して、互いに接続される。図６に示される例において、第１の方向は、入力ノード（ＩＮ）および出力ノード（ＯＵＴ）が配置される方向である。第２番目および第３番目のゲート５３−２、５３−３は、第１の方向（ＤＲ１）に、第２番目の配線５４−２を介して、互いに接続される。第３番目および第４番目のゲート５３−３、５３−４は、第２の方向（ＤＲ２）に、第３番目の配線５４−３を介して、互いに接続される。図６に示される例において、第２の方向（ＤＲ２）は、第１の方向（ＤＲ１）と垂直な方向である。第４番目および第５番目のゲート５３−４、５３−５は、第２の方向（ＤＲ２）に、第４番目の配線５４−４を介して、互いに接続される。第５番目および第６番目のゲート５３−５、５３−６は、第１の方向（ＤＲ１）に、第５番目の配線５４−５を介して、互いに接続される。第６番目および第７番目のゲート５３−６、５３−７は、第１の方向（ＤＲ１）に、第６番目の配線５４−６を介して、互いに接続される。第７番目および第８番目のゲート５３−７、５３−８は、第２の方向（ＤＲ２）に、第７番目の配線５４−７を介して、互いに接続される。第８番目および第９番目のゲート５３−８、５３−９は、第１の方向（ＤＲ１）に、第８番目の配線５４−８を介して、互いに接続される。
図７、図８、図９、図１０および図１１は、図５に示される出力回路５０の変形例を示す。
図７および図８に示されるように、第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９の第１番目から第９番目のゲート５３−１、・・・、５３−９は、順次に直列接続されている。また、図９に示されるように、ゲートの一部が、順次に直列接続されてもよい。さらに、図１０に示されるように、１つの出力トランジスタを、互いに直列接続された複数（２つ）の出力トランジスタに変更してもよい。代替的に、図１１に示されるように、複数（２つ）の出力トランジスタを、互いに直列接続された複数（２つ）の出力トランジスタに変更してもよい。
図７および図８に示されるように、第１番目から第９番目の出力トランジスタ５２−１、・・・、５２−９の第１番目から第９番目のゲート５３−１、・・・、５３−９は、順次に直列接続されている。また、図９に示されるように、ゲートの一部が、順次に直列接続されてもよい。さらに、図１０に示されるように、１つの出力トランジスタを、互いに直列接続された複数（２つ）の出力トランジスタに変更してもよい。代替的に、図１１に示されるように、複数（２つ）の出力トランジスタを、互いに直列接続された複数（２つ）の出力トランジスタに変更してもよい。
図５において、出力回路５０が、隣接する２つの出力トランジスタの間に、第１番目から第８番目の抵抗器５４−１、・・・、５４−９を備えない場合、各配線５４の比抵抗は、各ゲートＧの比抵抗と等しい。たとえば、第１番目から第９番目のゲート５３−１、・・・、５３−９と第１番目から第８番目の配線５４−１、・・・、５４−８とは、均一なポリシリコン層で形成され、そのポリシリコン層に注入される不純物の濃度は、均一である。
図５において、出力回路５０が、隣接する２つの出力トランジスタの間に、第１番目から第８番目の抵抗器５４−１、・・・、５４−９を備える場合、各配線５４の比抵抗は、各ゲートＧの比抵抗より高い。具体的な１例においては、各ゲートＧのシート抵抗は、数十〜数百［Ω／□］であり、各配線５４のシート抵抗は、各ゲートＧのシート抵抗よりも大きければよく、たとえば、各配線５４のシート抵抗が各ゲートＧのシート抵抗の１．２倍であっても、出力回路５０は、ノイズを発生させ難い。また、各配線５４のシート抵抗は、各ゲートＧのシート抵抗の１００倍以上であってもよく、たとえば、５０［ｋΩ／□］である。この場合、出力回路５０は、ノイズをより発生させ難い。なお、各ゲートＧのシート抵抗および各配線５４のシート抵抗は、上記例に限定されない。言い換えれば、出力回路５０の目的に応じて、各ゲートＧのシート抵抗の値および各配線５４のシート抵抗の値は、任意に設定可能である。
図５において、出力回路５０が、隣接する２つの出力トランジスタの間に、第１番目から第８番目の抵抗器５４−１、・・・、５４−９を備える場合、たとえば、第１番目から第９番目のゲート５３−１、・・・、５３−９と第１番目から第８番目の配線５４−１、・・・、５４−８とは、不均一なポリシリコン層で形成され、各ゲートＧに対応する領域のポリシリコン層に注入される不純物の濃度は、第１の所定の濃度であり、各配線５４に対応する領域のポリシリコン層に注入される不純物の濃度は、第１の所定の濃度より低い第２の所定の濃度である。
なお、第１番目から第９番目のゲート５３−１、・・・、５３−９の領域と第１番目から第８番目の配線５４−１、・・・、５４−８の領域とが、同時に形成される場合、出力回路５０の製造コストは、低い。言い換えれば、１つのフォトマスクを用いて各ゲートＧの領域と各配線５４の領域とを形成することで、追加的なフォトマスクは、不要となる。たとえば、各配線５４の領域に対応するフォトマスクの一部に不純物が注入されない領域を設けることで、各配線５４の領域に対応するポリシリコン層の一部の領域に注入された不純物の濃度は、各ゲートＧの領域に対応するポリシリコン層のもう１つの一部の領域に注入された不純物の濃度より低くなる。代替的に、第１番目から第９番目のゲート５３−１、・・・、５３−９の領域と第１番目から第８番目の配線５４−１、・・・、５４−８の領域とは、同時に形成されなくてもよい。言い換えれば、追加的なフォトマスクを用いて、各配線５４の領域に対応するポリシリコン層の一部の領域に注入される不純物の量を独立して調整してもよい。
図１２は、スリットを有するフォトマスクの概略図である。
図１２において、符号１２２は、ポリシリコン層に不純物を注入するための領域を表し、符号１２４は、不純物の注入を阻止する領域を表す。また、符号１２６は、低濃度領域を表し、符号１２８は、高濃度領域を表す。
図１２に示されるフォトマスクを用いることにより、スリット１２４の領域に対応するポリシリコン層には、不純物が注入されず、スリット１２４のない領域に対応するポリシリコン層には、不純物が注入される。その後の熱工程によって、ポリシリコン層に注入された不純物は、拡散する。したがって、スリット１２４を含む低濃度領域１２６に対応するポリシリコン層に注入された不純物の濃度は、スリット１２４を含まない高濃度領域１２８に対応するポリシリコン層に注入された不純物の濃度より低くなる。スリット１２４は、たとえば、クロムを含む。
図１２に示すようなフォトマスクを用いて、たとえば、図５の各配線５４の領域を高抵抗化することができる。なお、図１２において、スリットの数は、５つであるが、スリットの数は、任意であり、１つでもよい。複数のスリットが存在する場合、各スリットの幅は、同じであっても、異なってもよく、さらに、各スリットの間隔も、同じであってもよく、異なってもよい。スリットの数、スリットの寸法、スリットの間隔、および加熱条件を調整することによって、低濃度領域１２６のシート抵抗の値を、出力回路５０の目的に応じて設定することができる。
図１２において、符号１２２は、ポリシリコン層に不純物を注入するための領域を表し、符号１２４は、不純物の注入を阻止する領域を表す。また、符号１２６は、低濃度領域を表し、符号１２８は、高濃度領域を表す。
図１２に示されるフォトマスクを用いることにより、スリット１２４の領域に対応するポリシリコン層には、不純物が注入されず、スリット１２４のない領域に対応するポリシリコン層には、不純物が注入される。その後の熱工程によって、ポリシリコン層に注入された不純物は、拡散する。したがって、スリット１２４を含む低濃度領域１２６に対応するポリシリコン層に注入された不純物の濃度は、スリット１２４を含まない高濃度領域１２８に対応するポリシリコン層に注入された不純物の濃度より低くなる。スリット１２４は、たとえば、クロムを含む。
図１２に示すようなフォトマスクを用いて、たとえば、図５の各配線５４の領域を高抵抗化することができる。なお、図１２において、スリットの数は、５つであるが、スリットの数は、任意であり、１つでもよい。複数のスリットが存在する場合、各スリットの幅は、同じであっても、異なってもよく、さらに、各スリットの間隔も、同じであってもよく、異なってもよい。スリットの数、スリットの寸法、スリットの間隔、および加熱条件を調整することによって、低濃度領域１２６のシート抵抗の値を、出力回路５０の目的に応じて設定することができる。
図５において、出力回路５０が、隣接する２つの出力トランジスタの間に、第１番目から第８番目の抵抗器５４−１、・・・、５４−８を備える場合、図６に示される各配線５４の比抵抗は、各ゲートＧの比抵抗と等しくてもよい。言い換えれば、出力回路５０は、図６に示される各配線５４とは別の層に存在し、図６に示されていない高抵抗の配線ないし個別の抵抗器を備えてもよい。たとえば、第１のポリシリコン層は、各ゲートＧに対応する領域と各配線５４に対応する領域とを有し、各ゲートＧに対応する領域の第１のポリシリコン層に注入される不純物の濃度は、第１の所定の濃度であり、各配線５４に対応する領域の第１のポリシリコン層に注入される不純物の濃度は、第１の所定の濃度である。高抵抗の配線に対応する領域の第２のポリシリコン層に注入される不純物の濃度は、第２の所定の濃度であり、好ましくは、第２の所定の濃度は、第１の第１の所定の濃度より低い。
図５において、出力回路５０が、隣接する２つの出力トランジスタの間に、第１番目から第８番目の抵抗器５４−１、・・・、５４−８を備える場合、第１番目から第９番目のゲート５３−１、・・・、５３−９と第１番目から第８番目の配線５４−１、・・・、５４−８とは、均一なポリシリコン層で形成され、そのポリシリコン層に注入される不純物の濃度は、均一であってもよい。ただし、各配線５４の領域をマスクして、各ゲートＧの領域に対応するポリシリコン層をシリサイド化する。具体的なもう１つの例においては、各ゲートＧのシート抵抗は、数［Ω／□］であり、各配線５４のシート抵抗は、数十〜数百［Ω／□］である。
各配線５４の領域に対応するポリシリコン層がシリサイド化されず、かつ、各ゲートＧの領域に対応するポリシリコン層がシリサイド化される場合、第１番目から第９番目のゲート５３−１、・・・、５３−９と第１番目から第８番目の配線５４−１、・・・、５４−８とは、不均一なポリシリコン層で形成され、そのポリシリコン層に注入される不純物の濃度は、不均一であってもよい。すなわち、各配線５４の領域に対応するポリシリコン層に注入される不純物の量を調整してもよい。具体的な更なる１つの例においては、各ゲートＧのシート抵抗は、数［Ω／□］であり、各配線５４のシート抵抗は、数十〜数百以上［Ω／□］である。
各配線５４の領域に対応するポリシリコン層がシリサイド化されず、かつ、各ゲートＧの領域に対応するポリシリコン層がシリサイド化される場合、第１番目から第９番目のゲート５３−１、・・・、５３−９と第１番目から第８番目の配線５４−１、・・・、５４−８とは、不均一なポリシリコン層で形成され、そのポリシリコン層に注入される不純物の濃度は、不均一であってもよい。すなわち、各配線５４の領域に対応するポリシリコン層に注入される不純物の量を調整してもよい。具体的な更なる１つの例においては、各ゲートＧのシート抵抗は、数［Ω／□］であり、各配線５４のシート抵抗は、数十〜数百以上［Ω／□］である。
図１３は、図７に示される第１番目から第９番目のゲート５３−１、・・・、５３−９の配置例を示す。
図１３に示されるように、図５、図７〜図９の出力回路５０は、バーゲート型のトランジスタで構成してもよい。
図１３に示されるように、図５、図７〜図９の出力回路５０は、バーゲート型のトランジスタで構成してもよい。
図１４は、図１０に示されるゲートの配置例を示す。
図１４に示されるように、図１０の出力回路５０は、リングゲート型のトランジスタで構成してもよい。
図１４に示されるように、図１０の出力回路５０は、リングゲート型のトランジスタで構成してもよい。
図１５は、図１０に示されるゲートのもう１つの配置例を示す。
図１５に示されるように、図１０の出力回路５０は、バーゲート型のトランジスタで構成してもよい。
図１５に示されるように、図１０の出力回路５０は、バーゲート型のトランジスタで構成してもよい。
図１６は、図１１に示されるゲートの配置例を示す。
図１６に示されるように、図１１の出力回路５０は、リングゲート型のトランジスタで構成してもよい。
図１６に示されるように、図１１の出力回路５０は、リングゲート型のトランジスタで構成してもよい。
図１７は、図１１に示されるゲートのもう１つの配置例を示す。
図１７に示されるように、図１１の出力回路５０は、バーゲート型のトランジスタで構成してもよい。
図１７に示されるように、図１１の出力回路５０は、バーゲート型のトランジスタで構成してもよい。
１．４ 出力回路の第２の構成
図１８は、本発明に従う出力回路の第２の概略ブロック図を示す。
図１８に示される出力回路１８０は、第１のゲート１３を有する第１の出力トランジスタ１２を備える。第１の出力トランジスタ１２は、出力トランジスタ部１８２を構成し、第１のゲート１３は、ゲート部１８３を構成する。出力トランジスタ部１８２は、出力トランジスタ領域１８５に形成される。出力トランジスタ部１８２は、入力ノード（ＩＮ）および出力ノード（ＯＵＴ）を備え、第１の出力トランジスタ１２は、入力ノードと出力ノードとの間に配置される。入力ノードに、入力信号が入力される。入力信号の生成に関連するトランジスタ１８６は、出力トランジスタ領域１８５以外の領域１８９に形成される。トランジスタ１８６は、ゲート１８７を有する。ゲート部１８３を形成する層の第１の比抵抗（１８４）は、トランジスタ１８６のゲート１８７を形成する層の第２の比抵抗（１８８）より高い。
図１８は、本発明に従う出力回路の第２の概略ブロック図を示す。
図１８に示される出力回路１８０は、第１のゲート１３を有する第１の出力トランジスタ１２を備える。第１の出力トランジスタ１２は、出力トランジスタ部１８２を構成し、第１のゲート１３は、ゲート部１８３を構成する。出力トランジスタ部１８２は、出力トランジスタ領域１８５に形成される。出力トランジスタ部１８２は、入力ノード（ＩＮ）および出力ノード（ＯＵＴ）を備え、第１の出力トランジスタ１２は、入力ノードと出力ノードとの間に配置される。入力ノードに、入力信号が入力される。入力信号の生成に関連するトランジスタ１８６は、出力トランジスタ領域１８５以外の領域１８９に形成される。トランジスタ１８６は、ゲート１８７を有する。ゲート部１８３を形成する層の第１の比抵抗（１８４）は、トランジスタ１８６のゲート１８７を形成する層の第２の比抵抗（１８８）より高い。
具体的な１例においては、ゲート部１８３の領域に対応する層（ポリシリコン層）の第１のシート抵抗は、数十〜数百［Ω／□］であり、ゲート１８７の領域に対応する層の第２のシート抵抗は、数［Ω／□］である。ゲート部１８３をマスクして、ゲート１８７のみをシリサイド化することができる。具体的なもう１つの例においては、ゲート部１８３の領域に対応する層（ポリシリコン層）の第１のシート抵抗は、数十〜数百より大きい値［Ω／□］であり、ゲート１８７の領域に対応する層の第２のシート抵抗は、数十〜数百［Ω／□］である。ゲート部１８３の領域に対応するポリシリコン層に含まれる不純物の濃度は、ゲート１８７の領域に対応するポリシリコン層に含まれる不純物の濃度より低くすることができる。
トランジスタ１８６は、たとえば、論理回路、ラッチ、フリップフロップ等の回路を構成する少なくとも１つのトランジスタに対応する。言い換えれば、トランジスタ１８６の基板は、出力トランジスタ部１８２の基板と同一である。さらに、出力ノード（ＯＵＴ）は、たとえば、図１８に示されないサーマル抵抗素子（広義には発熱素子、発熱抵抗体）、有機ＬＥＤ（広義には発光素子）等に接続される。出力トランジスタ部１８２は、たとえば図１に示されるように、複数のトランジスタを含んでもよい。
図１９は、図１８に示される出力回路１８０の動作を理解するためのタイミング図を示す。
図１９に示されるように、入力信号は、たとえば、ＨＩＧＨ側の駆動パルス（矢印１９２）を有する。第１のゲート１３（１８３）に入力される信号は、入力信号に対して遅延する。遅延量は、ゲート部１８３の抵抗に依存する。第１のゲート１３（１８３）に入力される信号は、遅延量を有する駆動パルス（矢印１９４）を有する。駆動パルス（矢印１９４）により、第１の出力トランジスタ１２（１８２）は、ＯＮされて、たとえば、出力ノード（ＯＵＴ）の電圧を低くする。
図１９に示されるように、入力信号は、たとえば、ＨＩＧＨ側の駆動パルス（矢印１９２）を有する。第１のゲート１３（１８３）に入力される信号は、入力信号に対して遅延する。遅延量は、ゲート部１８３の抵抗に依存する。第１のゲート１３（１８３）に入力される信号は、遅延量を有する駆動パルス（矢印１９４）を有する。駆動パルス（矢印１９４）により、第１の出力トランジスタ１２（１８２）は、ＯＮされて、たとえば、出力ノード（ＯＵＴ）の電圧を低くする。
ところで、従来の出力回路は、たとえば、特許文献１（特開平０７−１９５７２７号公報）の図４に開示される。従来の出力回路を構成するトランジスタ部は、ロジック回路を構成するトランジスタと同時に形成される。言い換えれば、従来の出力回路のトランジスタ部のゲート部は、ロジック回路のトランジスタのゲートとともに、同一のポリシリコン層で形成され、ポリシリコン層に含まれる不純物の濃度は、均一である。したがって、従来の出力回路のトランジスタ部のゲート部に対応する領域のポリシリコン層の比抵抗は、ロジック回路のトランジスタのゲートに対応する領域のポリシリコン層の比抵抗と等しい。したがって、従来の出力回路に従えば、出力ノードからの出力信号は、たとえば、図１９の矢印１９９および破線で示されるような立ち下がりを有する。図１９に示されるように、本発明に従う出力回路１８０の出力ノード（ＯＵＴ）からの出力信号（１９８）は、従来の出力回路（出力回路のトランジスタ部のゲート部に対応するポリシリコン層の比抵抗は、ロジック回路のトランジスタのゲートに対応するポリシリコン層の比抵抗と等しい。）の出力ノード（ＯＵＴ）からの出力信号（１９９）と比べて、緩やかな立ち下がりを有する。このように、本発明に従う出力回路１８０は、サージ電圧の発生を抑制することができ、ノイズを発生させ難い。
ゲート部１８３を形成する層の第１の比抵抗（１８４）がより高く設定される場合には、本発明に従う出力回路１８０の出力ノード（ＯＵＴ）からの出力信号（１９８）は、より緩やかな立ち上がり乃至立ち下がりを有する。この場合、本発明に従う出力回路１８０は、ノイズをより発生させ難い。
なお、ゲート部１８３を形成する層の第１の比抵抗（１８４）は、たとえば、ゲート部１８３そのもの（たとえば、第１のゲート１３）の比抵抗、または、ゲート部１８３と直接に接続される配線（たとえば、第１のゲート１３と入力ノード（ＩＮ）とを配線する金属（たとえば、不純物が含まれるポリシリコンを含む）線）の比抵抗で表すことができる。
好ましくは、ゲート部１８３と直接に接続される配線の比抵抗は、ゲート部１８３そのもの（たとえば、第１のゲート１３）の比抵抗より高い。このように、配線の比抵抗が高く設定される場合、本発明に従う出力回路１８０は、ノイズをより発生させ難い。なお、ゲート部１８３そのもの比抵抗（シート抵抗）は、たとえば、出力トランジスタ部１８２（たとえば、第１の出力トランジスタ１２）の閾値が変化しない範囲まで、高く設定してもよい。
好ましくは、ゲート部１８３と直接に接続される配線の比抵抗は、ゲート部１８３そのもの（たとえば、第１のゲート１３）の比抵抗より高い。このように、配線の比抵抗が高く設定される場合、本発明に従う出力回路１８０は、ノイズをより発生させ難い。なお、ゲート部１８３そのもの比抵抗（シート抵抗）は、たとえば、出力トランジスタ部１８２（たとえば、第１の出力トランジスタ１２）の閾値が変化しない範囲まで、高く設定してもよい。
出力トランジスタ部１８２が、たとえば図１に示されるような複数のトランジスタを含む場合、各ゲート間に抵抗器が配置されることが好ましい。言い換えれば、図１８に示される出力回路の第２の構成を、図１等に示される出力回路の第１の構成（図５等に示される出力回路の第１の実施形態）に適用することが好ましい。この場合、本発明に従う出力回路１８０、１０は、第１の構成（第１の実施形態）による効果に加えて、第２の構成による効果を有する。
２． サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム
２．１ サーマルヘッド
図２０は、本発明に従うサーマルヘッドの概略ブロック図を示す。
図２０に示されるサーマルヘッド２００は、セラミック板２０２の上に、複数のサーマル抵抗素子（広義には発熱素子、発熱抵抗体）が形成されている。図２０において、セラミック板２０２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子が配列されている。複数のサーマル抵抗素子の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド２００（セラミック板２０２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッド２００は、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバ２１０−１、２１０−２、…、２１０−Ｍを含む。複数のサーマル抵抗素子の他端には、第１〜第Ｍのサーマルヘッドドライバ２１０−１、２１０−２、…、２１０−Ｍの出力が電気的に接続される。
２．１ サーマルヘッド
図２０は、本発明に従うサーマルヘッドの概略ブロック図を示す。
図２０に示されるサーマルヘッド２００は、セラミック板２０２の上に、複数のサーマル抵抗素子（広義には発熱素子、発熱抵抗体）が形成されている。図２０において、セラミック板２０２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子が配列されている。複数のサーマル抵抗素子の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド２００（セラミック板２０２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッド２００は、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバ２１０−１、２１０−２、…、２１０−Ｍを含む。複数のサーマル抵抗素子の他端には、第１〜第Ｍのサーマルヘッドドライバ２１０−１、２１０−２、…、２１０−Ｍの出力が電気的に接続される。
第１〜第Ｍのサーマルヘッドドライバ２１０−１、２１０−２、…、２１０−Ｍの各サーマルヘッドドライバは、サーマル抵抗素子に接続される出力ドライバの出力を例えば接地電源電圧に設定することで、該サーマル抵抗素子に電流を流す（駆動する）ことができる。
２．２ サーマルヘッドドライバ
図２１は、図２０に示される各サーマルヘッドドライバ２１０の具体例を示す。
サーマルヘッドドライバ２１０は、複数のドライバブロックＤＢ１〜ＤＢＮ（Ｎは２以上の整数）を含む。ドライバブロックＤＢｊ（１≦ｊ≦Ｎ、ｊは整数）は、出力ドライバＯＤｊと、ラッチＬＴｊと、フリップフロップＤＦＦｊとを含むことができる。図１８に示されるトランジスタ１８６は、たとえば、ラッチＬＴｊおよび／またはフリップフロップＤＦＦｊを構成する少なくとも１つのトランジスタに対応する。
図２１は、図２０に示される各サーマルヘッドドライバ２１０の具体例を示す。
サーマルヘッドドライバ２１０は、複数のドライバブロックＤＢ１〜ＤＢＮ（Ｎは２以上の整数）を含む。ドライバブロックＤＢｊ（１≦ｊ≦Ｎ、ｊは整数）は、出力ドライバＯＤｊと、ラッチＬＴｊと、フリップフロップＤＦＦｊとを含むことができる。図１８に示されるトランジスタ１８６は、たとえば、ラッチＬＴｊおよび／またはフリップフロップＤＦＦｊを構成する少なくとも１つのトランジスタに対応する。
サーマルヘッドドライバ２１０には、クロック信号ＣＬＫ、シリアルデータＳＩ、ラッチ信号ＬＡＴおよびストローブ信号ＳＴＢが、入力される。画素データは、シリアルデータＳＩとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチＬＴ１〜ＬＴＮに１ライン分の画素データを取り込むための信号である。ストローブ信号ＳＴＢは、ドライバブロックＤＢ１〜ＤＢＮに供給される。
ドライバブロックＤＢ１〜ＤＢＮのフリップフロップＤＦＦ１〜ＤＦＦＮは、シリアルデータＳＩとして入力される画素データがシフト方向ＳＤＲにシフトされるシフトレジスタを構成する。シフトレジスタを構成する各フリップフロップは、クロック信号ＣＬＫの変化タイミングに同期して、前段のフリップフロップの出力を取り込むと共に、フリップフロップに取り込んだデータを出力する。
ラッチＬＴｊは、ラッチ信号ＬＡＴが例えばＨレベルのとき、フリップフロップＤＦＦｊに取り込んだデータをラッチ（保持）する。ラッチＬＴｊにラッチされたデータは、出力制御回路ＯＣｊに入力される。出力制御回路ＯＣｊは、出力ドライバＯＤ１の出力制御を行う出力制御信号ｃｎｔ１を生成する。
出力ドライバＯＤｊは、Ｎ型金属酸化膜半導体（Metal Oxide Semiconductor:ＭＯＳ）トランジスタ（以下、単にＭＯＳトランジスタと略す）により構成される。このＭＯＳトランジスタのドレインが、ドライバ出力ＤＯｊとなる。ドライバブロックＤＢ１〜ＤＢＮの出力ドライバＯＤ１〜ＯＤＮを構成するＭＯＳトランジスタのソースには、接地電源電圧ＧＮＤが供給される。出力ドライバＯＤｊを構成するＭＯＳトランジスタのゲートには、出力制御回路ＯＣｊからの出力制御信号ｃｎｔｊが供給される。図２１では、出力制御信号ｃｎｔｊにより、出力ドライバＯＤｊを構成するＭＯＳトランジスタのソース・ドレイン間が電気的に導通することで、ドライバ出力ＤＯｊが接地電源電圧ＧＮＤに設定される。
図２１において、ドライバブロックＤＢ１〜ＤＢＮ内の出力ドライバＯＤｊは、１つの出力トランジスタで表されているが、上述の出力回路（たとえば、図１、図３、図４に示される出力回路１０、図５、図７〜図１１に示される出力回路５０、図１８に示される出力回路）である。
出力制御回路ＯＣｊは、ストローブ信号ＳＴＢと、ドライバブロックＤＢｊに対応した画素データ（ラッチＬＴｊにラッチされた画素データ）とに基づいて、出力制御信号ｃｎｔｊを生成する。
図２２は、図２１に示される出力制御回路ＯＣｊの具体例を示す。
図２１において、出力制御回路ＯＣｊは、ＡＮＤ回路で表されているが、たとえば、図２２に示されるＮＡＮＤ回路およびインバータ回路で、構成することができる。
図２２に示される論理演算回路は、たとえば、４つのトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２からなるＮＡＮＤ回路と、２つのトランジスタＰ３、Ｎ３からなるインバータ回路とで、構成される。インバータ回路は、図２１の出力ドライバＯＤｊ（具体的には、たとえば、図５の入力ノード（ＩＮ））に接続される。図１８に示されるトランジスタ１８６は、たとえば、図１４に示される少なくとも１つのトランジスタＰ１、Ｐ２、Ｐ３、Ｎ１、Ｎ２、Ｎ３に対応する。
図２１において、出力制御回路ＯＣｊは、ＡＮＤ回路で表されているが、たとえば、図２２に示されるＮＡＮＤ回路およびインバータ回路で、構成することができる。
図２２に示される論理演算回路は、たとえば、４つのトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２からなるＮＡＮＤ回路と、２つのトランジスタＰ３、Ｎ３からなるインバータ回路とで、構成される。インバータ回路は、図２１の出力ドライバＯＤｊ（具体的には、たとえば、図５の入力ノード（ＩＮ））に接続される。図１８に示されるトランジスタ１８６は、たとえば、図１４に示される少なくとも１つのトランジスタＰ１、Ｐ２、Ｐ３、Ｎ１、Ｎ２、Ｎ３に対応する。
図２１の例を考慮すると、図２２において、たとえば、出力ドライバＯＤｊと直接に接続されるＮ型のトランジスタＮ３の能力（電流駆動能力）は、論理演算回路の他のトランジスタＮ１またはＮ２の能力より低い。
Ｎ型のトランジスタＮ３のチャネル長およびチャネル幅がそれぞれＬｎ３およびＷｎ３であり、Ｎ型のトランジスタＮ１のチャネル長およびチャネル幅がそれぞれＬｎ１およびＷｎ１であると想定する。たとえば、Ｗｎ３／Ｌｎ３が、Ｗｎ１／Ｌｎ１より小さい場合、Ｎ型のトランジスタＮ３のＯＮ抵抗は、Ｎ型のトランジスタＮ１のＯＮ抵抗より高い。このように、たとえば、Ｎ型のトランジスタＮ３の能力は、論理演算回路の他のトランジスタＮ１の能力より低い。好ましくは、Ｗｎ３／Ｌｎ３：Ｗｎ１／Ｌｎ１＝１：１０〜１：１００である。
なお、出力ドライバＯＤｊおよび出力制御回路ＯＣｊを出力回路と呼ぶこともできる。また、特許文献１（特開平０７−１９５７２７号公報）に開示されるように、出力ドライバＯＤｊと直接に接続されるＮ型のトランジスタＮ３の能力は、ラッチＬＴｊを構成するＮ型の１つのトランジスタ（図示されていない）の能力より低くてもよく、あるいは、フリップフロップＤＦＦｊを構成するＮ型の１つのトランジスタ（図示されていない）の能力より低くてもよい。
Ｎ型のトランジスタＮ３のチャネル長およびチャネル幅がそれぞれＬｎ３およびＷｎ３であり、Ｎ型のトランジスタＮ１のチャネル長およびチャネル幅がそれぞれＬｎ１およびＷｎ１であると想定する。たとえば、Ｗｎ３／Ｌｎ３が、Ｗｎ１／Ｌｎ１より小さい場合、Ｎ型のトランジスタＮ３のＯＮ抵抗は、Ｎ型のトランジスタＮ１のＯＮ抵抗より高い。このように、たとえば、Ｎ型のトランジスタＮ３の能力は、論理演算回路の他のトランジスタＮ１の能力より低い。好ましくは、Ｗｎ３／Ｌｎ３：Ｗｎ１／Ｌｎ１＝１：１０〜１：１００である。
なお、出力ドライバＯＤｊおよび出力制御回路ＯＣｊを出力回路と呼ぶこともできる。また、特許文献１（特開平０７−１９５７２７号公報）に開示されるように、出力ドライバＯＤｊと直接に接続されるＮ型のトランジスタＮ３の能力は、ラッチＬＴｊを構成するＮ型の１つのトランジスタ（図示されていない）の能力より低くてもよく、あるいは、フリップフロップＤＦＦｊを構成するＮ型の１つのトランジスタ（図示されていない）の能力より低くてもよい。
２．２．１ 変形例
サーマルヘッドドライバ２１０以外の集積回路（たとえば、表示用ドライバ（たとえば、液晶ドライバ、プラズマパネルドライバ、ＬＥＤ表示ドライバ、有機ＥＬ表示ドライバ）、プリンタ用のドライバ（たとえば、ＬＥＤプリントヘッドドライバ、有機ＥＬプリントヘッドドライバ）などのドライバ）も、上述の出力回路を備えることができる。また、ディスクリート素子を使用する回路も、上述の出力回路を備えることができる。
サーマルヘッドドライバ２１０以外の集積回路（たとえば、表示用ドライバ（たとえば、液晶ドライバ、プラズマパネルドライバ、ＬＥＤ表示ドライバ、有機ＥＬ表示ドライバ）、プリンタ用のドライバ（たとえば、ＬＥＤプリントヘッドドライバ、有機ＥＬプリントヘッドドライバ）などのドライバ）も、上述の出力回路を備えることができる。また、ディスクリート素子を使用する回路も、上述の出力回路を備えることができる。
２．３ 電子機器
図２３は、図２０に示されるサーマルヘッド２００を備えるサーマルプリンタの具体例の主要部分のみの縦断面図を示す。
プリンタ装置２３０内には、感熱紙がロール紙２３２としてセットされる用に構成されている。ロール紙２３２の印刷対象部分は、所与の紙送り機構（紙送り手段）により１ラインずつ紙送り方向２３３の方向に送り出される。そして、この印刷対象部分は、ハウジング２３４内で印刷ヘッド２３５の方に導かれる。印刷ヘッド２３５は、図２０のサーマルヘッド２００を搭載する。ロール紙２３２の印刷対象部分が、印刷ヘッド２３５およびプラテン２３６の間を通過する際に、印刷ヘッド２３５により該印刷対象部分に所定の印刷が行われる。
図２３は、図２０に示されるサーマルヘッド２００を備えるサーマルプリンタの具体例の主要部分のみの縦断面図を示す。
プリンタ装置２３０内には、感熱紙がロール紙２３２としてセットされる用に構成されている。ロール紙２３２の印刷対象部分は、所与の紙送り機構（紙送り手段）により１ラインずつ紙送り方向２３３の方向に送り出される。そして、この印刷対象部分は、ハウジング２３４内で印刷ヘッド２３５の方に導かれる。印刷ヘッド２３５は、図２０のサーマルヘッド２００を搭載する。ロール紙２３２の印刷対象部分が、印刷ヘッド２３５およびプラテン２３６の間を通過する際に、印刷ヘッド２３５により該印刷対象部分に所定の印刷が行われる。
紙送り機構は、印刷対象部分を更に紙送り方向２３３に送り出し、カッター２３７によりロール紙２３２が切断されて、切断後の用紙がレシート２３８として取り出し可能となる。
またハウジング２３４内には、印刷ヘッド２３５の前段に、用紙エンドセンサ２３９が設けられており、ロール紙２３２が紙送り方向２３３に送られる際にロール紙２３２の端を検知できる。
２．３．１ 変形例
サーマルプリンタ２３０以外の電子機器（たとえば、液晶装置）も、上述の出力回路を備えることができる。
サーマルプリンタ２３０以外の電子機器（たとえば、液晶装置）も、上述の出力回路を備えることができる。
２．４ 印刷システム
図２４は、図２０に示されるサーマルヘッド２００を含む印刷システムの具体例を示す。
図２４に示される印刷システム２４０は、ホストコンピュータ２４２（広義には制御部）と、レシート２４８等を発行するプリンタ装置２４４とを含む。ホストコンピュータ２４２は、本体２４５と、表示装置２４６と、キーボード２４７と、ポインティングデバイスとしてのマウス２４８とを含む。
プリンタ装置２４４は、たとえば、図２３に示されるプリンタ装置２３０で構成される。
図２４は、図２０に示されるサーマルヘッド２００を含む印刷システムの具体例を示す。
図２４に示される印刷システム２４０は、ホストコンピュータ２４２（広義には制御部）と、レシート２４８等を発行するプリンタ装置２４４とを含む。ホストコンピュータ２４２は、本体２４５と、表示装置２４６と、キーボード２４７と、ポインティングデバイスとしてのマウス２４８とを含む。
プリンタ装置２４４は、たとえば、図２３に示されるプリンタ装置２３０で構成される。
図２５は、図２４に示されるホストコンピュータ２４２の概略ブロック図を示す。
ホストコンピュータ２４２では、ＣＰＵ（Central Processing Unit)２５１に、バスライン２５２を介して、プログラムデータ等が格納されたＲＯＭ（Read Only Memory）２５３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ（Random Access Memory）２５４、プリンタ装置２４４に印刷データや印刷コマンド等を送信する通信インタフェース２５５、表示装置２４６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラ２５６、キーボード２４７から入力キーに対応するキー信号を取り込むキーボードコントローラ２５７、マウス２４８とのデータ等のやり取りを制御するマウスコントローラ２５８が接続されている。また、プリンタ装置２４４は、通信インタフェース２５５からの印刷データ等を受信する通信インタフェース２５９を含む。
ホストコンピュータ２４２では、ＣＰＵ（Central Processing Unit)２５１に、バスライン２５２を介して、プログラムデータ等が格納されたＲＯＭ（Read Only Memory）２５３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ（Random Access Memory）２５４、プリンタ装置２４４に印刷データや印刷コマンド等を送信する通信インタフェース２５５、表示装置２４６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラ２５６、キーボード２４７から入力キーに対応するキー信号を取り込むキーボードコントローラ２５７、マウス２４８とのデータ等のやり取りを制御するマウスコントローラ２５８が接続されている。また、プリンタ装置２４４は、通信インタフェース２５５からの印刷データ等を受信する通信インタフェース２５９を含む。
ＣＰＵ２５１は、ＲＯＭ２５３又はＲＡＭ２５４に格納されたプログラムに従って所定の印刷処理を実行し、印刷データをＲＡＭ２５４に展開したり、ＲＡＭ２５４の印刷データを、通信インタフェース２５５を介してプリンタ装置２４４に転送したりすることができる。
２．４．１ 変形例
印刷システム２４０以外のシステムも、上述の出力回路を含む電子機器を備えることができる。
印刷システム２４０以外のシステムも、上述の出力回路を含む電子機器を備えることができる。
当業者は、上述した本発明に従う各実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。
１０、５０ 出力回路、 １２、１５、１８、３２、４２、５２ 出力トランジスタ、
１３、１６、１９、３３、４３、５３ ゲート、
１４、１７、３４、４４、５４ 抵抗器、 ２００ サーマルヘッド、
２０２ セラミック板、 ２１０、２１０−１〜２１０−Ｍ サーマルヘッドドライバ、
２３０ プリンタ装置、 ２３２ ロール紙、 ２３３ 紙送り方向、
２３４ ハウジング、 ２３５ 印刷ヘッド、 ２３６ プラテン、
２３７ カッター、 ２３８ レシート、 ２４０ 印刷システム、
２４２ ホストコンピュータ、 ２４５ 本体、 ２４６ 表示装置、
２４７ キーボード、 ２４８ マウス、 ＣＬＫ クロック信号、 Ｄ ドレイン、
Ｄ’ 中間ドレイン、 ＤＢ１〜ＤＢＮ ドライバブロック、
ＤＦＦ１〜ＤＦＦＮ フリップフロップ、ＤＯ１〜ＤＯＮ ドライバ出力、
ｄ１、ｄ２ 遅延量、 Ｇ ゲート、 ＩＮ 入力ノード、 ＬＴ１〜ＬＴＮ ラッチ、
ＬＡＴ ラッチ信号、 ＯＣ１〜ＯＣＮ 出力制御回路、
ＯＤ１〜ＯＤＮ 出力ドライバ（出力トランジスタ）、 ＯＵＴ 出力ノード、
Ｓ ソース、 ＳＩ シリアルデータ、 ＳＴＢ ストローブ信号、
ＶＤＤ、ＶＨ 電源電圧
１３、１６、１９、３３、４３、５３ ゲート、
１４、１７、３４、４４、５４ 抵抗器、 ２００ サーマルヘッド、
２０２ セラミック板、 ２１０、２１０−１〜２１０−Ｍ サーマルヘッドドライバ、
２３０ プリンタ装置、 ２３２ ロール紙、 ２３３ 紙送り方向、
２３４ ハウジング、 ２３５ 印刷ヘッド、 ２３６ プラテン、
２３７ カッター、 ２３８ レシート、 ２４０ 印刷システム、
２４２ ホストコンピュータ、 ２４５ 本体、 ２４６ 表示装置、
２４７ キーボード、 ２４８ マウス、 ＣＬＫ クロック信号、 Ｄ ドレイン、
Ｄ’ 中間ドレイン、 ＤＢ１〜ＤＢＮ ドライバブロック、
ＤＦＦ１〜ＤＦＦＮ フリップフロップ、ＤＯ１〜ＤＯＮ ドライバ出力、
ｄ１、ｄ２ 遅延量、 Ｇ ゲート、 ＩＮ 入力ノード、 ＬＴ１〜ＬＴＮ ラッチ、
ＬＡＴ ラッチ信号、 ＯＣ１〜ＯＣＮ 出力制御回路、
ＯＤ１〜ＯＤＮ 出力ドライバ（出力トランジスタ）、 ＯＵＴ 出力ノード、
Ｓ ソース、 ＳＩ シリアルデータ、 ＳＴＢ ストローブ信号、
ＶＤＤ、ＶＨ 電源電圧
Claims (15)
- 出力回路であって、
入力ノードと、
出力ノードと、
前記入力ノードと前記出力ノードとの間に配置され、第１のゲートを有する第１の出力トランジスタと、
前記入力ノードと前記出力ノードとの間に配置され、第２のゲートを有する第２の出力トランジスタと、
前記入力ノードと前記出力ノードとの間に配置され、第３のゲートを有する第３の出力トランジスタと、
を備え、
前記第１のゲートおよび前記第２のゲートは、第１の方向に、前記第３のゲートを介さず、互いに接続され、
前記第２のゲートおよび前記第３のゲートは、前記第１の方向とは異なる第２の方向に、前記第１のゲートを介さず、互いに接続され、
前記第１のゲートおよび前記第３のゲートは、前記第２のゲートを介して接続される、出力回路。 - 請求項１において、
前記第１の出力トランジスタ、前記第２の出力トランジスタおよび前記第３の出力トランジスタは、出力トランジスタ部を形成し、
前記第１のゲート、前記第２のゲートおよび前記第３のゲートは、ゲート部を形成し、
前記ゲート部を形成する層の第１の比抵抗は、前記出力トランジスタ部が形成される領域以外の領域に形成されるトランジスタのゲートを形成する層の第２の比抵抗より高い、出力回路。 - 出力回路であって、
出力トランジスタ領域に形成され、ゲート部を有する出力トランジスタ部を、
備え、
前記ゲート部を形成する層の第１の比抵抗は、前記出力トランジスタ領域以外の領域に形成されるトランジスタのゲートを形成する層の第２の比抵抗より高い、出力回路。 - 請求項２または３において、
前記第１の比抵抗は、前記ゲート部そのものの比抵抗、または、前記ゲート部と直接に接続される配線の比抵抗であり、
前記第２の比抵抗は、前記ゲートそのものの比抵抗、または、前記ゲートと直接に接続される配線の比抵抗である、出力回路。 - 請求項４において、
前記第１の比抵抗に対応する前記ゲート部と直接に接続される配線の比抵抗は、前記第１の比抵抗に対応する前記ゲート部そのものの比抵抗より高い、出力回路。 - 請求項３において、
前記出力トランジスタ部は、
入力ノードと、
出力ノードと、
前記入力ノードと前記出力ノードとの間に配置され、第１のゲートを有する第１の出力トランジスタと、
前記入力ノードと前記出力ノードとの間に配置され、第２のゲートを有する第２の出力トランジスタと、を含む、出力回路。 - 請求項６において、
前記出力トランジスタ部は、
前記入力ノードと前記出力ノードとの間に配置され、第３のゲートを有する第３の出力トランジスタを、さらに含む、出力回路。 - 請求項１または７において、
前記第１のゲートおよび前記第２のゲートは、第１の抵抗器を介して、接続され、
前記第２のゲートおよび前記第３のゲートは、第２の抵抗器を介して、接続される、出力回路。 - 請求項８において、
前記第１の抵抗器は、前記第１のゲートおよび前記第２のゲートを直接に接続する第１の配線であり、
前記第２の抵抗器は、前記第２のゲートおよび前記第３のゲートを直接に接続する第２の配線である、出力回路。 - 請求項１または７において、
前記入力ノードと前記出力ノードとの間に配置される、少なくとも１つの出力トランジスタを、
さらに備え、
前記第１の出力トランジスタ、前記第２の出力トランジスタ、前記第３の出力トランジスタ、および前記少なくとも１つの出力トランジスタは、第１番目から第Ｎ番目の出力トランジスタを構成し、Ｎは、４以上の整数であり、
前記第１番目から第Ｎ番目の出力トランジスタの第１番目から第Ｎ番目のゲートは、順次に接続され、
前記第１番目から第Ｎ番目のゲートは、前記入力ノードを介して、入力信号を順次に入力する、出力回路。 - 請求項１乃至１０のいずれかの出力回路を備える電子機器。
- 出力方法であって、
第１の出力トランジスタの第１のゲートにおいて、入力信号を入力ノードから入力すること、
前記入力信号に応じて第１の出力信号を出力ノードにおいて出力するように、前記第１の出力トランジスタを動作させること、
第２の出力トランジスタの第２のゲートであって、前記第１のゲートと第１の配線を介して直接に接続される第２のゲートにおいて、前記入力信号を前記第１の配線を介して入力すること、
前記第２のゲートに入力され、遅延した入力信号に応じて第２の出力信号を前記出力ノードにおいて出力するように、前記第２の出力トランジスタを動作させること、
第３の出力トランジスタの第３のゲートであって、前記第２のゲートと第２の配線を介して直接に接続される第３のゲートにおいて、前記入力信号を前記第１の配線および前記第２の配線を介して入力すること、および
前記第３のゲートに入力され、さらに遅延した入力信号に応じて第３の出力信号を前記出力ノードにおいて出力するように、前記第３の出力トランジスタを動作させること、
を含む出力方法。 - 出力方法であって、
入力ノードにおいて、入力信号を準備すること、および
出力トランジスタ部のゲート部に入力され、遅延した入力信号に応じて出力信号を出力ノードにおいて出力するように、前記出力トランジスタ部を動作させること、
を含み、
前記ゲート部を形成する層の第１の比抵抗は、前記入力信号の生成に関連するトランジスタのゲートを形成する層の第２の比抵抗より高い、出力方法。 - 出力回路の製造方法であって、前記出力回路は、第１のゲートを有する第１の出力トランジスタと、前記第１のゲートと第１の配線を介して直接に接続される第２のゲートを有する第２の出力トランジスタと、前記第２のゲートと第２の配線を介して直接に接続される第３のゲートを有する第３の出力トランジスタと、を備え、
前記第１のゲート、前記第２のゲート、前記第３のゲート、前記第１の配線、および前記第２の配線の領域を、ポリシリコンで同時に形成すること、および
前記第１のゲート、前記第２のゲート、前記第３のゲート、前記第１の配線、および前記第２の配線の前記領域に、不純物を注入すること、
を含み、
前記第１の配線のポリシリコンに含まれる不純物の濃度は、前記第１のゲートのポリシリコンに含まれる不純物の濃度、または前記第２のゲートのポリシリコンに含まれる不純物の濃度より低く、
前記第２の配線のポリシリコンに含まれる不純物の濃度は、前記第２のゲートのポリシリコンに含まれる前記不純物の濃度、または前記第３のゲートのポリシリコンに含まれる不純物の濃度より低い、出力回路の製造方法。 - 出力回路の製造方法であって、
入力信号の生成に関連するトランジスタのゲート、および、出力トランジスタ部のゲート部をポリシリコンで形成すること、および
前記ゲート部をマスクして、前記ゲートをシリサイド化すること、
を含む出力回路の製造方法。
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-
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