JP2000243850A - 半導体デバイスの形成方法 - Google Patents
半導体デバイスの形成方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】
【課題】選択的にしりさいど化された半導体デバイスの
形成方法を提供する。 【解決手段】半導体デバイス１０が、ＥＳＤ領域と内部
領域を有する基板１４上に形成されるステップと、保護
層がシリサイドの形成から保護されるべき前記ＥＳＤ領
域の一部上に形成されるステップと、シリサイドは前記
保護層によって保護されない残りのＥＳＤと内部領域の
部分に形成されるステプと、前記保護層の一部は除去さ
れて、前記ＥＳＤ領域に含まれるゲート２２に隣接する
側壁スペーサ２４に保護層の残りの部分を形成するステ
ップを有する半導体デバイスの形成方法。
形成方法を提供する。 【解決手段】半導体デバイス１０が、ＥＳＤ領域と内部
領域を有する基板１４上に形成されるステップと、保護
層がシリサイドの形成から保護されるべき前記ＥＳＤ領
域の一部上に形成されるステップと、シリサイドは前記
保護層によって保護されない残りのＥＳＤと内部領域の
部分に形成されるステプと、前記保護層の一部は除去さ
れて、前記ＥＳＤ領域に含まれるゲート２２に隣接する
側壁スペーサ２４に保護層の残りの部分を形成するステ
ップを有する半導体デバイスの形成方法。
Description
【０００１】
【発明の属する技術分野】本発明は、静電放電(electro
static discharge: ESD)によって生じる損傷から保護さ
れる半導体デバイスに関する。特に、本発明は、選択的
にシリサイド化されたＥＳＤトランジスタを有する半導
体デバイスに関する。
static discharge: ESD)によって生じる損傷から保護さ
れる半導体デバイスに関する。特に、本発明は、選択的
にシリサイド化されたＥＳＤトランジスタを有する半導
体デバイスに関する。
【０００２】
【従来の技術】金属酸化物半導体（ＭＯＳ）トランジス
タのゲートは入力信号を受け取り、電圧の形状で出力信
号を転送する。もし、印加電圧がある一定のレベルを越
えると、ゲート酸化物は破壊する。この過剰電圧は、し
ばしば人間操作員や機械的取り扱い操作の結果起きる。
摩擦電気は、２つの材料が共にこすられた時に生じる電
荷である。人間の操作員が、部屋を横切って歩いたり、
集積回路（ＩＣ）をそのプラスッチクパッケージから取
り出したりすることによって、この種の電気を生成す
る。摩擦電気は、高電圧を発生し、それが静電放電の形
態で半導体デバイスに加えられると、ゲート酸化物の破
壊や過電流による加熱を生じる。この破壊によって、ト
ランジスタや他のデバイスの直接的な、或いは急速な破
壊が生じる。
タのゲートは入力信号を受け取り、電圧の形状で出力信
号を転送する。もし、印加電圧がある一定のレベルを越
えると、ゲート酸化物は破壊する。この過剰電圧は、し
ばしば人間操作員や機械的取り扱い操作の結果起きる。
摩擦電気は、２つの材料が共にこすられた時に生じる電
荷である。人間の操作員が、部屋を横切って歩いたり、
集積回路（ＩＣ）をそのプラスッチクパッケージから取
り出したりすることによって、この種の電気を生成す
る。摩擦電気は、高電圧を発生し、それが静電放電の形
態で半導体デバイスに加えられると、ゲート酸化物の破
壊や過電流による加熱を生じる。この破壊によって、ト
ランジスタや他のデバイスの直接的な、或いは急速な破
壊が生じる。
【０００３】ＥＳＤのイベントと関連した問題を解決す
るために、ＭＯＳデバイスの製造者は、保護装置を設計
して、それが保護装置を通る通路を素早く放電ノードへ
与えている。保護装置は、デバイスの入力バッファパや
出力バッファのパッドとパッドが接続されるそれぞれの
ゲート間に位置するトランジスタを有する。子とトラン
ジスタは、しばしばＥＳＤトランジスタと呼ばれる。Ｅ
ＳＤイベントの間、代表的なＥＳＤトランジスタは、ス
ナプバック(snap-back)、即ち大部分の電流が導通する
低抵抗状態に入る。
るために、ＭＯＳデバイスの製造者は、保護装置を設計
して、それが保護装置を通る通路を素早く放電ノードへ
与えている。保護装置は、デバイスの入力バッファパや
出力バッファのパッドとパッドが接続されるそれぞれの
ゲート間に位置するトランジスタを有する。子とトラン
ジスタは、しばしばＥＳＤトランジスタと呼ばれる。Ｅ
ＳＤイベントの間、代表的なＥＳＤトランジスタは、ス
ナプバック(snap-back)、即ち大部分の電流が導通する
低抵抗状態に入る。
【０００４】ソース/ドレイン領域をシリサイド化する
ような一定の処理増進は、小さな寸法のデバイスの性能
を向上させるが、しばしばＥＳＤトランジスタの利点を
だめにする。これらのシリサイドかされた領域は、ＥＳ
Ｄトランジスタのドレイン接合の近くに配置されてい
る。このドレイン接合は、ＥＳＤイベントの間主な熱源
になる。シリサイドとドレイン接合の接近によって、こ
のシリサイド化されに半導体デバイスの破壊を生じるＥ
ＳＤイベントの間にしばしば溶けるようにする。
ような一定の処理増進は、小さな寸法のデバイスの性能
を向上させるが、しばしばＥＳＤトランジスタの利点を
だめにする。これらのシリサイドかされた領域は、ＥＳ
Ｄトランジスタのドレイン接合の近くに配置されてい
る。このドレイン接合は、ＥＳＤイベントの間主な熱源
になる。シリサイドとドレイン接合の接近によって、こ
のシリサイド化されに半導体デバイスの破壊を生じるＥ
ＳＤイベントの間にしばしば溶けるようにする。
【０００５】加熱するためにシリサイドの露出を減少す
る一つの試みは、ＥＳＤトランジスタにおけるゲートか
らコンタクトへの間隔を増加することである。しかし、
この増加した長さは、ＥＳＤトランジスタを通して放電
する電流を妨げる抵抗を増加する。したがって、電流
は、ＥＳＤトランジスタを通して放電する前に半導体デ
バイス上の他のトランジスタを介して流れようとする。
それにより、増加した抵抗は保護デバイスの利点を減少
する。
る一つの試みは、ＥＳＤトランジスタにおけるゲートか
らコンタクトへの間隔を増加することである。しかし、
この増加した長さは、ＥＳＤトランジスタを通して放電
する電流を妨げる抵抗を増加する。したがって、電流
は、ＥＳＤトランジスタを通して放電する前に半導体デ
バイス上の他のトランジスタを介して流れようとする。
それにより、増加した抵抗は保護デバイスの利点を減少
する。
【０００６】保護デバイスにおけるシリサイドかされた
ソース/ドレイン領域と関連する他の問題は、“バラス
ト(ballasting)”効果として知られている。ＥＳＤイベ
ントの間シリサイド化された領域の非常に減少した抵抗
のために、ＥＳＤトランジスタを通して放電する電流
は、薄いフィラメントへ消失する。この消失は、過熱の
増加を導き、デバイスの故障を早める。
ソース/ドレイン領域と関連する他の問題は、“バラス
ト(ballasting)”効果として知られている。ＥＳＤイベ
ントの間シリサイド化された領域の非常に減少した抵抗
のために、ＥＳＤトランジスタを通して放電する電流
は、薄いフィラメントへ消失する。この消失は、過熱の
増加を導き、デバイスの故障を早める。
【０００７】シリサイドと関連した多くの困難性は、半
導体デバイスにおけるＥＳＤトランジスタのソース、ド
レイン及び/又はゲート電極上にシリサイドの形成を選
択的に阻止することによって解決されることができる。
シリサイドの形成の選択的に阻止するための技術は２以
上の独立したＮ+注入、多重の酸化物層の形成及び/又は
３つ以上のマスクするステップをしばしば必要とする。
多重注入、酸化物層の形成及びマスキングは、半導体製
造の費用および困難性を加える。従って、Ｎ+注入、酸
化物層の形成、及びマスキングステップの回数を減少す
る一方で、半導体デバイスを形成するプロセスに対する
ニーズがある。
導体デバイスにおけるＥＳＤトランジスタのソース、ド
レイン及び/又はゲート電極上にシリサイドの形成を選
択的に阻止することによって解決されることができる。
シリサイドの形成の選択的に阻止するための技術は２以
上の独立したＮ+注入、多重の酸化物層の形成及び/又は
３つ以上のマスクするステップをしばしば必要とする。
多重注入、酸化物層の形成及びマスキングは、半導体製
造の費用および困難性を加える。従って、Ｎ+注入、酸
化物層の形成、及びマスキングステップの回数を減少す
る一方で、半導体デバイスを形成するプロセスに対する
ニーズがある。
【０００８】
【発明の概要】ＥＳＤ領域と内部領域を有する基板上に
半導体デバイスを形成する方法が開示されている。この
方法は、ゲート電極を含むＥＳＤ領域の一部上に保護層
を形成するステップ、及び内部領域の少なくとも一部上
にシリサイドを形成するステップを有する。この保護層
は、シリサイドの形成からＥＳＤ領域の一部を保護す
る。又、この方法は、残りの保護層がＥＳＤ領域のゲー
ト電極上に側壁スペーサを形成するように保護層の一部
を除去するステップを含む。
半導体デバイスを形成する方法が開示されている。この
方法は、ゲート電極を含むＥＳＤ領域の一部上に保護層
を形成するステップ、及び内部領域の少なくとも一部上
にシリサイドを形成するステップを有する。この保護層
は、シリサイドの形成からＥＳＤ領域の一部を保護す
る。又、この方法は、残りの保護層がＥＳＤ領域のゲー
ト電極上に側壁スペーサを形成するように保護層の一部
を除去するステップを含む。
【０００９】提供された方法は、シリサイドを形成した
後に保護層によって保護されないＥＳＤ領域と内部領域
の一部場にマスクを形成し、その後保護層の一部を除去
するステップと同時にマスクを除去するステップを含
む。
後に保護層によって保護されないＥＳＤ領域と内部領域
の一部場にマスクを形成し、その後保護層の一部を除去
するステップと同時にマスクを除去するステップを含
む。
【００１０】本発明の方法の他の実施形態は、ＥＳＤ領
域の一部上に保護層を形成し、その後内部領域の少なく
とも一部上にシリサイドを形成するステップを含む。こ
の保護層は、シリサイドの形成からＥＳＤ領域の一部を
保護する。又、この方法は、保護層によって保護されな
いＥＳＤ領域と内部領域の一部上にマスクを形成するス
テップ、及びマスク及び保護層の一部を除去するステッ
プを含む。
域の一部上に保護層を形成し、その後内部領域の少なく
とも一部上にシリサイドを形成するステップを含む。こ
の保護層は、シリサイドの形成からＥＳＤ領域の一部を
保護する。又、この方法は、保護層によって保護されな
いＥＳＤ領域と内部領域の一部上にマスクを形成するス
テップ、及びマスク及び保護層の一部を除去するステッ
プを含む。
【００１１】上記方法によって製造された半導体デバイ
スも提供される。
スも提供される。
【００１２】又、本発明の方法は、保護層を形成する前
に、Ｎ-型不純物をＥＳＤ上に画定されたソース/ドレイ
ン部分及び内部領域へ導入するステップを含む。更に、
本方法は、保護層の一部を除去した後、ＥＳＤによって
画定されたソース／ドレイン部分及び内部領域へ追加の
Ｎ+型不純物を導入するステップを含む。
に、Ｎ-型不純物をＥＳＤ上に画定されたソース/ドレイ
ン部分及び内部領域へ導入するステップを含む。更に、
本方法は、保護層の一部を除去した後、ＥＳＤによって
画定されたソース／ドレイン部分及び内部領域へ追加の
Ｎ+型不純物を導入するステップを含む。
【００１３】保護層を形成するステップは、ＥＳＤ領域
と内部領域上に酸化物層を形成するステップ、及びこの
酸化物層上に第２のマスクを形成するステップを含む。
この酸化物層上の第２のマスクは、シリサイドの形成か
ら保護されるべきＥＳＤ領域の一部上に形成される。
又、保護層を形成するステップは、酸化物層を保護層に
形成するためにマスクと酸化物層をエッチングするステ
ップも含むこともできるマスクと酸化物層をエッチング
するステップは、酸化物層を内部領域上のゲートに隣接
するスペーサに形成することができる。
と内部領域上に酸化物層を形成するステップ、及びこの
酸化物層上に第２のマスクを形成するステップを含む。
この酸化物層上の第２のマスクは、シリサイドの形成か
ら保護されるべきＥＳＤ領域の一部上に形成される。
又、保護層を形成するステップは、酸化物層を保護層に
形成するためにマスクと酸化物層をエッチングするステ
ップも含むこともできるマスクと酸化物層をエッチング
するステップは、酸化物層を内部領域上のゲートに隣接
するスペーサに形成することができる。
【００１４】
【実施の形態】本発明は、ＥＳＤ保護回路を有する半導
体デバイスを形成するための方法に関する。本方法は、
基板のＥＳＤ部分にＥＳＤトランジスタを形成するステ
ップと基板の内部領域に少なくとも１つの追加のトラン
ジスタを形成するステップを含む。保護回路がシリサイ
ドの形成から保護されるべきＥＳＤ領域の部分上に形成
される。その後、シリサイドが保護層によって保護され
ないＥＳＤと内部領域の部分に形成される。本方法によ
ると、保護層は、ＥＳＤ領域のゲート電極、ソース及び
／又はドレイン部分上に選択的に形成されることができ
る。結果として、ユーザは、ＥＳＤ領域のゲート、ソー
ス及び／又はドレイン部分がシリサイドの形成から保護
されるか否かを選択することができる。
体デバイスを形成するための方法に関する。本方法は、
基板のＥＳＤ部分にＥＳＤトランジスタを形成するステ
ップと基板の内部領域に少なくとも１つの追加のトラン
ジスタを形成するステップを含む。保護回路がシリサイ
ドの形成から保護されるべきＥＳＤ領域の部分上に形成
される。その後、シリサイドが保護層によって保護され
ないＥＳＤと内部領域の部分に形成される。本方法によ
ると、保護層は、ＥＳＤ領域のゲート電極、ソース及び
／又はドレイン部分上に選択的に形成されることができ
る。結果として、ユーザは、ＥＳＤ領域のゲート、ソー
ス及び／又はドレイン部分がシリサイドの形成から保護
されるか否かを選択することができる。
【００１５】保護層は、ＥＳＤ及び内部領域の双方の上
に酸化物層を堆積するステップ及びシリサイドの形成か
ら保護されるべきＥＳＤ領域の部分上にホトレジストを
形成するステップによって形成されることができる。こ
のホトレジストは、酸化物層を保護層に形成するエッチ
ング中マスクとして働く。このエッチングは、内部領域
にあるゲート電極に隣接する側壁に酸化物層も形成する
方向性エッチングである。シリサイド膜は保護層と側壁
のスペーサの形成の後に形成される。シリサイドの形成
後に、保護層をＥＳＤ部分にあるゲート電極に隣接する
側壁スペーサに形成する追加のエッチングが行なわれ
る。結果的に、単一の酸化物層はシリサイドの形成から
ＥＳＤ領域の部分を保護し、ＥＳＤ及び内部領域の双方
のゲート電極上に側壁スペーサを与えることができる。
に酸化物層を堆積するステップ及びシリサイドの形成か
ら保護されるべきＥＳＤ領域の部分上にホトレジストを
形成するステップによって形成されることができる。こ
のホトレジストは、酸化物層を保護層に形成するエッチ
ング中マスクとして働く。このエッチングは、内部領域
にあるゲート電極に隣接する側壁に酸化物層も形成する
方向性エッチングである。シリサイド膜は保護層と側壁
のスペーサの形成の後に形成される。シリサイドの形成
後に、保護層をＥＳＤ部分にあるゲート電極に隣接する
側壁スペーサに形成する追加のエッチングが行なわれ
る。結果的に、単一の酸化物層はシリサイドの形成から
ＥＳＤ領域の部分を保護し、ＥＳＤ及び内部領域の双方
のゲート電極上に側壁スペーサを与えることができる。
【００１６】Ｎ+型イオン注入がシリサイドと側壁スペ
ーサの形成後に行なわれる。このイオン注入は、ＥＳＤ
と内部領域の双方にある側壁スペーサに関して自己整合
されたＮ+型ソース／ドレイン領域を提供する。側壁ス
ペーサで自己整合されたＮ+型イオン注入に続いくゲー
ト電極に隣接する側壁スペーサの形成は、ＥＳＤと内部
領域の双方に軽くドープされたドレイン（lightly dope
d drain: ＤＤＬ）構造を与える。
ーサの形成後に行なわれる。このイオン注入は、ＥＳＤ
と内部領域の双方にある側壁スペーサに関して自己整合
されたＮ+型ソース／ドレイン領域を提供する。側壁ス
ペーサで自己整合されたＮ+型イオン注入に続いくゲー
ト電極に隣接する側壁スペーサの形成は、ＥＳＤと内部
領域の双方に軽くドープされたドレイン（lightly dope
d drain: ＤＤＬ）構造を与える。
【００１７】図１は、本発明の方法で形成されることが
できる半導体デバイス１０の一部の側面図である。この
半導体デバイス１０は、基板１４上に形成されたフィー
ルド酸化物１２又は他の絶縁構造を含む。このフィール
ド酸化物１２は基板１４をＥＳＤと内部領域に仕切る。
ゲート酸化物がこのＥＳＤと内部領域にある基板１４上
に形成される。基板１４及びフィールド酸化物と比較し
てゲート酸化物は比較的薄いため、このゲート酸化物は
図示されていない。
できる半導体デバイス１０の一部の側面図である。この
半導体デバイス１０は、基板１４上に形成されたフィー
ルド酸化物１２又は他の絶縁構造を含む。このフィール
ド酸化物１２は基板１４をＥＳＤと内部領域に仕切る。
ゲート酸化物がこのＥＳＤと内部領域にある基板１４上
に形成される。基板１４及びフィールド酸化物と比較し
てゲート酸化物は比較的薄いため、このゲート酸化物は
図示されていない。
【００１８】ＮチャネルＭＯＳトランジスタがＥＳＤと
内部領域に形成される。ＥＳＤ領域に形成されたこのト
ランジスタは、ＥＳＤトランジスタ１６と呼ばれ、また
内部領域に形成されたトランジスタは、内部トランジス
タ１８と呼ばれる。ＥＳＤトランジスタと内部トランジ
スタ１６、１８の双方は、ＬＤＤ構成されたソース／ド
レイン領域２０を有する。特に、各々のトランジスタ
は、関連したゲート電極２２と共にゲート側に整列され
たＮ型ソース／ドレイン領域２０を有している。又、各
々のトランジスタは、Ｎ-領域に部分的に重なり、関連
したゲート電極２２にある側壁スペーサ２４と共にゲー
ト側に整列されたＮ+型のソース／ドレイン領域２０も
有している。これらのＮ+及びＮ-型のソース・ドレイン
領域は、例えばイオン注入によって形成される。
内部領域に形成される。ＥＳＤ領域に形成されたこのト
ランジスタは、ＥＳＤトランジスタ１６と呼ばれ、また
内部領域に形成されたトランジスタは、内部トランジス
タ１８と呼ばれる。ＥＳＤトランジスタと内部トランジ
スタ１６、１８の双方は、ＬＤＤ構成されたソース／ド
レイン領域２０を有する。特に、各々のトランジスタ
は、関連したゲート電極２２と共にゲート側に整列され
たＮ型ソース／ドレイン領域２０を有している。又、各
々のトランジスタは、Ｎ-領域に部分的に重なり、関連
したゲート電極２２にある側壁スペーサ２４と共にゲー
ト側に整列されたＮ+型のソース／ドレイン領域２０も
有している。これらのＮ+及びＮ-型のソース・ドレイン
領域は、例えばイオン注入によって形成される。
【００１９】ＥＳＤトランジスタと内部トランジスタ１
６、１８は、これらのトランジスタを金属の相互接続層
（図示せず）に結合するためのコンタクトとして働くシ
リサイド化された膜２６を有する。内部トランジスタ１
８は、ソース／ドレイン領域２０と関連したゲート電極
２２に形成されたシリサイド膜２６を有する。このシリ
サイド膜２６は、ゲート電極２２に隣接する側壁スペー
サ２４と自己整合される。ＥＳＤトランジスタ１６は、
シリサイド膜２６の内側エッジとゲート電極２２間に距
離ｄをあけて形成されるシリサイド膜２６を有する。こ
の距離は、しばしばコンタクトからゲートまでの距離
（コンタクト・ツー・ゲート距離）と呼ばれる。ＥＳＤ
イベントの間加熱する主領域はドレイン接合であるの
で、この間隔は、シリサイド膜２６からの熱発生領域を
分離し、従って、ＥＳＤイベントの間に溶融するシリサ
イド２６の可能性を減少する。
６、１８は、これらのトランジスタを金属の相互接続層
（図示せず）に結合するためのコンタクトとして働くシ
リサイド化された膜２６を有する。内部トランジスタ１
８は、ソース／ドレイン領域２０と関連したゲート電極
２２に形成されたシリサイド膜２６を有する。このシリ
サイド膜２６は、ゲート電極２２に隣接する側壁スペー
サ２４と自己整合される。ＥＳＤトランジスタ１６は、
シリサイド膜２６の内側エッジとゲート電極２２間に距
離ｄをあけて形成されるシリサイド膜２６を有する。こ
の距離は、しばしばコンタクトからゲートまでの距離
（コンタクト・ツー・ゲート距離）と呼ばれる。ＥＳＤ
イベントの間加熱する主領域はドレイン接合であるの
で、この間隔は、シリサイド膜２６からの熱発生領域を
分離し、従って、ＥＳＤイベントの間に溶融するシリサ
イド２６の可能性を減少する。
【００２０】図２（Ａ）〜図２（Ｊ）は、図１に示され
た半導体デバイスを形成するための方法の実施形態を示
す。図１に示された半導体デバイス１０及び図２（Ａ）
〜図２（Ｊ）西召された方法は、本発明の単一の実施形
態であり、概略を示す目的でのみ開示されている。本方
法の他の実施形態とデバイスは、この出願全体をとおし
て記載され、本願発明の範囲内に入るように意図されて
いる。
た半導体デバイスを形成するための方法の実施形態を示
す。図１に示された半導体デバイス１０及び図２（Ａ）
〜図２（Ｊ）西召された方法は、本発明の単一の実施形
態であり、概略を示す目的でのみ開示されている。本方
法の他の実施形態とデバイスは、この出願全体をとおし
て記載され、本願発明の範囲内に入るように意図されて
いる。
【００２１】図２（Ａ）は、本発明で使用されるＰ型シ
リコン基板１４を示す。約８００ｎｍの厚さを有するフ
ィールド酸化物１２が選ばれた酸化方法によって基板１
４の表面上に形成される。フィールド酸化物１２は、基
板１４上のＥＳＤ領域と内部領域を画定する。図１に示
されたＥＳＤトランジスタ１６に相当するトランジスタ
はＥＳＤ領域に形成され、又図１に示されたバッファト
ランジスタに相当するトランジスタは内部領域に形成さ
れる。
リコン基板１４を示す。約８００ｎｍの厚さを有するフ
ィールド酸化物１２が選ばれた酸化方法によって基板１
４の表面上に形成される。フィールド酸化物１２は、基
板１４上のＥＳＤ領域と内部領域を画定する。図１に示
されたＥＳＤトランジスタ１６に相当するトランジスタ
はＥＳＤ領域に形成され、又図１に示されたバッファト
ランジスタに相当するトランジスタは内部領域に形成さ
れる。
【００２２】約７ｎｍ厚さのゲート酸化物がＥＳＤと内
部領域に乾いた熱酸化プロセスを用いて形成される。こ
のゲート酸化物はその相対的な厚さのために図示されて
いない。ポリサイド構造を有するゲート電極２２がＥＳ
Ｄと内部領域に形成される。
部領域に乾いた熱酸化プロセスを用いて形成される。こ
のゲート酸化物はその相対的な厚さのために図示されて
いない。ポリサイド構造を有するゲート電極２２がＥＳ
Ｄと内部領域に形成される。
【００２３】図２（Ｂ）に示されたＮ-型のソース・ド
レイン領域２０は、リンのようなドーパントのイオン注
入によって形成される。Ｎ-型のソース・ドレイン領域
２０は、ゲート電極２２に関して自己整合される。注入
エネルギーは、約２０〜１００keVの範囲であり、約１
ｘ１０13atoms/cm2のドーズ量である。
レイン領域２０は、リンのようなドーパントのイオン注
入によって形成される。Ｎ-型のソース・ドレイン領域
２０は、ゲート電極２２に関して自己整合される。注入
エネルギーは、約２０〜１００keVの範囲であり、約１
ｘ１０13atoms/cm2のドーズ量である。
【００２４】図２(Ｃ)は、ＥＳＤと内部領域の双方上に
堆積された約２００ｎｍの酸化物層２８の堆積を示して
いる。
堆積された約２００ｎｍの酸化物層２８の堆積を示して
いる。
【００２５】図２(Ｄ)は、酸化物層２８上でのホトレジ
スト３０の形成を示している。このホトレジスト３０
は、シリサイドの形成から保護されるべきＥＳＤの一部
に形成される。図２(Ｅ)に示されたように、酸化物層２
８は、マスクとしてホトレジスト３０を用いてエッチン
グを行なうことによって保護層３２に形成される。この
エッチングは、反応性イオンエッチングのような方向性
エッチングである。この方向性エッチングは、酸化物層
２８の厚さが内部領域でゲート電極２２の近くに形成し
た側壁スペーサを残す。
スト３０の形成を示している。このホトレジスト３０
は、シリサイドの形成から保護されるべきＥＳＤの一部
に形成される。図２(Ｅ)に示されたように、酸化物層２
８は、マスクとしてホトレジスト３０を用いてエッチン
グを行なうことによって保護層３２に形成される。この
エッチングは、反応性イオンエッチングのような方向性
エッチングである。この方向性エッチングは、酸化物層
２８の厚さが内部領域でゲート電極２２の近くに形成し
た側壁スペーサを残す。
【００２６】図２(Ｆ)は、約１００ｎｍの厚さを有する
チタン膜３４がスパッタリング技術によってＥＳＤと内
部領域に堆積されていることを示す。このチタン膜３４
は、図２(Ｇ)に示されたシリサイド膜２６を備えるよう
に、約６００〜８００℃で不活性雰囲気の下で熱処理さ
れる。チタン膜３４の全ての反応しない部分は、エッチ
ングによって除去されることができる。シリサイド膜を
形成するための他の適当な金属は、プラチナ、ニッケ
ル、及びタングステンを含むが、これに限定されない。
チタン膜３４がスパッタリング技術によってＥＳＤと内
部領域に堆積されていることを示す。このチタン膜３４
は、図２(Ｇ)に示されたシリサイド膜２６を備えるよう
に、約６００〜８００℃で不活性雰囲気の下で熱処理さ
れる。チタン膜３４の全ての反応しない部分は、エッチ
ングによって除去されることができる。シリサイド膜を
形成するための他の適当な金属は、プラチナ、ニッケ
ル、及びタングステンを含むが、これに限定されない。
【００２７】図２(Ｈ)は、保護層３２によって前に覆わ
れなかったＥＳＤと内部領域の部分を覆う追加の第２の
ホトレジスト３６を示す。エッチングがマスクとしてこ
の第２のホトレジスト３６を用いて行なわれる。図２
(Ｉ)に示されるように、このエッチングはＥＳＤ領域に
おけるゲート電極２２に隣接する側壁スペーサ２４を残
す。これらの側壁スペーサ２４は、図２(Ｅ)に示された
スペーサと同じ酸化物層２８から形成される。従って、
単一の酸化物の体積が側壁スペーサ２４の形成のために
必要である。
れなかったＥＳＤと内部領域の部分を覆う追加の第２の
ホトレジスト３６を示す。エッチングがマスクとしてこ
の第２のホトレジスト３６を用いて行なわれる。図２
(Ｉ)に示されるように、このエッチングはＥＳＤ領域に
おけるゲート電極２２に隣接する側壁スペーサ２４を残
す。これらの側壁スペーサ２４は、図２(Ｅ)に示された
スペーサと同じ酸化物層２８から形成される。従って、
単一の酸化物の体積が側壁スペーサ２４の形成のために
必要である。
【００２８】図２(Ｊ)において、Ｎ+型ソース／ドレイ
ンの拡散層が砒素イオンの注入によって形成される。こ
のＮ+型ソース／ドレイン領域２０は、ゲート電極２２
にある側壁スペーサ２４に関して自己整合される。イオ
ン注入条件は、７０〜１００keV及び１ｘ１０5から５ｘ
１０5atoms/cm2の範囲にある注入エネルギーを有する。
ンの拡散層が砒素イオンの注入によって形成される。こ
のＮ+型ソース／ドレイン領域２０は、ゲート電極２２
にある側壁スペーサ２４に関して自己整合される。イオ
ン注入条件は、７０〜１００keV及び１ｘ１０5から５ｘ
１０5atoms/cm2の範囲にある注入エネルギーを有する。
【００２９】図２(Ｄ)〜図２(Ｇ)に示されるように、ホ
トレジスト３０はシリサイド膜２６の形成から保護され
るべきＥＳＤ領域の部分にわたって酸化物層２８上に形
成される。従って、ホトレジスト３０はゲート電極２２
上に形成されるのに加えて、全体のソース／ドレイン領
域２０上に形成され得る。本方法のこの実施形態はＥＳ
Ｄ領域のいずれの部分内にシリサイド膜２６の形勢を避
ける。
トレジスト３０はシリサイド膜２６の形成から保護され
るべきＥＳＤ領域の部分にわたって酸化物層２８上に形
成される。従って、ホトレジスト３０はゲート電極２２
上に形成されるのに加えて、全体のソース／ドレイン領
域２０上に形成され得る。本方法のこの実施形態はＥＳ
Ｄ領域のいずれの部分内にシリサイド膜２６の形勢を避
ける。
【００３０】また、図２(Ｄ)〜図２(Ｇ)に示されるよう
に、ホトレジスト３０の幅Ｗは、シリサイド膜２６とデ
ート電極間の変位ｄ(コンタクトからゲート迄の距離と
も呼ばれる)を決定する。上述されたように、ｄを増加
することは、シリサイド膜２６と熱源間の距離を増加す
ることによってシリサイド膜２６の破壊(ブレークダウ
ン)を減少する働きをする。従って、ＷはＥＳＤ領域に
おけるシリサイド膜２６のブレークダウン特性を変える
ために調整される。
に、ホトレジスト３０の幅Ｗは、シリサイド膜２６とデ
ート電極間の変位ｄ(コンタクトからゲート迄の距離と
も呼ばれる)を決定する。上述されたように、ｄを増加
することは、シリサイド膜２６と熱源間の距離を増加す
ることによってシリサイド膜２６の破壊(ブレークダウ
ン)を減少する働きをする。従って、ＷはＥＳＤ領域に
おけるシリサイド膜２６のブレークダウン特性を変える
ために調整される。
【００３１】金属コネクターが図３に示された回路を形
成するために、上述されたように製造されるトランジス
タ間に形成される。この回路は、直列に接続される２つ
の内部トランジスタに並列に接続されるＥＳＤトランジ
スタ１６を有する。このＥＳＤトランジスタ１６は、Ｅ
ＳＤイベントを生じる静電エネルギー源として働く入出
力バッファパッド４０と内部トランジスタ１８間に結合
される。
成するために、上述されたように製造されるトランジス
タ間に形成される。この回路は、直列に接続される２つ
の内部トランジスタに並列に接続されるＥＳＤトランジ
スタ１６を有する。このＥＳＤトランジスタ１６は、Ｅ
ＳＤイベントを生じる静電エネルギー源として働く入出
力バッファパッド４０と内部トランジスタ１８間に結合
される。
【００３２】ＥＳＤトランジスタ１６におけるスペーシ
ングをコンタクトするためにゲートと関連した抵抗は第
１の抵抗４２として示され、また内部トランジスタ１８
におけるスペーシングをコンタクトするためにゲートと
関連した抵抗は第２の抵抗４４として示されている。第
１の抵抗４２からの全抵抗が第２の抵抗４４からの全抵
抗より小さいと、ＥＳＤイベントからの静電エネルギー
はＥＳＤトランジスタ１６を介して自動的に放電するで
あろう。
ングをコンタクトするためにゲートと関連した抵抗は第
１の抵抗４２として示され、また内部トランジスタ１８
におけるスペーシングをコンタクトするためにゲートと
関連した抵抗は第２の抵抗４４として示されている。第
１の抵抗４２からの全抵抗が第２の抵抗４４からの全抵
抗より小さいと、ＥＳＤイベントからの静電エネルギー
はＥＳＤトランジスタ１６を介して自動的に放電するで
あろう。
【００３３】しかし、ＥＳＤトランジスタにおけるコン
タクトからゲートまでの距離ｄは、本発明によって増加
されることができる。ｄの増加は、第１のトランジスタ
４２によって示される抵抗を増加する。この増加によっ
て、第１の抵抗４２からの全抵抗が第２の抵抗４４から
の全抵抗を超えるようにすることができる。この困難性
を克服するために、第３の抵抗４６が回路に加えられ
る。第３の抵抗４６が加えられ、第１の抵抗からの全抵
抗が第２と第３の抵抗４４、４６からの全抵抗より小さ
くなると、ＥＳＤイベントからの静電エネルギーはＥＳ
Ｄトランジスタ１６を介して自動的に放電するであろ
う。第３の抵抗４６は基板に形成されたＮウエル抵抗、
或いはＥＳＤと内部トランジスタ１６、１８間に結合さ
れた他の適当な抵抗であればよい。
タクトからゲートまでの距離ｄは、本発明によって増加
されることができる。ｄの増加は、第１のトランジスタ
４２によって示される抵抗を増加する。この増加によっ
て、第１の抵抗４２からの全抵抗が第２の抵抗４４から
の全抵抗を超えるようにすることができる。この困難性
を克服するために、第３の抵抗４６が回路に加えられ
る。第３の抵抗４６が加えられ、第１の抵抗からの全抵
抗が第２と第３の抵抗４４、４６からの全抵抗より小さ
くなると、ＥＳＤイベントからの静電エネルギーはＥＳ
Ｄトランジスタ１６を介して自動的に放電するであろ
う。第３の抵抗４６は基板に形成されたＮウエル抵抗、
或いはＥＳＤと内部トランジスタ１６、１８間に結合さ
れた他の適当な抵抗であればよい。
【００３４】上記の製造方法及びデバイスは、Ｎチャネ
ルＭＯＳトランジスタに関して説明されたが、この製造
方法はＰチャネルＭＯＳトランジスタにも応用可能であ
る。
ルＭＯＳトランジスタに関して説明されたが、この製造
方法はＰチャネルＭＯＳトランジスタにも応用可能であ
る。
【００３５】本発明は、上に詳細に説明された好適な実
施形態及び例を参照することによって説明されたけれど
も、これらは本発明をこれに限定するために意図された
ものではないことが理解されるべきである。本発明の精
神及び特許請求の範囲を逸脱することなく、変更及び組
み合わせは、当業者に容易になされることが理解される
であろう。
施形態及び例を参照することによって説明されたけれど
も、これらは本発明をこれに限定するために意図された
ものではないことが理解されるべきである。本発明の精
神及び特許請求の範囲を逸脱することなく、変更及び組
み合わせは、当業者に容易になされることが理解される
であろう。
【図１】本発明の方法によって形成された半導体デバイ
スのＥＳＤ及び内部領域の断面図である。
スのＥＳＤ及び内部領域の断面図である。
【図２Ａ】ＥＳＤ領域と内部領域へ区分された基板の断
面図である。
面図である。
【図２Ｂ】Ｎ型のソース／ドレイン領域を形成するため
のイオン注入を示す。
のイオン注入を示す。
【図２Ｃ】ＥＳＤ及び内部領域上に堆積された酸化物層
を示す。
を示す。
【図２Ｄ】酸化物層上に形成され、シリサイドの形成か
ら保護されるべきＥＳＤ領域の一つ上に位置されるマス
クを示す。
ら保護されるべきＥＳＤ領域の一つ上に位置されるマス
クを示す。
【図２Ｅ】側壁スペーサに形成された酸化物層、及びシ
リサイドの形成からＥＳＤ領域の部分を保護する保護層
を示す。
リサイドの形成からＥＳＤ領域の部分を保護する保護層
を示す。
【図２Ｆ】ＥＳＤ及び内部領域上に形成されたチタン膜
を示す。
を示す。
【図２Ｇ】シリサイド膜に形成された、図２(Ｆ)のチタ
ン膜を示す。
ン膜を示す。
【図２Ｈ】図２(Ｅ)に形成された保護層によって保護さ
れないＥＳＤ及び内部領域の部分上に形成されたマスク
を示す。
れないＥＳＤ及び内部領域の部分上に形成されたマスク
を示す。
【図２Ｉ】ＥＳＤ領域のゲート電極に隣接する側壁スペ
ーサに形成された、図２(Ｅ)の保護層を示す。
ーサに形成された、図２(Ｅ)の保護層を示す。
【図２Ｊ】Ｎ型のソース／ドレイン領域を形成するため
のイオン注入を示す。
のイオン注入を示す。
【図３】本発明によって形成された半導体デバイス上に
形成される回路の一部を示す。
形成される回路の一部を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェン シャン ライ 台湾 タイチュン ペキン ロード サー ティース レーン セクション ２−26− １−２エフ (72)発明者 タア チェン ルー 台湾 カオーシュン サン ミン ディス トリクト ヌエー チアン ストリート レーン １−36 (72)発明者 マム ツン ワン 台湾 シンチュ サイエンス パーク ロ ード レーン 162 アリー ３−18 Ｆターム(参考） 5F038 BH02 BH07 BH13 CD05 CD19 EZ01 EZ13 EZ14 EZ20 5F040 DA23 DA24 DB03 DC01 EC07 EC13 EF02 EF14 EF18 EH02 EH07 EJ03 EM02 FA05 FA17 FB02 FB05 FC25 5F048 AA02 AC03 AC10 BA01 BB05 BB08 BC01 BC03 BC06 BC18 BF06 BF16 BG12 CC08 CC15 CC16 DA20 DA21 DA25
Claims (42)
- 【請求項１】 ＥＳＤ領域及び内部領域を有する基板上
に半導体デバイスを形成する方法であって、 ゲート電極を有するＥＳＤ領域の一部上に保護層を形成
するステップと、 前記内部領域の少なくとも一部分上にシリサイドを形成
するステップを有し、前記保護層は、シリサイドの形成
からＥＳＤ領域の前記部分を保護し、且つ残りの保護層
が前記ＥＳＤ領域のゲート電極上に側壁スペーサを形成
するように、前記保護層の一部を除去するステップ、を
有することを特徴とする方法。 - 【請求項２】 前記保護層を形成する前に基板にＮ-型
ソース／ドレイン領域を形成するステップを有すること
を特徴とする請求項１に記載の方法。 - 【請求項３】 前記保護層は、酸化物層を含むことを特
徴とする請求項１に記載の方法。 - 【請求項４】 保護層を形成するステップは、内部領域
に含まれたゲート電極に側壁スペーサを形成するステッ
プを有することを特徴とする請求項１に記載の方法。 - 【請求項５】 前記保護層を形成するステップは、ＥＳ
Ｄ領域におけるゲート電極から距離ｄまで延びる領域上
に保護層を形成するステップを有することを特徴とする
請求項１に記載の方法。 - 【請求項６】 保護層を形成するステップは、ＥＳＤと
内部領域上に酸化物層を形成するステップ、 前記酸化物層上に第１のマスクを形成するステップ、前
記第１のマスクは、シリサイドの形成から保護される前
記ＥＳＤ領域の部分上に形成され、且つ前記酸化物層を
保護層に形成するために、前記第１のマスクと酸化物層
をエッチングするステップ、を有することを特徴とする
請求項１に記載の方法。 - 【請求項７】前記エッチングは、前記内部領域に含まれ
るゲート電極に隣接する側壁スペーサに前記酸化物層を
形成することを特徴とする請求項１に記載の方法。 - 【請求項８】 前記シリサイドを形成するステップは、
ＥＳＤと内部領域上にチタン層を形成するステップ、 前記チタン層をアニーリングするステップ、及び前記Ｅ
ＳＤと内部領域から過剰なチタンを除去するステップを
有することを特徴とする請求項１に記載の方法。 - 【請求項９】シリサイドを形成するステップは、前記保
護層によって保護されないＥＳＤ領域の部分上にシリサ
イドを形成するステップを有することを特徴とする請求
項１に記載の方法。 - 【請求項１０】シリサイドが形成される部分は、ＥＳＤ
領域に置けるゲート電極から距離ｄまで延びる部分を除
くことを特徴とする請求項９に記載の方法。 - 【請求項１１】前記シリサイドを形成するステップは、
ＥＳＤと内部領域上、及び内部領域に含まれるゲート電
極上にシリサイドを形成ステップを有することを特徴と
する請求項９に記載の方法。 - 【請求項１２】更に、前記保護層によって保護されない
ＥＳＤ領域と内部領域の部分上に第２のマスクを形成す
るステップ、及び第２のマスクを除去すると同時に前記
保護層の部分を除去するすステップ、を有することを特
長とする請求項１に記載の方法。 - 【請求項１３】更に、前記保護層の一部を除去した後、
基板にＮ+型のソース／ドレイン領域を形成するステッ
プを有することを特徴とする請求項１に記載の方法。 - 【請求項１４】更に、前記保護層を形成する前に基板に
Ｎ-型のソース／ドレイン領域を形成するステップ、 前記内部領域に含まれるゲート電極上に側壁スペーサを
形成すると同時に保護層を形成するステップ、及び前記
保護層の部分を除去した後、基板にＮ+型のソース／ド
レイン領域を形成するステップを有し、前記Ｎ+型ソー
ス／ドレイン領域とＮ-型ソース／ドレイン領域は、軽
くドープされたドレイン領域を画定することを特徴とす
る請求項１に記載の方法。 - 【請求項１５】ＥＳＤ領域と内部領域を有する基板上に
半導体デバイスを形成する方法であって、 前記ＥＳＤ領域の一部分上に保護層を形成するステッ
プ、 前記内部領域の少なくとも一部にシリサイドを形成する
ステップ、前記保護層は、シリサイドの形成から前記Ｅ
ＳＤ領域の部分を保護し、 前記保護層によって保護されないＥＳＤ領域と内部領域
の部分上にマスクを形成するステップ、及び前記マスク
と前記保護層の一部を除去するステップ、を有すること
を特徴とする方法。 - 【請求項１６】更に、前記保護層を形成する前に基板に
Ｎ-ソース／ドレイン領域を形成するステップを有する
ことを特長とする請求項１５に記載の方法。 - 【請求項１７】前記保護層は酸化物層を有することを特
長とする方法。 - 【請求項１８】前記保護層を形成するステップは、前記
内部領域に含まれるゲート電極に側壁スペーサを形成す
るステップを有することを特徴とする請求項１５に記載
の方法。 - 【請求項１９】前記保護層を形成するステップは、前記
ゲートから距離ｄまで延びる領域上に前記保護層を形成
するステップを含むことを特徴とする方法。 - 【請求項２０】保護層を形成するステップは、ＥＳＤと
内部領域上に酸化物層を形成するステップ、 前記酸化物層上にマスクを形成するステップ、前記マス
クは、シリサイドの形成から保護されるべきＥＳＤ領域
の前記部分上に形成され、且つ前記酸化物層を前記保護
層に形成するために前記マスクと酸化物層をエッチング
するステップ、を有することを特徴とする請求項１５に
記載の方法。 - 【請求項２１】前記エッチングは、前記内部領域に含ま
れるゲート電極に隣接する側壁スペーサに前記酸化物層
を形成することを特徴とする請求項２０に記載の方法。 - 【請求項２２】前記シリサイドを形成するステップは、
前記保護層によって保護されないＥＳＤの部分上にシリ
サイドを形成するステップを含むことを特徴とする請求
項１５に記載の方法。 - 【請求項２３】シリサイドが形成される部分はＥＳＤ領
域におけるゲート電極から距離ｄまで延びる部分を除く
ことを特徴とする請求項２２に記載の方法。 - 【請求項２４】シリサイドを形成するステップは、前記
ＥＳＤと内部領域上、及び内部領域に含まれるゲート電
極上に画定されたソース／ドレイン領域上にシリサイド
を形成するステップを含むことを特徴とする請求項２２
に記載の方法。 - 【請求項２５】前記マスク及び前記保護層の一部を除去
するステップは、前記ＥＳＤ領域に含まれるゲートに隣
接して配置された側壁スペーサに保護層を形成するエッ
チングを行なうステップを含むことを特徴とする請求項
１５に記載の方法。 - 【請求項２６】更に、前記マスク及び保護層の一部を除
去した後基板にＮ+ソース／ドレイン領域を形成するス
テップを有することを特徴とする請求項１５に記載の方
法。 - 【請求項２７】ＥＳＤ領域と内部領域を有する基板を設
けるステップと、 ゲート電極を含む前記ＥＳＤ領域の一部上に保護層を形
成するステップと、 前記内部領域の少なくとも一部上にシリサイドを形成す
るステップ、前記保護層はシリサイドの形成から前記Ｅ
ＳＤ領域を保護し、且つ残りの保護層が前記ＥＳＤ領域
にあるゲート電極上に側壁スペーサを形成するように、
前記保護層の一部を除去するステップ、を有する方法に
よって製造される半導体デバイス。 - 【請求項２８】更に、前記保護層を形成する前に基板に
Ｎ-型のソース／ドレイン領域を形成するステップを有
することを特徴とする請求項２７に記載の半導体デバイ
ス。 - 【請求項２９】前記保護層は、酸化物層を有することを
特徴とする請求項２７に記載の半導体デバイス。 - 【請求項３０】前記保護層を形成するステップは、ＥＳ
Ｄと内部領域上に酸化物層を形成するステップ、 前記酸化物層上に第１のマスクを形成するステップ、前
記マスクは、シリサイドの形成から保護されるべき前記
ＥＳＤ領域の部分上に形成され、且つ前記酸化物層を保
護層に形成するために、前記マスクと酸化物層をエッチ
ングするステップ、を有することを特徴とする請求項２
７に記載の半導体デバイス。 - 【請求項３１】前記保護層を形成するステップは、前記
ＥＳＤ領域におけるゲート電極から距離ｄまで延びる領
域上に保護層を形成するステップを含むことを特徴とす
る請求項２７に記載の半導体デバイス。 - 【請求項３２】シリサイドを形成するステップは、前記
保護層によって保護されない前記ＥＳＤ領域の部分上に
シリサイドを形成することを特徴とする請求項２７に記
載の半導体デバイス。 - 【請求項３３】更に、前記保護層によって保護されない
前記ＥＳＤ領域及び内部領域の部分上に第２のマスクを
形成するステップ、および前記第２のマスクを除去する
と同時に前記保護層の部分を除去するステップ、を有す
ることを特徴とする請求項２７に記載の半導体デバイ
ス。 - 【請求項３４】更に、前記保護層の部分を除去した後、
基板にＮ+が他のソース／ドレイン領域を形成すること
を特徴とする請求項２７に記載の半導体デバイス。 - 【請求項３５】ＥＳＤ領域と内部領域を有する基板を設
けるステップと、 前記ＥＳＤ領域の一部上に保護層を形成するステップ
と、 前記内部領域の少なくとも一部上にシリサイドを形成す
るステップ、前記保護層はシリサイドの形成から前記Ｅ
ＳＤ領域の一部を保護し、且つ前記保護層によって保護
されない前記ＥＳＤ領域と内部領域の部分上にマスクを
形成するステップと、 前記マスクと前記保護層の一部を除去するステップ、を
有する方法によって製造される半導体デバイス。 - 【請求項３６】更に、前記保護層を形成する前に、基板
にＮ-型ソース／ドレイン領域を形成することを有する
ことを特徴とする請求項３５に記載の半導体デバイス。 - 【請求項３７】前記保護層は、酸化物層を含むことを特
徴とする請求項３５に記載の半導体デバイス。 - 【請求項３８】保護層を形成するステップは、 前記ＥＳＤ領域と内部領域上に酸化物層を形成するステ
ップと、 前記酸化物層上に第２のマスクを形成するステップ、前
記第２のマスクはシリサイドの形成から保護されるべき
前記ＥＳＤの部分上に形成され、且つ前記保護層に前記
酸化物層を形成するために、前記第２のマスクと酸化物
層をエッチングするステップ、を有することを特徴とす
る請求項３５に記載の半導体デバイス。 - 【請求項３９】前記保護層を形成するステップは、前記
ＥＳＤ領域におけるゲート電極から距離ｄまで延びる領
域上に保護層を形成するステップを有することを特徴と
する請求項３５に記載の半導体デバイス。 - 【請求項４０】前記シリサイドを形成するステップは、
前記保護層によって保護されない前記ＥＳＤ領域の部分
状にシリサイドを形成するステップを含むことを特徴と
する請求項３５に記載の半導体デバイス。 - 【請求項４１】更に、前記マスクと保護層の一部を除去
した後、基板にＮ-型のソース／ドレインを形成するこ
とを特徴とする請求項３５に記載の半導体デバイス。 - 【請求項４２】前記マスクと前記保護層の一部を除去す
るステップは、前記ＥＳＤ領域に含まれるゲート電極の
側壁スペーサに前記保護層を形成することを特徴とする
請求項３５に記載の半導体デバイス。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001973A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 정전기 보호소자를 구비한 반도체 장치의 제조방법 |
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2009177296A (ja) * | 2008-01-22 | 2009-08-06 | Seiko Epson Corp | 出力回路、出力方法、出力回路の製造方法、および電子機器 |
| JP2011040665A (ja) * | 2009-08-18 | 2011-02-24 | Sharp Corp | 半導体装置及びその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495442B1 (en) * | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
| US6259140B1 (en) * | 1999-02-02 | 2001-07-10 | Macronix International Co., Ltd. | Silicide blocking process to form non-silicided regions on MOS devices |
| US6268286B1 (en) * | 2000-02-01 | 2001-07-31 | International Business Machines Corporation | Method of fabricating MOSFET with lateral resistor with ballasting |
| TW471039B (en) * | 2000-08-21 | 2002-01-01 | United Microelectronics Corp | Self-aligned metal silicide manufacture process for electrostatic discharge device |
| KR20020083795A (ko) * | 2001-04-30 | 2002-11-04 | 삼성전자 주식회사 | 자기정렬 실리사이드 기술을 사용하는 모스 트랜지스터의제조방법 |
| US7010208B1 (en) * | 2002-06-24 | 2006-03-07 | Luxtera, Inc. | CMOS process silicon waveguides |
| US7368948B2 (en) * | 2005-07-15 | 2008-05-06 | Infineon Technologies Ag | Integrated receiver circuit |
| CN107017249A (zh) * | 2017-03-30 | 2017-08-04 | 北京中电华大电子设计有限责任公司 | 一种改善esd保护器件均匀导通的方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021853A (en) * | 1990-04-27 | 1991-06-04 | Digital Equipment Corporation | N-channel clamp for ESD protection in self-aligned silicided CMOS process |
| US5262344A (en) * | 1990-04-27 | 1993-11-16 | Digital Equipment Corporation | N-channel clamp for ESD protection in self-aligned silicided CMOS process |
| US5283449A (en) * | 1990-08-09 | 1994-02-01 | Nec Corporation | Semiconductor integrated circuit device including two types of MOSFETS having source/drain region different in sheet resistance from each other |
| JP3775803B2 (ja) * | 1990-08-09 | 2006-05-17 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路装置およびその製造方法 |
| US5342798A (en) * | 1993-11-23 | 1994-08-30 | Vlsi Technology, Inc. | Method for selective salicidation of source/drain regions of a transistor |
| US5619052A (en) * | 1994-09-29 | 1997-04-08 | Macronix International Co., Ltd. | Interpoly dielectric structure in EEPROM device |
| US5589423A (en) * | 1994-10-03 | 1996-12-31 | Motorola Inc. | Process for fabricating a non-silicided region in an integrated circuit |
| DE19510777C1 (de) * | 1995-03-24 | 1996-06-05 | Itt Ind Gmbh Deutsche | Verfahren zum Herstellen einer CMOS-Struktur mit ESD-Schutz |
| US5834351A (en) * | 1995-08-25 | 1998-11-10 | Macronix International, Co. Ltd. | Nitridation process with peripheral region protection |
| US5672527A (en) * | 1996-03-08 | 1997-09-30 | United Microelectronics Corp. | Method for fabricating an electrostatic discharge protection circuit |
| US5744839A (en) * | 1996-06-11 | 1998-04-28 | Micron Technology, Inc. | ESD protection using selective siliciding techniques |
| TW408465B (en) * | 1997-01-24 | 2000-10-11 | United Microelectronics Corp | The manufacture method of anti-electrostatic discharge device |
| US5960288A (en) * | 1997-08-12 | 1999-09-28 | United Semiconductor Corp. | Method of fabricating electrostatic discharge protection device |
| US5920774A (en) * | 1998-02-17 | 1999-07-06 | Texas Instruments - Acer Incorporate | Method to fabricate short-channel MOSFETS with an improvement in ESD resistance |
-
1999
- 1999-02-02 US US09/243,552 patent/US6121092A/en not_active Expired - Lifetime
- 1999-02-18 JP JP08215499A patent/JP4567112B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001973A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 정전기 보호소자를 구비한 반도체 장치의 제조방법 |
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2009177296A (ja) * | 2008-01-22 | 2009-08-06 | Seiko Epson Corp | 出力回路、出力方法、出力回路の製造方法、および電子機器 |
| JP2011040665A (ja) * | 2009-08-18 | 2011-02-24 | Sharp Corp | 半導体装置及びその製造方法 |
| US8466026B2 (en) | 2009-08-18 | 2013-06-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
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