JPH08279597A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08279597A JPH08279597A JP8224695A JP8224695A JPH08279597A JP H08279597 A JPH08279597 A JP H08279597A JP 8224695 A JP8224695 A JP 8224695A JP 8224695 A JP8224695 A JP 8224695A JP H08279597 A JPH08279597 A JP H08279597A
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Abstract
(57)【要約】
【目的】 静電破壊防止のための入力出力保護抵抗を少
ない占有面積で形成する。 【構成】 第１導電型半導体領域１０１中に、第２導電
型の半導体領域１０３を形成し（ａ）、基板全面に絶縁
膜を堆積した後、エッチングして第２導電型の半導体領
域１０３上に絶縁膜１０４を残し（ｂ）、基板全面に高
融点金属を堆積して、熱処理を行い金属シリサイド領域
１０６ａ、１０６ｂを形成し（ｃ）、フィールド酸化膜
１０２および絶縁膜１０４上に堆積した高融点金属１０
５を選択エッチングにより除去し（ｄ）、表面がシリサ
イド化された第２導電型の第１の半導体領域１０７ａと
第２の半導体領域１０７ｂとを、表面がシリサイド化さ
れていない第２導電型の第３の半導体領域１０７ｃを介
して接続することにより入力保護抵抗を形成することか
らなる。
ない占有面積で形成する。 【構成】 第１導電型半導体領域１０１中に、第２導電
型の半導体領域１０３を形成し（ａ）、基板全面に絶縁
膜を堆積した後、エッチングして第２導電型の半導体領
域１０３上に絶縁膜１０４を残し（ｂ）、基板全面に高
融点金属を堆積して、熱処理を行い金属シリサイド領域
１０６ａ、１０６ｂを形成し（ｃ）、フィールド酸化膜
１０２および絶縁膜１０４上に堆積した高融点金属１０
５を選択エッチングにより除去し（ｄ）、表面がシリサ
イド化された第２導電型の第１の半導体領域１０７ａと
第２の半導体領域１０７ｂとを、表面がシリサイド化さ
れていない第２導電型の第３の半導体領域１０７ｃを介
して接続することにより入力保護抵抗を形成することか
らなる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置における静
電破壊防止のための入力出力保護抵抗の構造とその製造
方法に関するものである。
電破壊防止のための入力出力保護抵抗の構造とその製造
方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路において素子の微
細化が大きく進展してきており、ＭＯＳ型トランジスタ
においてはゲート酸化膜の薄膜化とともに、ソース、ド
レイン領域のシリサイド化によるコンタクト抵抗の低減
がはかられてきている。そしてゲート酸化膜の薄膜化お
よび、シリサイド化による静電破壊耐圧の低下への対策
として、半導体集積回路に入出力保護回路が組み込まれ
ている。
細化が大きく進展してきており、ＭＯＳ型トランジスタ
においてはゲート酸化膜の薄膜化とともに、ソース、ド
レイン領域のシリサイド化によるコンタクト抵抗の低減
がはかられてきている。そしてゲート酸化膜の薄膜化お
よび、シリサイド化による静電破壊耐圧の低下への対策
として、半導体集積回路に入出力保護回路が組み込まれ
ている。
【０００３】図５は上記した従来の静電破壊保護回路を
備えた入出力回路の一例を示すものである。図５におい
て入出力端子１は保護抵抗２を介してｐチャネル保護ト
ランジスタ３のドレイン、ｎチャネル保護トランジスタ
４のドレイン、ｐチャネル出力トランジスタ５のドレイ
ン、ｎチャネル出力トランジスタ６のドレインに接続さ
れ、更に入力保護抵抗７を介して内部回路８に接続され
ている。ｐチャネル保護トランジスタ３のソース、ゲー
トはＶＤＤ電源端子に接続され、ｎチャネル保護トラン
ジスタ４のソース、ゲートは接地端子に接続されてい
る。また、ｐチャネル出力トランジスタ５のソースはＶ
ＤＤ電源端子に接続され、ゲートは内部回路９に接続さ
れている。ｎチャネル出力トランジスタ６のソースは接
地端子に接続され、ゲートは内部回路１０に接続されて
いる。
備えた入出力回路の一例を示すものである。図５におい
て入出力端子１は保護抵抗２を介してｐチャネル保護ト
ランジスタ３のドレイン、ｎチャネル保護トランジスタ
４のドレイン、ｐチャネル出力トランジスタ５のドレイ
ン、ｎチャネル出力トランジスタ６のドレインに接続さ
れ、更に入力保護抵抗７を介して内部回路８に接続され
ている。ｐチャネル保護トランジスタ３のソース、ゲー
トはＶＤＤ電源端子に接続され、ｎチャネル保護トラン
ジスタ４のソース、ゲートは接地端子に接続されてい
る。また、ｐチャネル出力トランジスタ５のソースはＶ
ＤＤ電源端子に接続され、ゲートは内部回路９に接続さ
れている。ｎチャネル出力トランジスタ６のソースは接
地端子に接続され、ゲートは内部回路１０に接続されて
いる。
【０００４】このような構成の入出力回路において接地
端子に対し入出力端子１にサージが印加された場合、サ
ージは保護抵抗２により減衰された後、ｎチャネル保護
トランジスタ４を通じてサージは放電吸収される。ま
た、ＶＤＤ電源端子に対し入出力端子１にサージが印加
された場合も同様に、サージは保護抵抗２により減衰し
た後、ｐチャネル保護トランジスタ３を通じて放電吸収
される。更に、入力保護抵抗７がサージ電圧を減衰させ
て内部回路８を保護している。
端子に対し入出力端子１にサージが印加された場合、サ
ージは保護抵抗２により減衰された後、ｎチャネル保護
トランジスタ４を通じてサージは放電吸収される。ま
た、ＶＤＤ電源端子に対し入出力端子１にサージが印加
された場合も同様に、サージは保護抵抗２により減衰し
た後、ｐチャネル保護トランジスタ３を通じて放電吸収
される。更に、入力保護抵抗７がサージ電圧を減衰させ
て内部回路８を保護している。
【０００５】前記保護抵抗の従来例の１つとして、特開
昭６１−２８５７４９号公報に開示された構成を図６に
示す。図６において、符号１１はｎ型シリコン半導体基
板、１２は前記基板１１の表面層に選択的に形成された
ｐ- 形ウェルであり、配線１３ａ、１３ｂに対しては、
表面２箇所からそれぞれに低抵抗のｐ+ 形半導体層１４
ａ、１４ｂを介してコンタクトをとっており、また、１
５はフィールド酸化膜、１６は絶縁膜、１７ａ、１７ｂ
は各配線１３ａ、１３ｂのコンタクトホールであり、保
護回路の抵抗として半導体基板内に形成される高抵抗の
ウェルを用いている。
昭６１−２８５７４９号公報に開示された構成を図６に
示す。図６において、符号１１はｎ型シリコン半導体基
板、１２は前記基板１１の表面層に選択的に形成された
ｐ- 形ウェルであり、配線１３ａ、１３ｂに対しては、
表面２箇所からそれぞれに低抵抗のｐ+ 形半導体層１４
ａ、１４ｂを介してコンタクトをとっており、また、１
５はフィールド酸化膜、１６は絶縁膜、１７ａ、１７ｂ
は各配線１３ａ、１３ｂのコンタクトホールであり、保
護回路の抵抗として半導体基板内に形成される高抵抗の
ウェルを用いている。
【０００６】
【発明が解決しようとする課題】しかしながら上記した
従来例のような構成では、保護回路の抵抗として高抵抗
のウェルを用いているため、保護回路のトランジスタの
ウェルとの間で分離が必要となる。したがって、抵抗と
して用いる領域の他に、ウェル分離領域の面積が必要と
なるため、少ない面積により保護回路を形成することが
できないという問題点を有していた。
従来例のような構成では、保護回路の抵抗として高抵抗
のウェルを用いているため、保護回路のトランジスタの
ウェルとの間で分離が必要となる。したがって、抵抗と
して用いる領域の他に、ウェル分離領域の面積が必要と
なるため、少ない面積により保護回路を形成することが
できないという問題点を有していた。
【０００７】本発明は上記問題点に鑑み、入出力回路の
保護抵抗の構造を特別な分離を必要としないものとし、
占有面積の少ない保護抵抗の構造およびその製造方法を
提供することを目的とする。
保護抵抗の構造を特別な分離を必要としないものとし、
占有面積の少ない保護抵抗の構造およびその製造方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達するため、
本発明は、第１導電型の半導体基板上に形成され、表面
がシリサイド化された第２導電型の第１および第２の半
導体領域と、前記第１導電型の半導体基板上に形成さ
れ、表面がシリサイド化されていない第２導電型の第３
の半導体領域とを具備し、前記第１と第２の半導体領域
が前記第３の半導体領域を介して導通するように配置す
ることにより、入力保護抵抗を形成することを特徴とす
る半導体装置である。
本発明は、第１導電型の半導体基板上に形成され、表面
がシリサイド化された第２導電型の第１および第２の半
導体領域と、前記第１導電型の半導体基板上に形成さ
れ、表面がシリサイド化されていない第２導電型の第３
の半導体領域とを具備し、前記第１と第２の半導体領域
が前記第３の半導体領域を介して導通するように配置す
ることにより、入力保護抵抗を形成することを特徴とす
る半導体装置である。
【０００９】また、本発明は、第１導電型の半導体基板
上に第２導電型の半導体領域を形成する工程と、前記基
板全面に絶縁膜を堆積させる工程と、少なくとも前記第
２導電型の半導体領域の内、抵抗素子となる領域上を残
し前記絶縁膜をエッチングする工程と、前記基板上に高
融点金属を堆積し、前記抵抗素子となる領域以外の前記
第２導電型の半導体領域をシリサイド化する工程とを備
え、前記絶縁膜をマスクとして用いることにより、前記
抵抗素子をシリサイド化しないことを特徴とする半導体
装置の製造方法である。
上に第２導電型の半導体領域を形成する工程と、前記基
板全面に絶縁膜を堆積させる工程と、少なくとも前記第
２導電型の半導体領域の内、抵抗素子となる領域上を残
し前記絶縁膜をエッチングする工程と、前記基板上に高
融点金属を堆積し、前記抵抗素子となる領域以外の前記
第２導電型の半導体領域をシリサイド化する工程とを備
え、前記絶縁膜をマスクとして用いることにより、前記
抵抗素子をシリサイド化しないことを特徴とする半導体
装置の製造方法である。
【００１０】さらに本発明は、前記第２導電型の半導体
領域の形成を、ＭＯＳ型トランジスタのソース、ドレイ
ン形成の工程と、また、前記絶縁膜の堆積とエッチング
を、ＭＯＳ型トランジスタの側壁スペーサ形成の工程と
同時に行うことを特徴とする半導体装置の製造方法であ
る。
領域の形成を、ＭＯＳ型トランジスタのソース、ドレイ
ン形成の工程と、また、前記絶縁膜の堆積とエッチング
を、ＭＯＳ型トランジスタの側壁スペーサ形成の工程と
同時に行うことを特徴とする半導体装置の製造方法であ
る。
【００１１】また、本発明は前記絶縁膜をエッチングす
る工程において、フィールド酸化膜端周辺領域上の前記
絶縁膜を残してエッチングすることを特徴とする半導体
装置の製造方法である。
る工程において、フィールド酸化膜端周辺領域上の前記
絶縁膜を残してエッチングすることを特徴とする半導体
装置の製造方法である。
【００１２】
【作用】本発明の方法による各手段により、次のような
作用が得られる。
作用が得られる。
【００１３】第１に保護回路の抵抗として、第１導電型
半導体領域中に形成された高抵抗の第２導電型の半導体
領域を用いることにより、トランジスタのウェルを形成
する第１電導型半導体領域との間に特別な分離を必要と
しないため、入出力保護回路の占有面積を少なくするこ
とができる。
半導体領域中に形成された高抵抗の第２導電型の半導体
領域を用いることにより、トランジスタのウェルを形成
する第１電導型半導体領域との間に特別な分離を必要と
しないため、入出力保護回路の占有面積を少なくするこ
とができる。
【００１４】第２にＭＯＳ型トランジスタ形成の工程と
同時に抵抗を形成することにより、工程数を増やすこと
なく、低コストで入力保護回路を形成することができ
る。
同時に抵抗を形成することにより、工程数を増やすこと
なく、低コストで入力保護回路を形成することができ
る。
【００１５】第３に抵抗領域形成と同一工程において、
フィールド酸化膜端周辺の半導体領域をシリサイド化し
ないことにより、工程数を増やすことなく、低コストで
リーク電流の少ない抵抗装置を形成することができる。
フィールド酸化膜端周辺の半導体領域をシリサイド化し
ないことにより、工程数を増やすことなく、低コストで
リーク電流の少ない抵抗装置を形成することができる。
【００１６】
（実施例１）以下、本発明を実施例により詳細に説明す
る。図１は本発明第１の実施例における半導体装置の製
造工程断面図を示したものである。
る。図１は本発明第１の実施例における半導体装置の製
造工程断面図を示したものである。
【００１７】まず図１（ａ）に示すようにフィールド酸
化膜１０２の形成されたシリコン基板のｐ型ウェル領域
１０１中に砒素をイオン注入し、ｎ型の半導体領域１０
３を形成する。次に図１（ｂ）に示すように基板全面に
シリコン酸化膜を例えばＣＶＤ法で４００ｎｍ堆積した
後、フォトリソ工程によりエッチングしてｎ型の半導体
領域１０３上にシリコン酸化膜１０４を残す。続いて図
１（ｃ）に示すように基板全面に高融点金属として例え
ばコバルトを堆積して、熱処理を行いコバルトシリサイ
ド領域１０６ａ、１０６ｂを形成する。最後に図１
（ｄ）に示すようにフィールド酸化膜１０２およびシリ
コン酸化膜１０４上に堆積したコバルト１０５を選択エ
ッチングにより除去して完了する。
化膜１０２の形成されたシリコン基板のｐ型ウェル領域
１０１中に砒素をイオン注入し、ｎ型の半導体領域１０
３を形成する。次に図１（ｂ）に示すように基板全面に
シリコン酸化膜を例えばＣＶＤ法で４００ｎｍ堆積した
後、フォトリソ工程によりエッチングしてｎ型の半導体
領域１０３上にシリコン酸化膜１０４を残す。続いて図
１（ｃ）に示すように基板全面に高融点金属として例え
ばコバルトを堆積して、熱処理を行いコバルトシリサイ
ド領域１０６ａ、１０６ｂを形成する。最後に図１
（ｄ）に示すようにフィールド酸化膜１０２およびシリ
コン酸化膜１０４上に堆積したコバルト１０５を選択エ
ッチングにより除去して完了する。
【００１８】本実施例によれば、シリコン酸化膜１０４
をマスクとして用いてシリサイド化を行うことにより、
ｎ型半導体領域１０３のシリコン酸化膜１０４下の領域
の表面はシリサイド化されないため、容易に抵抗素子領
域１０７ｃを形成することができる。また、図２に示す
ように本実施例により形成された抵抗装置２０１とＭＯ
Ｓ型トランジスタ２０２とでｐ型ウェル領域１０１を共
用化することができるため、占有面積の少ない抵抗装置
を形成することができる。
をマスクとして用いてシリサイド化を行うことにより、
ｎ型半導体領域１０３のシリコン酸化膜１０４下の領域
の表面はシリサイド化されないため、容易に抵抗素子領
域１０７ｃを形成することができる。また、図２に示す
ように本実施例により形成された抵抗装置２０１とＭＯ
Ｓ型トランジスタ２０２とでｐ型ウェル領域１０１を共
用化することができるため、占有面積の少ない抵抗装置
を形成することができる。
【００１９】なお、本実施例では１０１をｐ型、１０
０、１０３、１０７をｎ型としたが、１０１をｎ型、１
０３、１０７をｐ型としてもよい。また、高融点金属と
してコバルトを用いたが、チタン、タングステン、ニッ
ケル等を用いてもよい。
０、１０３、１０７をｎ型としたが、１０１をｎ型、１
０３、１０７をｐ型としてもよい。また、高融点金属と
してコバルトを用いたが、チタン、タングステン、ニッ
ケル等を用いてもよい。
【００２０】（実施例２）図３は本発明第２の実施例に
おける半導体装置の製造工程断面図を示したものであ
る。
おける半導体装置の製造工程断面図を示したものであ
る。
【００２１】まず図３（ａ）に示すようにｐ型シリコン
基板１０１上に４〜２０ｎｍ程度の酸化膜を形成し、そ
の上に多結晶シリコン膜を３００ｎｍ程度堆積した後、
フォトリソ工程によりエッチングして、ＭＯＳトランジ
スタのゲート酸化膜１０８およびゲート電極１０９を形
成する。次に図３（ｂ）に示すようにゲート電極１０９
をマスクにして砒素をｐ型半導体基板１０１中に低濃度
にイオン注入し、ソース、ドレイン領域および、抵抗領
域となるｎ-型の半導体領域１０３を形成し、続いて図
３（ｃ）に示すようにシリコン酸化膜を例えばＣＶＤ法
で４００ｎｍ堆積した後、フォトリソ工程によりエッチ
ングして、ゲート酸化膜の側壁スペーサ１０４ａ、１０
ｂ、およびｎ-型半導体領域１０３上のシリコン酸化膜
１０４ｃを残す。さらに図３（ｄ）に示すように前記ゲ
ート電極１０９、側壁スペーサ１０４ａ、１０４ｂ、お
よびシリコン酸化膜１０４ｃをマスクとして砒素を高濃
度に注入して、ｎ+半導体領域１１２ａ、１１２ｂ、１
１２ｃを形成する。そして図３（ｅ）に示すように基板
全面に高融点金属として例えばコバルトを堆積し、熱処
理を行いコバルトシリサイド領域１０６ａ、１０６ｂ、
１０６ｃを形成する。次いで、側壁スペーサ１０４ａ、
１０４ｂ、およびシリコン酸化膜１０４ｃ上に堆積した
コバルトを選択エッチングにより除去する。最後に図３
（ｆ）に示すようにシリコン酸化膜１１０を例えばＣＶ
Ｄ法で堆積し、コバルトシリサイド領域１０６ａ、１０
６ｂ上の所望の位置にコンタクト窓を設け、配線１１１
ａ、１１１ｂを形成して完了する。
基板１０１上に４〜２０ｎｍ程度の酸化膜を形成し、そ
の上に多結晶シリコン膜を３００ｎｍ程度堆積した後、
フォトリソ工程によりエッチングして、ＭＯＳトランジ
スタのゲート酸化膜１０８およびゲート電極１０９を形
成する。次に図３（ｂ）に示すようにゲート電極１０９
をマスクにして砒素をｐ型半導体基板１０１中に低濃度
にイオン注入し、ソース、ドレイン領域および、抵抗領
域となるｎ-型の半導体領域１０３を形成し、続いて図
３（ｃ）に示すようにシリコン酸化膜を例えばＣＶＤ法
で４００ｎｍ堆積した後、フォトリソ工程によりエッチ
ングして、ゲート酸化膜の側壁スペーサ１０４ａ、１０
ｂ、およびｎ-型半導体領域１０３上のシリコン酸化膜
１０４ｃを残す。さらに図３（ｄ）に示すように前記ゲ
ート電極１０９、側壁スペーサ１０４ａ、１０４ｂ、お
よびシリコン酸化膜１０４ｃをマスクとして砒素を高濃
度に注入して、ｎ+半導体領域１１２ａ、１１２ｂ、１
１２ｃを形成する。そして図３（ｅ）に示すように基板
全面に高融点金属として例えばコバルトを堆積し、熱処
理を行いコバルトシリサイド領域１０６ａ、１０６ｂ、
１０６ｃを形成する。次いで、側壁スペーサ１０４ａ、
１０４ｂ、およびシリコン酸化膜１０４ｃ上に堆積した
コバルトを選択エッチングにより除去する。最後に図３
（ｆ）に示すようにシリコン酸化膜１１０を例えばＣＶ
Ｄ法で堆積し、コバルトシリサイド領域１０６ａ、１０
６ｂ上の所望の位置にコンタクト窓を設け、配線１１１
ａ、１１１ｂを形成して完了する。
【００２２】本実施例によれば抵抗領域形成の工程をＭ
ＯＳトランジスタ形成の工程と共通化することができる
ので、抵抗装置を工程数を増やすことなく低コストで形
成することができる。
ＯＳトランジスタ形成の工程と共通化することができる
ので、抵抗装置を工程数を増やすことなく低コストで形
成することができる。
【００２３】なお、本実施例でも上記した第１の実施例
と同様に１０１をｐ型、１０３、１１２をｎ型とした
が、１０１をｎ型、１０３、１１２をｐ型としてもよ
い。また、高融点金属としてコバルトを用いたが、チタ
ン、タングステン、ニッケル等を用いてもよい。
と同様に１０１をｐ型、１０３、１１２をｎ型とした
が、１０１をｎ型、１０３、１１２をｐ型としてもよ
い。また、高融点金属としてコバルトを用いたが、チタ
ン、タングステン、ニッケル等を用いてもよい。
【００２４】（実施例３）図４は本発明第３の実施例に
おける半導体装置の製造工程断面図を示したものであ
る。
おける半導体装置の製造工程断面図を示したものであ
る。
【００２５】図４（ａ）及び（ｂ）は上記の第２の実施
例に示した図３（ａ）及び（ｂ）と同様である。図４
（ｃ）において、シリコン酸化膜を例えばＣＶＤ法で４
００ｎｍ堆積した後、フォトリソ工程によりエッチング
して、ゲート酸化膜の側壁スペーサ１０４ａ、１０４
ｂ、ｎ-型半導体領域１０３上のシリコン酸化膜１０４
ｃ、およびフィールド酸化膜１０２端周辺領域上のシリ
コン酸化膜１０４ｄ、１０４ｅを残す。次に図４（ｄ）
に示すように前記ゲート電極１０９、側壁スペーサ１０
４ａ、１０４ｂ、およびシリコン酸化膜１０４ｃ、１０
４ｄ、１０４ｅをマスクとして砒素を高濃度に注入し
て、ｎ+型半導体領域１１２ａ、１１２ｂ、１１２ｃを
形成し、続いて図４（ｅ）に示すように基板全面に高融
点金属として例えばコバルトを堆積し、熱処理を行いコ
バルトシリサイド領域１０６ａ、１０６ｂ、１０６ｃを
形成する。次いで、側壁スペーサ１０４ａ、１０４ｂ、
およびシリコン酸化膜１０４ｃ、１０４ｄ、１０４ｅ上
に堆積したコバルトを選択エッチングにより除去する。
最後に図４（ｆ）に示すようにシリコン酸化膜１１０を
例えばＣＶＤ法で堆積し、コバルトシリサイド領域１０
６ａ、１０６ｂの所望の位置にコンタクト窓を設け、配
線１１１ａ、１１１ｂを形成して完了する。
例に示した図３（ａ）及び（ｂ）と同様である。図４
（ｃ）において、シリコン酸化膜を例えばＣＶＤ法で４
００ｎｍ堆積した後、フォトリソ工程によりエッチング
して、ゲート酸化膜の側壁スペーサ１０４ａ、１０４
ｂ、ｎ-型半導体領域１０３上のシリコン酸化膜１０４
ｃ、およびフィールド酸化膜１０２端周辺領域上のシリ
コン酸化膜１０４ｄ、１０４ｅを残す。次に図４（ｄ）
に示すように前記ゲート電極１０９、側壁スペーサ１０
４ａ、１０４ｂ、およびシリコン酸化膜１０４ｃ、１０
４ｄ、１０４ｅをマスクとして砒素を高濃度に注入し
て、ｎ+型半導体領域１１２ａ、１１２ｂ、１１２ｃを
形成し、続いて図４（ｅ）に示すように基板全面に高融
点金属として例えばコバルトを堆積し、熱処理を行いコ
バルトシリサイド領域１０６ａ、１０６ｂ、１０６ｃを
形成する。次いで、側壁スペーサ１０４ａ、１０４ｂ、
およびシリコン酸化膜１０４ｃ、１０４ｄ、１０４ｅ上
に堆積したコバルトを選択エッチングにより除去する。
最後に図４（ｆ）に示すようにシリコン酸化膜１１０を
例えばＣＶＤ法で堆積し、コバルトシリサイド領域１０
６ａ、１０６ｂの所望の位置にコンタクト窓を設け、配
線１１１ａ、１１１ｂを形成して完了する。
【００２６】本実施例によればウェルのフィールド酸化
膜端領域の抵抗が大きいため、隣接ウェル間のリーク電
流を小さくすることができる。
膜端領域の抵抗が大きいため、隣接ウェル間のリーク電
流を小さくすることができる。
【００２７】なお、本実施例でも上記した第１の実施例
と同様に１０１をｐ型、１０３、１１２をｎ型とした
が、１０１をｎ型、１０３、１１２をｐ型としてもよ
い。また、高融点金属としてコバルトを用いたが、チタ
ン、タングステン、ニッケル等を用いてもよい。
と同様に１０１をｐ型、１０３、１１２をｎ型とした
が、１０１をｎ型、１０３、１１２をｐ型としてもよ
い。また、高融点金属としてコバルトを用いたが、チタ
ン、タングステン、ニッケル等を用いてもよい。
【００２８】
【発明の効果】以上のように本発明によれば、第１導電
型半導体領域中に形成された高抵抗の第２導電型半導体
領域を用いることにより、ＭＯＳ型トランジスタの第１
導電型のウェルとの間に特別な分離を必要としないため
に、所定の抵抗値を少ない面積によって得ることがで
き、保護抵抗形成に必要な基板の面積が減少することに
なる。また、ＭＯＳ型トランジスタ形成の工程と同時に
抵抗を形成することができるので、工程数を増やすこと
なく低コストで入力保護回路を形成することができる。
型半導体領域中に形成された高抵抗の第２導電型半導体
領域を用いることにより、ＭＯＳ型トランジスタの第１
導電型のウェルとの間に特別な分離を必要としないため
に、所定の抵抗値を少ない面積によって得ることがで
き、保護抵抗形成に必要な基板の面積が減少することに
なる。また、ＭＯＳ型トランジスタ形成の工程と同時に
抵抗を形成することができるので、工程数を増やすこと
なく低コストで入力保護回路を形成することができる。
【図１】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図２】本発明第１の実施例における半導体装置の断面
概略図
概略図
【図３】本発明第２の実施例における半導体装置の製造
工程断面図
工程断面図
【図４】本発明第３の実施例における半導体装置の製造
工程断面図
工程断面図
【図５】半導体装置における入出力保護回路図
【図６】従来の半導体装置における入出力保護抵抗装置
の概略図
の概略図
１００ ｎ型シリコン基板 １０１ ｐ型半導体領域 １０２ フィールド酸化膜 １０３ ｎ型半導体領域 １０４ シリコン酸化膜 １０５ コバルト １０６ コバルトシリサイド １０７ ｎ型半導体領域 １０８ ゲート酸化膜 １０９ ゲート １１０ シリコン酸化膜 １１１ 配線 １１２ ｎ+型半導体領域
Claims (7)
- 【請求項１】第１導電型の半導体基板上に形成され表面
がシリサイド化された第２導電型の第１および第２の半
導体領域と、前記第１導電型の半導体基板上に形成され
表面がシリサイド化されていない第２導電型の第３の半
導体領域とを有し、前記第１と第２の半導体領域が前記
第３の半導体領域を介して導通させて形成された入力保
護抵抗を有することを特徴とする半導体装置。 - 【請求項２】第１導電型の半導体基板に選択的に第２導
電型の半導体領域を形成する工程と、少なくとも前記第
２導電型の半導体領域内の抵抗素子となる領域上に絶縁
膜を形成する工程と、前記半導体基板上全面にに高融点
金属を堆積するとともに前記絶縁膜の形成されていない
前記第２導電型の半導体領域をシリサイド化する工程と
を備え、前記絶縁膜の下の第２の導電型の半導体領域を
抵抗素子とすることを特徴とする半導体装置の製造方
法。 - 【請求項３】第２導電型の半導体領域を第１導電型の半
導体基板に形成されたＭＯＳ型トランジスタのソース、
ドレイン形成の工程と同時に行うことを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項４】第１導電型の半導体基板に選択的に第２導
電型の低濃度の半導体領域を形成する工程と、少なくと
も前記第２導電型の低濃度の半導体領域内の抵抗素子と
なる領域上に絶縁膜を形成する工程と、前記絶縁膜をマ
スクとして前記第２導電型の低濃度の半導体領域にイオ
ン注入を行って高濃度の半導体領域を形成する工程と、
前記半導体基板上全面にに高融点金属を堆積するととも
に前記絶縁膜の形成されていない前記第２導電型の半導
体領域をシリサイド化する工程とを備え、前記絶縁膜の
下の第２の導電型の半導体領域を抵抗素子とすることを
特徴とする半導体装置の製造方法。 - 【請求項５】低濃度の半導体領域または高濃度の半導体
領域を第１導電型の半導体基板に形成されたＭＯＳ型ト
ランジスタのソース、ドレイン形成の工程と同時に行う
ことを特徴とする請求項４記載の半導体装置の製造方
法。 - 【請求項６】絶縁膜を形成する工程の際に、ＭＯＳ型ト
ランジスタの側壁スペーサを同時に形成することを特徴
とする請求項２〜５いずれかに記載の半導体装置の製造
方法。 - 【請求項７】絶縁膜を形成する工程の際に、フィールド
酸化膜端周辺領域上に絶縁膜を同時に形成することを特
徴とする請求項２〜５いずれかに記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8224695A JPH08279597A (ja) | 1995-04-07 | 1995-04-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8224695A JPH08279597A (ja) | 1995-04-07 | 1995-04-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279597A true JPH08279597A (ja) | 1996-10-22 |
Family
ID=13769081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8224695A Pending JPH08279597A (ja) | 1995-04-07 | 1995-04-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279597A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150784A (ja) * | 1997-02-24 | 2000-05-30 | Internatl Business Mach Corp <Ibm> | ノイズ分離埋め込み抵抗器およびその形成方法 |
| KR20010059612A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | Ｃｍｏｓ 트랜지스터의 제조방법 |
| JP2002134630A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置およびその製造方法 |
| US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| JP2007142041A (ja) * | 2005-11-16 | 2007-06-07 | Toshiba Corp | 半導体装置 |
-
1995
- 1995-04-07 JP JP8224695A patent/JPH08279597A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7057236B2 (en) | 2001-08-23 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| US7999324B2 (en) | 2004-12-10 | 2011-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device including overcurrent protection element |
| JP2007142041A (ja) * | 2005-11-16 | 2007-06-07 | Toshiba Corp | 半導体装置 |
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