最初に、本発明による駆動回路を含む画像形成装置における、制御系統の全体構成と、その動作の概要について説明する。その説明中で、上記解決すべき課題の技術内容について図を用いて再度詳細に説明する。
図1は、電子写真プリンタにおけるプリンタ制御系統のブロック図である。
図に示すように、電子写真プリンタにおけるプリンタ制御系統は、印刷制御部1と、ドライバ2と、現像・転写プロセス用モータ3と、ドライバ4と、用紙送りモータ5と、用紙吸入口センサ6と、用紙排出口センサ7と、用紙残量センサ8と、用紙サイズセンサ9と、LEDヘッド19と、定着器22と、定着器温度センサ23と、帯電用高圧電源25と、転写用高圧電源26と、現像器27と、転写器28とを備える。
印刷制御部1は、図示しないマイクロプロセッサが、図示しないROMに予め格納されている所定の制御プログラムを実行することにより、RAM、入出力ポート、タイマ等を用いて印刷処理を制御するコンピュータ制御機能を機能ブロックとして表した部分である。
この印刷制御部1は、プリンタの印字部の内部に配設され、図示しない上位コントローラからの制御信号SG1、ビデオ信号(ドットマップデータを一次元的に配列したもの)SG2等によってプリンタ全体をシーケンス制御し、印刷動作を行う。印刷制御部1は、上記制御信号SG1によって印刷指示を受信すると、先ず定着器温度センサ23によってヒータ22aを内蔵した定着器22が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ22aに通電し、使用可能な温度まで定着器22を加熱する。
次に、現像・転写プロセス用モータ(PM)3をドライバ2を介して回転させ、同時にチャージ信号SGCによって帯電用電圧電源25をオンにし、現像器27の帯電を行う。そして、セットされている図示しない用紙の有無および種類が用紙残量センサ8、用紙サイズセンサ9によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ(PM)5はドライバ4を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ6が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
ここで、印刷制御部1が、送受する制御信号、SG1、SG2、SG3、HD−DATA、HD−CLK、HD−LOAD、HD−STB−Nのタイミングについて説明する。
図2は、実施例1の制御信号のタイミングチャートである。
図は、上から順に、タイミング信号SG3、ビデオ信号SG2、印刷データ信号HD−DATA、クロック信号HD−CLK、ラッチ信号HD−LOAD、ストローブ信号HD−STB−Nを表すタイミングチャートである。図示しない制御信号SG1が、図示しない上位コントローラから印刷制御部1(図1)に入力されることによって下記一連の動作が開始される。
用紙が印刷可能な位置まで到達した時点において、印刷制御部1(図1)は、上位コントローラに対してタイミング信号SG3(主走査同期信号、副走査同期信号を含む)を送信し、ビデオ信号SG2を受信する。ビデオ信号SG2の送受信は、印刷ライン毎に行われる。上位コントローラにおいてページ毎に編集され、印刷制御部1(図1)に受信されたビデオ信号SG2は、印刷データ信号HD−DATAとしてLEDヘッド19(図1)に転送される。LEDヘッド19(図1)はそれぞれ1ドット(ピクセル)の印字のために設けられたLEDを複数個線上に配列したものである。
そして、印刷制御部1(図1)は1ライン分のビデオ信号を受信すると、LEDヘッド19(図9)にラッチ信号HD−LOADを送信し、印刷データ信号HD−DATAを介して転送されたデータをLEDヘッド19(図1)内に保持させる。また、印刷制御部1(図1)は上位コントローラから次のビデオ信号SG2を受信している最中においても、LEDヘッド19(図1)に保持した印刷データ信号HD−DATAについて印刷することができる。尚、HD−CLKは印刷データ信号HD−DATAをLEDヘッド19に送信するためのクロック信号であり、HD−STB−Nはストローブ信号である。再度図1に戻って、電子写真プリンタにおけるプリンタ制御系統についての説明を続ける。
LEDヘッド19によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器27において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
その後、該トナー像は転写器28に送られ、一方、転写信号SG4(図1)によってプラス電位の転写用高圧電源26がオンになり、転写器28は感光体ドラムと転写器28との間隔を通過する用紙上にトナー像を転写する。
転写されたトナー像を有する用紙は、ヒータ22aを内蔵する定着器22に当接して搬送され、該定着器22の熱によって用紙に定着される。この定着された画像を有する用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ7を通過してプリンタの外部に排出される。
用紙サイズセンサ9、及び用紙吸入口センサ6の検知に対応して、印刷制御部1は、用紙が転写器28を通過している間だけ転写用高圧電源26からの電圧を転写器28に印加する。そして、印刷が終了し、用紙が用紙排出口センサ7を通過すると、帯電用高圧電源25による現像器27への電圧の印加を終了し、同時に現像、転写プロセス用モータ3の回転を停止させる。以後、上記の動作を繰り返す。上記説明の中で、本発明による駆動回路は、LEDヘッド19に含まれている。次にLEDヘッド19の概要について説明する。
図3は、実施例1のLEDヘッドの構成を示すブロック図である。
この図はLEDヘッドの構造および印刷制御部1との接続関係を示している。図に示すように、印刷制御部1は、接続ケーブル47を介してLEDヘッド19と接続されている。(注)(尚、図中で−>>−として記載しているのは、接続コネクタを示す回路図シンボルである。)
以下の説明では、一例としてA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドについてとりあげ、その具体的な構成を説明する。かかる場合には、LED素子の総数は4992ドットであり、これを構成するために26個のLEDアレイを配列し、各LEDアレイには各々192個のLED素子を含んでいる。
図において、CHP(1)〜CHP(26)はLEDアレイであり、CHP(2)〜CHP(24)は記載を省略している。IC(1)〜IC(26)はCHP(1)〜CHP(26)に対応して配置されたドライバICであって、LEDアレイCHP(1)〜CHP(26)をそれぞれ駆動するためのものである。このドライバICは、本発明による駆動回路を集積している集積回路である。
各ドライバICは同一回路により構成され、隣接して配置されるドライバIC同士はカスケードに接続される。LED(1)〜LED(192)は、LEDアレイCHP(1)に属するLED素子であって、LEDアレイ毎に192個ずつ配置されている。このため、LED(4609)〜LED(4800)はLEDアレイCHP(25)に属し、LED(4801)〜LED(4992)はLEDアレイCHP(26)に属することになる。
このように、図3に示すLEDヘッドにおいては、図示しないプリント配線板上に26個のLEDアレイ(CHP(1)〜CHP(26))とそれを駆動する26個のドライバIC(IC(1)〜IC(26))とが、それぞれ対向しながら整列して配置されており、ドライバIC1チップ当たり192個のLED素子が駆動でき、これらのチップが26個カスケードに接続され、外部から入力される印刷データをシリアルに転送できるようになっている。
図3について、その構成を以下に順をおって説明する。
各ドライバIC(1)〜IC(26)は同一回路により構成され、連接するドライバICとカスケードに接続されている。ドライバICはクロック信号HD−CLKを受けて印刷データのシフト転送を行うシフトレジスタ回路44と、シフトレジスタ回路44の出力信号をラッチ信号HD−LOADによりラッチするラッチ回路43と、インバータ回路41と論理回路42と、論理回路42の出力信号により電源電圧VDDから駆動電流をLED素子(CHP(1)等)に供給するLED駆動出力回路40と、LED駆動出力回路40の駆動電流が一定となる様に指令電圧を発生する制御電圧発生回路45とを備えている。尚、後に説明するが、実施例1による駆動回路(ドライバIC)は、このLED駆動出力回路40、論理回路42、及び制御電圧発生回路45とに特徴を有する。
ストローブ信号HD−STB−Nは、インバータ回路41へ入力されている。また46は基準電圧発生回路であり、その電源は電源電圧VDDに接続され、グランド端子はLEDヘッド19のグランドと接続され、その出力はIC(1)〜IC(26)の制御電圧発生回路45に接続されて、所定の基準電圧Vrefを供給する。尚、印刷データ信号HD−DATA、クロック信号HD−CLK、ラッチ信号HD−LOAD、ストローブ信号HD−STB−Nの各信号は印刷時に印刷制御部1から送られてくる。
次に、本発明が適用されるLED駆動出力回路40及びその周辺回路について詳細に説明する前に、本発明によるLED駆動出力回路40及びその周辺回路の特徴を明確にするために、比較例としてLED駆動出力回路40の従来の周辺回路構成と回路動作について図を用いて詳細に説明する。その説明中で上記解決課題について再度詳細に説明する。
図4は、比較例によるLED駆動出力回路の周辺回路図である。
図は、LED駆動出力回路40の従来の周辺回路構成を表している。図に示すように従来の周辺回路構成は、LED駆動出力回路40と、インバータ回路41と、論理回路42aと、ラッチ回路43と、制御電圧発生回路45aとを含む。
図において、論理回路42aはNAND回路である。図3に示したドライバIC(駆動回路)においては、各々192個ずつの駆動出力端子を備えるので、図4において論理回路42a、ラッチ回路43、後述するPMOSトランジスタ52、53等も各々192個ずつ備えていることになる。それに対して、制御電圧発生回路45aはドライバICの内部構成素子として各ドライバIC毎に1個だけ設けられている。
ラッチ回路43のD入力は図示しないシフトレジスタ回路(図3の44に相当する)の出力に接続され、G入力はラッチ信号HD−LOADを受け入れる。ラッチ回路43のQ出力は論理回路42の一方の入力端子と接続される。
52、53はPMOSトランジスタである。PMOSトランジスタ52のソース端子は電源電圧VDDと接続され、ドレーン端子はPMOSトランジスタ53のソース端子と接続され、PMOSトランジスタ53のドレーン端子はLED(1)のアノードと接続される。PMOSトランジスタ53のゲート端子は論理回路42aの出力端子と接続され、PMOSトランジスタ52のゲート端子は後述する演算増幅器61の出力端子と接続される。
61は演算増幅器であり、その出力電圧がVcontなる電位として図中に記載されている。63は抵抗であって、その抵抗値はRrefと記号され図中に記載されている。62はPMOSトランジスタで、PMOSトランジスタ52とはゲート長が相等しいサイズとなる様に構成されている。VREFは図3の基準電圧発生回路46により発生される基準電圧であり、演算増幅器61の反転入力端子に供給される。
PMOSトランジスタ62のソース端子は電源電圧VDDと接続され、ゲート端子は演算増幅器61の出力端子と接続され、ドレーン端子は抵抗63の一端、及び演算増幅器61の非反転入力端子と接続されている。演算増幅器61、PMOSトランジスタ62、抵抗63とによる回路でフィードバック制御回路を構成しており、Rrefに流れる電流すなわち、PMOSトランジスタ62に流れる電流はVDD電圧によらずVrefとRrefの値のみにより決定される構成としている。
PMOSトランジスタ52、PMOSトランジスタ62のゲート電位は上記Vcontと等しく、ソース電位もまた等しい。このため、PMOSトランジスタ52とPMOSトランジスタ62とはゲート・ソース間電圧が等しくされ、カレントミラーの関係が与えられる。
これにより基準電圧VrefによりPMOSトランジスタ62、PMOSトランジスタ52のドレーン電流を調整することが可能となり、LEDアレイ72の属するLED(1)の駆動電流を所定値に制御することができる。
また、PMOSトランジスタ53はラッチ回路43によりラッチされた印刷データによって駆動オンが指令される。ストローブ信号HD−STB−Nがオンになると、PMOSトランジスタ53のゲート電位はLowレベルとされ、オン状態となる。このときPMOSトランジスタ53に生じるドレーン電流は、上記したPMOSトランジスタ62やPMOSトランジスタ52に印加されているゲート・ソース間電圧に依存して決まるものであり、PMOSトランジスタ53はその電流を断続させるスイッチ素子として機能している。
また、図中54は、コンデンサであり、その一端はPMOSトランジスタ52のドレーン端子と接続され、他の一端はグランドと接続されている。該コンデンサ54はPMOSトランジスタ52のドレーン端子とPMOSトランジスタ53のソース端子とに生じる寄生容量をモデル化して示すものであって、PMOSトランジスタ52は常にオン状態にありPMOSトランジスタ53がオフしているときは、52のドレーン端子の電位は略VDD電位にあり、該コンデンサもVDD電位に充電されている。
このため、LED(1)の駆動状態がオフからオンと指令されるに伴い、PMOSトランジスタ53がオフからオンへと遷移するとき、該コンデンサに充電されていた電荷はLED(1)の側へ急速に放電される。放電が完了するに伴い、LED(1)のアノード電流はPMOSトランジスタ52の駆動状態に応じた電流値となり、上記放電電流により生じた大きなオーバーシュートは収束することになる。その内容についてタイムチャートを用いて説明する。
図5は、比較例によるLED駆動出力回路動作のタイムチャートである。
図に示すように、クロック信号HD−CLKと印刷データ信号HD−DATAにより印刷データが転送され、次いでラッチ信号HD−LOADにより上記転送データがラッチされ、ストローブ信号HD−STB−Nにより上記転送データに基づき、LED(1)(図4)が駆動される。
図中A部にて示すように、ストローブ信号HD−STB−Nの立下りによりLED(1)(図4)の駆動が開始されるが、そのとき電流波形の立ち上がり部には大きなオーバーシュートが発生している。上記オーバーシュート波形は比較的短時間のうちに収束し、B部で示すように所定電流値の状態を維持して、ストローブ信号HD−STB−Nがオフとなるに伴い、C部のように電流ゼロの状態に復帰することになる。
オーバーシュート電流のピーク値は、図4に記した寄生コンデンサに充電された電荷をPMOSトランジスタ53により構成されるスイッチを介してLED(1)の側へ短絡的に放電される際に生じたものであり、電流を制限する抵抗成分としてはPMOSトランジスタ53のオン抵抗とLED(1)内部の配線抵抗等など、何れも微小な抵抗であるのに起因して、そのピーク電流値はLED(1)の駆動条件として想定された値の数十倍にも達する。
このような過大電流がLED素子に流れることになると、その継続時間が短いとはいっても、その影響は少なく無い。長期間のうちにはLED素子を劣化させ、発光効率を変化させてしまうことになる。上記したオーバーシュート電流はPMOSトランジスタ53のオン抵抗やLED素子内部の配線抵抗等など、正確に制御することが困難な要因により決定されるものであるため、多数のLED素子を含むLEDヘッド装置においては、長期間使用するうちにはLED素子の劣化状況も素子ごとにそれぞれ異なることになる。その結果、LED素子毎に発光パワーに差を生じるようになり、印刷濃度むらとなって現れることになり望ましくない。
上記、PMOSトランジスタ52、PMOSトランジスタ53の構成は、駆動電流を制御する第1のトランジスタの先に、駆動状態のオン、オフを制御するスイッチ素子としての第2のトランジスタを設け、これにより被駆動素子を駆動するというものであったが、類似の構成として特開2001−56669号(特許文献2)により開示された構成も公知である。
特許文献2による駆動回路においては、駆動状態のオン、オフを制御するスイッチ素子としての第1のトランジスタを設け、この先に、駆動電流を制御する第2のトランジスタを設け、これに接続される被駆動素子を駆動するという構成がとられていた。このような構成においては、被駆動素子の駆動開始時に生じるオーバーシュート電流が軽減される効果は期待できるものの、第1のトランジスタが介在しているために、該トランジスタのオン抵抗のばらつきによって、第2トランジスタの電流指令状態に差を生じ、駆動出力端子ごとに新たな電流値ばらつきを生じてしまうことになって、完全な解決策とはなっていなかった。
以上、比較例を用いて、本発明による解決すべき課題を明確にしたので、以下に、本発明による駆動回路について詳細に説明する。
図6は、本発明によるLED駆動出力回路の周辺回路図である。
図は、本発明によるLED駆動出力回路40の周辺回路構成を表している。図に示すように本発明による周辺回路構成は、LED駆動出力回路40と、インバータ回路41と、論理回路42と、ラッチ回路43と、制御電圧発生回路45とを含む。この図では、LED駆動出力回路40及び、その周辺回路との接続関係を示し、代表して1ドット(例えばLED(1)の駆動回路周辺)について記載されている。以下に比較例と異なる部分のみについて詳細に説明する。比較例と同様の部分については比較例と同一の符号を付して説明を省略する。
論理回路42は、遅延回路66と、インバータを構成するPMOSトランジスタ67と、NMOSトランジスタ68とを有する。遅延回路66の入力端子はインバータ回路41の出力と接続され、正論理のストローブ信号STB−Pが供給される。その出力はインバータを構成するPMOSトランジスタ67と、NMOSトランジスタ68のゲート端子に接続される。
インバータを構成するPMOSトランジスタ67と、NMOSトランジスタ68に於いて、PMOSトランジスタ67のソースは電源電圧VDDと接続され、ドレーン端子はNMOSトランジスタ68のドレーン端子と接続され、NMOSトランジスタ68のソース端子は演算増幅器61の出力端子と接続される。ゲート端子同士は接続され、遅延回路66の出力と接続される。又、ドレーン端子同士は接続され、PMOSトランジスタ52のゲート端子と接続される。尚、PMOSトランジスタのゲート電位をVcontと記号し、図中に記載している。
ラッチ回路43は、比較例(図4)では、論理回路42a(図4)を介してPMOSトランジスタ53(図4)のゲートに接続されたが、本発明では論理回路42を介さずに直接PMOSトランジスタ53のゲートに接続される。
制御電圧発生回路45は、比較例の制御電圧発生回路45a(図4)に対して、抵抗63とグランドとの間にNMOSトランジスタ65が挿入されている。即ち、PMOSトランジスタ62のソース端子は電源電圧VDDと接続され、ゲート端子は演算増幅器61の出力端子と接続され、ドレーン端子は抵抗63の一端、及び演算増幅器61の非反転入力端子と接続されている。抵抗63の他の一端はNMOSトランジスタ65のドレーンと接続され、そのソース端子はグランドと接続される。又、NMOSトランジスタ65のゲート端子には台形波回路64が接続され、その入力端子にはストローブ信号STB−Pが入力される。
演算増幅器61、PMOSトランジスタ62、抵抗63、NMOSトランジスタ65とによりフィードバック制御回路が構成され、抵抗63に流れる電流すなわちPMOSトランジスタ62に流れる電流はVDD電圧によらずVrefとRref、NMOSトランジスタ65のオン抵抗の値のみにより決定される構成となっている。又、演算増幅器61の出力は、NMOSトランジスタ68のソース端子に接続される。
かかる回路構成に於いて、LED(1)を駆動しようとするとき、ストローブ信号STB−P信号はHighレベルとなる。該ストローブ信号STB−P信号は遅延回路66を介するものの、所定時間の後には入力信号である該ストローブ信号STB−P信号と同じ信号レベルのHighレベルとなる。このとき、PMOSトランジスタ67はオフ状態となり、NMOSトランジスタ68はオン状態となる。
かかる状態において、PMOSトランジスタ62のゲート電位は上記Vcontと等しく、ソース電位もまた等しい。このため、PMOSトランジスタ52と62とはゲート・ソース間電圧が等しくされ、両者にはカレントミラーの関係が与えられる。これにより基準電圧VrefによってPMOSトランジスタ62、52のドレーン電流を調整することが可能となり、LEDアレイ72の属するLED(1)の駆動電流を所定値に制御することができる。
ここで、LED(1)を駆動する場合の動作について説明する。PMOSトランジスタ53はラッチ回路43によりラッチされた印刷データに基づき、そのゲート電位が設定される。印刷データがオンとなって駆動指令がなされると、ラッチ回路43のQ出力はHighとなり、QN端子出力はLowレベルとなる。QN端子の出力信号はPMOSトランジスタ53のゲートに入力されるので、該トランジスタはオンとなる。後述するように、この時点ではPMOSトランジスタ52は未だオン状態となっていないので、LEDの駆動電流はまだ発生しない。
次いでストローブ信号STB−Pがオンとなると、台形波回路64の出力信号はHighレベルとなって、NMOSトランジスタ65はオン状態とされ、抵抗63の一端はグランドに接続される。このときのPMOSトランジスタ62のドレーン電流(Iref)は主として、基準電圧VREFと抵抗値Rrefとにより決まるものであり、該電流値と比例関係をもつ電流がPMOSトランジスタ52に生じ、これによる駆動電流がオン状態にあるPMOSトランジスタ53を通って、図示しない出力端子を介してLED(1)を駆動することになる。
次に、駆動トランジスタの構成、遅延素子の構成、及び台形波回路の構成について順番に説明する。
図7は、実施例1の駆動トランジスタの断面図である。
図は、駆動トランジスタ、PMOSトランジスタ52及びPMOSトランジスタ53の構成を示す図であり、該トランジスタのソース、ゲート、ドレーン配線と直交する向きに沿って見た断面図を示している。
81はICチップを示し、82はそのサブストレート層を示すP型領域である。83はP型領域内に形成されたN型ウェル領域である。84〜86は上記Nウェル内に形成されたP型領域である。87、88はゲート配線であって、87は図6のPMOSトランジスタ52のゲートに相当し、88はPMOSトランジスタ53のゲートと対応しており、それぞれのゲート長をL1、L2として図中に記載している。
89はメタル配線であって、P型領域(PMOSトランジスタ52のソース端子に対応)84と図示しない電源電圧VDDとを接続している。また、90もメタル配線であって、P型領域(PMOSトランジスタ53のドレーン端子に対応)86と図示しない駆動出力端子とを接続している。91はチップ上面を覆う保護膜を示す。
図8は遅延素子の構成の説明図である。
図8(a)は論理シンボル図である。
図8(b)はその内部回路を示す図である。
図8(c)は入出力端子および内部ノードの波形を示す図である。
図8(b)において、94はバッファ回路、95は抵抗、96はコンデンサ、97はOR回路であって、バッファ回路94の入力端子は遅延回路66の入力端子Aに該当し、その出力は抵抗95に一端と接続され、抵抗95の他の一端はコンデンサ96とOR回路97の入力端子と接続される。コンデンサ96の他の一端はグランドと接続されている。また、OR回路97の他の一方の入力端子は入力端子Aと接続され、その出力は遅延回路66の出力端子Yに該当する。
図8(c)において、Aは入力端子Aの入力波形を示す。Bはバッファ回路94の出力端子波形を示す。Cはコンデンサ96の端子波形を示す。YはOR回路の出力波形を示す。波形Aに示すように入力端子に信号Aが入力されると、わずかな信号遅延をもって波形Bが出力される。
該信号は抵抗95の一端から入力され、抵抗95とコンデンサ96とで決まる時定数をもった充放電波形Cを発生させる。該波形はOR回路の一方の入力に入力され、他の一端に入力される信号Aと論理和がとられ、出力波形の立下り部に遅延時間Tdが与えられた出力波形Yを生じる。
図9は台形波回路およびその周辺回路の構成図である。
図9(a)の64は台形波回路64の論理シンボル図である。
図9(b)は台形波回路64の内部構成図である。
図9(c)は入出力端子および各内部ノードの波形を示す図である。
図9(b)において、98は抵抗、99はコンデンサであって、抵抗98の一端は台形波回路の入力端子となり、他の一端はコンデンサ99と接続されると共に台形波回路の出力となって、NMOSトランジスタ65のゲート端子と接続される。
図9(c)は台形波回路64の入出力端子および各内部ノード、および周辺箇所の各部波形を示している。図に於いて、ストローブ信号STB−Pは台形波回路への入力波形である。VgはNMOSトランジスタ65のゲート波形である。RdsはNMOSトランジスタ65のドレーン・ソース間抵抗を示している。Yは図8に示した遅延回路66の出力波形である。Vcontは図6のPMOSトランジスタ52のゲート端子波形である。Irefは抵抗63に流れる電流である。
いまストローブ信号STB−Pが入力され、LowからHighへと遷移すると、Vg波形はゆっくり立ち上がる。該波形はNMOSトランジスタ65のゲート端子に印加され、そのドレーン・ソース間抵抗Rdsを無限大の値から、ゆっくりと減少させつつ、略0オームに近い値まで低下させる。該抵抗は抵抗63の抵抗値Rrefと加算され、基準電流Irefを決定するものとなって、基準電流Irefの波形として示すように、ゆっくりと立ち上がる電流波形が得られる。
またこのとき、波形YはLowからHighへと遷移し、図6のPMOSトランジスタ67をオンからオフへと遷移させ、NMOSトランジスタ68をオフ状態からオン状態へと変化させる。この結果、Vcont波形は電源電圧VDDと略等しい電位から演算増幅器の出力電位へと切り替えられ、図に示すようにPMOSトランジスタ52のゲート・ソース間電圧Vgs低下した電位へと下降される。
次いで、ストローブ信号STB−PがHighからLowレベルへと変化すると、Vg波形は、ゆっくり立ち上がる。該波形はNMOSトランジスタのゲート端子に印加され、そのドレーン・ソース間抵抗Rdsを略0オームに近い値から、ゆっくりと増加させ、無限大の値(すなわちオフ状態)へと変化させる。NMOSトランジスタ65のドレーン・ソース間抵抗Rdsと抵抗63の抵抗値Rrefとは加算されて、基準電流Irefを決定するものとなって、基準電流Irefの波形として示すように、ゆっくりと立ち下がる電流波形が得られる。
またこのとき、波形Yは遅延時間Tdの後にHighからLowへと遷移し、図6のPMOSトランジスタ67をオフからオンへと遷移させ、NMOSトランジスタ68をオン状態からオフ状態へと変化させる。この結果、Vcont波形は演算増幅器61の出力電位から電源電圧VDDと略等しい電位へと切り替えられ、図に示すようにPMOSトランジスタ52のゲート・ソース間電圧Vgs低下した電位から再び電源電圧VDDに略等しい電位へと上昇させられる。
以上説明した本発明によるLED駆動出力回路の周辺回路にストローブ信号STB−Pが入力され、LowからHighへと遷移し、再びLowへと遷移する場合の回路動作について図6を用いて再度説明する。
制御電圧発生回路45の台形波回路64にストローブ信号STB−Pが入力されると、図9のVg波形のように、その波形はゆっくり立ち上がる。該波形はNMOSトランジスタ65のゲート端子に印加され、そのドレーン・ソース間抵抗Rdsを無限大の値から、ゆっくりと減少させつつ、略0オームに近い値にまで低下させる。
NMOSトランジスタ65のドレーン・ソース間抵抗Rdsと抵抗63の抵抗値Rrefとは加算されて、基準電流Irefを決定する。図9のIref基準電流波形として示すように、ゆっくりと電流が立ち上がる。またこのとき、図9の波形YはLowからHighへと遷移し、PMOSトランジスタ67をオンからオフへと遷移させ、NMOSトランジスタ68をオフ状態からオン状態へと変化させる。
この結果、Vcont波形は電源電圧VDDと略等しい電位から演算増幅器61の出力電位へと切り替えられ、PMOSトランジスタ52のゲート・ソース間電圧は、図9に示すようにVDDからVgsへと下降される。この結果、基準電流Irefも略ゼロの状態から所定電流値へとゆっくり上昇させられる。
LEDの駆動トランジスタであるPMOSトランジスタ52は該基準電流Irefとカレントミラーの関係にあるので、LED駆動電流もまた略0の状態から所定電流値へとゆっくり上昇することになる。
次いで、ストローブ信号STB−PがHighからLowレベルへと変化すると、図9に示すようにVg波形は、ゆっくり立ち下がる。該波形はNMOSトランジスタ65のゲート端子に印加され、そのドレーン・ソース間抵抗Rdsを略0オームに近い値から、ゆっくりと増加させ、無限大の値(すなわちオフ状態)へと変化させる。
NMOSトランジスタ65のドレーン・ソース間抵抗Rdsと抵抗63の抵抗値Rrefとは加算されて、基準電流Irefを決定する物となって、図9に示すように、ゆっくりと立ち下がる基準電流Irefの波形が得られる。
またこのとき、図9に示す波形Yは遅延時間Tdの後にHighからLowへと遷移し、PMOSトランジスタ67をオフからオンへと遷移させ、NMOSトランジスタ68をオン状態からオフ状態へと変化させる。この結果、Vcont波形は演算増幅器61の出力電位から電源電圧VDDと略等しい電位へと切り替えられ、図9に示すようにPMOSトランジスタ52のゲート・ソース間電圧はVgsから電源電圧VDDに略等しい電位へと上昇させられる。同時に、基準電流Irefも所定電流値の状態から略ゼロの状態へとゆっくり降下させられる。
LEDの駆動トランジスタであるPMOSトランジスタ52は該基準電流Irefとカレントミラーの関係にあるので、LED駆動電流もまた所定電流値の状態から略ゼロの状態へとゆっくり降下することになり、LED駆動のオフ状態からオン状態となって、再びオン状態となる一連の動作が完了する。以上で本発明によるLED駆動出力回路の周辺回路構成と回路動作の説明を終了する。
尚、図7の断面図に於いて、PMOSトランジスタ52、53のゲート長がL1>L2と設定されることについて補足説明する。
PMOSトランジスタ52のゲート長はPMOSトランジスタ62のゲート長と等しく設定されている。両者はソース電位とゲート電位とが等しくされ、いわゆるカレントミラー回路を構成している。このため、LED1の駆動電流は基準電流であるIrefと比例関係が保たれ、基準電圧であるVrefの値に応じた駆動電流が得られることになる。
LEDを駆動する場合に於いて、LEDの順方向電圧の変化に対してLEDの駆動電流が変動することは望ましくない。このため駆動回路の出力インピーダンスを大きく構成して、その定電流特性を改善する目的でPMOSトランジスタ52のゲート長は比較的大きめに選定される。一方、PMOSトランジスタ53は単なるスイッチ素子の働きをするPMOSトランジスタ53のゲート長は半導体製造プロセスで許される最小寸法としても良く、それによるトランジスタ面積は比較的小さく選定される。
ここで、PMOSトランジスタ52のゲート電位Vcontはほぼ一定の電位に保たれており、LEDの駆動状態をオン、オフと切り替える場合にも該トランジスタのゲート端子への充放電電流は発生しない。このため演算増幅器61の出力端子への充放電電流も発生しないため、LEDアレイチップ72の同時駆動ドット数の多寡によって駆動オン時の電流波形の立ち上がり時間が変動するといった問題は発生しない。
(効果)の説明
以上説明したように、本実施例では、LEDを駆動するために設けられる駆動素子を、第1と第2の2つのPMOSトランジスタの直列接続からなる回路とし、第1のPMOSトランジスタにはLEDの駆動電流値を決める定電流源としての機能を持たせ、第2のPMOSトランジスタにはLED駆動のオフ時に定電流源を遮断するスイッチ素子としての機能を持たせている。また、LED駆動のオン・オフ状態の遷移は、第1のPMOSトランジスタのゲート・ソース間電位の変化として全出力端子に指令される。更に、第2のPMOSトランジスタのオン・オフ状態の遷移は、第1のPMOSトランジスタのオフ状態中に行われる。以上の結果、LEDの駆動オン・オフ状態の遷移では、寄生容量に蓄積された電荷に起因する充放電電流は発生しない。従って、LEDの同時駆動ドット数の多寡によって駆動オン・オフ時の電流波形の立ち上がりや立ち下がり時間が変動するといった問題は発生しないという効果を得る。
更に、LEDの駆動オフ時には第1のPMOSトランジスタはオフ状態にあって、LEDの駆動電流を駆動しようとするときには、第2のPMOSトランジスタは予めオン状態となっている。従って、第1のPMOSトランジスタのドレーン端子の寄生容量には電荷の蓄積がなく、LEDの駆動電流オンへの遷移により第1のPMOSトランジスタがオン状態となって、LEDの駆動電流が立ち上がれる状況においても、オーバーシュートは発生しない。その結果、LEDの電流波形の立ち上がりに過大なオーバーシュートが発生し、このピーク電流によりLED駆動電流素子が劣化して、LED素子本来の状態よりも寿命が短くなってしまうことを排除できるという効果を得る。
それに加えて、第2のPMOSトランジスタのオン・オフ状態の遷移は、第1のPMOSトランジスタのオフ状態中に行われているので、第2のPMOSトランジスタのオン、オフ状態の遷移時に駆動電流が急激に変化してノイズ電圧を生じ、回路各部が誤動作することは、未然に防止されるという効果を得る。
本実施例では、上記実施例1で説明した、本発明によるLED駆動出力回路の周辺回路を、LEDの光量ばらつきを補正する機能、及びLEDを時分割に駆動する回路を備える駆動回路(ドライバIC)に適用する。かかる場合に、本実施例では、駆動回路(ドライバIC)全体として素子数の低減を図ることを目的とする。以上の目的を達成するために実施例2の駆動回路(ドライバIC)は下記のように構成される。素子数の低減を図るための技術内容については、以下の説明の中で特に注釈する。
最初に、LEDの光量ばらつきを補正する機能、及びLEDを時分割に駆動する回路を備える駆動回路(ドライバIC)の概要について説明する。本実施例の説明においては、一例としてA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドについてとりあげ、その具体的な構成について説明する。本例では、LED素子の総数は4992ドットであり、これを構成するために26個のLEDアレイを配列し、各LEDアレイには各々192個のLED素子を含み、LEDアレイ内の各LED素子において奇数番目のLEDのカソード同士、偶数番目のLEDのカソード同士が接続され、隣接して配置される2個のLED素子のアノード端子同士が接続されており、奇数番目のLEDと、偶数番目のLEDとは時分割に駆動される。
図10は、光量ばらつき補正機能を有するドライバICの説明図である。
図において、CHP(1)、CHP(2)はLEDアレイであり、CHP(3)〜CHP(26)は記載を省略している。IC(1)、IC(2)はLEDアレイCHP(1)、CHP(2)に対応して配置されたドライバICであって、これらは同一回路により構成され、隣接するドライバICとカスケードに接続されている。ここで、LEDアレイIC(3)〜IC(26)は図示を省略している。
101〜108はLED素子であって、LEDアレイ毎に192個ずつ配置されている。109、110はパワーMOSトランジスタであって、パワーMOSトランジスタ109のドレーンはLED素子101、103、105、107等のカソードと接続され、パワーMOSトランジスタ110のドレーンはLED素子102、104、106、108等のカソードと接続されている。パワーMOSトランジスタ109、110のソースはグランドに接続される。
また、パワーMOSトランジスタ109のゲート端子信号としてODD、パワーMOSトランジスタ110のゲート信号としてEVENと記号し、図中に記載されている。図に示す構成においては、印刷データ信号は4本であり、隣接するLED素子8個のうち、奇数番目同士あるいは偶数番目同士の4画素分のデータをクロック信号毎に同時に送出することができる。
このため、印刷制御部1(図1)から出力される印刷データ信号HD−DATA3〜0は差動クロック信号HD−CLK−P、HD−CLK−Nと共にIC(1)及びIC(2)に入力されて、4992ドット分のビットデータが後述するフリップフロップ回路からなるシフトレジスタ回路中を順次転送される。
次に、ラッチ信号HD−LOADがIC(1)及びIC(2)に入力され、上記印刷データ信号HD−DATA3〜0は内部に備えるフリップフロップ回路に対応して設けられた各ラッチ回路にラッチされる。続いて、印刷データ信号HD−DATA3〜0とストローブ信号HD−STB−Nとによって、発光素子(ここでは発光ダイオード:LEDである)のうち、High(高)レベルである印刷データ信号HD−DATA3〜0に対応するものが点灯される。
尚、VDDは電源、GNDはグランドであり、HD−HSYNC−Nは、時分割駆動において、奇数番目のLEDの駆動であるか偶数番目のLED駆動であるかの初期状態を設定するための同期信号であり、VREFはLED駆動のための駆動電流値を指令するための基準電圧であって、内部に設けられた図示しない基準電圧発生回路により発生される。
図11は、実施例2のLEDヘッドの構成を示すブロック図である。
この図は、図10において示したドライバICの詳細な構成を示すブロック図である。
図に於いて、FFA(1)〜FFA(25)、FFB(1)〜FFB(25)、FFC(1)〜FFC(25)、FFD(1)〜FFD(25)はフリップフロップ回路であって、これらでシフトレジスタ回路を構成している。LTA(1)〜LTD(1),...、LTA(24)〜LTD(24)はラッチ素子であって、これら全体でラッチ回路を構成している。
MEM2はメモリ回路であり、LEDの光量ばらつき補正の補正データ(ドット補正データ)やLEDアレイ毎の光量補正データ(チップ補正データ)もしくはドライバIC毎の固有データが格納される。
MUX2はマルチプレクサ回路である。本回路はメモリ回路MEM2から出力されているドット補正データにおいて、隣接したLED素子ドットのうち、奇数番目ドットの補正データと偶数番目ドット補正データとを切り替える為に設けられている。
DRVはLEDの駆動用回路である。SELはセレクタ回路である。CTRL1は制御回路であって、補正データをMEM2に対して書込みするときの書き込み指令信号を発生する回路である。
また、CTRL2は制御回路であって、マルチプレクサ回路MUX2に対し奇数ドットデータと偶数ドットデータとの切替信号を送出する回路である。ADJは制御電圧発生回路であって、VREF端子より入力された基準電圧VREFを受けてLED駆動のための制御電圧を発生させる回路である。基準電圧VREFは図示しないレギュレータ回路により発生させられるものであり、LEDのカソード同士の全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧VREFは所定値のままとでき、LEDのカソード同士駆動電流の低下は発生しない。
201は小振幅差動信号CLK−P、CLK−Nの入力回路であり、クロック端子CLKP、CLKNに入力された小振幅信号をIC内部で用いられる論理振幅に変換するためのものである。202はバッファ回路であり、入力回路201の信号を受けて、フリップフロップFFA(1)〜FFA(25)、FFB(1)〜FFB(25)、FFC(1)〜FFC(25)、FFD(1)〜FFD(25)からなるシフトレジスタ回路のクロック信号を駆動する部分である。
203〜206はバッファ回路である。また、207〜210もバッファ回路であって、SELブロックからの出力信号を受けて、データ出力端子DATAO3〜DATAO0を駆動する。211は抵抗であって、ストローブ端子と電源電圧VDDとの間に接続されるプルアップ素子である。212、213はインバータ回路、214はNAND回路である。
フリップフロップ回路FFA1〜FFA25はカスケード接続されている。ドライバICのデータ入力端子[DATAI0]はバッファ回路203を介してFFAのデータ入力端子Dに接続されている。フリップフロップFFA24とフリップフロップFFA25のデータ出力はセレクタ回路SELへ入力され、その出力端子Y0はバッファ回路207を介してドライバICのデータ出力端子[DATAO0]に接続されている。
同様に、フリップフロップ回路FFB(1)〜FFB(25)、FFC(1)〜FFC(25)、FFD(1)〜FFD(25)もそれぞれカスケード接続されており、ドライバICのデータ入力端子[DATAI1、DATAI2、DATAI3]はバッファ回路204〜206を介してフリップフロップFFB(1)、FFC(1)、FFD(1)のデータ入力端子Dにそれぞれ接続される。
FFB(24)とFFB(25)、FFC(24)とFFC(25)、FFD(24)とFFD(25)からの出力もセレクタ回路SELに接続され、各々の出力はバッファ回路208〜210を介してドライバICのデータ出力端子[DATAO1、DATAO2、DATAO3]にそれぞれ接続されている。
従って、フリップフロップ回路FFA(1)〜FFA(25)、FFB(1)〜FFB(25)、FFC(1)〜FFC(25)、FFD(1)〜FFD(25)はそれぞれ25段のシフトレジスタ回路を構成しており、セレクタ回路SELによりシフトレジスタ回路のシフト段数を24段25段毎に切り替えることができる。
ドライバICのデータ出力端子[DATAO1〜DATAO3]は、次段のドライバICのデータ入力端子[DATAI1〜DATAI3]にそれぞれ接続されることになる。従って、ドライバIC(1)〜ドライバIC(26)の全てで構成されるシフトレジスタ回路は、印刷制御部1(図1)から初段のドライバICに入力される印刷データ信号HD−DATA3をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタ回路を構成している。
NAND回路214には、端子[STB]に入力されるストローブ信号HD−STB−Nと、端子[LOAD]より入力されるラッチ信号LOAD−Pとがインバータ回路212,213を介して入力され、LED駆動用回路DRVに対する駆動のオン、オフを制御する信号が生成される。
次に、上記図11の説明の中で概略説明した、メモリ回路MEM2、マルチプレクサ回路MUX2、LED駆動用回路DRV、制御電圧発生回路ADJ、制御回路CTRL1、及び制御回路CTRL2のそれぞれについて、個々に回路図を用いて順番に詳細に説明する。
図12は、メモリ回路MEM2の回路構成図である。
本実施例の構成においては、LED光量補正のためのドット補正データは4ビットであり、LED駆動電流をドット毎に16段階に調整することで光量補正を行う。
図に示すように、隣接する2個(2ドット)のメモリセル回路を、それぞれを破線にて囲まれる領域251、252として区分けして示している。領域251は奇数番目のドット(例えばドットNo.1)の補正データを格納するものであり、領域252は偶数番目のドット(例えばNo.2)の補正データを格納するためのものである。
メモリ回路MEM2は、バッファ回路221を備え、それと相補なデータ信号を発生するために設けられたインバータ222と、補正メモリセルを構成するインバータ223〜230と、NMOSトランジスタ231〜246とを備えている。
また、補正データ入力端子[D]と、奇数番目ドットの側のデータ書き込みを許可するイネーブル信号E1を受け入れるイネーブル端子[E1]と、偶数番目ドットの側のデータ書き込みを許可するイネーブル信号E2を受け入れるイネーブル端子[E2]と、メモリセル選択端子[W0〜W3]と、奇数番目ドットに関する補正データ出力端子[ODD0〜ODD3]と、偶数番目ドットに関する補正データ出力端子[EVN0〜EVN3]とを備えている。
データ入力端子[D]は、図11に示すフリップフロップ回路FFA(1)、FFB(1)、FFC(1)、FFD(1)、FFA(2)…FFA(24)、FFB(24)、FFC(24)、FFD(24)等のデータ出力端子[Q]にそれぞれ接続されている。また、メモリセル選択端子[W0〜W3]には制御回路CTRL1からの書き込み制御信号W0〜W3が、それぞれ入力される。イネーブル端子[E1、E2]には制御回路CTRL1からの書き込みイネーブル信号E1、E2が入力される。
バッファ回路221の入力端子[D]は、補正データDの入力端子となっており、バッファ回路221の出力端子は、NMOSトランジスタ231、235、239、243の第1端子に接続されている。インバータ222の入力端子はバッファ221の出力と接続され、インバータ222の出力はNMOSトランジスタ234、238、242、246の第1端子に接続される。
インバータ223と224、225と226、227と228、229と230とはそれぞれ直列に接続され、それぞれがメモリセルを形成している。NMOSトランジスタ231と232、233と234、235と236、237と238、239と240、241と242、243と244、245と246とはそれぞれ直列に接続され、直列接続の一端はバッファ回路221、222の出力とそれぞれ接続される。
NMOSトランジスタ232、233のゲート端子は、端子[W0]に接続されている。NMOSトランジスタ236、237のゲート端子は、端子[W1]に接続されている。NMOSトランジスタ240、241のゲート端子は、端子[W2]に接続されている。NMOSトランジスタ244、245のゲート端子は、端子[W3]に接続されている。また、上記イネーブル信号E1はNMOSトランジスタ231、234、235、238、239、242、243、246のゲート端子に接続される。
インバータ224からの出力は端子[ODD0]に接続される。インバータ226からの出力は端子[ODD1]に接続される。インバータ228からの出力は端子[ODD2]に接続される。インバータ230からの出力は端子[ODD3]に接続される。以上の説明はメモリセル251についてのものであったが、メモリセル252についても接続されるイネーブル信号がE2、出力される信号名がEVN0〜EVN3となる他は全く同様の構成となっている。
図13は、マルチプレクサ回路MUX2の回路構成図である。
図に示すようにマルチプレクサ回路MUX2はそれぞれ独立な4個のマルチプレクサ回路からなっている。ここで、311〜318はPMOSトランジスタである。PMOSトランジスタ311、313、315、317のゲートは端子[S1N]と接続され、PMOSトランジスタ312、314、316、318のゲートは端子[S2N]と接続され、PMOSトランジスタ311の第1端子は端子[ODD0]と接続され、PMOSトランジスタ312の第2端子は端子[EVN0]と接続され、PMOSトランジスタ311と312の第2端子同士は端子[Q0]と接続されている。
PMOSトランジスタ313〜318からなる回路も同様な構成であり、PMOSトランジスタ313の第1端子は端子[ODD1]と接続され、PMOSトランジスタ314の第2端子は端子[EVN1]と接続され、PMOSトランジスタ313と314の第2端子同士は端子[Q1]と接続されている。また、PMOSトランジスタ315の第1端子は端子[ODD2]と接続され、PMOSトランジスタ316の第2端子は端子[EVN2]と接続され、PMOSトランジスタ315と316の第2端子同士は端子[Q2]と接続されている。更に、317の第1端子は端子[ODD3]と接続され、PMOSトランジスタ318の第2端子は端子[EVN3]と接続され、PMOSトランジスタ317と318の第2端子同士は端子[Q3]と接続されている。
マルチプレクサ回路の構成において、スイッチ素子としてPMOSトランジスタを用いているのは次の理由によるものであって、動作上の支障を防止しつつ使用される素子数を削減することが可能な構成となっている。
すなわち、PMOSトランジスタ311をオンさせるためにS1N信号をLowレベルとするとき、ODD0信号がHighレベルであれば、その信号レベルと略等しい電圧が端子[Q0]から出力される。このようにHighレベルの伝達であればPMOSトランジスタをスイッチ素子として使用した場合でも何ら支障がない。
同様に、ODD0信号がLowレベル(略0V)であったとすると、PMOSトランジスタ311の第2端子は該トランジスタの閾値電圧に近い電位にまで降下するものの、Lowレベル(略0V)にまで下がることはない。このようにLowレベルの伝達機能は完全ではない欠点を内在している。
このような欠点を解消するため、従来技術による構成においては、PMOSトランジスタと並列にNMOSトランジスタを接続したアナログスイッチを構成してデータ選択のためのスイッチ手段としていた。この構成においては伝達しようとする入力信号電位と略等しい出力電位を得ることができ、スイッチ手段が介在していることによる入力電位と出力電位の差は生じない。その一方で、データ信号1本あたりにPMOSとNMOSのトランジスタ対を設ける必要があり、本実施例の構成に比べて2倍の素子数を要し、それを配置するためのICのチップ面積を多く占有するという課題があった。
それに対して、本実施例の構成では一般的なアナログスイッチを用いて構成した回路と比べて、半分の素子数ですむ利点を有しているものの、Lowレベルの伝達機能は完全ではない欠点を内在している。ところが後述する本実施例によるLED駆動用回路DRVでは、Highレベルとして略VDD電位と等しい入力電圧を要するのに対し、Lowレベルとしては後述するVcont電位にまで下降していれば十分であり、略0Vにまで電位降下するようなLowレベル電位を必要としていない。このため、PMOSトランジスタのみで構成されたマルチプレクサ回路であっても、何ら支障なく回路動作させることが可能となっている。以下に、そのLED駆動用回路DRVの内容について詳細に説明する。
図14は、実施例2のLED駆動用回路DRVの回路構成図である。
図に示すように、実施例2のLED駆動用回路DRVは、PMOSトランジスタ320〜324、330〜333、340〜344を備えており、PMOSトランジスタ340〜344のゲート長は図6に示したPMOSトランジスタ62と等しく設定されている。
PMOSトランジスタ340〜343のゲート幅は上記したメモリ回路MEM2からの補正データ(bit0〜bit3)のビット重みに対応して、それぞれ1:2:4:8のサイズ比に設定される。また、印刷データ入力端子[E](負論理)と、入力端子[V]と、補正データ入力端子[Q0〜Q3](負論理)と、駆動電流出力端子[DO]とを備えている。
印刷データ入力端子[E]には、図11におけるラッチ回路LTA(1)〜LTD(1)、LTA(12)〜LTD(12)のQN出力が接続される。入力端子[Q3〜Q0]は、図11に示すマルチプレクサ回路MUX2の補正データ出力端子[Q3〜Q0]に接続されている。入力信号Q3〜Q0はLED素子の光量ばらつきをドット毎に補正する補正データである。
端子[V]には、図11の制御電圧発生回路ADJから出力される制御電圧Vcontが入力される。この制御電圧発生回路ADJは、実施例1の構成において詳述した構成と同様のものであり、図6の制御電圧発生回路45を用いてなる回路である。駆動電流出力端子[DO]はドライバICの出力端子であって、図示しないボンディングワイヤによりLED素子のアノードと接続される。
PMOSトランジスタ340〜344のソース端子は電源電圧VDDに接続され、PMOSトランジスタ320〜324のドレーン端子は、駆動電流出力端子[DO]に接続されている。後述するように電源電圧VDDの電位とVcont電位との電位差はPMOSトランジスタ340〜344がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでPMOSトランジスタ340〜344のドレーン電流を調整することが可能となる。
制御電圧発生回路ADJは図示しない基準電圧Vrefを受けて、PMOSトランジスタ340〜344等のドレーン電流が所定値となるように制御電圧Vcontを制御するために設けられている。
PMOSトランジスタ340と330と320、PMOSトランジスタ341と331と321、PMOSトランジスタ342と332と322、PMOSトランジスタ343と333と323はそれぞれドレーン、ソース端子同士を接して接続され、同様にPMOSトランジスタ344と324もドレーン、ソース端子が接続されている。
PMOSトランジスタ344はLED素子に主たる駆動電流を供給する主駆動トランジスタであり、PMOSトランジスタ340〜343はLEDの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。
PMOSトランジスタ344(主駆動トランジスタ)は印刷データに従って駆動される。
PMOSトランジスタ340〜343(補助駆動トランジスタ)はマルチプレクサ出力信号Q0〜Q3に従って選択的に駆動される。上記したように。マルチプレクサのQ0〜Q3からは補正メモリのデータが出力され、補正メモリにはLED各ドットの発光ばらつきを補正するための補正データが格納されている。
つまり、PMOSトランジスタ344(主駆動トランジスタ)と共に、補正データに従ってPMOSトランジスタ340〜343(補助駆動トランジスタ)が選択的に駆動され、PMOSトランジスタ344(主駆動トランジスタ)のドレーン電流に、選択された補助駆動トランジスタのドレーン電流が加算されて成る駆動電流が、端子[DO]から出力されLEDを駆動する。
以上の説明において、次の点に留意すべきである。即ち、既に説明したように、マルチプレクサ回路MUX2の出力がHighレベルとして略VDD電位と等しい入力電圧を要するのに対し、Lowレベルとしては必ずしも略0Vにまで電位降下していない。しかしながら、上記のようにPMOSトランジスタ340と330と320、PMOSトランジスタ341と331と321、PMOSトランジスタ342と332と322、PMOSトランジスタ343と333と323はそれぞれドレーン、ソース端子同士を接して接続され、同様にPMOSトランジスタ344と324もドレーン、ソース端子が接続されている。従って、LowレベルはVcont電位にまで下降していれば十分であり、略0Vにまで電位降下するようなLowレベル電位を必要としていない。このため、上記図13のように、PMOSトランジスタのみで構成されたマルチプレクサ回路であっても、何ら支障なく回路動作させることが可能となっている。
再度、LED駆動用回路DRVの内容説明に戻る。該LED駆動用回路DRVは、上記のように、PMOSトランジスタ340〜343のゲート幅は1:2:4:8のサイズ比に設定され、該トランジスタの駆動オン、オフを設定する補正メモリは4ビットずつ設けられているので、これによるLED駆動電流も4ビットの設定値を持ち、これらの設定値の組み合わせによりLED駆動電流を16段階に調整可能としている。ここで駆動トランジスタの構成について説明する。
図15は、実施例2の駆動トランジスタの断面図である。
図は、PMOSトランジスタ340と330と320、PMOSトランジスタ341と331と321、PMOSトランジスタ342と332と322、PMOSトランジスタ343と333と323等の構成を示す図であり、該トランジスタのソース、ゲート、ドレーン配線と直交する向きに沿って見た断面図を示す。
図に於いて、81はICチップを示し、82はそのサブストレート層を示すP型領域である。83は上記P型領域内に形成されたN型ウェル領域である。84〜86、92は上記Nウェル内に形成されたP型領域である。87、88、93はゲート配線であって、87は図14のPMOSトランジスタ(例えば343)のゲートに相当し、88はPMOSトランジスタ(例えば333)のゲートに相当する。
93はPMOSトランジスタ(例えば323)のゲートに対応しており、それぞれのゲート長をL1、L2、L3として図中に記載している。89はメタル配線であって、P型領域(例えばPMOSトランジスタ343のソース端子に対応)84と図示しない電源電圧VDDとを接続している。
また、90もメタル配線であって、P型領域(例えばPMOSトランジスタ323のドレーン端子に対応)86と図示しない駆動出力端子とを接続している。
91はチップ上面を覆う保護膜を示す。
図に示すように、図14のPMOSトランジスタ(例えば340、330、320)のゲート長はL1、L2、L3として図示されており、
L1>L2
L2=L3
と設定される。
PMOSトランジスタ340のゲート長はPMOSトランジスタ62(図6)のゲート長と等しく設定されている。両者はソース電位をゲート電位とが等しくされ、いわゆるカレントミラー回路を構成している。このため。LED1の駆動電流は基準電流であるIrefと比例関係が保たれ、基準電圧であるVrefの値に応じた駆動電流が得られることになる。
LEDを駆動する場合において、LEDの順方向電圧の変化に対してLEDの駆動電流が変動することは望ましくない。このため駆動回路の出力インピーダンスを大きく構成して、その定電流特性を改善する目的でPMOSトランジスタ344や340〜343(図14)のゲート長は比較的大きめに選定される。
一方PMOSトランジスタ330、320(図14)等は単なるスイッチ素子の働きをする。330、320等のゲート長は半導体製造プロセスで許される最小寸法としても良く、それによるトランジスタ面積は比較的小さくすることができる。
図16は、制御回路CTRL1の回路構成図である。
図において、361〜365はフリップフロップ回路である。368はNOR回路である。369、370はAND回路である。380〜383はAND回路である。フリップフロップ回路361〜365の負論理リセット端子は、端子[LOAD]と接続されてラッチ信号LOAD−Pが入力され、フリップフロップ回路361、362のクロック端子は端子[STB]と接続されてSTB−P信号が入力される。
フリップフロップ回路361と362のQ出力はNOR回路368の入力と接続され、NOR回路368の出力はフリップフロップ回路361のD入力と接続されている。フリップフロップ回路363のクロック端子はフリップフロップ回路361のQ出力端子と接続され、そのQN出力はD入力端子と接続されている。
フリップフロップ回路363のQ出力はAND回路370の一方の入力端子と接続され、フリップフロップ回路363のQN出力端子はAND回路369の一方の入力端子と接続され、AND回路369、370の他の一方の入力端子は端子[LOAD]と接続されてLOAD−P信号が入力される。
また、AND回路370、369の出力は端子[E1]、[E2]と接続され、図11に示したメモリ回路MEM2の書き込みイネーブル信号となる。フリップフロップ回路364、365のクロック端子はAND回路370の出力に接続され、フリップフロップ回路364のD端子はフリップフロップ回路365のQ出力端子と接続され、フリップフロップ回路365のD入力端子はフリップフロップ回路364のQN出力端子と接続される。
AND回路383の第1入力はフリップフロップ回路365のQ端子と、第2入力はフリップフロップ回路364のQN端子と、AND回路382の第1入力はフリップフロップ回路365のQ端子と、第2入力はフリップフロップ回路364のQ端子と、AND回路381の第1入力はフリップフロップ回路365のQN端子と、第2入力はフリップフロップ回路364のQ端子と、AND回路380の第1入力はフリップフロップ回路365のQN端子と、第2入力はフリップフロップ回路364のQN端子とそれぞれ接続されている。
AND回路380〜383の第3入力はフリップフロップ回路362のQ出力と接続される。AND回路380〜383の出力端子は端子[W0〜W3]と接続され、図11に示したメモリ回路MEM2への書き込み指令信号となる。
図17は、制御回路CTRL2の回路構成図である。
図において、391はフリップフロップ回路である。392、393はバッファ回路である。フリップフロップ回路391のクロック端子は端子[LOAD]と接続されてLOAD−P信号が入力され、負論理のリセット端子は端子[HSYNC]と接続されてHSYNC−N信号が入力され、D端子はQN端子と接続され、バッファ回路392の入力端子はフリップフロップ回路391のQN端子と接続され、バッファ回路393の入力端子はフリップフロップ回路391のQ端子と接続される。バッファ回路392、393の出力は端子[S1N]、端子[S2N]と接続され、図11のマルチプレクサ回路MUX2に対するデータ選択指令信号として出力される。
以上説明した、実施例2のLEDヘッドは以下のように動作する。
図18は、実施例2の制御信号のタイミングチャートであり、上から順に、同期信号HD−HSYNC−N、印刷データ信号HD−DATA、クロック信号HD−CLK、ラッチ信号HD−LOAD、ストローブ信号HD−STB−N、ODD選択データ、EVEN選択データの各信号を表している。
LEDの時分割駆動の開始に先立ち、同期信号HD−HSYNC−Nが入力される。(A部)次いでB部において奇数番目のLEDの駆動データ(Odd印刷データ)を転送するため、クロック信号HD−CLKに同期して印刷データ信号HD−DATA3〜0が入力される。尚、本LEDヘッドにおいては26個のドライバICがカスケードに接続され、各IC毎に96個のLED駆動端子を備えており、1パルスのクロック信号により4画素分の印刷データが一度に転送される。このため一度のデータ転送に必要なクロックパルス数は96/4*26=24*26=624である。
B部において1ラインデータのうち、奇数ドットのデータの転送が完了すると、C部に示すようにラッチ信号HD−LOADが入力され、フリップフロップ回路(FFA(1)〜FFD(25))で構成されるシフトレジスタ回路を介して入力されたデータはラッチ回路(LTA(1)〜LTD(24))にラッチされる。次いでLED駆動を指示するためのストローブ信号HD−STB−Nが入力される。(D部)
また、これに先立ちLEDのコモンカソード端子のグランドへの接続オン、オフを切り替えるMOSトランジスタ(図10におけるパワーMOSトランジスタ109、110)の制御信号ODD、EVENが、(図10においては図示されていないが)図10のIC(1)、IC(2)のKDRV端子から出力される。
本信号はドライバIC内部の図示しない制御回路により発生され、上記補正メモリMEM2と同様なメモリ回路(図示しない)に格納されたODD/EVEN選択指令データにより制御信号ODD、EVENのうち何れかが選択され、図10のKDRV端子から出力されるものである。
図10におけるIC(1)からはODD信号が選択されKDRV端子より出力されて、パワーMOSトランジスタ109のゲート端子を駆動しており、図10におけるIC(2)からはEVEN信号が選択されKDRV端子より出力されて、図10においては図示しないIC(3)〜IC(26)のKDRV端子には対応するMOSトランジスタを備えないので、その出力は開放されている。
図10において、ODD信号がHighレベル、EVEN信号がLowレベルであるとき図10のパワーMOSトランジスタ109はオンし、パワーMOSトランジスタ110はオフ状態となり、LED素子中の101、103、105、107のカソード端子からグランドへの流路が形成される。
このとき、パワーMOSトランジスタ110はオフ状態であってLED素子中の102、104、106、108等のカソード端子からグランドへの流路は形成されない。このため、ドライバIC(1)の端子[DO1]からLED駆動電流が流し出された場合、LED素子101のアノード、カソード端子を経て109のドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときLED素子101が発光して(図1においては図示していないが)感光ドラム上の静電潜像を形成することで印刷ドットを発生する。
このとき、LED素子102には電流流路が形成されないため、LED(101)の発光状態には何らの支障も与えることはない。
再度図18に戻る。
E部において偶数番目のLEDの駆動データ(Even印刷データ)を転送するため、クロック信号HD−CLKに同期して印刷データ信号HD−DATA3〜0が入力される。
尚、本LEDヘッドにおいては26個のドライバICがカスケードに接続され、各IC毎に96個のLED駆動端子を備えており、1パルスのクロック信号により4画素分の印刷データが一度に転送されるため、一度のデータ転送に必要なクロックパルス数は96/4*26=24*26=624である。
E部において1ラインデータのうち、偶数ドットのデータの転送が完了すると、F部に示すようにラッチ信号HD−LOADが入力され、シフトレジスタ回路を介して入力されたデータはラッチ回路にラッチされる。次いでLED駆動を指示するためのストローブ信号HD−STB−Nが入力される。(G部)
また、これに先立ちLEDのコモンカソード端子のグランドへの接続オン、オフを切り替えるトランジスタ(図10におけるパワーMOSトランジスタ109、110)の制御信号ODD、EVENが入力されている。
図10において、EVEN信号がHighレベル、ODD信号がLowレベルであるとき図10のパワーMOSトランジスタ110はオンし、パワーMOSトランジスタ109はオフ状態となり、LED素子中の102、104、106、108のカソード端子からグランドへの流路が形成される。
またLED素子中の101、103、105、107等のカソード端子からグランドへの流路は形成されない。このため、ドライバIC(1)の端子[DO1]からLED駆動電流が流し出された場合、LED素子102のアノード、カソード端子を経てパワーMOSトランジスタ110のドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときLED素子102が発光して(図1においては図示していないが)感光ドラム上の静電潜像を形成することで印刷ドットを発生する。
このとき、LED素子101には電流流路が形成されないため、LED102の発光状態には何らの支障も与えることはないのである。
このように、LED素子列のうち、奇数番目のLED素子と偶数番目のLED素子とを順に、時分割に駆動することで1ライン分のLEDの駆動を行うことができる。
図19は、実施例2の全体動作のタイミングチャートである。
この図はプリンタの電源投入時に、本実施例による構成のLEDヘッドに対して行われる補正データ転送処理と、その後に行われる印刷データ転送のようすを示すタイムチャートである。
補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すためラッチ信号HD−LOADをHighとする(I部)。
次いで、奇数番目に属するドットについて1ドットあたり4ビットからなる補正データのうち、bit3のものを印刷データ信号HD−DATA3〜0からクロック信号HD−CLKPに同期して入力して、図11のフリップフロップ回路(FFA(1)〜FFD(24))で構成されるシフトレジスタ回路中へシフト入力する。
シフト入力が完了すると、A部に示すようにストローブ信号HD−STB−Nが3パルス入力され、図16に示した回路の動作が行われる。図のQ1、Q2は図16のフリップフロップ回路361、362のQ出力であり、以下同様に、Q3はフリップフロップ回路363の、Q4はフリップフロップ回路365の、Q5はフリップフロップ回路364のQ出力信号である。
また、E1、E2はAND回路370、369の、W3〜W0の各信号はAND回路383〜380の各出力信号である。更に、S1N、S2Nの各信号は、図17のバッファ回路392、393から出力されるものである。
図のA部において、ストローブ信号HD−STB−Nの1パルス目が入力されるとJ部に示すようにQ1信号が発生し、次いでストローブ信号HD−STB−Nの2パルス目で、K部に示すようにQ2信号が発生する。また、Q1信号が立ち上がるごとにQ3信号は状態反転し、L部のようにQ3信号はHighレベルに遷移している。
Q3信号の遷移に引き続き、E1、E2信号が発生する。E1信号の立ち上がりエッジに引き続き、M部のようにQ4信号が立ち上がり、E1信号の次の立ち上がりでQ5信号が立ち上がり、更にE1信号の次の立ち上がりでQ4信号が立ち下がり、E1信号の次の立ち上がりでQ5信号が立ち下がる。
W3〜W0信号はQ2信号に引き続いて発生するものであるが、O部、P部のようにW3信号が2回にわたって信号出力され、次いでW2、W1、W0の各信号においてもそれぞれ2パルスずつ信号発生する。
上記W3〜W0の各パルス信号が発生するごとに、図11のMEM2にデータの書き込みが行われ、W3〜W0の1パルス目で奇数ドット用のメモリ素子へのデータ書き込みが、2パルス目で偶数ドット用のメモリ素子へのデータ書き込みが行われる。
上記1パルス目のデータ書き込み指令信号は、A部、C部、E部、G部にて入力されたHD−STB−N信号をもとに発生されるものであり、上記2パルス目のデータ書き込み指令信号は、B部、D部、F部、H部にて入力されたHD−STB−N信号をもとに発生されるものである。
上述した過程をへて、補正データのbit3〜bit0の全てのデータ書き込みが完了すると、Q部のようにHD−LOAD信号をLowとして、印刷データの転送が可能な状態に遷移する。
1ラインの印刷開始に際し、引き続くデータ転送が奇数ドットのものであることを示すためHD−HSYNC−N信号が入力される(R部)。次いで、U部で奇数ドットの印刷データが転送され、S部のHD−LOAD信号パルスにより、シフトレジスタ回路(FFA(1)〜FFD(1),…,FFA(24)〜FFD(24))にシフト入力されたデータをラッチ素子(LTA(1)〜LTD(1),…,LTA(24)〜LTD(24))へラッチする。
更に、W部のようにストローブ信号HD−STB−N信号がLowへと遷移して、LED素子の発光駆動が行われる。印刷データがオンであると、W部やX部のストローブ信号HD−STB−NがLowとなる期間、LED素子は発光駆動されることになる。同様にV部では偶数ドットのデータ転送が行われ、そのデータはT部のパルスによりラッチされる。
図20は、実施例2のLED駆動用回路の動作説明図である。
この図は図14で説明した、LEDドットの光量補正機能を備えるLED駆動用回路の動作を説明するための図である。ここでは、LEDのドット補正のために図中のドット補正データQ3〜Q0に具体的なデータを設定し、そのときの回路動作について説明する。
図中のドット補正データQ3〜Q0は負論理に相当する信号が入力される。例えば、補正メモリMEMの出力データ(ODD3〜ODD0)が‘1110’であったとする。この信号がマルチプレクサ回路MUX2に入力され、該回路内に設けられたPMOSスイッチを介して出力され、Q3〜Q0信号として入力される。
前述したように、PMOSトランジスタをスイッチ素子として用いるマルチプレクサにおいては、信号レベルのHighとなるデータの伝達には支障がない。例えば略5Vのデータ入力に対して略5Vの出力電圧を得ることができる。
それに対して、Lowレベルの伝達時においてはMOSトランジスタの閾値電圧に対応する電位上昇を生じ、略0Vが入力された場合でも、例えば略1V程度に電位上昇した出力電圧となる。
この結果、電源電圧VDDを5Vとするとき、Q3〜Q0信号の電位は、5V、5V、5V、1Vとなり、該電圧がPMOSトランジスタ333〜330のゲートに印加される。この結果、PMOSトランジスタ333、〜330のうち、PMOSトランジスタ333、332、331はオフとなり、PMOSトランジスタ330はオンとなる。
このとき、PMOSトランジスタ330のソース電位は、略1Vのゲート電位に、該トランジスタの閾値電圧(略1V)分高い、略2Vとなる。この電位はまたPMOSトランジスタ340のドレーン電位となる。
PMOSトランジスタ340のドレーン電位は駆動端子[DO]の端子電位に依存しておらず、例えばLEDの駆動状態によりその順方向電圧が変化するといった状態にあっても、PMOSトランジスタ340のドレーン電位の変動を解消することができ、飽和領域で動作しているMOSトランジスタのドレーン・ソース間電圧Vdsが変動することで、ドレーン電流Idが僅かに変動するという、ドレーン電流のVds依存性を低減することが出来て、PMOSトランジスタ340のドレーン電流の変動は無視できるほど小さくできる。
上記PMOSトランジスタ340、330からなる回路の動作はカスコード定電流回路として知られる回路と同様の機構によるものであり、かかる構成の駆動回路の特性を一段と向上させることができる。
印刷データについて、図11のFFA(1)〜FFA(24)等からなるシフトレジスタ回路を介して転送されたデータがオンであり、該データがLTA(1)〜LTA(24)からなるラッチ回路によりラッチされ、該ラッチ素子のQN出力を介して負論理化され出力されるデータは、図の端子[E]へ入力される。このため、印刷指令される場合の端子[E]の信号レベルは略0Vである。
図の端子[V]へ入力される信号は図11の制御電圧発生回路ADJから出力されるVcont電圧であり、該制御電圧発生回路ADJ回路は図6の41、61〜68からなるものである。LED駆動のオフ状態からオン状態となって再びオン状態となる過程のVcont電圧は図9を用いて説明した通りのものである。
PMOSトランジスタ340〜344がオンするときのゲート・ソース間電圧を仮に2Vとするとき、上記のLED駆動のオフ状態からオン状態となって再びオン状態となる過程のVcont電圧は5V→3V→5Vと変化する。
この電圧により該電圧がゲート端子に印加されるPMOSトランジスタ340〜344の状態はオフ→オン→オフとなる。
ところが、PMOSトランジスタ333〜330のうち、PMOSトランジスタ333、332、331はオフであり、PMOSトランジスタ330はオンとなっており、PMOSトランジスタ320〜324はオン状態を継続したままであるので、図に破線にて記入した様にPMOSトランジスタ344からの電流はimとして、340からの電流はi0として、発生して端子[DO]を介してLED素子を駆動することになる。前述の説明では、例えば、補正メモリMEMの出力データ(例えばODD3〜ODD0)が‘1110’であった場合について説明したが、上記補正メモリMEM2からの出力データに応じて、PMOSトランジスタ330〜333のオン、オフ状態が設定されるので、これにより、相異なる16通りの駆動電流を発生させることができる。
(効果)の説明
ドット補正のための補正駆動段を第1、第2、第3のPMOSトランジスタの直列接続からなる回路で構成し、第1のPMOSのゲートには駆動電流値に応じた制御電圧が供給され、第2のPMOSにはドット補正データが入力され、第3のPMOSトランジスタのゲートには駆動のオン、オフ指令信号を入力するようにしたので、ドット補正駆動を行うためのPMOSトランジスタの前段回路として備える必要があった4ビット分ずつのNAND回路(例えば図4における論理回路42a等)を備える必要がなくなるという効果を得る。
それに加えて、上記第1のPMOSトランジスタのゲートに印加される制御電圧をLEDの駆動オン、オフに応じて切り替えることで、LED駆動オフ時に上記第1のPMOSトランジスタをオフさせ、そのドレーン端子に電荷が充電され続けないようにしたので、LED素子の駆動開始時に大きなオーバーシュート電流を生じることが無くなり、これによるLEDの劣化を防止できるという効果を得る。
尚、本発明を適用するLEDヘッドの概略構成について追記する。
図21は、本発明を適用するLEDヘッドの外観斜視図である。
図に於いて、301は、図の左右方向に多数の棒状レンズを配列させたロッドレンズアレイである。302は、ロッドレンズアレイ301等、LEDヘッド300を構成する部材を保持するホルダである。303は、LEDヘッド300の外部から電力、及び該LEDヘッド300の内部回路を制御する信号を供給するためのケーブルを接続するためのコネクタである。図中の矢印Dは、光出力方向を示している。
図22は、図21のY−Z断面矢視図である。
図に於いて、304は、LEDヘッド300内の発光ユニットを搭載する部材である。ここで、発光ユニットとは、配線基板305、ドライバIC306、LED素子307の集合体である。配線基板305は、例えばガラスエポキシ基板に配線を施したものであり、電気部品の実装、接続に用いられる基板である。ドライバIC306は、本発明の駆動回路を多数集積したものであり、LED素子307を駆動するICである。LED素子307は、薄膜状に形成された発光素子であり、実施例ではドライバIC306の表面に貼付けられている。LED素子307は、ドライバIC306の各々の駆動回路に対応して設けられており、図21の左右方向に多数配列されている。
ここで、LED素子307と、ドライバIC306との接続は、例えば、半導体プロセスを用いてLED素子307、ドライバIC306の各々の表面に密着させた電極配線により接続することが出来る。ボンディングワイヤ308は、ドライバIC306と、配線基板305上に設けられたパッドとを接続するためのものであり、コネクタ303を介して入力された電力、信号は、ボンディングワイヤ308を通じてドライバIC306に供給される。前述の発光ユニットを搭載したベース部材304は、図示しないクランパにより図の下から上に付勢されており、ホルダ302に保持されると共に、LED素子307と、ロッドレンズアレイ301との位置決めを行うために用いられている。LED素子307は、ドライバIC306により駆動されると発光し、発光した光はロッドレンズアレイ301を介して図の矢印D方向に進んで結像する。LEDヘッド300を画像形成装置としての電子写真プリンタの露光部として用いる場合は、図の矢印D方向に感光ドラムを配置させ、感光ドラムの表面にLED素子307が発光した光が結像するようにLEDヘッド300と感光ドラムとの距離が調整されて設置される。