CN102783030A - 脉冲信号输出电路和移位寄存器 - Google Patents

Abstract

本发明的目的在于提供一种能够稳定地操作的脉冲信号输出电路和一种包括脉冲信号输出电路的移位寄存器。根据本公开的发明的一个实施例的脉冲信号输出电路包括第一晶体管至第十晶体管。第一晶体管的沟道宽度W与沟道长度L的比率W/L和第三晶体管的W/L各大于第六晶体管的W/L。第五晶体管的W/L大于第六晶体管的W/L。第五晶体管的W/L等于第七晶体管的W/L。第三晶体管的W/L大于第四晶体管的W/L。利用这样的结构，脉冲信号输出电路能够稳定地操作，并且能够提供包括脉冲信号输出电路的移位寄存器。

Description

脉冲信号输出电路和移位寄存器

技术领域

本公开的发明涉及脉冲信号输出电路和移位寄存器。

背景技术

形成于诸如玻璃衬底之类的平板之上并且典型地用于液晶显示装置的晶体管通常包括诸如非晶硅或多晶硅之类的半导体材料。虽然包括非晶硅的晶体管具有低的场效应迁移率，但是它们能够形成于较大的玻璃衬底之上。相反，尽管包括多晶硅的晶体管具有高的场效应迁移率，但是它们需要诸如激光退火之类的结晶过程，并且不一定适合于较大的玻璃衬底。

另一方面，包括氧化物半导体作为半导体材料的晶体管引起了关注。例如，专利文献1和2公开了一种技术，通过该技术，利用氧化锌或In-Ga-Zn-O类氧化物半导体作为半导体材料来形成晶体管，并且其用作图像显示装置的开关元件。

在沟道区包括氧化物半导体的晶体管具有比包括非晶硅的晶体管更高的场效应迁移率。另外，氧化物半导体膜能够以300℃或更低的温度通过溅射等来形成，并且其制造过程比包括多晶硅的晶体管更简单。

包括氧化物半导体的这样的晶体管被期望用作包括在诸如液晶显示器、电致发光显示器以及电子纸之类的显示装置的像素部分和驱动器电路中的开关元件。例如，非专利文献1公开了一种技术，通过该技术，显示装置的像素部分和驱动器电路包括包含氧化物半导体的晶体管。

注意，包括氧化物半导体的晶体管全部是n沟道晶体管。因此，在驱动器电路包括包含氧化物半导体的晶体管的情况下，驱动器电路仅仅包括n沟道晶体管。

[专利文献]

专利文献1：日本专利申请公开No. 2007-123861

专利文献2：日本专利申请公开No. 2007-096055

[非专利文献]

非专利文献1：T.Osada et al.,“Development of Driver-Intergrated Panel using Amorphous In-Ga-Zn-Oxide TFT（使用非晶In-Ga-Zn-O类TFT的驱动器集成面板的开发”，Proc. SID’09 Digest, 2009, pp.184-187。

发明内容

例如，用于显示装置等中的驱动器电路包括具有脉冲信号输出电路的移位寄存器。在移位寄存器包括具有相同导电型的晶体管的情况下，例如，移位寄存器可能存在不稳定运行的问题。

鉴于以上问题，本发明的一个实施例的目的在于提供能够稳定操作的脉冲信号输出电路和包括脉冲信号输出电路的移位寄存器。

本发明的一个实施例为包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第十晶体管的脉冲信号输出电路。第一晶体管的第一端子、第二晶体管的第一端子以及第一输出端子互相电连接。第三晶体管的第一端子、第四晶体管的第一端子以及第二输出端子互相电连接。第五晶体管的第一端子、第六晶体管的第一端子以及第七晶体管的第一端子互相电连接。第一晶体管的栅极端子、第三晶体管的栅极端子以及第七晶体管的第二端子互相电连接。第二晶体管的栅极端子、第四晶体管的栅极端子、第六晶体管的栅极端子、第八晶体管的第一端子以及第九晶体管的第一端子互相电连接。第八晶体管的第二端子和第十晶体管的第一端子互相电连接。第一晶体管的沟道宽度W与沟道长度L的比率W/L和第三晶体管的沟道宽度W与沟道长度L的比率W/L各大于第六晶体管的沟道宽度W与沟道长度L的比率W/L。第五晶体管的沟道宽度W与沟道长度L的比率W/L大于第六晶体管的沟道宽度W与沟道长度L的比率W/L。第五晶体管的沟道宽度W与沟道长度L的比率W/L等于第七晶体管的沟道宽度W与沟道长度L的比率W/L。第三晶体管的沟道宽度W与沟道长度L的比率W/L大于第四晶体管的沟道宽度W与沟道长度L的比率W/L。

在以上脉冲信号输出电路中，在一些情况下，第一时钟信号输入至第一晶体管的第二端子和第三晶体管的第二端子；第二时钟信号输入至第八晶体管的栅极端子；第三时钟信号输入至第十晶体管的栅极端子；第一电位供应至第二晶体管的第二端子、第四晶体管的第二端子、第六晶体管的第二端子以及第九晶体管的第二端子；高于第一电位的第二电位供应至第五晶体管的第二端子、第七晶体管的栅极端子以及第十晶体管的第二端子；第一脉冲信号输入至第五晶体管的栅极端子和第九晶体管的栅极端子；并且第二脉冲信号从第一输出端子或第二输出端子输出。

另外，在一些情况下，设置电连接至第二晶体管的栅极端子、第四晶体管栅极端子、第六晶体管的栅极端子、第八晶体管的第一端子以及第九晶体管的第一端子的电容器。

在以上脉冲信号输出电路中，在一些情况下，设置第十一晶体管；第十一晶体管的第一端子电连接至第二晶体管的栅极端子、第四晶体管的栅极端子、第六晶体管的栅极端子、第八晶体管的第一端子以及第九晶体管的第一端子；第十一晶体管的第二端子电连接至第八晶体管的第二端子、第九晶体管的第一端子以及电容器；并且第八晶体管的沟道宽度W和第十晶体管的沟道宽度W各小于第十一晶体管的沟道宽度W。

在以上脉冲信号输出电路中，在一些情况下，第二电位供应至第十一晶体管的第二端子；并且第三脉冲信号输入至第十一晶体管的栅极端子。

移位寄存器能够包括多个以上脉冲信号输出电路。特别地，在一些情况下，n级移位寄存器包括各未设置有第十一晶体管的两个脉冲信号输出电路，以及各设置有第十一晶体管的n（n：自然数）个脉冲信号输出电路；并且未设置有第十一晶体管的脉冲信号输出电路中的第八晶体管的沟道宽度W的每一个大于设置有第十一晶体管的脉冲信号输出电路中的第八晶体管的沟道宽度W的每一个，或在未设置有第十一晶体管的脉冲信号输出电路中的第十晶体管的沟道宽度W的每一个大于设置有第十一晶体管的脉冲信号输出电路中的第十晶体管的沟道宽度W的每一个。

氧化物半导体优选地用于包括在脉冲信号输出电路或移位寄存器中的任意晶体管。移位寄存器能够包括多个脉冲信号输出电路。

注意，在以上脉冲信号输出电路中，晶体管在一些情况下包括氧化物半导体；然而，本公开的发明不限于此。例如，可使用具有与氧化物半导体的断态电流特性等效的断态电流特性的材料，诸如碳化硅（特别地，例如，能隙E _g大于3eV的半导体材料）之类的宽能隙材料。

注意，在本说明书等中，诸如“之上”或“之下”的术语不一定表示组件放置成“直接”在另一个组件“之上”或“之下”。例如，“栅极绝缘层之上的栅电极”的表达并不排除有另一组件放置在栅极绝缘层与栅电极之间的情况。

此外，在本说明书等中，诸如“电极”或“布线”的术语并不限制组件的功能。例如，“电极”能够用作“布线”的一部分，并且“布线”能够用作“电极”的一部分。例如，诸如“电极”和“布线”的术语也能够表示多个“电极”和“布线”的组合。

例如，在使用相反极性的晶体管或在电路操作中改变电流的方向时，“源极”和“漏极”的功能可互换。因此，在本说明书中，术语“源极”和“漏极”能互换。

注意，在本说明书等中，术语“电连接”包括这样的情况，其中组件通过具有任意电功能的物体来互相连接。这里，只要电信号能在通过该物体互相连接的组件之间传送和接收，则对“具有任意电功能的物体”没有具体的限制。

“具有任意电功能的物体”的示例除电极和布线外，还有诸如晶体管之类的开关元件、电阻器、电感器、电容器以及具有各种功能的元件。

能够提供能稳定地操作的脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器。

附图说明

图1A至图1C示出脉冲信号输出电路和移位寄存器的配置示例；

图2为移位寄存器的时序图；

图3A至图3C示出脉冲信号输出电路的操作；

图4A至图4C示出脉冲信号输出电路的操作；

图5A至图5C示出脉冲信号输出电路和移位寄存器的配置示例；

图6为移位寄存器的时序图；

图7A至图7C示出脉冲信号输出电路的操作；

图8A和8B示出脉冲信号输出电路的操作；

图9A至图9C示出脉冲信号输出电路和移位寄存器的配置示例；

图10A至图10D各示出晶体管的结构示例；

图11A至图11E示出用于制造晶体管的方法的示例；

图12A至图12C各示出半导体器件一种模式；

图13A至图13F各示出电子装置；

图14为移位寄存器的时序图。

具体实施方式

下面将参照附图来描述本发明的实施例的示例。注意，本发明不限于下列描述。对本领域技术人员显而易见的是，能通过各种方式改变本发明的模式和细节，而不背离本发明的精神和范围。因此，本发明不应理解为局限于实施例的下列描述。

注意，为了易于理解，在一些情况下，附图等中所示的各组件的位置、尺寸、范围等并不精确地表示。因此，本公开的发明并不一定局限于在附图等中公开的位置、尺寸、范围等。

注意，在本说明书中等，为了避免组件之间的混淆，使用诸如“第一”、“第二”以及“第三”的序数，而不限制数量。

[实施例1]

在本实施例中，将参照图1A至图1C、图2、图3A至图3C以及图4A至4C来描述脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器的配置示例。

<电路配置>

首先，将参照图1A至图1C来描述脉冲信号输出电路以及包括脉冲信号输出电路的移位寄存器的配置示例。

在本实施例中描述的移位寄存器包括第一至第n脉冲信号输出电路10_₁至10_ _n （n为大于或等于2的自然数）和传送时钟信号的第一至第四信号线11至14（参见图1A）。第一时钟信号CLK1供应至第一信号线11。第二时钟信号CLK2供应至第二信号线12。第三时钟信号CLK3供应至第三信号线13。第四时钟信号CLK4供应至第四信号线14。

时钟信号是这样一种信号：其以固定间隔在H电平信号（高电位）和L电平信号（低电位）之间交替。这里，第一至第四时钟信号CLK1至CLK4被顺序地延迟1/4周期。在本实施例中，通过利用时钟信号，来执行脉冲信号输出电路的控制等。

第一至第n脉冲信号输出电路10_₁至10_ _n 的每一个包括第一输入端子21、第二输入端子22、第三输入端子23、第四输入端子24、第五输入端子25、第一输出端子26以及第二输出端子27（参见图1B）。

第一输入端子21、第二输入端子22以及第三输入端子23电连接至第一至第四信号线11至14的任一个。例如，在第一脉冲信号输出电路10_₁中的第一输入端子21电连接至第一信号线11、在第一脉冲信号输出电路10_₁中的第二输入端子22电连接至第二信号线12以及在第一脉冲信号输出电路10_₁中的第三输入端子23电连接至第三信号线13。此外，在第二脉冲信号输出电路10_₂中的第一输入端子21电连接至第二信号线12、在第二脉冲信号输出电路10_₂中的第二输入端子22电连接至第三信号线13以及在第二脉冲信号输出电路10_₂中的第三输入端子23电连接至第四信号线14。注意，这里，描述了第二至第四信号线12至14连接至第n脉冲信号输出电路10_ _n 的情况。然而，连接至第n脉冲信号输出电路10_ _n 的信号线根据n的值而变化。因此，要注意的是，本文描述的配置仅仅为示例。

在本实施例中描述的移位寄存器的第m脉冲信号输出电路（m为大于或等于2的自然数）中，在第m脉冲信号输出电路中的第四输入端子24电连接至第（m-1）脉冲信号输出电路中的第一输出端子26。在第m脉冲信号输出电路中的第五输入端子25电连接至第（m+2）脉冲信号输出电路中的第一输出端子26。在第m脉冲信号输出电路中的第一输入端子26电连接至第（m+1）脉冲信号输出电路中的第四输入端子24。在第m脉冲信号输出电路中的第二输出端子27输出信号至OUT（m）。

例如，在第三脉冲信号输出电路10_₃中的第四输入端子24电连接至第二脉冲信号输出电路10_₂中的第一输出端子26。在第三脉冲信号输出电路10_₃中的第五输入端子25电连接至第五脉冲信号输出电路10_₅中的第一输出端子26。在第三脉冲信号输出电路10_₃中的第一输入端子26电连接至第四脉冲信号输出电路10_₄中的第四输入端子24和第一脉冲信号输出电路10_₁中的第五输入端子25。

此外，第一起动脉冲（SP1）从第五布线15输入至第一脉冲信号输出电路10_₁中的第四输入端子24。从前一级输出的脉冲输入至第k脉冲信号输出电路10_ _k （k为大于或等于2且小于或等于n的自然数）中的第四输入端子24。第二起动脉冲（SP2）输入至第（n-1）脉冲信号输出电路10_ _n-1中的第五输入端子25。第三起动脉冲（SP3）输入至第n脉冲信号输出电路10_ _n 中的第五输入端子25。第二起动脉冲（SP2）和第三起动脉冲（SP3）可从外部输入或在电路内部生成。

随后，将描述第一至第n脉冲信号输出电路10_₁至10_ _n 的具体的配置。

第一至第n脉冲信号输出电路10_₁至10 _n 的每一个包括：包含第一至第四晶体管101至104的脉冲信号生成电路200、包含第五至第七晶体管105至107的第一输入信号生成电路201以及包含第八至第十一晶体管108至111的第二输入信号生成电路202（参见图1C）。另外，除了第一至第五输入端子21至25之外，信号从第一电源线31和第二电源线32供应至第一至第十一晶体管101至111。

脉冲信号生成电路的配置的具体示例如下。

第一晶体管101的第一端子（在下文中，“第一端子”表示源极端子和漏极端子之一）、第二晶体管102的第一端子以及第一输出端子26互相电连接。相似地，第三晶体管103的第一端子、第四晶体管104的第一端子以及第二输出端子27互相电连接。第一晶体管101的栅极端子、第三晶体管103的栅极端子以及第一输入信号生成电路的输出端子互相电连接。第二晶体管102的栅极端子、第四晶体管104的栅极端子以及第二输入信号生成电路的输出端子互相电连接。

第一晶体管101的第二端子（在下文中，“第二端子”表示源极端子和漏极端子的另一个）和第三晶体管的第二端子互相电连接，并且第一时钟信号CLK1输入至它们互相连接处的结点。第一晶体管101的第二端子和第三晶体管的第二端子作为脉冲信号输出电路的第一输入端子21而起作用。第二晶体管102的第二端子通过第一电源线31提供有第一电位（例如，低电位V _SS）。第四晶体管104的第二端子通过第一电源线31提供有第一电位。

第一输入信号生成电路的配置的具体示例如下。

第五晶体管105的第一端子、第六晶体管106的第一端子以及第七晶体管107的第一端子互相电连接。另外，第七晶体管107的第二端子作为第一输入信号生成电路的输出端子而起作用。第五晶体管105的栅极端子作为第一输入信号生成电路的第一输入端子并且也作为脉冲信号输出电路的第四输入端子24而起作用。

第二电位通过第二电源线32供应至第五晶体管105的第二端子。第一电位通过第一电源线31供应至第六晶体管的第二端子106。来自前一级的脉冲信号（在第一脉冲信号输出电路中，脉冲信号为起动脉冲信号）输入至第五晶体管105的栅极端子。第二输入信号生成电路的输出信号输入至第六晶体管106的栅极端子。第六晶体管106的栅极端子作为第一输入信号生成电路的第二输入端子而起作用。第二电位通过第二电源线32供应至第七晶体管107的栅极端子。

虽然在本实施例中设置了第七晶体管107，但是可采用没有第七晶体管107的配置。利用第七晶体管107，能够抑制第五晶体管105的第一端子的电位的增加，该增加可能由自举操作而引起。换言之，能够防止对在第五晶体管105的栅极和源极（或在栅极和漏极）之间的区域施加高压；因此，能够抑制第五晶体管105的劣化。

第二输入信号生成电路的配置的具体示例如下。

第十晶体管110的第二端子和第八晶体管108的第一端子互相电连接。第八晶体管的第二端子、第十一晶体管的第二端子以及第九晶体管的第一端子互相电连接，并且作为第二输入信号生成电路的输出端子而起作用。

第二电位通过第二电源线32供应至第十一晶体管111的第一端子和第十晶体管110的第一端子。第一电位通过第一电源线31供应至第九晶体管109的第二端子。来自下一级之后一级的脉冲信号输入至第十一晶体管111的栅极端子。第十一晶体管111的栅极端子作为第二输入信号生成电路的第一输入端子并且也作为脉冲信号输出电路的第五输入端子25而起作用。第二时钟信号CLK2输入至第八晶体管108的栅极端子。第八晶体管108的栅极端子作为第二输入信号生成电路的第二输入端子并且也作为脉冲信号输出电路的第二输入端子22而起作用。来自前一级（在第一脉冲信号输出电路中，脉冲信号为起动脉冲信号）的脉冲信号输入至第九晶体管109的栅极端子。第九晶体管109的栅极端子作为第二输入信号生成电路的第三输入端子并且也作为脉冲信号输出电路的第四输入端子24而起作用。第三时钟信号CLK3输入至第十晶体管110的栅极端子。第十晶体管110的栅极端子作为第二输入信号生成电路的第四输入端子并且也作为脉冲信号输出电路的第三输入端子23而起作用。

注意，脉冲信号输出电路的部件（例如，脉冲信号生成电路、第一输入信号生成电路以及第二输入信号生成电路的配置示例）仅仅是示例，并且这里没有限制本公开的发明。

在本实施例的下列描述中，在图1C中的脉冲信号输出电路中第一晶体管101的栅极端子、第三晶体管103的栅极端子以及第一输入信号生成电路的输出端子互相连接处的结点称为结点A。此外，第二晶体管102的栅极端子、第四晶体管104的栅极端子以及第二输入信号生成电路的输出端子互相连接处的结点称为结点B。

用于有利地执行自举操作的电容器可设置在结点A和第一输出端子26之间。而且，为了保持结点B的电位，可设置电连接至结点B的电容器。

在图1C中，第一晶体管101的沟道宽度W与沟道长度L的比率W/L和第三晶体管103的沟道宽度W与沟道长度L的比率W/L各优选地大于第六晶体管106的沟道宽度W与沟道长度L的比率W/L。

在图1C中，第五晶体管105的沟道宽度W与沟道长度L的比率W/L优选地大于第六晶体管106的沟道宽度W与沟道长度L的比率W/L。第五晶体管105的沟道宽度W与沟道长度L的比率W/L优选地等于第七晶体管107的沟道宽度W与沟道长度L的比率W/L。备选地，第五晶体管105的沟道宽度W与沟道长度L的比率W/L优选地大于第七晶体管107的沟道宽度W与沟道长度L的比率W/L。

在图1C中，第三晶体管103的沟道宽度W与沟道长度L的比率W/L优选地大于第四晶体管104的沟道宽度W与沟道长度L的比率W/L。

在图1C中，第八晶体管108的沟道宽度W和第十晶体管110的沟道宽度W各优选地小于第十一晶体管111的沟道宽度W。

氧化物半导体优选地用于第一至第十一晶体管101至111。借助于氧化物半导体，晶体管的断态电流能够减小。另外，与在使用非晶硅等的情况下相比，通态电流和场效应迁移率能够增加。而且，能够抑制晶体管的劣化。因此，消耗低功率的电子电路能够以高速操作，并且实现具有更高精确度的操作。注意，因为在下面实施例中详细地描述了包括氧化物半导体的晶体管，所以这里省略对它的描述。

<操作>

随后，参照图2、图3A至图3C、图4A至图4C以及图14描述了图1A至图1C中的移位寄存器的操作。特别地，参照图3A至图3C以及图4A至图4C描述了在图2的时序图中的第一至第六期间51至56的每一个中的操作。在时序图中，CLK1至CLK4表示时钟信号；SP1表示第一起动脉冲；OUT1至OUT4表示来自第一至第四脉冲信号输出电路10_₁至10_₄的第二输出端子的输出；结点A和结点B表示结点A和结点B的电位；并且SROUT1至SROUT4表示来自第一至第四脉冲信号输出电路10_₁至10_₄的第一输出端子的输出。

注意，在下列描述中，第一至第十一晶体管101至111全为n沟道晶体管。另外，在图3A至图3C以及图4A至图4C中，由实线指示的晶体管表示晶体管处于导电状态（导通），并且由虚线指示的晶体管表示晶体管处于非导电状态（截止）。

典型地，描述第一脉冲信号输出电路10_₁的操作。第一脉冲信号输出电路10_₁的配置如上所述。另外，输入信号与供应的电位之间的关系也如上所述。注意，在下列描述中，V _DD用于待供应至输入端子和电源线的所有高电位（也称为H电平、H电平信号等），并且V _SS用于待供应至输入端子和电源线的所有低电位（也称为L电平、L电平信号等）。

在第一期间51中，SP1处于H电平，使得高电位供应至作为第一脉冲信号输出电路10_₁中的第四输入端子24而起作用的第五晶体管105的栅极端子和第九晶体管109的栅极端子。因此，第五晶体管105和第九晶体管109导通。在第一期间51中，CLK3也处于H电平，使得第十晶体管110也导通。此外，因为高电位供应至第七晶体管107的栅极端子，所以第七晶体管107也导通（参见图3A）。

在第五晶体管105和第七晶体管107导通时，结点A的电位增加。在第九晶体管109导通时，结点B的电位降低。第五晶体管105的第二端子的电位为V _DD。因此，第五晶体管105的第一端子的电位变成V _DD - V _th105，其为通过从第二端子的电位减去第五晶体管105的阈值电压而得到的电位。第七晶体管107的栅极端子的电位为V _DD。因此，在作为第七晶体管107的阈值电压的V _th107高于或等于V _th105的情况下，结点A的电位变成V _DD -V _th107，由此第七晶体管107截止。另一方面，在V _th107低于V _th105的情况下，当第七晶体管107保持导通时，结点A的电位增加至V _DD - V _th105。在下文中，在第一期间51中的结点A的标记（最高电位）由V _AH表示。

在结点A的电位变成V _AH时，第一晶体管101和第三晶体管103导通。这里，因为CLK1处于L电平，所以L电平信号从第一输出端子26和第二输出端子27输出。

在第二期间52中，CLK1的电位从L电平变化至H电平。因为第一晶体管101和第三晶体管103是导通的，所以第一输出端子26的电位和第二输出端子27的电位增加。另外，在第一晶体管101的栅极端子和源极端子（或漏极端子）之间生成电容；利用该电容，其栅极端子和源极端子（或漏极端子）电容耦合。相似地，在第三晶体管103的栅极端子和源极端子（或漏极端子）之间生成电容；利用该电容，其栅极端子和源极端子（或漏极端子）电容耦合。因此，当第一输出端子26的电位和第二输出端子27的电位而增加时，处于浮动状态的结点A的电位增加（自举操作）。结点A的电位最终变成高于V _DD+V _th101，并且第一输出端子26的电位和第二输出端子27的电位的每一个变成V _DD（H电平）（参见图2和图3B）。

在第二期间52中，第九晶体管109处于导通状态；因此，结点B保持在L电平。因此，能够抑制由于电容耦合而在结点B的电位上产生的变化（该变化发生在第一输出端子26的电位从L电平变化到H电平时），使得能够防止由于该变化而在电位中产生的故障。

如上所述，在第二期间52中，在第二输出端子27的电位处于H电平的情况下，为了确保将第二输出端子27的电位增加至V _DD（H电平），第三晶体管103的栅极电压（V _gs）需要高到用以导通第三晶体管103。在第三晶体管103的V _gs低的情况下，第三晶体管103的漏极电流小，使得在指定的期间中（这里，在第二期间中）花费很长时间来将第二输出端子27的电位增加至V _DD（H电平）。因此，第二输出端子27的波形的上升变得平缓，这导致故障。

注意，第二期间52中的第三晶体管103的V _gs取决于第一期间51中的结点A的电位。因此，为了增加第三晶体管103的V _gs，结点A的电位应该在第一期间51中尽可能的高（考虑到电路设计，最大值为V _DD - V _th105或V _DD - V _th107）。对第一输出端子26和第一晶体管101的V _gs来说也是同样的。

因此，第五晶体管105的沟道宽度W与沟道长度L的比率W/L优选地大于第六晶体管106的沟道宽度W与沟道长度L的比率W/L。在第五晶体管105的沟道宽度W与沟道长度L的比率W/L大于第六晶体管106的沟道宽度W与沟道长度L的比率W/L时，第一期间51中的结点A的电位能够在更短的时间内增加至V _DD - V _th105或V _DD - V _th107。注意，在第一期间51中，第六晶体管106处于截止状态。在使得第五晶体管105的沟道宽度W与沟道长度L的比率W/L大于第六晶体管106的沟道宽度W与沟道长度L的比率W/L时，第六晶体管106中的泄漏电流（I _off）能够为较小，并且因此结点A的电位能够在更短的时间内增加至V _DD - V _th105。

在沟道长度L由于晶体管的小型化而变短时，阈值电压偏移，并且第六晶体管106在一些情况下作为常通（normally on）晶体管而起作用。甚至在这种情况下，在使得第六晶体管106的沟道宽度W与沟道长度L的比率W/L小于第五晶体管105的沟道宽度W与沟道长度L的比率W/L时，第六晶体管106的导通电阻能够大于第五晶体管105的导通电阻。因此，能够使得结点A的电位成为接近于V _DD - V _th105或V _DD - V _th107的电位。

第五晶体管105的沟道宽度W与沟道长度L的比率W/L优选地几乎等于第七晶体管107的沟道宽度W与沟道长度L的比率W/L。表达“几乎等于”能够在这种情况下使用：考虑到由于制造误差或偏差而产生的细微差别，将理解成两个对象具有相同的值。在第五晶体管105的沟道宽度W与沟道长度L的比率W/L以及第七晶体管107的沟道宽度W与沟道长度L的比率W/L互相相等时，第五晶体管105和第七晶体管107的电流供应能力可互相相等；因此，结点A的电位能够高效地增加。注意，第五晶体管105和第七晶体管107的阈值电压V _th优选地几乎互相相等。

注意，第五晶体管105的沟道宽度W与沟道长度L的比率W/L能够根据晶体管特性、时钟频率、第一晶体管101的栅极电容、第三晶体管103的栅极电容、移位寄存器的操作电压等来确定。

在第六晶体管106的沟道宽度W较大时，在第六晶体管106作为常通晶体管而起作用的情况下，泄漏电流增加；因此，结点A的电位降低。另外，通过第五晶体管105来防止结点A的充电。在要求高速操作的情况下，为了给结点A充电，需要在短时间内降低结点B的电位。在此情况下，第六晶体管的电位需要在短时间内降低。

因此，在第六晶体管的沟道宽度W小于第五晶体管的沟道宽度W时，能够防止结点A的电位上的变化。另外，结点B的负载能够减小。这样，考虑到晶体管特性和驱动规格，确定了第五晶体管105、第六晶体管106以及第七晶体管107的尺寸，由此能够实现具有高效率的移位寄存器。

在第三期间53中，SP1变成L电平，使得第五晶体管105和第九晶体管109截止。另外，CLK1保持在H电平并且结点A的电位不会变化；因此，V _DD（H电平信号）从第一输出端子26和第二输出端子27输出（参见图3C）。注意，在第三期间53中，虽然结点B处于浮动状态，但是第一输出端子26的电位未变化；因此，由于电容耦合而产生的故障是可以忽略的。

在第四期间54中，因为CLK2和CLK3两者都处于H电平，所以结点B的电位在短时间内增加。另外，CLK1变成L电平。因此，第二晶体管102和第四晶体管104导通，使得第一输出端子26和第二输出端子27的电位在短时间内降低（参见图4A）。另外，第六晶体管106导通，使得结点A的电位变成L电平。因此，第一晶体管101和第三晶体管103截止，由此第一输出端子26和第二输出端子27的电位变成L电平。

[0076] 

在第四期间54中，结点A的电位应该在CLK1在第六期间中变成H电平之前（即，在第四期间54和第五期间55期间）降低至V _SS。在结点A的电位在第五期间55期间没有降低至V _SS时，由于在第三晶体管103的栅极和源极之间而产生的电容耦合，结点A的电位再次增加；因此，第一晶体管101和第三晶体管103导通，并且电荷流经第一输出端子26和第二输出端子27，使得可能发生故障。

因此，按照下列公式（1）至公式（7）来确定第一晶体管101、第三晶体管103以及第六晶体管106间的关系，由此，减少了由于负载而产生的操作故障，并且能够实现操作的稳定性。

                                                                      （1）

                                                     （2）

                                                                                  （3）

                                                                                             （4）

                                                                                 （5）

                                                   （6）

                                                                             （7）

在以上公式中，t _CKH对应于CLK1处于H电平的期间，即，第二期间52和第三期间53；t _CKL对应于CLK1处于L电平的期间，即，第四期间54和第五期间55；并且t _off对应于用于降低结点A的电位至V _SS所需要的时间。即，在t _CKL中，结点A的电位在t _off中降低至V _SS。只要t _off花费在从第四期间54直到第五期间55的期间中，对t _off没有具体地限制；例如，t _off可花费在第四期间54_1中、在从第四期间54_1直到第四期间54_3的期间中或在从第四期间54_1直到第四期间54_5的期间中（参见图14）。具体地，优选对应于从第四期间54直到第五期间55的期间的1/2的从第四期间54_1直到第四期间54_3的期间。理由如下：在t _off设置为相对于t _CKL太短时，为了快速地降低结点A的电位，第六晶体管106的沟道宽度W需要设置得较大，并且与此相反，在t _off设置得长时，直到输入下一个H电平时钟信号时，结点A的电位也不能够降低至V _SS，并可能发生故障。即，需要考虑到时钟信号的频率等来确定t _off。注意，在图14的时序图中，期间的一部分（例如，从第四期间54_1直到第四期间54_5的期间）是放大的；然而，该时序图并非与图2中的时序图大不相同。

C ₁₀₁和C ₁₀₃分别表示第一晶体管101的栅极电容和第三晶体管103的栅极电容。V _f表示第三期间53中的结点A的电位。

公式（2）中的i ₁₀₆表示第六晶体管106的漏极电流。借助于此，能够确定第六晶体管106的尺寸（例如，W/L）。换句话说，能够考虑到CLK1的操作频率、第一晶体管101的尺寸、第三晶体管103的尺寸以及结点A的电位来确定第六晶体管106的尺寸。

例如，在CLK1的操作频率高的情况下，结点A的电位需要快速地降低；因此，t _off应该如公式（1）所示那样短。因此，i ₁₀₆需要为较大。根据i ₁₀₆从公式（2）计算W ₁₀₆，并且W ₁₀₆能够被确定。

另一方面，在第一晶体管101的尺寸和第三晶体管103的尺寸较小的情况下，i ₁₀₆可以为较小；因此，根据公式（2），W ₁₀₆变小。注意，因为第三晶体管103用于输出负载的充电和放电，所以在放电时，不仅第四晶体管104而且第三晶体管103能够通过增加第三晶体管的尺寸来放电。因此，输出电位能够在短时间内降低。因此，在结点A的电位逐渐降低时，因为第三晶体管103处于导通状态，所以与在仅仅第四晶体管104放电的情况下相比，输出电位能够在短时间内降低。这样，考虑到晶体管特性和驱动规格来确定第六晶体管106的尺寸，由此能够实现具有高效率的移位寄存器。

在第四期间54中，CLK1的电位从H电平变化至L电平，并且同时，脉冲信号（SROUT3）输入至第五输入端子25。因此，第十一晶体管111导通。因为第十一晶体管111导通，所以结点B的电位增加至V _DD-V _th111。因此，第二晶体管102、第四晶体管104以及第六晶体管106导通。在第二晶体管102和第四晶体管104导通时，第一输出端子26和第二输出端子27的电位变成V _SS。注意，第一晶体管101和第三晶体管103截止。

此时，结点B通过第十晶体管110和第八晶体管108以及第十一晶体管111来充电。第十晶体管110的栅极和第八晶体管108的栅极分别连接至第三输入端子23和第二输入端子22，并且第十晶体管110的栅极电容和第八晶体管108的栅极电容分别对应于第三输入端子23的负载和第二输入端子22的负载。

注意，在本实施例中描述的移位寄存器中，连接至时钟线的晶体管的负载表达为“移位寄存器的总级数÷4×（第三晶体管103的L _ov+第一晶体管101的L_ov+第十晶体管110的栅极电容+第八晶体管108的栅极电容）”。注意，栅极电容表达为“ε ₀×ε×（L×W）/tox”。注意，L _ov表示晶体管的源电极层或漏电极层与沟道长度方向的半导体层重叠的区域的长度。

为了减少连接至时钟线的栅极电容，第八晶体管108的沟道宽度W和第十晶体管110的沟道宽度W各优选地小于第十一晶体管111的沟道宽度W。利用这样的结构，时钟线的负载能够减小，由此高速操作能够实现。在第十晶体管110和第八晶体管108的沟道宽度W减小时，能够实现布局面积上的减小。

在第五期间55中，第五输入端子25的电位（即，SROUT3）保持在H电平，由此保持结点B的电位。因此，第二晶体管102、第四晶体管104以及第六晶体管106保持为导通，使得第一输出端子26和第二输出端子27的电位保持在L电平（参见图4B）。

在第六期间56中，第五输入端子25（即，SROUT3）变成L电平，使得第十一晶体管111截止。此时，使得结点B在保持该电位的同时处于浮动状态。因此，第二晶体管102、第四晶体管104以及第六晶体管106保持导通（参见图4C）。注意，一般而言，例如，结点B的电位由于晶体管的断态电流而降低。然而，具有足够低的断态电流的晶体管（例如，包括氧化物半导体的晶体管）没有这样的问题。注意，为了减少结点B中的电位降低可设置电容器。

在后继期间中，在CLK2和CLK3两者变成H电平的情况下，第八晶体管108和第十晶体管110导通，并且电位周期性地供应至结点B。因此，甚至在使用其断态电流相对较大的晶体管时，也能够防止脉冲信号输出电路的故障。

注意，至于来自移位寄存器的输出（诸如OUT1至OUT4），存在重视电位增加时的时刻的情况，以及重视电位降低时的时刻的情况。例如，在通过电位增加来确定数据的情况下（例如，在写入数据时），重视电位增加时的时刻。在通过电位降低来确定数据的情况下，重视电位降低时的时刻。

在通过电位增加来确定数据的情况下，需要缩短为了增加电位所必需的时间。为了这个目的，第三晶体管103的沟道宽度W与沟道长度L的比率W/L优选地大于第四晶体管104的沟道宽度W与沟道长度L的比率W/L。

在通过电位降低来确定数据的情况下，需要缩短为了增加电位所必需的时间。为了这个目的，第三晶体管103的沟道宽度W与沟道长度L的比率W/L优选地大于第四晶体管104的沟道宽度W与沟道长度L的比率W/L。

注意，在本公开的发明的一个实施例中，结点A的电位通过自举操作来增加至预定的电位，该自举操作利用第三晶体管103的栅极和源极之间的电容耦合。因此，第三晶体管103导通，并且输出H电平信号。因此，在第三晶体管103的沟道宽度W与沟道长度L的比率W/L不是足够的大时，可能出现从移位寄存器输出的H电平电位不会增加至V _DD的问题。因此，优选地第三晶体管103的沟道宽度W与沟道长度L的比率W/L为足够的大。

此外，本实施例的移位寄存器通过以下的驱动方法来驱动：其中从第m脉冲信号输出电路输出的脉冲与从第（m+1）脉冲信号输出电路输出的脉冲的一半重叠。因此，与不使用该驱动方法的情况相比，布线能够充电更长时间。这就是说，利用该驱动方法，提供了承受重负载并且以高频运行的脉冲信号输出电路。

[实施例2]

在本实施例中，将参照图5A至图5C、图6、图7A至图7C以及图8A至图8B来描述与以上实施例中描述的脉冲信号输出电路和移位寄存器的模式不同的脉冲信号输出电路和移位寄存器的配置示例及其操作。

<电路配置>

首先，将参照图5A至图5C来描述脉冲信号输出电路和包括脉冲信号输出电路的移位寄存器的配置示例。

在本实施例中描述的移位寄存器的配置与在以上实施例中描述的移位寄存器相似。它们之间的差别之一在于，没有在第一至第n脉冲信号输出电路10_₁至10_ _n 中设置第三输入端子23（参见图5A至5C）。即，两种类型时钟信号输入至一个脉冲信号输出电路。其它结构与以上实施例中的相似。

因为没有在第一至第n脉冲信号输出电路10_₁至10_ _n 中设置第三输入端子23，所以未设置连接至第三输入端子23的第十晶体管（参见图5C）。因此，图1C中的第二输入信号生成电路202的连接关系和图5C中的第二输入信号生成电路203的连接关系彼此部分地不同。

特别地，第一至第n脉冲信号输出电路10_₁至10_ _n 的每一个包括：包含第一至第四晶体管101至104的脉冲信号生成电路200、包含第五至第七晶体管105至107的第一输入信号生成电路201以及包含第八晶体管108、第九晶体管109以及第十一晶体管111的第二输入信号生成电路203。信号从第一电源线31和第二电源线32供应至第一至第十一晶体管101至111，以及第一至第五输入端子21至25。

第二输入信号生成电路203的配置的具体示例如下。

第八晶体管108的第二端子、第十一晶体管111的第二端子以及第九晶体管109的第一端子互相电连接，并且作为第二输入信号生成电路的输出端子而起作用。

第二电位通过第二电源线32供应至第十一晶体管111的第一端子和第八晶体管108的第一端子。第一电位通过第一电源线31供应至第九晶体管109的第二端子。脉冲信号输入至第十一晶体管111的栅极端子。第十一晶体管的栅极端子111作为第二输入信号生成电路的第一输入端子并且还作为脉冲信号输出电路的第五输入端子25而起作用。第二时钟信号CLK2输入至第八晶体管108的栅极端子。第八晶体管108的栅极端子作为第二输入信号生成电路的第二输入端子并且还作为脉冲信号输出电路的第二输入端子22而起作用。脉冲信号输入至第九晶体管109的栅极端子。第九晶体管109的栅极端子作为第二输入信号生成电路的第三输入端子并且还作为脉冲信号输出电路的第四输入端子24而起作用。

注意，以上配置仅仅是一个示例，并且本公开的发明不限于此。

在本实施例的以下描述中，在图5C中的脉冲信号输出电路中，第一晶体管101的栅极端子、第三晶体管103的栅极端子以及第一输入信号生成电路的输出端子互相连接处的结点称为结点A，如在以上实施例中所示。此外，第二晶体管102的栅极端子、第四晶体管104的栅极端子、第八晶体管108的第二端子、第十一晶体管111的第二端子以及第九晶体管109的第一端子互相连接处的结点称为结点B。

用于有利地执行自举操作的电容器可设置在结点A和第一输出端子26之间。而且，为了保持结点B的电位，可设置电连接至结点B的电容器。

氧化物半导体优选地用于第一至第九晶体管101至109和第十一晶体管111。借助于氧化物半导体，晶体管的断态电流能够减小。另外，与使用非晶硅等的情况相比，通态电流和场效应迁移率能够增加。而且，能够抑制晶体管的劣化。因此，实现了消耗低功率、能够高速操作并且以更高精确度操作的电子电路。注意，因为其在下面实施例中详细地描述了包括氧化物半导体的晶体管，所以这里省略对它的描述。

<操作>

随后，参照图6、图7A至图7C以及图8A和图8B描述了图5A至图5C中的移位寄存器的操作。特别地，参照图7A至图7C以及图8A和图8B描述了图6的时序图中的第一至第五期间51至55的每一个中的操作。在时序图中，CLK1至CLK4表示时钟信号；SP1表示第一起动脉冲；OUT1至OUT4表示来自第一至第四脉冲信号输出电路10_₁至10_₄的第二输出端子的输出；结点A和结点B表示结点A和结点B的电位；并且SROUT1至SROUT4表示来自第一至第四脉冲信号输出电路10_₁至10_₄的第一输出端子的输出。

注意，在以下描述中，第一至第九晶体管101至109以及第十一晶体管111全部为n沟道晶体管。另外，在图7A至图7C以及图8A和图8B中，由实线指示的晶体管表示晶体管处于导电状态（导通），而由虚线指示的晶体管表示晶体管处于非导电状态（截止）。

典型地，描述了第一脉冲信号输出电路10_₁的操作。第一脉冲信号输出电路10_₁的配置如上所述。另外，输入信号和供应电位之间的关系也如上所述。注意，在以下描述中，V _DD（也称为H电平、H电平信号等）用于所有待供应至输入端子和电源线的高电位，并且V _SS（也称为L电平，L电平信号等）用于所有待供应至输入端子和电源线的低电位。

在第一期间51中，SP1处于H电平，使得高电位供应至第五晶体管105的栅极端子和第九晶体管109的栅极端子，第九晶体管109作为第一脉冲信号输出电路10_₁中的第四输入端子24而起作用。因此，第五晶体管105和第九晶体管109导通。因为高电位供应至第七晶体管107的栅极端子，所以第七晶体管107也导通（参见图7A）。

第五晶体管105和第七晶体管107导通，由此结点A的电位增加。第九晶体管109导通，由此结点B的电位降低。当结点A的电位达到V _AH（V _AH = V _DD - V _th105 - V _th107）时，第五晶体管105和第七晶体管107截止，并且当结点A的电位保持在V _AH时，其被带入浮动状态。

在结点A的电位变成V _AH时，第一晶体管101和第三晶体管103导通。这里，因为CLK1处于L电平，所以L电平信号从第一输出端子26和第二输出端子27输出。

在第二期间52中，CLK1的电位从L电平变化至H电平。因为第一晶体管101和第三晶体管103是导通的，所以第一输出端子26的电位和第二输出端子27的电位增加。另外，在第一晶体管101的栅极端子和源极端子（或漏极端子）之间生成电容；利用该电容，其栅极端子和源极端子（或漏极端子）电容耦合。相似地，在第三晶体管103的栅极端子和源极端子（或漏极端子）之间生成电容；利用该电容，栅极端子和源极端子（或漏极端子）电容耦合。因此，当第一输出端子26的电位和第二输出端子27的电位增加（自举操作）时，处于浮动状态的结点A的电位增加。结点A的电位最终变成高于V _DD + V _th101，并且第一输出端子26和第二输出端子27的电位的每一个变成V _DD（H电平）（参见图6和图7B）。

在第三期间53中，CLK2的电位变成H电平，并且第八晶体管108导通。因此，结点B的电位增加。在结点B的电位增加时，第二晶体管102、第四晶体管104以及第六晶体管106导通并且结点A的电位降低。因此，第一输出端子26的电位和第二输出端子27的电位变成L电平（参见图7C）。

在第四期间54中，CLK2的电位变成L电平并且第八晶体管108截止。第五输入端子25的电位（即，SROUT3）变成H电平，并且第十一晶体管111导通。因此，保持第三期间53中的结点A的电位和结点B的电位，并且第一输出端子26的电位和第二输出端子27的电位保持在L电平（参见图8A）。

在第五期间55中，第五输入端子25的电位（即，SROUT3）变成L电平，并且结点B的电位被保持。因此，第二晶体管102、第四晶体管104以及第六晶体管106保持导通，使得第一输出端子26和第二输出端子27的电位保持在L电平（参见图8B）。

注意，一般而言，例如，结点B的电位由于晶体管的断态电流而降低。然而，具有足够低的断态电流的晶体管（例如，包括氧化物半导体的晶体管）不会有这样的问题。为了减少结点B中的电位降低，可设置电容器。在这种情况下设置的电容器电连接至第二晶体管102的栅极端子、第四晶体管104的栅极端子、第六晶体管106的栅极端子、第八晶体管108的第一端子以及第九晶体管109第一端子。

在CLK2的电位在后继期间中变成H电平的情况下，第八晶体管108导通，并且电位周期性地供应至结点B。因此，甚至在采用断态电流相对较大的晶体管时，也能够防止脉冲信号输出电路的故障。

本实施例中描述的结构、方法等能够与其它实施例中描述的任意结构、方法等适当地组合。

[实施例3]

在本实施例中，将参照图9A至图9C来描述与在任意以上实施例中描述的脉冲信号输出电路和移位寄存器模式不同的脉冲信号输出电路和移位寄存器的配置示例。

在本实施例中描述的移位寄存器的配置与在以上实施例中描述的移位寄存器相似。它们之间的差别之一在于，第一虚拟脉冲信号输出电路10__D1和第二虚拟脉冲信号输出电路10__D2连接至第n脉冲信号输出电路10_ _n 的后级（参见图9A）。第一虚拟脉冲信号输出电路10__D1和第二虚拟脉冲信号输出电路10__D2具有供应脉冲信号至第（n-1）和第n脉冲信号输出电路10_ _n-1和10_ _n 的第五输入端子25的功能。

在第一虚拟脉冲信号输出电路10__D1和第二虚拟脉冲信号输出电路10__D2的后级中未设置脉冲信号输出电路。即，脉冲信号没有从第一虚拟脉冲信号输出电路10__D1和第二虚拟脉冲信号输出电路10__D2的后级（在这种情况下，它们各自的下一级之后一级）向它们输入，这与第一至第n脉冲信号输出电路不同。因此，未设置对应于第一至第n脉冲信号输出电路的第五输入端子25的端子（参见图9B和图9C）。另外，也未设置与第五输入端子25有关的第十一晶体管111（参见图9C）。

虚拟脉冲信号输出电路的功能（第一和第二虚拟脉冲信号输出电路）在于，输出合适的脉冲信号至正规级中脉冲信号输出电路（第（n-1）和第n脉冲信号输出电路）；因此，虚拟脉冲信号输出电路需要具有给结点B充分地充电的能力。这里，在第一至第n脉冲信号输出电路中，为了减少由于时钟信号的输入而产生的功率消耗，而使得第八晶体管108和第十晶体管110的尺寸较小（例如，使沟道宽度W小，或使沟道宽度W与沟道长度L的比率W/L小），以通过第十一晶体管111来确保充电能力。另一方面，在虚拟脉冲信号输出电路中，未设置第十一晶体管111；因此，第八晶体管108和第十晶体管110的尺寸需要较大，使得第十一晶体管111的充电能力能够得到补偿。

特别地，例如，可使第一和第二虚拟脉冲信号输出电路中的第八晶体管的沟道宽度W（或沟道宽度W与沟道长度L的比率W/L）的每一个大于第一至第n脉冲信号输出电路中的第八晶体管的沟道宽度W（或沟道宽度W与沟道长度L的比率W/L）的每一个，或可使第一和第二虚拟脉冲信号输出电路中的第十晶体管的沟道宽度W（或沟道宽度W与沟道长度L的比率W/L）的每一个大于第一至第n脉冲信号输出电路中的第十晶体管的沟道宽度W（或沟道宽度W与沟道长度L的比率W/L）的每一个。利用这样的结构，在正规级（第（n-1）和第n脉冲信号输出电路）中的脉冲信号输出电路中的功率消耗能够减少，并且移位寄存器能够实现合适的操作。

注意，除了以上差别之外，虚拟脉冲信号输出电路的基本配置与在以上实施例中描述的脉冲信号输出电路相似。特别地，第一至第n脉冲信号输出电路10_₁至10_ _n 的每一个包括：包含第一至第四晶体管101至104的虚拟脉冲信号生成电路204、包括第五至第七晶体管105至107的第一输入信号生成电路205以及包括第八至第十晶体管108至110的第二输入信号生成电路206。信号从第一电源线31和第二电源线32供应至第一至第十晶体管101至110。

除了没有输入来自虚拟脉冲信号输出电路的后级的输出这一点之外，虚拟脉冲信号输出电路的操作也与以上实施例中描述的脉冲信号输出电路的相似。因此，对于其详细的描述，能够参考以上实施例。注意，无需设置第十晶体管110。另外，在虚拟脉冲信号输出电路中，至少需要确保对正规级中的脉冲信号输出电路（第（n-1）和第n脉冲信号输出电路）的输出；因此，输出端子的系统的数量并不限于两个，并且可能为一个。即，第一输出端子26或第二输出端子27可省略。注意，在这种情况下，可能适当地省略附连至将省略的输出端子的晶体管（例如，在省略第二输出端子27的情况下，为第三晶体管103和第四晶体管104）。

本实施例中描述的结构、方法等能够与其它实施例中描述的任意结构、方法等适当地组合。

[实施例4]

在本实施例中，参照图10A至图10D描述了能够在以上实施例中描述的脉冲信号输出电路和移位寄存器中使用的晶体管的示例。对晶体管的结构没有具体的限制。例如，能够采用具有顶栅结构或底栅结构的交错型或平面型。备选地，晶体管可具有其中形成了一个沟道区的单栅极结构，或其中形成了两个或者多个沟道形成区的多栅极结构。备选地，晶体管可具有其中两个栅电极层隔着栅极绝缘层而形成于沟道区之上和之下的结构。

图10A至图10D示出晶体管的截面结构的示例。在图10A至图10D中示出的晶体管各包括氧化物半导体作为半导体。使用氧化物半导体的优点为能够通过简单的低温过程来获得的高迁移率和低断态电流。

在图10A中示出的晶体管410为底栅晶体管的示例，并且也称为反交错晶体管。

晶体管410包括设置于具有绝缘表面的衬底400之上的栅电极层401、栅极绝缘层402、氧化物半导体层403、源电极层405a以及漏电极层405b。另外，设置了与氧化物半导体层403接触的绝缘层407。保护绝缘层409形成于绝缘层407之上。

在图10B中示出的晶体管420为称为沟道保护（沟道阻止）晶体管并且也称为反交错晶体管的底栅晶体管的示例。

晶体管420包括设置于具有绝缘表面的衬底400之上的栅电极层401、栅极绝缘层402、氧化物半导体层403、作为沟道保护层而起作用的绝缘层427、源电极层405a以及漏电极层405b。另外，设置了保护绝缘层409。

在图10C中示出的晶体管430为底栅晶体管的示例。晶体管430包括设置于具有绝缘表面的衬底400之上的栅电极层401、栅极绝缘层402、源电极层405a、漏电极层405b以及氧化物半导体层403。另外，设置了与氧化物半导体层403接触的绝缘层407。而且，保护绝缘层409形成于绝缘层407之上。

在晶体管430中，栅极绝缘层402设置于衬底400和栅电极层401之上并且与其接触，并且源电极层405a和漏电极层405b设置于栅极绝缘层402之上并且与其接触。另外，氧化物半导体层403设置于栅极绝缘层402、源电极层405a以及漏电极层405b之上。

在图10D中示出的晶体管440为顶栅晶体管的示例。晶体管440包括设置于具有绝缘表面的衬底400之上的绝缘层437、氧化物半导体层403、源电极层405a、漏电极层405b、栅极绝缘层402以及栅电极层401。布线层436a和布线层436b分别设置成与源电极层405a和漏电极层405b接触。

在本实施例中，如上所述，氧化物半导体层403用作半导体层。作为用于氧化物半导体层403的氧化物半导体，能够使用诸如In-Sn-Ga-Zn-O类氧化物半导体的四成分金属氧化物；诸如In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体或Sn-Al-Zn-O类氧化物半导体的三成分金属氧化物；诸如In-Zn-O类氧化物半导体、In-Ga-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体或In-Mg-O类氧化物半导体的二成分金属氧化物；或诸如In-O类氧化物半导体、Sn-O类氧化物半导体或Zn-O类氧化物半导体的一成分金属氧化物。另外，SiO₂可添加至氧化物半导体。这里，例如，In-Ga-Zn-O类氧化物半导体为至少包括In、Ga和Zn的氧化物，并且对其组成比没有具体的限制。而且，In-Ga-Zn-O类氧化物半导体可包含除了In、Ga和Zn之外的元素。

作为氧化物半导体层403，能够使用由化学式InMO₃（ZnO） _m （m＞0并且m不为自然数）所表达的氧化物半导体。这里，M表示从镓（Ga）、铝（Al）、锰（Mn）以及钴（Co）中选择的一种或多种金属元素。例如，M能够为Ga、Ga和Al、Ga和Mn、Ga和Co等。

包括氧化物半导体层403的晶体管410、晶体管420、晶体管430以及晶体管440的断态电流能够显著地减小。因此，在这些晶体管用于脉冲信号输出电路和移位寄存器中时，每个结点的电位能够容易地保持，使得脉冲信号输出电路和移位寄存器的故障的可能性能够显著地降低。

对能够用作具有绝缘表面的衬底400的衬底没有具体的限制。例如，能够使用用于液晶显示装置等的玻璃衬底、石英衬底等。备选地，例如，可使用绝缘层形成于硅晶圆之上的衬底。

在底栅晶体管410、420和430的每一个中，用作基底的绝缘层可设置在衬底和栅电极层之间。绝缘层具有防止杂质元素从衬底扩散的功能，并且能够形成为具有包括从氮化硅膜、氧化硅膜、氮氧化硅膜以及氧氮化硅膜中选择的一种或多种膜的单层结构或层叠结构。

栅电极层401能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪的金属材料或包括任意这些材料作为主要成分的合金材料来形成。栅电极层401可具有单层结构或层叠结构。

栅极绝缘层402能够通过等离子体CVD、溅射等使用从氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜、氮氧化铝膜、氧化铪膜等中选择的一种或多种膜来形成。例如，具有大约300nm的总厚度的栅极绝缘层能够以这样的方式形成，即，具有50nm至200nm的厚度的氮化硅膜（SiN _y （y>0））通过等离子体CVD形成为第一栅极绝缘层，并且具有5nm至300nm的厚度的氧化硅膜（SiO _x （x>0））通过溅射层叠于第一栅极绝缘层之上作为第二栅极绝缘层。

源电极层405a和漏电极层405b能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪的金属材料或包括任意这些材料作为主要成分的合金材料来形成。例如，源电极层405a和漏电极层405b能够具有包括铝、铜等的金属层以及包括钛、钼、钨等的难熔金属层的层叠结构。耐热性可借助于添加有用于防止小丘和晶须的生成的元素（例如，硅、钕或钪）的铝材料来改善。

备选地，可使用导电金属氧化膜作为用作源电极层405a和漏电极层405b（包括从与源电极层405a和漏电极层405b相同的层形成的布线层）的导电膜。能够使用氧化铟（In₂O₃）、氧化锡（SnO₂）、氧化锌（ZnO）、氧化铟和氧化锡的合金（In₂O₃-SnO₂，其在一些情况下缩写为ITO）、氧化铟和氧化锌的合金（In₂O₃-ZnO）、包括氧化硅的任意这些金属氧化物材料等作为导电金属氧化物。

能够使用与源电极层405a和漏电极层405b相似的材料来形成分别与源电极层405a和漏电极层405b接触的布线层436a和布线层436b。

对于绝缘层407、427和437的每一个，通常能够使用诸如氧化硅膜、氧氮化硅膜、氧化铝膜或氧氮化铝膜的无机绝缘膜。

对于保护绝缘层409，能够使用诸如氮化硅膜、氮化铝膜、氮氧化硅膜或氮氧化铝膜的无机绝缘膜。

此外，用于减少由于晶体管而产生的表面粗糙度的平面化绝缘膜可形成于保护绝缘层409之上。对于平面化绝缘膜，能够使用诸如聚酰亚胺、丙烯酸或苯并环丁烯的有机材料。作为这些有机材料的替代品，能够使用低介电常数材料（低k材料）等。注意，可通过堆叠多个绝缘膜来形成包括这些材料的平面化绝缘膜。

本实施例中描述的结构、方法等能够与其它实施例中描述的任意结构、方法等适当地组合。

[实施例5]

在本实施例中，将参照图11A至图11E来详细地描述包括氧化物半导体层的晶体管的示例和其制造方法的示例。

图11A至图11E为示出晶体管的制造过程的截面图。这里示出的晶体管510为与图10A中示出的晶体管410相似的反交错晶体管。

用于本实施例的半导体层的氧化物半导体为i型（本征）氧化物半导体或实质上i型（本征）氧化物半导体。以这样的方式获得i型（本征）氧化物半导体或实质上i型（本征）氧化物半导体，即，从氧化物半导体中去除作为n型杂质的氢，并且纯化氧化物半导体，以便尽可能少地包含不是氧化物半导体的主要成分的杂质。

注意，纯化的氧化物半导体包括极其少的载流子，并且载流子浓度低于1×10¹⁴/cm³，优选地低于1×10¹²/cm³，进一步优选地低于1×10¹¹/cm³。这样少的载流子使截止状态的电流（断态电流）能够足够的小。

特别地，在包括上述的氧化物半导体层的晶体管中，每1μm的沟道宽度的断态电流密度在室温（25℃）时能够为100zA/μm（1×10^-19A/μm）或以下，或在晶体管的沟道长度L为10μm并且源极漏极电压为3V的条件下进一步为10zA/μm（1×10^-20A/μm）或以下。

包括纯化的氧化物半导体层的晶体管510几乎不具有通态电流的温度依耐性并且还具有极其小的断态电流。

将参照图11A至图11E来描述制造衬底505之上的晶体管510的过程。

首先，导电膜形成于具有绝缘表面的衬底505之上，并且然后通过第一光刻过程形成栅电极层511。注意，可通过喷墨方法形成光刻过程中所使用的抗蚀剂掩模。通过喷墨方法的抗蚀剂掩模的形成不需要光掩模；因此，制造成本能够降低。

作为具有绝缘表面的衬底505，能够使用与在以上实施例中描述的衬底400相似的衬底。在本实施例中，玻璃衬底用作衬底505。

用作基底的绝缘层可设置在衬底505和栅电极层511之间。绝缘层具有防止杂质元素从衬底505扩散的功能，并且能够由从氮化硅膜、氧化硅膜、氮氧化硅膜、氧氮化硅膜等中选择的一种或多种膜来形成。

栅电极层511能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪的金属材料或包括任意这些金属材料作为主要成分的合金材料来形成。栅电极层511能够具有单层结构或层叠结构。

随后，栅极绝缘层507形成于栅电极层511之上。栅极绝缘层507能够通过等离子体CVD方法、溅射法等来形成。栅极绝缘层507能够由从氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜、氮氧化铝膜、氧化铪膜等中选择的一种或多种膜来形成。

另外，为了在栅极绝缘层507和氧化物半导体膜530中尽可能少地包含氢、羟基和水分，优选的是，在溅射设备的预热室中预热其上形成了栅电极层511的衬底505，或其上形成了栅电极层511和栅极绝缘层507的衬底505，作为用于形成氧化物半导体膜530的预处理，使得清除附在衬底505上的诸如氢和水分的杂质。作为排空单元，优选地为预热室设置低温泵。该预热步骤可在衬底505上执行，在衬底505之上形成直到并且包括源电极层515a和漏电极层515b的层。注意，该预热处理能够省略。

随后，在栅极绝缘层507之上，形成具有大于或等于2nm且小于或等于200nm、优选地大于或等于5nm且小于或等于30nm的厚度的氧化物半导体膜530（参见图11A）。

作为氧化物半导体膜530，能够使用在以上实施例中描述的任意的四成分金属氧化物、三成分金属氧化物、二成分金属氧化物、In-O类氧化物半导体、Sn-O类氧化物半导体、Zn-O类氧化物半导体等。

作为用于通过溅射法形成氧化物半导体膜530的靶，特别优选的是，使用具有In：Ga：Zn = 1：x：y（x大于或等于0，并且y大于或等于0.5且小于或等于5）的组成比的靶。例如，能够使用具有In₂O₃：Ga₂O₃：ZnO = 1：1：2 [摩尔比]的组成比的靶。备选地，能够使用具有In₂O₃：Ga₂O₃：ZnO = 1：1：1 [摩尔比]的组成比的靶、具有In₂O₃：Ga₂O₃：ZnO = 1：1：4 [摩尔比]的组成比的靶或具有In₂O₃：Ga₂O₃：ZnO = 1：0：2 [摩尔比]的组成比的靶。

在本实施例中，通过使用In-Ga-Zn-O类金属氧化物靶的溅射法来形成具有非晶结构的氧化物半导体层。

在金属氧化物靶中的金属氧化物的相对密度大于或等于80%，优选地大于或等于95%，并且进一步优选地大于或等于99.9%。具有高的相对密度的金属氧化物靶的使用使其有可能形成具有致密结构的氧化物半导体层。

在其中形成氧化物半导体膜530的气氛优选地为稀有气体（典型地，氩）气氛、氧气氛或包含稀有气体（典型地，氩）和氧的混合气氛。特别地，优选的是，使用例如高纯气体的气氛，从高纯气体中去除了诸如氢、水、羟基或氢化物的杂质，使得杂质浓度为1ppm或更低（优选杂质浓度为10ppb或更低）。

例如，在氧化物半导体膜530的形成中，将处理对象保持在保持降低的压力下的处理室中，并且可加热处理对象，使得处理对象的温度高于或等于100℃且低于550℃，优选地高于或等于200℃且低于或等于400℃。备选地，在氧化物半导体膜530的形成中的处理对象的温度可为室温（25℃±10℃（高于或等于15℃且低于或等于35℃））。然后，在去除在处理室中的水分的同时引入从其中去除了氢、水等的溅射气体，并且使用上述的靶，由此形成氧化物半导体膜530。在加热处理对象的同时形成氧化物半导体膜530，使得包含在氧化物半导体层中的杂质能够减少。另外，由于溅射而产生的损坏能够减少。为了去除在处理室中的水分，优选地使用捕集真空泵。例如，能够使用低温泵、离子泵、钛升华泵等。备选地，可使用设置有冷阱的涡轮泵。通过利用低温泵等排空，能够从处理室中去除氢、水等，由此在氧化物半导体膜530中的杂质浓度能够减少。

氧化物半导体膜530能够在下列条件下形成，例如：在处理对象和靶之间的距离为170mm，压力为0.4Pa，直流（DC）功率为0.5kW，并且气氛为氧气氛（氧的比例为100%）、氩气氛（氩的比例为100%）或包含氧和氩的混合气氛。因为能够减少在膜形成中生成的粉末物质（也称为微粒或灰尘）并且能够使膜厚度均匀，所以优选地使用脉冲直流（DC）电源。氧化物半导体膜530的厚度大于或等于1nm且小于或等于50nm，优选地大于或等于1nm并且小于或等于30nm，更加优选地大于或等于1nm并且小于或等于10nm。由于氧化物半导体膜530具有这样的厚度，所以能够抑制由于小型化而产生的短沟道效应。注意，合适的厚度随待使用的氧化物半导体材料、半导体器件等的预期用途等的不同而不同；因此，可根据材料、预期用途等来确定厚度。

注意，在通过溅射法形成氧化物半导体膜530之前，附连在待形成的氧化物半导体膜530的表面（例如，栅极绝缘层507的表面）的物质优选地通过引入了氩气体并且生成等离子体的反溅射来去除。这里，与其中离子与溅射靶碰撞的普通溅射相比，反溅射为其中离子与处理表面碰撞而使得表面被修整的方法。作为用于使得离子与处理表面碰撞的方法的示例，存在一方法，其中高频电压在氩气氛中施加至处理表面，使得在处理对象的附近生成等离子体。注意，可使用氮、氦、氧等的气氛来代替氩气氛。

随后，氧化物半导体膜530通过第二光刻过程加工成岛状氧化物半导体层。注意，可通过喷墨方法来形成用于光刻过程的抗蚀剂掩模。通过喷墨方法的抗蚀剂掩模的形成不需要光掩模；因此，制造成本能够降低。

在栅极绝缘层507中形成接触孔的情况下，能够在与氧化物半导体膜530的处理的同时执行形成接触孔的步骤。

作为氧化物半导体膜530的蚀刻，可采用湿法蚀刻或干法蚀刻或其两者。作为用于氧化物半导体膜530的湿法蚀刻的蚀刻剂，能够使用通过混合磷酸、醋酸和硝酸等获得的溶液。也可使用诸如ITO07N的蚀刻剂（由KANTO CHEMICAL CO., INC.生产）。

然后，在氧化物半导体层上执行热处理（第一热处理），使得形成氧化物半导体层531（参见图11B）。通过第一热处理，去除氧化物半导体层中的多余的氢（包括水和羟基）并且改善氧化物半导体层的结构，使得在能隙中的缺陷能级能够减少。第一热处理的温度为例如高于或等于300℃且低于550℃，或高于或等于400℃且低于或等于500℃。

热处理能够以这样的方式来执行，例如，将处理对象引入至其中使用电阻加热元件等的电炉，并且在氮气氛下以450℃加热1小时。在热处理期间，为了防止水和氢的进入，氧化物半导体层不暴露至空气。

热处理设备不限于电炉，热处理设备能够为利用来自诸如加热的气体等的介质的热传导或热辐射来加热处理对象的设备。例如，能够使用诸如LRTA（灯快速热退火）设备或GRTA（气体快速热退火）设备的RTA（快速热退火）设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯的灯所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来进行热处理的设备。作为气体，使用不会通过热处理与处理对象发生反应的惰性气体（诸如氮或诸如氩的稀有气体）。

例如，作为第一热处理，可按以下方式来执行GRTA处理。将处理对象放入被加热的惰性气体气氛加热几分钟，并且然后从惰性气体气氛中取出。GRTA处理能够在短时间内进行高温热处理。此外，在GRTA处理中，甚至能够采用超出处理对象的温度上限的温度条件。注意，惰性气体可在处理期间改变为包括氧的气体。这是因为通过在包括氧的气氛中执行第一热处理能够减少由于缺氧而在能隙中产生的缺陷能级。

注意，作为惰性气体气氛，优选地使用包含氮或稀有气体（例如，氦、氖或氩）作为其主要成分并且不包含水、氢等的气氛。例如，引入至热处理设备的氮或诸如氦、氖或氩的稀有气体的纯度设置为6N（99.9999%）或者更高，优选地为7N（99.99999%）或者更高（即，杂质浓度为1ppm或更低，优选地为0.1ppm或更低）。

无论如何，通过第一热处理来减少杂质，使得获得i型（本征）或实质上i型氧化物半导体层。因此，具有极好的特性的晶体管能够实现。

以上热处理（第一热处理）具有去除氢、水等的效果，并且因此能够称为脱水处理、脱氢处理等。脱氢处理或脱氢作用处理能够在氧化物半导体膜530的形成之后和在氧化物半导体膜530加工成岛状氧化物半导体层之前执行。这样的脱氢处理或脱氢作用处理可执行一次或者多次。

除了以上定时之外，能够在任意下列定时执行第一热处理：在源电极层和漏电极层的形成之后，在源电极层和漏电极层等之上的绝缘层的形成之后。

随后，待成为源电极层和漏电极层（包括从与源电极层和漏电极层相同的层形成的布线）的导电膜形成于栅极绝缘层507和氧化物半导体层531之上。能够利用在以上实施例中描述的任意材料来形成用于形成源电极层和漏电极层的导电膜。

抗蚀剂掩模在第三光刻过程中形成于导电膜之上，并且通过选择性蚀刻形成源电极层515a和漏电极层515b，并且然后，去除抗蚀剂掩模（参见图11C）。

在第三光刻过程中的抗蚀剂掩模的形成时的曝光可利用紫外线、KrF激光或ArF激光来执行。注意，晶体管的沟道长度（L）由在源电极层和漏电极层之间的距离来确定。因此，在用于形成具有小于25nm的沟道长度（L）的晶体管的掩模的曝光中，优选的是使用波长短至几纳米至几十纳米的远紫外线。采用远紫外线的曝光的分辨率较高，并且焦深较大。由于这些原因，后来完成的晶体管的沟道长度（L）能够大于或等于10nm且小于或等于1000nm(1μm)，并且电路能够以高速操作。此外，能够通过小型化减少半导体器件的功率消耗。

为了减小光掩模的数量和光刻步骤的数量，可利用使用多色调掩模形成的抗蚀剂掩模来执行蚀刻步骤。因为使用多色调掩模形成的抗蚀剂掩模包括多个厚度的区域，并且能够通过执行蚀刻在形状上进一步改变，所以抗蚀剂掩模能够用于多个蚀刻步骤以提供不同的图案。因此，能够使用一种多色调掩模来形成对应至少两种不同图案的抗蚀剂掩模。因此，曝光掩模的数量能够减小，并且对应的光刻过程的数量也能够减小，由此能够实现过程的简化。

注意，优选的是，在蚀刻导电膜时优化蚀刻条件，以便不会蚀刻和分开氧化物半导体层531。然而，难以获得仅仅蚀刻导电膜而氧化物半导体层531一点也没有蚀刻的蚀刻条件。在某些情况下，当蚀刻导电膜时蚀刻一部分氧化物半导体层531，由此形成具有凹槽部分（凹陷部分）的氧化物半导体层531。

湿法蚀刻或干法蚀刻可用于导电膜的蚀刻。注意，在元件的小型化方面，优选地使用干法蚀刻。能够根据待蚀刻的材料适当地选择蚀刻气体和蚀刻剂。在本实施例中，钛膜用作导电膜，并且In-Ga-Zn-O类材料用于氧化物半导体层531；相应地，在采用湿法蚀刻的情况下，过氧化氢氨溶液（31wt.%过氧化氢溶液：28wt.%氨水：水=5：2：2）能够用作蚀刻剂。

随后，优选地使用诸如一氧化二氮（N₂O）、氮（N₂）或氩（Ar）的气体来执行等离子体处理，使得可去除附连至氧化物半导体层的暴露部分的表面的水、氢等。在执行等离子体处理时，在等离子体处理之后没有暴露至空气的情况下形成用作保护绝缘膜的绝缘层516。

绝缘层516通过其中诸如水或氢的杂质不会引入至绝缘层516方法（诸如溅射法）优选地形成为至少1nm的厚度。当氢包含在绝缘层516中时，引起氢进入氧化物半导体层或在氧化物半导体层中通过氢提取氧，由此引起氧化物半导体层的背沟道具有较低的电阻（具有n型导电性），使得可形成寄生沟道。作为绝缘层516，优选地使用氧化硅膜、氧氮化硅膜、氧化铝膜、氧氮化铝膜等。

在本实施例中，像绝缘层516一样，氧化硅膜通过溅射法形成为200nm的厚度。在沉积中的衬底温度可高于或等于室温（25℃）且低于或等于300℃，并且在本实施例中为100℃。能够在稀有气体（典型地，氩）气氛、氧气氛或包含稀有气体和氧的混合气氛中通过溅射法沉积氧化硅膜。作为靶，可使用氧化硅靶或硅靶。

为了在与氧化物半导体膜530的沉积的同时去除在绝缘层516的沉积室中剩余的水分，优选地使用捕集真空泵（诸如低温泵）。在使用低温泵来排空的沉积室中沉积绝缘层516时，在绝缘层516中的杂质浓度能够降低。设置有冷阱的涡轮泵可用作排空单元，该排空单元用于去除用于形成绝缘层516的沉积室中剩余的水分。

用于形成绝缘层516的溅射气体优选地为从其中去除了诸如氢或水的杂质的高纯度气体。

随后，在惰性气体气氛或氧气体气氛中执行第二热处理。以高于或等于200℃且低于或等于450℃，优选地高于或等于250℃且低于或等于350℃的温度来执行第二热处理。例如，可在氮气氛中以250℃执行热处理1小时。第二热处理能够减少晶体管的电特性上的变化。通过从绝缘层516供应氧至氧化物半导体层531，减少了氧化物半导体层531中的氧空位，由此i型（本征）或实质上i型氧化物半导体层能够形成。

在本实施例中，在绝缘层516的形成之后执行第二热处理；然而，第二热处理的定时不局限于此。例如，第一热处理和第二热处理可连续地执行，或第一热处理可兼作第二热处理。

在上述的方式中，经过第一热处理和第二热处理，将氧化物半导体层531纯化，以便包含尽可能少的不是氧化物半导体层主要成分的杂质，由此氧化物半导体层531能够变成i型（本征）氧化物半导体层。

通过上述过程，形成晶体管510（参见图11D）。

优选的是，在绝缘层516之上进一步形成保护绝缘层506（参见图11E）。保护绝缘层506防止氢、水等从外部的进入。作为保护绝缘层506，能够使用氮化硅膜、氮化铝膜等，例如。保护绝缘层506的形成方法没有具体地限制；然而，RF溅射法适合于形成保护绝缘层506，因为它达到了高生产率。

在保护绝缘层506的形成之后，可进一步在空气中以高于或等于100℃且低于或等于200℃的温度执行热处理1小时到30小时。

包括纯化的氧化物半导体层并且根据如上所述的本实施例来制造的晶体管具有显著小的断态电流的特性。因此，借助于该晶体管，结点的电位能够容易保持。将这样的晶体管用于脉冲信号输出电路和移位寄存器，能够显著地降低引起脉冲信号输出电路和移位寄存器的故障的可能性。

本实施例中描述的结构、方法等能够与其它实施例中描述的任意结构、方法等适当地组合。

[实施例6]

借助于在实施例1至3的任一个中描述了其示例的移位寄存器，能够制造具有显示功能的半导体器件（也称为显示装置）。另外，部分或整个驱动器电路能够形成于与像素部分相同的衬底之上，由此能够获得系统面板。

作为用于显示装置的显示元件，能够使用液晶元件（也称为液晶显示元件）或发光元件（也称为发光显示元件）。发光元件在其范畴内包括通过电流或电压来控制亮度的元件，并且在其范畴内特别地包括无机电致发光（EL）元件、有机EL元件等。而且，能够使用通过电效应改变了其对比度的显示介质，诸如电子墨水。

在图12A中设置了密封剂4005，以便围绕设置在第一衬底4001之上的像素部分4002，并且像素部分4002密封在第一衬底4001和第二衬底4006之间。在图12A中，形成于单独准备的衬底之上的扫描线驱动器电路4004和信号线驱动器电路4003安装在一区域中，该区域不同于被第一衬底4001之上的密封剂4005包围的区域。另外，各种信号和电位从柔性印刷电路（FPC）4018a和4018b供应至单独形成的信号线驱动器电路4003以及扫描线驱动器电路4004或像素部分4002。

在图12B和图12C中，设置了密封剂4005，以便围绕设置在第一衬底4001之上的像素部分4002和扫描线驱动器电路4004。第二衬底4006设置在像素部分4002和扫描线驱动器电路4004之上。因此，通过第一衬底4001、密封剂4005以及第二衬底4006将像素部分4002和扫描线驱动器电路4004与显示元件密封在一起。在图12B和图12C中，形成于单独准备的衬底之上的信号线驱动器电路4003安装在与被第一衬底4001之上的密封剂4005所包围的区域不同的区域。在图12B和图12C中，各种信号和电位从FPC4018供应至单独形成的信号线驱动器电路4003以及扫描线驱动器电路4004或像素部分4002。

虽然图12B和图12C各示出了一示例，在该示例中信号线驱动器电路4003单独形成并且安装在第一衬底4001上，但本发明不限于该结构。扫描线驱动器电路可单独形成并且然后安装，或仅仅信号线驱动器电路的一部分或扫描线驱动器电路的一部分可单独形成并且然后安装。

注意，不具体地限制单独形成的驱动器电路的连接方法，并且能够使用玻璃上芯片（COG）方法、电线接合方法、胶带自动接合（TAB）方法等。图12A示出一示例，其中信号线驱动器电路4003和扫描线驱动器电路4004通过COG方法来安装。图12B示出一示例，其中信号线驱动器电路4003通过COG方法来安装。图12C示出一示例，其中信号线驱动器电路4003通过TAB方法来安装。

此外，显示装置包括其中密封了显示元件的面板，以及其中包括控制器的IC等安装在面板上的模块。

注意，在本说明书中的显示装置表示图像显示装置、显示装置或光源（包括发光装置）。而且，显示装置在其范畴内也包括下列模块：附连有诸如FPC、TAB胶带或TCP的连接器的模块；具有TAB胶带或在其尖端设置了印刷布线板的TCP的模块；以及其中集成电路（IC）通过COG方法直接安装在显示元件上的模块。

另外，设置在第一衬底之上的像素部分包括多个晶体管，并且在上述的实施例中作为示例示出的晶体管能够用作晶体管。

在液晶元件用作显示元件的情况下，使用热致液晶、低分子液晶、高分子液晶、聚合物分散液晶、铁电液晶、反铁电液晶等。根据条件，这些液晶材料展现胆甾相、近晶相、立方相、手性向列相、各向同性相等。

备选地，可使用显现蓝相的液晶，对于该液晶取向膜是不必要的。蓝相是液晶相之一，蓝相刚好在胆甾相在胆甾液晶的温度增加的同时变化成各向同性相之前生成。因为蓝相仅仅出现在狭窄的温度范围内，所以将包含5wt%或者更多的手性剂的液晶合成物用于液晶层，以改善温度范围。包括显现蓝相的液晶和手性剂的液晶合成物具有1毫秒或更少的短的响应时间，具有光学各向同性，其使得取向过程是不必要的，并且具有小的视角依耐性。此外，不需要提供取向膜，并且因此无需研磨处理。因此，能够防止由于研磨处理而引起的静电放电损害，并且能够减少在制造过程中的液晶显示装置的缺陷和损害。因此，液晶显示装置能够以改善的生产率来制造。

液晶材料的特定的电阻率大于或等于1×10⁹Ω·cm，优选地大于或等于1×10¹¹Ω·cm，更优选地大于或等于1×10¹²Ω·cm。注意，在20℃下测量本说明书中的特定电阻。

考虑到设置在像素部分等中的晶体管的泄漏电流来设置形成于液晶显示装置中的存储电容器的大小，使得电荷能够保持预定的期间。存储电容器的大小可考虑晶体管的断态电流等来设置。

对于液晶显示装置，使用扭转向列（TN）模式、面内切换（IPS）模式、边缘场切换（FFS）模式、轴向对称排列微单元（ASM）模式、光学补偿双折射（OCB）模式、铁电液晶（FLC）模式、反铁电液晶（AFLC）模式等。

优选利用垂直取向（VA）模式的诸如透射液晶显示装置之类的常黑液晶显示装置。VA液晶显示装置具有一种形式，其中液晶显示面板的液晶分子的取向被控制。在VA液晶显示装置中，当没有施加电压时，液晶分子在相对于面板表面垂直的方向上取向。给出了垂直取向模式一些示例。例如，能够使用多畴垂直取向（MVA）模式、图案化垂直取向（PVA）模式、ASV模式等。此外，有可能使用称为域乘法或多畴设计的方法，其中像素被分隔成一些区域（子像素）并且分子在它们各自的区域中在不同的方向上取向。

在显示装置中，适当地设置黑色矩阵（遮光层），诸如偏振部件、阻滞部件或抗反射部件的光学部件（光学衬底）等。例如，圆偏振可通过利用偏振衬底和阻滞衬底来获得。此外，背光、侧光等可用作光源。

作为像素部分中的显示方法，能够采用渐进方法、交错方法等。另外，在彩色显示时在像素中控制的彩色要素不限于三色：R、G和B（R、G和B分别对应于红、绿和蓝）。例如，能够使用R、G、B和W（W对应于白色）；R、G、B和黄色、蓝绿色、品红等的一种或多种，等等。另外，在彩色要素的各自的圆点之间，显示区域的尺寸可不同。注意，本公开的发明不限于应用于彩色显示的显示装置；本公开的发明也能够应用于单色显示的显示装置。

备选地，作为包括在显示装置中的显示元件，能够使用利用电致发光的发光元件。利用电致发光的发光元件按照发光材料为有机化合物还是无机化合物来分类。一般而言，前者称为有机EL元件，而后者称为无机EL元件。

在有机EL元件中，通过向发光元件施加电压，电子和空穴从一对电极分别注入包含发光有机化合物的层，并且电流流动。载流子（电子和空穴）复合，并且因此，发光有机化合物从激发状态返回至接地状态。由于这种机制，这个发光元件称作电流激发发光元件。

无机EL元件按照其元件结构分为分散型无机EL元件和薄膜无机EL元件。分散型无机EL元件具有发光层，其中发光材料的颗粒在粘合剂中分散，并且其发光机制是利用施主能级和受主能级的施主－受主复合型光发射。薄膜无机EL元件具有一种结构，其中发光层夹在介电层之间，并且其光发射机制是利用金属离子的内壳层电子跃迁的局部型光发射。

此外，其中驱动电子墨水的电子纸能够作为显示装置提供。电子纸也称为电泳显示装置(电泳显示器)，并且其优点在于具有与常规纸相同的可读性级别，其具有比其它显示装置更低的功率消耗，并且能够设置为具有薄且轻的形式。

电泳显示装置可具有多种模式。电泳显示装置包含分散在溶剂或溶质中的多个微胶囊，各微胶囊包含带正电的第一粒子和带负电的第二粒子。通过施加电场至微胶囊，微胶囊中的粒子在相反的方向上相互移动，并且仅仅显示聚集在一侧上的粒子的颜色。注意，第一粒子和第二粒子各包含染料并且在没有电场的情况下不会移动。此外，第一粒子和第二粒子具有不同的颜色(其可为无色)。

因此，电泳显示装置是利用所谓的电泳效应的显示装置，通过电泳效应，具有高的介电常数的物质移动至高电场区域。

其中在溶剂中分散了以上微胶囊的溶液称为电子墨水。该电子墨水能够被印刷在玻璃、塑料、布、纸等的表面上。而且，通过利用滤色器或具有色素的粒子，也能够获得彩色显示。

注意，在微胶囊中的第一粒子和第二粒子可各使用从导电材料、绝缘材料、半导体材料、磁性材料、液晶材料、铁电材料、电致发光材料、电致变色材料以及磁泳材料中选择的单种材料来形成，或使用任意这些的复合材料来形成。

作为电子纸，能够使用利用扭转球显示系统的显示装置。扭转球显示系统涉及一种方法，其中各呈黑色和白色的球形粒子布置在作为用于显示元件的电极层的第一电极层和第二电极层之间，并且在第一电极层和第二电极层之间生成电位差以控制球形粒子的取向，使得进行显示。

在实施例1或实施例2中描述的脉冲信号输出电路用于显示装置，该显示装置的示例如上所述，由此显示装置能够具有多种功能。

这个实施例中所述的结构、方法等能够与其它实施例中所述的任意结构、方法等适当地组合。

[实施例7]

本说明书中公开的半导体器件能够用于各种电子装置（包括游戏机）。电子装置的示例为电视机（又称作电视或电视接收器）、计算机等的监视器、诸如数码相机或数码摄像机之类的摄像机、数码相框、蜂窝电话手机（又称作蜂窝电话或蜂窝电话装置）、便携游戏机、个人数字助理、音频再现装置、诸如弹球机之类的大型游戏机等等。

图13A示出了膝上型个人计算机，其至少包括作为部件在本说明书中公开的半导体器件。膝上型个人计算机包括主体3001、壳体3002、显示部分3003、键盘3004等。

图13B示出个人数字助理（PDA），其至少包括在本说明书中作为部件公开的半导体器件。主体3021设置有显示部分3023、外部接口3025、操作按钮3024等。包括作为用于操作的配件的触屏笔3022。

在本说明书中公开的半导体器件能够用作电子纸。图13C示出电子书阅读器，其包括作为部件的电子纸。图13C示出电子书阅读器的示例。例如，电子书阅读器2700包括两个壳体2701和2703。壳体2701和2703通过铰链2711互相组合，使得电子书阅读器2700能够利用用作轴的铰链2711来打开和关闭。利用这样的结构，电子书阅读器2700能够像纸书一样操作。

显示部分2705和显示部分2707分别并入在壳体2701和壳体2703中的。显示部分2705和显示部分2707可显示一个图像或不同的图像。在显示部分2705和显示部分2707显示不同的图像的情况下，例如，右侧的显示部分（图13C中的显示部分2705）能够显示文本，而左侧的显示部分（图13C中的显示部分2707）能够显示图像。

图13C示出一个示例，其中壳体2701包括操作部分等。例如，壳体2701包括电源开关2721、操作键2723、扬声器2725等。能够利用操作键2723来翻页。注意，键盘、指示装置等也可作为壳体的显示部分设置在相同的表面上。此外，外部连接端子（例如，耳机端子或USB端子）、记录介质插入部分等可设置在壳体的背面或侧面上。此外，电子书阅读器2700可作为电子词典而起作用。

另外，电子书阅读器2700可无线地传送和接收数据。通过无线通信，期望的书籍数据等能够从电子书籍服务器购买和下载。

图13D示出蜂窝电话，其至少包括在本说明书中作为部件公开的半导体器件。蜂窝电话包括两个壳体：壳体2800和壳体2801。壳体2801包括显示面板2802、扬声器2803、话筒2804、指示装置2806、摄像机镜头2807、外部连接端子2808等。此外，壳体2800包括用于在个人数字助理中存储电力的太阳能电池2810、外部存储器插槽2811等。此外，天线合并在壳体2810中。

此外，显示面板2802包括触摸面板。显示为图像的多个操作键2805在图13D中通过虚线来示出。注意，蜂窝电话包括用于将从太阳能电池2810所输出的电压升高到各电路所需的电压的升压电路。

根据使用模式适当地改变显示面板2802的显示方向。另外，因为蜂窝电话在与显示面板2802相同的表面上包括摄影机镜头2807，其能够用作视频电话。扬声器2803和话筒2804能够用作可视电话呼叫、录音、回放等以及语音呼叫。而且，如图13D中所示展开的壳体2800和2801能够通过滑动而互相重叠；因此，蜂窝电话的尺寸能够减小，这使得蜂窝电话能够适于携带。

外部连接端子2808能够连接至AC适配器和诸如USB电缆的各种电缆，并且充电和与个人计算机等的数据通信是可能的。另外，大量数据能够通过插入存储介质至外部存储器插槽2811来存储和移动。

另外，除了以上功能之外，蜂窝电话可具有红外通信功能、电视接收功能等。

图13E示出数码摄影机，其至少包括作为部件在本说明书中公开的半导体器件。数码摄影机包括主体3051、第一显示部分3057、目镜部分3053、操作开关3054、第二显示部分3055、电池3056等。

图13F示出电视机的示例，其至少包括作为部件在本说明书中公开的半导体器件。在电视机9600中，显示器部9603合并在壳体9601中。显示部分9603能够显示图像。这里，壳体9601通过支架9605来支撑。

电视机9600能够通过壳体9601或遥控的操作开关来操作。另外，遥控可包括用于显示从遥控输出的数据的显示部分。

注意，电视机9600包括接收器、调制解调器等。通过接收器，一般的电视广播能够接收。另外，当电视机经由调制解调器有线或无线地连接至通信网络时，能够执行单向（从发射器到接收器）或双向（在发射器与接收器之间、接收器之间等）数据通信。

这个实施例中所述的结构、方法等能够与其它实施例中所述的任意结构、方法等适当地组合。

本申请基于2010年3月2日向日本专利局提交的日本专利申请No. 2010-045884，通过引用将其完整内容结合于此。

Claims (10)

1. 一种脉冲信号输出电路，包括：

第一晶体管；

第二晶体管；

第三晶体管；

第四晶体管；

第五晶体管；

第六晶体管；

第七晶体管；

第八晶体管；

第九晶体管；以及

第十晶体管，

其中，所述第一晶体管的第一端子、所述第二晶体管的第一端子以及第一输出端子互相电连接，

所述第三晶体管的第一端子、所述第四晶体管的第一端子以及第二输出端子互相电连接，

所述第五晶体管的第一端子、所述第六晶体管的第一端子以及第七晶体管的第一端子互相电连接，

所述第一晶体管的栅极端子、所述第三晶体管的栅极端子以及所述第七晶体管的第二端子互相电连接，

所述第二晶体管的栅极端子、所述第四晶体管的栅极端子、所述第六晶体管的栅极端子、所述第八晶体管的第一端子以及所述第九晶体管的第一端子互相电连接，

所述第八晶体管的第二端子和所述第十晶体管的第一端子互相电连接，

所述第一晶体管的沟道宽度W与沟道长度L的比率W/L和所述第三晶体管的沟道宽度W与沟道长度L的比率W/L各大于所述第六晶体管的沟道宽度W与沟道长度L的比率W/L，

所述第五晶体管的沟道宽度W与沟道长度L的比率W/L大于所述第六晶体管的所述沟道宽度W与所述沟道长度L的所述比率W/L，

所述第五晶体管的所述沟道宽度W与所述沟道长度L的所述比率W/L等于所述第七晶体管的沟道宽度W与沟道长度L的比率W/L，并且

所述第三晶体管所述沟道宽度W与所述沟道长度L的所述比率W/L大于所述第四晶体管的沟道宽度W与沟道长度L的比率W/L。

2. 根据权利要求1所述脉冲信号输出电路，其中，

第一时钟信号输入至所述第一晶体管的第二端子和所述第三晶体管的第二端子，

第二时钟信号输入至所述第八晶体管的栅极端子，

第三时钟信号输入至所述第十晶体管的栅极端子，

第一电位供应至所述第二晶体管的第二端子、所述第四晶体管的第二端子、所述第六晶体管的第二端子以及所述第九晶体管的第二端子，

高于所述第一电位的第二电位供应至所述第五晶体管的第二端子、所述第七晶体管的栅极端子以及所述第十晶体管的第二端子，

第一脉冲信号输入至所述第五晶体管的栅极端子和所述第九晶体管的栅极端子，并且

第二脉冲信号从所述第一输出端子或所述第二输出端子输出。

3. 根据权利要求1所述脉冲信号输出电路，还包括电容器，

其中，所述电容器电连接至所述第二晶体管的所述栅极端子、所述第四晶体管的所述栅极端子、所述第六晶体管的所述栅极端子、所述第八晶体管的所述第一端子以及所述第九晶体管的所述第一端子。

4. 根据权利要求1所述脉冲信号输出电路，还包括第十一晶体管，

其中，所述第十一晶体管的第一端子电连接至所述第二晶体管的所述栅极端子、所述第四晶体管的所述栅极端子、所述第六晶体管的所述栅极端子、所述第八晶体管的所述第一端子以及所述第九晶体管的所述第一端子，并且

所述第八晶体管的沟道宽度W和所述第十晶体管的沟道宽度W各小于所述第十一晶体管的沟道宽度W。

5. 根据权利要求4所述脉冲信号输出电路，其中，

第二电位供应至所述第十一晶体管的所述第二端子，并且

第三脉冲信号输入至所述第十一晶体管的栅极端子。

6. 一种移位寄存器，包括根据权利要求1的多个所述脉冲信号输出电路。

7. 一种n级移位寄存器，包括：

两个脉冲信号输出电路，所述两个脉冲信号输出电路的每一个为根据权利要求1的所述脉冲信号输出电路；以及

n个脉冲信号输出电路，所述n个脉冲信号输出电路的每一个包括第十一晶体管，

其中，所述第十一晶体管的第一端子电连接至所述第二晶体管的所述栅极端子、所述第四晶体管的所述栅极端子、所述第六晶体管的所述栅极端子、所述第八晶体管的所述第一端子以及所述第九晶体管的所述第一端子，并且

所述第八晶体管的沟道宽度W和所述第十晶体管的沟道宽度W各小于所述第十一晶体管的沟道宽度W，

根据权利要求1的所述脉冲信号输出电路中的所述第八晶体管的沟道宽度W大于所述n个脉冲信号输出电路之一中的所述第八晶体管的沟道宽度W。

8. 一种n级移位寄存器，包括：

两个脉冲信号输出电路，所述两个脉冲信号输出电路的每一个为根据权利要求1的所述脉冲信号输出电路；以及

n个脉冲信号输出电路，所述n个脉冲信号输出电路的每一个包括第十一晶体管，

其中，所述第十一晶体管的第一端子电连接至所述第二晶体管的所述栅极端子、所述第四晶体管的所述栅极端子、所述第六晶体管的所述栅极端子、所述第八晶体管的所述第一端子以及所述第九晶体管的所述第一端子，并且

所述第八晶体管的沟道宽度W和所述第十晶体管的沟道宽度W各小于所述第十一晶体管的沟道宽度W，

根据权利要求1的所述脉冲信号输出电路中的所述第十晶体管的沟道宽度W大于所述n个脉冲信号输出电路之一中的所述第十晶体管的沟道宽度W。

9. 根据权利要求1所述脉冲信号输出电路，其中，

所述第一、第二、第三、第四、第五、第六、第七、第八、第九以及第十晶体管的任意一个包括氧化物半导体层。

10. 根据权利要求6所述移位寄存器，其中，

所述第一、第二、第三、第四、第五、第六、第七、第八、第九以及第十晶体管的任意一个包括氧化物半导体层。

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