CN105874524B - 显示装置 - Google Patents

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Abstract

本发明的目的是提供一种在一个衬底上形成有多种电路且设置有对应于多种电路的特性的多种晶体管的显示装置。该显示装置在一个衬底(11)上包括像素部和驱动该像素部的驱动电路。像素部包括具有第一氧化物半导体膜(84)的第一晶体管(10m)。驱动电路包括具有第二氧化物半导体膜(82)的第二晶体管(10k)。第一氧化物半导体膜(84)和第二氧化物半导体膜(82)形成在一个绝缘表面上。第一晶体管(10m)的沟道长度大于第二晶体管(10k)的沟道长度。第一晶体管(10m)的沟道长度大于或等于2.5μm。

Description

显示装置
技术领域
本发明涉及一种物体、方法或制造方法。另外，本发明涉及一种工序(process)、机器(machine)、产品(manufacture)或组合物(composition ofmatter)。尤其是，本发明涉及一种半导体装置、显示装置、发光装置、蓄电装置、存储装置、其驱动方法或其制造方法。尤其是，本发明涉及一种包括场效应晶体管的半导体装置。
在本说明书等中，半导体装置通常是指通过利用半导体特性能够发挥作用的装置。晶体管等半导体元件、半导体电路、运算装置、存储装置都是半导体装置的一个方式。摄像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池、有机薄膜太阳能电池等)及电子设备有时包括半导体装置。
背景技术
多种多样的金属氧化物被用于各种用途。氧化铟是众所周知的材料且被用作液晶显示器等所需要的透明电极材料。
有些金属氧化物具有半导体特性。具有半导体特性的金属氧化物是化合物半导体的一种。化合物半导体是两种或更多种的原子彼此键合而成的半导体。一般来说，金属氧化物用作绝缘体；但是，已知根据包含在金属氧化物中的元素的组合，金属氧化物会用作半导体。
例如，已知有些金属氧化物诸如氧化钨、氧化锡、氧化铟、氧化锌等具有半导体特性。
已公开了使用氧化锌或In-Ga-Zn类氧化物来制造晶体管并将该晶体管用作显示装置的像素的开关元件等的技术(参照专利文献1及2)。
包括氧化物半导体的晶体管具有比包括非晶硅的晶体管高的场效应迁移率。因此，可以使用该包括氧化物半导体的晶体管来形成显示装置等的驱动电路。
显示装置包括EL显示装置、电子纸以及液晶显示装置。其中，能够进行高清晰图像显示的有源矩阵型EL显示装置受到关注。在有源矩阵型EL显示装置中，在像素中配置有多个开关元件(也称为像素晶体管)，并且通过对与至少一个开关元件电连接的发光元件施加电压，电子及空穴分别从一对电极注入到含发光有机化合物的层中，而电流流过。这些载流子(电子和空穴)复合，因此发光有机化合物被激发。发光有机化合物从激发态回到基态而发光。由于具有上述机制，这样的发光元件被称为电流激发型发光元件。
上述那样的有源矩阵型显示装置的用途正在扩大，并且对于屏幕尺寸的大面积化、高清晰化及高开口率化的要求提高。此外，对于有源矩阵型显示装置的生产方法被要求高生产率及生产成本的降低。
像素晶体管是开关元件，所以具有充分低的关态电流(off-state current；当晶体管处于关闭状态时流过的漏电流)是重要的。另外，充分低的关态电流有助于低功耗化。
作为用于像素晶体管的半导体层的材料，使用多晶硅、非晶硅等硅材料或氧化物半导体等。
为了降低显示模块的制造成本，优选使用具有绝缘表面的大面积衬底(例如，玻璃衬底或塑料衬底)制造显示模块。
用于多晶硅的晶化工序等中利用的激光照射装置在每激光光源的照射面积和每单位时间的照射面积上有限制。由于该限制，难以在短时间内对具有绝缘表面的大面积衬底进行处理。
在包括氧化物半导体的晶体管的制造工序中，不利用激光照射装置。此外，包括氧化物半导体的晶体管具有比在制造工序中不利用激光照射装置的包括非晶硅的晶体管高的场效应迁移率。因此，可以利用包括氧化物半导体的晶体管形成显示装置等的驱动电路。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开2007-123861号公报
[专利文献2]日本专利申请公开2007-096055号公报
发明内容
在显示装置的制造时，在绝缘表面上形成多个不同的电路的情况下，例如，在一个衬底上形成像素部和驱动电路的情况下，用于像素部的晶体管需要具有优良的开关特性诸如高开关比，而用于驱动电路的晶体管需要具有较快的工作速度。尤其是，显示装置的清晰度越高，显示图像的写入时间越短；因此，用于驱动电路的晶体管优选进行高速工作。
本发明的一个方式的目的是提供一种在一个衬底上形成有多种电路且具备对应于多种电路的特性的多种晶体管的显示装置。
本发明的一个方式的另一目的是提供一种在防止工序的复杂化及制造成本的增大的同时在一个衬底上形成有多种电路且具备对应于多种电路的特性的多种晶体管的半导体装置。
本发明的一个方式的另一目的是制造一种将电特性良好且可靠性高的晶体管用作开关元件的可靠性高的显示装置。
为了在显示装置上显示图像，需要将大量的图像信号供应给显示装置。并且，为了将供应图像信号的装置(例如，电子设备主体)与显示装置连接，需要大量布线。例如，在VGA中需要640个左右的布线。由此，该布线占据显示装置的一部分的容积，而有时设计上的自由度诸如电子设备的大小和显示装置的配置等受到限制。
鉴于上述背景，优选减少显示装置的外部连接端子的数量。
此外，在以进一步降低显示装置的功耗为目标的情况下，优选减少外部连接端子的数量。
另外，显示模块的清晰度越高，外部连接端子的数量(也称为pin数)及信号布线数越增加。与不在一个衬底上形成有像素部和驱动电路的显示模块相比，在一个衬底上形成有像素部和驱动电路的显示模块可以实现更少的外部连接端子的数量及更少的信号布线数。
本发明的一个方式是一种显示装置，该显示装置包括一个衬底上的像素部和驱动该像素部的驱动电路。像素部包括具有第一氧化物半导体膜的第一晶体管。驱动电路包括具有第二氧化物半导体膜的第二晶体管。第一氧化物半导体膜和第二氧化物半导体膜形成在一个绝缘表面上。第一晶体管的沟道长度大于第二晶体管的沟道长度。第一晶体管的沟道长度大于或等于2.5μm。
本发明的其他方式是一种显示装置，该显示装置包括一个衬底上的像素部和驱动该像素部的驱动电路。像素部包括具有第一氧化物半导体膜的第一晶体管。驱动电路包括具有第二氧化物半导体膜及第三氧化物半导体膜的第二晶体管。第一氧化物半导体膜和其组成与该第一氧化物半导体膜不同的第二氧化物半导体膜形成在一个绝缘表面上。第一晶体管的沟道长度大于第二晶体管的沟道长度。第三氧化物半导体膜与第二氧化物半导体膜的侧面接触。
在上述结构中，第一氧化物半导体膜及第三氧化物半导体膜在同一工序中形成。另外，在上述结构中，第一晶体管的沟道长度大于或等于2.5μm。
在上述结构中，第二晶体管的沟道长度小于2.5μm。另外，第一晶体管的沟道长度大于或等于1μm且小于或等于2.1μm。
另外，在上述结构中，第二晶体管包括栅电极层、栅电极层上的第二氧化物半导体膜、第二氧化物半导体膜上的绝缘层、以及绝缘层上的导电层。绝缘层覆盖第二氧化物半导体膜且接触于栅极绝缘层。在第二晶体管的第二氧化物半导体膜的沟道宽度方向上，导电层与第二氧化物半导体膜的沟道形成区重叠且与栅电极层电连接。
另外，第二晶体管具有比第一晶体管高的场效应迁移率。
本发明的其他方式是一种显示装置，该显示装置包括一个衬底上的像素部和驱动该像素部的驱动电路。像素部包括具有第一氧化物半导体膜的第一晶体管。驱动电路包括具有第二氧化物半导体膜、第二氧化物半导体膜上的第三氧化物半导体膜以及第三氧化物半导体膜上的第四氧化物半导体膜的第二晶体管。第一氧化物半导体膜及第二氧化物半导体膜形成在一个绝缘表面上。第一晶体管的沟道长度大于第二晶体管的沟道长度。第三氧化物半导体膜的顶面及侧面被第四氧化物半导体膜覆盖。第三氧化物半导体膜的底面与第二氧化物半导体膜的顶面接触。
在上述结构中，第一氧化物半导体膜及第四氧化物半导体膜在同一工序中使用同一靶材形成。
根据本发明的一个方式，可以提供一种外部连接端子的数量得到减少且图像质量高的显示装置。
本发明的一个方式的电子设备包括图像质量高的显示装置以及较少的外部连接端子。由此，电子设备的大小和设置在电子设备中的显示装置的配置等的设计上的自由度得到提高。因此，可以提供一种实现小型化及轻量化的携带性良好的电子设备。
外部连接端子的数量的减少有助于安装费的减少。如果在产品中只要有一个外部连接端子的接触不良，该产品就是不良品。因此，通过减少外部连接端子的数量，可以提高安装时的成品率。
根据本发明的一个方式，可以提供一种耗电量低的半导体装置。根据本发明的一个方式，可以提供一种新颖半导体装置。
附图说明
图1是说明液晶显示装置的一个方式的截面图。
图2是说明发光装置的一个方式的截面图。
图3A至3C是说明晶体管的制造方法的一个方式的截面图。
图4A和4B是说明晶体管的制造方法的一个方式的截面图。
图5A和5B是说明晶体管的制造方法的一个方式的截面图。
图6A至6C说明一个方式中的显示装置的结构。
图7A至7D是CAAC-OS的截面的Cs校正高分辨率TEM图像以及CAAC-OS的截面示意图。
图8A和8B示出氧化物半导体膜的纳米束电子衍射图案，图8C和8D示出透射电子衍射测量装置的例子。
图9A示出利用透射电子衍射测量的结构分析的例子，图9B和9C示出平面TEM图像。
图10说明显示模块。
图11A至11D是一个实施方式的电子设备的外观图。
图12是说明液晶显示装置的一个方式的截面图。
图13是说明发光装置的一个方式的截面图。
图14是说明液晶显示装置的一个方式的截面图。
图15是说明发光装置的一个方式的截面图。
图16是说明液晶显示装置的一个方式的截面图。
图17是说明发光装置的一个方式的截面图。
图18是说明液晶显示装置的一个方式的截面图。
图19是说明发光装置的一个方式的截面图。
图20是说明液晶显示装置的一个方式的截面图。
图21是说明发光装置的一个方式的截面图。
图22A至22C是说明晶体管的一个方式的俯视图及截面图。
图23A至23C是说明晶体管的一个方式的俯视图及截面图。
图24A至24C说明晶体管的电特性。
图25A至25C说明晶体管的电特性。
图26是说明液晶显示装置的一个方式的截面图。
图27是说明发光装置的一个方式的截面图。
图28是说明液晶显示装置的一个方式的截面图。
图29是说明发光装置的一个方式的截面图。
图30A至30D是CAAC-OS的平面的Cs校正高分辨率TEM图像。
图31A至31C说明通过XRD得到的CAAC-OS以及单晶氧化物半导体的结构分析。
图32A和32B示出CAAC-OS的电子衍射图案。
图33示出通过电子照射的In-Ga-Zn氧化物的结晶部的变化。
图34是说明液晶显示装置的一个方式的截面图。
图35是说明发光装置的一个方式的截面图。
图36A至36C是说明晶体管的制造方法的一个方式的截面图。
图37A和37B是说明晶体管的制造方法的一个方式的截面图。
图38A和38B是说明晶体管的制造方法的一个方式的截面图。
图39示出晶体管的电特性。
图40示出晶体管的电特性。
图41示出晶体管的电特性。
图42示出晶体管的电特性。
图43是说明液晶显示装置的一个方式的截面图。
图44是说明发光装置的一个方式的截面图。
图45是说明液晶显示装置的一个方式的截面图。
图46是说明发光装置的一个方式的截面图。
图47示出晶体管的电特性。
具体实施方式
下面，参照附图对本发明的实施方式进行详细的说明。注意，本发明不局限于以下说明，而所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅局限于下面所示的实施方式及实施例的记载中。另外，在下面说明的实施方式及实施例中，在不同的附图中使用相同的附图标记或相同的阴影线来表示相同的部分或具有相同功能的部分，而不进行反复说明。
另外，在本说明书所说明的每一个附图中，为了明确起见，有时夸大表示各构成要素的大小、膜厚度或区域。因此，本发明的实施方式并不一定限定于上述尺寸。
另外，本说明书中的“第一”、“第二”、“第三”等用语是为了避免构成要素之间的混淆而使用的，所以这些用语在数字上并不限定构成要素。因此，例如可以将“第一”适当地替换为“第二”或“第三”等。
在本说明书中，“平行”是指由两条直线形成的角度大于或等于-10°且小于或等于10°的状态，因此还包括该角度大于或等于-5°且小于或等于5°的状态。“垂直”是指由两条直线形成的角度大于或等于80°且小于或等于100°的状态，因此还包括该角度大于或等于85°且小于或等于95°的状态。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
在电路工作中电流流动的方向变化时，“源极”和“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
另外，电压是指两个点的电位之间的差，电位是指静电场中的某一点的单位电荷的静电能(电位能量)。注意，一般而言，将某一点的电位与标准电位(例如，接地电位)之间的差简单地称为电位或电压，并且在许多情况下电位和电压被用作同义词。因此，在本说明书中，除了特别指定的情况以外，既可将“电位”换称为“电压”，又可将“电压”换称为“电位”。
此外，包括氧化物半导体膜的晶体管是n沟道型晶体管，因此，在本说明书中将当栅极电压为0V时可视为漏电流没有流动的晶体管定义为具有常关闭(normally-off)特性的晶体管。另一方面，将当栅极电压为0V时可视为漏电流流动的晶体管定义为具有常开启(normally-on)特性的晶体管。
另外，沟道长度例如是指在晶体管的俯视图中氧化物半导体膜(或在晶体管处于开启状态时在氧化物半导体膜中电流流动的部分)与栅电极重叠的区域或形成沟道的区域中的源极(源区域或源电极)与漏极(漏区域或漏电极)之间的距离。在一个晶体管中，沟道长度在所有的区域中不一定是一致的。换言之，一个晶体管的沟道长度有时不局限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指氧化物半导体膜(或在晶体管处于开启状态时在氧化物半导体膜中电流流动的部分)与栅电极重叠的区域或形成沟道的区域中的源极与漏极彼此对置的部分的长度。在一个晶体管中，沟道宽度在所有区域中不一定是一致的。换言之，一个晶体管的沟道宽度有时不局限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时实际上形成沟道的区域中的沟道宽度(下面称为实效的沟道宽度)不同于晶体管的俯视图所示的沟道宽度(下面称为外观上的沟道宽度)。例如，在具有立体结构的晶体管中，有时实效的沟道宽度大于晶体管的俯视图所示的外观上的沟道宽度，并且有时不能忽略其影响。例如，在具有立体结构的微型晶体管中，有时形成在氧化物半导体膜侧面中的沟道区域的比例大于形成在氧化物半导体膜顶面中的沟道区域的比例。在此情况下，实际上形成有沟道时的实效的沟道宽度大于俯视图所示的外观上的沟道宽度。
在具有立体结构的晶体管中，有时难以测定实效的沟道宽度。例如，为了根据设计值估计实效的沟道宽度，需要一个假设，即氧化物半导体膜的形状是已知的。因此，当氧化物半导体膜的形状不确定时，难以正确地测定实效的沟道宽度。
于是，在本说明书中，有时在晶体管的俯视图中将作为氧化物半导体膜与栅电极重叠的区域中的源极与漏极彼此对置的部分的长度的外观上的沟道宽度称为“围绕沟道宽度(SCW：surrounded channel width)”。此外，在本说明书中，在简单地使用词语“沟道宽度”的情况下，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在简单地使用词语“沟道宽度”的情况下，有时表示实效的沟道宽度。注意，通过取得截面TEM图像等并对该图像进行分析，来可以决定沟道长度、沟道宽度、实效的沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
另外，在通过计算求得晶体管的场效应迁移率及每个沟道宽度的电流值等的情况下，可以将围绕沟道宽度用于计算。在此情况下，该求得的值有时不同于使用实效的沟道宽度进行计算来求得的值。
实施方式1
在本实施方式中，参照附图对本发明的一个方式的半导体装置及该半导体装置的制造方法进行说明。在此，作为半导体装置的例子，参照图1、图2、图3A至3C、图4A和4B以及图5A和5B对液晶显示装置及发光装置进行说明。在本实施方式中，半导体装置各自包括第一晶体管和第二晶体管，并且该第一晶体管和第二晶体管包括其结构不同的氧化物半导体膜。
<显示装置的结构>
首先，对液晶显示装置进行说明。
图1是液晶显示装置的截面图。形成在驱动电路部中的晶体管显示在截面A-B中，而形成在像素部中的晶体管显示在截面C-D中。
图1的截面A-B所示的晶体管10k包括：衬底11上的栅电极13c；衬底11及栅电极13c上的栅极绝缘膜15；隔着栅极绝缘膜15与栅电极13c重叠的氧化物半导体膜82；以及与氧化物半导体膜82接触的一对电极19c、20c。在栅极绝缘膜15、氧化物半导体膜82及一对电极19c、20c上形成有保护膜21。导电膜87也可以设置在保护膜21上。当使用具有遮光性的导电膜形成导电膜87时，该导电膜87也用作遮光膜。
另外，保护膜21包括氧化物绝缘膜23、以高于化学计量组成的氧的比率包含氧的氧化物绝缘膜25、以及氮化物绝缘膜27。
图1的截面C-D所示的晶体管10m包括：衬底11上的栅电极13d；衬底11及栅电极13d上的栅极绝缘膜15；隔着栅极绝缘膜15与栅电极13d重叠的氧化物半导体膜84；以及与氧化物半导体膜84接触的一对电极19d、20d。在栅极绝缘膜15、氧化物半导体膜84及一对电极19d、20d上形成有保护膜21。有机绝缘膜88也可以设置在保护膜21上。
在栅极绝缘膜15上形成有具有导电性的氧化物半导体膜85。具有导电性的氧化物半导体膜85是通过如下方式形成的：将与氧化物半导体膜82及氧化物半导体膜84同时形成的氧化物半导体膜接触于氮化物绝缘膜27，由此该氧化物半导体膜的氧缺陷及氢浓度得到提高而其导电性得到提高。
此外，像素电极86设置在保护膜21上，该像素电极86通过保护膜21中的开口与晶体管10m的电极20d连接。像素电极86可以使用透光导电膜形成。
由具有导电性的氧化物半导体膜85、氮化物绝缘膜27及像素电极86形成电容器89。具有导电性的氧化物半导体膜85及像素电极86使光透过，由此电容器89也使光透过。因此，可以增大像素中的电容器89的面积。由此，可以形成开口率高且设置有容量值高的电容器89的像素。
在保护膜21、像素电极86、导电膜87及有机绝缘膜88上设置有取向膜92a。
在液晶显示装置中设置有对置衬底90。此外，在衬底11与对置衬底90之间从对置衬底90一侧依次设置有对置电极91和取向膜92b。
在取向膜92a与取向膜92b之间设置有液晶层93。由像素电极86、液晶层93、对置电极91形成液晶元件94。
在本实施方式所示的液晶显示装置中，驱动电路部的晶体管和像素部的晶体管包括其结构不同的氧化物半导体膜。
在本实施方式所示的液晶显示装置中，驱动电路部的晶体管和像素部的晶体管具有不同的沟道长度。
典型地是，包括在驱动电路部中的晶体管10k的沟道长度小于2.5μm，优选大于或等于1.45μm且小于或等于2.2μm。包括在像素部中的晶体管10m的沟道长度大于或等于2.5μm，优选大于或等于2.5μm且小于或等于20μm。
当将包括在驱动电路部中的晶体管10k的沟道长度设定为小于2.5μm，优选设定为大于或等于1.45μm且小于或等于2.2μm时，可以提高场效应迁移率，而可以增大通态电流。其结果是，可以形成能够进行高速工作的驱动电路部。
另外，驱动电路部的晶体管10k包括隔着保护膜21覆盖氧化物半导体膜82的导电膜87。可以将导电膜87的电位设定为接地电位或任意的电位。此外，导电膜87可以与栅电极13c连接，此时晶体管可以具有高场效应迁移率及大通态电流。
氧化物半导体膜82及氧化物半导体膜84使用至少包含In的金属氧化物形成，典型地是，可以使用In-Ga氧化物、In-M-Zn氧化物(M为Al、Ga、Y、Zr、La、Ce或Nd)等。
用于形成氧化物半导体膜82及氧化物半导体膜84的靶材的金属元素的原子数比的典型例子是In：M：Zn＝2：1：1.5、In：M：Zn＝2：1：2.3、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝3：1：3、In：M：Zn＝3：1：4、In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2、In：M：Zn＝1：3：2、In：M：Zn＝1：3：4、In：M：Zn＝1：3：6、In：M：Zn＝1：3：8、In：M：Zn＝1：4：4、In：M：Zn＝1：4：5、In：M：Zn＝1：4：6、In：M：Zn＝1：4：7、In：M：Zn＝1：4：8、In：M：Zn＝1：5：5、In：M：Zn＝1：5：6、In：M：Zn＝1：5：7、In：M：Zn＝1：5：8、In：M：Zn＝1：6：8。
氧化物半导体膜82及84的厚度大于或等于3nm且小于或等于200nm，优选大于或等于3nm且小于或等于100nm，更优选大于或等于30nm且小于或等于50nm。
其一部分被用作晶体管的沟道区的氧化物半导体膜82及84的能隙为2eV或更大，优选为2.5eV或更大，更优选为3eV或更大。通过使用这样能隙宽的氧化物半导体，可以降低晶体管10k和10m的关态电流。
将载流子密度低的氧化物半导体膜用于氧化物半导体膜82及84。例如，将载流子密度为1×1017/cm3或更小，优选为1×1015/cm3或更小，更优选为1×1013/cm3或更小，进一步优选为1×1011/cm3或更小的氧化物半导体膜用于氧化物半导体膜82及84。
注意，不局限于上述组成及材料，可以根据所希望的晶体管的半导体特性及电特性(例如，场效应迁移率及阈值电压)使用具有适当的组成的材料。另外，为了得到所希望的晶体管的半导体特性，优选适当地设定氧化物半导体膜82及84的载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子数比、原子间距离、密度等。
将杂质浓度低且缺陷态密度低的氧化物半导体膜用于氧化物半导体膜82及84，此时晶体管可以具有更优良的电特性。这里，将杂质浓度低且缺陷态密度低(氧缺陷的数量少)的状态称为“高纯度本征”或“实质上高纯度本征”。高纯度本征或实质上高纯度本征的氧化物半导体的载流子发生源很少，所以该氧化物半导体有可能具有低载流子密度。因此，在该氧化物半导体膜中形成沟道区域的晶体管很少具有负阈值电压的电特性(很少为常开启特性)。高纯度本征或实质上高纯度本征的氧化物半导体膜具有很低的缺陷态密度，所以有可能具有很低的陷阱态密度。另外，高纯度本征或实质上高纯度本征的氧化物半导体膜的关态电流显著低，即使元件的沟道宽度为1×106μm、沟道长度(L)为10μm，当源电极与漏电极间的电压(漏极电压)在1V至10V的范围时，关态电流也可以低于或等于半导体参数分析仪的测定极限，即低于或等于1×10-13A。因此，在该氧化物半导体膜中形成沟道区域的晶体管具有变动小的电特性及高可靠性。作为杂质的例子，有氢、氮、碱金属及碱土金属。
包含在氧化物半导体膜中的氢与键合于金属原子的氧起反应生成水，并且在氧脱离的晶格(或氧脱离的部分)中产生氧缺陷。由于氢进入该氧缺陷中，有时会生成作为载流子的电子。另外，有时氢的一部分与键合于金属原子的氧键合，而生成作为载流子的电子。因此，包括含有氢的氧化物半导体的晶体管容易具有常开启特性。
因此，优选的是，在氧化物半导体膜82及84中除了氧缺陷之外还要尽量减少氢。具体而言，在氧化物半导体膜82及84中，将通过二次离子质谱分析法(SIMS：secondary ionmass spectrometry)测量的氢浓度设定为低于或等于5×1019atoms/cm3，优选低于或等于1×1019atoms/cm3，更优选低于或等于5×1018atoms/cm3，进一步优选低于或等于1×1018atoms/cm3，更进一步优选低于或等于5×1017atoms/cm3，还进一步优选低于或等于1×1016atoms/cm3。
当氧化物半导体膜82及84包含属于第14族的元素中之一的硅或碳时，在氧化物半导体膜82及84中氧缺陷增加，并且氧化物半导体膜82及84成为n型膜。因此，将氧化物半导体膜82及84中的利用SIMS得到的硅或碳的浓度设定为低于或等于2×1018atoms/cm3，优选低于或等于2×1017atoms/cm3。
另外，通过SIMS得到的氧化物半导体膜82及84的碱金属或碱土金属的浓度低于或等于1×1018atoms/cm3，优选低于或等于2×1016atoms/cm3。碱金属和碱土金属当与氧化物半导体键合时有可能生成载流子，此时晶体管的关态电流有可能增大。由此，优选降低氧化物半导体膜82及84的碱金属或碱土金属的浓度。
另外，当氧化物半导体膜82及84含有氮时，该氧化物半导体膜82及84产生作为载流子的电子并且载流子密度增加而容易成为n型膜。包括含有氮的氧化物半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少该氧化物半导体膜中的氮；例如，优选将通过SIMS测量的氮浓度设定为低于或等于5×1018atoms/cm3。
接着，对液晶显示装置的其他结构进行详细说明。
衬底11的结构不局限于特别的结构，而可以使用各种衬底作为衬底11。该衬底的例子包括半导体衬底(例如，单晶衬底或硅衬底)、SOI衬底、玻璃衬底、石英衬底、塑料衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸以及基材薄膜。玻璃衬底的例子是钡硼硅酸盐玻璃衬底、铝硼硅酸盐玻璃衬底以及钠钙玻璃衬底。柔性衬底、贴合薄膜、基材薄膜等的例子是如下：以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)为代表的塑料；丙烯酸树脂等合成树脂；聚丙烯；聚酯；聚氟化乙烯；聚氯乙烯；聚酰胺；聚酰亚胺；芳族聚酰胺；环氧树脂；无机蒸镀薄膜；以及纸。尤其是，当使用半导体衬底、单晶衬底或SOI衬底等形成晶体管时，能够形成特性、尺寸或形状等的偏差小、电流供应能力高且尺寸小的晶体管。通过利用上述晶体管形成电路，能够降低电路的功耗或者可以实现电路的高集成化。
另外，可以使用柔性衬底作为衬底11，并且也可以在柔性衬底上直接设置晶体管10k、10m。或者，可以在衬底11与晶体管10k、10m之间设置剥离层。该剥离层可以在如下情况下使用：将在剥离层上制造的半导体装置的一部分或全部从衬底11分离并转置到其他衬底上。此时，可以将晶体管10k、10m转置到耐热性低的衬底或柔性衬底上。作为上述剥离层，例如可以使用包括钨膜和氧化硅膜的无机膜的层叠或者在衬底上形成的聚酰亚胺等有机树脂膜。
在其上转置晶体管的衬底的例子，除了上述的在其上可以形成晶体管的衬底之外，还包括纸衬底、玻璃纸衬底、芳族聚酰胺薄膜衬底、聚酰亚胺薄膜衬底、石材衬底、木材衬底、布衬底(包括天然纤维(例如，丝、棉或麻)、合成纤维(例如，尼龙、聚氨酯或聚酯)或再生纤维(例如，醋酯纤维、铜氨纤维、人造纤维或再生聚酯)等)、皮革衬底以及橡皮衬底等。通过使用上述衬底，能够形成特性良好的晶体管或功耗低的晶体管，能够提供耐久性高且耐热性高的装置，或者能够实现轻量化或薄型化。
可以在衬底11与栅电极13c、13d之间设置基底绝缘膜。该基底绝缘膜的例子包括氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜、氧化镓膜、氧化铪膜、氧化钇膜、氧化铝膜、氧氮化铝膜。另外，当将氮化硅、氧化镓、氧化铪、氧化钇、氧化铝等用于基底绝缘膜时，可以抑制碱金属、水、氢等杂质从衬底11扩散到氧化物半导体膜82及84中。
栅电极13c、13d可以使用选自铝、铬、铜、钽、钛、钼、钨中的金属元素；包含上述金属元素作为其成分的合金；包含上述金属元素作为其组成的合金；等形成。另外，也可以使用选自锰和锆中的任一种或多种的金属元素。栅电极13c、13d可以具有单层结构或者两层或更多层的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠有钛膜的两层结构、在氮化钛膜上层叠有钛膜的两层结构、在氮化钛膜上层叠有钨膜的两层结构、在氮化钽膜或氮化钨膜上层叠有钨膜的两层结构、依次层叠有钛膜、铝膜及钛膜的三层结构等。或者，也可以使用包含铝与选自钛、钽、钨、钼、铬、钕和钪中的一种或多种元素的合金膜或氮化膜。
栅电极13c、13d也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、包含氧化硅的铟锡氧化物等透光导电材料。另外，也可以采用上述透光导电材料和上述金属元素的叠层结构。
栅极绝缘膜15具有单层结构或叠层结构，在该结构中例如使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓以及Ga-Zn类金属氧化物中的一种或多种。注意，为了提高与氧化物半导体膜82及84之间的界面特性，栅极绝缘膜15中的至少与氧化物半导体膜82及84接触的区域优选使用氧化物绝缘膜形成。
栅极绝缘膜15可以使用硅酸铪(HfSiOx)、添加有氮的硅酸铪(HfSixOyNz)、添加有氮的铝酸铪(HfAlxOyNz)、氧化铪、氧化钇等high-k材料来形成，由此能够降低晶体管的栅极漏电流。
栅极绝缘膜15的厚度优选大于或等于5nm且小于或等于400nm，更优选大于或等于10nm且小于或等于300nm，进一步优选大于或等于50nm且小于或等于250nm。
氧化物绝缘膜23及25可以适当地使用与栅极绝缘膜同样的材料来形成。
氧化物绝缘膜23可以为包含氮且缺陷量少的氧化物绝缘膜。
包含氮且缺陷量少的氧化物绝缘膜的典型例子包括氧氮化硅膜和氧氮化铝膜。注意，“氧氮化硅膜”或“氧氮化铝膜”是指包含比氮多的氧的膜，而“氮氧化硅膜”或“氮氧化铝膜”是指包含比氧多的氮的膜。
在缺陷少的氧化物绝缘膜的100K以下的ESR质谱中，观察到在g值为大于或等于2.037且小于或等于2.039时呈现的第一信号、在g值为大于或等于2.001且小于或等于2.003时呈现的第二信号以及在g值为大于或等于1.964且小于或等于1.966时呈现的第三信号。通过利用X波段的ESR测得的第一信号与第二信号之间的分裂宽度以及第二信号与第三信号之间的分裂宽度都为5mT左右。在g值为大于或等于2.037且小于或等于2.039时呈现的第一信号、在g值为大于或等于2.001且小于或等于2.003时呈现的第二信号以及在g值为大于或等于1.964且小于或等于1.966时呈现的第三信号的自旋密度的总计为小于1×1018spins/cm3，典型的是大于或等于1×1017spins/cm3且小于1×1018spins/cm3。
在100K或更低的ESR谱中，在g值为大于或等于2.037且小于或等于2.039时呈现的第一信号、在g值为大于或等于2.001且小于或等于2.003时呈现的第二信号以及在g值为大于或等于1.964且小于或等于1.966时呈现的第三信号相当于来源于氮氧化物(NOx；x大于或等于0且小于或等于2，优选大于或等于1且小于或等于2)的信号。氮氧化物的典型例子包括一氧化氮及二氧化氮。换言之，在g值为大于或等于2.037且小于或等于2.039时呈现的第一信号、在g值为大于或等于2.001且小于或等于2.003时呈现的第二信号以及在g值为大于或等于1.964且小于或等于1.966时呈现的第三信号的自旋密度的总计越低，氧化物绝缘膜中的氮氧化物的含量越少。
当如上所述那样氧化物绝缘膜23的氮氧化物含量少时，可以抑制氧化物绝缘膜23与氧化物半导体膜82及84之间的界面的载流子俘获。其结果是，可以减少晶体管的阈值电压的漂移，而可以减少晶体管的电特性的变动。
氧化物绝缘膜23的通过SIMS测得的氮浓度优选低于或等于6×1020atoms/cm3。此时，在氧化物绝缘膜23中不容易生成氮氧化物，而可以抑制氧化物绝缘膜23与氧化物半导体膜82及84之间的界面的载流子俘获。此外，可以减少包含在半导体装置中的晶体管的阈值电压的变动，从而可以减少晶体管的电特性的变动。
另外，可以使用上述包含氮且缺陷量少的氧化物绝缘膜作为栅极绝缘膜15。此时，可以抑制栅极绝缘膜15与氧化物半导体膜82及84之间的界面的载流子俘获。另外，可以减少包含在半导体装置中的晶体管的阈值电压的漂移，从而可以减少晶体管的电特性的变动。
氧化物绝缘膜25也可以使用以高于化学计量组成的氧的比率包含氧的氧化物绝缘膜形成。一部分的氧通过加热从以高于化学计量组成的氧的比率包含氧的氧化物绝缘膜脱离。以高于化学计量组成的氧的比率包含氧的氧化物绝缘膜是如下氧化物绝缘膜：在进行TDS分析时换算为氧原子的氧的脱离量大于或等于1.0×1018atoms/cm3，优选大于或等于3.0×1020atoms/cm3。上述TDS分析时的膜表面的温度优选高于或等于100℃且低于或等于700℃或者高于或等于100℃且低于或等于500℃。
可以使用厚度为大于或等于30nm且小于或等于500nm，优选大于或等于50nm且小于或等于400nm的氧化硅膜或氧氮化硅膜等作为氧化物绝缘膜25。作为氮化物绝缘膜27，使用至少对氢及氧具有阻挡效果的膜。优选的是，绝缘膜27具有对氧、氢、水、碱金属、碱土金属等的阻挡效果。通过设置氮化物绝缘膜27，可以防止氧从氧化物半导体膜82、84扩散到外部并且氢、水等从外部侵入氧化物半导体膜82、84中。
氮化物绝缘膜27使用厚度为大于或等于50nm且小于或等于300nm，优选大于或等于100nm且小于或等于200nm的氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等来形成。
另外，也可以设置对氧、氢、水等具有阻挡效果的氧化物绝缘膜代替氮化物绝缘膜27。作为对氧、氢、水等具有阻挡效果的氧化物绝缘膜，可以举出氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪及氧氮化铪。
在像素部的晶体管10m中，优选在保护膜21上设置有与其他像素的有机绝缘膜88分离的有机绝缘膜88。作为有机绝缘膜88，例如可以使用聚酰亚胺、丙烯酸树脂、聚酰胺、环氧树脂等。有机绝缘膜88的厚度优选大于或等于500nm且小于或等于10μm。
优选将有机绝缘膜88与其他有机绝缘膜88分离，使得来自外部的水不会经过该有机绝缘膜88扩散到半导体装置内。
由于有机绝缘膜88的厚度较厚(大于或等于500nm)，所以因对栅电极13d施加负电压而产生的电场不会影响到有机绝缘膜88的表面；其结果是，有机绝缘膜88的表面不容易带正电。另外，即便在空气中的正电荷粒子附着于有机绝缘膜88的表面，也由于有机绝缘膜88的厚度较厚(大于或等于500nm)，所以附着于有机绝缘膜88的表面的正电荷粒子的电场不会影响到氧化物半导体膜84与保护膜21之间的界面。其结果是，氧化物半导体膜84与保护膜21之间的界面实质上不被施加正偏压，由此晶体管的阈值电压的变动少。另外，晶体管10m的沟道长度可以大于或等于2.5μm。
接着，参照图2对发光装置的结构进行说明。
图2是发光装置的截面图；形成在驱动电路部中的晶体管10k显示在截面A-B中，而形成在像素部中的晶体管10m显示在截面C-D中。
在保护膜21上设置有绝缘膜95。此外，设置有通过绝缘膜95中的开口与晶体管10m的电极20d连接的第一电极86a。第一电极86a可以使用透光导电膜或具有反射性的导电膜形成。
在导电膜87、第一电极86a及绝缘膜95上设置有绝缘膜96。绝缘膜96具有使第一电极86a的一部分露出的开口。在绝缘膜96及第一电极86a上设置有EL层97，在绝缘膜96及EL层97上设置有第二电极98。第一电极86a、EL层97及第二电极98可以形成有机EL元件99。
绝缘膜95及96例如可以使用有机树脂或无机绝缘材料形成。作为有机树脂，例如可以使用聚酰亚胺树脂、聚酰胺树脂、丙烯酸树脂、硅氧烷树脂、环氧树脂或酚醛树脂。作为无机绝缘材料，可以使用氧化硅、氧氮化硅等。尤其是，为了使绝缘膜95及96的制造变得容易，优选使用感光性树脂。对绝缘膜95及96的形成方法没有特别的限制。可以使用光刻法、溅射法、蒸镀法、液滴喷射法(例如，喷墨法)、印刷法(例如，丝网印刷或胶版印刷)等。
作为第一电极86a，例如优选使用对可见光具有高反射性的金属膜。作为该金属膜，例如可以使用铝、银或它们的合金。
EL层97可以使用从第一电极86a和第二电极98注入的空穴和电子能够复合而得到发光的发光材料形成。除了该EL层之外，根据需要也可以形成空穴注入层、空穴传输层、电子传输层、电子注入层等功能层。
作为第二电极98，例如优选使用使可见光透过的导电膜。例如，优选使用包含铟(In)、锌(Zn)和锡(Sn)中的一种的材料用于该导电膜。作为第二电极98，可以使用包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物(ITO)、铟锌氧化物、添加有氧化硅的铟锡氧化物等透光导电材料。尤其优选使用添加有氧化硅的铟锡氧化物作为第二电极98，此时当发光装置弯曲时在第二电极98中不容易发生裂缝等。
<显示装置的制造方法>
对显示装置所包括的晶体管的制造方法进行说明。在此，使用图29所示的发光装置作为显示装置的例子，参照图3A至3C、图4A和4B以及图5A和5B对晶体管10k_4及晶体管10m_4的制造方法进行说明。
包括在晶体管10k_4及10m_4中的膜(即，绝缘膜、氧化物半导体膜、金属氧化物膜、导电膜等)可以通过溅射法、化学气相沉积(CVD)法、真空蒸镀法、脉冲激光沉积(PLD)法形成。或者，可以利用涂敷法或印刷法。虽然溅射法以及等离子体增强化学气相沉积(PECVD)法是成膜方法的典型例子，但也可以使用热CVD法。作为热CVD法，例如可以使用有机金属化学沉积(MOCVD)法或原子层沉积(ALD)法。
利用热CVD法的沉积通过如下方式执行：将处理室内的压力设定为大气压或减压状态，将源气体及氧化剂同时供应给处理室内，并在衬底附近或衬底上使其相互反应。由此，在成膜时不发生等离子体，因此该热CVD法有不产生起因于等离子体损伤的缺陷的优点。
利用ALD法的沉积通过如下方式执行：将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室内，然后按该顺序反复引入气体。例如，通过切换各自的开关阀(也称为高速阀)来将两种或更多种的源气体依次供应给处理室内。在该情况下，将第一源气体引入，与此同时或之后将惰性气体(例如，氩或氮)等引入以防止源气体彼此混合，然后将第二源气体引入。注意，在将第一源气体和惰性气体同时引入的情况下，将惰性气体用作载流子气体，并且，还可以将惰性气体与第二源气体同时引入。或者，也可以利用真空抽气将第一源气体排出而代替惰性气体的引入，然后可以引入第二源气体。第一源气体吸附于衬底表面上，以形成第一单原子层；然后第二源气体被引入以与第一单原子层起反应；其结果是，第二单原子层层叠于第一单原子层上，从而形成薄膜。
按该顺序反复多次地引入气体直到获得所希望的厚度为止，由此可以形成台阶覆盖性良好的薄膜。该薄膜的厚度可以根据按该顺序反复引入气体的次数来调整，因此ALD法可以准确地调整膜的厚度，因而适用于微型FET的制造。
如图3A所示，在衬底11上形成栅电极13c和13d、栅极绝缘膜15。接着，在栅极绝缘膜15上形成氧化物半导体膜83和氧化物半导体膜81的叠层膜以及氧化物半导体膜83a和氧化物半导体膜81a的叠层膜。
下面对栅电极13c、13d的形成方法进行说明。首先，通过溅射法、真空蒸镀法、脉冲激光沉积(PLD)法、热CVD法等形成导电膜，然后通过光刻工序在导电膜上形成掩模。接着，使用该掩模对导电膜的一部分进行蚀刻来形成栅电极13c及13d。然后，去除掩模。
栅电极13c、13d也可以利用电镀法、印刷法、喷墨法等代替上述形成方法来形成。
另外，可以通过采用利用ALD的成膜装置形成钨膜作为导电膜。此时，依次将WF6气体和B2H6气体引入多次来形成初始钨膜，然后同时引入WF6气体和H2气体来形成钨膜。另外，也可以使用SiH4气体代替B2H6气体。
在此，通过溅射法形成100nm厚的钨膜。接着，通过光刻工序形成掩模，使用该掩模对钨膜进行干蚀刻，来形成栅电极13c、13d。
栅极绝缘膜15通过溅射法、CVD法、真空蒸镀法、脉冲激光沉积(PLD)法、热CVD法等形成。
在作为栅极绝缘膜15形成氧化硅膜或氧氮化硅膜的情况下，作为源气体优选使用包含硅的沉积气体及氧化性气体。包含硅的沉积气体的典型例子包括硅烷、乙硅烷、丙硅烷以及氟化硅烷。氧化性气体的例子包括氧、臭氧、一氧化二氮以及二氧化氮。
在作为栅极绝缘膜15形成氧化镓膜的情况下，可以利用MOCVD(有机金属化学气相沉积)法。
在作为栅极绝缘膜15通过MOCVD法或ALD法等热CVD法形成氧化铪膜的情况下，使用两种气体，即用作氧化剂的臭氧(O3)以及通过使包含溶剂和铪前体化合物的液体(铪醇盐溶液，典型为四二甲基酰胺铪(TDMAH))气化而获得的源气体。四二甲基酰胺铪的化学式为Hf[N(CH3)2]4。其他材料液的例子包括四(乙基甲基酰胺)铪。
在作为栅极绝缘膜15通过MOCVD法或ALD法等热CVD法形成氧化铝膜的情况下，使用两种气体，即用作氧化剂的H2O以及通过使包含溶剂和铝前体化合物的液体(例如，三甲基铝(TMA))气化而获得的源气体。三甲基铝的化学式为Al(CH3)3。其他材料液的例子包括三(二甲基酰胺)铝、三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮)。
另外，在作为栅极绝缘膜15通过MOCVD法或ALD法等热CVD法形成氧化硅膜的情况下，将六氯乙硅烷(hexachlorodisilane)吸附于成膜表面上，去除吸附物所包含的氯，供应氧化性气体(例如，O2或一氧化二氮)的自由基使其与吸附物起反应。
在此，作为栅极绝缘膜15通过等离子体CVD法形成氧氮化硅膜。
下面对氧化物半导体膜83和氧化物半导体膜81的叠层膜以及氧化物半导体膜83a和氧化物半导体膜81a的叠层膜的形成方法进行说明。通过溅射法、涂敷法、脉冲激光蒸镀法、激光烧蚀法、热CVD法等在栅极绝缘膜15上形成后面成为氧化物半导体膜83和氧化物半导体膜83a的氧化物半导体膜以及后面成为氧化物半导体膜81和氧化物半导体膜81a的氧化物半导体膜。然后，在通过光刻工序在层叠的氧化物半导体膜上形成掩模之后，使用该掩模对层叠的氧化物半导体膜的一部分进行蚀刻。由此如图3B所示那样，形成：位于栅极绝缘膜15上且以与栅电极13c的一部分重叠的方式经过元件隔离的氧化物半导体膜83和氧化物半导体膜81的叠层膜；以及位于栅极绝缘膜15上且以与栅电极13d的一部分重叠的方式经过元件隔离的氧化物半导体膜83a和氧化物半导体膜81a的叠层膜。然后，去除掩模。
在通过溅射法形成氧化物半导体膜的情况下，作为用来产生等离子体的电源装置，可以适当地使用RF电源装置、AC电源装置、DC电源装置等。
作为溅射气体，适当地使用稀有气体(典型的是氩)气氛、氧气氛、稀有气体和氧的混合气体。在采用稀有气体和氧的混合气体的情况下，优选增高相对于稀有气体的氧比例。
另外，根据要形成的氧化物半导体膜的组成可以适当地选择靶材。
例如，在利用溅射法以高于或等于150℃且低于或等于750℃，优选高于或等于150℃且低于或等于450℃，更优选高于或等于200℃且低于或等于350℃的衬底温度形成氧化物半导体膜的情况下，该氧化物半导体膜可以为CAAC-OS膜。
为了形成CAAC-OS膜，优选采用如下条件。
通过在成膜时抑制杂质混入到膜中，可以抑制杂质所导致的结晶态的损坏。例如，可以降低存在于成膜室内的杂质浓度(例如，氢、水、二氧化碳或氮)。另外，可以降低成膜气体中的杂质浓度。具体而言，使用露点为-80℃或更低，优选为-100℃或更低的成膜气体。
另外，优选的是，增高成膜气体中的氧比例并对功率进行最优化，以减轻成膜时的等离子体损伤。成膜气体中的氧比例高于或等于30vol.％，优选为100vol.％。
在对氧化物半导体膜进行加热的同时形成该氧化物半导体膜，或者在形成氧化物半导体膜之后进行加热处理，由此氧化物半导体膜的氢浓度可以低于或等于2×1020atoms/cm3，优选低于或等于5×1019atoms/cm3，更优选低于或等于1×1019atoms/cm3，进一步优选低于或等于5×1018atoms/cm3，更进一步优选低于或等于1×1018atoms/cm3，还进一步优选低于或等于5×1017atoms/cm3，还进一步优选低于或等于1×1016atoms/cm3。
例如，在使用利用ALD的沉积装置来形成如InGaZnOX(X＞0)膜等氧化物半导体膜的情况下，依次将In(CH3)3气体和O3气体引入多次形成InO2层，同时引入Ga(CH3)3气体和O3气体形成GaO层，然后同时引入Zn(CH3)2气体和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以混合这些气体来形成混合化合物层诸如InGaO2层、InZnO2层、GaInO层、ZnInO层或GaZnO层。注意，虽然可以使用通过利用Ar等惰性气体的鼓泡而得到的H2O气体来代替O3气体，但优选使用不含有H的O3气体。可以使用In(C2H5)3气体代替In(CH3)3气体。可以使用Ga(C2H5)3气体代替Ga(CH3)3气体。另外，也可以使用Zn(CH3)2气体。
在此，通过溅射法分别使用金属元素的原子数比为In：Ga：Zn＝1：3：6的靶材及金属元素的原子数比为In：Ga：Zn＝3：1：2的靶材依次形成10nm厚的氧化物半导体膜及35nm厚的氧化物半导体膜，在该氧化物半导体膜上形成掩模，然后对氧化物半导体膜选择性地进行蚀刻。
当在高于350℃且低于或等于650℃，优选高于或等于450℃且低于或等于600℃的温度下进行加热处理时，能够获得后述的CAAC比率高于或等于70％且低于100％，优选高于或等于80％且低于100％，更优选高于或等于90％且低于100％，更优选高于或等于95％且低于或等于98％的氧化物半导体膜。此外，能够获得水、氢等的含量低的氧化物半导体膜。这意味着，能够形成杂质浓度低且缺陷态密度低的氧化物半导体膜。
然后，如图3B所示，在栅极绝缘膜15及叠层膜上形成氧化物半导体膜，将其蚀刻为所希望的形状，来形成覆盖氧化物半导体膜83和氧化物半导体膜81的叠层膜的氧化物半导体膜82以及覆盖氧化物半导体膜83a和氧化物半导体膜81a的叠层膜的氧化物半导体膜84。
在该工序中，以覆盖氧化物半导体膜83的侧面以及氧化物半导体膜81的顶面和侧面的方式形成氧化物半导体膜82，使得在后面的一对电极的形成工序中防止氧化物半导体膜83和氧化物半导体膜81被蚀刻。由于可以降低氧化物半导体膜83和81的晶体管的沟道宽度方向上的长度的变动，所以上述工序是优选的。与此同样，以覆盖氧化物半导体膜83a的侧面以及氧化物半导体膜81a的顶面和侧面的方式形成氧化物半导体膜84，使得在后面的一对电极的形成工序中防止氧化物半导体膜83a和氧化物半导体膜81a被蚀刻。由于可以降低氧化物半导体膜83a和81a的晶体管的沟道宽度方向上的长度的变动，所以上述工序是优选的。
接着，可以进行加热处理来使氧化物半导体膜脱氢化或脱水化。该加热处理的温度典型地高于或等于150℃且低于衬底的应变点，优选高于或等于250℃且低于或等于450℃，更优选高于或等于300℃且低于或等于450℃。
在包含氮或氦、氖、氩、氙、氪等稀有气体的惰性气体气氛中进行该加热处理。此外，也可以先在惰性气体气氛中进行加热，然后在氧气氛中进行加热。优选的是，上述惰性气体气氛及上述氧气氛不包含氢、水等。处理时间为3分钟至24小时。
该加热处理可以使用电炉、RTA装置等。通过使用RTA装置，如果加热时间短就可以在高于或等于衬底的应变点的温度下进行该加热处理。由此，可以缩短加热处理时间。
在此，在氮及氧的混合气体气氛下进行450℃的加热处理，然后在氧气氛下进行450℃的加热处理。
另外，也可以在图3A所示的阶段之后进行同样的加热处理而代替上述加热处理。
接着，如图3C所示，在氧化物半导体膜82及氧化物半导体膜84上形成一对电极19c和20c以及一对电极19d和20d。
以下说明一对电极19c、20c及一对电极19d、20d的形成方法。首先，通过溅射法、真空蒸镀法、脉冲激光沉积(PLD)法、热CVD法等形成导电膜。然后，通过光刻工序在该导电膜上形成掩模。然后，利用该掩模对导电膜进行蚀刻，由此形成一对电极19c、20c及一对电极19d、20d。然后，去除掩模。
在此，通过溅射法依次层叠50nm厚的铜-锰合金膜、400nm厚的铜膜以及100nm厚的铜-锰合金膜。接着，通过光刻工序在铜-锰合金膜上形成掩模，利用该掩模对铜-锰合金膜、铜膜及铜-锰合金膜进行干蚀刻，由此形成一对电极19c、20c及一对电极19d、20d。
此外，也可以在形成一对电极19c、20c及一对电极19d、20d之后进行加热处理。例如，该加热处理可以采用与形成氧化物半导体膜82及84后进行的加热处理相同的方式来进行。
在形成一对电极19c、20c及一对电极19d、20d之后，优选进行洗涤处理，以去除蚀刻残渣。通过进行该洗涤处理，能够抑制一对电极19c和20c之间的短路以及一对电极19d和20d之间的短路。该洗涤处理可以利用四甲基氢氧化铵(TMAH：tetramethylammoniumhydroxide)溶液等碱性溶液；氢氟酸、草酸、磷酸等酸性溶液；或者水来进行。
然后，如图4A所示，在栅极绝缘膜15、氧化物半导体膜82、氧化物半导体膜84及一对电极19c、20c及一对电极19d、20d上形成保护膜21。
该保护膜21可以通过溅射法、CVD法、蒸镀法等形成。
在作为保护膜21所包括的氧化物绝缘膜23形成包含氮且缺陷量少的氧化物绝缘膜的情况下，作为该氧化物绝缘膜的一个例子可以通过CVD法形成氧氮化硅膜。此时，作为源气体优选使用含有硅的沉积气体及氧化性气体。包含硅的沉积气体的典型例子包括硅烷、乙硅烷、丙硅烷、氟化硅烷。氧化性气体的例子包括一氧化二氮、二氧化氮等。
在如下条件下利用CVD法可以形成包含氮且缺陷量少的氧化物绝缘膜作为氧化物绝缘膜23：相对于沉积气体的氧化性气体比例大于20倍且小于100倍，优选大于或等于40倍且小于或等于80倍；并且处理室内的压力低于100Pa，优选低于或等于50Pa。
在作为保护膜21所包括的氧化物绝缘膜25形成以高于化学计量组成的氧的比率包含氧的氧化物绝缘膜的情况下，作为上述氧化物绝缘膜的例子可以通过CVD法形成氧氮化硅膜。
作为氧化物绝缘膜25，在如下条件下形成氧化硅膜或氧氮化硅膜：将设置在等离子体CVD装置的抽成真空的处理室内的衬底保持在高于或等于180℃且低于或等于280℃，优选高于或等于200℃且低于或等于240℃的温度下，将源气体引入处理室内而将处理室内的压力设定为高于或等于100Pa且低于或等于250Pa，优选高于或等于100Pa且低于或等于200Pa，并对设置在处理室内的电极供应大于或等于0.17W/cm2且小于或等于0.5W/cm2，优选大于或等于0.25W/cm2且小于或等于0.35W/cm2的高频功率。
氮化物绝缘膜27可以利用溅射法或CVD法等形成。
在作为氮化物绝缘膜27利用等离子体CVD法形成氮化硅膜的情况下，作为源气体使用包含硅的沉积气体、氮及氨。作为源气体使用其含量少于氮的氨，据此在等离子体中氨离解而产生活性种。该活性种切断包含在包含硅的沉积气体中的硅与氢之间的键合及氮分子之间的三键。其结果是，可以形成硅与氮之间的键合得到促进、硅与氢之间的键合少且缺陷少的致密氮化硅膜。另一方面，当在源气体中相对于氮的氨的量多时，包含硅的沉积气体的分解及氮的分解不进展，从而产生残留着硅与氢之间的键合且缺陷增加的粗糙氮化硅膜。由此，在源气体中，优选将相对于氨的氮的流量比设定为大于或等于5且小于或等于50，优选大于或等于10且小于或等于50。
可以在形成氧化物绝缘膜25之后进行加热处理。该加热处理的温度典型地为高于或等于150℃且低于衬底的应变点，优选高于或等于200℃且低于或等于450℃，更优选高于或等于300℃且低于或等于450℃。通过该加热处理，可以将氧化物绝缘膜25所包含的氧的一部分移动到氧化物半导体膜83、81、82、83a、81a及84，从而可以降低这些氧化物半导体膜所包含的氧缺陷量。
在此，在包含氮及氧的混合气氛下，以350℃进行1小时的加热处理。
另外，可以在形成氮化物绝缘膜27之后进行加热处理而使氢等从保护膜21释放。
在此，在包含氮和氧的混合气氛下以350℃进行1小时的加热处理。
通过上述步骤，能够制造阈值电压漂移得到降低的晶体管。另外，能够制造电特性变动得到降低的晶体管。
接着，如图4B所示，形成绝缘膜95，该绝缘膜95具有使晶体管10k_4的氧化物半导体膜82上的保护膜21的一部分露出的开口以及使晶体管10m_4中的电极20d的一部分露出的开口。然后，在保护膜21上以与晶体管10k_4的氧化物半导体膜82重叠的方式形成导电膜87，在绝缘膜95上形成与晶体管10m_4的电极20d连接的第一电极86a。
绝缘膜95可以通过光刻法、溅射法、蒸镀法、液滴喷射法(例如，喷墨法)、印刷法(例如，丝网印刷法或胶版印刷法)等形成。
在此，使用光敏聚酰亚胺形成绝缘膜95。
第一电极86a可以通过溅射法、蒸镀法、液滴喷射法(例如，喷墨法)、印刷法(例如，丝网印刷法或胶版印刷法)等形成。
接着，如图5A所示，在绝缘膜95、导电膜87及第一电极86a上形成绝缘膜96。绝缘膜96可以适当地利用与绝缘膜95同样的方法形成。
然后，如图5B所示，在绝缘膜96及第一电极86a上形成EL层97。EL层97可以通过蒸镀法、液滴喷射法(例如，喷墨法)、塗布法等形成。
通过上述工序，可以制造能够进行高速工作且具有由于光照射的劣化少且显示质量良好的像素部的显示装置。
下面，对图1所示的液晶显示装置及图2所示的发光装置中的晶体管的变形例进行说明。
<变形例1>
图1所示的液晶显示装置及图2所示的发光装置也可以具有层叠有两层的氧化物半导体膜的晶体管。在此，说明图1所示的液晶显示装置的变形例。具体而言，如图26所示，设置有：在栅极绝缘膜15上层叠有氧化物半导体膜81和氧化物半导体膜82的晶体管10k_1；以及在栅极绝缘膜15上层叠有氧化物半导体膜81a和氧化物半导体膜84的晶体管10m_1。
在氧化物半导体膜81及氧化物半导体膜81a中，In原子的比率可以大于或等于Zn或M(M为Al、Ga、Y、Zr、La、Ce或Nd)原子的比率。在氧化物半导体膜81及氧化物半导体膜81a包含In-M-Zn氧化物(M为Al、Ga、Y、Zr、La、Ce或Nd)，并且使用金属元素的原子数比为In：M：Zn＝x3：y3：z3的靶材来形成氧化物半导体膜81及氧化物半导体膜81a的情况下，x3/y3优选大于1且小于或等于6。靶材中的金属元素的原子数比的典型例子是In：M：Zn＝2：1：1.5、In：M：Zn＝2：1：2.3、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝3：1：3、In：M：Zn＝3：1：4、In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2。
在氧化物半导体膜82及氧化物半导体膜84中，In原子的比率可以低于Zn或M(M为Al、Ga、Y、Zr、La、Ce或Nd)原子的比率。在氧化物半导体膜82及氧化物半导体膜84包含In-M-Zn氧化物(M为Al、Ga、Y、Zr、La、Ce或Nd)，并且使用金属元素的原子数比为In：M：Zn＝x4：y4：z4的靶材来形成氧化物半导体膜82及氧化物半导体膜84的情况下，x4/y4优选大于或等于1/6且小于或等于1，z4/y4优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。当z4/y4大于或等于1且小于或等于6时，作为氧化物半导体膜82及氧化物半导体膜84容易形成CAAC-OS膜。靶材中的金属元素的原子数比的典型例子是In：M：Zn＝1：3：2、In：M：Zn＝1：3：4、In：M：Zn＝1：3：6、In：M：Zn＝1：3：8、In：M：Zn＝1：4：4、In：M：Zn＝1：4：5、In：M：Zn＝1：4：6、In：M：Zn＝1：4：7、In：M：Zn＝1：4：8、In：M：Zn＝1：5：5、In：M：Zn＝1：5：6、In：M：Zn＝1：5：7、In：M：Zn＝1：5：8、In：M：Zn＝1：6：8。
<变形例2>
图1所示的液晶显示装置及图2所示的发光装置也可以具有层叠有三层或更多层的氧化物半导体膜的晶体管。在此，说明图2所示的发光装置的变形例。具体而言，如图27所示，设置有：在栅极绝缘膜15上层叠有氧化物半导体膜83、氧化物半导体膜81和氧化物半导体膜82的晶体管10k_2；以及在栅极绝缘膜15上层叠有氧化物半导体膜83a、氧化物半导体膜81a和氧化物半导体膜84的晶体管10m_2。
作为氧化物半导体膜83及氧化物半导体膜83a，可以适当地使用具有作为氧化物半导体膜82及氧化物半导体膜84中的金属元素的原子数比的例子举出的原子数比的氧化物半导体膜。另外，在层叠的氧化物半导体膜中，用作晶体管的沟道区的氧化物半导体膜81及81a的厚度最厚。氧化物半导体膜81及81a的厚度大于或等于3nm且小于或等于200nm，优选大于或等于3nm且小于或等于100nm，更优选大于或等于30nm且小于或等于50nm。在层叠的氧化物半导体膜中，氧化物半导体膜83及83a的厚度优选最薄。氧化物半导体膜83及83a的厚度大于或等于2nm且小于或等于100nm，优选大于或等于2nm且小于或等于50nm，更优选大于或等于3nm且小于或等于15nm。
<变形例3>
图1所示的液晶显示装置及图2所示的发光装置也可以具有层叠有两层的氧化物半导体膜的晶体管。在此，说明图1所示的液晶显示装置的变形例。具体而言，如图28所示，设置有：层叠有氧化物半导体膜的晶体管。该晶体管是在栅极绝缘膜15上层叠有氧化物半导体膜81及覆盖该氧化物半导体膜81的侧面和顶面的氧化物半导体膜82的晶体管10k_3以及在栅极绝缘膜15上层叠有氧化物半导体膜81a及覆盖该氧化物半导体膜81a的侧面和顶面的氧化物半导体膜84的晶体管10m_3。
由于以覆盖氧化物半导体膜81的侧面和顶面的方式形成有氧化物半导体膜82，所以在后面的一对电极的形成工序中氧化物半导体膜81不被蚀刻。因为可以降低氧化物半导体膜81的晶体管的沟道宽度方向上的长度的变动，所以是优选的。另外，由于以覆盖氧化物半导体膜81a的侧面和顶面的方式形成有氧化物半导体膜84，所以在后面的一对电极的形成工序中氧化物半导体膜81a不被蚀刻。因为可以降低氧化物半导体膜81a的晶体管的沟道宽度方向上的长度的变动，所以是优选的。
<变形例4>
图1所示的液晶显示装置及图2所示的发光装置也可以具有层叠有三层或更多层的氧化物半导体膜的晶体管。在此，说明图2所示的发光装置的变形例。具体而言，如图29所示，设置有：层叠有氧化物半导体膜的晶体管。该晶体管是在栅极绝缘膜15上层叠有氧化物半导体膜83、氧化物半导体膜83上的氧化物半导体膜81以及覆盖该氧化物半导体膜83的侧面及氧化物半导体膜81的侧面和顶面的氧化物半导体膜82的晶体管10k_4；以及在栅极绝缘膜15上层叠有氧化物半导体膜83a、该氧化物半导体膜83a上的氧化物半导体膜81a以及覆盖该氧化物半导体膜83a的侧面及氧化物半导体膜81a的侧面和顶面的氧化物半导体膜84的晶体管10m_4。
虽然图28及图29示出设置有导电膜87的情况，但是本发明的一个方式不局限于此。有时不设置有导电膜87。图12及图13示出此时的例子。
虽然在图1及图2等中，在电极19c、20c、19d、20d等的下方设置有氧化物半导体膜82、氧化物半导体膜84等，但是本发明的一个方式不局限于此。可以在电极19c、20c、19d、20d等的上方设置有氧化物半导体膜82、氧化物半导体膜84等。图14、图15、图16、图17、图18及图19示出此时的例子。图14示出包括在电极19c及20c上设置有单层的氧化物半导体膜82的晶体管10k的液晶显示装置的例子，图15示出包括在电极19c及20c上设置有单层的氧化物半导体膜82的晶体管10n的发光装置的例子。图16示出包括在电极19c及20c上设置有两层的氧化物半导体膜的晶体管10k的液晶显示装置的例子，图17示出包括在电极19c及20c上设置有三层的氧化物半导体膜的晶体管10n的发光装置的例子。图18示出包括在电极19c及20c上设置有两层的氧化物半导体膜的晶体管10k的液晶显示装置的例子，图19示出包括在电极19c及20c上设置有三层的氧化物半导体膜的晶体管10n的发光装置的例子。此外，在图18和图19所示的结构中也可以不设置导电膜87。图20示出在图18中不设置导电膜87的结构，图21示出在图19中不设置导电膜87的结构。
<变形例5>
虽然图1示出沟道蚀刻型晶体管，但是可以适当地使用沟道保护型晶体管。
<变形例6>
虽然图1示出底栅型晶体管，但是如图22A至22C所示，用于像素电路和/或驱动电路的晶体管也可以具有顶栅底接触型结构。图22A是晶体管的俯视图，图22B及22C是晶体管的截面图。参照图22A中的沿着点划线A-B的沟道长度方向上的截面图以及图22A中的沿着点划线C-D的沟道宽度方向上的截面图，对晶体管的结构进行说明。在衬底11上形成基底绝缘膜12，在该基底绝缘膜12上形成电极，并且进行图案化来形成电极19及电极20。在该电极19及电极20上形成氧化物半导体膜80a及氧化物半导体膜80。对氧化物半导体膜80a、氧化物半导体膜80进行图案化，之后形成氧化物半导体膜80b。在该氧化物半导体膜80b上形成栅极绝缘膜15。并且，形成栅电极13，进行图案化。然后，形成保护膜21。在图22B中，在氧化物半导体膜80a及氧化物半导体膜80的形成及图案化之后，形成氧化物半导体膜80b；或者，也可以在形成氧化物半导体膜80a、氧化物半导体膜80、氧化物半导体膜80b之后进行图案化。另外，虽然在图22B中形成三层结构的半导体膜，但是也可以使用两层结构的半导体膜或单层的半导体膜。
<变形例7>
虽然图1示出底栅型晶体管，但是如图23A至23C所示，用于像素电路和/或驱动电路的晶体管也可以具有顶栅顶接触型结构。图23A是晶体管的俯视图，图23B及23C是晶体管的截面图。图23B示出图23A中的沿着点划线A-B的沟道长度方向上的截面图，图23C示出图23A中的沿着点划线C-D的沟道宽度方向上的截面图，并且参照它们对晶体管的结构进行说明。
在衬底11上形成基底绝缘膜12，在该基底绝缘膜12上形成氧化物半导体膜80a及氧化物半导体膜80。对氧化物半导体膜80a及氧化物半导体膜80进行图案化，之后形成氧化物半导体膜80b。在该氧化物半导体膜80b上形成电极，进行图案化来形成电极19及电极20。在该电极19及电极20上形成栅极绝缘膜15。并且，形成栅电极13，进行图案化。然后，形成保护膜21。在图23B中，在氧化物半导体膜80a及氧化物半导体膜80的形成及图案化之后，形成氧化物半导体膜80b；或者，也可以在形成氧化物半导体膜80a、氧化物半导体膜80、氧化物半导体膜80b之后进行图案化。另外，虽然在图23B中形成三层结构的半导体膜，但是也可以使用两层结构的半导体膜或单层的半导体膜。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的结构、方法等适当地组合而使用。
实施方式2
在本实施方式中，对本发明的一个方式的显示装置的结构实例进行说明。
<结构实例>
图6A是本发明的一个方式的显示装置的俯视图。图6B是说明在将液晶元件用于本发明的一个方式的显示装置的像素时可以使用的像素电路的电路图。图6C是说明在将有机EL元件用于本发明的一个方式的显示装置的像素时可以使用的像素电路的电路图。
可以根据上述实施方式形成像素部中的晶体管。另外，该晶体管可以容易地实现n沟道型晶体管，所以将能够使用n沟道型晶体管形成的驱动电路的一部分形成在与像素部的晶体管同一的衬底上。因此，像素部及驱动电路具有实施方式1所示的结构，其结果是，可以提供一种可靠性高的显示装置。另外，可以提供一种能够进行高速工作且具有由于光照射的劣化少且显示质量良好的像素部的显示装置。
图6A示出有源矩阵型显示装置的方框图的例子。在显示装置的衬底900上设置有：像素部901；第一扫描线驱动电路902；第二扫描线驱动电路903；以及信号线驱动电路904。在像素部901中配置有从信号线驱动电路904延伸的多个信号线以及从第一扫描线驱动电路902及第二扫描线驱动电路903延伸的多个扫描线。在扫描线与信号线彼此交叉的区域中以矩阵状设置有分别具有显示元件的像素。显示装置的衬底900通过柔性印刷电路(FPC：flexible printed circuit)等连接部连接到时序控制电路(也称为控制器或控制IC)。
在图6A中，在与像素部901同一衬底900上形成有第一扫描线驱动电路902、第二扫描线驱动电路903以及信号线驱动电路904。由此，设置在外部的驱动电路等的构件的数量减少，从而能够实现成本的降低。另外，如果在衬底900的外部设置驱动电路，就需要使布线延伸，并且布线的连接数量增加。另一方面，通过在衬底900上设置驱动电路，可以减少该布线的连接数，并且可以提高可靠性或成品率。
当像素部及驱动电路具有实施方式1所示的结构时，可以使用场效应迁移率高的晶体管形成第一扫描线驱动电路902、第二扫描线驱动电路903以及信号线驱动电路904。因此，可以在信号线驱动电路904中形成解复用器电路。该解复用器电路是将一个输入信号分配到多个输出的电路，所以通过使用解复用器电路可以减少用于输入信号的输入端子。例如，当一个像素包括红色子像素、绿色子像素及蓝色子像素并且设置有对应于各像素的解复用器电路时，输入信号可以通过解复用器电路被分配而输入到各子像素。其结果是，可以将输入端子的数量减少到1/3。
<液晶显示装置>
图6B示出像素的电路结构的例子。在此，示出可以用于VA液晶显示装置的像素中的像素电路。
可以将该像素电路用于一个像素具有多个像素电极的结构中。各像素电极分别与不同的晶体管连接，并且该晶体管利用不同的栅极信号而驱动。由此，可以独立地控制在多畴结构的像素中的施加到各像素电极的信号。
晶体管916的栅极布线912和晶体管917的栅极布线913彼此分离，以便能够被提供不同的栅极信号。另一方面，晶体管916和917共同使用用作数据线的源电极或漏电极914。作为晶体管916及917可以适当地使用上述实施方式所示的晶体管。由此可以提供可靠性高的液晶显示装置。
对与晶体管916电连接的第一像素电极及与晶体管917电连接的第二像素电极的形状进行说明。第一像素电极和第二像素电极被狭缝彼此分离。第一像素电极具有V字形状，第二像素电极以围绕该第一像素电极的方式设置。
晶体管916的栅电极连接到栅极布线912，而晶体管917的栅电极连接到栅极布线913。当对栅极布线912和栅极布线913施加不同的栅极信号时，可以使晶体管916及晶体管917的工作时序互不相同。其结果是，可以控制液晶取向。
另外，也可以使用电容布线910、用作电介质的栅极绝缘膜以及与第一像素电极或第二像素电极电连接的电容电极形成存储电容器。
多畴结构的像素包括第一液晶元件918和第二液晶元件919。第一液晶元件918包括第一像素电极、对置电极以及它们之间的液晶层。第二液晶元件919包括第二像素电极、对置电极以及它们之间的液晶层。
此外，本发明的像素电路不局限于图6B所示的像素电路。例如，可以对图6B所示的像素追加开关、电阻器、电容器、晶体管、传感器或逻辑电路等。
虽然在此说明VA型液晶显示装置，但是也可以适当地采用如下模式：TN模式；VA模式；轴对称排列微单元(ASM：axially symmetric aligned micro-cell)模式；光学补偿弯曲(OCB：optically compensated birefringence)模式；MVA模式；垂直取向构型(PVA：patterned vertical alignment)模式；IPS模式；FFS模式；或横向弯曲取向(TBA：transverse bend alignment)模式等。注意，本发明不局限于上述例子，可以将各种液晶元件及驱动方式应用于液晶元件及其驱动方式。
可以使用包含呈现蓝相(blue phase)的液晶和手性试剂的液晶组成物形成液晶元件。呈现蓝相的液晶的响应速度快，为1msec或更小，并且其具有光学各向同性，所以不需要取向处理，且视角依赖性小。
<发光装置>
图6C示出像素的电路结构的其他例子。在此，示出使用有机EL元件的显示装置的像素结构。
在有机EL元件中，通过对发光元件施加电压，电子和空穴从一对电极中的一个和另一个注入到包含发光有机化合物的层，由此电流流过。该电子和空穴复合，由此发光有机化合物到达激发态。该发光有机化合物从激发态恢复到基态，据此得到发光。由于具有上述机理，该发光元件被称为电流激发型发光元件。
图6C示出可以应用的像素电路的例子。这里示出在像素中使用n沟道型晶体管的例子。另外，该像素电路可以采用数字时间灰度级驱动。
对可以应用的像素电路的结构及采用数字时间灰度级驱动的像素的工作进行说明。
像素920包括开关晶体管921、驱动晶体管922、发光元件924以及电容器923。开关晶体管921的栅电极与扫描线926连接。开关晶体管921的第一电极(源电极和漏电极中的一个)与信号线925连接。开关晶体管921的第二电极(源电极和漏电极中的另一个)与驱动晶体管922的栅电极连接。驱动晶体管922的栅电极通过电容器923与电源线927连接，驱动晶体管922的第一电极与电源线927连接，并且驱动晶体管922的第二电极与发光元件924的第一电极(像素电极)连接。发光元件924的第二电极相当于共同电极928。共同电极928与形成在与该共同电极928同一的衬底上的共同电位线电连接。
作为开关晶体管921及驱动晶体管922，可以适当地使用上述实施方式所示的晶体管。据此，可以提供可靠性高的有机EL显示装置。
将发光元件924的第二电极(共同电极928)的电位设定为低电源电位。注意，低电源电位低于供应到电源线927的高电源电位。例如，该低电源电位可以为GND、0V等。将高电源电位与低电源电位设定为高于或等于发光元件924的正向阈值电压，并且将这些电位之间的差施加到发光元件924，来将电流供应给发光元件924，以获得发光。发光元件924的正向电压是指获得所希望的亮度时的电压，且至少包括正向阈值电压。
另外，可以使用驱动晶体管922的栅极电容作为电容器923的代替，由此可以省略电容器923。该驱动晶体管922的栅极电容可以形成在半导体膜和栅电极之间。
接着，对输入到驱动晶体管922的信号进行说明。在采用电压输入电压驱动方式的情况下，对驱动晶体管922输入充分将驱动晶体管922开启或关闭的视频信号。为了使驱动晶体管922在线性区域中工作，将比电源线927的电压高的电压施加到驱动晶体管922的栅电极。对信号线925施加电源线电压与驱动晶体管922的阈值电压Vth的总和以上的电压。
在进行模拟灰度级驱动的情况下，对驱动晶体管922的栅电极施加发光元件924的正向电压与驱动晶体管922的阈值电压Vth的总和以上的电压。输入使驱动晶体管922在饱和区域中工作的视频信号，来将电流供应给发光元件924。为了使驱动晶体管922在饱和区域中工作，将电源线927的电位设定为高于驱动晶体管922的栅极电位。当采用模拟视频信号时，可以将与视频信号对应的电流供应给发光元件924，并且可以进行模拟灰度级驱动。
注意，像素电路的结构不局限于图6C所示的像素结构。例如，可以在图6C所示的像素电路中加上开关、电阻器、电容器、传感器、晶体管或逻辑电路等。
在将上述实施方式所示的晶体管用于图6B和6C所示的电路的情况下，源电极(第一电极)电连接到低电位一侧，漏电极(第二电极)电连接到高电位一侧。再者，可以用控制电路等控制第一栅电极(及第三栅电极)的电位，并且可以通过未图示的布线将比供应到源电极的电位低的电位输入到第二栅电极。
本实施方式可以与本说明书所记载的其他实施方式适当地组合。
实施方式3
在本实施方式中，对能够用于包含在实施方式1所说明的半导体装置中的晶体管的氧化物半导体膜的一个方式进行说明。
氧化物半导体膜可以包含以下中的一种或多种：单晶结构的氧化物半导体(以下，称为单晶氧化物半导体)、多晶结构的氧化物半导体(以下，称为多晶氧化物半导体)、微晶结构的氧化物半导体(以下，称为微晶氧化物半导体)以及非晶结构的氧化物半导体(以下，称为非晶氧化物半导体)。此外，氧化物半导体膜也可以使用CAAC-OS膜形成。另外，氧化物半导体膜也可以包含非晶氧化物半导体及具有晶粒的氧化物半导体。下面说明CAAC-OS及微晶氧化物半导体。
首先，对CAAC-OS膜进行说明。可以将CAAC-OS称为具有c轴取向纳米晶(CANC：c-axis aligned nanocrystals)的氧化物半导体。
CAAC-OS膜是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半导体膜之一。
在CAAC-OS的利用透射电子显微镜(TEM：transmission electron microscope)而得到的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，可以观察到多个颗粒。然而，在高分辨率TEM图像中，观察不到颗粒之间的明确的边界，即晶界(grainboundary)。因此，在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。
下面，对利用TEM观察到的CAAC-OS进行说明。图7A示出从大致平行于样品表面的方向进行观察而得到的CAAC-OS的截面的高分辨率TEM图像。利用球面像差校正(sphericalaberration corrector)功能得到高分辨率TEM图像。将利用球面像差校正功能所得到的高分辨率TEM图像特别称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式会社制造的原子分辨率分析型电子显微镜JEM-ARM200F得到Cs校正高分辨率TEM图像。
图7B是图7A中的区域(1)的放大Cs校正高分辨率TEM图像。图7B显示在颗粒中金属原子排列为层状的情况。各金属原子层具有反映了在其上形成CAAC-OS的面(以下，将该面称为形成面)或CAAC-OS的顶面的凸凹的结构，且以平行于CAAC-OS的形成面或顶面的方式排列。
如图7B所示，CAAC-OS具有特有的原子排列。在图7C中以辅助线示出特有的原子排列。图7B和图7C显示颗粒的尺寸为1nm至3nm左右，由颗粒之间的倾斜产生的空隙的尺寸为0.8nm左右。因此，也可以将该颗粒称为纳米晶(nc：nanocrystal)。
在此，根据Cs校正高分辨率TEM图像，将衬底5120上的CAAC-OS的颗粒5100的示意性的配置表示为堆积有砖块或块体的结构(参照图7D)。如图7C中观察到的那样颗粒倾斜的部分相当于图7D所示的区域5161。
图30A示出从大致垂直于样品表面的方向进行观察而得到的CAAC-OS的平面的Cs校正高分辨率TEM图像。图30B、30C和30D分别是图30A中的区域(1)、(2)和(3)的放大Cs校正高分辨率TEM图像。图30B、30C和30D显示在颗粒中金属原子排列为三角形状、四角形状或六角形状。但是，在不同的颗粒之间金属原子的排列没有规律性。
接着，说明利用X射线衍射(XRD：X-ray diffraction)进行分析的CAAC-OS。例如，当利用out-of-plane法(面外法)对包含InGaZnO4结晶的CAAC-OS的结构进行分析时，如图31A所示，在衍射角(2θ)为31°附近出现峰值。该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS中的结晶具有c轴取向性，并且该c轴在大致垂直于CAAC-OS的形成面或顶面的方向上取向。
注意，在利用out-of-plane法的CAAC-OS的结构分析中，除了2θ为31°附近的峰值以外，在2θ为36°附近有可能出现另一峰值。2θ为36°附近的峰值表示CAAC-OS的一部分中包含不具有c轴取向性的结晶。优选的是，在利用out-of-plane法分析的CAAC-OS中，在2θ为31°附近出现峰值而在2θ为36°附近不出现峰值。
另一方面，在利用从大致垂直于c轴的方向使X射线入射到样品的in-plane法(面内法)的CAAC-OS的结构分析中，在2θ为56°附近时出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在CAAC-OS中，当将2θ固定为56°附近并在以样品表面的法线向量为轴(φ轴)旋转样品的状态下进行分析(φ扫描)时，如图31B所示的那样，观察不到明确的峰值。反之，在InGaZnO4的单晶氧化物半导体中，当将2θ固定为56°附近进行φ扫描时，如图31C所示的那样，观察到来源于相等于(110)面的结晶面的六个峰值。因此，利用XRD的结构分析显示CAAC-OS中的a轴和b轴的方向不同。
接着，说明利用电子衍射进行分析的CAAC-OS。例如，当对包含InGaZnO4结晶的CAAC-OS在平行于样品表面的方向上入射束径为300nm的电子线时，可能会获得图32A所示的衍射图案(也称为选区透射电子衍射图案)。在该衍射图案中包含起因于InGaZnO4结晶的(009)面的斑点(spot)。因此，该电子衍射还显示CAAC-OS所包含的颗粒具有c轴取向性，并且该c轴在大致垂直于CAAC-OS的形成面或顶面的方向取向。另一方面，图32B示出对相同的样品在垂直于样品表面的方向上入射束径为300nm的电子线而得到的衍射图案。如图32B所示，得到环状的衍射图案。因此，该电子衍射还显示CAAC-OS所包含的颗粒的a轴和b轴不具有取向性。可以认为图32B中的第一环起因于InGaZnO4结晶的(010)面和(100)面等。并且，可以认为图32B中的第二环起因于(110)面等。
另外，CAAC-OS是缺陷态密度低的氧化物半导体。氧化物半导体的缺陷例如是起因于杂质的缺陷以及氧缺损。因此，可以将CAAC-OS看作杂质浓度低的氧化物半导体或者氧缺损少的氧化物半导体。
包含于氧化物半导体中的杂质有时成为载流子陷阱或载流子发生源。另外，氧化物半导体中的氧缺损成为载流子陷阱或者在其俘获氢时成为载流子发生源。
此外，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅或过渡金属元素。例如，与氧的键合力比氧化物半导体所包含的金属元素强的元素(具体而言，硅等)夺取氧化物半导体中的氧，因此导致氧化物半导体的原子排列的杂乱以及结晶性的下降。铁或镍等重金属、氩、二氧化碳等具有较大的原子半径(或分子半径)，因此打乱氧化物半导体的原子排列且降低结晶性。
缺陷态密度低(氧缺损少)的氧化物半导体可以具有低载流子密度。将这样的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。CAAC-OS具有低杂质浓度和低缺陷态密度。也就是说，CAAC-OS容易成为高纯度本征或实质上高纯度本征的氧化物半导体。因此，包括CAAC-OS的晶体管很少具有负阈值电压特性(很少成为常开启型)。高纯度本征或实质上高纯度本征的氧化物半导体的载流子陷阱很少。被氧化物半导体中的载流子陷阱俘获的电荷到被释放需要很长时间。该被俘获的电荷有可能像固定电荷那样动作。因此，包括杂质浓度高且缺陷态密度高的氧化物半导体的晶体管有时具有不稳定的电特性。但是，包括CAAC-OS的晶体管的电特性变动小且其可靠性高。
由于CAAC-OS的缺陷态密度低，所以因光照射等而生成的载流子很少被缺陷能级俘获。因此，在使用CAAC-OS的晶体管中，起因于可见光或紫外光的照射的电特性变动小。
接着，说明微晶氧化物半导体膜。
该微晶氧化物半导体在高分辨率TEM图像中具有观察到结晶部的区域和观察不到明确的结晶部的区域。在很多情况下，微晶氧化物半导体所包含的结晶部的尺寸大于或等于1nm且小于或等于100nm或者大于或等于1nm且小于或等于10nm。将包含其尺寸为大于或等于1nm且小于或等于10nm或者大于或等于1nm且小于或等于3nm的微晶的纳米晶(nc：nanocrystal)的氧化物半导体特别称为nc-OS(nanocrystalline oxide semiconductor：纳米晶氧化物半导体)。例如，在nc-OS的高分辨率TEM图像中，有时观察不到明确的晶界。注意，纳米晶的来源有可能与CAAC-OS中的颗粒相同。因此，在下面的说明中有时将nc-OS的结晶部称为颗粒。
在nc-OS中，微小的区域(例如，大于或等于1nm且小于或等于10nm的区域，特别是，大于或等于1nm且小于或等于3nm的区域)具有周期性的原子排列。在nc-OS中的不同颗粒之间没有结晶取向的规律性。因此，膜整体的取向不一致。所以，根据分析方法有时不能将nc-OS与非晶氧化物半导体区别。例如，当通过利用其直径比颗粒大的X射线的XRD装置的out-of-plane法对nc-OS进行结构分析时，不显出表示结晶面的峰值。另外，当使用其束径比颗粒大(例如，50nm或更大)的电子射线对nc-OS进行电子衍射(该电子衍射也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，当照射其束径近于或小于颗粒尺寸的电子射线时，斑点显示在nc-OS的纳米束电子衍射图案中。另外，在nc-OS的纳米束电子衍射图案中，有时显出圆圈(环状)的亮度高的区域。而且，在nc-OS的纳米束电子衍射图案中，有时多个斑点显示在环状区域内。
由于如上所述在颗粒(纳米晶)之间没有结晶取向的规律性，所以也可以将nc-OS称为包含无规取向纳米晶(RANC：random aligned nanocrystals)的氧化物半导体或包含无取向纳米晶(NANC：non-aligned nanocrystals)的氧化物半导体。
nc-OS是其规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS容易具有比非晶氧化物半导体低的缺陷态密度。注意，在nc-OS中的不同颗粒之间没有晶体取向的规律性。所以，nc-OS具有比CAAC-OS高的缺陷态密度。
接着，说明非晶氧化物半导体。
非晶氧化物半导体是具有没有规律性的原子排列且不具有结晶部的氧化物半导体，其一个例子是处于如石英那样的无定形状态的氧化物半导体。
在非晶氧化物半导体的高分辨率TEM图像中，无法发现结晶部。
当使用XRD装置通过out-of-plane法对非晶氧化物半导体进行结构分析时，检测不到表示结晶面的峰值。当对非晶氧化物半导体进行电子衍射时，观察到光晕图案。此外，当对非晶氧化物半导体进行纳米束电子衍射时，观察不到斑点而只观察到光晕图案。
关于非晶结构有各种见解。例如，将原子排列完全没有规律性的结构称为完全的非晶结构(completely amorphous structure)。另一方面，将到最接近原子间距或到第二接近原子间距具有规律性并且不是长程有序的结构称为非晶结构。因此，根据最严格的定义，即使在原子排列中存在有可忽略程度的规律性，该氧化物半导体也不能被称为非晶氧化物半导体。至少不能将长程有序的氧化物半导体称为非晶氧化物半导体。因此，由于结晶部的存在，例如不能将CAAC-OS和nc-OS称为非晶氧化物半导体或完全的非晶氧化物半导体。
注意，氧化物半导体有时具有nc-OS与非晶氧化物半导体之间的中间结构。将具有这样的结构的氧化物半导体特别称为amorphous-like(类非晶)氧化物半导体(a-like OS：amorphous-like oxide semiconductor)。
在a-like OS的高分辨率TEM图像中，有时观察到空洞(void)。另外，在高分辨率TEM图像中，有明确地观察到结晶部的区域和观察不到结晶部的区域。
由于a-like OS包含空洞，所以为不稳定的结构。为了证明与CAAC-OS及nc-OS相比a-like OS具有不稳定的结构，下面示出由电子照射导致的结构变化。
作为进行电子照射的样品，准备a-like OS(样品A)、nc-OS(样品B)和CAAC-OS(样品C)。这些样品都是In-Ga-Zn氧化物。
首先，取得各样品的高分辨率截面TEM图像。该高分辨率截面TEM图像表明这些样品都具有结晶部。
注意，将哪个部分视为结晶部是由如下方式决定的。已知InGaZnO4结晶的单位晶格具有包括三个In-O层和六个Ga-Zn-O层的9个层在c轴方向上层叠的结构。这些彼此靠近的层之间的间隔与(009)面上的晶格间隔(也称为d值)相等。通过结晶结构分析求出其值为0.29nm。由此，可以将晶格条纹之间的晶格间隔大于或等于0.28nm且小于或等于0.30nm的部分视为InGaZnO4结晶部。每个晶格条纹对应于InGaZnO4结晶的a-b面。
图33示出各样品的结晶部(22地点至45地点)的平均尺寸的变动。注意，结晶部的尺寸对应于上述晶格条纹的长度。图33表明a-likeOS中的结晶部的尺寸随着电子的累积照射量的增加而变大。具体而言，如图33中的(1)所示，在TEM观察的开始时其尺寸为1.2nm左右的结晶部(也称为初始晶核)在累积照射量为4.2×108e-/nm2时生长到2.6nm左右的尺寸。另一方面，nc-OS和CAAC-OS中的结晶部尺寸在开始电子照射时到电子的累积照射量为4.2×108e-/nm2时的范围内几乎没有变化。具体而言，如图33中的(2)及(3)所示，无论累积电子照射量如何，nc-OS及CAAC-OS的平均结晶部尺寸都分别为1.4nm左右及2.1nm左右。
如此，由于电子照射引起a-like OS中的结晶部的生长。另一方面，在nc-OS和CAAC-OS中，电子照射几乎没有引起结晶部的生长。由此，a-like OS与nc-OS及CAAC-OS相比具有不稳定的结构。
由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体地，a-like OS的密度为具有相同组成的单晶氧化物半导体的高于或等于78.6％且低于92.3％。nc-OS及CAAC-OS的密度为具有相同组成的单晶氧化物半导体的高于或等于92.3％且低于100％。注意，难以形成其密度比单晶氧化物半导体的密度的78％低的氧化物半导体。
例如，在原子数比为In:Ga:Zn＝1:1:1的氧化物半导体中，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，在原子数比为In:Ga:Zn＝1:1:1的氧化物半导体中，a-like OS的密度高于或等于5.0g/cm3且低于5.9g/cm3。例如，在原子数比为In:Ga:Zn＝1:1:1的氧化物半导体中，nc-OS和CAAC-OS的密度高于或等于5.9g/cm3且低于6.3g/cm3。
注意，有可能在单晶中不存在一定组成的氧化物半导体。此时，以任意的比例组合组成不同的单晶氧化物半导体，来可以算出相当于所希望的组成的单晶氧化物半导体的密度。根据组成不同的单晶氧化物半导体的组合比例使用加权平均计算出所希望的组成的单晶氧化物半导体的密度。注意，优选使用尽可能少种类的单晶氧化物半导体来计算密度。
如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化物半导体例如可以是包括非晶氧化物半导体、a-like OS、微晶氧化物半导体和CAAC-OS中的两种或更多种的叠层。
在氧化物半导体膜具有多种结构的情况下，有时可以利用纳米束电子衍射对该结构进行分析。
图8C示出一种透射电子衍射测量装置，包括：电子枪室310；电子枪室310下的光学系统312；光学系统312下的样品室314；样品室314下的光学系统316；光学系统316下的观察室320；设置在观察室320中的拍摄装置318；以及观察室320下的胶片室322。以朝向观察室320的内部的方式设置拍摄装置318。另外，也可以不设置有胶片室322。
图8D示出图8C所示的透射电子衍射测量装置的内部结构。在透射电子衍射测量装置中，将从设置在电子枪室310中的电子枪发射的电子通过光学系统312照射到配置在样品室314中的物质328。穿过物质328的电子通过光学系统316入射到设置在观察室320中的荧光板332。在荧光板332上，呈现对应于所入射的电子的强度的图案，由此可以测量透射电子衍射图案。
拍摄装置318被设置为朝向荧光板332，并可以拍摄呈现于荧光板332的图案。穿过拍摄装置318的透镜的中心及荧光板332的中心的直线与荧光板332的顶面所形成的角度例如为15°或更大且80°或更小，30°或更大且75°或更小或者45°或更大且70°或更小。该角度越小，由拍摄装置318拍摄的透射电子衍射图案的歪曲越大。注意，如果预先知道该角度，则能够校正所得到的透射电子衍射图案的歪曲。另外，有时也可以将拍摄装置318设置在胶片室322中。例如，也可以以与电子324的入射方向相对的方式将拍摄装置318设置在胶片室322中。在此情况下，可以从荧光板332的背面拍摄歪曲少的透射电子衍射图案。
样品室314设置有用来固定作为样品的物质328的支架。该支架使穿过物质328的电子透过。支架也可以例如具有在X轴、Y轴、Z轴方向上移动物质328的功能。该支架的移动功能可以具有例如在1nm至10nm、5nm至50nm、10nm至100nm、50nm至500nm、100nm至1μm范围内移动物质的精确度。该范围优选被决定为对物质328的结构而言最适合的范围。
然后，说明使用上述透射电子衍射测量装置测量物质的透射电子衍射图案的方法。
例如，如图8D所示，通过在物质中改变作为纳米束的电子324的照射位置(进行扫描)，可以观察物质结构的变化。此时，当物质328是CAAC-OS膜时，观察到图8A所示的衍射图案。当物质328是nc-OS膜时，观察到图8B所示的衍射图案。
即使物质328是CAAC-OS膜，也有时部分地观察到与nc-OS膜等同样的衍射图案。因此，有时可以利用在一定范围中观察到CAAC-OS膜的衍射图案的区域的比例(也称为CAAC比率)而判断CAAC-OS膜是否是优良的。在优质的CAAC-OS膜的情况下，例如，该CAAC比率高于或等于50％，优选高于或等于80％，更优选高于或等于90％，进一步优选高于或等于95％。另外，将观察到与CAAC-OS膜不同的衍射图案的区域的比例称为非CAAC比率。
例如，对包括刚成膜之后(表示为“刚溅射之后”(as-sputtered))的CAAC-OS膜的样品的顶面以及包括在包含氧的气氛中以450℃进行加热处理之后的CAAC-OS膜的样品的顶面进行扫描，来得到透射电子衍射图案。在此，以5nm/秒钟的速率扫描60秒钟对衍射图案进行观察，且每隔0.5秒钟将观察到的衍射图案转换为静态图像，来得到上述CAAC比率。注意，作为电子线，使用束径为1nm的纳米束。对六个样品进行上述测量。利用六个样品的平均值来算出CAAC比率。
图9A示出各样品的CAAC比率。刚成膜之后的CAAC-OS膜的CAAC比率为75.7％(非CAAC比率为24.3％)。进行450℃的加热处理之后的CAAC-OS膜的CAAC比率为85.3％(非CAAC比率为14.7％)。上述结果表示450℃的加热处理之后的CAAC比率高于刚成膜之后的CAAC比率。也就是说，高温(例如高于或等于400℃)的加热处理降低非CAAC比率(提高CAAC比率)。此外，上述结果还表示即使加热处理的温度低于500℃，CAAC-OS膜也可以具有高CAAC比率。
在此，与CAAC-OS膜不同的衍射图案的大部分是与nc-OS膜同样的衍射图案。此外，在测量区域中不能观察到非晶氧化物半导体膜。由此，上述结果表示具有与nc-OS膜同样的结构的区域通过加热处理受到邻接区域的结构的影响而重新排列，据此该区域成为CAAC。
图9B及9C分别是刚成膜之后的CAAC-OS膜的平面TEM图像及450℃的加热处理之后的CAAC-OS膜的平面TEM图像。图9B与图9C之间的比较表示450℃的加热处理之后的CAAC-OS膜具有更均匀的膜性质。也就是说，高温的加热处理提高CAAC-OS膜的膜性质。
通过利用这种测量方法，有时可以对具有多种结构的氧化物半导体膜的结构进行分析。
本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的结构、方法等适当地组合而使用。
实施方式4
在本实施方式中，说明可以使用本发明的一个方式的半导体装置而形成的显示模块及电子设备。
在图10所示的显示模块8000中，在上盖8001与下盖8002之间设置有连接于FPC8003的触摸面板8004、连接于FPC 8005的显示装置单元8006、背光单元8007、框架8009、印刷电路板8010和电池8011。注意，有时没有设置背光单元8007、电池8011、触摸面板8004等。
本发明的一个方式的半导体装置例如可以用于显示装置单元8006。
根据触摸面板8004和显示装置单元8006的尺寸可以适当地改变上盖8001和下盖8002的形状和尺寸。
触摸面板8004可以为电阻式触摸面板或电容式触摸面板，且可以被形成为与显示装置单元8006重叠。显示装置单元8006的对置衬底(密封衬底)能够具有触摸面板功能。光传感器可以被设置于显示装置单元8006的每个像素内，以形成光学式触摸面板。触摸传感器用电极可以被设置于显示装置单元8006的每个像素内，以形成电容式触摸面板。
背光单元8007包括光源8008。可以将光源8008设置于背光单元8007的端部，并且可以使用光扩散板。
框架8009保护显示装置单元8006且被用作阻挡由印刷电路板8010的操作而产生的电磁波的电磁屏蔽。框架8009还可以被用作散热板。
印刷电路板8010设置有电源电路以及用来输出视频信号和时钟信号的信号处理电路。作为对电源电路供应功率的电源，可以使用外部商用电源或者使用另行提供的电池8011的电源。在使用商用电源的情况下，可以省略电池8011。
显示模块8000还可以设置有偏振片、相位差板、棱镜片等部件。
图11A至11D是包括本发明的一个方式的半导体装置的电子设备的外观图。
电子设备的例子是电视装置(也称为电视或电视接收机)、计算机等的显示器、数码相机或数码摄像机等影像拍摄装置、数码相框、移动电话机(也称为移动电话或移动电话装置)、便携式游戏机、便携式信息终端、声音再现装置、弹珠机(pachinko machine)等大型游戏机等。
图11A示出便携式信息终端，该便携式信息终端包括主体1001、框体1002、显示部1003a和1003b等。显示部1003b是触控面板。通过触摸显示在显示部1003b上的键盘按钮1004，可以操作屏幕，并且可以输入文字。当然，显示部1003a也可以是触控面板。将上述实施方式所示的晶体管用作开关元件来制造液晶显示装置或有机发光面板，并将其用于显示部1003a或1003b，由此可以提供可靠性高的便携式信息终端。
图11A所示的便携式信息终端可以具有如下功能：在显示部上显示各种数据(例如，静止图像、动态图像、文字图像)；将日历、日期及时刻等显示在显示部上；操作或编辑显示在显示部上的数据；利用各种软件(程序)控制处理；等等。另外，可以将外部连接端子(耳机端子、USB端子等)、记录介质插入部等设置在框体的背面或侧面上。
图11A所示的便携式信息终端可以以无线方式发送且接收数据。通过无线通讯，可以从电子书服务器购买且下载所希望的书籍数据等。
图11B示出便携式音乐播放机，该便携式音乐播放机在主体1021中包括显示部1023、用来将该便携式音乐播放机戴在耳朵上的固定部1022、扬声器、操作按钮1024以及外部储存槽1025等。将上述实施方式所示的晶体管用作开关元件来制造液晶显示装置或有机发光面板，并将其用于显示部1023，由此可以提供可靠性高的便携式音乐播放机。
另外，当图11B所示的便携式音乐播放机具有天线、麦克风功能或无线通讯功能且与移动电话一起使用时，使用者可以在开车等的同时进行无线免提通话。
图11C示出移动电话，该移动电话包括框体1030及框体1031这两个框体。框体1031包括显示装置1032、扬声器1033、麦克风1034、指向装置1036、照相机用透镜1037、外部连接端子1038等。框体1030设置有使移动电话充电的太阳能电池1040、外部储存槽1041等。另外，天线内置于框体1031内。将上述实施方式所示的晶体管用于显示装置1032，由此可以提供可靠性高的移动电话。
另外，显示装置1032包括触控面板。在图11C中用虚线示出作为映像被显示出来的多个操作键1035。另外，还包括用来将从太阳能电池1040输出的电压上升到各电路所需的电压的升压电路。
在显示装置1032中，根据使用模式适当地改变显示方向。另外，该移动电话在与显示装置1032同一的面上设置有照相机用透镜1037，所以可以用作可视电话。扬声器1033及麦克风1034不局限于用来进行音频通话，还可以用来可视通话、录音、再生等。再者，如图11C那样的展开状态的框体1030和1031通过滑动可以变成为彼此重叠的状态。所以，可以减小移动电话的尺寸，据此可以实现适合于携带的移动电话。
外部连接端子1038可以与AC适配器及各种电缆如USB电缆等连接，由此可以进行充电及与个人计算机等的数据通讯。另外，通过将记录介质插入外部储存槽1041，可以保存且移动大量数据。
另外，除了上述功能之外，还可以提供红外线通信功能、电视接收功能等。
图11D示出电视装置的例子。在电视装置1050中，框体1051组装有显示部1053。在显示部1053上可以显示图像。此外，CPU内置于支撑框体1051的支架1055中。将上述实施方式所示的晶体管用于显示部1053及CPU，由此可以提供可靠性高的电视装置1050。
通过利用框体1051的操作开关或另行提供的遥控操作机可以操作电视装置1050。此外，该遥控操作机可以设置有显示从该遥控操作机输出的数据的显示部。
另外，电视装置1050设置有接收机及调制解调器等。通过利用接收机，可以接收一般的电视广播。再者，当电视装置通过调制解调器连接于有线或无线方式的通信网络时，可以进行单向(从发送者到接收者)或双向(发送者和接收者之间或接收者之间)信息通讯。
另外，电视装置1050设置有外部连接端子1054、记录媒体再现录像部1052以及外部储存槽。外部连接端子1054可以与各种电缆如USB电缆等连接，可以进行与个人计算机等的数据通讯。盘状记录媒体插入记录媒体再现录像部1052中，并且可以进行对储存在记录媒体中的数据的读出以及对记录媒体的写入。另外，可以在显示部1053上显示作为数据存储在插入于外部储存槽的外部存储器1056中的图像或影像等。
另外，在上述实施方式所示的晶体管的关态泄漏电流极小的情况下，当将该晶体管用于外部存储器1056或CPU时，电视装置1050可以具有高可靠性及充分降低的功耗。
本实施方式可以与本说明书所记载的其他实施方式适当地组合。
实施方式5
在本实施方式中，作为半导体装置的例子，参照图34、图35、图36A至36C、图37A和37B以及图38A和38B对液晶显示装置及发光装置进行说明。在本实施方式中，在液晶显示装置或发光装置中使用包括个数不同的氧化物半导体膜的第一晶体管和第二晶体管。第一晶体管和第二晶体管包括其结构不同的氧化物半导体膜。
<显示装置的结构>
首先，对液晶显示装置进行说明。
图34是液晶显示装置的截面图，形成在驱动电路部中的晶体管显示在截面A-B中，而形成在像素部中的晶体管显示在截面C-D中。
图34中的截面A-B所示的晶体管10kb包括：衬底11上的栅电极13c；衬底11及栅电极13c上的栅极绝缘膜15；隔着栅极绝缘膜15与栅电极13c重叠的第一氧化物半导体膜81；覆盖第一氧化物半导体膜81的第二氧化物半导体膜82；以及与第二氧化物半导体膜82接触的一对电极19c、20c。在栅极绝缘膜15、第二氧化物半导体膜82及一对电极19c、20c上形成有保护膜21。导电膜87也可以设置在保护膜21上。
保护膜21包括氧化物绝缘膜23、以高于化学计量组成的氧的比率包含氧的氧化物绝缘膜25、以及氮化物绝缘膜27。
图34的截面C-D所示的晶体管10m包括：衬底11上的栅电极13d；衬底11及栅电极13d上的栅极绝缘膜15；隔着栅极绝缘膜15与栅电极13d重叠的氧化物半导体膜84；以及与氧化物半导体膜84接触的一对电极19d、20d。在栅极绝缘膜15、氧化物半导体膜84及一对电极19d、20d上形成有保护膜21。有机绝缘膜88也可以设置在保护膜21上。图34的截面C-D所示的晶体管10m与图1的截面C-D所示的晶体管10m相同。
在本实施方式所示的液晶显示装置中，驱动电路部的晶体管和像素部的晶体管包括其结构不同的氧化物半导体膜。
第一氧化物半导体膜81和第二氧化物半导体膜82具有不同的组成，并且，第二氧化物半导体膜82和氧化物半导体膜84具有相同的组成。换言之，第一氧化物半导体膜81在与第二氧化物半导体膜82及氧化物半导体膜84不同的工序中形成。并且，第二氧化物半导体膜82与氧化物半导体膜84在相同的工序中形成。
在晶体管10kb所包括的第一氧化物半导体膜81中形成沟道区。因此，第一氧化物半导体膜81的厚度大于第二氧化物半导体膜82的厚度。
第一氧化物半导体膜81的厚度大于或等于3nm且小于或等于200nm，优选大于或等于3nm且小于或等于100nm，更优选大于或等于30nm且小于或等于50nm。第二氧化物半导体膜82及氧化物半导体膜84的厚度小于第一氧化物半导体膜81的厚度，其大于或等于3nm且小于或等于100nm，优选大于或等于10nm且小于或等于100nm，更优选大于或等于30nm且小于或等于50nm。
第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84使用至少包含In的金属氧化物形成，典型地是，可以使用In-Ga氧化物、In-M-Zn氧化物(M为Al、Ga、Y、Zr、La、Ce或Nd)等。
在第一氧化物半导体膜81中，In原子的比率高于Zn或M(M为Al、Ga、Y、Zr、La、Ce或Nd)原子的比率。在第一氧化物半导体膜81包含In-M-Zn氧化物(M为Al、Ga、Y、Zr、La、Ce或Nd)，并且使用金属元素的原子数比为In：M：Zn＝x3：y3：z3的靶材来形成第一氧化物半导体膜81的情况下，x3/y3优选大于1且小于或等于6。靶材中的金属元素的原子数比的典型例子是In：M：Zn＝2：1：1.5、In：M：Zn＝2：1：2.3、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝3：1：3、In：M：Zn＝3：1：4。
在第二氧化物半导体膜82及氧化物半导体膜84中，In原子的比率低于或等于Zn或M(M为Al、Ga、Y、Zr、La、Ce或Nd)原子的比率。在第二氧化物半导体膜82及氧化物半导体膜84包含In-M-Zn氧化物(M为Al、Ga、Y、Zr、La、Ce或Nd)并且使用金属元素的原子数比为In：M：Zn＝x4：y4：z4的靶材来形成第二氧化物半导体膜82及氧化物半导体膜84的情况下，x4/y4优选大于或等于1/6且小于或等于1，z4/y4优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。当z4/y4大于或等于1且小于或等于6时，作为第二氧化物半导体膜82及氧化物半导体膜84容易形成CAAC-OS膜。靶材中的金属元素的原子数比的典型例子是In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2、In：M：Zn＝1：3：2、In：M：Zn＝1：3：4、In：M：Zn＝1：3：6、In：M：Zn＝1：3：8、In：M：Zn＝1：4：4、In：M：Zn＝1：4：5、In：M：Zn＝1：4：6、In：M：Zn＝1：4：7、In：M：Zn＝1：4：8、In：M：Zn＝1：5：5、In：M：Zn＝1：5：6、In：M：Zn＝1：5：7、In：M：Zn＝1：5：8、In：M：Zn＝1：6：8。
具有用作第一氧化物半导体膜81的In原子的比率高于Zn或M(M为Al、Ga、Y、Zr、La、Ce或Nd)原子的比率的氧化物半导体膜的晶体管具有高场效应迁移率。典型地是，上述晶体管具有大于10cm2/Vs且小于60cm2/Vs，优选为大于或等于15cm2/Vs且小于50cm2/Vs的场效应迁移率。然而，该晶体管的关态电流因光照射而增大。因此，在被遮光的区域诸如驱动电路部中设置具有In原子的比率高于Zn或M(M为Al、Ga、Y、Zr、La、Ce或Nd)原子的比率的氧化物半导体膜的晶体管，由此，该晶体管具有高场效应迁移率及低关态电流。其结果是，可以形成能够进行高速工作的驱动电路部。
具有用作第二氧化物半导体膜82及氧化物半导体膜84的In原子的比率低于或等于Zn或M(M为Al、Ga、Y、Zr、La、Ce或Nd)原子的比率的氧化物半导体膜的晶体管的因光照射而导致的关态电流的增大量少。因此，在像素部中设置具有In原子的比率低于或等于Zn或M(M为Al、Ga、Y、Zr、La、Ce或Nd)原子的比率的氧化物半导体膜的晶体管，由此，可以形成不易因光照射而劣化且提供高显示质量的像素部。具有该氧化物半导体膜的晶体管具有大于或等于3cm2/Vs且小于或等于10cm2/Vs的场效应迁移率。
另外，驱动电路部的晶体管10kb包括隔着保护膜21覆盖第一氧化物半导体膜81的导电膜87。可以将导电膜87的电位设定为接地电位或任意的电位。此外，导电膜87可以与栅电极13c连接，此时晶体管可以具有高场效应迁移率及大通态电流。
在本实施方式所示的液晶显示装置中，驱动电路部的晶体管和像素部的晶体管也可以具有不同的沟道长度。
典型地是，包括在驱动电路部中的晶体管10kb的沟道长度小于2.5μm，优选大于或等于1.45μm且小于或等于2.2μm。包括在像素部中的晶体管10m的沟道长度大于或等于2.5μm，优选大于或等于2.5μm且小于或等于20μm。
当将包括在驱动电路部中的晶体管10kb的沟道长度设定为小于2.5μm，优选设定为大于或等于1.45μm且小于或等于2.2μm时，可以进一步提高场效应迁移率，而可以增大通态电流。其结果是，可以形成能够进行高速工作的驱动电路部。
其一部分被用作晶体管的沟道区的第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84的能隙为2eV或更大，优选为2.5eV或更大，更优选为3eV或更大。通过使用这样能隙宽的氧化物半导体，可以降低晶体管10kb和10m的关态电流。
将载流子密度较低的氧化物半导体膜用于第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84。例如，将载流子密度为1×1017/cm3或更小，优选为1×1015/cm3或更小，更优选为1×1013/cm3或更小，进一步优选为1×1011/cm3或更小的氧化物半导体膜用于第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84。
注意，不局限于上述组成及材料，可以根据所希望的晶体管的半导体特性及电特性(例如，场效应迁移率及阈值电压)来使用具有适当的组成的材料。另外，为了得到所希望的晶体管的半导体特性，优选适当地设定第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84的载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子数比、原子间距离、密度等。
将杂质浓度低且缺陷态密度低的氧化物半导体膜用于第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84，此时晶体管可以具有更优良的电特性。这里，将杂质浓度低且缺陷态密度低(氧缺陷的数量少)的状态称为“高纯度本征”或“实质上高纯度本征”。高纯度本征或实质上高纯度本征的氧化物半导体的载流子发生源很少，所以该氧化物半导体有可能具有低载流子密度。因此，在该氧化物半导体膜中形成沟道区域的晶体管很少具有负阈值电压的电特性(很少为常开启特性)。高纯度本征或实质上高纯度本征的氧化物半导体膜具有很低的缺陷态密度，所以有可能具有很低的陷阱态密度。另外，高纯度本征或实质上高纯度本征的氧化物半导体膜的关态电流显著低，即使元件的沟道宽度为1×106μm、沟道长度(L)为10μm，当源电极与漏电极间的电压(漏极电压)在1V至10V的范围时，关态电流也可以低于或等于半导体参数分析仪的测定极限，即低于或等于1×10-13A。因此，在该氧化物半导体膜中形成沟道区域的晶体管具有变动小的电特性及高可靠性。作为杂质的例子，有氢、氮、碱金属及碱土金属。
包含在氧化物半导体膜中的氢与键合于金属原子的氧起反应生成水，并且在氧脱离的晶格(或氧脱离的部分)中产生氧缺陷。由于氢进入该氧缺陷中，有时会生成作为载流子的电子。另外，有时氢的一部分与键合于金属原子的氧键合，而生成作为载流子的电子。因此，包括含有氢的氧化物半导体的晶体管容易具有常开启特性。
因此，优选的是，在第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84中除了氧缺陷之外还尽量减少氢。具体而言，在第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84中，将通过二次离子质谱分析法(SIMS)测量的氢浓度设定为低于或等于5×1019atoms/cm3，优选低于或等于1×1019atoms/cm3，更优选低于或等于5×1018atoms/cm3，进一步优选低于或等于1×1018atoms/cm3，更进一步优选低于或等于5×1017atoms/cm3，还进一步优选低于或等于1×1016atoms/cm3。
当第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84包含属于第14族的元素中之一的硅或碳时，在第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84中氧缺陷增加，并且第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84成为n型膜。因此，将第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84中的利用SIMS得到的硅或碳的浓度设定为低于或等于2×1018atoms/cm3，优选低于或等于2×1017atoms/cm3。
另外，通过SIMS得到的第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84的碱金属或碱土金属的浓度低于或等于1×1018atoms/cm3，优选低于或等于2×1016atoms/cm3。碱金属和碱土金属当与氧化物半导体键合时有可能生成载流子，此时晶体管的关态电流有可能增大。由此，优选降低第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84的碱金属或碱土金属的浓度。
另外，当第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84含有氮时，该第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84产生作为载流子的电子并且载流子密度增加而容易成为n型膜。包括含有氮的氧化物半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少氧化物半导体膜中的氮；例如，优选将通过SIMS测量的氮浓度设定为低于或等于5×1018atoms/cm3。
接着，参照图35对发光装置的结构进行说明。
图35是发光装置的截面图；形成在驱动电路部中的晶体管10nb显示在截面A-B中，而形成在像素部中的晶体管10m显示在截面C-D中。图35中的截面C-D所示的晶体管10m与图2中的截面C-D所示的晶体管10m相同，并且将相同的附图标记用于相同的部分。
图35中的截面A-B所示的晶体管10nb在栅极绝缘膜15与第一氧化物半导体膜81之间具有第三氧化物半导体膜83。作为其他结构，可以适当地使用与图34所示的晶体管10kb同样的结构。另外，也可以适当地使用图34所示的晶体管10kb代替晶体管10nb。
在晶体管10nb中，在第一氧化物半导体膜81中形成沟道区。因此，第一氧化物半导体膜81的厚度大于第二氧化物半导体膜82及第三氧化物半导体膜83的厚度。
在第三氧化物半导体膜83中，In原子的比率低于Zn或M(M为Al、Ga、Y、Zr、La、Ce或Nd)原子的比率。在第三氧化物半导体膜83包含In-M-Zn氧化物(M为Al、Ga、Y、Zr、La、Ce或Nd)，并且使用金属元素的原子数比为In：M：Zn＝x5：y5：z5的靶材来形成第三氧化物半导体膜83的情况下，x5/y5优选大于或等于1/6且小于1，并且，z5/y5优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。当z5/y5大于或等于1且小于或等于6时，作为第三氧化物半导体膜83容易形成CAAC-OS膜。靶材中的金属元素的原子数比的典型例子是In：M：Zn＝1：3：2、In：M：Zn＝1：3：4、In：M：Zn＝1：3：6、In：M：Zn＝1：3：8、In：M：Zn＝1：4：4、In：M：Zn＝1：4：5、In：M：Zn＝1：4：6、In：M：Zn＝1：4：7、In：M：Zn＝1：4：8、In：M：Zn＝1：5：5、In：M：Zn＝1：5：6、In：M：Zn＝1：5：7、In：M：Zn＝1：5：8、In：M：Zn＝1：6：8。
第三氧化物半导体膜83的厚度小于第一氧化物半导体膜81的厚度，其大于或等于2nm且小于或等于100nm，优选大于或等于2nm且小于或等于50nm，更优选大于或等于3nm且小于或等于15nm。由于该第三氧化物半导体膜83设置在栅极绝缘膜15与第一氧化物半导体膜81之间，所以可以降低晶体管10nb的阈值电压的变动。
<显示装置的制造方法>
对显示装置所包括的晶体管的制造方法进行说明。在此，使用图35所示的发光装置作为显示装置的例子，参照图36A至36C、图37A和37B以及图38A和38B对晶体管10m及晶体管10nb的制造方法进行说明。
包括在晶体管10m及10nb中的膜(即，绝缘膜、氧化物半导体膜、金属氧化物膜、导电膜等)可以通过溅射法、化学气相沉积(CVD)法、真空蒸镀法、脉冲激光沉积(PLD)法形成。或者，可以利用涂敷法或印刷法。虽然溅射法及等离子体增强化学气相沉积(PECVD)法是成膜方法的典型例子，但也可以使用热CVD法。作为热CVD法，例如可以使用有机金属化学沉积(MOCVD)法或原子层沉积(ALD)法。
如图36A所示，在衬底11上形成栅电极13c和13d、栅极绝缘膜15。接着，在截面A-B中，在栅极绝缘膜15上形成第三氧化物半导体膜83及第一氧化物半导体膜81。
在上述实施方式1中示出了栅电极13c、13d的形成方法及栅极绝缘膜15的形成方法，所以在此不说明。
在此，作为栅极绝缘膜15通过等离子体CVD法形成氧氮化硅膜。
下面对第三氧化物半导体膜83和第一氧化物半导体膜81的形成方法进行说明。通过溅射法、涂敷法、脉冲激光蒸镀法、激光烧蚀法、热CVD法等在栅极绝缘膜15上形成后面成为第三氧化物半导体膜83的氧化物半导体膜以及后面成为第一氧化物半导体膜81的氧化物半导体膜。然后，在通过光刻工序在层叠的氧化物半导体膜上形成掩模之后，使用该掩模对层叠的氧化物半导体膜的一部分进行蚀刻。由此如图36B所示那样，形成：位于栅极绝缘膜15上且以与栅电极13c的一部分重叠的方式经过元件隔离的第三氧化物半导体膜83和第一氧化物半导体膜81。然后，去除掩模。
在通过溅射法形成氧化物半导体膜的情况下，作为用来产生等离子体的电源装置，可以适当地使用RF电源装置、AC电源装置、DC电源装置等。
作为溅射气体，适当地使用稀有气体(典型的是氩)气氛、氧气氛、稀有气体和氧的混合气体。在采用稀有气体和氧的混合气体的情况下，优选增高相对于稀有气体的氧比例。
另外，根据要形成的氧化物半导体膜的组成可以适当地选择靶材。
例如，在利用溅射法以高于或等于150℃且低于或等于750℃，优选高于或等于150℃且低于或等于450℃，更优选高于或等于200℃且低于或等于350℃的衬底温度形成氧化物半导体膜的情况下，该氧化物半导体膜可以为CAAC-OS膜。
为了形成CAAC-OS膜，优选采用实施方式1所示的条件。
在此，通过溅射法分别使用金属元素的原子数比为In：Ga：Zn＝1：3：6的靶材及金属元素的原子数比为In：Ga：Zn＝3：1：2的靶材依次形成10nm厚的氧化物半导体膜及35nm厚的氧化物半导体膜，在该氧化物半导体膜上形成掩模，然后对氧化物半导体膜选择性地进行蚀刻。
当在高于350℃且低于或等于650℃，优选高于或等于450℃且低于或等于600℃的温度下进行加热处理时，能够获得后述的CAAC比率高于或等于70％且低于100％，优选高于或等于80％且低于100％，更优选高于或等于90％且低于100％，进一步优选高于或等于95％且低于或等于98％的氧化物半导体膜。此外，能够获得水、氢等的含量低的氧化物半导体膜。这意味着，能够形成杂质浓度低且缺陷态密度低的氧化物半导体膜。
然后，如图36B所示，在栅极绝缘膜15及第一氧化物半导体膜81上形成氧化物半导体膜，将其蚀刻为所希望的形状，来在图36B的截面A-B中形成覆盖第一氧化物半导体膜81及第三氧化物半导体膜83的第二氧化物半导体膜82，在图36B的截面C-D中形成氧化物半导体膜84。
在该工序中，以覆盖第三氧化物半导体膜83的侧面及第一氧化物半导体膜81的顶面和侧面的方式形成第二氧化物半导体膜82，使得在后面的一对电极的形成工序中防止第三氧化物半导体膜83及第一氧化物半导体膜81被蚀刻。由于可以降低第三氧化物半导体膜83及第一氧化物半导体膜81的晶体管的沟道宽度方向上的长度的变动，所以上述工序是优选的。
接着，可以进行加热处理来使氧化物半导体膜脱氢化或脱水化。该加热处理的温度典型地高于或等于150℃且低于衬底的应变点，优选高于或等于250℃且低于或等于450℃，更优选高于或等于300℃且低于或等于450℃。
在此，在氮及氧的混合气体气氛下进行450℃的加热处理，然后在氧气氛下进行450℃的加热处理。
另外，也可以在图36A所示的阶段之后进行同样的加热处理而代替上述加热处理。
接着，如图36C所示，在第二氧化物半导体膜82上形成一对电极19c和20c，并且，在氧化物半导体膜84上形成一对电极19d和20d。
在此，通过溅射法依次层叠50nm厚的铜-锰合金膜、400nm厚的铜膜以及100nm厚的铜-锰合金膜。接着，通过光刻工序在铜-锰合金膜上形成掩模，利用该掩模对铜-锰合金膜、铜膜及铜-锰合金膜进行干蚀刻，由此形成一对电极19c、20c及一对电极19d、20d。
此外，也可以在形成一对电极19c、20c及一对电极19d、20d之后进行加热处理。例如，该加热处理可以采用与形成第二氧化物半导体膜82及氧化物半导体膜84后进行的加热处理相同的方式来进行。
在形成一对电极19c、20c及一对电极19d、20d之后，优选进行洗涤处理，以去除蚀刻残渣。通过进行该洗涤处理，能够抑制一对电极19c和20c之间的短路以及一对电极19d和20d之间的短路。该洗涤处理可以利用TMAH溶液等碱性溶液；氢氟酸、草酸、磷酸等酸性溶液；或者水来进行。
然后，如图37A所示，在栅极绝缘膜15、第二氧化物半导体膜82、氧化物半导体膜84及一对电极19c、20c及一对电极19d、20d上形成保护膜21。
该保护膜21可以通过溅射法、CVD法、蒸镀法等形成。
作为保护膜21所包括的氧化物绝缘膜23及25，在如下条件下形成氧化硅膜或氧氮化硅膜：将设置在等离子体CVD装置的抽成真空的处理室内的衬底保持在高于或等于180℃且低于或等于280℃，优选高于或等于200℃且低于或等于240℃的温度下，将源气体引入处理室内而将处理室内的压力设定为高于或等于100Pa且低于或等于250Pa，优选高于或等于100Pa且低于或等于200Pa，并对设置在处理室内的电极供应大于或等于0.17W/cm2且小于或等于0.5W/cm2，优选大于或等于0.25W/cm2且小于或等于0.35W/cm2的高频功率。
氮化物绝缘膜27可以利用溅射法或CVD法等形成。
可以在形成氧化物绝缘膜25之后进行加热处理。该加热处理的温度典型地为高于或等于150℃且低于衬底的应变点，优选高于或等于200℃且低于或等于450℃，更优选高于或等于300℃且低于或等于450℃。通过该加热处理，可以将氧化物绝缘膜25所包含的氧的一部分移动到第一氧化物半导体膜81、第二氧化物半导体膜82、第三氧化物半导体膜83及氧化物半导体膜84，从而可以降低这些氧化物半导体膜所包含的氧缺陷量。
在此，在包含氮及氧的混合气氛下，以350℃进行1小时的加热处理。
另外，可以在形成氮化物绝缘膜27之后进行加热处理而使氢等从保护膜21释放。
在此，在包含氮和氧的混合气氛下以350℃进行1小时的加热处理。
通过上述步骤，能够制造阈值电压漂移得到降低的晶体管。另外，能够制造电特性变动得到降低的晶体管。
接着，如图37B所示，形成绝缘膜95，该绝缘膜95具有使晶体管10nb的第二氧化物半导体膜82上的保护膜21的一部分露出的开口及使晶体管10m中的电极20d的一部分露出的开口。然后，在保护膜21上以与晶体管10nb的第二氧化物半导体膜82重叠的方式形成导电膜87，在绝缘膜95上形成与晶体管10m的电极20d连接的第一电极86a。
在此，使用光敏聚酰亚胺形成绝缘膜95。
接着，如图38A所示，在绝缘膜95、导电膜87及第一电极86a上形成绝缘膜96。绝缘膜96可以适当地利用与绝缘膜95同样的方法形成。
然后，如图38B所示，在绝缘膜96及第一电极86a上形成EL层97。
通过上述工序，可以制造能够进行高速工作且具有由于光照射的劣化少且显示质量良好的像素部的显示装置。
虽然在图34及图35等中，在电极19c、20c、19d、20d等的下方设置有第一氧化物半导体膜81、第二氧化物半导体膜82、第三氧化物半导体膜83、氧化物半导体膜84等，但是本发明的一个方式不局限于此。
<变形例8>
虽然实施方式5所示的晶体管是沟道蚀刻型晶体管，但是可以适当地使用沟道保护型晶体管。
<变形例9>
虽然实施方式5所示的晶体管是底栅型晶体管，但是如图22A至图22C所示，用于像素电路和/或驱动电路的晶体管也可以具有顶栅底接触型结构。
<变形例10>
虽然实施方式5所示的晶体管是底栅型晶体管，但是如图23A至图23C所示，用于像素电路和/或驱动电路的晶体管也可以具有顶栅顶接触型结构。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的结构、方法等适当地组合而使用。
实施方式6
在本实施方式中，对其结构的一部分与实施方式1及实施方式5不同的显示装置进行说明。
图43是液晶显示装置的截面图。形成在驱动电路部中的晶体管显示在截面A-B中，而形成在像素部中的晶体管显示在截面C-D中。图43所示的结构的与图1及图34所示的结构不同之处在于：在驱动电路部中没有形成导电膜87。
图43中的截面A-B所示的晶体管10ka包括：衬底11上的栅电极13c；衬底11及栅电极13c上的栅极绝缘膜15；隔着栅极绝缘膜15与栅电极13c重叠的第一氧化物半导体膜81；覆盖第一氧化物半导体膜81的第二氧化物半导体膜82；以及与第二氧化物半导体膜82接触的一对电极19c、20c。在栅极绝缘膜15、第二氧化物半导体膜82及一对电极19c、20c上形成有保护膜21。在图34中的截面A-B的晶体管10kb中，在保护膜21上形成有导电膜87，而在图43中的截面A-B的晶体管10ka中没有形成导电膜87。除此之外，这些晶体管具有相同的结构。
保护膜21包括氧化物绝缘膜23、以高于化学计量组成的氧的比率包含氧的氧化物绝缘膜25、以及氮化物绝缘膜27。
图43的截面C-D所示的晶体管10mb包括：衬底11上的栅电极13d；衬底11及栅电极13d上的栅极绝缘膜15；隔着栅极绝缘膜15与栅电极13d重叠的氧化物半导体膜84；以及与氧化物半导体膜84接触的一对电极19d、20d。在栅极绝缘膜15、氧化物半导体膜84及一对电极19d、20d上形成有保护膜21。有机绝缘膜88也可以设置在保护膜21上。
在栅极绝缘膜15上形成有具有导电性的氧化物半导体膜85。具有导电性的氧化物半导体膜85是通过如下方式形成的：与第二氧化物半导体膜82及氧化物半导体膜84同时形成的氧化物半导体膜接触于氮化物绝缘膜27，由此该氧化物半导体膜的氧缺陷及氢浓度得到提高而其导电性得到提高。
此外，像素电极86设置在保护膜21上，该像素电极86通过保护膜21中的开口与晶体管10mb的电极20d连接。像素电极86可以使用透光导电膜形成。
由具有导电性的氧化物半导体膜85、氮化物绝缘膜27及像素电极86形成电容器89。具有导电性的氧化物半导体膜85及像素电极86使光透过，由此电容器89也使光透过。因此，可以增大像素中的电容器89的面积。由此，可以形成开口率高且设置有容量值高的电容器89的像素。
在保护膜21、像素电极86及有机绝缘膜88上设置有取向膜92a。
在液晶显示装置中设置有对置衬底90。此外，在衬底11与对置衬底90之间从对置衬底90一侧依次设置有对置电极91和取向膜92b。
在取向膜92a与取向膜92b之间设置有液晶层93。由像素电极86、液晶层93、对置电极91形成液晶元件94。
在本实施方式所示的液晶显示装置中，驱动电路部的晶体管和像素部的晶体管包括其结构不同的氧化物半导体膜。除了晶体管之外的结构与图1及图34的结构相同，将相同的附图标记用于相同的部分。
第一氧化物半导体膜81和第二氧化物半导体膜82具有不同的组成，并且，第二氧化物半导体膜82和氧化物半导体膜84具有相同的组成。换言之，第一氧化物半导体膜81在与第二氧化物半导体膜82及氧化物半导体膜84不同的工序中形成。并且，第二氧化物半导体膜82与氧化物半导体膜84在相同的工序中形成。
在晶体管10ka所包括的第一氧化物半导体膜81中形成沟道区。因此，第一氧化物半导体膜81的厚度大于第二氧化物半导体膜82的厚度。
第一氧化物半导体膜81的厚度大于或等于3nm且小于或等于200nm，优选大于或等于3nm且小于或等于100nm，更优选大于或等于30nm且小于或等于50nm。第二氧化物半导体膜82及氧化物半导体膜84的厚度小于第一氧化物半导体膜81的厚度，其大于或等于3nm且小于或等于100nm，优选大于或等于10nm且小于或等于100nm，更优选大于或等于30nm且小于或等于50nm。
可以将实施方式5所示的材料用于第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84。
在本实施方式所示的液晶显示装置中，驱动电路部的晶体管和像素部的晶体管也可以具有不同的沟道长度。
典型地是，包括在驱动电路部中的晶体管10ka的沟道长度小于2.5μm，优选大于或等于1.45μm且小于或等于2.2μm。包括在像素部中的晶体管10mb的沟道长度大于或等于2.5μm，优选大于或等于2.5μm且小于或等于20μm。
当将包括在驱动电路部中的晶体管10ka的沟道长度设定为小于2.5μm，优选设定为大于或等于1.45μm且小于或等于2.2μm时，可以提高场效应迁移率，而可以增大通态电流。其结果是，可以形成能够进行高速工作的驱动电路部。
其一部分被用作晶体管的沟道区的第一氧化物半导体膜81、第二氧化物半导体膜82及氧化物半导体膜84的能隙为2eV或更大，优选为2.5eV或更大，更优选为3eV或更大。通过使用这样能隙宽的氧化物半导体，可以降低晶体管10ka和10mb的关态电流。
接着，对液晶显示装置的其他结构进行详细说明。可以参照在实施方式1中已经说明的液晶显示装置的结构的详细内容。下面的记载部分地重复于实施方式1的记载。
另外，可以使用柔性衬底作为衬底11，并且也可以在柔性衬底上直接设置晶体管10ka、10mb。或者，可以在衬底11与晶体管10ka、10mb之间设置剥离层。剥离层可以在如下情况下使用：将在剥离层上制造的半导体装置的一部分或全部从衬底11分离并转置到其他衬底上。此时，可以将晶体管10ka、10mb转置到耐热性低的衬底或柔性衬底上。作为上述剥离层，例如可以使用包括钨膜和氧化硅膜的无机膜的层叠或者在衬底上形成的聚酰亚胺等有机树脂膜。
栅极绝缘膜15的厚度大于或等于5nm且小于或等于400nm，优选大于或等于10nm且小于或等于300nm，更优选大于或等于50nm且小于或等于250nm。
氧化物绝缘膜23及25可以适当地使用与栅极绝缘膜同样的材料来形成。
氧化物绝缘膜23可以为包含氮且缺陷量少的氧化物绝缘膜。
接着，参照图44对发光装置的结构进行说明。注意，图44的较多部分与图35相同，在此不说明该部分。在图35中的截面A-B的晶体管10nb中，在保护膜21上形成有导电膜87，而在图44中的截面A-B的晶体管10na中没有形成导电膜87。除此之外，这些晶体管具有相同的结构。
图44是发光装置的截面图。形成在驱动电路部中的晶体管10na显示在截面A-B中，而形成在像素部中的晶体管10m显示在截面C-D中。
<显示装置的制造方法>
对显示装置所包括的晶体管的制造方法进行说明。除了没有形成导电膜87之外，图44的截面A-B的晶体管10na具有与图35的截面A-B的晶体管10nb相同的结构，并且如果不形成导电膜87，则其制造方法与实施方式5所示的制造方法相同。因此，在此省略其说明。
虽然在图43及图44等中，在电极19c、20c、19d、20d等的下方设置有第一氧化物半导体膜81、第二氧化物半导体膜82、第三氧化物半导体膜83、氧化物半导体膜84等，但是本发明的一个方式不局限于此。可以在电极19c、20c、19d、20d等的上方设置有第一氧化物半导体膜81、第二氧化物半导体膜82、第三氧化物半导体膜83、氧化物半导体膜84等。图45和图46示出此时的例子。
<变形例11>
虽然图43示出沟道蚀刻型晶体管，但是可以适当地使用沟道保护型晶体管。
<变形例12>
虽然图43示出底栅型晶体管，但是如图22A至22C所示，用于像素电路和/或驱动电路的晶体管也可以具有顶栅底接触型结构。
<变形例13>
虽然图43示出底栅型晶体管，但是如图23A至23C所示，用于像素电路和/或驱动电路的晶体管也可以具有顶栅顶接触型结构。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的结构、方法等适当地组合而使用。
实施例1
在本实施例中，对所制造的晶体管的Vg-Id特性及可靠性的评价结果进行说明。
<样品的制造>
在本实施例中，制造包括适合于本发明的一个方式的显示装置的驱动电路的晶体管的样品1以及包括适合于显示装置的像素的晶体管的样品2。具体而言，作为本发明的一个方式的样品1，制造相当于图1所示的晶体管10k的样品。并且，作为本发明的一个方式的样品2，制造相当于图1所示的晶体管10m的样品。
<样品1>
首先，作为衬底使用玻璃衬底，并且在衬底上形成栅电极。
通过如下方式形成栅电极：利用溅射法形成100nm厚的钨膜，利用光刻工序在该钨膜上形成掩模，使用该掩模对钨膜的一部分进行蚀刻。
接着，在栅电极上形成用作栅极绝缘膜的绝缘膜。
作为栅极绝缘膜，使用包括400nm厚的氮化硅膜和50nm厚的氧氮化硅膜的叠层。
该氮化硅膜具有第一氮化硅膜、第二氮化硅膜和第三氮化硅膜的三层结构。
在如下条件下形成厚度为50nm的第一氮化硅膜：作为源气体将流量为200sccm的硅烷、流量为2000sccm的氮以及流量为100sccm的氨气体供应给等离子体CVD装置的处理室，将处理室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。在如下条件下形成厚度为300nm的第二氮化硅膜：作为源气体将流量为200sccm的硅烷、流量为2000sccm的氮以及流量为2000sccm的氨气体供应给等离子体CVD装置的处理室，将处理室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。在如下条件下形成厚度为50nm的第三氮化硅膜：作为源气体将流量为200sccm的硅烷以及流量为5000sccm的氮供应给等离子体CVD装置的处理室，将处理室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。另外，以350℃的衬底温度形成第一氮化硅膜、第二氮化硅膜及第三氮化硅膜。
上述氧氮化硅膜在如下条件下形成：作为源气体将流量为20sccm的硅烷以及流量为3000sccm的一氧化二氮供应给等离子体CVD装置的处理室，将处理室内的压力控制为40Pa，使用27.12MHz的高频电源供应100W的功率。另外，以350℃的衬底温度形成该氧氮化硅膜。
接着，形成隔着栅极绝缘膜与栅电极重叠的氧化物半导体膜。
在此，通过溅射法在栅极绝缘膜上形成35nm厚的氧化物半导体膜。
上述氧化物半导体膜在如下条件下形成：使用以1：1：1的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为50％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.6Pa，并且供应2.5kW的功率。另外，以170℃的衬底温度形成该氧化物半导体膜。
接着，形成与氧化物半导体膜接触的一对电极。
首先，在栅极绝缘膜及氧化物半导体膜上形成导电膜。作为该导电膜，在50nm厚的钨膜上形成400nm厚的铝膜，并在该铝膜上形成100nm厚的钛膜。然后，通过光刻工序在该导电膜上形成掩模，使用该掩模对该导电膜的一部分进行蚀刻。通过这些工序，形成一对电极。
然后，在氧化物半导体膜及一对电极上形成第二栅极绝缘膜。在此，形成具有三层结构的第二栅极绝缘膜，该三层结构中包括50nm厚的第一氧化物绝缘膜、400nm厚的第二氧化物绝缘膜和100nm厚的氮化物绝缘膜。
第一氧化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为20sccm的硅烷及流量为3000sccm的一氧化二氮作为源气体，处理室内的压力为200Pa，衬底温度为350℃，并且向平行平板电极供应100W的高频功率。
第二氧化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为160sccm的硅烷及流量为4000sccm的一氧化二氮作为源气体，处理室内的压力为200Pa，衬底温度为220℃，并且向平行平板电极供应1500W的高频功率。在上述条件下，可以形成以高于化学计量组成的氧的比率包含氧且该氧的一部分通过加热而脱离的氧氮化硅膜。
接着，进行加热处理以使水、氮、氢等从第一氧化物绝缘膜及第二氧化物绝缘膜中脱离并将包含在第二氧化物绝缘膜中的氧的一部分供应给氧化物半导体膜中。在此，在氮及氧的混合气氛下以350℃进行1小时的加热处理。
然后，在第二氧化物绝缘膜上形成氮化物绝缘膜。该氮化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为50sccm的硅烷、流量为5000sccm的氮以及流量为100sccm的氨气体作为源气体，处理室内的压力为100Pa，衬底温度为350℃，并且向平行平板电极供应1000W的高频功率。
接着，在没有设置氧化物半导体膜及一对电极的区域中，在栅极绝缘膜及第二栅极绝缘膜中形成到达栅电极的开口。该开口通过如下方式形成：利用光刻工序在第二栅极绝缘膜上形成掩模，使用该掩模对栅极绝缘膜及第二栅极绝缘膜的一部分进行蚀刻。
然后，在第二栅极绝缘膜上形成用作背栅电极的第二栅电极。该背栅电极通过设置在栅极绝缘膜及第二栅极绝缘膜中的开口与栅电极电连接。
在此，作为背栅电极，通过溅射法形成100nm厚的包含氧化硅的氧化铟-氧化锡化合物(ITO-SiO2)的导电膜。另外，在形成该导电膜时使用的靶材的组成为In2O3：SnO2：SiO2＝85：10：5[wt％]。然后，在氮气氛下以250℃进行1小时的加热处理。
通过上述步骤，制造本实施例的样品1。
<样品2>
样品2的与样品1不同之处在于：不设置有背栅电极，并且在氮化物绝缘膜上设置有1.5μm厚的丙烯酸树脂膜。
该样品2利用除了背栅电极的形成工序之外的上述制造工序而形成。样品2的其他制造工序与上述样品1的制造工序相同，因此可以参照样品1的记载。
作为上述样品1及2制造三种晶体管，其中，沟道宽度W为50μm，沟道长度L为2μm、3μm及6μm。
<Vg-Id特性>
接着，测量包括在样品1及2中的晶体管的初期Vg-Id特性。在此，在如下条件下测量流过源极与漏极之间的电流(以下称为漏极电流：Id)的变化，即Vg-Id特性：衬底温度为25℃，源极与漏极之间的电位差(以下称为漏极电压：Vd)为1V或10V，并且源极与栅极之间的电位差(以下称为栅极电压：Vg)从-15V变到15V。
在此，样品1的晶体管通过利用在栅电极与背栅电极彼此电连接的状态下施加栅极电压的方法来驱动。在这种驱动方法中，背栅电极始终具有与栅电极相等的栅极电压。
图24A至24C示出样品2的Vg-Id特性。图24A至24C分别示出沟道长度L为2μm、3μm、6μm的晶体管的结果。同样地，图25A至25C示出样品1的Vg-Id特性。
在图24A至24C以及图25A至25C中，横轴、第一纵轴及第二纵轴分别表示栅极电压Vg、漏极电流Id及场效应迁移率。在此，为了示出饱和区域中的场效应迁移率，示出当漏极电压Vd为10V时算出的场效应迁移率。
图24A至24C中的样品2的结果示出：沟道长度L越增大，阈值电压的负向漂移越被抑制。当漏极电压Vd较大时的阈值电压的负向漂移的抑制效果是特别显著的。另外，与沟道长度L无关地，场效应迁移率几乎没有变化。
此外，如图25A至图25C所示，与沟道长度L无关地，样品1的场效应迁移率比上述样品2高。再者，沟道长度L越小，场效应迁移率越得到提高。此外，通过利用在栅电极与背栅电极彼此电连接的状态下施加栅极电压的驱动方法，即使沟道长度L小(即，L＝2μm)，相对于漏极电压Vd的阈值电压的变化也极小。
上述结果显示：当本发明的一个方式的晶体管利用在栅电极与背栅电极彼此电连接的状态下施加栅极电压的驱动方法而驱动时，沟道长度L越小，场效应迁移率越得到提高。因此，当在需要高场效应迁移率的驱动电路的晶体管中使沟道长度L为小(具体而言，L＝2μm)且采用上述驱动方法，并且在需要常关闭特性的像素的晶体管中使沟道长度L大于该驱动电路的晶体管的沟道长度L时，可以提供能够实现高速驱动及低功耗的显示装置。
实施例2
在本实施例中，对所制造的晶体管的Vg-Id特性及可靠性的评价结果进行说明。
<样品的制造>
在本实施例中，制造包括适合于本发明的一个方式的显示装置的晶体管的样品3至6。具体而言，作为本发明的一个方式的样品3至6，制造相当于图1的驱动电路中的晶体管10k的样品。
首先，作为衬底使用玻璃衬底，在衬底上形成栅电极。
通过如下方式形成栅电极：利用溅射法形成150nm厚的钨膜，通过光刻工序在该钨膜上形成掩模，使用该掩模对钨膜的一部分进行蚀刻。
接着，在栅电极上形成用作栅极绝缘膜的绝缘膜。
作为栅极绝缘膜，使用包括400nm厚的氮化硅膜和50nm厚的氧氮化硅膜的叠层。另外，该栅极绝缘膜通过等离子体CVD法形成。
接着，形成隔着栅极绝缘膜与栅电极重叠的氧化物半导体膜。
在此，通过溅射法在栅极绝缘膜上形成氧化物半导体膜。
厚度为35nm的用于样品3的氧化物半导体膜在如下条件下形成：使用以1：1：1的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为33％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.4Pa。另外，以300℃的衬底温度形成该氧化物半导体膜。
厚度为35nm的用于样品4的氧化物半导体膜在如下条件下形成：使用以3：1：2的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为33％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.4Pa。另外，以300℃的衬底温度形成该氧化物半导体膜。
厚度为35nm的用于样品5的氧化物半导体膜在如下条件下形成：使用以3：1：3的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为33％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.4Pa。另外，以300℃的衬底温度形成该氧化物半导体膜。
厚度为35nm的用于样品6的氧化物半导体膜在如下条件下形成：使用以3：1：4的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为33％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.4Pa。另外，以300℃的衬底温度形成该氧化物半导体膜。
接着，形成与氧化物半导体膜接触的一对电极。
首先，在栅极绝缘膜及氧化物半导体膜上形成导电膜。作为该导电膜，在50nm厚的钨膜上形成400nm厚的铝膜，并在该铝膜上形成100nm厚的钛膜。然后，通过光刻工序在该导电膜上形成掩模，使用该掩模对该导电膜的一部分进行蚀刻。通过这些工序，形成一对电极。
然后，在氧化物半导体膜及一对电极上形成第二栅极绝缘膜。在此，形成具有三层结构的第二栅极绝缘膜，该三层结构中包括50nm厚的第一氧化物绝缘膜、400nm厚的第二氧化物绝缘膜和100nm厚的氮化物绝缘膜。
第一氧化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为20sccm的硅烷及流量为3000sccm的一氧化二氮作为源气体，处理室内的压力为200Pa，衬底温度为350℃，并且向平行平板电极供应100W的高频功率。
第二氧化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为160sccm的硅烷及流量为4000sccm的一氧化二氮作为源气体，处理室内的压力为200Pa，衬底温度为220℃，并且向平行平板电极供应1500W的高频功率。在上述条件下，可以形成以高于化学计量组成的氧的比率包含氧且该氧的一部分通过加热而脱离的氧氮化硅膜。
接着，进行加热处理以使水、氮、氢等从第一氧化物绝缘膜及第二氧化物绝缘膜中脱离并将包含在第二氧化物绝缘膜中的氧的一部分供应给氧化物半导体膜中。在此，在氮及氧的混合气氛下以350℃进行1小时的加热处理。
然后，在第二氧化物绝缘膜上形成氮化物绝缘膜。该氮化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为50sccm的硅烷、流量为5000sccm的氮以及流量为100sccm的氨气体作为源气体，处理室内的压力为100Pa，衬底温度为350℃，并且向平行平板电极供应1000W的高频功率。
接着，在没有设置氧化物半导体膜及一对电极的区域中，在栅极绝缘膜及第二栅极绝缘膜中形成到达栅电极的开口。该开口通过如下方式形成：利用光刻工序在第二栅极绝缘膜上形成掩模，使用该掩模对栅极绝缘膜及第二栅极绝缘膜的一部分进行蚀刻。
然后，在第二栅极绝缘膜上形成用作背栅电极的第二栅电极。该背栅电极通过设置在栅极绝缘膜及第二栅极绝缘膜中的开口与栅电极电连接。
在此，作为背栅电极，通过溅射法形成110nm厚的包含氧化硅的氧化铟-氧化锡化合物(ITO-SiO2)的导电膜。另外，在形成该导电膜时使用的靶材的组成为In2O3：SnO2：SiO2＝85：10：5[wt％]。
然后，在氮气氛下，以250℃进行1小时的加热处理。
通过上述工序，制造本实施例的样品3、4、5及6。
作为上述样品3至6制造三种晶体管，其中，沟道宽度W为50μm，沟道长度L为3μm、6μm及10μm。
<Vg-Id特性>
接着，测量包括在样品3至6中的晶体管的初期Vg-Id特性。在此，在如下条件下测量流过源极与漏极之间的电流(以下称为漏极电流：Id)的变化，即Vg-Id特性：衬底温度为25℃，源极与漏极之间的电位差(以下称为漏极电压：Vd)为1V或10V，并且源极与栅极之间的电位差(以下称为栅极电压：Vg)从-20V变到20V。
图39示出样品3至6的Vg-Id特性。
在图39中，横轴、第一纵轴及第二纵轴分别表示栅极电压Vg、漏极电流Id及场效应迁移率。在此，为了示出饱和区域中的场效应迁移率，示出当漏极电压Vd为10V时算出的场效应迁移率。
如图39所示，样品4至6的晶体管的场效应迁移率是样品3的晶体管的2倍至3倍左右。另外，样品4的晶体管具有最高的场效应迁移率。
<可靠性>
接着，对样品3至6的可靠性进行评价。在光照射状态下测量Vg-Id特性，来对可靠性进行评价。至于Vg-Id特性的测量方法，可以参照上述测量方法的记载。
另外，在光照射中使用氙气灯。在与样品垂直的方向上对样品照射400nm、450nm及500nm的波长的光。
图40示出样品3至6的在光照射状态下的Vg-Id特性。
根据图40，在铟的比例高的样品4至6中，在光照射状态下的关态电流的增大量比样品3大。在样品3中，在照射可见光区的波长为500nm的光的状态下，观察不到关态电流的增大。
上述结果显示：样品3的晶体管适合于有可能被曝光的像素中的晶体管。该结果还显示：样品4至6的晶体管适合于能够遮光的驱动电路中的晶体管，因为虽然它们在光照射状态下呈现关态电流的增大，但是它们具有高场效应迁移率。
实施例3
在本实施例中，制造包括适合于本发明的一个方式的显示装置的像素的晶体管的样品8以及包括适合于该显示装置的驱动电路的晶体管的样品7。具体而言，作为本发明的一个方式的样品8，制造相当于图34的像素中的晶体管10m的样品。另外，作为本发明的一个方式的样品7，制造相当于图34的驱动电路中的晶体管10kb的样品。在此，晶体管10kb不具有第二氧化物半导体膜82。
首先，作为衬底使用玻璃衬底，在衬底上形成栅电极。
通过如下方式形成栅电极：利用溅射法形成100nm厚的钨膜，通过光刻工序在该钨膜上形成掩模，使用该掩模对钨膜的一部分进行蚀刻。
接着，在栅电极上形成用作栅极绝缘膜的绝缘膜。
层叠50nm厚的氮化硅膜、300nm厚的氧氮化硅膜、50nm厚的氧氮化硅膜来形成栅极绝缘膜。该栅极绝缘膜通过等离子体CVD法形成。
接着，形成隔着栅极绝缘膜与栅电极重叠的氧化物半导体膜。
在此，通过溅射法在栅极绝缘膜上形成氧化物半导体膜。
厚度为35nm的用于样品7的氧化物半导体膜在如下条件下形成：使用以1：1：1的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为50％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.6Pa，供应2.5kW的直流功率。另外，以170℃的衬底温度形成该氧化物半导体膜。
厚度为35nm的用于样品8的氧化物半导体膜在如下条件下形成：使用以3：1：2的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为50％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.6Pa，供应5kW的直流功率。另外，以170℃的衬底温度形成该氧化物半导体膜。
接着，形成与氧化物半导体膜接触的一对电极。
首先，在栅极绝缘膜及氧化物半导体膜上形成导电膜。作为该导电膜，在50nm厚的钨膜上形成400nm厚的铝膜，并在该铝膜上形成100nm厚的钛膜。然后，通过光刻工序在该导电膜上形成掩模，使用该掩模对该导电膜的一部分进行蚀刻。通过这些工序，形成一对电极。
然后，在氧化物半导体膜及一对电极上形成第二栅极绝缘膜。在此，形成具有三层结构的第二栅极绝缘膜，该三层结构中包括50nm厚的第一氧化物绝缘膜、400nm厚的第二氧化物绝缘膜和100nm厚的氮化物绝缘膜。
第一氧化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为30sccm的硅烷及流量为4000sccm的一氧化二氮作为源气体，处理室内的压力为200Pa，衬底温度为350℃，并且向平行平板电极供应150W的高频功率。
第二氧化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为200sccm的硅烷及流量为4000sccm的一氧化二氮作为源气体，处理室内的压力为200Pa，衬底温度为220℃，并且向平行平板电极供应1500W的高频功率。在上述条件下，可以形成以高于化学计量组成的氧的比率包含氧且该氧的一部分通过加热而脱离的氧氮化硅膜。
接着，进行加热处理以使水、氮、氢等从第一氧化物绝缘膜及第二氧化物绝缘膜中脱离，并将包含在第二氧化物绝缘膜中的氧的一部分供应给氧化物半导体膜中。在此，在氮及氧的混合气氛下以350℃进行1小时的加热处理。
然后，在第二氧化物绝缘膜上形成氮化物绝缘膜。该氮化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为50sccm的硅烷、流量为5000sccm的氮以及流量为100sccm的氨气体作为源气体，处理室内的压力为100Pa，衬底温度为350℃，并且向平行平板电极供应1000W的高频功率。
接着，在没有设置氧化物半导体膜及一对电极的区域中，在栅极绝缘膜及第二栅极绝缘膜中形成到达栅电极的开口。该开口通过如下方式形成：利用光刻工序在第二栅极绝缘膜上形成掩模，使用该掩模对栅极绝缘膜及第二栅极绝缘膜的一部分进行蚀刻。
然后，在第二栅极绝缘膜上形成用作背栅电极的第二栅电极。该背栅电极通过设置在栅极绝缘膜及第二栅极绝缘膜中的开口与栅电极电连接。
在此，作为背栅电极，通过溅射法形成100nm厚的包含氧化硅的氧化铟-氧化锡化合物(ITO-SiO2)的导电膜。另外，在形成该导电膜时使用的靶材的组成为In2O3：SnO2：SiO2＝85：10：5[wt％]。
然后，在氮气氛下，以250℃进行1小时的加热处理。
通过上述工序，制造本实施例的样品7及8。在样品8的制造工序中，省略上述制造工序中的背栅电极的形成工序。
作为上述样品7及8制造两种晶体管，其中，沟道宽度W为50μm，沟道长度L为3μm、6μm。
<可靠性>
接着，对样品7及8的晶体管的可靠性进行评价。进行栅极偏压应力测试以评价其可靠性。
对正栅极BT应力测试(正BT)的测量方法进行说明。为了测量正栅极BT应力测试对象的晶体管的初期状态(施加压力之前)的电特性，在如下条件下测量对于栅极电压Vg的漏极电流Id的变化特性，即Vg-Id特性：衬底温度为60℃，漏极电压(Vd)为1V或10V。
接着，在保持60℃的衬底温度的状态下，将晶体管的漏极电压(Vd)设定为0V。然后，施加+30V的栅极电压(Vg)并保持1小时。
在负栅极BT应力测试(负BT)中，施加-30V的栅极电压(Vg)。
在暗态下(dark)进行正栅极BT应力测试及负栅极BT应力测试。
图41及图42分别示出样品7及样品8的栅极BT应力测试前后的Vg-Id特性。实线表示测试之前的Vg-Id特性，虚线表示测试之后的Vg-Id特性。此外，表1及表2表示阈值电压的变化量(ΔVth)及漂移值的变化量(ΔShift)。注意，阈值电压(Vth)是指形成沟道时的栅极电压(源极与栅极之间的电压)。在其横轴表示栅极电压(Vg)且其纵轴表示漏极电流(Id)的平方根，而其中标绘出数据的曲线(Vg-√Id特性)中，阈值电压(Vth)是指如下地点的栅极电压(Vg)：具有最大倾斜度的外推切线与漏极电流(Id)的平方根为0处(Id＝0A)时的直线的交叉点。另外，在示出Vg-Id特性的曲线中，漂移值是指如下地点的栅极电压(Vg)：具有最大倾斜度的外推切线与漏极电流(Id)为1×10-12A时的直线的交叉点。
[表1]
[表2]
上述结果显示：当本发明的一个方式的晶体管利用在栅电极与背栅电极彼此电连接的状态下施加栅极电压的驱动方法而驱动时，该晶体管具有高场效应迁移率，且具有高可靠性。
实施例4
在本实施例中，对所制造的晶体管的Vg-Id特性及可靠性的评价结果进行说明。
<样品的制造>
在本实施例中，制造包括适合于本发明的一个方式的显示装置的像素的晶体管的样品9以及包括适合于该显示装置的驱动电路的晶体管的样品10。具体而言，作为本发明的一个方式的样品9，制造相当于图43的像素中的晶体管10mb的样品。另外，作为本发明的一个方式的样品10，制造相当于图43的驱动电路中的晶体管10ka的样品。
首先，作为衬底使用玻璃衬底，在衬底上形成栅电极。
通过如下方式形成栅电极：利用溅射法形成100nm厚的钨膜，通过光刻工序在该钨膜上形成掩模，使用该掩模对钨膜的一部分进行蚀刻。
接着，在栅电极上形成用作栅极绝缘膜的绝缘膜。
作为栅极绝缘膜，使用包括50nm厚的氮化硅膜和200nm厚的氧氮化硅膜的叠层。该栅极绝缘膜通过等离子体CVD法形成。
接着，形成隔着栅极绝缘膜与栅电极重叠的氧化物半导体膜。
在此，通过溅射法在栅极绝缘膜上形成氧化物半导体膜。
样品9是氧化物半导体膜具有单层结构的样品。在样品9中，厚度为35nm的氧化物半导体膜在如下条件下形成：使用以1：1：1的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为50％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.6Pa，并且供应2.5kW的直流功率。另外，以170℃的衬底温度形成该氧化物半导体膜。
样品10是氧化物半导体膜具有叠层结构的样品。在样品10中，形成10nm厚的第一层和10nm厚的第二层作为氧化物半导体膜。第一层在如下条件下形成：使用以3：1：2的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为50％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.6Pa，并且供应2.5kW的直流功率。第二层在如下条件下形成：使用以1：1：1的原子数比包含In、Ga和Zn的溅射靶材，将氧比例为50％的氩和氧的混合气体供应给溅射装置的处理室，将处理室内的压力控制为0.6Pa，并且供应5kW的直流功率。另外，以170℃的衬底温度形成该氧化物半导体膜。
接着，形成与氧化物半导体膜接触的一对电极。
首先，在栅极绝缘膜及氧化物半导体膜上形成导电膜。作为该导电膜，在50nm厚的钨膜上形成400nm厚的铝膜，并在该铝膜上形成100nm厚的钛膜。然后，通过光刻工序在该导电膜上形成掩模，使用该掩模对该导电膜的一部分进行蚀刻。通过这些工序，形成一对电极。
接着，在氧化物半导体膜及一对电极上形成保护绝缘膜。在此，保护绝缘膜具有两层结构，其中包括10nm厚的第一氧化物绝缘膜及390nm厚的第二氧化物绝缘膜。
第一氧化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为20sccm的硅烷及流量为3000sccm的一氧化二氮作为源气体，处理室内的压力为200Pa，衬底温度为350℃，并且向平行平板电极供应100W的高频功率。
第二氧化物绝缘膜利用等离子体CVD法在如下条件下形成：使用流量为160sccm的硅烷及流量为4000sccm的一氧化二氮作为源气体，处理室内的压力为200Pa，衬底温度为220℃，并且向平行平板电极供应1500W的高频功率。在上述条件下，可以形成以高于化学计量组成的氧的比率包含氧且该氧的一部分通过加热而脱离的氧氮化硅膜。
接着，进行加热处理以使水、氮、氢等从第一氧化物绝缘膜及第二氧化物绝缘膜中脱离，并将包含在第二氧化物绝缘膜中的氧的一部分供应给氧化物半导体膜中。在此，在氮及氧的混合气氛下以350℃进行1小时的加热处理。
接着，在没有设置氧化物半导体膜及一对电极的区域中，在栅极绝缘膜及保护绝缘膜中形成到达栅电极的开口。该开口通过如下方式形成：利用光刻工序在保护绝缘膜上形成掩模，使用该掩模对栅极绝缘膜及保护绝缘膜的一部分进行蚀刻。
然后，在氮气氛下，以250℃进行1小时的加热处理。
通过上述工序，制造本实施例的样品9及10。
作为上述样品9及10制造三种晶体管，其中，沟道宽度W为50μm，沟道长度L为2μm、3μm及6μm。
<Vg-Id特性>
接着，测量包括在样品9及10中的晶体管的初期Vg-Id特性。在此，在如下条件下测量流过源极与漏极之间的电流(以下称为漏极电流：Id)的变化，即Vg-Id特性：衬底温度为25℃，源极与漏极之间的电位差(以下称为漏极电压：Vd)为1V或10V，并且源极与栅极之间的电位差(以下称为栅极电压：Vg)从-20V变到15V或者从-15V变到10V。
图47示出样品9及样品10的Vg-Id特性。
在图47中，横轴、第一纵轴及第二纵轴分别表示栅极电压Vg、漏极电流Id及场效应迁移率。在此，为了示出饱和区域中的场效应迁移率，示出当漏极电压Vd为10V时算出的场效应迁移率。
如图47所示，样品10的晶体管的场效应迁移率是样品9的晶体管的3倍左右。
上述结果显示：通过使用铟的比例高的氧化物半导体膜，场效应迁移率得到提高。因此，当将铟的比例高的氧化物半导体膜用于需要高场效应迁移率的驱动电路中的晶体管时，可以提供高清晰的显示装置。
符号说明
10：晶体管、10k：晶体管、10ka：晶体管、10kb：晶体管、10k_1：晶体管、10k_2：晶体管、10k_3：晶体管、10k_4：晶体管、10m：晶体管、10mb晶体管、10m_1：晶体管、10m_2：晶体管、10m_3：晶体管、10m_4：晶体管、10n：晶体管、10na：晶体管、10nb：晶体管、11：衬底、12：基底绝缘膜、13：栅电极、13c：栅电极、13d：栅电极、15：栅极绝缘膜、19：电极、19c：电极、19d：电极、20：电极、20c：电极、20d：电极、21：保护膜、23：氧化物绝缘膜、25：氧化物绝缘膜、27：氮化物绝缘膜、80：氧化物半导体膜、80a：氧化物半导体膜、80b：氧化物半导体膜、81：氧化物半导体膜、81a：氧化物半导体膜、82：氧化物半导体膜、83：氧化物半导体膜、83a：氧化物半导体膜、84：氧化物半导体膜、85：氧化物半导体膜、86：像素电极、86a：电极、87：导电膜、88：有机绝缘膜、89：电容器、90：对置衬底、91：对置电极、92a：取向膜、92b：取向膜、93：液晶层、94：液晶元件、95：绝缘膜、96：绝缘膜、97：EL层、98：电极、99：有机EL元件、310：电子枪室、312：光学系统、314：样品室、316：光学系统、318：拍摄装置、320：观察室、322：胶片室、324：电子、328：物质、332：荧光板、900：衬底、901：像素部、902：扫描线驱动电路、903：扫描线驱动电路、904：信号线驱动电路、910：电容布线、912：栅极布线、913：栅极布线、914：电极、916：晶体管、917：晶体管、918：液晶元件、919：液晶元件、920：像素、921：开关晶体管、922：驱动晶体管、923：电容器、924：发光元件、925：信号线、926：扫描线、927：电源线、928：公共电极、1001：主体、1002：框体、1003a：显示部、1003b：显示部、1004：键盘按钮、1021：主体、1022：固定部、1023：显示部、1024：操作按钮、1025：外部储存槽、1030：框体、1031：框体、1032：显示装置、1033：扬声器、1034：麦克风、1035：操作键、1036：指向装置、1037：照相机用透镜、1038：外部连接端子、1040：太阳能电池、1041：外部储存槽、1050：电视装置、1051：框体、1052：记录媒体再现录像部、1053：显示部、1054：外部连接端子、1055：支架、1056：外部存储器、5100：颗粒、5120：衬底、5161：区域、8000：显示模块、8001：上盖、8002：下盖、8003：FPC、8004：触摸面板、8005：FPC、8006：显示装置单元、8007：背光单元、8008：光源、8009：框架、8010：印刷电路板、8011：电池
本申请基于2013年12月2日由日本专利局受理的日本专利申请第2013-249692号、2013年12月3日由日本专利局受理的日本专利申请第2013-249693号以及2013年12月3日由日本专利局受理的日本专利申请第2013-249694号，其全部内容通过引用纳入本文。

Claims (18)

1.一种显示装置，包括：
在衬底上的像素部；以及
在所述衬底上的驱动电路，该驱动电路配置成驱动所述像素部，
其中，所述像素部包括具有第一氧化物半导体膜的第一晶体管，
其中，所述驱动电路包括具有第二氧化物半导体膜和第三氧化物半导体膜的第二晶体管，
其中，所述第一氧化物半导体膜和所述第二氧化物半导体膜具有不同的组成并且在绝缘表面上，
其中，所述第一晶体管的沟道长度大于所述第二晶体管的沟道长度，并且
其中，所述第三氧化物半导体膜与所述第二氧化物半导体膜的侧面接触。
2.根据权利要求1所述的显示装置，其中在相同工序中形成所述第一氧化物半导体膜和所述第三氧化物半导体膜。
3.根据权利要求1所述的显示装置，其中所述第一氧化物半导体膜和所述第三氧化物半导体膜包含相同材料。
4.根据权利要求1所述的显示装置，其中所述第一晶体管的所述沟道长度大于或等于2.5μm且小于或等于20μm，并且
其中所述第二晶体管的所述沟道长度大于或等于1.45μm且小于或等于2.2μm。
5.一种显示装置，包括：
在衬底上的像素部；以及
在所述衬底上的驱动电路，该驱动电路配置成驱动所述像素部，
其中，所述像素部包括具有第一氧化物半导体膜的第一晶体管，
其中，所述驱动电路包括具有第二氧化物半导体膜的第二晶体管，
其中，所述第一氧化物半导体膜和所述第二氧化物半导体膜具有不同的组成并且在绝缘表面上，
其中，所述第一晶体管的沟道长度大于所述第二晶体管的沟道长度，并且
其中，所述第一晶体管的所述沟道长度大于或等于2.5μm且小于或等于20μm。
6.根据权利要求5所述的显示装置，其中所述第二晶体管还包括在所述第二氧化物半导体膜上的第三氧化物半导体膜，并且
其中所述第一氧化物半导体膜和所述第三氧化物半导体膜包含相同材料。
7.根据权利要求5所述的显示装置，其中所述第二晶体管的所述沟道长度大于或等于1.45μm且小于或等于2.2μm。
8.根据权利要求1或5所述的显示装置，其中所述第二晶体管的所述沟道长度大于或等于1μm且小于或等于2.1μm。
9.根据权利要求5所述的显示装置，
其中所述第二晶体管包括栅电极层、在所述栅电极层上的所述第二氧化物半导体膜、在所述第二氧化物半导体膜上的绝缘层以及在所述绝缘层上的导电层，
其中所述绝缘层覆盖所述第二氧化物半导体膜且与栅极绝缘层接触，并且
其中在所述第二晶体管的所述第二氧化物半导体膜的沟道宽度方向上所述导电层与所述第二氧化物半导体膜的沟道形成区重叠且与所述栅电极层电连接。
10.一种显示装置，包括：
在衬底上的像素部；以及
在所述衬底上的驱动电路，该驱动电路配置成驱动所述像素部，
其中，所述像素部包括具有第一氧化物半导体膜的第一晶体管，
其中，所述驱动电路包括具有第二氧化物半导体膜、在所述第二氧化物半导体膜上的第三氧化物半导体膜及在所述第三氧化物半导体膜上的第四氧化物半导体膜的第二晶体管，
其中，所述第一氧化物半导体膜和所述第二氧化物半导体膜具有不同的组成并且在绝缘表面上，
其中，所述第一晶体管的沟道长度大于所述第二晶体管的沟道长度，并且
其中，所述第四氧化物半导体膜覆盖所述第二氧化物半导体膜和所述第三氧化物半导体膜的侧面。
11.根据权利要求10所述的显示装置，其中在相同工序中形成所述第一氧化物半导体膜和所述第四氧化物半导体膜。
12.根据权利要求10所述的显示装置，其中所述第一氧化物半导体膜和所述第四氧化物半导体膜包含相同材料。
13.一种包括根据权利要求1、5和10 中的任一项所述的显示装置的电子设备。
14.一种半导体装置，包括：
在衬底上的包括第一晶体管的像素电路；以及
在所述衬底上的包括第二晶体管的驱动电路，所述驱动电路配置成驱动所述像素电路，
其中，所述第一晶体管包括第一氧化物半导体膜，
其中，所述第二晶体管包括：
栅电极；
在所述栅电极上的第二氧化物半导体膜；
在所述第二氧化物半导体膜上的第三氧化物半导体膜；
在所述第三氧化物半导体膜上的第四氧化物半导体膜；和
在所述第四氧化物半导体膜上的导电膜，所述导电膜与所述栅电极电连接，
其中，所述第一氧化物半导体膜和所述第二氧化物半导体膜具有不同的组成并且在绝缘表面上，并且
其中，所述第四氧化物半导体膜覆盖所述第二氧化物半导体膜和所述第三氧化物半导体膜的侧面。
15.根据权利要求14所述的半导体装置，其中所述第一氧化物半导体膜和所述第四氧化物半导体膜包含相同材料。
16.根据权利要求14所述的半导体装置，
其中所述第一晶体管的沟道长度大于或等于2.5μm且小于或等于20μm，并且
其中所述第二晶体管的沟道长度大于或等于1.45μm且小于或等于2.2μm。
17.根据权利要求14所述的半导体装置，其中所述第一晶体管的沟道长度大于所述第二晶体管的沟道长度。
18.一种包括根据权利要求14所述的半导体装置的电子设备。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN114326211A (zh) 2015-02-12 2022-04-12 株式会社半导体能源研究所 显示装置
US10008167B2 (en) * 2015-03-03 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and program
US20160260392A1 (en) * 2015-03-03 2016-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and program
CN107735725B (zh) * 2015-07-03 2021-03-12 株式会社半导体能源研究所 液晶显示装置及电子设备
WO2017006203A1 (ja) * 2015-07-03 2017-01-12 株式会社半導体エネルギー研究所 液晶表示装置および電子機器
US10163948B2 (en) * 2015-07-23 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10141387B2 (en) * 2016-04-08 2018-11-27 Innolux Corporation Display device
CN109075206B (zh) 2016-04-13 2022-08-16 株式会社半导体能源研究所 半导体装置及包括该半导体装置的显示装置
US10205008B2 (en) * 2016-08-03 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI729030B (zh) * 2016-08-29 2021-06-01 日商半導體能源研究所股份有限公司 顯示裝置及控制程式
WO2018047067A1 (en) * 2016-09-12 2018-03-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
WO2018073689A1 (en) * 2016-10-21 2018-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN110268529A (zh) 2017-02-16 2019-09-20 三菱电机株式会社 薄膜晶体管、薄膜晶体管基板、液晶显示装置以及薄膜晶体管基板的制造方法
WO2018168639A1 (ja) * 2017-03-14 2018-09-20 シャープ株式会社 半導体装置およびその製造方法
JP2018195632A (ja) * 2017-05-15 2018-12-06 株式会社ジャパンディスプレイ 半導体装置および表示装置
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
CN108010917A (zh) * 2017-11-02 2018-05-08 中华映管股份有限公司 有源器件阵列基板及其制作方法
JP2019114751A (ja) * 2017-12-26 2019-07-11 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
JP7051446B2 (ja) * 2018-01-10 2022-04-11 株式会社ジャパンディスプレイ 表示装置の製造方法
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP7246681B2 (ja) * 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
CN209000913U (zh) * 2018-11-06 2019-06-18 惠科股份有限公司 一种显示面板和显示装置
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
US11430846B2 (en) * 2019-03-19 2022-08-30 Innolux Corporation Display module with transistor
TWI779445B (zh) * 2020-01-22 2022-10-01 台灣愛司帝科技股份有限公司 顯示模組及其影像顯示器
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
CN111312772B (zh) * 2020-02-25 2022-10-25 京东方科技集团股份有限公司 Oled显示基板及其制作方法、显示装置
CN112768470A (zh) * 2020-12-30 2021-05-07 厦门天马微电子有限公司 一种显示面板及显示装置
CN114188354B (zh) * 2021-12-02 2023-11-28 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法和显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101997005A (zh) * 2009-08-07 2011-03-30 株式会社半导体能源研究所 半导体器件及其制造方法

Family Cites Families (180)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
WO2005048354A1 (en) 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, method for manufacturing the same, liquid crystal display device, and method for manufacturing the same
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
KR20080036168A (ko) 2005-06-24 2008-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 무선 통신 시스템
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4851163B2 (ja) 2005-10-31 2012-01-11 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8222116B2 (en) 2006-03-03 2012-07-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR100841365B1 (ko) * 2006-12-06 2008-06-26 삼성에스디아이 주식회사 박막트랜지스터와 그 제조방법 및 이를 구비한유기전계발광표시장치
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
WO2009004919A1 (en) 2007-06-29 2009-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
TWI834207B (zh) 2008-07-31 2024-03-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR101516050B1 (ko) * 2008-08-27 2015-05-04 이데미쓰 고산 가부시키가이샤 전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟
KR101644406B1 (ko) * 2008-09-12 2016-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102509736B (zh) 2008-10-24 2015-08-19 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
US8941617B2 (en) * 2008-11-07 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Image input-output device with color layer between photodetector and display elements to improve the accuracy of reading images in color
KR102163686B1 (ko) * 2008-11-21 2020-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI749283B (zh) 2008-11-28 2021-12-11 日商半導體能源研究所股份有限公司 液晶顯示裝置
TWI501319B (zh) 2008-12-26 2015-09-21 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR101772639B1 (ko) * 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052385A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102481935B1 (ko) 2009-11-06 2022-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20230007544A (ko) * 2009-11-06 2023-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN102640041A (zh) * 2009-11-27 2012-08-15 株式会社半导体能源研究所 液晶显示装置
KR101396015B1 (ko) * 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101840623B1 (ko) * 2009-12-04 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이를 포함하는 전자 기기
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
CN106340542A (zh) * 2010-02-26 2017-01-18 株式会社半导体能源研究所 制造半导体装置的方法
DE112011106101B3 (de) 2010-03-02 2022-03-24 Semiconductor Energy Laboratory Co., Ltd. Impulssignal-Ausgangsschaltung und Schieberegister
KR101808198B1 (ko) * 2010-05-21 2017-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101995851B1 (ko) * 2010-07-02 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8728860B2 (en) 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5969745B2 (ja) * 2010-09-10 2016-08-17 株式会社半導体エネルギー研究所 半導体装置
CN103261959B (zh) 2010-12-10 2015-11-25 夏普株式会社 半导体装置和半导体装置的制造方法以及液晶显示装置
CN102655165B (zh) * 2011-03-28 2015-04-29 京东方科技集团股份有限公司 一种非晶氧化物薄膜晶体管及其制作方法、显示面板
TWI671911B (zh) * 2011-05-05 2019-09-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5981100B2 (ja) 2011-06-07 2016-08-31 大日本印刷株式会社 スイッチング素子基板
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102546888B1 (ko) * 2011-06-17 2023-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013149827A (ja) * 2012-01-20 2013-08-01 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器
TW201901972A (zh) 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US20130207111A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
US9553201B2 (en) * 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
US9166054B2 (en) * 2012-04-13 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5795551B2 (ja) * 2012-05-14 2015-10-14 富士フイルム株式会社 電界効果型トランジスタの製造方法
JP2013239531A (ja) * 2012-05-14 2013-11-28 Fujifilm Corp 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
KR102316107B1 (ko) * 2012-05-31 2021-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102161077B1 (ko) * 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190525B2 (en) * 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
JP6134598B2 (ja) * 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
SG10201700805WA (en) * 2012-08-03 2017-02-27 Semiconductor Energy Lab Co Ltd Oxide semiconductor stacked film and semiconductor device
KR102171650B1 (ko) * 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102099261B1 (ko) * 2012-08-10 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN108305895B (zh) * 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
JP6220597B2 (ja) * 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
KR102279459B1 (ko) * 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9373711B2 (en) * 2013-02-27 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP6400336B2 (ja) * 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
WO2015059842A1 (ja) 2013-10-22 2015-04-30 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
US9455349B2 (en) * 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
CN110010625A (zh) * 2013-12-02 2019-07-12 株式会社半导体能源研究所 显示装置及其制造方法
US9349751B2 (en) * 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015097596A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6506545B2 (ja) * 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US9954113B2 (en) * 2015-02-09 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Transistor including oxide semiconductor, semiconductor device including the transistor, and electronic device including the transistor
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101997005A (zh) * 2009-08-07 2011-03-30 株式会社半导体能源研究所 半导体器件及其制造方法

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Publication number Publication date
JP6559858B2 (ja) 2019-08-14
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TWI757223B (zh) 2022-03-01
US20150153599A1 (en) 2015-06-04
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DE112014005486T5 (de) 2016-08-18
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