WO2018168639A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor layer
layer
tft
film
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節治 西宮
徹 大東
鈴木　正彦
健吾 原
今井　元
俊克 伊藤
北川　英樹
菊池　哲郎
輝幸 上田
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シャープ株式会社
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    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a semiconductor device including a thin film transistor (hereinafter referred to as “TFT”) using an oxide semiconductor and a manufacturing method thereof.
  • TFT thin film transistor
  • the semiconductor device includes, for example, a liquid crystal display panel and an organic EL display panel, and an active matrix substrate used for these display panels.
  • An active matrix substrate used for a liquid crystal display panel or the like includes a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • pixel TFT a TFT having an amorphous silicon film as an active layer
  • active TFT a TFT having a polycrystalline silicon film as an active layer
  • polycrystalline silicon TFT is widely used.
  • a liquid crystal display panel using a TFT having an oxide semiconductor film as an active layer hereinafter referred to as “oxide semiconductor TFT” has been developed.
  • An oxide semiconductor TFT has a feature that it can operate at a higher speed than an amorphous silicon TFT and has a low off-state current.
  • circuit TFT a driving circuit having a high mobility
  • oxide semiconductor TFT an oxide semiconductor TFT
  • Patent Document 1 discloses that an oxide semiconductor layer is composed of an upper layer and a lower layer having different mobility, and a higher mobility layer among the upper layer and the lower layer is disposed closer to the gate electrode.
  • a technique for adjusting mobility and threshold voltage is disclosed. According to Patent Document 1, the above arrangement of the upper layer and the lower layer can be applied to both a bottom gate type and a top gate type.
  • the oxide semiconductor layer is composed of two layers (upper layer and lower layer) having different compositions, there is a problem that reliability is lowered.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device including an oxide semiconductor TFT and a method for manufacturing the same, which can improve reliability.
  • a semiconductor device includes a substrate and a TFT supported on the substrate, and the TFT is formed on the gate electrode, a gate insulating layer covering the gate electrode, and the gate insulating layer.
  • Each of the first oxide semiconductor layer and the second oxide semiconductor layer contains In, Ga, and Zn, and the In atomic ratio with respect to all metal elements is: It is larger than the Zn atomic ratio, and the In atomic ratio is smaller than the Zn atomic ratio with respect to all metal elements in the second oxide semiconductor layer, and the oxide semiconductor layer has a forward tapered side surface. ing.
  • One embodiment according to the present invention is the above-described method for manufacturing a semiconductor device, wherein the step of forming the oxide semiconductor layer comprises forming an In atomic ratio relative to all metal elements of the semiconductor layer on the gate insulating layer. Forming a first oxide semiconductor film having a first composition larger than the Zn atomic ratio, and an In atomic ratio with respect to all metal elements of the semiconductor layer on the first oxide semiconductor film. Forming a second oxide semiconductor film having a second composition smaller than the Zn atomic ratio, and the first oxide semiconductor film and the second oxide semiconductor film at a temperature of 400 ° C. or higher and 480 ° C. or lower.
  • a step of forming an etching mask using a photoresist on the second oxide semiconductor film, and using the etching solution through the etching mask, the first 1 acid By etching the object semiconductor film and the second oxide semiconductor film includes a step of obtaining the oxide semiconductor layer.
  • an etching rate of the first oxide semiconductor film with respect to the etching solution is R1
  • an etching rate of the second oxide semiconductor film with respect to the etching solution is R2
  • 1 ⁇ R2 / R1 ⁇ 1. .23 is satisfied.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer includes a crystalline In—Ga—Zn—O-based semiconductor.
  • the TFT is a channel etch type.
  • a semiconductor device including an oxide semiconductor TFT capable of improving reliability and a manufacturing method thereof are provided.
  • FIG. (A) and (b) are diagrams schematically showing an active matrix substrate 100 according to an embodiment of the present invention, (a) is a plan view, and (b) is a line 1B-1B ′ in (a).
  • FIG. (A) And (b) is a figure which shows typically the active matrix substrate 200 of a comparative example, (a) is a top view, (b) is the cross section along the 2B-2B 'line in (a).
  • FIG. It is a figure which shows the cross-sectional SEM image after patterning the oxide semiconductor laminated film (comparative example) whose annealing temperature is 320 degreeC or more and 400 degrees C or less.
  • FIG. 1A is a schematic plan view of the active matrix substrate 100
  • FIG. 1B is a schematic cross-sectional view of the active matrix substrate 100. 1B-1B ′ in FIG. It is sectional drawing along a line.
  • the upper layer structure of the TFT 10 is not shown.
  • the active matrix substrate 100 has a glass substrate 11 and a TFT 10 supported on the glass substrate 11.
  • the TFT 10 includes a gate electrode 12g, a gate insulating layer 14 covering the gate electrode 12g, and an oxide semiconductor layer 16 formed on the gate insulating layer 14.
  • the source electrode 18 s and the drain electrode 18 d are disposed on the oxide semiconductor layer 16 so as to be spaced apart from each other, and are in contact with the upper surface of the oxide semiconductor layer 16.
  • the gate electrode 12 g is formed integrally with the gate bus line 12, and the source electrode 18 s is formed integrally with the source bus line 18.
  • the TFT 10 is a channel-etched bottom gate TFT.
  • the active matrix substrate 100 further includes a protective layer 22 that covers the TFT 10, and an organic insulating layer (planarization layer) 24 formed on the protective layer 22.
  • a common electrode 26, an inorganic insulating layer 28, and a pixel electrode 32 are formed thereon.
  • the pixel electrode 32 is connected to the extended portion 18de of the drain electrode 18d in the contact hole CH formed in the protective layer 22, the organic insulating layer 24, and the inorganic insulating layer 28.
  • the active matrix substrate 100 can be used, for example, for a liquid crystal display panel in FFS (Fringe Field Switching) mode. Since other structures of the active matrix substrate 100 and the structure and operation of the FSS mode liquid crystal display panel are well known, description thereof will be omitted.
  • the oxide semiconductor layer 16 included in the TFT 10 includes a first oxide semiconductor layer 16a that is in contact with the gate insulating layer 14 and a second oxide semiconductor layer 16b that is stacked on the first oxide semiconductor layer 16a. It has a structure.
  • Each of the first oxide semiconductor layer 16a and the second oxide semiconductor layer 16b contains In, Ga, and Zn, and the In atom ratio to the total metal elements in the first oxide semiconductor layer 16a is the Zn atom ratio. It is larger (In> Zn), and the In atom number ratio is smaller than the Zn atom number ratio (In ⁇ Zn) with respect to all metal elements in the second oxide semiconductor layer 16b.
  • the composition of the first oxide semiconductor layer 16a is, for example, an atomic ratio of In, Ga and Zn of about 5: about 1: about 4 (eg, 4-6: 0.8-1.2:
  • the composition of the second oxide semiconductor layer 16b is, for example, an atomic ratio of In, Ga, and Zn of In: Ga: Zn of about 1: about 3. : About 6 (for example, 0.8 to 1.2: 2.4 to 3.6: may be 4.8 to 7.2).
  • the thickness of the first oxide semiconductor layer 16a is, for example, not less than 5 nm and not more than 80 nm
  • the thickness of the second oxide semiconductor layer 16b is, for example, not less than 5 nm and not more than 80 nm.
  • the total thickness of the oxide semiconductor layer 16 is, for example, not less than 10 nm and not more than 160 nm.
  • the TFT 10 including the oxide semiconductor layer 16 having such a stacked structure has the following advantages.
  • the surface of the oxide semiconductor layer is susceptible to etching damage in the source / drain separation process.
  • the oxide semiconductor layer is composed of one layer, the entire oxide semiconductor layer is formed. The influence of the etching damage is exerted, and the TFT characteristics are deteriorated.
  • a source metal layer containing Cu is used, Cu may diffuse into the oxide semiconductor layer in a source / drain separation step or the like, and the threshold voltage of the TFT may fluctuate.
  • the oxide semiconductor layer 16 of the TFT 10 included in the active matrix substrate 100 of the present embodiment is stacked on the first oxide semiconductor layer 16a in contact with the gate insulating layer 14 and the first oxide semiconductor layer 16a.
  • the first oxide semiconductor layer 16a on the side close to the gate electrode 12g has an In atom ratio to the number of Zn atoms with respect to all metal elements. It has a composition (In> Zn) larger than the ratio and has high mobility.
  • the source electrode 18s and the drain electrode 18d are in contact with the upper surface of the second oxide semiconductor layer 16b.
  • the second oxide semiconductor layer 16b has a composition in which the In atom ratio is smaller than the Zn atom ratio (In ⁇ Zn) with respect to all metal elements, and is excellent in resistance to Cu diffusion of the source metal layer. ing. Therefore, damage in the source / drain separation step is suppressed from reaching the first oxide semiconductor layer 16a, so that deterioration of the TFT characteristics of the TFT 10 and fluctuation of the threshold voltage of the TFT are suppressed.
  • the oxide semiconductor layer 16 when the oxide semiconductor layer 16 is formed under the same conditions as the single oxide semiconductor layer (having the same composition as the first oxide semiconductor layer 16a), refer to FIG. As will be described later, the side surface of the oxide semiconductor layer 16 sometimes has an inversely tapered shape. When the side surface of the oxide semiconductor layer 16 has an inversely tapered shape, the TFT is not sufficiently covered with the protective layer, and, for example, reliability may be reduced. On the other hand, the oxide semiconductor layer 16 included in the TFT 10 of the active matrix substrate 100 of the present embodiment has a side surface with a forward taper shape, and the above problem does not occur.
  • the active matrix substrate 100 is manufactured as follows, for example.
  • a metal film (thickness: for example, 50 nm or more and 500 nm or less) is formed on the glass substrate 11 by, for example, sputtering and patterned. .
  • the metal film for example, a Cu / Ti (up / down) laminated film in which a Ti film (thickness: 5 nm to 100 nm) and a Cu film (thickness: 100 nm to 500 nm) are laminated in this order is used.
  • the patterning is performed by a known photolithography process (photoresist application, exposure, development, etching, resist stripping). Etching is performed by wet etching, for example.
  • a SiN x film (thickness: 200 nm or more and 500 nm or less) is formed by CVD, for example, so as to cover the gate metal layer, and an SiO 2 film (thickness: 25 nm to 100 nm).
  • SiO 2 film is disposed on the side of the gate insulating layer 14 in contact with the oxide semiconductor layer 16, oxygen vacancies in the oxide semiconductor layer 16 can be effectively reduced.
  • the In atom number ratio is greater than the Zn atom number ratio with respect to all metal elements that become the first oxide semiconductor layer 16a.
  • the ratio of In atoms to the total metal elements that form the first oxide semiconductor film (thickness: for example, 5 nm to 80 nm) having a large first composition and the second oxide semiconductor layer 16b is the number of Zn atoms.
  • a second oxide semiconductor film (thickness: 5 nm to 80 nm, for example) having a second composition smaller than the ratio is sequentially formed.
  • the first oxide semiconductor film and the second oxide semiconductor film are annealed at a temperature of 400 ° C. or higher and 480 ° C. or lower.
  • a temperature of 400 ° C. or higher and 480 ° C. or lower By this annealing treatment, an oxide semiconductor layer 16 having a forward tapered side surface can be obtained as will be shown in an experimental example later.
  • the annealing time depends on the composition and thickness of the first oxide semiconductor film and the second oxide semiconductor film, and the annealing temperature, it is generally not shorter than 30 minutes and not longer than 90 minutes.
  • the first oxide semiconductor film and the second oxide semiconductor film are crystalline films.
  • the first oxide semiconductor film and the second oxide semiconductor film are patterned.
  • Patterning is performed by a known photolithography process.
  • Etching is performed by wet etching.
  • Opening in Gate Insulating Layer 14 An opening is formed at a predetermined position of the previously formed SiO 2 film / SiN x film (up / down) for the gate insulating layer 14.
  • the opening is, for example, a contact hole (not shown) between the source metal layer and the gate metal layer.
  • the opening is formed by a known photolithography process. Etching is performed by dry etching, for example.
  • the etchant is, for example, CF 4 .
  • a metal film (thickness: for example, 50 nm or more and 500 nm or less) is formed by sputtering, for example, so as to cover oxide semiconductor layer 16 ) And patterned.
  • the metal film for example, a Cu / Ti (up / down) laminated film in which a Ti film (thickness: 5 nm to 100 nm) and a Cu film (thickness: 100 nm to 500 nm) are laminated in this order is used.
  • the upper Cu film is wet-etched.
  • the etchant for example, an etchant containing hydrogen peroxide (H 2 O 2 ) can be used.
  • the lower Ti film is dry etched.
  • the etchant is, for example, Cl 2 .
  • the protective layer 22 is obtained, for example, by forming a SiO 2 film (thickness: 100 nm or more and 400 nm or less) by a CVD method and forming a SiN x film (thickness: 20 nm or more and 200 nm or less) thereon. .
  • a SiO 2 film thickness: 100 nm or more and 400 nm or less
  • a SiN x film thickness: 20 nm or more and 200 nm or less
  • an organic insulating film (thickness: 1 ⁇ m or more and 3 ⁇ m or less) is formed on the protective layer 22.
  • the organic insulating film is obtained, for example, by applying a photosensitive resin.
  • the opening (through hole) 24a is formed by exposing an organic insulating film formed of a photosensitive resin.
  • an opening 22a exposing a part of the extended portion 18de of the drain electrode 18d is formed at a predetermined position of the SiN x film / SiO 2 film (up / down) serving as the protective layer 22.
  • an ITO film (thickness: 50 nm or more and 200 nm or less) is formed on the organic insulating layer 24 by sputtering, for example, and patterned. Patterning is performed by a known photolithography process. Etching is performed by wet etching, for example.
  • an SiN x film (thickness: 100 nm or more and 400 nm or less) is formed and patterned by, for example, a CVD method so as to cover the common electrode 26, thereby opening portions 28a.
  • An inorganic insulating layer 28 having the following is obtained. Patterning is performed by a known photolithography process. Etching is performed by dry etching, for example. The etchant is, for example, CF 4 .
  • the opening 22a of the protective layer 22, the opening 24a of the organic insulating layer 24, and the opening 28a of the inorganic insulating layer 28 form a contact hole CH.
  • FIG. 32 Formation of Pixel Electrode 32
  • An ITO film (thickness: 50 nm or more and 200 nm or less) is formed and patterned by sputtering, for example, so as to cover the inorganic insulating layer 28.
  • the pixel electrode 32 is connected to the extended portion 18de of the drain electrode 18d in the contact hole CH.
  • the pixel electrode 32 has, for example, a plurality of parallel slits, and the active matrix substrate 100 is used for an FFS mode liquid crystal display panel.
  • FIGS. 2A and 2B schematically show an active matrix substrate 200 of a comparative example.
  • 2A is a schematic plan view of the active matrix substrate 200
  • FIG. 2B is a schematic cross-sectional view of the active matrix substrate 200.
  • illustration of the pixel electrode is omitted
  • illustration of the upper layer structure than the TFT 210 is omitted.
  • the active matrix substrate 200 is patterned after forming the first oxide semiconductor film and the second oxide semiconductor film in the step of (3) forming the oxide semiconductor layer 16 in the manufacturing method of the active matrix substrate 100 described above. It can be manufactured by the same manufacturing method except that the annealing temperature before the process is less than 400 ° C.
  • the active matrix substrate 200 has a glass substrate 211 and a TFT 210 supported on the glass substrate 211.
  • the TFT 210 includes a gate electrode 212g, a gate insulating layer 214 that covers the gate electrode 212g, and an oxide semiconductor layer 216 formed over the gate insulating layer 214.
  • the source electrode 218 s and the drain electrode 218 d are disposed on the oxide semiconductor layer 216 so as to be spaced apart from each other, and are in contact with the upper surface of the oxide semiconductor layer 216.
  • the gate electrode 212g is formed integrally with the gate bus line 212
  • the source electrode 218s is formed integrally with the source bus line 218. As shown in FIG.
  • the active matrix substrate 200 further includes a protective layer 222 that covers the TFT 210, and an organic insulating layer (planarization layer) 224 formed on the protective layer 222.
  • a common electrode (not shown), an inorganic insulating layer 228, and a pixel electrode (not shown) are formed thereon.
  • the oxide semiconductor layer 216 included in the TFT 210 is a stacked layer including a first oxide semiconductor layer 216a in contact with the gate insulating layer 214 and a second oxide semiconductor layer 216b stacked over the first oxide semiconductor layer 216a. It has a structure.
  • Each of the first oxide semiconductor layer 216a and the second oxide semiconductor layer 216b contains In, Ga, and Zn, and the In atom ratio is the Zn atom ratio with respect to all the metal elements in the first oxide semiconductor layer 216a. It is larger (In> Zn), and the In atom number ratio is smaller than the Zn atom number ratio (In ⁇ Zn) with respect to all the metal elements in the second oxide semiconductor layer 216b.
  • a first oxide semiconductor film (thickness :, for example, 5 nm) having a first composition in which the In atom number ratio is larger than the Zn atom number ratio by sputtering, for example. 80 nm or less) and a second oxide semiconductor film (thickness: 5 nm to 80 nm, for example) having a second composition with an In atomic ratio smaller than the Zn atomic ratio.
  • an annealing process before the patterning step is performed at a temperature of less than 400 ° C. (eg, 330 ° C.).
  • the annealing treatment time is, for example, 30 minutes or more and 90 minutes or less.
  • FIG. 2B illustrates a cross-sectional shape of the oxide semiconductor layer 216 along the channel width direction, and the cross-sectional shape along the channel length direction also has a reverse-tapered side surface.
  • the protective layer (eg, the SiN x film / SiO 2 film) 222 formed over the oxide semiconductor layer 216 has a sufficient effect on the oxide semiconductor layer 216. In some cases, the crack 222c cannot be formed.
  • the crack 222c is formed in the protective layer 222, for example, moisture transmitted through the organic insulating layer 224 is not blocked by the protective layer 222 and reaches the oxide semiconductor layer 216, and the TFT characteristics may vary. Further, corrosion may occur in the source metal layer (source electrode 218s, drain electrode 218d, source bus line 218).
  • an oxide semiconductor is formed before a patterning step.
  • a temperature of 400 ° C. or higher and 480 ° C. or lower an oxide semiconductor layer having a forward tapered side surface can be obtained.
  • FIG. 3 shows a cross-sectional SEM image after patterning an oxide semiconductor multilayer film (comparative example) having an annealing temperature of 320 ° C. or higher and 400 ° C. or lower.
  • FIG. 4 shows a cross-sectional SEM image after patterning an oxide semiconductor multilayer film (Example) having an annealing temperature of 400 ° C. or higher and 480 ° C. or lower. 3 and 4, the brightest (white) portion is the oxide semiconductor multilayer film. The boundary between the first oxide semiconductor film and the second oxide semiconductor film is not visible.
  • the oxide semiconductor stacked film used here was formed as follows. First oxide semiconductor film: composition (atomic ratio In: Ga: Zn) about 5: 1: 4, thickness 20 nm Second oxide semiconductor film: composition (atomic ratio In: Ga: Zn) about 1: 3: 6, thickness 50 nm Annealing conditions (430 ° C, 60 minutes)
  • Etching was performed by immersing in an etching solution at a temperature of 40 ° C. for 1.5 minutes using a mixed solution of phosphoric acid, acetic acid and nitric acid as an etching solution.
  • FIG. 3 when an oxide semiconductor laminated film having an annealing temperature of 320 ° C. or higher and 400 ° C. or lower is patterned, a reverse-tapered side surface is formed. That is, as described with reference to FIG. 2, the oxide semiconductor layer 216 having an inversely tapered side surface is formed, so that a crack 222 c is formed in the protective layer 222, and reliability may be reduced. .
  • FIGS. 5 (a) and 5 (b) the result of studying the conditions under which a forward tapered side surface is formed when the oxide semiconductor multilayer film is etched will be described.
  • 5A and 5B are graphs showing the results of an experimental example in which the etching rates of the first oxide semiconductor film and the second oxide semiconductor film were obtained.
  • FIG. 5A is an annealing temperature of 320 ° C. When the temperature is 400 ° C. or lower (comparative example), FIG. 5B shows the results when the annealing temperature is 400 ° C. or higher and 480 ° C. or lower (example).
  • the compositions of the first oxide semiconductor film and the second oxide semiconductor film were the same as described above, and the thickness was 70 nm.
  • each oxide semiconductor film is covered with a resist, and the relationship between the etching time and the etching amount (depth) using the same etching solution as described above is shown in FIG.
  • the oxide semiconductor film in which the In atom ratio with respect to the total metal elements is smaller than the Zn atom number ratio is the total metal element.
  • the etching rate is higher than that of the oxide semiconductor film in which the In atomic ratio is larger than the Zn atomic ratio (R2 / R1> 1), but the temperature is 400 ° C. or higher and 480 ° C. or lower (eg, 30 minutes or longer and 90 minutes).
  • the difference in etching rate can be reduced by annealing in the following. As a result, the oxide semiconductor stacked film is prevented from being reversely tapered.
  • This phenomenon is considered to occur in an etching solution that provides an etching rate of 3.0 nm / sec or more.
  • the tapered shape of the side surface formed by etching is considered to be related to the adhesion between the upper oxide semiconductor film and the resist.
  • the oxide semiconductor included in the oxide semiconductor layer 16 is preferably a crystalline oxide semiconductor having a crystalline portion.
  • a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, or the like can be given.
  • each crystalline oxide semiconductor the film formation method, the structure of the oxide semiconductor layer having a stacked structure, and the like are described in, for example, Japanese Patent Application Laid-Open No. 2014-007399.
  • the entire disclosure of Japanese Patent Application Laid-Open No. 2014-007399 is incorporated herein by reference.
  • the oxide semiconductor TFT is suitably used as a pixel TFT and / or a circuit TFT in a liquid crystal display panel, for example.
  • an oxide semiconductor TFT may be used for the pixel TFT, and a crystalline silicon TFT (for example, a polycrystalline silicon TFT) may be used for the circuit TFT.
  • the semiconductor device of this embodiment is an active matrix substrate including an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate.
  • the active matrix substrate is provided with a TFT (pixel TFT) for each pixel.
  • a TFT pixel TFT
  • the pixel TFT for example, an oxide semiconductor TFT using an In—Ga—Zn—O-based semiconductor film as an active layer is used.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the TFT (circuit TFT) constituting the peripheral drive circuit for example, a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
  • an oxide semiconductor TFT is used as a pixel TFT and a crystalline silicon TFT is used as a circuit TFT, power consumption can be reduced in the display region, and further, the frame region can be reduced. It becomes.
  • the TFT 10 described above with reference to FIG. 1 can be applied. This point will be described later.
  • FIG. 6 is a schematic plan view showing an example of a planar structure of the active matrix substrate 700 of this embodiment
  • FIG. 7 is a crystalline silicon TFT (hereinafter referred to as “first thin film transistor”) in the active matrix substrate 700
  • 710A is a cross-sectional view illustrating a cross-sectional structure of 710A and an oxide semiconductor TFT (hereinafter referred to as "second thin film transistor”) 710B.
  • the active matrix substrate 700 has a display area 702 including a plurality of pixels and an area (non-display area) other than the display area 702.
  • the non-display area includes a drive circuit formation area 701 in which a drive circuit is provided.
  • a gate driver circuit 740, an inspection circuit 770, and the like are provided in the drive circuit formation region 701, for example.
  • a plurality of gate bus lines (not shown) extending in the row direction and a plurality of source bus lines S extending in the column direction are formed.
  • each pixel is defined by a gate bus line and a source bus line S, for example.
  • Each gate bus line is connected to each terminal of the gate driver circuit.
  • Each source bus line S is connected to each terminal of a driver IC 750 mounted on the active matrix substrate 700.
  • a second thin film transistor 710B is formed as a pixel TFT in each pixel of the display region 702, and a first thin film transistor 710A is formed as a circuit TFT in the drive circuit formation region 701. Has been.
  • the active matrix substrate 700 includes a substrate 711, a base film 712 formed on the surface of the substrate 711, a first thin film transistor 710A formed on the base film 712, and a second thin film transistor 710B formed on the base film 712. It has.
  • the first thin film transistor 710A is a crystalline silicon TFT having an active region mainly containing crystalline silicon.
  • the second thin film transistor 710B is an oxide semiconductor TFT having an active region mainly including an oxide semiconductor.
  • the first thin film transistor 710A and the second thin film transistor 710B are integrally formed on the substrate 711.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT.
  • the first thin film transistor 710A includes a crystalline silicon semiconductor layer (eg, a low-temperature polysilicon layer) 713 formed over the base film 712, a first insulating layer 714 that covers the crystalline silicon semiconductor layer 713, and a first insulating layer. 714A, and a gate electrode 715A provided on 714.
  • a portion of the first insulating layer 714 located between the crystalline silicon semiconductor layer 713 and the gate electrode 715A functions as a gate insulating film of the first thin film transistor 710A.
  • the crystalline silicon semiconductor layer 713 has a region (active region) 713c where a channel is formed, and a source region 713s and a drain region 713d located on both sides of the active region, respectively.
  • the first thin film transistor 710A also includes a source electrode 718sA and a drain electrode 718dA connected to the source region 713s and the drain region 713d, respectively.
  • the source and drain electrodes 718 sA and 718 dA are provided on an interlayer insulating film (here, the second insulating layer 716) that covers the gate electrode 715 A and the crystalline silicon semiconductor layer 713, and are in contact holes formed in the interlayer insulating film. And may be connected to the crystalline silicon semiconductor layer 713.
  • the second thin film transistor 710B includes a gate electrode 715B provided over the base film 712, a second insulating layer 716 covering the gate electrode 715B, and an oxide semiconductor layer 717 disposed over the second insulating layer 716.
  • a first insulating layer 714 that is a gate insulating film of the first thin film transistor 710A may be extended to a region where the second thin film transistor 710B is to be formed.
  • the oxide semiconductor layer 717 may be formed over the first insulating layer 714.
  • a portion of the second insulating layer 716 located between the gate electrode 715B and the oxide semiconductor layer 717 functions as a gate insulating film of the second thin film transistor 710B.
  • the oxide semiconductor layer 717 includes a region (active region) 717c where a channel is formed, and a source contact region 717s and a drain contact region 717d located on both sides of the active region.
  • a portion of the oxide semiconductor layer 717 that overlaps with the gate electrode 715B with the second insulating layer 716 interposed therebetween serves as an active region 717c.
  • the second thin film transistor 710B further includes a source electrode 718sB and a drain electrode 718dB connected to the source contact region 717s and the drain contact region 717d, respectively. Note that a structure in which the base film 712 is not provided over the substrate 711 is also possible.
  • the thin film transistors 710A and 710B are covered with a passivation film 719 and a planarization film 720.
  • the gate electrode 715B is connected to the gate bus line (not shown)
  • the source electrode 718sB is connected to the source bus line (not shown)
  • the drain electrode 718dB is connected to the pixel electrode 723.
  • the drain electrode 718 dB is connected to the corresponding pixel electrode 723 in the opening formed in the passivation film 719 and the planarization film 720.
  • a video signal is supplied to the source electrode 718sB through the source bus line, and necessary charges are written into the pixel electrode 723 based on the gate signal from the gate bus line.
  • a transparent conductive layer 721 is formed as a common electrode on the planarizing film 720, and a third insulating layer 722 is formed between the transparent conductive layer (common electrode) 721 and the pixel electrode 723. May be.
  • the pixel electrode 723 may be provided with a slit-shaped opening.
  • Such an active matrix substrate 700 can be applied, for example, to a display device in FFS (Fringe Field Switching) mode.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the TFT 10 described above with reference to FIG. 1 can be used as the second thin film transistor 710B of the present embodiment.
  • the gate electrode 12g, the gate insulating layer 14, the oxide semiconductor layer 16, the source and drain electrodes 18s and 18d in the TFT 10 are replaced with the gate electrode 715B and the second insulating layer shown in FIG. (Gate insulating layer) 716, oxide semiconductor layer 717, source and drain electrodes 718sB and 718dB may be made to correspond.
  • a thin film transistor 710B that is an oxide semiconductor TFT may be used as a TFT (inspection TFT) included in the inspection circuit 770 illustrated in FIG.
  • the inspection TFT and the inspection circuit may be formed in a region where the driver IC 750 shown in FIG. 6 is mounted, for example. In this case, the inspection TFT is disposed between the driver IC 750 and the substrate 711.
  • the first thin film transistor 710A has a top gate structure in which a crystalline silicon semiconductor layer 713 is disposed between a gate electrode 715A and a substrate 711 (base film 712).
  • the second thin film transistor 710B has a bottom gate structure in which the gate electrode 715B is disposed between the oxide semiconductor layer 717 and the substrate 711 (the base film 712).
  • the TFT structures of the first thin film transistor 710A and the second thin film transistor 710B are not limited to the above.
  • these thin film transistors 710A and 710B may have the same TFT structure.
  • the first thin film transistor 710A may have a bottom gate structure
  • the second thin film transistor 710B may have a top gate structure.
  • a channel etch type as in the thin film transistor 710B or an etch stop type may be used.
  • a bottom contact type in which the source electrode and the drain electrode are located below the semiconductor layer may be used.
  • a second insulating layer 716 that is a gate insulating film of the second thin film transistor 710B extends to a region where the first thin film transistor 710A is formed, and is an interlayer that covers the gate electrode 715A and the crystalline silicon semiconductor layer 713 of the first thin film transistor 710A. It may function as an insulating film. As described above, when the interlayer insulating film of the first thin film transistor 710A and the gate insulating film of the second thin film transistor 710B are formed in the same layer (second insulating layer) 716, the second insulating layer 716 has a stacked structure. You may have.
  • the second insulating layer 716 includes a hydrogen-donating layer that can supply hydrogen (eg, a silicon nitride layer) and an oxygen-donating layer that can supply oxygen and is disposed over the hydrogen-donating layer (eg, it may have a stacked structure including a silicon oxide layer.
  • the gate electrode 715A of the first thin film transistor 710A and the gate electrode 715B of the second thin film transistor 710B may be formed in the same layer.
  • the source and drain electrodes 718sA and 718dA of the first thin film transistor 710A and the source and drain electrodes 718sB and 718dB of the second thin film transistor 710B may be formed in the same layer. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • the channel etch type oxide semiconductor TFT is exemplified, but the present invention can also be applied to an etch stop type oxide semiconductor TFT.
  • the etch stop layer is not formed on the channel region, and the lower surface of the end of the source and drain electrodes on the channel side is oxidized. It arrange
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • etch stop type TFT in which an etch stop layer is formed on the channel region, the lower surfaces of the end portions on the channel side of the source electrode and the drain electrode are located on the etch stop layer, for example.
  • a conductive film for a source / drain electrode is formed on the oxide semiconductor layer and the etch stop layer.
  • the embodiment according to the present invention is suitably used for a semiconductor device including an oxide semiconductor TFT (for example, a liquid crystal display panel and an organic EL display panel, and an active matrix substrate used for these display panels) and a manufacturing method thereof.
  • an oxide semiconductor TFT for example, a liquid crystal display panel and an organic EL display panel, and an active matrix substrate used for these display panels

Abstract

半導体装置（１００）は、基板（１１）に支持されたＴＦＴ（１０）を有し、ＴＦＴ（１０）は、ゲート電極（１２ｇ）と、ゲート電極（１２ｇ）を覆うゲート絶縁層（１４）と、ゲート絶縁層（１４）上に形成された酸化物半導体層（１６）とを有している。酸化物半導体層１６は、ゲート絶縁層（１４）に接する第１酸化物半導体層（１６ａ）と、第１酸化物半導体層（１６ａ）上に積層された第２酸化物半導体層（１６ｂ）とで構成された積層構造を有している。第１酸化物半導体層（１６ａ）および第２酸化物半導体層（１６ｂ）はいずれもＩｎ、ＧａおよびＺｎを含み、第１酸化物半導体層（１６ａ）におけるＩｎ原子数比が、Ｚｎ原子数比より大きく、かつ、第２酸化物半導体層（１６ｂ）におけるＩｎ原子数比が、Ｚｎ原子数比より小さく、酸化物半導体層（１６）は、順テーパー形状の側面を有している。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いた薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を備える半導体装置およびその製造方法に関する。半導体装置は、例えば、液晶表示パネルおよび有機ＥＬ表示パネル、ならびにこれらの表示パネルに用いられるアクティブマトリクス基板を含む。
　液晶表示パネル等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を備えている。画素毎に設けられるＴＦＴ（以下、「画素ＴＦＴ」という。）として、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」という。）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」という。）が広く用いられている。最近、酸化物半導体膜を活性層とするＴＦＴ（以下、「酸化物半導体ＴＦＴ」という。）を用いた液晶表示パネルが開発されている。酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速動作が可能で、オフ電流が低いという特徴を有している。
　一方、アクティブマトリクス基板上にゲートドライバ、ソースドライバなどの駆動回路がモノリシック（一体的）に設ける技術が実用化されている。駆動回路のＴＦＴ（以下、「回路ＴＦＴ」という。）には、移動度が高い多結晶シリコンＴＦＴが用いられることが多かったが、最近、酸化物半導体ＴＦＴを用いることも検討されている。
　酸化物半導体ＴＦＴの特性を向上させる１つの方法として、酸化物半導体層を組成が互いに異なる２つの層（上層および下層）で構成する技術が知られている。例えば、特許文献１には、酸化物半導体層を移動度が互いに異なる上層と下層とで構成し、上層および下層の内の移動度が高い方の層をゲート電極に近い方に配置することによって、移動度およびしきい値電圧を調整する技術が開示されている。特許文献１によると、上記の上層および下層の配置は、ボトムゲート型およびトップゲート型のいずれにも適用することができる。
特開２０１０－２１５５５号公報
　本発明者が検討したところ、酸化物半導体層を組成が互いに異なる２つの層（上層および下層）で構成すると、信頼性が低下するという問題が発生することがあった。
　本発明は、上記の問題を解決するためになされたものであり、信頼性を向上させることが可能な、酸化物半導体ＴＦＴを備える半導体装置およびその製造方法を提供することを目的とする。
　本発明のある実施形態の半導体装置は、基板と、前記基板に支持されたＴＦＴとを有し、前記ＴＦＴは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された酸化物半導体層とを有し、前記酸化物半導体層は、前記ゲート絶縁層に接する第１酸化物半導体層と、前記第１酸化物半導体層上に積層された第２酸化物半導体層とで構成された積層構造を有し、前記第１酸化物半導体層および前記第２酸化物半導体層はいずれもＩｎ、ＧａおよびＺｎを含み、全金属元素に対してＩｎ原子数比は、Ｚｎ原子数比より大きく、かつ、第２酸化物半導体層における全金属元素に対してＩｎ原子数比は、Ｚｎ原子数比より小さく、前記酸化物半導体層は、順テーパー形状の側面を有している。
　本発明によるある実施形態は、上記の半導体装置の製造方法であって、前記酸化物半導体層を形成する工程は、前記ゲート絶縁層上に、半導体層の全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より大きい第１の組成を有する第１酸化物半導体膜を形成する工程と、前記第１酸化物半導体膜上に、半導体層の全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より小さい第２の組成を有する第２酸化物半導体膜を形成する工程と、前記第１酸化物半導体膜および前記第２酸化物半導体膜を４００℃以上４８０℃以下の温度でアニールする工程と、前記アニール工程の後で、前記第２酸化物半導体膜上に、フォトレジストを用いてエッチングマスクを形成する工程と、前記エッチングマスクを介して、エッチング液を用いて、前記第１酸化物半導体膜および前記第２酸化物半導体膜をエッチングすることによって、前記酸化物半導体層を得る工程とを包含する。
　ある実施形態において、前記エッチング液に対する前記第１酸化物半導体膜のエッチングレートをＲ１とし、前記エッチング液に対する前記第２酸化物半導体膜のエッチングレートをＲ２とするとき、１＜Ｒ２／Ｒ１≦１．２３を満足する。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記酸化物半導体層は、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記ＴＦＴはチャネルエッチ型である。
　本発明の実施形態によると、信頼性を向上させることが可能な、酸化物半導体ＴＦＴを備える半導体装置およびその製造方法が提供される。
（ａ）および（ｂ）は、本発明による実施形態のアクティブマトリクス基板１００を模式的に示す図であり、（ａ）は平面図、（ｂ）は（ａ）中の１Ｂ－１Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、比較例のアクティブマトリクス基板２００を模式的に示す図であり、（ａ）は平面図、（ｂ）は（ａ）中の２Ｂ－２Ｂ’線に沿った断面図である。 アニール温度が３２０℃以上４００℃以下の酸化物半導体積層膜（比較例）をパターニングした後の断面ＳＥＭ像を示す図である。 アニール温度が４００℃以上４８０℃以下の酸化物半導体積層膜（実施例）をパターニングした後の断面ＳＥＭ像を示す図である。 （ａ）および（ｂ）は、第１酸化物半導体膜および第２酸化物半導体膜のエッチングレートを求めた実験例の結果を示すグラフであり、（ａ）はアニール温度が３２０℃以上４００℃以下の場合（比較例）、（ｂ）はアニール温度が４００℃以上４８０℃以下の場合（実施例）の結果をそれぞれ示す。 本発明による他の実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図である。 アクティブマトリクス基板７００における結晶質シリコンＴＦＴ７１０Ａおよび酸化物半導体ＴＦＴ７１０Ｂの断面図である。
　以下、図面を参照して、本発明による実施形態の半導体装置およびその製造方法を説明する。以下では、液晶表示パネルのアクティブマトリクス基板に適用した例を説明するが、本発明の実施形態はこれに限られず、他の表示パネル（例えば有機ＥＬ表示パネル）、あるいはフラットパネル型検出装置(例えば撮像装置）など、基板上に形成された酸化物半導体ＴＦＴを有する半導体装置に適用できる。
　図１（ａ）および（ｂ）に、本発明による実施形態のアクティブマトリクス基板１００を模式的に示す。図１（ａ）はアクティブマトリクス基板１００の模式的な平面図であり、図１（ｂ）は、アクティブマトリクス基板１００の模式的な断面図であり、図１（ａ）中の１Ｂ－１Ｂ’線に沿った断面図である。なお、図１（ａ）ではＴＦＴ１０よりも上層の構成の図示を省略している。
　アクティブマトリクス基板１００は、ガラス基板１１と、ガラス基板１１に支持されたＴＦＴ１０とを有している。ＴＦＴ１０は、ゲート電極１２ｇと、ゲート電極１２ｇを覆うゲート絶縁層１４と、ゲート絶縁層１４上に形成された酸化物半導体層１６とを有している。ソース電極１８ｓおよびドレイン電極１８ｄは、酸化物半導体層１６上で離間して対向するように配置されており、それぞれが酸化物半導体層１６の上面と接している。ゲート電極１２ｇはゲートバスライン１２と一体に形成されており、ソース電極１８ｓはソースバスライン１８と一体に形成されている。ＴＦＴ１０は、チャネルエッチ型のボトムゲート型ＴＦＴである。
　アクティブマトリクス基板１００は、図１（ｂ）に示す様に、ＴＦＴ１０を覆う保護層２２と、保護層２２上に形成された有機絶縁層（平坦化層）２４をさらに有し、有機絶縁層２４上には、共通電極２６、無機絶縁層２８および画素電極３２が形成されている。画素電極３２は、保護層２２、有機絶縁層２４および無機絶縁層２８に形成されたコンタクトホールＣＨ内で、ドレイン電極１８ｄの延設部１８ｄｅに接続されている。アクティブマトリクス基板１００は、例えば、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示パネルに用いられ得る。アクティブマトリクス基板１００の他の構造およびＦＳＳモードの液晶表示パネルの構造および動作はよく知られているので説明は省略する。
　ＴＦＴ１０が有する酸化物半導体層１６は、ゲート絶縁層１４に接する第１酸化物半導体層１６ａと、第１酸化物半導体層１６ａ上に積層された第２酸化物半導体層１６ｂとで構成された積層構造を有している。第１酸化物半導体層１６ａおよび第２酸化物半導体層１６ｂはいずれもＩｎ、ＧａおよびＺｎを含み、第１酸化物半導体層１６ａにおける全金属元素に対してＩｎ原子数比は、Ｚｎ原子数比より大きい（Ｉｎ＞Ｚｎ）、かつ、第２酸化物半導体層１６ｂにおける全金属元素に対してＩｎ原子数比は、Ｚｎ原子数比より小さい（Ｉｎ＜Ｚｎ）。第１酸化物半導体層１６ａの組成は、例えば、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは約５：約１：約４（例えば４～６：０．８～１．２：３．２～４．８であってもよい。）であり、第２酸化物半導体層１６ｂの組成は、例えば、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは約１：約３：約６（例えば０．８～１．２：２．４～３．６：４．８～７．２であってもよい。）である。
　第１酸化物半導体層１６ａの厚さは例えば、５ｎｍ以上８０ｎｍ以下であり、第２酸化物半導体層１６ｂの厚さは例えば、５ｎｍ以上８０ｎｍ以下である。酸化物半導体層１６の全体の厚さは例えば、１０ｎｍ以上１６０ｎｍ以下である。
　このような積層構造を有する酸化物半導体層１６を備えるＴＦＴ１０は、下記の利点を有する。
　チャネルエッチ型の酸化物半導体ＴＦＴでは、酸化物半導体層の表面は、ソース・ドレイン分離工程でエッチングダメージを受けやすく、酸化物半導体層が１層で構成されていると、酸化物半導体層全体にエッチングダメージの影響が及び、ＴＦＴ特性が低下する。また、Ｃｕを含むソースメタル層を用いると、ソース・ドレイン分離工程などにおいて酸化物半導体層にＣｕが拡散し、ＴＦＴのしきい値電圧が変動することがある。
　これに対して、本実施形態のアクティブマトリクス基板１００が有するＴＦＴ１０の酸化物半導体層１６は、ゲート絶縁層１４に接する第１酸化物半導体層１６ａと、第１酸化物半導体層１６ａ上に積層された第２酸化物半導体層１６ｂとで構成された積層構造を有し、ゲート電極１２ｇに近い側の第１酸化物半導体層１６ａは、全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より大きい組成（Ｉｎ＞Ｚｎ）を有しており、移動度が高い。ソース電極１８ｓおよびドレイン電極１８ｄは第２酸化物半導体層１６ｂの上面と接している。第２酸化物半導体層１６ｂは、全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より小さい組成（Ｉｎ＜Ｚｎ）を有しており、ソースメタル層のＣｕの拡散に対する耐性に優れている。したがって、ソース・ドレイン分離工程におけるダメージが第１酸化物半導体層１６ａに及ぶことが抑制されるので、ＴＦＴ１０のＴＦＴ特性の低下、およびＴＦＴのしきい値電圧の変動が抑制される。
　しかしながら、本発明者の検討によると、酸化物半導体層１６を単層の酸化物半導体層（第１酸化物半導体層１６ａと同じ組成を有する）と同じ条件で形成すると、図２を参照して後述するように、酸化物半導体層１６の側面が逆テーパー形状を有することがあった。酸化物半導体層１６の側面が逆テーパー形状を有すると、ＴＦＴが保護層によって十分に被覆されず、例えば、信頼性の低下を招くことがあった。これに対し、本実施形態のアクティブマトリクス基板１００のＴＦＴ１０が有する酸化物半導体層１６は、順テーパー形状の側面を有しており、上記の問題が発生しない。
　アクティブマトリクス基板１００は、例えば、以下の様にして製造される。
　（１）ゲートメタル層（ゲートバスライン１２、ゲート電極１２ｇ等）の形成
　ガラス基板１１上に、例えばスパッタ法で、金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングする。金属膜としては、例えば、Ｔｉ膜（厚さ：５ｎｍ以上１００ｎｍ以下）とＣｕ膜（厚さ：１００ｎｍ以上５００ｎｍ以下）とをこの順に積層したＣｕ／Ｔｉ（上／下）積層膜を用いる。パターニングは、公知のフォトリソグラフィプロセス（フォトレジスト付与、露光、現像、エッチング、レジスト剥離）で行われる。エッチングは例えばウェットエッチングで行われる。
　（２）ゲート絶縁層１４の形成
　ゲートメタル層を覆うように、例えば、ＣＶＤ法で、ＳｉＮｘ膜（厚さ：２００ｎｍ以上５００ｎｍ以下）を形成し、その上に、ＳｉＯ２膜（厚さ：２５ｎｍ以上１００ｎｍ以下）を形成する。ゲート絶縁層１４の酸化物半導体層１６と接する側にＳｉＯ２膜を配置すると、酸化物半導体層１６の酸素欠損を効果的に低減することができる。
　（３）酸化物半導体層１６の形成
　ゲート絶縁層１４上に、例えば、スパッタ法で、第１酸化物半導体層１６ａとなる、全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より大きい第１の組成を有する第１酸化物半導体膜（厚さ：例えば５ｎｍ以上８０ｎｍ以下）と、第２酸化物半導体層１６ｂとなる、全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より小さい第２の組成を有する第２酸化物半導体膜（厚さ：例えば５ｎｍ以上８０ｎｍ以下）とを順次成膜する。
　この後、パターニング工程の前に、第１酸化物半導体膜および第２酸化物半導体膜を４００℃以上４８０℃以下の温度でアニールする。このアニール処理によって、後に実験例を示す様に、順テーパー形状の側面を有する酸化物半導体層１６を得ることができる。アニール時間は、第１酸化物半導体膜および第２酸化物半導体膜の組成、厚さ、およびアニール温度に依存するが、概ね３０分以上９０分以下である。第１酸化物半導体膜および第２酸化物半導体膜は、結晶質膜である。
　その後、第１酸化物半導体膜および第２酸化物半導体膜をパターニングする。パターニングは、公知のフォトリソグラフィプロセスで行われる。エッチングは、ウェットエッチングで行われる。エッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、シュウ酸を用いてもよい。
　（４）ゲート絶縁層１４の開口部形成
　先に形成したゲート絶縁層１４用のＳｉＯ２膜／ＳｉＮｘ膜（上／下）の所定の位置に開口部を形成する。開口部は、例えば、ソースメタル層とゲートメタル層とのコンタクトホール（不図示）となる。開口部の形成は、公知のフォトリソグラフィプロセスで行われる。エッチングは例えばドライエッチングで行われる。エッチャントは、例えば、ＣＦ4である。
　（５）ソースメタル層（ソースバスライン１８、ソース電極１８ｓ、ドレイン電極１８ｄ等）の形成
　酸化物半導体層１６を覆うように、例えば、スパッタ法で、金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングする。金属膜としては、例えば、Ｔｉ膜（厚さ：５ｎｍ以上１００ｎｍ以下）とＣｕ膜（厚さ：１００ｎｍ以上５００ｎｍ以下）とをこの順に積層したＣｕ／Ｔｉ（上／下）積層膜を用いる。
　パターニングは、まず、上側のＣｕ膜をウェットエッチングする。エッチング液としては、例えば、過酸化水素（Ｈ２Ｏ２）を含むエッチング液を用いることができる。次に、下層のＴｉ膜をドライエッチングする。エッチャントは、例えば、Ｃｌ2である。
　この工程で、第２酸化物半導体層１６ｂの一部が露出するが、第２酸化物半導体層１６ｂに酸素欠損等が生じたとしたとしても、その下方にある第１酸化物半導体層１６ａにチャネルが形成されるので、ＴＦＴ特性の低下が抑制される。
　（６）保護層２２および有機絶縁層２４の形成
　次に、ＴＦＴ１０を覆う保護層２２および有機絶縁層（平坦化層）２４を形成する。保護層２２は、例えば、ＣＶＤ法で、ＳｉＯ２膜（厚さ：１００ｎｍ以上４００ｎｍ以下）を形成し、その上に、ＳｉＮｘ膜（厚さ：２０ｎｍ以上２００ｎｍ以下）を形成することによって得られる。第２酸化物半導体層１６ｂと接するようにＳｉＯ２膜を形成することによって、第２酸化物半導体層１６ｂの酸素欠損を効果的に低減することができる。
　次に、保護層２２の上に、有機絶縁膜（厚さ：１μｍ以上３μｍ以下）を形成する。有機絶縁膜は、例えば、感光性樹脂を塗布することによって得られる。例えば、感光性樹脂から形成された有機絶縁膜を露光することによって、開口部（貫通孔）２４ａを形成する。続いて、保護層２２となるＳｉＮｘ膜／ＳｉＯ２膜（上／下）の所定の位置にドレイン電極１８ｄの延設部１８ｄｅの一部を露出する開口部２２ａを形成する。
　（７）共通電極２６の形成
　次に、有機絶縁層２４の上に、例えば、スパッタ法で、ＩＴＯ膜（厚さ：５０ｎｍ以上２００ｎｍ以下）を形成し、パターニングすることで得られる。パターニングは、公知のフォトリソグラフィプロセスで行われる。エッチングは例えばウェットエッチングで行われる。
　（８）無機絶縁層２８の形成
　次に、共通電極２６を覆うように、例えば、ＣＶＤ法で、ＳｉＮｘ膜（厚さ：１００ｎｍ以上４００ｎｍ以下）を形成し、パターニングすることによって、開口部２８ａを有する無機絶縁層２８を得る。パターニングは、公知のフォトリソグラフィプロセスで行われる。エッチングは例えばドライエッチングで行われる。エッチャントは、例えば、ＣＦ４である。保護層２２の開口部２２ａ、有機絶縁層２４の開口部２４ａおよび無機絶縁層２８の開口部２８ａがコンタクトホールＣＨを形成する。
　（９）画素電極３２の形成
　無機絶縁層２８を覆うように、例えば、スパッタ法で、ＩＴＯ膜（厚さ：５０ｎｍ以上２００ｎｍ以下）を形成し、パターニングする。画素電極３２は、コンタクトホールＣＨ内でドレイン電極１８ｄの延設部１８ｄｅと接続される。画素電極３２は、例えば互いに平行な複数のスリットを有し、アクティブマトリクス基板１００は、ＦＦＳモードの液晶表示パネルに用いられる。
　次に、図２（ａ）および（ｂ）に、比較例のアクティブマトリクス基板２００を模式的に示す。図２（ａ）はアクティブマトリクス基板２００の模式的な平面図であり、図２（ｂ）は、アクティブマトリクス基板２００の模式的な断面図であり、図２（ａ）中の２Ｂ－２Ｂ’線に沿った断面図である。なお、図２では、画素電極の図示を省略し、図２（ａ）では、ＴＦＴ２１０よりも上層の構成の図示を省略している。
　アクティブマトリクス基板２００は、上述したアクティブマトリクス基板１００の製造方法の（３）酸化物半導体層１６の形成の工程において、第１酸化物半導体膜および第２酸化物半導体膜を成膜した後、パターニング工程の前のアニール処理の温度が４００℃未満であることを除いて、同様の製造方法で製造され得る。
　アクティブマトリクス基板２００は、ガラス基板２１１と、ガラス基板２１１に支持されたＴＦＴ２１０とを有している。ＴＦＴ２１０は、ゲート電極２１２ｇと、ゲート電極２１２ｇを覆うゲート絶縁層２１４と、ゲート絶縁層２１４上に形成された酸化物半導体層２１６とを有している。ソース電極２１８ｓおよびドレイン電極２１８ｄは、酸化物半導体層２１６上で離間して対向するように配置されており、それぞれが酸化物半導体層２１６の上面と接している。ゲート電極２１２ｇはゲートバスライン２１２と一体に形成されており、ソース電極２１８ｓはソースバスライン２１８と一体に形成されている。アクティブマトリクス基板２００は、図２（ｂ）に示す様に、ＴＦＴ２１０を覆う保護層２２２と、保護層２２２上に形成された有機絶縁層（平坦化層）２２４をさらに有し、有機絶縁層２２４上には、共通電極（不図示）、無機絶縁層２２８および画素電極（不図示）が形成されている。
　ＴＦＴ２１０が有する酸化物半導体層２１６は、ゲート絶縁層２１４に接する第１酸化物半導体層２１６ａと、第１酸化物半導体層２１６ａ上に積層された第２酸化物半導体層２１６ｂとで構成された積層構造を有している。第１酸化物半導体層２１６ａおよび第２酸化物半導体層２１６ｂはいずれもＩｎ、ＧａおよびＺｎを含み、第１酸化物半導体層２１６ａにおける全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より大きく（Ｉｎ＞Ｚｎ）、かつ、第２酸化物半導体層２１６ｂにおける全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より小さい（Ｉｎ＜Ｚｎ）。
　上述の酸化物半導体層１６の形成方法と同様に、例えば、スパッタ法で、Ｉｎ原子数比が、Ｚｎ原子数比より大きい第１の組成を有する第１酸化物半導体膜（厚さ：例えば５ｎｍ以上８０ｎｍ以下）と、Ｉｎ原子数比が、Ｚｎ原子数比より小さい第２の組成を有する第２酸化物半導体膜（厚さ：例えば５ｎｍ以上８０ｎｍ以下）とを順次成膜する。この後、パターニング工程の前のアニール処理を４００℃未満（例えば３３０℃）の温度で行う。アニール処理の時間は、例えば、３０分以上９０分以下である。その後、上述の酸化物半導体層１６の形成方法と同様に、第１酸化物半導体膜および第２酸化物半導体膜をパターニングする。そうすると、図２（ｂ）に示すように、逆テーパー状の側面を有する酸化物半導体層２１６が形成される。図２（ｂ）は、酸化物半導体層２１６のチャネル幅方向に沿った断面形状を示しているが、チャネル長方向に沿った断面形状も逆テーパー状の側面を有している。
　酸化物半導体層２１６が逆テーパー形状を有していると、酸化物半導体層２１６上に形成される保護層（例えば、ＳｉＮｘ膜／ＳｉＯ２膜）２２２が、酸化物半導体層２１６を十分に被覆することができず、クラック２２２ｃが形成されることがある。
　保護層２２２にクラック２２２ｃが形成されると、例えば、有機絶縁層２２４を透過した水分が保護層２２２で遮断されず、酸化物半導体層２１６に至り、ＴＦＴ特性が変動することがある。さらに、ソースメタル層（ソース電極２１８ｓ、ドレイン電極２１８ｄ、ソースバスライン２１８）で腐食が発生することがある。
　本発明者が検討したところ、第１酸化物半導体膜および第２酸化物半導体膜（「酸化物半導体積層膜」ということがある。）を成膜した後、パターニング工程の前に、酸化物半導体積層膜を４００℃以上４８０℃以下の温度でアニールすることによって、順テーパー形状の側面を有する酸化物半導体層を得ることができる。
　図３に、アニール温度が３２０℃以上４００℃以下の酸化物半導体積層膜（比較例）をパターニングした後の断面ＳＥＭ像を示す。図４にアニール温度が４００℃以上４８０℃以下の酸化物半導体積層膜（実施例）をパターニングした後の断面ＳＥＭ像を示す。図３および図４において、最も明るい（白い）部分が酸化物半導体積層膜である。第１酸化物半導体膜と第２酸化物半導体膜との境界は見えない。
　ここで用いた酸化物半導体積層膜は以下の様にして形成した。
　第１酸化物半導体膜：組成（原子数比Ｉｎ：Ｇａ：Ｚｎ）約５：１：４、厚さ２０ｎｍ
　第２酸化物半導体膜：組成（原子数比Ｉｎ：Ｇａ：Ｚｎ）約１：３：６、厚さ５０ｎｍ
アニール条件（４３０℃、６０分）
　エッチングは、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用い、温度４０℃で、１．５分間、エッチング液に浸漬することによって行った。
　図３から分かるように、アニール温度が３２０℃以上４００℃以下の酸化物半導体積層膜をパターニングすると、逆テーパー状の側面が形成された。すなわち、図２を参照して説明した様に、逆テーパー状の側面を有する酸化物半導体層２１６が形成されるので、保護層２２２にクラック２２２ｃが形成され、信頼性が低下することがあった。
　これに対して、図４から分かるように、アニール温度が４００℃以上４８０℃以下の酸化物半導体積層膜をパターニングすると、順テーパー状の側面が形成された。すなわち、図１を参照して説明した様に、順テーパー状の側面を有する酸化物半導体層１６が形成されるので、保護層２２にクラックが形成されることがなく、信頼性に優れたＴＦＴを得ることができる。
　上記の酸化物半導体積層膜をエッチングした際に順テーパー形状の側面が形成される条件を検討した結果を図５（ａ）および（ｂ）を参照して説明する。図５（ａ）および（ｂ）は第１酸化物半導体膜および第２酸化物半導体膜のエッチングレートを求めた実験例の結果を示すグラフであり、図５（ａ）はアニール温度が３２０℃以上４００℃以下の場合（比較例）、図５（ｂ）はアニール温度が４００℃以上４８０℃以下の場合（実施例）の結果をそれぞれ示す。第１酸化物半導体膜および第２酸化物半導体膜の組成はそれぞれ上記と同じであり、厚さはいずれも７０ｎｍとした。各酸化物半導体膜の一部をレジストで覆い、上記と同じエッチング液を用いて、エッチング時間とエッチング量（深さ）との関係を求めた結果を図５に示している。図５中の各直線（最小二乗法による近似直線）の傾きから求めたエッチングレートおよび第１酸化物半導体膜のエッチングレートＲ１に対する第２酸化物半導体膜のエッチングレートＲ２の比Ｒ２／Ｒ１を下記の表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１の結果から分かるように、第１酸化物半導体膜のエッチングレートＲ１に対する第２酸化物半導体膜のエッチングレートＲ２の比Ｒ２／Ｒ１が１．４１以上であると、逆テーパー状の側面が形成され、Ｒ２／Ｒ１が１．２３以下であると、順テーパー状の側面が形成される。アニール温度が４００℃以上であると、第１酸化物半導体膜と第２酸化物半導体膜との密度差が小さくなり、その結果、Ｒ１／Ｒ２が小さくなると考えられる。
　上記の実験例で示したように、Ｉｎ、ＧａおよびＺｎを含む酸化物半導体膜において、全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より小さい酸化物半導体膜は、全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より大きい酸化物半導体膜よりもエッチングレートが大きい（Ｒ２／Ｒ１＞１）が、４００℃以上４８０℃以下の温度（例えば、３０分以上９０分以下）でアニールすることによって、エッチングレートの差を小さくすることができる。その結果、酸化物半導体積層膜が逆テーパー状になることが防止される。この現象は、エッチングレートが３．０ｎｍ／ｓｅｃ以上のエッチングレートが得られるエッチング液で起こると考えられる。なお、エッチングによって形成される側面のテーパー形状は、上層の酸化物半導体膜とレジストとの密着性も関係していると考えられる。
　＜酸化物半導体＞
　酸化物半導体層１６に含まれる酸化物半導体は、結晶質部分を有する結晶質酸化物半導体であることが好ましい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体などが挙げられる。
　各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。
　（他の実施形態）
　上記の酸化物半導体ＴＦＴは、例えば液晶表示パネルにおける、画素ＴＦＴおよび／または回路ＴＦＴとして好適に用いられる。なお、酸化物半導体ＴＦＴを画素ＴＦＴに用い、結晶質シリコンＴＦＴ（例えば、多結晶シリコンＴＦＴ）を回路ＴＦＴに用いてもよい。
　以下、図面を参照しながら、本発明による半導体装置の他の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
　アクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
　画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
　画素用ＴＦＴとして、図１を参照しながら上述したＴＦＴ１０を適用することが可能である。この点については後述する。
　次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
　図６は、本実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図、図７は、アクティブマトリクス基板７００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）７１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）７１０Ｂの断面構造を示す断面図である。
　図６に示すように、アクティブマトリクス基板７００は、複数の画素を含む表示領域７０２と、表示領域７０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域７０１を含んでいる。駆動回路形成領域７０１には、例えばゲートドライバ回路７４０、検査回路７７０などが設けられている。表示領域７０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳは、それぞれ、アクティブマトリクス基板７００に実装されるドライバＩＣ７５０の各端子に接続されている。
　図７に示すように、アクティブマトリクス基板７００において、表示領域７０２の各画素には画素用ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、駆動回路形成領域７０１には回路用ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。
　アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
　第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
　第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられたゲート電極７１５Ｂと、ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。図示するように、第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。第２の絶縁層７１６のうちゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介してゲート電極７１５Ｂと重なる部分が活性領域７１７ｃとなる。また、第２薄膜トランジスタ７１０Ｂは、ソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄにそれぞれ接続されたソース電極７１８ｓＢおよびドレイン電極７１８ｄＢをさらに有している。尚、基板７１１上に下地膜７１２を設けない構成も可能である。
　薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、ゲート電極７１５Ｂはゲートバスライン（図示せず）、ソース電極７１８ｓＢはソースバスライン（図示せず）、ドレイン電極７１８ｄＢは画素電極７２３に接続されている。この例では、ドレイン電極７１８ｄＢは、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、対応する画素電極７２３と接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
　なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳ（Ｆｒｉｎｇｅ　ＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極７２３から出て液晶層（図示せず）を通り、さらに画素電極７２３のスリット状の開口を通ってコモン電極７２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　本実施形態の第２薄膜トランジスタ７１０Ｂとして、図１を参照しながら前述したＴＦＴ１０を用いることができる。図１のＴＦＴ１０を適用する場合、ＴＦＴ１０におけるゲート電極１２ｇ、ゲート絶縁層１４、酸化物半導体層１６、ソースおよびドレイン電極１８ｓ、１８ｄを、それぞれ、図７に示すゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソースおよびドレイン電極７１８ｓＢ、７１８ｄＢに対応させてもよい。
　また、図６に示す検査回路７７０を構成するＴＦＴ（検査用ＴＦＴ）として、酸化物半導体ＴＦＴである薄膜トランジスタ７１０Ｂを用いてもよい。
　なお、図示していないが、検査用ＴＦＴおよび検査回路は、例えば、図６に示すドライバＩＣ７５０が実装される領域に形成されてもよい。この場合、検査用ＴＦＴは、ドライバＩＣ７５０と基板７１１との間に配置される。
　図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７と基板７１１（下地膜７１２）との間にゲート電極７１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板７１１上に、２種類の薄膜トランジスタ７１０Ａ、７１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
　第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ７１０Ａ、７１０Ｂは同じＴＦＴ構造を有していてもよい。あるいは、第１薄膜トランジスタ７１０Ａがボトムゲート構造、第２薄膜トランジスタ７１０Ｂがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、薄膜トランジスタ７１０Ｂのようにチャネルエッチ型でもよいし、エッチストップ型でもよい。また、ソース電極およびドレイン電極が半導体層の下方に位置するボトムコンタクト型でもよい。
　第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ７１０Ａの層間絶縁膜と第２薄膜トランジスタ７１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）７１６内に形成されている場合、第２の絶縁層７１６は積層構造を有していてもよい。例えば、第２の絶縁層７１６は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
　第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂのゲート電極７１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソースおよびドレイン電極７１８ｓＢ、７１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　上記では、チャネルエッチ型の酸化物半導体ＴＦＴを例示したが、エッチストップ型の酸化物半導体ＴＦＴにも適用できる。
　＜チャネルエッチ＞
「チャネルエッチ型のＴＦＴ」では、例えば図１（ｂ）に示されるように、チャネル領域上にエッチストップ層が形成されておらず、ソース電極およびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　＜エッチストップ＞
　一方、チャネル領域上にエッチストップ層が形成されたＴＦＴ（エッチストップ型ＴＦＴ）では、ソース電極およびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　本発明による実施形態は、酸化物半導体ＴＦＴを備える半導体装置（例えば、液晶表示パネルおよび有機ＥＬ表示パネル、ならびにこれらの表示パネルに用いられるアクティブマトリクス基板）およびその製造方法に好適に用いられる。
１１　　　　：ガラス基板
１２　　　　：ゲートバスライン
１２ｇ　　　：ゲート電極
１４　　　　：ゲート絶縁層
１６　　　　：酸化物半導体層
１６ａ　　　：第１酸化物半導体層
１６ｂ　　　：第２酸化物半導体層
１８　　　　：ソースバスライン
１８ｄ　　　：ドレイン電極
１８ｄｅ　　：延設部
１８ｓ　　　：ソース電極
２２　　　　：保護層
２２ａ　　　：開口部
２４　　　　：有機絶縁層
２４ａ　　　：開口部
２６　　　　：共通電極
２８　　　　：無機絶縁層
２８ａ　　　：開口部
３２　　　　：画素電極
１００　　　：アクティブマトリクス基板

Claims (6)

  1. 　基板と、前記基板に支持されたＴＦＴとを有し、
    　前記ＴＦＴは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された酸化物半導体層とを有し、
    　前記酸化物半導体層は、前記ゲート絶縁層に接する第１酸化物半導体層と、前記第１酸化物半導体層上に積層された第２酸化物半導体層とで構成された積層構造を有し、前記第１酸化物半導体層および前記第２酸化物半導体層はいずれもＩｎ、ＧａおよびＺｎを含み、前記第１酸化物半導体層における全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より大きく、かつ、前記第２酸化物半導体層における全金属元素に対してＩｎ原子数比が、Ｚｎ原子数比より小さく、
    　前記酸化物半導体層は、順テーパー形状の側面を有している、半導体装置。
  2. 　請求項１に記載の半導体装置の製造方法であって、
    　前記酸化物半導体層を形成する工程は、
    　　前記ゲート絶縁層上に、Ｉｎ原子数比が、Ｚｎ原子数比より大きい第１の組成を有する第１酸化物半導体膜を形成する工程と、
    　　前記第１酸化物半導体膜上に、Ｉｎ原子数比が、Ｚｎ原子数比より小さい第２の組成を有する第２酸化物半導体膜を形成する工程と、
    　　前記第１酸化物半導体膜および前記第２酸化物半導体膜を４００℃以上４８０℃以下の温度でアニールする工程と、
    　　前記アニール工程の後で、前記第２酸化物半導体膜上に、フォトレジストを用いてエッチングマスクを形成する工程と、
    　　前記エッチングマスクを介して、エッチング液を用いて、前記第１酸化物半導体膜および前記第２酸化物半導体膜をエッチングすることによって、前記酸化物半導体層を得る工程とを包含する、製造方法。
  3. 　前記エッチング液に対する前記第１酸化物半導体膜のエッチングレートをＲ１とし、前記エッチング液に対する前記第２酸化物半導体膜のエッチングレートをＲ２とするとき、１＜Ｒ２／Ｒ１≦１．２３を満足する、請求項２に記載の製造方法。
  4. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項２または３に記載の製造方法。
  5. 　前記酸化物半導体層は、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項２から４のいずれかに記載の製造方法。
  6. 　前記ＴＦＴはチャネルエッチ型である、請求項２から５のいずれかに記載の製造方法。
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