WO2016084688A1 - 半導体装置およびその製造方法 - Google Patents

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今井　元
久雄 越智
藤田　哲生
北川　英樹
鈴木　正彦
慎吾 川島
徹 大東
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Abstract

　半導体装置は、基板と、基板に支持された薄膜トランジスタとを備える。薄膜トランジスタは、ゲート電極と、酸化物半導体層と、ゲート電極および酸化物半導体層の間に形成されたゲート絶縁層と、酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有する。ゲート絶縁層は、酸化物半導体層によって覆われた第１部分と、第１部分と隣接し、酸化物半導体層、ソース電極およびドレイン電極のいずれによっても覆われない第２部分とを含む。第２部分は第１部分よりも薄く、第２部分と第１部分の厚さの差は０ｎｍ超５０ｎｍ以下である。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子として、酸化物半導体層を活性層として用いるＴＦＴ（以下、「酸化物半導体ＴＦＴ」と称する）が知られている。特許文献１には、ＩｎＧａＺｎＯ（インジウム、ガリウム、亜鉛から構成される酸化物）をＴＦＴの活性層に用いた液晶表示装置が開示されている。
　酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作させることが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。このため、酸化物半導体ＴＦＴは、製造工程数や製造コストを抑えつつ作製できる高性能なアクティブ素子として期待されている。
　また、酸化物半導体の移動度は高いため、アモルファスシリコンＴＦＴに比べてサイズを小型化しても、同等以上の性能を得ることが可能である。このため、酸化物半導体ＴＦＴを用いて表示装置のアクティブマトリクス基板を作製すれば、画素内におけるＴＦＴの占有面積率を低下させ、画素開口率を向上させることができる。これによって、バックライトの光量を抑えても明るい表示を行うことが可能になり、低消費電力を実現できる。
　また、酸化物半導体ＴＦＴのオフリーク特性は優れているので、画像の書き換え頻度を低下させる動作モードを利用することもできる。例えば、静止画表示時などには、１秒に１回の頻度で画像データを書き換えるように駆動することができる。このような駆動方式は、休止駆動または低周波駆動などと呼ばれ、表示装置の消費電力を大幅に削減することが可能である。
特開２０１２－１３４４７５号公報 国際公開第２０１２／１３２９５３号 国際公開第２０１４／０８０８２６号 国際公開第２０１２／０６３６１４号
　しかし、酸化物半導体層ＴＦＴでは、製造プロセス中などに、酸化物半導体層に還元性のガス（例えば水素ガス）が接触すると酸素欠損が生じ、ＴＦＴの特性が変化するという問題があった。また、長時間駆動後またはエージング試験後に、酸化物半導体層に外部から水分などが侵入することによってＴＦＴ特性が変動することが知られている。具体的には、水分などの侵入によってｎ型の酸化物半導体層が還元作用を受けると、閾値電圧Ｖｔｈがマイナス側にシフトし、オフリーク電流が増大したり、デプレッション化（ノーマリオン状態）が生じて表示不良を引き起こすおそれがある。
　例えば、チャネルエッチ型の酸化物半導体ＴＦＴでは、ソース電極とドレイン電極との間において、酸化物半導体層のチャネル領域が保護層（パッシベーション層と呼ばれることもある）によって覆われている。しかし、保護層としてＳｉＮx膜などを成膜する場合、この工程において水素が酸化物半導体層に拡散してＴＦＴの特性を変動させるという問題があった。また、チャネルエッチ型構造のＴＦＴでは、各層端部で形成される段差が多く、保護層のカバレッジ（段差被覆性）が十分ではなくて、保護層形成後にも酸化物半導体層へのガスや水分の到達を防ぎきれない場合があった。
　これに対して、酸化物半導体層への水素や水分等の到達を防ぐための種々の方法が検討されている。特許文献２は、酸化物半導体ＴＦＴ上に設けられる平坦化樹脂膜を覆うように保護膜を設ける構成を開示している。この構成において、吸湿性の高い平坦化樹脂膜（有機感光性樹脂膜など）をＳｉＮxなどの防湿性の保護膜で覆うことによって、平坦化樹脂膜への水分の侵入を抑制している。また、特許文献２には、液晶層を囲むシール材と平坦化樹脂膜とを重ねないようにこれらを設けることによって、液晶パネルの外部から平坦化樹脂膜に水分が侵入することを抑制する構成が記載されている。これにより、平坦化樹脂膜を介して酸化物半導体層に水分が到達することを抑制している。
　また、特許文献３および特許文献４には、ＴＦＴ特性を安定させるために、酸化物半導体層を覆う保護層を組成の異なる２層で形成する技術が記載されており、特に、上層を３５～７５ｎｍの窒化シリコン層から形成することが開示されている。特許文献４は、島状に形成された下層の酸窒化シリコン層を、上層の窒化シリコン層（または酸窒化シリコン層）によって側面も含め全体的に覆うことを記載している。
　しかし、従来の方法では、酸化物半導体ＴＦＴのデプレッション化を十分に抑制しきれなかったり、良好な素子特性を得るために製造プロセスが複雑化することによって製造コストの上昇を招いたりするおそれがあった。
　本発明は上記課題を鑑みてなされたものであり、酸化物半導体ＴＦＴを備える半導体装置において、安定したＴＦＴ特性を実現することを目的とする。
　本発明による一実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタであって、ゲート電極、酸化物半導体層、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層、および、前記酸化物半導体層と電気的に接続された、ソース電極およびドレイン電極を有する薄膜トランジスタとを備え、前記ゲート絶縁層は、前記酸化物半導体層によって覆われた第１部分と、前記第１部分と隣接し、前記酸化物半導体層、前記ソース電極および前記ドレイン電極のいずれにも覆われない第２部分とを含み、前記第２部分は前記第１部分よりも薄く、前記第２部分の厚さと前記第１部分の厚さの差が０ｎｍ超５０ｎｍ以下である。
　ある実施形態において、前記ゲート絶縁層は、前記ゲート電極と接する下層絶縁層と、前記下層絶縁層の上に設けられた上層絶縁層とを含み、前記第２部分における前記上層絶縁層の厚さが、前記第１部分における前記上層絶縁層の厚さよりも小さく、かつ、前記第２部分における前記下層絶縁層の厚さと、前記第１部分における前記下層絶縁層の厚さとが同一である。
　ある実施形態において、前記ゲート絶縁層は、前記ゲート電極と接する下層絶縁層と、前記下層絶縁層の上に設けられた上層絶縁層とを含み、前記上層絶縁層は、前記第１部分において設けられ、前記第２部分において設けられていない。
　ある実施形態において、前記上層絶縁層は、シリコン酸化物層であり、前記下層絶縁層は、シリコン窒化物層である。
　ある実施形態において、前記酸化物半導体層によって覆われた前記ゲート絶縁層の前記第１部分において、前記上層絶縁層の厚さは、２５ｎｍ以上４５０ｎｍ以下であり、前記下層絶縁層の厚さは、２５ｎｍ以上５００ｎｍ以下である。
　ある実施形態において、前記半導体装置は、前記酸化物半導体層、前記ソース電極およびドレイン電極を覆う保護層をさらに備え、前記保護層は、前記酸化物半導体層の上面と接する下層保護層と、前記下層保護層の上に設けられた上層保護層とを含み、前記下層保護層は、シリコン酸化物層であり、前記上層保護層は、シリコン窒化物層である。
　ある実施形態において、前記上層保護層の厚さは、２５ｎｍ以上１５０ｎｍ以下である。
　ある実施形態において、前記ソース電極および前記ドレイン電極は、前記酸化物半導体層と接する下層電極と、前記下層電極の上に設けられた上層電極とを含み、前記下層電極はＴｉまたはＭｏを含み、前記上層電極はＣｕ、ＡｌおよびＭｏのうち少なくとも１種の金属元素を含む。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記酸化物半導体層は、結晶質部分を含む。
　ある実施形態において、前記薄膜トランジスタはチャネルエッチ構造を有する。
　本発明による一実施形態の半導体装置の製造方法は、基板を用意する工程と、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁層を形成する工程と、前記ゲート絶縁層上に前記ゲート電極と少なくとも部分的に重なる酸化物半導体層を設ける工程と、前記酸化物半導体層上において互いに離間して配置され、それぞれが前記酸化物半導体層と接続されるソース電極およびドレイン電極を形成する工程とを包含し、前記ソース電極およびドレイン電極を形成する工程は、ＴｉまたはＭｏを含む下層電極膜を堆積する工程と、前記下層電極膜の上に、Ｃｕ、ＡｌおよびＭｏのうち少なくとも１種の金属元素を含む上層電極膜を堆積する工程と、前記上層電極膜上にレジストを設けウエットエッチングによって前記上層電極膜をパターニングする工程と、前記上層電極膜をパターニングした後に、前記レジストを用いてドライエッチングによって前記下層電極膜をパターニングする工程と、前記下層電極膜のパターニングによって露出した前記ゲート絶縁層の上面を、０ｎｍ超５０ｎｍ以下の深さまでさらにドライエッチングする工程とを包含する。
　本発明による一実施形態によると、配線の低抵抗化を達成しながら、良好な酸化物半導体ＴＦＴ特性を実現することができる半導体装置が提供される。
実施形態１の半導体装置（アクティブマトリクス基板）の模式的な平面図である。 （ａ）は図１のａ－ａ’線に沿った断面図であり、（ｂ）は図１のｂ－ｂ’線に沿った断面図である。 実施形態１の半導体装置の製造工程を説明するための図であり、（ａ１）～（ｄ１）はそれぞれ別の工程を示す断面図、（ａ２）～（ｄ２）はそれぞれ（ａ１）～（ｄ１）に対応する平面図である。 （ａ）および（ｃ）は、比較例における製造工程を示す断面図であり、（ｂ）は実施形態１における製造工程を示す断面図である。 （ａ）および（ｃ）は、比較例における製造工程を示す断面図であり、（ｂ）および（ｄ）は実施形態１における製造工程を示す断面図である。 実施形態１のアクティブマトリクス基板を用いて作製された液晶パネルを示す断面図である。 実施形態２におけるアクティブマトリクス基板を用いて作製された液晶パネルを示す断面図である。 実施形態３におけるアクティブマトリクス基板を示す断面図であり、（ａ）は図１に示すｂ－ｂ’線に沿った断面に対応し、（ｂ）は、図１に示すａ－ａ’線に沿った断面に対応し、（ｃ）は、順テーパ、９０°テーパ、逆テーパの例を示す断面図である。 （ａ）は本実施形態における半導体装置の製造プロセスの一局面を示す斜視図であり、（ｂ）は比較例における半導体装置の製造プロセスの一局面を示す斜視図である。
　以下、図面を参照しながら、本発明の実施形態による半導体装置を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えている。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　（実施形態１）
　図１は、それぞれ、液晶表示装置に用いられるアクティブマトリクス基板（半導体装置）１００の１画素に対応する領域における模式的な平面図である。また、図２（ａ）および（ｂ）は、図１に示すａ－ａ’線およびｂ－ｂ’線に沿った断面を示す。
　図１、図２（ａ）および（ｂ）に示すように、アクティブマトリクス基板１００は、基板１０上に設けられた酸化物半導体ＴＦＴ５と、酸化物半導体ＴＦＴ５を覆う保護層２２と、保護層２２を覆う平坦化層２４と、平坦化層２４の上層に設けられ酸化物半導体ＴＦＴ５に電気的に接続された画素電極３０とを備える。酸化物半導体ＴＦＴ５は、図１に示すように、水平方向に延びる走査線２と、垂直方向に延びる信号線４とによって駆動される。本実施形態では、走査線２と信号線４とによって囲まれた領域が１画素Ｐｘに対応する。なお、図１には１画素Ｐｘのみを示しているが、アクティブマトリクス基板１００では、複数の画素Ｐｘが水平方向および垂直方向に沿ってマトリクス状に配列されている。
　本実施形態のアクティブマトリクス基板１００は、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードで動作する液晶表示装置に用いられ、図２（ａ）および（ｂ）に示すように、アクティブマトリクス基板１００では平坦化層２４の上に共通電極３２が設けられている。共通電極３２は、層間絶縁層（無機絶縁層）２６によって覆われており、画素電極３０は、層間絶縁層２６上で共通電極３２と対向している。
　画素電極３０は、複数の直線状部分（または複数のスリット）を有しており、層間絶縁層２６、平坦化層２４および保護層２２を貫通するように形成されたコンタクトホールＣＨの底部で、酸化物半導体ＴＦＴ５に接続されている。一方、共通電極３２は、コンタクトホールＣＨの外側領域まで拡大された開口部を有しており、層間絶縁層２６によって画素電極３０と絶縁されている。この構成において、画素電極３０と共通電極３２との間にフリンジ電界を形成することができる。
　酸化物半導体ＴＦＴ５は、基板１０上に設けられたゲート電極１２と、ゲート電極１２を覆うゲート絶縁層２０と、ゲート絶縁層２０を介してゲート電極１２に重なるように設けられた典型的には島状の酸化物半導体層１８と、酸化物半導体層１８に接続されたソース電極１４およびドレイン電極１６とを備える。ソース電極１４およびドレイン電極１６は、酸化物半導体層１８上で互いに離間して対向するように設けられている。このように、酸化物半導体ＴＦＴ５は、チャネルエッチ型（バックチャネルエッチ（ＢＣＥ））のＴＦＴである。
　図示するように、「チャネルエッチ型のＴＦＴ」では、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　ゲート電極１２は走査線２に接続されており、また、ソース電極１４は信号線４に接続されている。図１に示すように、本実施形態では、垂直方向に延びる信号線４の一部がソース電極１４を形成している。ただしこれに限られず、ソース電極１４は、信号線４から水平方向に突出するように設けられていてもよい。
　本実施形態において、ソース電極１４およびドレイン電極１６は、それぞれ、Ｃｕを含む上層ソース電極１４ａおよび上層ドレイン電極１６ａと、酸化物半導体層１８と接する下層ソース電極１４ｂおよび下層ドレイン電極１６ｂとを含んでいる。以下、上層ソース電極１４ａおよび上層ドレイン電極１６ａをまとめて上層電極、下層ソース電極１４ｂおよび下層ドレイン電極１６ｂをまとめて下層電極と呼ぶことがある。また、ソースおよびドレイン電極１４、１６をまとめて、ＳＤ電極と呼ぶことがある。
　上層電極は、Ｃｕ、ＡｌおよびＭｏのうち少なくとも１種の金属元素を含んでいてもよい。上層電極は、例えば、Ｃｕを主成分として含む層であってよく、不純物を略含まないＣｕ層（純度９９．９９ａｔ％以上のＣｕからなる層）や不純物を含むＣｕ層（例えば、９０ａｔ％以上のＣｕを含む層）、あるいは、Ｃｕ合金層（例えば、ＣｕＣａ系合金層）であってよい。導電性の高いＣｕを主成分とする上層電極を形成することによって、抵抗を小さくすることができる。このため、アクティブマトリクス基板１００を表示装置に用いた場合に、データ信号の遅延やなまりによる表示品位の低下を抑制することができる。なお、上層電極は、Ａｌを主成分とする層（例えばＡｌ層）、Ｍｏを主成分とする層（例えばＭｏ層）であってもよい。
　一方、下層電極は、例えば、ＴｉやＭｏなどから形成されていてよい。このように、下層電極を設けることによって、酸化物半導体層１８とＳＤ電極とのコンタクト抵抗を低減できる。
　ただし、これに限られず、上層電極および下層電極は、種々の構成を有していてよい。例えば、上記には上層電極／下層電極をＣｕ／Ｔｉとする２層電極構造を例示したが、上層から順にＴｉ／Ａｌ／Ｔｉの３層構造を有していてもよい。ソース電極１４およびドレイン電極１６の構成例としては、他にも、Ｃｕ／Ｍｏ、Ｃｕ／Ｍｏ合金、Ｃｕ合金／Ｃｕ／Ｔｉ、Ｍｏ／Ｃｕ／Ｔｉ、Ｍｏ合金／Ｃｕ／Ｔｉ、Ａｌ／Ｔｉ、Ｍｏ／Ａｌ／Ｍｏ、Ｍｏ／Ａｌ／Ｔｉなどがあげられる。上記のＣｕ合金は、例えば、ＣｕＣａ系合金、ＣｕＭｇＡｌ系合金、またはＣｕＭｎ系合金などであってよい。また、上記のＭｏ合金は、例えば、ＭｏＮｉＮｂ系合金であってよい。また、酸化物半導体層１８と接する最下層の電極層は、ＴｉＮ、Ｔｉ酸化物などを含んでいてもよい。
　なお、ゲート電極１２も、ＳＤ電極と同様に、Ｃｕ／Ｔｉ積層構造を有していてもよい。ＳＤ層（信号線４、ソース電極１４およびドレイン電極１６を含む層）と、ゲート層（走査線２およびゲート電極１２を含む層）とを同様の構成にすれば、製造プロセスを簡素化できるという利点が得られる。
　酸化物半導体層１８に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体などが挙げられる。また、結晶質酸化物半導体は、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などであってもよい。
　酸化物半導体層１８は、２層以上の積層構造を有していてもよい。酸化物半導体層１８が積層構造を有する場合には、酸化物半導体層１８は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。酸化物半導体層１８が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１８は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１８は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１８は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＩｎＧａＺｎＯ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
　酸化物半導体層１８は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１８は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　本実施形態のアクティブマトリクス基板１００において、ゲート絶縁層２０は、下層絶縁層２０ｂと、下層絶縁層２０ｂ上に設けられた上層絶縁層２０ａとを含む積層構造を有している。下層絶縁層２０ｂの下面は、基板１０やゲート電極１２などと接している。一方、上層絶縁層２０ａの上面は、酸化物半導体層１８やＳＤ電極と接している。
　下層絶縁層２０ｂは、例えば、ＳｉＮxやＳｉＮxＯy（ｘ＞ｙ）から形成されていてよい。また、上層絶縁層２０ａは、例えば、ＳｉＯ2やＳｉＯxＮy（ｘ＞ｙ）から形成されていてよい。酸化物半導体層１８と接する上層絶縁層２０ａとして、酸素を含む層（例えばＳｉＯ2などの酸化物層）を用いると、酸化物半導体層に酸素欠損が生じた場合にも、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となる。
　ここで、図２（ａ）に示すように、上層絶縁層２０ａは、酸化物半導体層１８で覆われている第１部分２０ａ１と、第１部分２０ａ１と隣接し、酸化物半導体層１８で覆われていない第２部分２０ａ２とを含んでいる。第１部分２０ａ１は、第２部分２０ａ２よりも厚く形成されている。このように厚さが異なる第１部分２０ａ１および第２部分２０ａ２が形成されている理由は、後述するように、ソース電極１４およびドレイン電極１６を形成する工程（以下、ＳＤ電極形成工程と呼ぶことがある）においてパターニングのために導電膜のエッチングが進行すると、下地となるゲート絶縁層２０が露出する部分もあり、この部分においてゲート絶縁層２０の表面もエッチング（オーバーエッチ）されるからである。より具体的には、図９（ａ）に示すように、上記のＳＤ電極形成工程において、酸化物半導体層１８（またはソース電極１４、ドレイン電極１６を形成するためのレジスト）で覆われていない第２部分２０ａ２の一部または全部が選択的にエッチングされ、酸化物半導体層１８などで覆われている第１部分２０ａ１はエッチングされない。その結果、第２部分２０ａ２は第１部分２０ａ１よりも薄く形成されている。
　上層絶縁層２０ａにおける第１部分２０ａ１と第２部分２０ａ２との厚さの差Δｔ（図２（ａ）、図９（ａ）参照：以下、段差Δｔと呼ぶことがある）は、０ｎｍ超５０ｎｍ以下の範囲に設定されている。この段差Δｔは、ＳＤ電極形成工程において、露出した第２部分２０ａ２をエッチングしたときのエッチング量に対応する。
　なお、図２（ａ）には、第２部分２０ａ２において薄層化された上層絶縁層２０ａが残存する形態を示しているが、これに限られない。上層絶縁層２０ａは、第１部分２０ａ１（すなわち、酸化物半導体層１８、ソース電極１４、ドレイン電極１６のいずれかによって覆われている部分）においてのみ選択的に形成され、第１部分２０ａ１の外側では上層絶縁層２０ａが設けられておらず、下層絶縁層２０ｂが露出する形態であってもよい。これは、上記のＳＤ電極形成工程において、第２部分２０ａ２における上層絶縁層２０ａをエッチングにより完全に除去したときの形態に対応する。
　なお、上層絶縁層２０ａは厚さの異なる第１部分２０ａ１と第２部分２０ａ２とを含んでいるが、下層絶縁層２０ｂの厚さは全体で略同じ一定の厚さであってよい。第１部分２０ａ１における上層絶縁層２０ａの厚さは、２５ｎｍ以上４５０ｎｍ以下であってよく、下層絶縁層２０ｂの厚さは、２５ｎｍ以上５００ｎｍ以下であってよい。これらの厚さは、ＳＤ電極形成工程を行う前における上層絶縁層２０ａと下層絶縁層２０ｂの厚さを意味している。
　ゲート絶縁層２０において、第１部分２０ａ１と第２部分２０ａ２との境界に形成される段差Δｔが０ｎｍ超５０ｎｍ以下と比較的小さい場合、段差Δｔを形成する側面は比較的垂直に近い角度で形成され、少なくとも下側が内に向かって傾斜する（逆テーパ状になる）ことはない。このことによって、その上層に形成される保護層２２のカバレッジが向上する。
　上記の段差Δｔが５０ｎｍを超える場合、例えば、下層絶縁層２０ｂのサイドエッチングが進行することによって、酸化物半導体層１８のアウトラインの内側に下層絶縁層２０ｂの側面が入り込むことがある。この場合には、保護層２２を設けたときに隙間が生じることがあり、カバレッジが低下することによって、酸化物半導体層１８に水素や水分が到達しやすくなる。一方で、段差Δｔが小さすぎる場合、ソース－ドレイン電極の分離が十分に行われず、酸化物半導体層１８のチャネル領域上に導電層の残渣が生じる場合がある。このため、段差Δｔがある程度の大きさであることが、適切なＴＦＴ特性を実現するためには好ましい。この観点からは、段差Δｔは、５ｎｍ以上であることが好ましく、１５ｎｍ以上であることがより好ましい。
　また、本実施形態のアクティブマトリクス基板１００において、保護層２２は、下層保護層２２ｂと上層保護層２２ａとを含んでいる。下層保護層２２ｂは、例えば、ＳｉＯ2やＳｉＯxＮy（ｘ＞ｙ）から形成されていてよく、上層保護層２２ａは、例えば、ＳｉＮxやＳｉＮxＯy（ｘ＞ｙ）から形成されていてよい。
　ここで、上記のようにゲート絶縁層２０の段差Δｔの大きさが適切な範囲にあれば、ソース電極１４とドレイン電極１６とを適切に分断し、これら電極の間に残渣となる導電材料を残すことなく、保護層２２の十分なカバレッジが確保できる。したがって、酸化物半導体ＴＦＴ５の特性を安定させることができる。
　以下、図３等を参照しながら、アクティブマトリクス基板１００の製造工程を説明する。
　まず、図３（ａ１）、（ａ２）に示すように、基板１０上に、ゲート電極１２および走査線２を含むゲート層を形成する。基板１０としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　なお、図３（ａ１）には、図３（ａ２）に示すａ－ａ’線に沿った断面が示されている。以下、図３（ｂ１）～（ｄ１）、（ｂ２）～（ｄ２）についても同様である。
　ゲート電極１２および走査線２は、例えばガラス基板１０上に、スパッタ法などによって、金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることによって形成される。パターニングは、フォトリソグラフィ法を適用してウェットエッチングによって行うことができる。
　金属膜として、本実施形態では、Ｔｉ（厚さ５～１００ｎｍ）膜とＣｕ膜（厚さ１００～５００ｎｍ）とをこの順に積層したＣｕ／Ｔｉ膜を設ける。ただし、金属膜の材料は特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
　次に、図３（ｂ１）、（ｂ２）に示すように、ゲート電極１２および走査線２を覆うゲート絶縁層２０を形成し、その後、ゲート絶縁層２０を介してゲート電極１２と少なくとも部分的に重なる典型的には島状の酸化物半導体層１８を形成する。
　ゲート絶縁層２０を得るために、まず、基板１０からの不純物等の拡散防止のために例えば厚さ２５～５００ｎｍのＳｉＮx膜を形成し、その上に、例えば厚さ２５～４５０ｎｍのＳｉＯ2膜を形成する。これにより、ＳｉＮxから形成される下層絶縁層２０ｂおよびＳｉＯ2から形成される上層絶縁層２０ａを含むゲート絶縁層２０が得られる。
　また、酸化物半導体層１８は、酸化物半導体膜（例えば厚さ３０ｎｍ以上２００ｎｍ以下）をスパッタ法によって成膜し、これをパターニングすることによって形成することができる。なお、スパッタリングにおけるターゲットの材料を変更することによって、互いに異なる組成を有する多層構造の酸化物半導体膜を形成してもよい。多層構造の酸化物半導体膜において、上層におけるガリウム原子比率が下層におけるガリウム原子比率よりも大きくなるように、組成を調節してもよい。酸化物半導体膜を設けた後のパターニングでは、フォトリソグラフィ法を利用してレジストを設け、ウェットエッチングによって、レジストで覆われていない領域をエッチングする。その後、レジスト剥離工程および洗浄工程が行われる。
　その後、図３（ｃ１）、（ｃ２）に示すように、上層電極および下層電極を含むＳＤ層を形成するための金属膜１５’を堆積する。
　この工程では、まず、スパッタ法によりＴｉ膜（下層金属膜１５ｂ’）を厚さ５～１００ｎｍで形成し、続いて、Ｃｕ膜（上層金属膜１５ａ’）を厚さ１００～５００ｎｍで形成する。次に、形成したＣｕ／Ｔｉ膜上に、フォトリソグラフィ法によってレジストを設ける。
　レジストを設けた状態で、まず、上側のＣｕ膜１５ａ’を例えばウェットエッチングすることによって上層電極を形成する。エッチング液としては、例えば、過酸化水素Ｈ2Ｏ2を含むエッチャントを用いることができる。ここで、ウェットエッチングは等方性エッチングであるので、レジストで覆われていたＣｕ膜の一部もエッチング（サイドエッチ）されてもよい。
　次に、下層のＴｉ膜１５ｂ’を例えばドライエッチングすることによって、下層電極を形成する。これにより、図３（ｄ２）に示すように、酸化物半導体層１８上で分離されたソース電極１４およびドレイン電極１６が形成される。
　ここで、図３（ｄ１）に示すように、本実施形態では、下層電極のエッチングを行うときに、その下地層となる上層絶縁層２０ａの一部もエッチングされる。より具体的には、上層絶縁層２０ａは、０ｎｍ超５０ｎｍ以下の深さまでエッチングされる。上層絶縁層２０ａのエッチングは、下層電極のエッチング時間を長くすることによって実行される。
　ここで、図９（ａ）に示すように、ＳＤ電極形成におけるエッチング工程では、酸化物半導体層１８、および、ソース電極１４とドレイン電極１６とを覆うレジストなどによって覆われていない第２部分２０ａ２において選択的にエッチングが進行する。一方で、酸化物半導体層１８、および、ソース電極１４とドレイン電極１６とを覆うレジストによって覆われている第１部分２０ａ１では上層絶縁層２０ａのエッチングが進行しない。その結果、上層絶縁層２０ａの厚さに、第１部分２０ａ１と第２部分２０ａ２とで差Δｔが生じる。
　また、このエッチングは、第２部分２０ａ２における上層絶縁層２０ａが完全に除去され、下層絶縁層２０ｂが露出するまで行われて良い。ただし、本実施形態では、下層絶縁層２０ｂが露出してからはエッチングを行わない。これは、図９（ｂ）に示すように、下層絶縁層２０ｂがエッチングされると、下層絶縁層２０ｂの第１部分２０ｂ１と第２部分２０ｂ２との境界において、下層絶縁層２０ｂの側面が、逆テーパに形成されるおそれがあるからである。
　このようにして第１部分２０ｂ１と第２部分２０ｂ２との境界（酸化物半導体層１８の周縁）において酸化物半導体層１８の内側に彫り込まれた部分がゲート絶縁層２０に形成されていると、これらを覆うように保護層２２を形成したとしても、カバレッジが低下し、隙間などが生じてしまう場合がある。
　図４（ａ）は、ＳＤ層（Ｃｕ／Ｔｉ層）のエッチング工程において、ゲート絶縁層２０の下層絶縁層２０ｂまでエッチングが進行した時の比較例（図９（ｂ）に対応）を示す断面図である。特に、上層絶縁層２０ａがＳｉＯ2から形成されており、下層絶縁層２０ｂがＳｉＮxから形成されている場合、エッチングレートがＳｉＮx＞ＳｉＯ2であるので、下層絶縁層２０ｂのエッチングが進行しやすく、ＳｉＯ2の下側に彫り込まれるようにエッチングが進行して、側面が逆テーパ形状となることがある。このような状態が生じることを防止するためには、図４（ｂ）に示す本実施形態のように、オーバーエッチ量（段差Δｘ）を、上層絶縁層２０ａの厚さ以下となるように制御することが好ましい。
　また、図４（ｃ）に比較例として示すように、ＳｉＯ2から形成される上層絶縁層２０ａの厚さが例えば１００ｎｍ程度と比較的厚い場合や、ゲート絶縁層２０をＳｉＯ2の単層（例えば厚さ２００ｎｍ）で形成する場合もある。ただし、これらの場合であっても、オーバーエッチ量が５０ｎｍを超えると、境界部において逆テーパの側面が形成されてしまう場合がある。したがって、本実施形態では、ゲート絶縁層２０のオーバーエッチ量を上層絶縁層２０ａの厚さ以下にし、かつ、その量（段差Δｔ）を５０ｎｍ以下にすることによって、保護層２２のカバレッジを向上させている。
　図５（ａ）および（ｃ）は、図４（ａ）に示した比較例のように下層絶縁層２０ｂまでエッチングが進行した時に下層保護層２２ｂおよび上層保護層２２ａを設けたときの形態を示し、図５（ｂ）および（ｄ）は、図４（ｂ）に示した本実施形態のように、上層絶縁層２０ａの途中までエッチングが進行した状態で、下層保護層２２ｂおよび上層保護層２２ａを設けたときの形態を示す。
　図５（ａ）に示すように、上層絶縁層２０ａと下層絶縁層２０ｂとの境界（酸化物半導体層１８の周辺部分）で隙間２０ｘが生じていると、その上に形成される下層保護層２２ｂとしてのＳｉＯ2膜にも隙間が生じるおそれがある。また、図５（ｃ）に示すように、その後に上層保護層２２ａとしてのＳｉＮx膜を設けたときにも隙間が生じるおそれがある。この場合、保護層２２のカバレッジが低いために、エージング試験において平坦化層２４を介して酸化物半導体層１８に水分が侵入して、ＴＦＴ５をデプレッション化させるおそれがある。また、上層保護層２２ａ（ＳｉＮx膜）を形成する工程において発生した水素が酸化物半導体層１８に到達し、ＴＦＴ５をデプレッション化させるおそれがある。なお、上層保護層２２ａの膜厚を大きくすれば、隙間２０ｘに連通する隙間をカバーすることができるが、上層保護層２２ａからの脱離水素量が多くなるという問題がある。このため、上層保護層２２ａを厚くしすぎることも好ましくなく、上層保護層２２ａは例えば２５ｎｍ以上１５０ｎｍ、さらに好ましくは７５ｎｍ以下の厚さに形成されていてよい。
　一方、図５（ｂ）および（ｄ）に示す本実施形態のように、上層絶縁層２０ａの途中までエッチングが進行し、下層絶縁層２０ｂまでエッチングが達していない場合、その上に設けられる下層保護層２２ｂおよび上層保護層２２ａのカバレッジが良好である。このため、平坦化層２４を介して酸化物半導体層１８に水分が到達することが防止され、ＴＦＴ特性の変動を抑制することができる。また、上層保護層２２ａをＳｉＮx膜から形成する場合にも、上記のように２５ｎｍ以上７５ｎｍ以下の適切な厚さに形成してもよく、上層保護層２２ａを形成する工程において発生した水素が酸化物半導体層１８に侵入することによってＴＦＴ５がデプレッション化することを防止できる。
　なお、保護層２２は、上記に限らず、例えば、下層保護層２２ｂとしてのＳｉＯ2膜を厚さ１００～４００ｎｍでＣＶＤ法によって形成し、次に、上層保護層２２ａとしてのＳｉＮx膜、ＳｉＯxＮy膜、ＳｉＮxＯyを厚さ２０～２００ｎｍ（好ましくは３５～７５ｎｍ）でＣＶＤ法によって形成することによって得られてもよい。
　なお、図３（ｄ１）、（ｄ２）に示したようにソース電極１４およびドレイン電極１６を形成した後、保護層２２を設ける前に、酸素を含むガスを用いてプラズマ処理を行ってもよい。これにより、ソースおよびドレイン電極１４、１６の間で露出する酸化物半導体層１８の酸素濃度を高めることができる。より具体的には、例えば、Ｎ2Ｏガス流量：３０００ｓｃｃｍ、圧力：１００Ｐａ、プラズマパワー密度：１Ｗ／ｃｍ2、処理時間：２００～３００ｓｅｃ、基板温度：２００℃でＮ2Ｏプラズマ処理を行ってもよい。なお、酸化処理は、Ｎ2Ｏガスを用いたプラズマ処理に限定されない。例えばＯ2ガスを用いたプラズマ処理、オゾン処理などによって酸化処理を行うことができる。工程数を増加させずに処理をするためには、後述する保護層２２の形成工程の直前に行うことが望ましい。具体的にはＣＶＤ法で保護層２２を形成する場合であれば、Ｎ2Ｏプラズマ処理を行えばよく、スパッタ法で保護層２２を形成する場合にはＯ2プラズマ処理を行えばよい。もしくは、アッシング装置でのＯ2プラズマ処理により酸化処理を行っても良い。
　その後、図２（ａ）および（ｂ）に示したように、酸化物半導体ＴＦＴ５を覆う保護層２２の上に平坦化層２４を設ける。平坦化層２４は、例えば有機絶縁層であってもよい。平坦化層２４は、例えば厚さ１～３μｍのポジ型の感光性樹脂膜を設け、コンタクトホールＣＨに対応する開口部を形成することによって得られる。
　その後、図２（ａ）および（ｂ）に示したように、共通電極３２を平坦化層２４上に形成する。共通電極３２は、例えば次のようにして形成される。まず、平坦化層２４上に例えばスパッタ法によって透明導電膜（図示せず）を形成し、透明導電膜をパターニングすることによって、透明導電膜に開口部を形成することで得られる。パターニングには、公知のフォトリソグラフィを用いることができる。また、透明導電膜に形成する開口部は、平坦化層に設けられた開口部の外側まで広がるように設けられる。
　透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ以上２００ｎｍ以下）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。
　その後、図２（ａ）および（ｂ）に示したように、共通電極３２上に層間絶縁層２６を設ける。層間絶縁層２６は、コンタクトホールＣＨの側面を覆うように形成されていてもよい。層間絶縁層２６は、例えば酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等（例えば厚さ１００～４００ｎｍ）などをＣＶＤ法によって形成することによって得られてよい。
　また、層間絶縁層２６を設けた後に、コンタクトホールＣＨの底部における保護層２２および層間絶縁層２６をエッチングしてドレイン電極の延長部１６’を露出させる。
　その後、図２（ａ）および（ｂ）に示したように、画素電極３０を形成する。画素電極３０は、コンタクトホールＣＨ内および層間絶縁層２６上に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングすることによって得られる。画素電極３０は、図１に示したような複数のスリット（または細長電極部分）が設けられた平面形状を有していてもよいし、櫛型の平面形状を有していてもよい。
　画素電極３０を形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ以上１５０ｎｍ以下）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。
　以上の工程によってアクティブマトリクス基板１００が作製される。さらに、図６に示すように、上記のように形成されたアクティブマトリクス基板１００を用いて液晶パネル１を作製することができる。液晶パネル１は、アクティブマトリクス基板１００と、これに対向する対向基板５０との間に液晶層４０を設けることによって作製される。液晶層４０は、シール材４２によって囲まれている。また、本実施形態の液晶パネル１では、シール材４２の中にはスペーサ４４が配置されていてよい。
　図６に示す液晶パネル１では、スペーサ４４によって層間絶縁層２６に亀裂が入り、水分が平坦化層２４に侵入した場合であっても、カバレッジが良好な保護層２２によって酸化物半導体ＴＦＴ５へのへの水分侵入を防ぐことができる。したがって、酸化物半導体ＴＦＴ５のデプレッション化を防ぐことができる。
　（実施形態２）
　以下、本発明の実施形態２によるアクティブマトリクス基板（半導体装置）を説明する。本実施形態のアクティブマトリクス基板２００は、層間絶縁層２６および共通電極３２を有していない点で実施形態１のアクティブマトリクス基板１００と異なっている。その他の構成については、実施形態１と同様であるので、ここでは詳細な説明を省略する。
　図７に示すように、本実施形態では、層間絶縁層２６および共通電極３２を設けずに、平坦化層２４上に画素電極３０を設けている。この構成において、シール材４２から平坦化層２４に水分侵入が発生するが、保護層２２のカバレッジが良好であるので、酸化物半導体ＴＦＴ５のデプレッション化を防止することができる。
　なお、上記のように共通電極３２を設けないアクティブマトリクス基板は、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードで動作する液晶表示装置に用いられるものであってよい。この場合、画素電極３０は、走査線２と信号線４とで囲まれた矩形領域の全体に広がる形状を有していてもよい。また、補助容量を得るために、走査線２と同層においてゲート絶縁層２０を介してドレイン電極１６と対向するように補助容量電極が設けられていてもよい。
　また、図７に示す形態は、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モードで動作する液晶表示装置に用いられるものであってもよい。この場合、画素電極３０および共通電極３２の双方が平坦化層２４上に設けられていてよい。画素電極３０と共通電極３２は、典型的には櫛形の平面形状を有し、互いの櫛歯が噛み合うように配置される。
　なお、図７に示したように、シール材４２によって平坦化層２４の側面を覆う構成を採用することによって、額縁領域を狭くすることができる。また、本構成では、シール材４２の下にゲートモノリシック回路等に含まれる駆動回路用ＴＦＴを設ける場合にも、平坦化層２４がＴＦＴを覆っているので、シール内に配置されたスペーサ４４がＴＦＴを直接的に破壊することが防止される。本実施形態では、保護層２２のカバレッジを向上させて平坦化層２４を介して外部から侵入する水分が酸化物半導体層１８に到達するのを防止しているので、上記のように平坦化層２４の端面をシール材４２で覆う構成を採用することができる。
　（実施形態３）
　以下、本発明の実施形態３によるアクティブマトリクス基板（半導体装置）３００を説明する。本実施形態のアクティブマトリクス基板３００は、実施形態１と同様の構成を有しているが、ゲート絶縁層２０に逆テーパ部を設けないだけでなく、ＳＤ層および酸化物半導体層１８の周縁部を順テーパ状に形成し、これによって保護層２２のカバレッジをより向上させている。
　本実施形態では、図８（ａ）および（ｂ）において丸印で囲んだ、ソース電極１４およびドレイン電極１６のエッジおよび酸化物半導体層１８のエッジが順テーパ形状を為している。このように金属層または絶縁層を積み重ねて構成される酸化物半導体ＴＦＴ５において、逆テーパ部分をなくすことによって、保護層２２のカバレッジを高めることができる。なお、図８（ｃ）に示すように、順テーパとは、側面において、基板垂直面と斜面とが交わるような形態（９０°テーパ）を含む。ただし、９０°テーパよりも内側に切れ込んだ斜面を有する逆テーパの形態を含まないものとする。
　また、アクティブマトリクス基板における配線や電極をより低抵抗化するために、ソース配線やゲート配線として、Ａｌよりも電気抵抗率が低いＣｕ（銅）やＣｕ合金（例えば、Ｃｕ－Ｃａ系合金や、Ｃｕ－Ｍｇ－Ａｌ系合金）を用いることが知られている。ただし、Ｃｕが半導体層に拡散することによって、素子特性を不安定にする恐れがある。特に、バックチャネルエッチ型のＴＦＴにおいて、ＣｕまたはＣｕ合金をＳＤ層に用いる場合、ソース－ドレイン分離工程やＮ2Ｏプラズマ処理時に酸化物半導体層にＣｕが拡散しやすい。
　これに対して、本実施形態のように下層電極のエッジが上層電極のエッジよりも突出するように（すなわち順テーパ状に）設けられていれば、上層電極から酸化物半導体層１８へのＣｕの拡散を抑制することができる。
　本実施形態のアクティブマトリクス基板３００において、下層電極（下層ソース電極１４ｂおよび下層ドレイン電極１６ｂ）のエッジは、基板垂直方向から見たときに、上層電極（上層ソース電極１４ａおよび上層ドレイン電極１６ａ）のエッジの外側に突出するように位置している。言い換えると、上層電極は、下層電極の周縁部を覆わないように下層電極上に積層されている。下層電極のエッジは、面内方向で、例えば０．１μｍ以上１．０μｍ以下の距離だけ上層電極のエッジから突出していてよい。また、上記のエッジ間距離Δｘは、０．２μｍ以上０．４μｍ以下であってもよい。
　このような構成は、ＳＤ電極形成工程において、Ｃｕを主成分とする上層電極をウエットエッチングによってパターニングし、その後、Ｔｉなどを主成分とする下層電極をドライエッチングによってパターニングすることによって容易に実現できる。
　以上、本発明の実施形態を説明したが、本発明は種々の他の態様を含んでいてよい。例えば、上記には画素電極に接続される画素用ＴＦＴとして用いられる酸化物半導体ＴＦＴを説明したが、本発明は、アクティブマトリクス基板にモノリシックに設けられるドライバに含まれるＴＦＴに適用されてもよい。
　本発明は、酸化物半導体ＴＦＴおよび酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
　２　走査線
　４　信号線
　５　酸化物半導体ＴＦＴ
　１０　基板
　１２　ゲート電極
　１４　ソース電極
　１６　ドレイン電極
　１８　酸化物半導体層
　２０　ゲート絶縁層
　２０ａ　上層絶縁層
　２０ｂ　下層絶縁層
　２０ａ１　第１部分
　２０ａ２　第２部分
　２２　保護層
　２４　平坦化層
　２６　層間絶縁層
　３０　画素電極
　３２　共通電極
　４０　液晶層
　４２　シール材
　４４　スペーサ
　５０　対向基板
　１００、２００、３００　アクティブマトリクス基板（半導体装置）
　ＣＨ　コンタクトホール

Claims (12)

  1. 　基板と、
    　前記基板に支持された薄膜トランジスタであって、ゲート電極、酸化物半導体層、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層、および、前記酸化物半導体層と電気的に接続された、ソース電極およびドレイン電極を有する薄膜トランジスタと
    　を備え、
    　前記ゲート絶縁層は、前記酸化物半導体層によって覆われた第１部分と、前記第１部分と隣接し、前記酸化物半導体層、前記ソース電極および前記ドレイン電極のいずれにも覆われない第２部分とを含み、
    　前記第２部分は前記第１部分よりも薄く、前記第２部分の厚さと前記第１部分の厚さの差が０ｎｍ超５０ｎｍ以下である、半導体装置。
  2. 　前記ゲート絶縁層は、前記ゲート電極と接する下層絶縁層と、前記下層絶縁層の上に設けられた上層絶縁層とを含み、
    　前記第２部分における前記上層絶縁層の厚さが、前記第１部分における前記上層絶縁層の厚さよりも小さく、かつ、前記第２部分における前記下層絶縁層の厚さと、前記第１部分における前記下層絶縁層の厚さとが同一である、請求項１に記載の半導体装置。
  3. 　前記ゲート絶縁層は、前記ゲート電極と接する下層絶縁層と、前記下層絶縁層の上に設けられた上層絶縁層とを含み、
    　前記上層絶縁層は、前記第１部分において設けられ、前記第２部分において設けられていない、請求項１に記載の半導体装置。
  4. 　前記上層絶縁層は、シリコン酸化物層であり、前記下層絶縁層は、シリコン窒化物層である、請求項２または３に記載の半導体装置。
  5. 　前記酸化物半導体層によって覆われた前記ゲート絶縁層の前記第１部分において、前記上層絶縁層の厚さは、２５ｎｍ以上４５０ｎｍ以下であり、前記下層絶縁層の厚さは、２５ｎｍ以上５００ｎｍ以下である、請求項２から４のいずれかに記載の半導体装置。
  6. 　前記酸化物半導体層、前記ソース電極およびドレイン電極を覆う保護層をさらに備え、
    　前記保護層は、前記酸化物半導体層の上面と接する下層保護層と、前記下層保護層の上に設けられた上層保護層とを含み、
    　前記下層保護層は、シリコン酸化物層であり、前記上層保護層は、シリコン窒化物層である、請求項１から５のいずれかに記載の半導体装置。
  7. 　前記上層保護層の厚さは、２５ｎｍ以上１５０ｎｍ以下である請求項６に記載の半導体装置。
  8. 　前記ソース電極およびドレイン電極は、前記酸化物半導体層と接する下層電極と、前記下層電極の上に設けられた上層電極とを含み、
    　前記下層電極はＴｉまたはＭｏを含み、前記上層電極はＣｕ、ＡｌおよびＭｏのうち少なくとも１種の金属元素を含む、請求項１から７のいずれかに記載の半導体装置。
  9. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から８のいずれかに記載の半導体装置。
  10. 　前記酸化物半導体層は、結晶質部分を含む、請求項９に記載の半導体装置。
  11. 　前記薄膜トランジスタはチャネルエッチ構造を有する、請求項１から１０のいずれかに記載の半導体装置。
  12. 　基板を用意する工程と、
    　基板上にゲート電極を形成する工程と、
    　前記ゲート電極を覆うゲート絶縁層を形成する工程と、
    　前記ゲート絶縁層上に前記ゲート電極と少なくとも部分的に重なる酸化物半導体層を設ける工程と、
    　前記酸化物半導体層上において互いに離間して配置され、それぞれが前記酸化物半導体層と接続されるソース電極およびドレイン電極を形成する工程とを包含し、
    　前記ソース電極およびドレイン電極を形成する工程は、
    　　ＴｉまたはＭｏを含む下層電極膜を堆積する工程と、
    　　前記下層電極膜の上に、Ｃｕ、ＡｌおよびＭｏのうち少なくとも１種の金属元素を含む上層電極膜を堆積する工程と、
    　　前記上層電極膜上にレジストを設けウエットエッチングによって前記上層電極膜をパターニングする工程と、
    　　前記上層電極膜をパターニングした後に、前記レジストを用いてドライエッチングによって前記下層電極膜をパターニングする工程と、
    　　前記下層電極膜のパターニングによって露出した前記ゲート絶縁層の上面を、０ｎｍ超５０ｎｍ以下の深さまでさらにドライエッチングする工程と
    　を包含する、半導体装置の製造方法。
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