TW201624731A - 半導體裝置及其製造方法 - Google Patents

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菊池哲郎
今井元
越智久雄
藤田哲生
北川英樹
鈴木正彦
川島慎吾
大東徹
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夏普股份有限公司
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Abstract

半導體裝置包括基板以及支撐於基板的薄膜電晶體。薄膜電晶體具有閘電極、氧化物半導體層、形成於閘電極及氧化物半導體層之間的閘極絕緣層、以及電性連接於氧化物半導體層的源電極及汲電極。閘極絕緣層包含由氧化物半導體層覆蓋的第一部分、以及與第一部分鄰接且未由氧化物半導體層、源電極及汲電極的任一者覆蓋的第二部分。第二部分較第一部分薄，且第二部分與第一部分的厚度的差超過0 nm、且為50 nm以下。

Description

半導體裝置及其製造方法
本發明是有關於一種使用氧化物半導體而形成的半導體裝置及其製造方法。
用於液晶顯示裝置等的主動矩陣（active matrix）基板於每一畫素包括薄膜電晶體（Thin Film Transistor；以下為「TFT」）等開關元件（switching device）。作為此種開關元件，已知有使用氧化物半導體層作為活性層的TFT（以下稱為「氧化物半導體TFT」）。專利文獻1中揭示有將InGaZnO（包括銦、鎵、鋅的氧化物）用於TFT的活性層的液晶顯示裝置。
氧化物半導體TFT可較非晶矽TFT更高速地進行動作。另外，氧化物半導體膜以較多晶矽膜更簡便的製程形成，因此亦可應用於需要大面積的裝置中。因此，氧化物半導體TFT作為可抑制製造步驟數或製造成本地製作的高性能主動元件而受到期待。
另外，由於氧化物半導體的遷移率高，因此與非晶矽TFT相比，即便將尺寸小型化，亦可獲得同等以上的性能。因此，若使用氧化物半導體TFT來製作顯示裝置的主動矩陣基板，則可使畫素內的TFT的佔有面積率降低，使畫素開口率提高。藉此，即便抑制背光的光量，亦可進行明亮的顯示，從而可實現低電力消耗。
另外，氧化物半導體TFT的掉電洩漏（off-leak）特性優異，因此亦可利用使圖像的重寫頻率降低的動作模式。例如，於進行靜止圖像顯示時等，可利用以一秒一次的頻率重寫圖像資料的方式進行驅動。此種驅動方式被稱為停止驅動或低頻驅動等，可大幅度削減顯示裝置的電力消耗。 [現有技術文獻] [專利文獻]
專利文獻1：日本專利特開2012-134475號公報 專利文獻2：國際公開第2012/132953號 專利文獻3：國際公開第2014/080826號 專利文獻4：國際公開第2012/063614號
[發明所欲解決之課題]
然而，於氧化物半導體層TFT中，在製造製程中等存在如下問題：若還原性氣體（例如氫氣）與氧化物半導體層接觸，則產生氧缺失，從而TFT的特性發生變化。另外，已知有如下情況：於長時間驅動後或老化試驗後，水分等自外部浸入至氧化物半導體層中，藉此TFT特性發生變動。具體而言，當n型氧化物半導體層因水分等的浸入而受到還原作用時，存在如下擔憂：臨限電壓Vth向負側偏移，掉電洩漏電流增大，或產生衰減化（depression）（常通（normally on ）狀態）而引起顯示不良。
例如，通道蝕刻型氧化物半導體TFT中，於源電極及汲電極之間，氧化物半導體層的通道區域由保護層（有時亦稱為鈍化（passivation）層）覆蓋。然而，於以保護層的形式將SiNx 膜等加以成膜的情況下，於該步驟中氫擴散至氧化物半導體層而存在使TFT的特性發生變動的問題。另外，通道蝕刻型結構的TFT中，於各層端部所形成的階差多，保護層的覆蓋率（coverage）（階差被覆性）並不充分，而存在於保護層形成後亦無法完全防止氣體或水分到達至氧化物半導體層的情況。
與此相對，研究有用以防止氫或水分等到達至氧化物半導體層的多種方法。專利文獻2揭示一種以將設置於氧化物半導體TFT上的平坦化樹脂膜覆蓋的方式設置保護膜的構成。於該構成中，利用SiNx 等防濕性的保護膜將吸濕性高的平坦化樹脂膜（有機感光性樹脂膜等）覆蓋，藉此抑制水分浸入至平坦化樹脂膜。另外，專利文獻2中記載有如下構成：以不使包圍液晶層的密封材料與平坦化樹脂膜重疊的方式設置密封材料與平坦化樹脂膜，藉此抑制水分自液晶面板的外部浸入至平坦化樹脂膜的情況。藉此，抑制水分經由平坦化樹脂膜到達至氧化物半導體層的情況。
另外，專利文獻3及專利文獻4中記載有如下技術：為了使TFT特性穩定，而以組成不同的二層形成覆蓋氧化物半導體層的保護層，尤其揭示有由35 nm～75 nm的氮化矽層形成上層的情況。專利文獻4記載有如下情況：利用上層的氮化矽層（或氧氮化矽層），以亦包含側面在內的方式對形成為島狀的下層的氧氮化矽層進行整體性覆蓋。
然而，先前的方法中，存在如下擔憂：無法完全充分抑制氧化物半導體TFT的衰減化，或為了獲得良好的元件特性而使製造製程複雜化，藉此導致製造成本上昇。
本發明鑒於所述課題而完成，其目的在於在包括氧化物半導體TFT的半導體裝置中實現穩定的TFT特性。 [解決課題之手段]
本發明的一實施形態的半導體裝置包括基板以及薄膜電晶體，所述薄膜電晶體支撐於所述基板，且具有閘電極、氧化物半導體層、形成於所述閘電極與所述氧化物半導體層之間的閘極絕緣層、以及與所述氧化物半導體層電性連接的源電極及汲電極；所述閘極絕緣層包含第一部分以及第二部分，所述第一部分由所述氧化物半導體層覆蓋，所述第二部分與所述第一部分鄰接，且未由所述氧化物半導體層、所述源電極及所述汲電極的任一者覆蓋；所述第二部分較所述第一部分薄，且所述第二部分的厚度與所述第一部分的厚度的差超過0 nm、且為50 nm以下。
某實施形態中，所述閘極絕緣層包含與所述閘電極相接的下層絕緣層、以及設置於所述下層絕緣層上的上層絕緣層；所述第二部分中的所述上層絕緣層的厚度小於所述第一部分中的所述上層絕緣層的厚度，且所述第二部分中的所述下層絕緣層的厚度與所述第一部分中的所述下層絕緣層的厚度相同。
某實施形態中，所述閘極絕緣層包含與所述閘電極相接的下層絕緣層、以及設置於所述下層絕緣層上的上層絕緣層；於所述第一部分中設置有所述上層絕緣層，於所述第二部分中未設置所述上層絕緣層。
某實施形態中，所述上層絕緣層為矽氧化物層，所述下層絕緣層為矽氮化物層。
某實施形態中，於由所述氧化物半導體層覆蓋的所述閘極絕緣層的所述第一部分中，所述上層絕緣層的厚度為25 nm以上、450 nm以下，所述下層絕緣層的厚度為25 nm以上、500 nm以下。
某實施形態中，所述半導體裝置進而包括覆蓋所述氧化物半導體層、所述源電極及汲電極的保護層；所述保護層包含與所述氧化物半導體層的上表面相接的下層保護層、以及設置於所述下層保護層上的上層保護層；所述下層保護層為矽氧化物層，所述上層保護層為矽氮化物層。
某實施形態中，所述上層保護層的厚度為25 nm以上、150 nm以下。
某實施形態中，所述源電極及所述汲電極包含與所述氧化物半導體層相接的下層電極、以及設置於所述下層電極上的上層電極；所述下層電極包含Ti或Mo，所述上層電極包含Cu、Al及Mo中的至少一種金屬元素。
某實施形態中，所述氧化物半導體層包含In-Ga-Zn-O系半導體。
某實施形態中，所述氧化物半導體層包含結晶質部分。
某實施形態中，所述薄膜電晶體具有通道蝕刻結構。
本發明的一實施形態的半導體裝置的製造方法包括：準備基板的步驟；於基板上形成閘電極的步驟；形成覆蓋所述閘電極的閘極絕緣層的步驟；於所述閘極絕緣層上設置與所述閘電極至少部分重疊的氧化物半導體層的步驟；以及於所述氧化物半導體層上形成相互隔開而配置、且分別與所述氧化物半導體層連接的源電極及汲電極的步驟，形成所述源電極及汲電極的步驟包括：堆積包含Ti或Mo的下層電極膜的步驟；於所述下層電極膜上，堆積包含Cu、Al及Mo中的至少一種金屬元素的上層電極膜的步驟；於所述上層電極膜上設置抗蝕劑，並藉由濕式蝕刻而對所述上層電極膜進行圖案化的步驟；於對所述上層電極膜進行圖案化後，使用所述抗蝕劑並藉由乾式蝕刻而對所述下層電極膜進行圖案化的步驟；以及對藉由所述下層電極膜的圖案化而露出的所述閘極絕緣層的上表面進而進行乾式蝕刻，直至超過0 nm、且為50 nm以下的深度為止的步驟。 [發明的效果]
依據本發明的一實施形態，提供一種可達成配線的低電阻化，而且實現良好的氧化物半導體TFT特性的半導體裝置。
以下，參照圖式來對本發明的實施形態的半導體裝置進行說明。本實施形態的半導體裝置包括氧化物半導體TFT。此外，本實施形態的半導體裝置只要包括氧化物半導體TFT即可，廣泛包含主動矩陣基板、各種顯示裝置、電子設備等。
（實施形態1） 圖1為分別用於液晶顯示裝置的主動矩陣基板（半導體裝置）100的與一畫素對應的區域中的示意性平面圖。另外，圖2（a）及圖2（b）表示沿著圖1所示的a-a'線及b-b'線的剖面。
如圖1、圖2（a）及圖2（b）所示，主動矩陣基板100包括：氧化物半導體TFT 5，設置於基板10上；保護層22，覆蓋氧化物半導體TFT 5；平坦化層24，覆蓋保護層22；以及畫素電極30，設置於平坦化層24的上層，且電性連接於氧化物半導體TFT 5。如圖1所示，氧化物半導體TFT 5藉由沿水平方向延伸的掃描線2與沿垂直方向延伸的信號線4而驅動。本實施形態中，由掃描線2與信號線4包圍的區域和一畫素Px對應。此外，圖1中僅表示一畫素Px，但主動矩陣基板100中，多個畫素Px沿著水平方向及垂直方向而排列為矩陣狀。
本實施形態的主動矩陣基板100用於以邊緣場切換（Fringe Field Switching，FFS）模式進行動作的液晶顯示裝置，且如圖2（a）及圖2（b）所示，主動矩陣基板100中，公用電極32設置於平坦化層24上。公用電極32由層間絕緣層（無機絕緣層）26覆蓋，畫素電極30於層間絕緣層26上與公用電極32對向。
畫素電極30具有多個直線狀部分（或多個狹縫），且於以貫通層間絕緣層26、平坦化層24及保護層22的方式形成的接觸孔CH的底部，與氧化物半導體TFT 5連接。另一方面，公用電極32具有擴大至接觸孔CH的外側區域的開口部，且藉由層間絕緣層26而與畫素電極30絕緣。於該構成中，可於畫素電極30與公用電極32之間形成邊緣場（fringing field）。
氧化物半導體TFT 5包括：設置於基板10上的閘電極12、覆蓋閘電極12的閘極絕緣層20、以經由閘極絕緣層20而與閘電極12重疊的方式設置的典型而言為島狀的氧化物半導體層18、以及連接於氧化物半導體層18的源電極14及汲電極16。源電極14及汲電極16於氧化物半導體層18上以相互隔開而對向的方式設置。如上所述，氧化物半導體TFT 5為通道蝕刻型（背通道蝕刻（Back Channel Etch，BCE））TFT。
如圖示般，「通道蝕刻型TFT」中，於通道區域上未形成蝕刻終止層，且源極及汲電極的通道側的端部以與氧化物半導體層的上表面相接的方式配置。通道蝕刻型TFT例如藉由於氧化物半導體層上形成源極·汲極電極用的導電膜，並進行源極·汲極分離而形成。於源極·汲極分離步驟中，存在通道區域的表面部分被蝕刻的情況。
閘電極12連接於掃描線2，且源電極14連接於信號線4。如圖1所示，本實施形態中，沿垂直方向延伸的信號線4的一部分形成源電極14。其中，並不限定於此，源電極14亦可以自信號線4朝水平方向突出的方式設置。
於本實施形態中，源電極14及汲電極16分別包含含有Cu的上層源電極14a及上層汲電極16a、以及與氧化物半導體層18相接的下層源電極14b及下層汲電極16b。以下，有時將上層源電極14a及上層汲電極16a統稱為上層電極，將下層源電極14b及下層汲電極16b統稱為下層電極。另外，有時將源極及汲電極14、16統稱為SD電極。
上層電極亦可包含Cu、Al及Mo中的至少一種金屬元素。上層電極例如可為包含Cu為主成分的層，亦可為基本不含雜質的Cu層（包含純度為99.99 at%以上的Cu的層）或包含雜質的Cu層（例如包含90 at%以上的Cu的層）、或者Cu合金層（例如CuCa系合金層）。藉由形成以導電性高的Cu為主成分的上層電極，可減小電阻。因此，於將主動矩陣基板100用於顯示裝置中的情況下，可抑制由資料信號的延遲或滯後（leaden）引起的顯示品質的降低。此外，上層電極可為以Al為主成分的層（例如Al層）、以Mo為主成分的層（例如Mo層）。
另一方面，下層電極亦可由例如Ti或Mo等形成。如上所述，藉由設置下層電極，而可減小氧化物半導體層18與SD電極的接觸電阻。
其中，並不限定於此，上層電極及下層電極亦可具有多種構成。例如，所述中例示了將上層電極/下層電極設為Cu/Ti的二層電極結構，但亦可自上層依序具有Ti/Al/Ti的三層結構。作為源電極14及汲電極16的構成例，此外亦可列舉Cu/Mo、Cu/Mo合金、Cu合金/Cu/Ti、Mo/Cu/Ti、Mo合金/Cu/Ti、Al/Ti、Mo/Al/Mo、Mo/Al/Ti等。所述Cu合金例如可為CuCa系合金、CuMgAl系合金、或CuMn系合金等。另外，所述Mo合金例如亦可為MoNiNb系合金。另外，與氧化物半導體層18相接的最下層的電極層亦可包含TiN、Ti氧化物等。
此外，閘電極12亦可與SD電極同樣地具有Cu/Ti積層結構。若將SD層（包含信號線4、源電極14及汲電極16的層）與閘極層（包含掃描線2及閘電極12的層）設為相同的構成，則獲得可使製造製程簡化的優點。
氧化物半導體層18中所含的氧化物半導體可為非晶氧化物半導體，亦可為具有結晶質部分的結晶質氧化物半導體。結晶質氧化物半導體可列舉多晶氧化物半導體、微晶氧化物半導體等。另外，結晶質氧化物半導體亦可為c軸大致垂直地配向於層面的結晶質氧化物半導體等。
氧化物半導體層18亦可具有二層以上的積層結構。於氧化物半導體層18具有積層結構的情況下，氧化物半導體層18亦可包含非晶質氧化物半導體層與結晶質氧化物半導體層。或者亦可包含結晶結構不同的多個結晶質氧化物半導體層。於氧化物半導體層18具有包含上層與下層的二層結構的情況下，上層中所含的氧化物半導體的能隙較佳為大於下層中所含的氧化物半導體的能隙。其中，於該些層的能隙的差比較小的情況下，下層氧化物半導體的能隙亦可大於上層的氧化物半導體的能隙。
非晶質氧化物半導體及所述各結晶質氧化物半導體的材料、結構、成膜方法、具有積層結構的氧化物半導體層的構成等例如記載於日本專利特開2014-007399號公報中。為了參考，將日本專利特開2014-007399號公報的揭示內容全部引用於本說明書中。
氧化物半導體層18例如可包含In、Ga及Zn中的至少一種金屬元素。本實施形態中，氧化物半導體層18例如包含In-Ga-Zn-O系半導體。此處，In-Ga-Zn-O系半導體為In（銦）、Ga（鎵）、Zn（鋅）的三元系氧化物，In、Ga及Zn的比例（組成比）並無特別限定，例如包含In：Ga：Zn=2：2：1、In：Ga：Zn=1：1：1、In：Ga：Zn=1：1：2等。此種氧化物半導體層18可由包含In-Ga-Zn-O系半導體的氧化物半導體膜形成。此外，有時將具有包含In-Ga-Zn-O系半導體的活性層的通道蝕刻型TFT稱為「CE-InGaZnO-TFT」。
In-Ga-Zn-O系半導體可為非晶，亦可為結晶質。結晶質In-Ga-Zn-O系半導體較佳為c軸大致垂直地配向於層面的結晶質In-Ga-Zn-O系半導體。
此外，結晶質In-Ga-Zn-O系半導體的結晶結構例如揭示於所述日本專利特開2014-007399號公報、日本專利特開2012-134475號公報、日本專利特開2014-209727號公報等。為了參考，將日本專利特開2012-134475號公報及日本專利特開2014-209727號公報的揭示內容全部引用於本說明書中。具有In-Ga-Zn-O系半導體層的TFT由於具有高的遷移率（與a-SiTFT相比超過20倍）及低的漏電流（與a-SiTFT相比小於一百分之一），因此適合用作驅動TFT以及畫素TFT。
氧化物半導體層18亦可包含其他氧化物半導體來代替In-Ga-Zn-O系半導體。例如亦可包含In-Sn-Zn-O系半導體（例如In2 O3 -SnO2 -ZnO）。In-Sn-Zn-O系半導體為In（銦）、Sn（錫）及Zn（鋅）的三元系氧化物。或者氧化物半導體層18亦可包含In-Al-Zn-O系半導體、In-Al-Sn-Zn-O系半導體、Zn-O系半導體、In-Zn-O系半導體、Zn-Ti-O系半導體、Cd-Ge-O系半導體、Cd-Pb-O系半導體、CdO（氧化鎘）、Mg-Zn-O系半導體、In-Ga-Sn-O系半導體、In-Ga-O系半導體、Zr-In-Zn-O系半導體、Hf-In-Zn-O系半導體等。
於本實施形態的主動矩陣基板100中，閘極絕緣層20具有包含下層絕緣層20b與設置於下層絕緣層20b上的上層絕緣層20a的積層結構。下層絕緣層20b的下表面與基板10或閘電極12等相接。另一方面，上層絕緣層20a的上表面與氧化物半導體層18或SD電極相接。
下層絕緣層20b例如可由SiNx 或SiNx Oy （x＞y）形成。另外，上層絕緣層20a例如亦可由SiO2 或SiOx Ny （x＞y）形成。若使用含有氧的層（例如SiO2 等氧化物層）作為與氧化物半導體層18相接的上層絕緣層20a，則於氧化物半導體層中產生氧缺失的情況下，亦可藉由氧化物層中所含的氧而使氧缺失恢復。
此處，如圖2（a）所示，上層絕緣層20a包含第一部分20a1以及第二部分20a2，所述第一部分20a1由氧化物半導體層18覆蓋，所述第二部分20a2與第一部分20a1鄰接，且未由氧化物半導體層18覆蓋。第一部分20a1形成得較第二部分20a2厚。形成此種厚度不同的第一部分20a1及第二部分20a2的原因在於：如後述般，於形成源電極14及汲電極16的步驟（以下有時稱為SD電極形成步驟）中，若為了圖案化而進行導電膜的蝕刻，則存在使成為基底的閘極絕緣層20露出的部分，且於該部分中，閘極絕緣層20的表面亦被蝕刻（過蝕刻）。更具體而言，如圖9（a）所示，於所述SD電極形成步驟中，未由氧化物半導體層18（或用以形成源電極14、汲電極16的抗蝕劑）覆蓋的第二部分20a2的一部分或全部被選擇性地蝕刻，由氧化物半導體層18等覆蓋的第一部分20a1未被蝕刻。其結果為，第二部分20a2形成得較第一部分20a1薄。
將上層絕緣層20a中的第一部分20a1與第二部分20a2的厚度差Δt（參照圖2（a）、圖9（a）：以下有時稱為階差Δt）設定為超過0 nm、且為50 nm以下的範圍。於SD電極形成步驟中，該階差Δt與對所露出的第二部分20a2進行蝕刻時的蝕刻量對應。
此外，圖2（a）中示出於第二部分20a2中經薄層化的上層絕緣層20a殘存的形態，但並不限定於此。亦可為如下形態：上層絕緣層20a可僅於第一部分20a1（即，由氧化物半導體層18、源電極14、汲電極16的任一者覆蓋的部分）選擇性形成，於第一部分20a1的外側不設置上層絕緣層20a，且使下層絕緣層20b露出所述形態於所述SD電極形成步驟中與藉由蝕刻來完全去除第二部分20a2中的上層絕緣層20a時的形態對應。
此外，上層絕緣層20a包含厚度不同的第一部分20a1與第二部分20a2，但下層絕緣層20b的厚度可為整體大致相同的固定的厚度。第一部分20a1中的上層絕緣層20a的厚度可為25 nm以上、450 nm以下，下層絕緣層20b的厚度可為25 nm以上、500 nm以下。該些的厚度是指進行SD電極形成步驟之前的上層絕緣層20a與下層絕緣層20b的厚度。
於閘極絕緣層20中，於第一部分20a1與第二部分20a2的邊界所形成的階差Δt比較小，超過0 nm、且為50 nm以下的情況下，形成階差Δt的側面以比較接近垂直的角度形成，且至少下側不會向內傾斜（為倒錐狀）。藉此，於閘極絕緣層20的上層所形成的保護層22的覆蓋率得到提高。
於所述階差Δt超過50 nm的情況下，例如進行下層絕緣層20b的側蝕（sideetching），藉此存在下層絕緣層20b的側面進入至氧化物半導體層18的輪廓（outline）的內側的情況。於該情況下，存在設置保護層22時產生間隙的情況，因覆蓋性降低，而氫或水分容易到達至氧化物半導體層18。另一方面，於階差Δt過小的情況下，無法充分進行源極-汲極電極的分離，而存在於氧化物半導體層18的通道區域上產生導電層的殘渣的情況。因此，為了實現適當的TFT特性，較佳為階差Δt為某程度的大小。就該觀點而言，階差Δt較佳為5 nm以上，更佳為15 nm以上。
另外，於本實施形態的主動矩陣基板100中，保護層22包含下層保護層22b與上層保護層22a。下層保護層22b例如可由SiO2 或SiOx Ny （x＞y）形成，上層保護層22a例如可由SiNx 或SiNx Oy （x＞y）形成。
此處，若如所述般閘極絕緣層20的階差Δt的大小處於適當的範圍，則將源電極14 與汲電極16適當地切斷，並可以於該些電極之間不會殘留成為殘渣的導電材料的形式確保保護層22的充分的覆蓋率。因此，可使氧化物半導體TFT 5的特性穩定。
以下，參照圖3（a1）～圖3（d2）等對主動矩陣基板100的製造步驟進行說明。
首先，如圖3（a1）、圖3（a2）所示，於基板10上形成有包含閘電極12及掃描線2的閘極層。基板10例如可使用玻璃基板、矽基板、具有耐熱性的塑膠基板（樹脂基板）等。
此外，圖3（a1）中表示沿著圖3（a2）所示的a-a'線的剖面。以下，對於圖3（b1）～圖3（d1）、圖3（b2）～圖3（d2）而言亦相同。
閘電極12及掃描線2是藉由利用例如濺鍍法等，於玻璃基板10上形成金屬膜（厚度：例如50 nm以上、500 nm以下），並對其進行圖案化而形成。圖案化可應用光微影法並藉由濕式蝕刻而進行。
本實施形態中，將依序積層有Ti膜（厚度5 nm～100 nm）與Cu膜（厚度100 nm～500 nm）的Cu/Ti膜設為金屬膜。其中，金屬膜的材料並無特別限定，可適當使用包含鋁（Al）、鎢（W）、鉬（Mo）、鉭（Ta）、鉻（Cr）、鈦（Ti）、銅（Cu）等金屬或其合金、或者其金屬氮化物的膜。
其次，如圖3（b1）、圖3（b2）所示，形成覆蓋閘電極12及掃描線2的閘極絕緣層20，然後，形成經由閘極絕緣層20而與閘電極12至少部分重疊的典型而言為島狀的氧化物半導體層18。
為了獲得閘極絕緣層20，首先，為了防止來自基板10的雜質等的擴散，例如形成厚度25 nm～500 nm的SiNx 膜，於其上例如形成厚度25 nm～450 nm的SiO2 膜。藉此，獲得包含由SiNx 形成的下層絕緣層20b及由SiO2 形成的上層絕緣層20a的閘極絕緣層20。
另外，氧化物半導體層18可藉由利用濺鍍法，將氧化物半導體膜（例如厚度30 nm以上、200 nm以下）成膜，並對其進行圖案化而形成。此外，藉由變更濺鍍中的鈀材料，而可形成具有相互不同組成的多層結構的氧化物半導體膜。於多層結構的氧化物半導體膜中，可以上層中的鎵原子比率大於下層中的鎵原子比率的方式調節組成。設置氧化物半導體膜後的圖案化中，利用光微影法設置抗蝕劑，並藉由濕式蝕刻而對未由抗蝕劑覆蓋的區域進行蝕刻。然後，進行抗蝕劑剝離步驟及清洗步驟。
然後，如圖3（c1）、圖3（c2）所示，堆積用以形成包含上層電極及下層電極的SD層的金屬膜15'。
該步驟中，首先，利用濺鍍法以厚度5 nm～100 nm形成Ti膜（下層金屬膜15b'），繼而，以厚度100 nm～500 nm形成Cu膜（上層金屬膜15a'）。其次，於所形成的Cu/Ti膜上，利用光微影法來設置抗蝕劑。
於設置有抗蝕劑的狀態下，首先，對上側的Cu膜15a'例如進行濕式蝕刻，藉此形成上層電極。蝕刻液例如可使用包含過氧化氫H2 O2 的蝕刻劑。此處，由於濕式蝕刻為各向同性蝕刻，因此由抗蝕劑覆蓋的Cu膜的一部分亦可被蝕刻（側蝕）。
其次，對下層的Ti膜15b'例如進行乾式蝕刻，藉此形成下層電極。藉此，如圖3（d2）所示，於氧化物半導體層18上形成有經分離的源電極14及汲電極16。
此處，本實施形態中，如圖3（d1）所示，當進行下層電極的蝕刻時，成為其基底層的上層絕緣層20a的一部分亦被蝕刻。更具體而言，上層絕緣層20a被蝕刻至超過0 nm、且為50 nm以下的深度為止。藉由延長下層電極的蝕刻時間而實行上層絕緣層20a的蝕刻。
此處，如圖9（a）所示，SD電極形成中的蝕刻步驟中，於未由氧化物半導體層18及覆蓋源電極14與汲電極16的抗蝕劑等覆蓋的第二部分20a2中進行選擇性蝕刻。另一方面，於由氧化物半導體層18及覆蓋源電極14與汲電極16的抗蝕劑覆蓋的第一部分20a1中不進行上層絕緣層20a的蝕刻。其結果，針對上層絕緣層20a的厚度，於第一部分20a1與第二部分20a2產生差Δt。
另外，該蝕刻可進行至第二部分20a2中的上層絕緣層20a被完全去除且使下層絕緣層20b露出為止。其中，本實施形態中，自下層絕緣層20b露出後不進行蝕刻。其原因在於：如圖9（b）所示，若下層絕緣層20b被蝕刻，則於下層絕緣層20b的第一部分20b1與第二部分20b2的邊界中，存在下層絕緣層20b的側面形成為倒錐的擔憂。
若以所述方式於第一部分20b1與第二部分20b2的邊界（氧化物半導體層18的周緣）中將刻入至氧化物半導體層18的內側的部分形成於閘極絕緣層20，則即便以覆蓋該些的方式形成保護層22，亦存在覆蓋性降低，會產生間隙等的情況。
圖4（a）為表示於SD層（Cu/Ti層）的蝕刻步驟中進行蝕刻至閘極絕緣層20的下層絕緣層20b為止時的比較例（與圖9（b）對應）的剖面圖。尤其，於上層絕緣層20a由SiO2 形成、下層絕緣層20b由SiNx 形成的情況下，由於SiNx 的蝕刻速率大於SiO2 的蝕刻速率，因此容易進行下層絕緣層20b的蝕刻，並以刻入至SiO2 的下側的方式進行蝕刻，而存在側面成為倒錐形狀的情況。為了防止產生此種狀態，較佳為如圖4（b）所示的本實施形態般，以使過蝕刻量（階差Δx）成為上層絕緣層20a的厚度以下的方式進行控制。
另外，作為比較例如圖4（c）所示，亦存在由SiO2 形成的上層絕緣層20a的厚度比較厚且例如為100 nm左右的情況、或以SiO2 的單層（例如厚度200 nm）形成閘極絕緣層20的情況。其中，即便為該些情況，若過蝕刻量超過50 nm，則存在於邊界部中形成倒錐側面的情況。因此，本實施形態中，將閘極絕緣層20的過蝕刻量設為上層絕緣層20a的厚度以下，且將所述量（階差Δt）設為50 nm以下，藉此使保護層22的覆蓋率提高。
圖5（a）及圖5（c）表示如圖4（a）所示的比較例般，當進行蝕刻至下層絕緣層20b為止時設置下層保護層22b及上層保護層22a時的形態，圖5（b）及圖5（d）表示如圖4（b）所示的本實施形態般，於進行蝕刻至上層絕緣層20a的中途為止的狀態下設置下層保護層22b及上層保護層22a時的形態。
如圖5（a）所示，若於上層絕緣層20a與下層絕緣層20b的邊界（氧化物半導體層18的周邊部分）產生間隙20x，則有可能在形成於間隙20x上的作為下層保護層22b的SiO2 膜中亦產生間隙。另外，如圖5（c）所示，存在於其後設置作為上層保護層22a的SiNx 膜時亦產生間隙的擔憂。於該情況下，由於保護層22的覆蓋率低，因此於老化試驗中，水分經由平坦化層24而浸入至氧化物半導體層18中，存在使TFT 5衰減化的擔憂。另外，於形成上層保護層22a（SiNx 膜）的步驟中所產生的氫到達至氧化物半導體層18，存在使TFT 5衰減化的擔憂。此外，若增大上層保護層22a的膜厚，則可將連通至間隙20x的間隙覆蓋，但存在來自上層保護層22a的脫離氫量變多的問題。因此，使上層保護層22a過厚亦欠佳，上層保護層22a例如可形成為25 nm以上、150 nm的厚度，進而更佳為75 nm以下的厚度。
另一方面，如圖5（b）及圖5（d）所示的本實施形態般，於進行蝕刻至上層絕緣層20a的中途，並且蝕刻未到達至下層絕緣層20b的情況下，設置於其上的下層保護層22b及上層保護層22a的覆蓋性良好。因此，可防止水分經由平坦化層24到達至氧化物半導體層18，且抑制TFT特性的變動。另外，於由SiNx 膜形成上層保護層22a的情況下，亦可形成為如所述般25 nm以上、75 nm以下的適當厚度，於形成上層保護層22a的步驟中，可防止因所產生的氫浸入至氧化物半導體層18而導致TFT 5衰減化的情況。
此外，保護層22並不限定於所述，例如可藉由如下方式而獲得：利用化學氣相沈積（Chemical Vapor Deposition，CVD）法以厚度100 nm～400 nm形成作為下層保護層22b的SiO2 膜，其次，利用CVD法以厚度20 nm～200 nm（較佳為35 nm～75 nm）形成作為上層保護層22a的SiNx 膜、SiOx Ny 膜、SiNx Oy 。
此外，如圖3（d1）、圖3（d2）所示，於形成源電極14及汲電極16之後、設置保護層22之前，亦可使用包含氧的氣體進行電漿處理。藉此，可提高於源極及汲極電極14、16之間所露出的氧化物半導體層18的氧濃度。更具體而言，例如亦可於N2 O氣體流量：3000 sccm、壓力：100 Pa、電漿功率密度：1 W/cm2 、處理時間：200 sec～300 sec、基板溫度：200℃下進行N2 O電漿處理。此外，氧化處理並不限定於使用N2 O氣體的電漿處理。例如可藉由使用O2 氣體的電漿處理、臭氧處理等而進行氧化處理。為了不增加步驟數地進行處理，理想為於即將進行後述的保護層22的形成步驟之前進行。具體而言，若為利用CVD法形成保護層22的情況，則只要進行N2 O電漿處理即可，於利用濺鍍法形成保護層22的情況下，只要進行O2 電漿處理即可。或者亦可藉由利用灰化裝置的O2 電漿處理而進行氧化處理。
然後，如圖2（a）及圖2（b）所示，於覆蓋氧化物半導體TFT 5的保護層22上設置平坦化層24。平坦化層24例如可為有機絕緣層。平坦化層24例如可藉由如下方式而獲得：設置厚度1 μm～3 μm的正型感光性樹脂膜，並形成與接觸孔CH對應的開口部。
然後，如圖2（a）及圖2（b）所示，於平坦化層24上形成公用電極32。公用電極32例如以如下方式形成。首先，於平坦化層24上利用例如濺鍍法形成透明導電膜（未圖示），藉由對透明導電膜進行圖案化，而於透明導電膜形成開口部，藉此獲得公用電極32。圖案化中可使用公知的光微影。另外，形成於透明導電膜的開口部可以擴展至設置於平坦化層的開口部的外側為止的方式設置。
作為透明導電膜，例如可使用銦·錫氧化物（Indium Tin Oxide，ITO）膜（厚度：50 nm以上、200 nm以下）、IZO膜或ZnO膜（氧化鋅膜）等。
然後，如圖2（a）及圖2（b）所示，於公用電極32上設置層間絕緣層26。層間絕緣層26亦可以覆蓋接觸孔CH的側面的方式形成。層間絕緣層26可藉由如下方式而獲得：利用CVD法形成例如氧化矽（SiO2 ）膜、氮化矽（SiNx ）膜、氧氮化矽（SiOx Ny ；x＞y）膜、氮氧化矽（SiNx Oy ；x＞y）膜等（例如厚度100 nm～400 nm）等。
另外，於設置層間絕緣層26後，對接觸孔CH底部中的保護層22及層間絕緣層26進行蝕刻而使汲電極的延長部16'露出。
然後，如圖2（a）及圖2（b）所示，形成畫素電極30。畫素電極30可藉由例如於接觸孔CH內及層間絕緣層26上，利用濺鍍法形成透明導電膜（未圖示），並對其進行圖案化而獲得。畫素電極30可具有設置有如圖1所示般的多個狹縫（或細長電極部分）的平面形狀，亦可具有梳型的平面形狀。
作為用以形成畫素電極30的透明導電膜，例如可使用ITO（銦·錫氧化物）膜（厚度：50 nm以上、150 nm以下）、IZO膜或ZnO膜（氧化鋅膜）等。
藉由以上的步驟而製作主動矩陣基板100。進而，如圖6所示，可使用以所述方式形成的主動矩陣基板100來製作液晶面板1。液晶面板1可藉由於主動矩陣基板100及與其對向的對向基板50之間設置液晶層40而製作。液晶層40由密封材料42包圍。另外，本實施形態的液晶面板1中，亦可於密封材料42中配置間隔物44。
圖6所示的液晶面板1中，即便於藉由間隔物44而於層間絕緣層26中產生龜裂，水分浸入至平坦化層24的情況下，亦可藉由覆蓋率良好的保護層22來防止朝向氧化物半導體TFT 5的水分浸入。因此，可防止氧化物半導體TFT 5的衰減化。
（實施形態2） 以下，對本發明的實施形態2的主動矩陣基板（半導體裝置）進行說明。就不具有層間絕緣層26及公用電極32的方面而言，本實施形態的主動矩陣基板200與實施形態1的主動矩陣基板100不同。關於其他構成，由於與實施形態1相同，因此此處省略詳細說明。
如圖7所示，本實施形態中，未設置層間絕緣層26及公用電極32，而於平坦化層24上設置畫素電極30。於該構成中，自密封材料42至平坦化層24產生水分浸入，但由於保護層22的覆蓋性良好，因此可防止氧化物半導體TFT 5的衰減化。
此外，如所述般未設置公用電極32的主動矩陣基板可為用於以垂直配向（Vertical Alignment，VA）模式進行動作的液晶顯示裝置者。於該情況下，畫素電極30可具有擴展至由掃描線2與信號線4所包圍的矩形區域的整體的形狀。另外，為了獲得輔助電容，於與掃描線2處於相同的層中，亦可經由閘極絕緣層20以與汲電極16對向的方式，設置輔助電容電極。
另外，圖7所示的形態亦可為用於以共面切換（In-Plane-Switching，IPS）模式進行動作的液晶顯示裝置者。於該情況下，亦可於平坦化層24上設置畫素電極30及公用電極32這兩者。畫素電極30與公用電極32具有典型而言為梳形的平面形狀，且以彼此的梳齒咬合的方式配置。
此外，如圖7所示，藉由採用利用密封材料42覆蓋平坦化層24的側面的構成，而可使邊框區域變窄。另外，本構成中，於密封材料42下設置閘極單片（monolithic）電路等中所含的驅動電路用TFT的情況下，由於平坦化層24覆蓋TFT，因此可防止配置於密封內的間隔物44直接破壞TFT。本實施形態中，使保護層22的覆蓋率提高而防止自外部浸入的水分經由平坦化層24到達至氧化物半導體層18，因此如所述般，可採用利用密封材料42覆蓋平坦化層24的端面的構成。
（實施形態3） 以下，對本發明的實施形態3的主動矩陣基板（半導體裝置）300進行說明。本實施形態的主動矩陣基板300具有與實施形態1相同的構成，不僅於閘極絕緣層20未設置倒錐部，而且將SD層及氧化物半導體層18的周緣部形成為正錐狀，藉此進一步提高保護層22的覆蓋性。
本實施形態中，將於圖8（a）及圖8（b）中利用圓圈包圍的源電極14及汲電極16的邊緣及氧化物半導體層18的邊緣形成為正錐形狀。於如此將金屬層或絕緣層堆疊而構成的氧化物半導體TFT 5中，藉由消除倒錐部分，而可提高保護層22的覆蓋性。此外，如圖8（c）所示，所謂正錐，包含在側面中基板垂直面與斜面相交的形態（90°錐）。其中，不包含具有切入至較90°錐更內側的斜面的倒錐的形態。
另外，已知有：為了使主動矩陣基板中的配線或電極更低電阻化，使用電阻率較Al低的Cu（銅）或Cu合金（例如Cu-Ca系合金或Cu-Mg-Al系合金）作為源極配線或閘極配線。其中，因Cu擴散至半導體層中而存在使元件特性不穩定的擔憂。尤其，於背通道蝕刻型TFT中，將Cu或Cu合金用於SD層中的情況下，於進行源極-汲極分離步驟或N2 O電漿處理時，Cu容易擴散至氧化物半導體層。
與此相對，若以如本實施形態般下層電極的邊緣較上層電極的邊緣突出的方式（即為正錐狀）設置，則可抑制Cu自上層電極向氧化物半導體層18的擴散。
於本實施形態的主動矩陣基板300中，當自基板垂直方向看時，下層電極（下層源電極14b及下層汲電極16b）的邊緣以突出的方式位於上層電極（上層源電極14a及上層汲電極16a）的邊緣的外側。換言之，上層電極以未覆蓋下層電極的周緣部的方式積層於下層電極上。下層電極的邊緣亦可於面內方向自上層電極的邊緣僅突出例如0.1 μm以上、1.0 μm以下的距離。另外，所述邊緣間距離Δx亦可為0.2 μm以上、0.4 μm以下。
此種構成可藉由如下方式而容易地實現：於SD電極形成步驟中，利用濕式蝕刻對以Cu為主成分的上層電極進行圖案化，然後，利用乾式蝕刻對以Ti等為主成分的下層電極進行圖案化。
以上，對本發明的實施形態進行了說明，但本發明亦可包含多種其他實施方式。例如，所述中對用作連接於畫素電極的畫素用TFT的氧化物半導體TFT進行了說明，但本發明亦可應用於主動矩陣基板中以單片的形式設置的驅動器中所含的TFT。 [產業上之可利用性]
本發明可廣泛應用於氧化物半導體TFT及具有氧化物半導體TFT的多種半導體裝置中。亦可應用於例如主動矩陣基板等電路基板、液晶顯示裝置、有機電致發光（Electroluminescence，EL）顯示裝置及無機電致發光顯示裝置等顯示裝置、影像感測器裝置等攝像裝置、圖像輸入裝置、指紋讀取裝置、半導體記憶體等多種電子裝置中。
1‧‧‧液晶面板
2‧‧‧掃描線
4‧‧‧信號線
5‧‧‧氧化物半導體TFT
10‧‧‧基板
12‧‧‧閘電極
14‧‧‧源電極
14a‧‧‧上層源電極
14b‧‧‧下層源電極
15'‧‧‧金屬膜
15a'‧‧‧上層金屬膜（Cu膜）
15b'‧‧‧下層金屬膜（Ti膜）
16‧‧‧汲電極
16'‧‧‧汲電極的延長部
16a‧‧‧上層汲電極
16b‧‧‧下層汲電極
18‧‧‧氧化物半導體層
20‧‧‧閘極絕緣層
20a‧‧‧上層絕緣層
20a1、20b1‧‧‧第一部分
20a2、20b2‧‧‧第二部分
20b‧‧‧下層絕緣層
20x‧‧‧間隙
22‧‧‧保護層
22a‧‧‧上層保護層
22b‧‧‧下層保護層
24‧‧‧平坦化層
26‧‧‧層間絕緣層（無機絕緣層）
30‧‧‧畫素電極
32‧‧‧公用電極
40‧‧‧液晶層
42‧‧‧密封材料
44‧‧‧間隔物
50‧‧‧對向基板
100、200、300‧‧‧主動矩陣基板（半導體裝置）
a-a'、b-b'‧‧‧線
CH‧‧‧接觸孔
Px‧‧‧畫素
Δt‧‧‧階差（厚度差）
圖1為實施形態1的半導體裝置（主動矩陣基板）的示意性平面圖。 圖2（a）為沿著圖1的a-a'線的剖面圖，圖2（b）為沿著圖1的b-b'線的剖面圖。 圖3（a1）～圖3（d2）為用以說明實施形態1的半導體裝置的製造步驟的圖，圖3（a1）～圖3（d1）為分別表示不同步驟的剖面圖，圖3（a2）～圖3（d2）為分別與圖3（a1）～圖3（d1）對應的平面圖。 圖4（a）及圖4（c）為表示比較例中的製造步驟的剖面圖，圖4（b）為表示實施形態1中的製造步驟的剖面圖。 圖5（a）及圖5（c）為表示比較例中的製造步驟的剖面圖，圖5（b）及圖5（d）為表示實施形態1中的製造步驟的剖面圖。 圖6為表示使用實施形態1的主動矩陣基板而製作的液晶面板的剖面圖。 圖7為表示使用實施形態2中的主動矩陣基板而製作的液晶面板的剖面圖。 圖8（a）～圖8（c）為表示實施形態3中的主動矩陣基板的剖面圖，圖8（a）與沿著圖1所示的b-b'線的剖面對應，圖8（b）與沿著圖1所示的a-a'線的剖面對應，圖8（c）為表示正錐、90°錐、倒錐的例子的剖面圖。 圖9（a）為表示本實施形態中的半導體裝置的製造製程的一局面的立體圖，圖9（b）為表示比較例中的半導體裝置的製造製程的一局面的立體圖。
5‧‧‧氧化物半導體TFT
10‧‧‧基板
12‧‧‧閘電極
14‧‧‧源電極
14a‧‧‧上層源電極
14b‧‧‧下層源電極
16‧‧‧汲電極
16'‧‧‧汲電極的延長部
16a‧‧‧上層汲電極
16b‧‧‧下層汲電極
18‧‧‧氧化物半導體層
20‧‧‧閘極絕緣層
20a‧‧‧上層絕緣層
20a1‧‧‧第一部分
20a2‧‧‧第二部分
20b‧‧‧下層絕緣層
22‧‧‧保護層
22a‧‧‧上層保護層
22b‧‧‧下層保護層
24‧‧‧平坦化層
26‧‧‧層間絕緣層(無機絕緣層)
30‧‧‧畫素電極
32‧‧‧公用電極
CH‧‧‧接觸孔
Δt‧‧‧階差(厚度差)

Claims (12)

  1. 一種半導體裝置，其包括： 基板；以及 薄膜電晶體，支撐於所述基板，且具有閘電極、氧化物半導體層、形成於所述閘電極與所述氧化物半導體層之間的閘極絕緣層、以及與所述氧化物半導體層電性連接的源電極及汲電極；並且 所述閘極絕緣層包含第一部分以及第二部分，所述第一部分由所述氧化物半導體層覆蓋，所述第二部分與所述第一部分鄰接，且未由所述氧化物半導體層、所述源電極及所述汲電極的任一者覆蓋； 所述第二部分較所述第一部分薄，且所述第二部分的厚度與所述第一部分的厚度的差超過0 nm、且為50 nm以下。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述閘極絕緣層包含與所述閘電極相接的下層絕緣層、以及設置於所述下層絕緣層上的上層絕緣層； 所述第二部分中的所述上層絕緣層的厚度小於所述第一部分中的所述上層絕緣層的厚度，且所述第二部分中的所述下層絕緣層的厚度與所述第一部分中的所述下層絕緣層的厚度相同。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述閘極絕緣層包含與所述閘電極相接的下層絕緣層、以及設置於所述下層絕緣層上的上層絕緣層； 於所述第一部分中設置有所述上層絕緣層，於所述第二部分中未設置所述上層絕緣層。
  4. 如申請專利範圍第2項或第3項所述的半導體裝置，其中所述上層絕緣層為矽氧化物層，所述下層絕緣層為矽氮化物層。
  5. 如申請專利範圍第2項至第4項中任一項所述的半導體裝置，其中於由所述氧化物半導體層覆蓋的所述閘極絕緣層的所述第一部分中，所述上層絕緣層的厚度為25 nm以上、450 nm以下，所述下層絕緣層的厚度為25 nm以上、500 nm以下。
  6. 如申請專利範圍第1項至第5項中任一項所述的半導體裝置，其進而包括覆蓋所述氧化物半導體層、所述源電極及汲電極的保護層；並且 所述保護層包含與所述氧化物半導體層的上表面相接的下層保護層、以及設置於所述下層保護層上的上層保護層； 所述下層保護層為矽氧化物層，所述上層保護層為矽氮化物層。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述上層保護層的厚度為25 nm以上、150 nm以下。
  8. 如申請專利範圍第1項至第7項中任一項所述的半導體裝置，其中所述源電極及汲電極包含與所述氧化物半導體層相接的下層電極、以及設置於所述下層電極上的上層電極；並且 所述下層電極包含Ti或Mo，所述上層電極包含Cu、Al及Mo中的至少一種金屬元素。
  9. 如申請專利範圍第1項至第8項中任一項所述的半導體裝置，其中所述氧化物半導體層包含In-Ga-Zn-O系半導體。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述氧化物半導體層包含結晶質部分。
  11. 如申請專利範圍第1項至第10項中任一項所述的半導體裝置，其中所述薄膜電晶體具有通道蝕刻結構。
  12. 一種半導體裝置的製造方法，其包括： 準備基板的步驟； 於基板上形成閘電極的步驟； 形成覆蓋所述閘電極的閘極絕緣層的步驟； 於所述閘極絕緣層上設置與所述閘電極至少部分重疊的氧化物半導體層的步驟；以及 於所述氧化物半導體層上形成彼此隔開而配置、且分別與所述氧化物半導體層連接的源電極及汲電極的步驟，並且 形成所述源電極及汲電極的步驟包括： 堆積包含Ti或Mo的下層電極膜的步驟； 於所述下層電極膜上，堆積包含Cu、Al及Mo中的至少一種金屬元素的上層電極膜的步驟； 於所述上層電極膜上設置抗蝕劑，並藉由濕式蝕刻而對所述上層電極膜進行圖案化的步驟； 於對所述上層電極膜進行圖案化後，使用所述抗蝕劑並藉由乾式蝕刻而對所述下層電極膜進行圖案化的步驟；以及 對藉由所述下層電極膜的圖案化而露出的所述閘極絕緣層的上表面進而進行乾式蝕刻，直至超過0 nm、且為50 nm以下的深度為止的步驟。
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