JP7356815B2 - 薄膜トランジスタ基板及び表示装置 - Google Patents

Description

この発明は、ゲート電極上にゲート絶縁層が設けられる構造の薄膜トランジスタ基板及び表示装置に関するものである。

薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)は、低消費電力かつ薄型という特徴があり、電子デバイスへの応用が盛んになされている。またＴＦＴをスイッチング素子として用いたＴＦＴアクティブマトリックス基板、すなわち薄膜トランジスタ基板（以下、「ＴＦＴ基板」と略記する場合あり）は、例えば、液晶または有機ＥＬ(Electro-Luminescence)を利用した電気光学装置である表示装置に利用されている。

従来、ＴＦＴ基板のスイッチング素子であるＴＦＴの活性層となるチャネル層の材料としては、主にアモルファスシリコン（以下、「ａ-Ｓｉ」と略記する場合あり）に代表されるＳｉ系半導体材料が用いられてきた。

ところが、近年になって、チャネル層に酸化物半導体材料を用いたＴＦＴ（以下、「酸化物ＴＦＴ」と略記する場合あり）が注目され、表示装置を含む半導体装置用のＴＦＴ基板として開発が進められている。

酸化物半導体は、従来のａ－Ｓｉよりも高い移動度を有しているため、高性能なＴＦＴを実現することができる長所がある。この長所はパネルの高精細化及び低消費電力化に有利であり、スマートフォン及びモバイルコンピューター等の携帯機器、並びにパソコン等の電子機器の表示装置として実用化が進められている。

酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料、または、酸化亜鉛に酸化ガリウム（Ｇａ_２Ｏ_３）及び酸化インジウム（Ｉｎ_２Ｏ_３）を添加した非晶質のＩｎＧａＺｎＯ系材料が、主に用いられる。これらの酸化物ＴＦＴの技術は、例えば特許文献１、特許文献２、及び非特許文献１に開示されている。

酸化物ＴＦＴの電気特性であるＴＦＴ特性は、チャネル層を有する酸化物半導体膜と、酸化物半導体膜と直接接するゲート絶縁層及び保護絶縁層との界面層の状態、あるいは酸化物半導体膜においてソース／ドレイン領域層と直接接する界面層の状態に大きく影響される。例えば、酸化物半導体膜の界面層に酸素欠陥やその他の構造欠陥に由来する欠陥準位があると、ＴＦＴの動作時にこの界面欠陥準位に電荷がトラップされ、例えば、閾値電圧等のＴＦＴ特性が変動しやすくなり、信頼性が低下するという問題がある。

ａ－Ｓｉを構成材料とした従来のＴＦＴのゲート絶縁層や保護絶縁層の構成材料として一般的に窒化シリコン（ＳｉＮ）膜が好適に用いられる。なぜなら、ＳｉＮ膜は以下の利点を有するからである。ＳｉＮ膜の第１の利点として、チャネル層のａ－Ｓｉ膜の特性に影響を与え得る不純物元素に対するバリア能力である遮断能力が優れることがある。なお、不純物元素は基板または外的環境に由来する。また、ＳｉＮ膜の第１の利点として、コンタクトホール形成処理を含む加工プロセスが容易であること等がある。

ＳｉＮ膜の成膜方法としては、成膜速度が速く高い生産性を有するプラズマ化学的気相成膜(Plasma Enhanced Chemical Vapor Deposition:ＰＥＣＶＤ)法が一般的である。ＰＥＣＶＤ法で成膜されたＳｉＮ膜は多量の水素（Ｈ）原子を含むが、このようなＨ含有ＳｉＮ絶縁膜と、ダングリングボンド(dangling bond)と呼ばれるＳｉ原子間の未結合手に欠陥を有するａ－Ｓｉ膜とを組み合わせると、両者の界面層においてＳｉＮ膜中のＨ原子がダングリングボンドを修復することによってａ－Ｓｉ膜の特性を回復させる効果が得られる。

しかしながら酸化物ＴＦＴにおいて、ゲート絶縁層や保護絶縁層に多量のＨ原子を含むＳｉＮ膜を用いると、酸化物半導体膜のチャネル層が還元されることによって界面層が低抵抗化したり構造欠陥が生じたりすることにより、ＴＦＴ特性及び信頼性が劣化する。言い換えれば、Ｈ原子は、ａ－Ｓｉ膜に対して欠陥を修復する好ましい作用を有する一方で、酸化物半導体に対して逆に特性を劣化させる作用を有する。

そこで、ゲート絶縁層や保護絶縁層として、酸化物絶縁膜を用いる方法が考えられており、例えば前述の特許文献２では、ゲート絶縁膜に酸化アルミニウム（ＡｌＯ）、酸化イットリウム（ＹＯ）あるいは酸化シリコン（ＳｉＯ）を用いた構成が例示されている。特にＳｉＯ膜は、従来のＳｉＮ膜の場合と同様のＰＥＣＶＤ法を用いて、原料ガスを変更することにより比較的容易に成膜することができる。

また、ＳｉＯ膜は、酸素（Ｏ）原子を含むとともに、ＳｉＮ膜に比べて膜中のＨ濃度を低くすることができるため、酸化物半導体膜との界面での還元反応を抑制することができる。一方でＳｉＯ膜はＳｉＮ膜に比べて不純物元素に対するバリア能力に劣る。このため、例えば、基板に含まれる不純物元素が酸化物半導体膜へ拡散することによる特性劣化を防ぎ切れないという問題がある。

これらの問題の回避策として、ゲート絶縁層や保護絶縁層に、バリア能力に優れるＳｉＮ膜と、膜中のＨ濃度が低くかつＯを含むＳｉＯ膜とを組み合わせた２層構成を用い、酸化物半導体膜をＳｉＯ膜に接するように配設する技術が、例えば特許文献３及び特許文献４に開示されている。ＳｉＯ膜は、前述のようにＳｉＮ膜と同様にＰＥＣＶＤ法で成膜することができ、原料ガスを変えるだけでいずれの膜も成膜することができる。よってこの技術は、成膜工程のコストを大きく増加させることなく適用することができる。

また、特許文献５では、酸化物半導体膜のチャネル層の一面または両面に接するように、ＳｉＯ膜、ＡｌＯ膜、ＹＯ膜及びＧｅＯ膜等の界面安定層を配設する構成が例示されている。これらの界面安定層は酸化物半導体膜のチャネル層よりも大きいバンドギャップ（３．０～８．０ｅＶ）を有するため、界面での電荷トラップを抑止でき安定したＴＦＴ特性を実現することができる。

さらに特許文献６では、ゲート絶縁層や保護絶縁層と、酸化物半導体膜のチャネル層との間に、酸化物半導体膜の構成元素から選ばれる金属元素を含む金属酸化物膜を配設する構成が例示されている。酸化物半導体膜のチャネル層よりも大きいバンドギャップを有し、かつ酸化物半導体膜と相性のよいこれらの金属酸化物膜を組み合わせることによって、界面の状態を良好に保つことができるため、界面での電荷トラップを抑止でき安定したＴＦＴ特性を実現することができる。

特開２０００－１５０９００号公報 特開２００７－２８１４０９号公報 特開２００３－８６８０８号公報 特開２００９－１４１００２号公報 特開２０１０－１６３４７号公報 特開２０１７－１３５３９６号公報

Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Ｎａｔｕｒｅ ２００４年、第４３２巻、第４８８頁～第４９２頁

酸化物半導体膜と接する絶縁膜との境界における酸化物半導体膜の界面層の構造欠陥は、前述のＨ原子による還元作用の他にも、両者を構成する原子の格子配置の不整合が大きいと発生しやすいものと考えられる。

例えば、ＩｎＧａＺｎＯ系材料からなるＩｎＧａＺｎＯ酸化物半導体膜の結晶は、六方晶系のウルツ鉱(wurtzite)型構造をベースとした結晶型を有する。また、ＩｎＧａＺｎＯ酸化物半導体膜の構成元素のひとつであるＧａの酸化物、すなわちＧａ_２Ｏ_３膜の結晶は、三方晶系のコランダム(corundum)型構造をベースとした結晶型を有している。

格子定数ａは、ＩｎＧａＺｎＯ酸化物半導体膜が約０．３２９６ｎｍであり、Ｇａ_２Ｏ_３膜は約０．４９８３ｎｍである。したがってＩｎＧａＺｎＯ酸化物半導体膜に界面安定層としてＧａ_２Ｏ_３膜を組み合わせた場合では、格子配置の不整合が大きく、酸化物半導体膜の界面層に構造欠陥が発生しやすいものと推測される。

あるいは、ＩｎＧａＺｎＯ酸化物半導体膜の構成元素のひとつであるＩｎの酸化物、すなわちＩｎ_２Ｏ_３膜の結晶は、立方晶系のキュービックビックスバイト(cubic bixbyite)型構造、または三方晶系のコランダム型構造をベースとした結晶型を有している。なお、キュービックビックスバイト型構造は立方晶系に含まれる一構造として既知の構造である。

格子定数ａは、キュービックビックスバイト型構造の場合が約１．０１１８ｎｍ、コランダム型構造の場合が約０．５４８７ｎｍである。したがって、ＩｎＧａＺｎＯ酸化物半導体膜に界面安定層としてＩｎ_２Ｏ_３膜を組み合わせた場合でも、格子配置の不整合が大きく、酸化物半導体膜の界面層に構造欠陥が発生しやすいものと推測される。

以上のように、従来のＴＦＴ技術として、ゲート絶縁層や保護絶縁層として酸化物半導体膜のチャネル層よりも大きいバンドギャップを有し、かつ酸化物半導体膜と相性のよい金属酸化物膜を用いる方法が開示されている。しかし、従来のＴＦＴ技術では、チャネル層を有する酸化物半導体膜と、酸化物半導体膜と接するゲート絶縁層及び保護絶縁層との界面層を十分に良好な状態にすることは困難であるため、十分に安定したＴＦＴ特性を有する状態には到っていないという問題点があった。

なお、上記のような結晶状態の格子配置をベースにした界面層の整合性の考え方は、酸化物半導体層や絶縁層及び界面安定層が結晶状態ではなく、非晶質（Amorphous：アモルファス）の状態であった場合でも有効である。なぜならば、非晶質構造は、構成原子の配列が長距離範囲で結晶のような規則配列を有しない構造で定義されており、実際には５、６個程度の原子が近接する隣接原子が及ぶ短距離範囲では、短距離秩序(SRO:Short Range Order)領域が存在しているからである。このことは、例えば、公開済みの文献『櫻井雅樹著、「非晶質材料ＸＡＦＳ解析」、日本放射光学会誌、放射光 ２００２年、第１５巻、第３号、第１６７頁～第１７０頁』に開示されている。

一般的にＳＲＯ領域を含む非晶質の全体構造は、原子が稠密に充填された稠密無秩序充填(DRP:Dense Random Packing)モデルで表される構造であるとされている。したがって、特に結晶時の状態が最密充填構造の材料である場合、例えば、上述のＺｎＯ系及びＩｎＧａＺｎＯ系のウルツ鉱型の場合、非晶質状態のＳＲＯ領域の構造は、結晶状態の構造に近いものと考えることができる。

さらに、絶縁層だけではなく、酸化物半導体膜においてソース／ドレイン領域層と直接接する界面層にも構造欠陥があると、ＴＦＴ特性の閾値電圧Ｖｔｈが変動しやすく信頼性が低下するという問題点があった。

加えて、ソース／ドレイン領域層との界面層は、ＴＦＴのオン電流値Ｉｏｎにも大きく影響を与える。したがって、酸化物半導体膜においてソース／ドレイン領域層の界面層は、構造欠陥が少なく、かつ良好なオーミックコンタクト特性を有する状態にすることが重要である。

この発明は、上記問題点を解決するためになされたものであり、信頼性の高い薄膜トランジスタ基板を得ることを目的とする。

この発明に係る請求項１記載の薄膜トランジスタ基板は、基板上に選択的に設けられるゲート電極と、前記ゲート電極を覆って前記ゲート電極上に設けられるゲート絶縁層と、前記ゲート絶縁層上に設けられ、酸化物半導体を構成材料とした半導体チャネル層とを備え、前記半導体チャネル層は第１及び第２の主面を有し、第２の主面が前記ゲート絶縁層に接しており、前記半導体チャネル層は平面視して前記ゲート電極と重複する領域を有し、前記半導体チャネル層の第１の主面上に互いに分離して選択的に設けられ、各々が窒化アルミニウムを構成材料とし、かつ導電性を有するソース電極コンタクト層及びドレイン電極コンタクト層と、前記半導体チャネル層の第１の主面上に形成されることなく、前記ソース電極コンタクト層上に設けられるソース電極と、前記半導体チャネル層の第１の主面上に形成されることなく、前記ドレイン電極コンタクト層上に設けられるドレイン電極とをさらに備え、前記ソース電極と前記ドレイン電極とは互いに独立して設けられ、前記ソース電極と前記ドレイン電極との間における前記半導体チャネル層の領域がチャネル領域として規定され、前記薄膜トランジスタ基板は、前記半導体チャネル層の第１の主面に接する領域に設けられる第２の絶縁性窒化領域をさらに備え、前記第２の絶縁性窒化領域は窒化アルミニウムを構成材料とし、かつ、絶縁性を有し、前記第２の絶縁性窒化領域は、前記ソース電極コンタクト層及び前記ドレイン電極コンタクト層間において、前記ソース電極コンタクト層及び前記ドレイン電極コンタクト層と同一形成高さで設けられる還元防止用保護絶縁領域である。

請求項１記載の本願発明の薄膜トランジスタ基板におけるゲート絶縁層は、半導体チャネル層の第２の主面と接触する領域に、窒化アルミニウムを構成材料とし、かつ絶縁性を有する第１の絶縁性窒化領域を含んでいる。

このため、請求項１記載の本願発明は、この第１の絶縁性窒化領域の存在により、半導体チャネル層の第２の主面側から水素原子が半導体チャネル層に侵入することによる、半導体チャネル層の第１の還元劣化現象を防止することができる。

請求項１記載の本願発明の薄膜トランジスタ基板において、ソース電極及びドレイン電極は共に半導体チャネル層の第１の主面上に形成されておらず、各々が窒化アルミニウムを構成材料とし、かつ導電性を有するソース電極コンタクト層及びドレイン電極コンタクト層が半導体チャネル層の第１の主面上に形成されている。

したがって、請求項１記載の本願発明は、ソース電極及び半導体チャネル層間にソース電極コンタクト層が介在し、かつ、ドレイン電極及び半導体チャネル層間にドレイン電極コンタクト層が介在する。

このため、請求項１記載の本願発明は、ドレイン電極コンタクト層及びドレイン電極コンタクト層の存在により、ソース電極あるいはドレイン電極に含まれる金属元素や水分が第１の主面側から半導体チャネル層に侵入することによる、半導体チャネル層の第２の還元劣化現象を防止することができる。

その結果、請求項１記載の本願発明の薄膜トランジスタ基板における半導体チャネル層は、構造欠陥が少なく、また電荷トラップを抑制できる界面特性を有するため、高い信頼性を発揮することができる。

この実施の形態１である薄膜トランジスタ基板の平面構成を示す平面図である。 実施の形態１の薄膜トランジスタ基板の断面構造を示す断面図である。 実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 ＡｌＮ膜の比抵抗値のＮ原子組成依存性の一例を示すグラフである。 実施の形態１のＴＦＴ基板を備えた液晶表示装置の構成を模式的に示す斜視図である。 窒化アルミニウム膜のバンドギャップ値の窒素組成依存性の一例を示す特性図である。 実施の形態２の薄膜トランジスタ基板の断面構成を示す断面図である。 実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 実施の形態３である薄膜トランジスタ基板の平面構成を示す平面図である。 実施の形態３の薄膜トランジスタ基板の断面構造を示す断面図である。 実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 実施の形態４である薄膜トランジスタ基板の平面構成を示す平面図である。 実施の形態４の薄膜トランジスタ基板の断面構造を示す断面図である。 実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 実施の形態４のＴＦＴ基板の製造方法を示す断面図である。 実施の形態５である薄膜トランジスタ基板の平面構成を示す平面図である。 実施の形態５の薄膜トランジスタ基板の断面構造を示す断面図である。 実施の形態５のＴＦＴ基板の製造方法を示す断面図である。 実施の形態５のＴＦＴ基板の製造方法を示す断面図である。 実施の形態５のＴＦＴ基板の製造方法を示す断面図である。 実施の形態５のＴＦＴ基板の製造方法を示す断面図である。 実施の形態６である薄膜トランジスタ基板の平面構成を示す平面図である。 実施の形態６の薄膜トランジスタ基板の断面構造を示す断面図である。 実施の形態７である薄膜トランジスタ基板の平面構成を示す平面図である。 実施の形態７の薄膜トランジスタ基板の断面構造を示す断面図である。 実施の形態７のＴＦＴ基板の製造方法を示す断面図である。 実施の形態７のＴＦＴ基板の製造方法を示す断面図である。 実施の形態７のＴＦＴ基板の製造方法を示す断面図である。 実施の形態８の薄膜トランジスタ基板の断面構成を示す断面図である。

以下、図面に基づいて実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、説明を適宜省略する。また、図面は模式的に示されたものであるため、サイズ及び位置の相互関係は変更し得る。

＜実施の形態１＞
図１はこの実施の形態１である薄膜トランジスタ基板の平面構成を示す平面図である。図２は実施の形態１の薄膜トランジスタ基板の断面構造を示す断面図である。図１のＺ１－Ｚ１断面、Ｙ１－Ｙ１断面及びＸ１-Ｘ１断面それぞれの断面構造を図２で示している。なお、図１は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。

図１及び図２を参照して、実施の形態１のＴＦＴ基板１０１の構成について説明する。図１は、例えばＴＮ(Twisted Nematic)モードと呼ばれる縦電界液晶駆動方式の液晶表示装置(Liquid Crystal Display：ＬＣＤ)に用いられるＴＮ－ＬＣＤ用のＴＦＴ基板における画素部、画素部以外のゲート端子部及びソース端子部等の平面構成を示す部分平面図である。

図２において、図１に示すＸ１－Ｘ１断面がＴＦＴ領域Ｒ３及び画素領域Ｒ４として示され、Ｙ１－Ｙ１断面がゲート端子領域Ｒ２として示され、Ｚ１－Ｚ１断面がソース端子領域Ｒ１として示される。

ゲート端子領域Ｒ２は、図２では図示しないゲート配線３にゲート信号を供給するためのゲート端子４に対応する領域である。ソース端子領域Ｒ１はソース配線１８に表示信号を印加するためのソース端子１９に対応する領域である。ＴＦＴ領域Ｒ３はＴＦＴが形成される領域であり、画素領域Ｒ４が画素電極１７の形成領域である。

図１及び図２に示すように、実施の形態１のＴＦＴ基板１０１は、例えば、ガラス等の透明性絶縁基板である基板１を用いて構成される。基板１上には、第１導電膜からなるゲート電極２、ゲート配線３、ゲート端子４、及び共通配線５が設けられている。なお、共通配線５は図２では図示していない。

平面視して、ゲート配線３は図１の横方向に沿って延在している。ＴＦＴのゲート電極２はゲート配線３の一部分である。すなわち、ゲート配線３におけるＴＦＴの領域部分がゲート電極２となっている。ゲート電極２は、ゲート電極２として機能しないゲート配線３の領域と比較して形成幅、すなわち、図１の縦方向の長さが広くなっている。また、ゲート端子４はゲート配線３の一方の端部に設けられている。共通配線５は、ゲート配線３と平行に延在している。

そして、これらの構成要素２～５を含む基板１の全面を覆って、第１絶縁膜からなる第１ゲート絶縁層６が設けられ、第１ゲート絶縁層６上に絶縁性ＡｌＮを構成材料とした第２絶縁膜からなる第２ゲート絶縁層７が設けられている。すなわち、第１ゲート絶縁層６及び第２ゲート絶縁層７の積層構造により、ＴＦＴ基板１０１のＴＦＴにおけるゲート絶縁層を構成している。

第２ゲート絶縁層７上に酸化物半導体を構成材料とした半導体チャネル層８が選択的に設けられる。ＴＦＴ領域Ｒ３において半導体チャネル層８は平面視してゲート電極２重複する領域に選択的に設けられる。半導体チャネル層８は第１の主面である表面及び第２の主面である裏面を有し、半導体チャネル層８の裏面が第２ゲート絶縁層７の表面に接している。

半導体チャネル層８の表面上に互いに分離して選択的にソース電極コンタクト層９及びドレイン電極コンタクト層１０が設けられる。ソース電極コンタクト層９及びドレイン電極コンタクト層１０はそれぞれ低抵抗ＡｌＮを構成材料としている。すなわち、ソース電極コンタクト層９及びドレイン電極コンタクト層１０はそれぞれ窒化アルミニウムを構成材料とし、かつ導電性を有している。

ソース電極１１は、半導体チャネル層８の表面上に設けられることなく、ソース電極コンタクト層９上から第２ゲート絶縁層７上にかけて設けられる。ドレイン電極１２は、半導体チャネル層８の表面上に設けられることなく、ドレイン電極コンタクト層１０上から第２ゲート絶縁層７上にかけて設けられる。

ソース電極１１はソース電極コンタクト層９とオーミック接触し、ドレイン電極１２とドレイン電極コンタクト層１０とはオーミック接触する。

ソース電極１１とドレイン電極１２とは接触することなく、互いに独立して設けられ、ソース電極１１，ドレイン電極１２間における半導体チャネル層８の領域がチャネル領域ＣＮとして規定される。

さらに、ソース配線１８がソース電極１１から分岐して設けられ、ソース配線１８の一方の端部にソース端子１９が設けられている。

平面視して、ソース配線１８は、ゲート配線３及び共通配線５と交差するように図１の縦方向沿って形成され、ソース配線１８の一方の端部にソース端子１９が設けられている。

ソース電極１１、ドレイン電極１２及び半導体チャネル層８を含む基板１上の全面を覆って第３絶縁膜である第１保護絶縁層１３が設けられる。第１保護絶縁層１３上には、第３導電膜からなる画素電極１７、ゲート端子パッド２０及びソース端子パッド２１がそれぞれ選択的に設けられる。

画素電極１７は第１保護絶縁層１３を貫通する第１コンタクトホール１４を介して下層のドレイン電極１２と電気的に接続される。ゲート端子パッド２０は、第１ゲート絶縁層６、第２ゲート絶縁層７及び第１保護絶縁層１３を貫通する第２コンタクトホール１５を介して下層のゲート端子４と電気的に接続される。ソース端子パッド２１は、第１保護絶縁層１３を貫通して形成される第３コンタクトホール１６を介して下層のソース端子１９と電気的に接続される。

実施の形態１のＴＦＴ基板１０１では、半導体チャネル層８の構成材料として、酸化物半導体が用いられる。例えば、ＺｎＯ系の酸化物半導体や、ＺｎＯにＩｎ_２Ｏ_３、及び酸化スズ（ＳｎＯ_２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、あるいは、ＺｎＯにＧａ_２Ｏ_３とＩｎ_２Ｏ_３を添加したＩｎＧａＺｎＯ系の酸化物半導体等を用いることができる。半導体チャネル膜が酸化物半導体で構成されることで、ａ－Ｓｉを用いた場合よりも高い移動度を実現できる。

図３～図６は、実施の形態１のＴＦＴ基板１０１の製造方法を示す断面図である。なお、図３～図６においては、図１及び図２に示した要素に対応する要素には、同一符号を付している。以下、図１～図６を参照して、ＴＦＴ基板１０１の製造方法を説明する。

（第１工程）
まず、基板１を洗浄液または純水を用いて洗浄する。実施の形態１では、厚さ０．５ｍｍ、０．６ｍｍまたは０．７ｍｍの透明絶縁性ガラスを基板１として用いた。そして、洗浄された基板１の表面上全面に、ゲート電極２及びソース配線１８等の構成材料である第１導電膜を成膜する。

第１導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などの金属やこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素というのは合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属または合金を２層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５×１０^－７Ω・ｍ以下の低抵抗な導電膜を得ることができる。

実施の形態１では、第１導電膜としてＡｌまたはＡｌ合金のターゲットを用い、アルゴン（Ａｒ）ガスを用いたスパッタリング法でＡｌ膜またはＡｌ合金膜を成膜した。その後、第１導電膜上にレジスト材を塗布し、第１回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第１導電膜に対しエッチング処理を実行してパターニングする。ここでは、エッチング処理として、リン酸(Phosphoric acid)、酢酸(Acetic acid)及び硝酸(Nitric acid)を含む溶液であるＰＡＮ薬液によるウエットエッチング法を採用した。

その後、フォトレジストパターンを除去する。その結果、図３に示すように、基板１上に、ゲート電極２、ゲート配線３、ゲート端子４及び共通配線５が形成される。なお、ゲート配線３及び共通配線５は図３では示されていない。

（第２工程）
次に、上記構成要素２～５を含む基板１上の全面に第１絶縁膜を成膜する。実施の形態１では、第１絶縁膜として、ＰＥＣＶＤ法を用いてＳｉＯ膜またはＳｉＮ膜を形成した。第１絶縁膜はＳｉＯまたはＳｉＮのいずれかの単層膜でもよいし、これらを２層以上含む積層膜としてもよい。ＰＥＣＶＤ法は一般的に成膜速度が速いため、高い生産性で効率よく第１絶縁膜を成膜することができる。この第１絶縁膜は第１ゲート絶縁層６として機能する。

その後、第１ゲート絶縁層６上に、第１ゲート絶縁層６を覆って絶縁性ＡｌＮを構成材料とした第２絶縁膜を成膜する。実施の形態１では、第２絶縁膜として、上述した第１導電膜を成膜するときに用いたＡｌまたはＡｌ合金のターゲットを用い、Ａｒガス及び窒素（Ｎ_２）ガスを用いたスパッタリング法でＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜を成膜した。

このＡｌＮ膜またはＡｌＮ合金膜は第２絶縁膜として機能させるので、少なくとも比抵抗値が１×１０^３Ω・ｍ以上であることが好ましい。

図７は、ＡｌＮ膜の比抵抗値のＮ原子組成依存性の一例を示すグラフである。図７において、比抵抗ρによって、導体領域、半導体領域、ＺｎＯ系，ＩｎＺｎＳｎＯ系，及びＩｎＧａＺｎＯ系の半導体膜、及び絶縁体領域の概ねの分類を行っている。なお、ＺｎＯ系，ＩｎＺｎＳｎＯ系，及びＩｎＧａＺｎＯ系の半導体膜については、後述する半導体チャネル層８として用いる場合の望ましい範囲を示している。

図７を参照すると、Ｎ組成が４８ａｔ％（原子％）以上であれば比抵抗値が１×１０^３Ω・ｍ以上となるので、Ｎ組成が４８ａｔ％以上のＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜であることが好ましい。

ＡｌＮ膜のＮ組成は、スパッタリング時のＡｒガスとＮ_２ガスの比率を変えることで制御することができる。なお、上記した比率として圧力比率または流量比率が考えられる。

この第２絶縁膜は、Ｈ原子に対するバリア能力が高いため、第１ゲート絶縁層６中に含まれる水分（Ｈ_２Ｏ）や水素（Ｈ）イオンなど、半導体チャネル層８の特性に影響を与えるＨ原子が存在し得る場合でも、このＨ原子の半導体チャネル層８への侵入を阻止することができる。

この第２絶縁膜からなる第２ゲート絶縁層７は、半導体チャネル層８の界面の第１の還元劣化現象を防止して、構造欠陥を抑制することができる第１の絶縁性窒化領域として機能する。なお、絶縁性ＡｌＮからなる第２絶縁膜は、結晶構造を有する多結晶膜、微結晶膜であってもよいし、非晶質構造を含む非晶質膜であってもよい。あるいは、結晶構造と非晶質構造が混在した膜であってもよい。

次に、第２ゲート絶縁層７上に、半導体チャネル層８として機能させるための酸化物半導体膜を成膜する。実施の形態１では、酸化物半導体膜としてＩｎとＧａとＺｎを含む酸化物を構成材料としている。例えば、ＩｎＧａＺｎＯが構成材料として考えられ、具体的にはＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎ－Ｇａ－Ｚｎ－Ｏターゲット［Ｉｎ_２Ｏ_３・Ｇａ_２Ｏ_３・（ＺｎＯ）_２］を用いたスパッタリング法により、ＩｎＧａＺｎＯ酸化物半導体膜を成膜した。この場合、通常は酸素（Ｏ）の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状の酸化膜となってしまう。すなわち、上記の例ではＯの組成比が４未満となってしまう。

したがって、Ａｒガスに酸素（Ｏ_２）ガスを混合させてスパッタリングすることが好ましい。実施の形態１では、Ａｒガスに対して分圧比で１０％のＯ_２ガスを添加した混合ガスを用いて、スパッタリング法でＩｎＧａＺｎＯ膜を成膜した。実施の形態１では、酸化物半導体膜として非晶質構造のＩｎＧａＺｎＯ膜を成膜したが、微結晶構造や多結晶構造を含むＩｎＧａＺｎＯ膜であってもよい。

その後、酸化物半導体膜であるＩｎＧａＺｎＯ膜上に、ソース電極コンタクト層９及びドレイン電極コンタクト層１０用の低抵抗膜を成膜する。実施の形態１では、低抵抗膜として、上記した第１導電膜を成膜するときに用いたＡｌまたはＡｌ合金のターゲットを用い、Ａｒガス及びＮ_２ガスを用いたスパッタリング法でＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜を成膜した。

この低抵抗膜は、このあとに形成される第２導電膜からなるＡｌ合金膜やＭｏ合金膜と、酸化物半導体膜からなる半導体チャネル層８との境界における界面層の構造欠陥や還元劣化の発生を防止する。さらに、低抵抗膜は第２導電膜と半導体チャネル層８との間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。なお、低抵抗膜は、結晶構造を有する多結晶膜、微結晶膜であってもよいし、非晶質構造を含む非晶質膜であってもよい。あるいは、結晶構造と非晶質構造とが混在した膜であってもよい。

上述したように、第２導電膜と半導体チャネル層８との良好なコンタクト特性を得るために、低抵抗膜は、少なくとも比抵抗値が半導体チャネル層８の比抵抗値と同じか、またはこれよりも低い値であることが好ましい。

一般的に半導体領域とされる比抵抗値は、概ね１×１０^－４Ω・ｍ以上１×１０^３Ω・ｍ未満の範囲とされているが、酸化物半導体を半導体チャネル層８の構成材料に用いたＴＦＴ基板１０１を動作させる場合、半導体チャネル層８の比抵抗値は、１Ω・ｍ以上１×１０^２Ω・ｍ未満であることが好ましい。したがって、ＡｌＮ膜またはＡｌＮ合金膜からなる低抵抗膜の比抵抗値は、１Ω・ｍ以下であることが好ましい。このことから、図７を参照すると、Ｎ組成が４７ａｔ％以下のＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜であることが好ましい。なお、ＡｌＮの含有量が少ないと、低抵抗膜の期待される効果が十分に得られないため、ＡｌＮのＮ組成は少なくとも１０ａｔ％以上であることが好ましく、２０ａｔ％以上であればより好ましい。なお、ＡｌＮのＮ組成は１０ａｔ％の時のＡｌＮの比抵抗ρは２．５×１０^－７であり、Ｎ組成が２０ａｔ％の時のＡｌＮの比抵抗ρは５．８×１０^－７である。

次に、第２回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして低抵抗膜に対しエッチング処理を実行する。このエッチング処理として、ＰＡＮ薬液によるウエットエッチング法を用いた。

その後、第２回目の写真製版工程で形成した同じフォトレジストパターンをマスクとして、酸化物半導体膜であるＩｎＧａＺｎＯ膜に対しエッチング処理を実行する。このエッチング処理として、カルボン酸を含む薬液によるウエットエッチング法を用いることができる。カルボン酸を含む薬液としては、シュウ酸を１～１０ｗｔ％の範囲で含むものが好ましい。実施の形態１では、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いてＩｎＧａＺｎＯ膜をエッチングした。

次に、上述したフォトレジストパターンを除去する。その結果、図４に示すように、基板１の表面上において、第２ゲート絶縁層７上に、酸化物半導体膜であるＩｎＧａＺｎＯ膜からなる半導体チャネル層８と、半導体チャネル層８上にＡｌＮ膜またはＡｌＮ合金膜からなる低抵抗膜ＡＬＮとの積層構造からなる、島状に形成されるパターンである島化パターンが形成される。

（第３工程）
次に、ソース電極１１及びドレイン電極１２用の第２導電膜を成膜する。実施の形態１では、第２導電膜としてＭｏ及びＡｌそれぞれに他の元素を微量に添加したＭｏ合金及びＡｌ合金を用い、Ａｒガスを用いたスパッタリング法でＭｏ合金膜とＡｌ合金膜との積層構造として成膜した。

その後、第３回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第２導電膜に対してエッチング処理を実行する。このエッチング処理としてＰＡＮ薬液によるウエットエッチング法を用いた。このエッチング処理により、低抵抗膜ＡＬＮの表面上で互いに分離したソース電極１１及びドレイン電極１２が形成される。

そして、第３回目の写真製版工程で形成した同じフォトレジストパターンをマスクとして、半導体チャネル層８上のソース電極１１及びドレイン電極１２が形成されていない領域の低抵抗膜ＡＬＮに対しエッチング処理を実行する。

その後、フォトレジストパターンを除去することにより、図５に示すように、半導体チャネル層８の表面上に、互いに分離して形成され、各々が低抵抗ＡｌＮを含む低抵抗膜からなるソース電極コンタクト層９及びドレイン電極コンタクト層１０が形成される。

ソース電極１１は、半導体チャネル層８の表面上に設けられることなく、ソース電極コンタクト層９上から第２ゲート絶縁層７上にかけて形成される。

そして、ドレイン電極１２は、半導体チャネル層８の表面上に設けられることなく、ドレイン電極コンタクト層１０上から第２ゲート絶縁層７上にかけて形成される。ソース電極１１とドレイン電極１２とは互いに分離独立して設けられ、ソース電極１１，ドレイン電極１２間における半導体チャネル層８の領域がチャネル領域ＣＮとして規定される。

さらに、ソース電極１１から延設する領域にソース配線１８が形成され、ソース配線１８の一方の端部にソース端子１９が形成される。

（第４工程）
次に、第２ゲート絶縁層７、ソース電極１１及びドレイン電極１２を含む基板１上の全面に第３絶縁膜を成膜する。実施の形態１では、第３絶縁膜として、ＰＥＣＶＤ法を用いてＳｉＯ膜またはＳｉＮ膜を成膜した。第３絶縁膜はＳｉＯまたはＳｉＮのいずれかの単層膜でもよいし、これらを２層以上含む積層膜としてもよい。この第３絶縁膜は第１保護絶縁層１３として機能する。

その後、第４回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第３絶縁膜からなる第１保護絶縁層１３、第２絶縁膜からなる第２ゲート絶縁層７、及び第１絶縁膜からなる第１ゲート絶縁層６に対し順次エッチング処理を実行する。このエッチング処理として、フッ素（Ｆ）を含むガスを用いたドライエッチング法を用いることができる。実施の形態１では六フッ化硫黄（ＳＦ_６）ガスにＯ_２ガスを加えた混合ガスを用いたドライエッチングを採用した。その後、フォトレジストパターンを除去する。

その結果、図６に示すように、画素領域Ｒ４において、第１保護絶縁層１３を貫通して第１コンタクトホール１４が形成され、ゲート端子領域Ｒ２において、第１保護絶縁層１３、第２ゲート絶縁層７及び第１ゲート絶縁層６を貫通して第２コンタクトホール１５が形成され、ソース端子領域Ｒ１において、第１保護絶縁層１３を貫通して第３コンタクトホール１６が形成される。

なお、画素領域Ｒ４において第１コンタクトホール１４下にドレイン電極１２が存在するため、第１ゲート絶縁層６及び第２ゲート絶縁層７がエッチング除去されることはない。また、ソース端子領域Ｒ１において第３コンタクトホール１６下にソース端子１９が存在するため、第１ゲート絶縁層６及び第２ゲート絶縁層７がエッチング除去されることはない。

第１コンタクトホール１４では下層のドレイン電極１２の表面の一部が露出されている。第２コンタクトホール１５では下層のゲート端子４の表面の一部が露出されている。また、第３コンタクトホール１６では下層のソース端子１９の表面の一部が露出されている。

（第５工程）
次に、第１コンタクトホール１４、第２コンタクトホール１５及び第３コンタクトホール１６を含む第１保護絶縁層１３上に、第３導電膜を成膜する。実施の形態１では、第３導電膜として光透過性の酸化物系導電膜であるＩＴＯ膜を用いる。ＩＴＯ膜として、酸化インジウムＩｎ_２Ｏ_３と酸化すずＳｎＯ_２との混合比として、例えば、ｗｔ％が９０：１０のＩＴＯ膜が考えられる。ＩＴＯ膜は一般的に、常温では多結晶構造、すなわち、結晶質構造が安定であるが、ここではスパッタリング法で、ＡｒにＨを含むガス、例えば、水素（Ｈ_２）ガスまたは水蒸気（Ｈ_２Ｏ）などを混合したガスを用いてスパッタリングを行い、ＩＴＯ膜を非晶質状態で成膜する。

次に、第５回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第３導電膜であるＩＴＯ膜に対しエッチング処理を実行する。このエッチング処理として、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。

その結果、図２に示すように、ドレイン電極１２上に設けられる第１コンタクトホール１４を介して、ドレイン電極１２と電気的に接続される画素電極１７が形成される。

さらに、図２に示すように、ゲート端子４上に設けられる第２コンタクトホール１５を介して、ゲート端子４と電気的に接続されるゲート端子パッド２０が形成され、ソース端子１９上に設けられる第３コンタクトホール１６を介して、ソース端子１９と電気的に接続されるソース端子パッド２１が形成される。

以上の製造工程を経て、図１及び図２に示した構造のＴＮ－ＬＣＤ用のＴＦＴ基板１０１が完成する。

基板１上に設けられたＳｉＯ膜またはＳｉＮ膜からなる第１ゲート絶縁層６及び第１保護絶縁層１３は共に光透過性を有する。また第１ゲート絶縁層６上に設けられた絶縁性ＡｌＮを構成材料とした第２ゲート絶縁層７も光透過性を有する。

したがって、第３導電膜に光透過性の酸化物系導電膜であるＩＴＯ膜を用いることによって、ドレイン電極１２のパターンが除去された画素領域Ｒ４では、光透過性を有する画素電極１７が形成される。

また、ゲート端子４及びソース端子１９では、耐食性が高く、かつ信号入力用の駆動ＩＣ(Integrated Circuit)との良好な実装特性、すなわち、接着の密着性が得られるゲート端子パッド２０及びソース端子パッド２１を形成することができる。

（液晶表示装置１０００）
図８は、実施の形態１のＴＦＴ基板１０１を備えた液晶表示装置１０００の構成を模式的に示す斜視図である。以下、図８を用いて液晶表示装置１０００の構成について説明する。

図８に示すように、液晶表示装置１０００は、光源１００１、導光板１００２、偏光板１００３、ＴＦＴ基板１００４、液晶層１００５、対向基板１００６及び偏光板１００７を主要構成部として備えている。なお、ＴＦＴ基板１００４が実施の形態１のＴＦＴ基板１０１に相当する。

光源１００１は、液晶表示装置１０００全体の光源であり、例えば、発光ダイオードなどが用いられる。面状の導光板１００２は、その１つの端面の外側に設けられた光源１００１から入射された光を、導光板１００２の主面全体から出射するように導く。光源１００１及び導光板１００２を合わせてバックライトユニットと呼称することもある。

導光板１００２の光出射側の主面上には、偏光板１００３、ＴＦＴ基板１００４、液晶層１００５、対向基板１００６及び偏光板１００７が、この順に配設される。このように、対向基板１００６とのＴＦＴ基板１００４との間に液晶層１００５が挟持されている。

ここで、液晶表示装置１０００の動作の概略を説明する。ＴＦＴ基板１００４に形成されたＴＦＴは、外部及び駆動回路からの信号に応じて液晶層１００５に印加する電界を制御することにより、液晶層１００５の液晶の偏光方向を制御する。このようなＴＦＴ基板１００４を偏光板１００３、液晶層１００５、対向基板１００６及び偏光板１００７と組み合わせ、導光板１００２から出射された光１００８を画素ごとに透光または遮光することで、液晶表示装置１０００に所望の画像を表示することができる。

上述した液晶表示装置１０００におけるＴＦＴ基板１００４、液晶層１００５及び対向基板１００６の組合せ構造が液晶表示パネルとなる。

液晶表示パネルの組み立ての際は、完成したＴＦＴ基板１００４の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製したカラーフィルタや配向膜及び対向電極を備えた対向基板１００６を、ＴＦＴ基板１００４と貼り合わせる。このときスペーサによってＴＦＴ基板１００４と対向基板１００６との間に隙間が形成され、その隙間に液晶層１００５を形成して封止することによって、実施の形態１のＴＦＴ基板１０１をＴＦＴ基板１００４として用いたＴＮモードの液晶表示パネルが完成される。最後に、液晶表示パネルの外側に偏光板１００３，１００７、図８では図示しない位相差板及び光源１００１及び導光板１００２を含むバックライトユニット等を配設することによって光透過型の液晶表示装置１０００が完成する。

以上のように、実施の形態１では、ＴＦＴ基板１０１のＴＦＴの半導体チャネル層８に酸化物半導体膜を用いている。

そして、ＴＦＴ基板１０１では、第１ゲート絶縁層６と半導体チャネル層８との間に絶縁性ＡｌＮを構成材料とした第２ゲート絶縁層７を設け、さらに、半導体チャネル層８とソース電極１１及びドレイン電極１２との間に、各々が低抵抗ＡｌＮを構成材料とした低抵抗膜からなるソース電極コンタクト層９及びドレイン電極コンタクト層１０を設けている。

このため、実施の形態１のＴＦＴ基板１０１は、第１ゲート絶縁層６に含まれるＨ原子や第２導電膜からなるソース電極１１及びドレイン電極１２に含まれる金属元素、並びにＨ_２Ｏによる半導体チャネル層８の還元劣化を防止し、ＴＦＴ特性の劣化を抑制することができる。なお、ソース電極１１及びドレイン電極１２に含まれるＨ_２Ｏとしてソース電極１１及びドレイン電極１２に吸蔵されている水分等が考えられ、ＴＦＴ特性の劣化として、オン電流Ｉｏｎの低下や信頼性の低下が考えられる。

このように、実施の形態１のＴＦＴ基板１０１におけるゲート絶縁層の一部を構成する第２ゲート絶縁層７は、半導体チャネル層８の裏面と接触する領域に、ＡｌＮを構成材料とし、かつ絶縁性を有する第１の絶縁性窒化領域として機能する。

このため、実施の形態１のＴＦＴ基板１０１は、第１の絶縁性窒化領域として機能する第２ゲート絶縁層７の存在により、半導体チャネル層８の裏面側から第１ゲート絶縁層６に含まれる水素原子が半導体チャネル層８に侵入することによる、半導体チャネル層８の第１の還元劣化現象を防止することができる。

加えて、第１ゲート絶縁層６及び第２ゲート絶縁層７の積層構造によってゲート絶縁層を構成する分、比較的容易にゲート絶縁層の膜厚を所望の膜厚に設定することができる。

さらに、実施の形態１のＴＦＴ基板１０１において、ソース電極１１及びドレイン電極１２は共に半導体チャネル層８の表面上に形成されておらず、各々がＡｌＮを構成材料とし、かつ導電性を有するソース電極コンタクト層９及びドレイン電極コンタクト層１０が半導体チャネル層８の表面上に形成されている。

したがって、実施の形態１のＴＦＴ基板１０１は、ソース電極１１及び半導体チャネル層８間にソース電極コンタクト層９が介在し、かつ、ドレイン電極１２及び半導体チャネル層８間にドレイン電極コンタクト層１０が介在する。

このため、ＴＦＴ基板１０１において、ソース電極コンタクト層９及びドレイン電極コンタクト層１０の存在により、ソース電極１１あるいはドレイン電極１２に含まれる金属元素や水分が、半導体チャネル層８の表面から半導体チャネル層８に侵入することによる、半導体チャネル層８の第２の還元劣化現象を防止することができる。

その結果、実施の形態１のＴＦＴ基板１０１における半導体チャネル層８は、構造欠陥が少なく、また電荷トラップを抑制できる界面特性を有するため、高い信頼性を発揮することができる。

さらに、実施の形態１は、第１保護絶縁層１３上に設けられる画素電極１７を有するＴＦＴ基板１０１において、高い信頼性を発揮させることができる。

加えて、ＡｌＮは、ＺｎＯ系酸化物半導体やＩｎＧａＺｎＯ系酸化物半導体と同じウルツ鉱型構造をベースとした結晶型を有している。また、格子定数ａは、約０．３１１ｎｍであり、一般的なＩｎＧａＺｎＯ酸化物半導体膜の約０．３２９６ｎｍ、あるいはＺｎＯ酸化物半導体膜の約０．３２５ｎｍに近いという特徴を有している。

図９は、窒化アルミニウム膜のバンドギャップ値の窒素組成依存性の一例を示す特性図である。図９では、ＺｎＯ系，ＩｎＺｎＳｎＯ系，及びＩｎＧａＺｎＯ系半導体膜の概ねのバンドギャップ領域を示している。

図９に示されるように、第２の絶縁膜７に用いられる絶縁性を有するＡｌＮのＮ組成が４８ａｔ％以上のＡｌＮ膜のバンドギャップ値は５ｅＶ以上であり、ＺｎＯやＩｎＧａＺｎＯをはじめとする一般的な酸化物半導体よりも大きいという特徴を有している。

したがって、酸化物半導体を構成材料とした半導体チャネル層８と第２ゲート絶縁層７とを組み合わせた場合、構造欠陥が少なく、また電荷トラップを抑制できる界面層を実現ことができる。これにより、高い信頼性を有するＴＦＴ基板１０１を得ることができる。

なお、実施の形態１では、ＰＥＣＶＤ法を用いてＳｉＯ膜またはＳｉＮ膜を含む第１絶縁膜を第１ゲート絶縁層６として形成したが、第１ゲート絶縁層６の製造を省略して、第２絶縁膜からなる第２ゲート絶縁層７のみでゲート絶縁層を形成するようにしてもよい。この場合は、第１ゲート絶縁層６の製造工程を省略できる分、実施の形態１の生産効率を高めることができる。

また、実施の形態１では、Ａｒガス及びＮ_２ガスを用いたスパッタリング法を用いて、第２絶縁膜としてＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜を形成したが、Ａｒガス及びＮ_２ガスに、さらに酸素（Ｏ_２）ガスを用いたスパッタリング法で、ウルツ鉱型結晶型を有する酸窒化アルミニウム（ＡｌＮＯ）膜またはＡｌＮＯ合金膜を形成するようにしてもよい。この場合は、さらに絶縁性の高い第２絶縁膜を得ることができる。

＜実施の形態２＞
実施の形態１のＴＦＴ基板１０１は、半導体チャネル層８、ドレイン電極コンタクト層１０及びソース電極１１を含む基板１上にＳｉＯまたはＳｉＮを構成材料とした第３絶縁膜からなる第１保護絶縁層１３を設けていた。

実施の形態２のＴＦＴ基板１０２では、少なくとも半導体チャネル層８の表面と接する領域を含む基板１に、絶縁性ＡｌＮを構成材料とした第４絶縁膜からなる第２保護絶縁層２２を第１保護絶縁層１３に代えて備えたことを特徴とするものである。この第２保護絶縁層２２は、第１の絶縁性窒化領域である第２ゲート絶縁層７と同様な特性を有し、第２の絶縁性窒化領域として機能する。

図１０は、実施の形態２の薄膜トランジスタ基板の断面構成を示す断面図である。図１０において、図１及び図２に示した構成要素と同様な構成要素には同一符号を付している。

実施の形態２のＴＦＴ基板１０２は、第１保護絶縁層１３が第２保護絶縁層２２に変更された以外は、実施の形態１のＴＦＴ基板１０１と同じであるため、平面構成を示す部分平面図は、図１と同じである。

したがって、図１のＺ１－Ｚ１断面、Ｙ１－Ｙ１断面及びＸ１-Ｘ１断面それぞれの断面構造を図１０で示している。また、図１０は、図２と同様、図１に示すＸ１－Ｘ１断面がＴＦＴ領域Ｒ３及び画素領域Ｒ４として示され、Ｙ１－Ｙ１断面がゲート端子領域Ｒ２として示され、Ｚ１－Ｚ１断面がソース端子領域Ｒ１として示される。

図１及び図１０を参照して、実施の形態２のＴＦＴ基板１０２の構成について説明する。

図１及び図１０に示すように、実施の形態２のＴＦＴ基板１０２のＴＦＴ領域Ｒ３では、ＴＦＴ基板１０１と同様、基板１上に設けられた第１導電膜からなるゲート電極２を有している。そして、ＴＦＴ基板１０２は、ゲート電極２上にゲート電極２を覆って設けられた第１絶縁膜からなる第１ゲート絶縁層６と、第１ゲート絶縁層６上に第１ゲート絶縁層６を覆って設けられ、絶縁性ＡｌＮを構成材料とした第２絶縁膜からなる第２ゲート絶縁層７とを有している。

さらに、ＴＦＴ基板１０２において、第２ゲート絶縁層７上に半導体チャネル層８が設けられている。半導体チャネル層８上には、互いに分離して設けられた低抵抗ＡｌＮを構成材料とした低抵抗膜からなるソース電極コンタクト層９及びドレイン電極コンタクト層１０が設けられる。

ソース電極１１は、半導体チャネル層８の表面上に設けられることなく、ソース電極コンタクト層９上から第２ゲート絶縁層７上にかけて設けられる。ドレイン電極１２は、半導体チャネル層８の表面上に設けられることなく、ドレイン電極コンタクト層１０上から第２ゲート絶縁層７上にかけて設けられる。

ソース電極１１とドレイン電極１２とは接触することなく、互いに独立して設けられ、ソース電極１１，ドレイン電極１２間における半導体チャネル層８の領域がチャネル領域ＣＮとして規定される。

さらに、ソース配線１８がソース電極１１から分岐して設けられ、ソース配線１８の一方の端部にソース端子１９が設けられている。

ソース電極１１、ドレイン電極１２及び半導体チャネル層８を含む基板１上の全面を覆って第４絶縁膜である第２保護絶縁層２２が設けられる。還元防止用保護絶縁層である第２保護絶縁層２２上には、第３導電膜からなる画素電極１７、ゲート端子パッド２０及びソース端子パッド２１が設けられる。

画素電極１７は第２保護絶縁層２２を貫通する第１コンタクトホール１４を介して下層のドレイン電極１２と電気的に接続される。ゲート端子パッド２０は、第１ゲート絶縁層６、第２ゲート絶縁層７及び第２保護絶縁層２２を貫通する第２コンタクトホール１５を介して下層のゲート端子４と電気的に接続される。ソース端子パッド２１は、第２保護絶縁層２２を貫通して形成される第３コンタクトホール１６を介して下層のソース端子１９と電気的に接続される。

実施の形態２のＴＦＴ基板１０２は、実施の形態１のＴＦＴ基板１０１と同様に、半導体チャネル層８の構成材料として酸化物半導体が用いられる。例えば、ＺｎＯ系の酸化物半導体や、ＺｎＯにＩｎ_２Ｏ_３、及び酸化スズ（ＳｎＯ_２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、あるいは、ＺｎＯにＧａ_２Ｏ_３とＩｎ_２Ｏ_３を添加したＩｎＧａＺｎＯ系の酸化物半導体等を半導体チャネル層８の構成材料として用いることができる。半導体チャネル層８が上述した酸化物半導体で構成されることにより、ａ－Ｓｉを構成材料とする場合よりも高い移動度を実現できる。

図１１は実施の形態２のＴＦＴ基板１０２の製造方法を示す断面図である。以下、ＴＦＴ基板１０２の製造方法について、図１、図１０及び図１１を用いて説明する。なお、ソース電極１１及びドレイン電極１２を形成する製造工程までは、実施の形態１の製造方法における第３工程までと同じであるために、説明を省略する。

（第４工程）
第２ゲート絶縁層７、ソース電極１１、ドレイン電極１２、ソース電極１１、及び、ドレイン電極１２との間の半導体チャネル層８の表面上を含む基板１上の全面に、第４絶縁膜として、ＡｌまたはＡｌ合金のターゲットを用い、Ａｒガス及び窒素（Ｎ_２）ガスを用いたスパッタリング法でＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜を成膜した。このＡｌＮ膜またはＡｌＮ合金膜は第２の絶縁性窒化領域として機能させるべく、少なくとも比抵抗値が１×１０^３Ω・ｍ以上であることが好ましい。例えば、実施の形態１において、第２絶縁膜として形成した絶縁性ＡｌＮと同じ絶縁性ＡｌＮ膜を第４絶縁膜として用いることができる。

この第４絶縁膜は、半導体チャネル層８のチャネル領域ＣＮにおける表面層であるバックチャネル界面層の第３の還元劣化現象を防止するとともに、構造欠陥を防止することができる第２保護絶縁層２２として機能する。

その後、第４回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第４絶縁膜からなる第２保護絶縁層２２、第２絶縁膜からなる第２ゲート絶縁層７、及び第１絶縁膜からなる第１ゲート絶縁層６に対し順次エッチング処理を実行する。第２保護絶縁層２２が還元防止用保護絶縁層となる。

このエッチング処理として、Ｆを含むガスを用いたドライエッチング法を用いることができる。実施の形態２ではＳＦ_６ガスにＯ_２ガスを加えた混合ガスを用いてドライエッチングした。その後、フォトレジストパターンを除去する。

その結果、図１１のように、画素領域Ｒ４において、第２保護絶縁層２２を貫通して第１コンタクトホール１４が形成され、ゲート端子領域Ｒ２において、第２保護絶縁層２２、第２ゲート絶縁層７及び第１ゲート絶縁層６を貫通して第２コンタクトホール１５が形成され、ソース端子領域Ｒ１において、第２保護絶縁層２２を貫通して第３コンタクトホール１６が形成される。

第１コンタクトホール１４では下層のドレイン電極１２の表面の一部が露出されている。第２コンタクトホール１５では下層のゲート端子４の表面の一部が露出されている。また、第３コンタクトホール１６では下層のソース端子１９の表面の一部が露出されている。

（第５工程）
次に、第１コンタクトホール１４、第２コンタクトホール１５及び第３コンタクトホール１６を含む第２保護絶縁層２２上に、第３導電膜を成膜する。実施の形態２では、実施の形態１と同様に、第３導電膜として光透過性の酸化物系導電膜であるＩＴＯ膜を用いる。ＩＴＯ膜は一般的に、常温では結晶質構造が安定であるが、ここではスパッタリング法で、ＡｒにＨを含むガス、例えば、Ｈ_２ガスまたはＨ_２Ｏなどを混合したガスを用いてスパッタリングを行い、ＩＴＯ膜を非晶質状態で成膜する。

次に、第５回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第３導電膜であるＩＴＯ膜に対しエッチング処理を実行する。このエッチング処理として、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。

その結果、図１０に示すように、第１コンタクトホール１４を介して、ドレイン電極１２と電気的に接続される画素電極１７、第２コンタクトホール１５を介してゲート端子４と電気的に接続されるゲート端子パッド２０、及び第３コンタクトホール１６を介してソース端子１９と電気的に接続されるソース端子パッド２１が形成される。

以上の製造工程を経て、図１及び図１０に示した構造のＴＮ－ＬＣＤ用のＴＦＴ基板１０２が完成する。

以上のように、実施の形態２では、ＴＦＴ基板１０２の半導体チャネル層８に酸化物半導体膜を用いている。

さらに、ＴＦＴ基板１０２は、半導体チャネル層８上に、ＳｉＯまたはＳｉＮいずれかの単層膜もしくはこれらを２層以上含む積層膜からなる第１保護絶縁層１３ではなく、ウルツ鉱型構造をベースとした結晶型を有する絶縁性ＡｌＮを構成材料とした第２保護絶縁層２２を設けている。

このため、実施の形態２のＴＦＴ基板１０２は、外的な環境等に由来するＨ元素が存在する場合でも、第２保護絶縁層２２によってＨ原子の半導体チャネル層８への侵入を防ぐことにより、半導体チャネル層８の第３の還元劣化現象を防止することができる。

さらに、実施の形態２のＴＦＴ基板１０２では、第２保護絶縁層２２の存在により、半導体チャネル層８の表面における界面の構造欠陥を少なくすることができ、ＴＦＴ特性の劣化をさらに抑制することができる。ＴＦＴ特性の劣化として、オン電流Ｉｏｎの低下や信頼性の低下が考えられる。

なお、実施の形態２では、絶縁性ＡｌＮを構成材料とした第４絶縁膜からなる第２保護絶縁層２２を還元防止用保護絶縁層として設ける構成とした。さらに、第２保護絶縁層２２上にＳｉＯまたはＳｉＮいずれかの単層膜もしくはこれらを２層以上含む積層膜からなる絶縁膜を設けた積層構造を構成してもよい。特に、第２保護絶縁層２２上にＳｉＮ膜を設けた場合は、外的な環境等に起因する不純物元素に対するバリア性をより高めることができるので、ＴＦＴ基板１０２におけるＴＦＴの信頼性をさらに高めることができる。

また、実施の形態２では、第２ゲート絶縁層７及び第２保護絶縁層２２の構成材料として、ＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜を形成したが、実施の形態１の第２ゲート絶縁層７と同様に、ウルツ鉱型結晶型を有するＡｌＮＯ膜またはＡｌＮＯ合金膜を形成するようにしてもよい。この場合は、さらに絶縁性の高い第２ゲート絶縁層７または第２保護絶縁層２２を得ることができる。

このような構成の実施の形態２のＴＦＴ基板１０２は、実施の形態１のＴＦＴ基板１０１と同様、第１及び第２の還元劣化現象を防止することができる。

さらに、実施の形態２のＴＦＴ基板１０２は、半導体チャネル層８の表面に接する領域に還元防止用保護絶縁層である第２保護絶縁層２２を設けている。第２保護絶縁層２２は窒化アルミニウムを構成材料とし、かつ、絶縁性を有しており、第２の絶縁性窒化領域として機能する。

したがって、実施の形態２のＴＦＴ基板１０２は、第２の絶縁性窒化領域として機能する第２保護絶縁層２２の存在により、半導体チャネル層８の表面側から水素原子が半導体チャネル層８に侵入することによる、半導体チャネル層の第３の還元劣化現象を防止することができる。

第２保護絶縁層２２は、半導体チャネル層８、ソース電極１１、ドレイン電極１２上に設けられるため、比較的簡単に製造することができる。このため、実施の形態２のＴＦＴ基板１０２は、比較的簡単な製造方法によって、半導体チャネル層８の第１及び第２の還元劣化現象に加え、第３の還元劣化現象を防止することができる。

さらに、実施の形態２は、第２保護絶縁層２２上に設けられる画素電極１７を有するＴＦＴ基板１０２において、高い信頼性を発揮させることができる。

＜実施の形態３＞
実施の形態１は、低抵抗ＡｌＮを構成材料とした低抵抗膜からなるソース電極コンタクト層９及びドレイン電極コンタクト層１０をそれぞれ半導体チャネル層８とソース電極１１及びドレイン電極１２とが重なる領域にのみに設けた構成とした。

実施の形態３は、ソース電極及びドレイン電極として機能する構造を、第２導電膜と低抵抗ＡｌＮを含む低抵抗膜との積層構造としたものである。

図１２は実施の形態３である薄膜トランジスタ基板の平面構成を示す平面図である。図１３は実施の形態３の薄膜トランジスタ基板の断面構造を示す断面図である。図１２のＺ３－Ｚ３断面、Ｙ３－Ｙ３断面及びＸ３-Ｘ３断面それぞれの断面構造を図１３で示している。

なお、図１２は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。

図１２及び図１３を参照して、実施の形態３のＴＦＴ基板１０３の構成について説明する。図１２及び図１３において、図１及び図２等に示した要素と同様の要素には同一符号を付してある。

図１３において、図１２に示すＸ３－Ｘ３断面がＴＦＴ領域Ｒ３及び画素領域Ｒ４として示され、Ｙ３－Ｙ３断面がゲート端子領域Ｒ２として示され、Ｚ３－Ｚ３断面がソース端子領域Ｒ１として示される。

ゲート端子領域Ｒ２は、図１２では図示しないゲート配線３にゲート信号を供給するためのゲート端子４に対応する領域である。ソース端子領域Ｒ１はソース配線１８に表示信号を印加するためのソース端子１９に対応する領域である。ＴＦＴ領域Ｒ３はＴＦＴが形成される領域であり、画素領域Ｒ４が画素電極１７の形成領域である。

図１２及び図１３に示すように、実施の形態３のＴＦＴ基板１０３のＴＦＴ領域Ｒ３では、ＴＦＴ基板１０１と同様、基板１上に設けられた第１導電膜からなるゲート電極２を有している。さらに、ＴＦＴ基板１０１は、ゲート電極２上にゲート電極２を覆って設けられた第１絶縁膜からなる第１ゲート絶縁層６と、第１ゲート絶縁層６上に第１ゲート絶縁層６を覆って設けられた絶縁性ＡｌＮを構成材料とした第２絶縁膜からなる第２ゲート絶縁層７を有している。

さらに、ＴＦＴ基板１０３において、第２ゲート絶縁層７上に半導体チャネル層８が設けられている。半導体チャネル層８上には、互いに分離して設けられた低抵抗ＡｌＮを構成材料とした低抵抗膜からなるソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘが設けられる。

ソース電極コンタクト層９Ｘは半導体チャネル層８上の一部から第２ゲート絶縁層７上にかけて設けられ、ドレイン電極コンタクト層１０Ｘは半導体チャネル層８上の他の一部から第２ゲート絶縁層７上にかけて設けられる。

ソース電極１１は、半導体チャネル層８の表面上に設けられることなく、ソース電極コンタクト層９Ｘ上に設けられる。ドレイン電極１２は、半導体チャネル層８の表面上に設けられることなく、ドレイン電極コンタクト層１０Ｘ上に設けられる。

ソース電極１１とドレイン電極１２とは接触することなく、互いに独立して設けられ、ソース電極１１，ドレイン電極１２間における半導体チャネル層８の領域がチャネル領域ＣＮとして規定される。

さらに、ソース配線１８がソース電極１１から分岐して設けられ、ソース配線１８の一方の端部にソース端子１９が設けられている。

第２導電膜からなるソース電極１１、ソース配線１８及びソース端子１９の下層には、低抵抗ＡｌＮを構成材料としたソース電極コンタクト層９Ｘが延びて、ソース電極１１、ソース配線１８及びソース端子１９の下面に接して設けられる。

また、第２導電膜からなるドレイン電極１２の下層には、低抵抗ＡｌＮを構成材料としたドレイン電極コンタクト層１０Ｘが延びて、ドレイン電極１２の下面に接して設けられる。

特に、ソース配線１８及びソース端子１９とソース電極コンタクト層９Ｘとを積層構造にすることによって、配線や端子の断線不良を低減することができ、ＴＦＴ基板１０３の製造歩留まりを向上させることができる。

ソース電極１１、ドレイン電極１２及び半導体チャネル層８を含む基板１上の全面を覆って第３絶縁膜である第１保護絶縁層１３が設けられる。第１保護絶縁層１３上には、第３導電膜からなる画素電極１７、ゲート端子パッド２０及びソース端子パッド２１が設けられる。

画素電極１７は第１保護絶縁層１３を貫通する第１コンタクトホール１４を介して下層のドレイン電極１２と電気的に接続される。ゲート端子パッド２０は、第１ゲート絶縁層６、第２ゲート絶縁層７及び第１保護絶縁層１３を貫通する第２コンタクトホール１５を介して下層のゲート端子４と電気的に接続される。ソース端子パッド２１は、第１保護絶縁層１３を貫通して形成される第３コンタクトホール１６を介して下層のソース端子１９と電気的に接続される。

実施の形態３では、実施の形態１と同様に、半導体チャネル層８として酸化物半導体が用いられる。例えば、ＺｎＯ系の酸化物半導体や、ＺｎＯにＩｎ_２Ｏ_３、及び酸化スズ（ＳｎＯ_２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、あるいは、ＺｎＯにＧａ_２Ｏ_３とＩｎ_２Ｏ_３を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体チャネル層８が上述した酸化物半導体で構成されることにより、ａ－Ｓｉを用いた場合よりも高い移動度を実現できる。

図１４～図１６は、実施の形態３のＴＦＴ基板１０３の製造方法を示す断面図である。なお、図１４～図１６においては、図１２及び図１３に示した要素に対応する要素には、同一符号を付している。以下、図１２～図１６を参照して、ＴＦＴ基板１０３の製造方法を説明する。

なお、実施の形態３の第２工程における第２ゲート絶縁層７を成膜する製造工程までは、実施の形態１と同じであるために、説明は省略する。

（第２工程）
第２ゲート絶縁層７上に、半導体チャネル層８用の酸化物半導体膜を成膜する。なお、酸化物半導体の具体的内容は実施の形態１の酸化物半導体膜と同一であり、酸化物半導体膜の製造内容は、実施の形態１の酸化物半導体膜の製造内容と同一であるため、説明を省略する。

次に、第２回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、酸化物半導体膜であるＩｎＧａＺｎＯ膜に対しエッチング処理を実行する。このエッチング処理として、カルボン酸を含む薬液によるウエットエッチング法を用いることができる。カルボン酸を含む薬液としては、シュウ酸を１～１０ｗｔ％の範囲で含むものが好ましい。実施の形態３では、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いてＩｎＧａＺｎＯ膜のエッチング処理を実行した。

次に、フォトレジストパターンを除去する。その結果、図１４に示すように、基板１上において、第２ゲート絶縁層７上に、酸化物半導体膜であるＩｎＧａＺｎＯ膜からなる半導体チャネル層８の島化パターンが形成される。

（第３工程）
その後、半導体チャネル層８を含む基板１上の全面に、ソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘ用の低抵抗膜を成膜する。実施の形態３では、低抵抗膜として、ＡｌまたはＡｌ合金のターゲットを用い、Ａｒガス及びＮ_２ガスを用いたスパッタリング法でＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜を成膜した。この低抵抗膜は、このあとに形成される第２導電膜であるＡｌ合金膜やＭｏ合金膜と積層されて、ソース電極１１、ソース配線１８、及びドレイン電極１２の一部として機能し、さらに、酸化物半導体を構成材料とした半導体チャネル層８との境界における界面層の構造欠陥や還元劣化の発生を防止する。

加えて、低抵抗膜は、第２導電膜と半導体チャネル層８との間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。このため、ＡｌＮ膜またはＡｌＮ合金膜からなる低抵抗膜の比抵抗値は、１Ω・ｍ以下であることが好ましい。

続けて、低抵抗膜上に、ソース電極１１及びドレイン電極１２用の第２導電膜を成膜する。実施の形態３では、第２導電膜としてＭｏ及びＡｌそれぞれに他の元素を微量に添加したＭｏ合金及びＡｌ合金を用い、Ａｒガスを用いたスパッタリング法でＭｏ合金膜とＡｌ合金膜との積層構造として成膜した。

次に、第３回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第２導電膜及び低抵抗膜に対しエッチング処理を実行する。エッチング処理として、ＰＡＮ薬液によるウエットエッチング法を採用した。この方法によれば、第２導電膜と低抵抗膜とを同時に一括エッチングすることができる。なお、半導体チャネル層８はＰＡＮ薬液に対しエッチング耐性有するため、除去されることない。

その後、フォトレジストパターンを除去する。その結果、図１５に示すように、半導体チャネル層８の面上で互いに分離したソース電極１１及びドレイン電極１２、及びソース電極１１から延在されたソース配線１８が形成される。

同時に、ソース電極１１、ソース配線１８の下方の低抵抗膜がソース電極コンタクト層９Ｘとして残存し、ドレイン電極１２の下方の低抵抗膜がドレイン電極コンタクト層１０Ｘとして残存する。

したがって、ソース電極コンタクト層９Ｘはソース電極１１及びソース端子１９の一部としても機能し、ドレイン電極コンタクト層１０Ｘはドレイン電極１２の一部としても機能する。

（第４工程）
次に、第２ゲート絶縁層７、ソース電極１１及びドレイン電極１２を含む基板１上の全面に第３絶縁膜を成膜する。実施の形態３では、第３絶縁膜として、実施の形態１と同様に、ＰＥＣＶＤ法を用いてＳｉＯ膜またはＳｉＮ膜を成膜した。第３絶縁膜はＳｉＯまたはＳｉＮのいずれかの単層膜でもよいし、これらを２層以上含む積層膜としてもよい。この第３絶縁膜は第１保護絶縁層１３として機能する。

その後、第４回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第３絶縁膜からなる第１保護絶縁層１３、第２絶縁膜からなる第２ゲート絶縁層７、及び第１絶縁膜からなる第１ゲート絶縁層６に対し順次エッチング処理を実行する。実施の形態３ではＳＦ_６ガスにＯ_２ガスを加えた混合ガスを用いたドライエッチングをエッチング処理として採用した。

その後、フォトレジストパターンを除去する。その結果、図１６に示すように、画素領域Ｒ４において、第１保護絶縁層１３を貫通して第１コンタクトホール１４が形成され、ゲート端子領域Ｒ２において、第１保護絶縁層１３、第２ゲート絶縁層７及び第１ゲート絶縁層６を貫通して第２コンタクトホール１５が形成され、ソース端子領域Ｒ１において、第１保護絶縁層１３を貫通して第３コンタクトホール１６が形成される。

第１コンタクトホール１４では下層のドレイン電極１２の表面の一部が露出されている。第２コンタクトホール１５では下層のゲート端子４の表面の一部が露出されている。また、第３コンタクトホール１６では下層のソース端子１９の表面の一部が露出されている。

なお、ＳｉＯ膜またはＳｉＮ膜からなる第１保護絶縁層１３に代えて、実施の形態２と同様にウルツ鉱型構造をベースとした結晶型を有する絶縁性ＡｌＮを含む第２保護絶縁層２２を設けるようにしてもよい。さらに、第２保護絶縁層２２と第１保護絶縁層１３とを組み合わせた複数層で保護絶縁層を形成してもよい。この場合は、実施の形態２と同様の効果を得ることができる。

（第５工程）
次に、第１コンタクトホール１４、第２コンタクトホール１５及び第３コンタクトホール１６を含む第１保護絶縁層１３上に、第３導電膜を成膜する。実施の形態３では、実施の形態１と同様に、第３導電膜として光透過性の酸化物系導電膜であるＩＴＯ膜を用いる。ここではスパッタリング法で、ＡｒにＨ_２ガスまたはＨ_２Ｏを混合したガスを用いてスパッタリングを行い、ＩＴＯ膜を非晶質状態で成膜する。

次に、第５回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第３導電膜であるＩＴＯ膜に対するエッチング処理を実行する。エッチング処理として、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。

その結果、図１３に示すように、ドレイン電極１２上に設けられる第１コンタクトホール１４を介して、ドレイン電極１２と電気的に接続される画素電極１７が形成される。

さらに、図１３に示すように、ゲート端子４上に設けられる第２コンタクトホール１５を介して、ゲート端子４と電気的に接続されるゲート端子パッド２０が形成され、ソース端子１９上に設けられる第３コンタクトホール１６を介してソース端子１９と電気的に接続されるソース端子パッド２１が形成される。

以上の製造工程を経て、図１２及び図１３に示した構造のＴＮ－ＬＣＤ用のＴＦＴ基板１０３が完成する。

以上のように、実施の形態３では、ソース電極１１、ソース配線１８、ソース端子１９の下面にソース電極コンタクト層９Ｘを形成して、ソース電極コンタクト層９Ｘをソース電極１１、ソース配線１８及びソース端子１９の一部として機能させている。

さらに、実施の形態３では、ドレイン電極１２の下面にドレイン電極コンタクト層１０Ｘを形成して、ドレイン電極コンタクト層１０Ｘをドレイン電極１２の一部として機能させている。

したがって、実施の形態３のＴＦＴ基板１０３は、実施の形態１のＴＦＴ基板１０１の効果に加え、ソース配線１８やソース端子１９の断線不良を抑制することができ、ＴＦＴ基板１０３の製造歩留まりを向上させることができる。

このように、実施の形態３のＴＦＴ基板１０３は、ソース電極コンタクト層９Ｘをソース配線１８及びソース端子１９の緩衝層としても機能させることにより、ソース配線１８及びソース端子１９の断線不良を抑制することができ、ＴＦＴ基板１０３の製造歩留まりを向上させることができる。

さらに、実施の形態３は、第１保護絶縁層１３上に設けられる画素電極１７を有するＴＦＴ基板１０３において、高い信頼性を発揮させることができる。

＜実施の形態４＞
上述した実施の形態３は、ソース電極１１、ソース配線１８、及びソース端子１９全体の下方にソース電極コンタクト層９Ｘを設け、ドレイン電極１２全体の下方にドレイン電極コンタクト層１０Ｘを設けている。そして、ソース電極コンタクト層９Ｘをソース電極１１、ソース配線１８及びソース端子１９の一部としても機能させ、ドレイン電極コンタクト層１０Ｘをドレイン電極１２の一部としても機能させている。実施の形態４は、上述したソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘ全体の下方に半導体チャネル層８Ｘを設けた構造を特徴としている。

図１７は実施の形態４である薄膜トランジスタ基板の平面構成を示す平面図である。図１８は実施の形態４の薄膜トランジスタ基板の断面構造を示す断面図である。図１７のＺ４－Ｚ４断面、Ｙ４－Ｙ４断面及びＸ４-Ｘ４断面それぞれの断面構造を図１８で示している。

なお、図１７は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。

図１７及び図１８を参照して、実施の形態４のＴＦＴ基板１０４の構成について説明する。図１７及び図１８において、図１及び図２等に示した要素と同様の要素には同一符号を付してある。

図１８において、図１７に示すＸ４－Ｘ４断面がＴＦＴ領域Ｒ３及び画素領域Ｒ４として示され、Ｙ４－Ｙ４断面がゲート端子領域Ｒ２として示され、Ｚ４－Ｚ４断面がソース端子領域Ｒ１として示される。

ゲート端子領域Ｒ２は、図１７では図示しないゲート配線３にゲート信号を供給するためのゲート端子４に対応する領域である。ソース端子領域Ｒ１はソース配線１８に表示信号を印加するためのソース端子１９に対応する領域である。ＴＦＴ領域Ｒ３はＴＦＴが形成される領域であり、画素領域Ｒ４が画素電極１７の形成領域である。

実施の形態４は、上述したように、ソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘの下方に酸化物半導体膜からなる半導体チャネル層８Ｘを設けた構成を採用したことを特徴としている。

図１７及び図１８に示すように、実施の形態４のＴＦＴ基板１０４のＴＦＴ領域Ｒ３では、ＴＦＴ基板１０１と同様、基板１上に設けられた第１導電膜からなるゲート電極２と、ゲート電極２上にゲート電極２を覆って設けられた第１絶縁膜からなる第１ゲート絶縁層６と、第１ゲート絶縁層６上に第１ゲート絶縁層６を覆って設けられた絶縁性ＡｌＮを構成材料とした第２絶縁膜からなる第２ゲート絶縁層７を有している。

ＴＦＴ基板１０４において、第２ゲート絶縁層７上に半導体チャネル層８Ｘが設けられている。半導体チャネル層８Ｘは平面視してゲート電極２と重複する領域から、平面視してゲート電極２と重複しない周辺領域に延びて設けられる。

半導体チャネル層８Ｘ上には、互いに分離して設けられ、低抵抗ＡｌＮを構成材料とした低抵抗膜からなるソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘが設けられる。

ソース電極コンタクト層９Ｘは半導体チャネル層８Ｘ上に設けられ、ドレイン電極コンタクト層１０Ｘは半導体チャネル層８Ｘ上に設けられる。したがって、半導体チャネル層８Ｘは、ソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘ全体の下方に延びて設けられることになる。

ソース電極１１は、半導体チャネル層８Ｘの表面上に設けられることなく、ソース電極コンタクト層９Ｘ上に設けられる。ドレイン電極１２は、半導体チャネル層８Ｘの表面上に設けられることなく、ドレイン電極コンタクト層１０Ｘ上に設けられる。

ソース電極１１とドレイン電極１２とは接触することなく、互いに独立して設けられ、ソース電極１１，ドレイン電極１２間における半導体チャネル層８Ｘの領域がチャネル領域ＣＮとして規定される。

さらに、ソース配線１８がソース電極１１から分岐して設けられ、ソース配線１８の一方の端部にソース端子１９が設けられている。

第２導電膜からなるソース電極１１、ソース配線１８及びソース端子１９の下層には、低抵抗ＡｌＮを構成材料としたソース電極コンタクト層９Ｘが延びて、ソース電極１１、ソース配線１８及びソース端子１９の下面に接して設けられる。

また、第２導電膜からなるドレイン電極１２の下層には、低抵抗ＡｌＮを構成材料としたドレイン電極コンタクト層１０Ｘが延びて、ドレイン電極１２の下面に接して設けられる。

特に、ソース配線１８及びソース端子１９とソース電極コンタクト層９Ｘとを積層構造にすることによって、配線や端子の断線不良を低減することができ、ＴＦＴ基板１０３の製造歩留まりを向上させることができる。

さらに、ソース電極コンタクト層９Ｘの下層には、半導体チャネル層８Ｘが延びて、ソース電極コンタクト層９Ｘの下面に接して設けられる。

すなわち、ソース電極コンタクト層９Ｘ下の半導体チャネル層８Ｘは、ソース電極１１、ソース配線１８及びソース端子１９の一部として機能する。

そして、ドレイン電極コンタクト層１０Ｘの下層には、半導体チャネル層８Ｘが延びて、ドレイン電極コンタクト層１０Ｘの下面に接して設けられる。

すなわち、ドレイン電極コンタクト層１０Ｘ下の半導体チャネル層８Ｘは、ドレイン電極１２の一部として機能する。

ソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘの下層に設けられる半導体チャネル層８Ｘの領域は、基板１の表面上における凹凸の段差形状を緩和させる緩衝膜として機能する。

具体的には、半導体チャネル層８Ｘを緩衝膜として機能させることにより、第１導電膜からなるゲート電極２のパターン段差部や、図１７で示す共通配線５のパターン段差部におけるソース配線１８の被覆性、すなわち、カバレッジ特性を良好なものにすることができる。したがって、これらの段差部に起因するソース配線１８の断線不良も低減することができ、ＴＦＴ基板１０４の製造歩留まりをさらに向上させることができる。

実施の形態４では、図１７及び図１８に示すように、チャネル領域ＣＮを除いて、半導体チャネル層８Ｘの外形パターンである外形の端面が、第２導電膜と低抵抗膜で構成されるソース電極１１、ソース配線１８、ソース端子１９、及びこれらの下層に設けられる低抵抗膜の外形パターンよりも、平面視して外側に少しはみ出している。さらに、半導体チャネル層８Ｘの外形パターンは、ドレイン電極１２及びドレイン電極１２の下層のドレイン電極コンタクト層１０Ｘの外形パターンよりも、平面視して外側に少しはみ出している。

すなわち、半導体チャネル層８Ｘは、平面視して、ソース電極１１、ソース配線１８、ソース端子１９、及びドレイン電極１２を囲む態様で構成されている。

このように、実施の形態４のＴＦＴ基板１０４は、断面視して、ソース電極１１及びソース電極コンタクト層９Ｘの端部と半導体チャネル層８Ｘの端部とが階段状となり、ドレイン電極１２及びドレイン電極コンタクト層１０Ｘの端部と、半導体チャネル層８Ｘの端部とが階段状になる。

実施の形態４のＴＦＴ基板１０４は、上記のように構成することにより、上層に設けられる第１保護絶縁層１３等のカバレッジ特性を良好なものにすることができ、ＴＦＴ基板１０４の信頼性を向上させることができる。

ソース電極１１、ドレイン電極１２及び半導体チャネル層８Ｘを含む基板１上の全面を覆って第３絶縁膜である第１保護絶縁層１３が設けられる。第１保護絶縁層１３上には、第３導電膜からなる画素電極１７、ゲート端子パッド２０及びソース端子パッド２１が設けられる。

画素電極１７は第１保護絶縁層１３を貫通する第１コンタクトホール１４を介して下層のドレイン電極１２と電気的に接続される。ゲート端子パッド２０は、第１ゲート絶縁層６、第２ゲート絶縁層７及び第１保護絶縁層１３を貫通する第２コンタクトホール１５を介して下層のゲート端子４と電気的に接続される。ソース端子パッド２１は、第１保護絶縁層１３を貫通して形成される第３コンタクトホール１６を介して下層のソース端子１９と電気的に接続される。

実施の形態４では、実施の形態１と同様に、半導体チャネル層８Ｘの構成材料として酸化物半導体が用いられる。例えば、ＺｎＯ系の酸化物半導体や、ＺｎＯにＩｎ_２Ｏ_３、及び酸化スズ（ＳｎＯ_２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、あるいは、ＺｎＯにＧａ_２Ｏ_３とＩｎ_２Ｏ_３を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体チャネル層８Ｘが酸化物半導体で構成されることで、ａ－Ｓｉを用いた場合よりも高い移動度を実現できる。

実施の形態４のＴＦＴ基板１０４は、ソース電極１１、ソース配線１８及びソース端子１９全体の下方にソース電極コンタクト層９Ｘ及び半導体チャネル層８Ｘを設けたソース電極積層構造、ドレイン電極１２全体の下方にドレイン電極コンタクト層１０Ｘ及び半導体チャネル層８Ｘを設けたドレイン電極積層構造を有している。

上述したソース電極積層構造及びドレイン電極積層構造を有する実施の形態４のＴＦＴ基板１０４は、グレイトーンまたはハーフトーンと呼ばれる多段階露光技術の写真製版工程を用いて製造することができる。

図１９～図２４は、実施の形態４のＴＦＴ基板１０４の製造方法を示す断面図である。なお、図１９～図２４においては、図１７及び図１８に示した要素に対応する要素には、同一符号を付している。以下、図１７～図２４を参照して、ＴＦＴ基板１０３の製造方法を説明する。

なお、実施の形態４の第２工程における第２ゲート絶縁層７を成膜する製造工程までは、実施の形態１と同じであるために、説明は省略する。

（第２工程）
以下に述べる第２工程は、半導体チャネル層８Ｘ、ソース電極コンタクト層９Ｘ、ドレイン電極コンタクト層１０Ｘ、ソース電極１１、ドレイン電極１２及びソース配線１８を含む積層構造体の製造処理となる。

第２ゲート絶縁層７上に、半導体チャネル層８Ｘ用に酸化物半導体を構成材料とした半導体膜ＳＥを成膜する。なお、酸化物半導体の具体的内容は実施の形態１の酸化物半導体膜と同一であり、半導体膜ＳＥの製造内容は、実施の形態１の酸化物半導体膜の製造内容と同一であるため、説明を省略する。

続けて、半導体膜ＳＥ上に、ソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘ用の低抵抗膜ＡＬＮを成膜する。実施の形態４では、低抵抗膜ＡＬＮとして、ＡｌまたはＡｌ合金のターゲットを用い、Ａｒガス及びＮ_２ガスを用いたスパッタリング法でＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜を低抵抗膜ＡＬＮとして成膜した。

低抵抗膜ＡＬＮは、このあとに形成される第２導電膜からなるＡｌ合金膜やＭｏ合金膜と積層されて、ソース電極１１、ソース配線１８及びドレイン電極１２の一部として機能する。さらに、低抵抗膜ＡＬＮは、酸化物半導体からなる半導体チャネル層８Ｘとの境界における界面層の構造欠陥や還元劣化の発生を防止する機能を有する。加えて、低抵抗膜ＡＬＮは、第２導電膜と半導体チャネル層８Ｘとの間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。このため、ＡｌＮ膜またはＡｌＮ合金膜からなる低抵抗膜ＡＬＮの比抵抗値は、１Ω・ｍ以下であることが好ましい。

さらに続けて、低抵抗膜ＡＬＮ上に、ソース電極１１及びドレイン電極１２用の導電膜である第２導電膜ＭＥを成膜する。実施の形態４では、第２導電膜ＭＥとしてＭｏ及びＡｌそれぞれに他の元素を微量に添加したＭｏ合金及びＡｌ合金を用い、Ａｒガスを用いたスパッタリング法でＭｏ合金膜とＡｌ合金膜との積層構造として第２導電膜ＭＥを成膜した。

上述した半導体膜ＳＥ、低抵抗膜ＡＬＮ、第２導電膜ＭＥの製造工程は真空中において大気開放することなく連続的に行うことができる。

次に、ソース電極１１及びドレイン電極１２用の導電膜である第２導電膜ＭＥ上にフォトレジスト材を塗布し、第２回目の写真製版工程でフォトレジストパターンを形成する。

図１９に示すように、フォトレジストパターンは、ＴＦＴ領域Ｒ３から画素領域Ｒ４の一部領域にかけて形成される第１フォトレジストパターンＰＲ１と、ソース端子領域Ｒ１に形成される第２フォトレジストパターンＰＲ２とが形成される。第１フォトレジストパターンＰＲ１と第２フォトレジストパターンＰＲ２との組合せが第１のレジストパターンとなる。

第１フォトレジストパターンＰＲ１は、ＴＦＴ基板１０４におけるＴＦＴのソース電極１１及びドレイン電極１２を形成するための電極用フォトレジストパターンＰＲ１ａ，ＰＲ１ａと、ＴＦＴのチャネル領域ＣＮを形成するためのチャネル領域用フォトレジストパターンＰＲ１ｂとを含む。すなわち、第１フォトレジストパターンＰＲ１において、チャネル領域用フォトレジストパターンＰＲ１ｂが第１のレジスト領域となり、電極用フォトレジストパターンＰＲ１ａが第２のレジスト領域となる。

第１フォトレジストパターンＰＲ１の電極用フォトレジストパターンＰＲ１ａの膜厚ｈ１ａと、第２フォトレジストパターンＰＲ２の膜厚ｈ２とはほぼ同じである。一方、第１フォトレジストパターンＰＲ１のチャネル領域用フォトレジストパターンＰＲ１ｂの膜厚ｈ１ｂは、上述した膜厚ｈ１ａ及びｈ２と比較して薄くなっている。このように、第１フォトレジストパターンＰＲ１において、第１のレジスト領域における第１の膜厚である膜厚ｈ１ｂと比較して、第２のレジスト領域における第２の膜厚である膜厚ｈ１ａは厚く設定されている。

本実施の形態では、例えば、第２の膜厚に相当する膜厚ｈ１ａ及びｈ２は約２．５μｍであり、第１の膜厚に相当する膜厚ｈ１ｂは約１．０μｍに設定される。なお、膜厚ｈ１ａ及びｈ２間で若干の差異があってもよい。このような差異は、フォトレジストパターンＰＲ１，ＰＲ２が形成される表面の形状に起因して生じ得るものであり、例えば、第１導電膜の膜厚程度の大きさである。

フォトレジストパターンＰＲ１，ＰＲ２は、第２導電膜ＭＥ上に、例えばノボラック系樹脂で構成されるほぼ均一な厚さを有するポジ型のフォトレジストを所望の最大膜厚となるように塗布形成した後に、当該フォトレジストを露光する時に露光量を多段階に制御することで形成することができる。なお、最大膜厚として約２．５μｍが考えられる。

すなわち、当該フォトレジストの露光時に、露光光を遮光する第１分類領域と、露光光の強度を減光させて照射する第２分類領域、露光光を直接照射する第３分類領域とに分けて露光処理を行う。上述した第１～第３分類領域のうち、第１分類領域はフォトレジストパターンＰＲ１ａ及びＰＲ２に対応した第２のレジスト領域となり、第２分類領域はフォトレジストパターンＰＲ１ｂに対応した第１のレジスト領域となる。

その後、フォトレジストの現像処理を行うと、フォトレジストの第１～第３分類領域のうち、露光が直接照射された第３分類領域は完全に除去され、遮光された第１分類領域は最大膜厚で残存する。なお、実施の形態４では最大膜厚は約２．５μｍである。また、フォトレジストにおける減光された第２分類領域の膜厚は低減される。

実施の形態４では、第１分類領域に分類された第２のレジスト領域の膜厚は約２．５μｍとなり、第２分類領域に分類された第２のレジスト領域の膜厚は約１．０μｍに設定される。このように露光量を多段階に制御する方法としては、グレイトーンまたはハーフトーンのフォトマスクを用いた公知のフォトリソグラフィープロセスを用いることができる。

次に、図２０に示すように、第１及び第２フォトレジストパターンＰＲ１及びＰＲ２をマスクとして、第２導電膜ＭＥ、低抵抗膜ＡＬＮ及び半導体膜ＳＥの順で選択的にエッチング処理を時実行する。

まず、ＰＡＮ薬液によるウエットエッチング法を用いて、Ｍｏ合金膜とＡｌ合金膜の積層膜からなる第２導電膜ＭＥ、及びＡｌＮ膜またはＡｌＮ合金膜からなる低抵抗膜ＡＬＮに対するエッチング処理を実行する。

その後、続けて、シュウ酸５ｗｔ％濃度の水溶液を含む薬液によるウエットエッチング法を用いて、ＩｎＧａＺｎＯ酸化物半導体からなる半導体膜ＳＥに対し選択的にエッチング処理を行う。

その後、図２１の複数の矢印に示すように、基板１の表面上の全体をＯ_２プラズマ処理することにより、フォトレジストパターンＰＲ１ａ、ＰＲ１ｂ及びＰＲ２に対しアッシング(Ashing)処理を行う。このアッシング処理により、膜厚が比較的薄いチャネル領域用フォトレジストパターンＰＲ１ｂが完全に除去され、ＴＦＴのチャネル領域ＣＮにおいて第２導電膜ＭＥが露出する。このように、アッシング処理により第１及び第２フォトレジストパターンＰＲ１及びＰＲ２は薄膜化される。

上記アッシング処理により、膜厚が比較的厚いフォトレジストパターンＰＲ１ａ及びＰＲ２は薄膜化し、各々の膜厚がｈ１ａ′及びｈ２′に後退されたフォトレジストパターンＰＲ１ａ′及びＰＲ２′が形成される。これら第１及び第２フォトレジストパターンＰＲ１ａ′及びＰＲ２′の組合せが第２のレジストパターンとなる。なお、アッシング処理による薄膜化に伴い、フォトレジストパターンＰＲ１ａ′及びＰＲ２′の外縁形状は、元のフォトレジストパターンＰＲ１及びＰＲ２の外縁形状に比べて、全体的に内側に後退して縮小化される。

また、絶縁性ＡｌＮを構成材料とした第２ゲート絶縁層７は、Ｏ_２プラズマ処理によりＯ原子が供給されて、部分的にＡｌＮＯ相が形成され、さらに絶縁性が安定化する。

次に、図２２に示すように、第１及び第２フォトレジストパターンＰＲ１ａ′及びＰＲ２′をマスクとして、第２導電膜ＭＥ及び低抵抗膜ＡＬＮの順に選択的にエッチング処理を実行する。ここでは、ＰＡＮ薬液によるウエットエッチング法を用いて、Ｍｏ合金膜とＡｌ合金膜の積層膜からなる第２導電膜ＭＥ、及びＡｌＮ膜またはＡｌＮ合金膜からなる低抵抗膜ＡＬＮをエッチングする。なお、半導体膜ＳＥはＰＡＮ薬液に対するエッチング耐性を有しているため、除去されない。

このとき、第２導電膜ＭＥ及び低抵抗膜ＡＬＮのエッチング端面は、下層の半導体膜ＳＥのエッチング端面よりも内側に後退した態様でエッチングされる。なお、第２導電膜ＭＥ及び低抵抗膜ＡＬＮのエッチング端面は、概略一致するが、ウエットエッチング時のサイドエッチング量、すなわち、端面方向のエッチング後退量の違いにより多少の差異が出る場合がある。

その後、第１及び第２フォトレジストパターンＰＲ１ａ′及びＰＲ２′を除去すると、図２３に示す構造が得られる。図２３にように、ＴＦＴ領域Ｒ３では、第２ゲート絶縁層７の上にパターニングされた半導体膜ＳＥからなる半導体チャネル層８Ｘが形成される。

さらに、半導体チャネル層８Ｘの面上で互いに分離してパターニングされた第２導電膜ＭＥからなるソース電極１１及びドレイン電極１２と、ソース電極１１から延びて設けられるソース配線１８が形成される。ソース電極１１及びドレイン電極１２が分離されて半導体チャネル層８Ｘの表面が露出した領域がＴＦＴのチャネル領域ＣＮとなる。

ソース電極１１及びソース配線１８の下層には、パターニングされた低抵抗膜ＡＬＮからなるソース電極コンタクト層９Ｘと、チャネル領域ＣＮから延在された半導体膜ＳＥからなる半導体チャネル層８Ｘとが形成されている。すなわち、ソース電極１１及びソース配線１８が形成される領域において、半導体チャネル層８Ｘ、ソース電極コンタクト層９Ｘ、及びソース電極１１の積層構造、あるいは、半導体チャネル層８Ｘ、ソース電極コンタクト層９Ｘ及びソース配線１８の積層構造が形成される。

ドレイン電極１２全体の下層には、パターニングされた低抵抗膜ＡＬＮからなるドレイン電極コンタクト層１０Ｘと、チャネル領域ＣＮから延びて帯びて半導体膜ＳＥからなる半導体チャネル層８Ｘが形成されている。すなわち、ドレイン電極１２が形成される領域において、半導体チャネル層８Ｘ、ソース電極コンタクト層９Ｘ、及びドレイン電極１２の積層構造が形成される。

また、図２３に示すように、ソース端子領域Ｒ１では、第２ゲート絶縁層７上に、第２導電膜ＭＥからなるソース端子１９が、ソース配線１８から延在された一方の端部に形成される。ソース端子１９の下層には、低抵抗膜ＡＬＮからなるソース電極コンタクト層９Ｘが、ソース配線１８の下方からさらに延びて形成されている。さらに、ソース端子１９及びソース電極コンタクト層９Ｘの下層には、半導体膜ＳＥからなる半導体チャネル層８Ｘがソース配線１８の下方からさらに延びて形成されている。すなわち、ソース端子１９が形成される領域において、半導体チャネル層８Ｘ、ソース電極コンタクト層９Ｘ、及びソース端子１９の積層構造が形成される。

（第３工程）
次に、第２ゲート絶縁層７、ソース電極１１及びドレイン電極１２等を含む基板１上の全面に、第３絶縁膜を成膜する。実施の形態４では、第３絶縁膜として、実施の形態１と同様に、ＰＥＣＶＤ法を用いてＳｉＯ膜またはＳｉＮ膜を成膜した。第３絶縁膜はＳｉＯまたはＳｉＮのいずれかの単層膜でもよいし、これらを２層以上含む積層膜としてもよい。この第３絶縁膜は第１保護絶縁層１３として機能する。

その後、第３回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクにして、第３絶縁膜からなる第１保護絶縁層１３、第２絶縁膜からなる第２ゲート絶縁層７、及び第１絶縁膜からなる第１ゲート絶縁層６に対し順次エッチング処理を実行する。実施の形態４ではＳＦ_６ガスにＯ_２ガスを加えた混合ガスを用いたドライエッチングをエッチング処理として採用した。

その後、フォトレジストパターンを除去する。その結果、図２４に示すように、画素領域Ｒ４において、第１保護絶縁層１３を貫通して第１コンタクトホール１４が形成され、ゲート端子領域Ｒ２において、第１保護絶縁層１３、第２ゲート絶縁層７及び第１ゲート絶縁層６を貫通して第２コンタクトホール１５が形成され、ソース端子領域Ｒ１において、第１保護絶縁層１３を貫通して第３コンタクトホール１６が形成される。

第１コンタクトホール１４では下層のドレイン電極１２の表面の一部が露出されている。第２コンタクトホール１５では下層のゲート端子４の表面の一部が露出されている。また、第３コンタクトホール１６では下層のソース端子１９の表面の一部が露出されている。

なお、ＳｉＯ膜またはＳｉＮ膜からなる第１保護絶縁層１３に代えて、実施の形態２と同様にウルツ鉱型構造をベースとした結晶型を有する絶縁性ＡｌＮを含む第２保護絶縁層２２を設けるようにしてもよい。さらに第２保護絶縁層２２と第１保護絶縁層１３とを組み合わせた複数層で保護絶縁層を形成してもよい。この場合は、実施の形態２と同様の効果を得ることができる。

なお、絶縁性ＡｌＮは、結晶構造を有する多結晶膜、微結晶膜であってもよいし、非晶質構造を含む非晶質膜であってもよい。あるいは、結晶構造と非晶質構造が混在した膜であってもよい。

（第４工程）
次に、第１コンタクトホール１４、第２コンタクトホール１５及び第３コンタクトホール１６を含む第１保護絶縁層１３上に、第３導電膜を成膜する。実施の形態４では、実施の形態１と同様に、第３導電膜として光透過性の酸化物系導電膜であるＩＴＯ膜を用いる。ここではスパッタリング法で、ＡｒにＨ_２ガスまたはＨ_２Ｏを混合したガスを用いてスパッタリングを行い、ＩＴＯ膜を非晶質状態で成膜する。

次に、第４回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第３導電膜であるＩＴＯ膜に対するエッチング処理を実行する。エッチング処理として、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いたウエットエッチング法が採用された。その後、フォトレジストパターンを除去する。

その結果、図１８に示すように、ドレイン電極１２上に設けられる第１コンタクトホール１４を介して、ドレイン電極１２と電気的に接続される画素電極１７が形成される。

さらに、図１８に示すように、ゲート端子４上に設けられる第２コンタクトホール１５を介して、ゲート端子４と電気的に接続されるゲート端子パッド２０が形成され、ソース端子１９上に設けられる第３コンタクトホール１６を介して、ソース端子１９と電気的に接続されるソース端子パッド２１が形成される。

以上の製造工程を経て、図１７及び図１８に示した構造のＴＮ－ＬＣＤ用のＴＦＴ基板１０４が完成する。

以上の製造工程で示したように、実施の形態４によれば、実施の形態１と同様の効果を有するとともに、実施の形態１よりも写真製版工程の回数が１回少ない４回の写真製版工程でＴＮ－ＬＣＤ用のＴＦＴ基板１０４を製造することができる。したがって、ＴＦＴ基板１０４の生産効率を向上し、コストを低減することができる。

また、実施の形態４のＴＦＴ基板１０４は、ソース電極１１、ソース配線１８及びソース端子１９が形成される領域は、下層にソース電極コンタクト層９Ｘ及び半導体チャネル層８Ｘからなるソース電極積層構造を有している。さらに、ＴＦＴ基板１０４は、ドレイン電極１２が形成される領域は、下層にドレイン電極コンタクト層１０Ｘ及び半導体チャネル層８Ｘからなるドレイン電極積層構造を有している。

したがって、ＴＦＴ基板１０４の製造工程において、半導体膜ＳＥ、低抵抗膜ＡＬＮ及び第２導電膜ＭＥを連続して成膜することにより、各層の界面層での不純物原子の混入を低減することができる。このため、ＴＦＴ基板１０４における半導体チャネル層８Ｘ、ソース電極コンタクト層９Ｘ、ドレイン電極コンタクト層１０Ｘ、ソース電極１１及びドレイン電極１２間の界面における電気的なコンタクト特性を良好なものにすることができる。

さらに、ソース配線１８及びソース端子１９が形成される領域を、下層にソース電極コンタクト層９Ｘ及び半導体チャネル層８Ｘを有するソース電極積層構造にすることにより、実施の形態３と同様、ソース配線１８やソース端子１９の断線不良を低減することができる。その結果、ＴＦＴ特性を向上させ、ＴＦＴ基板１０４の製造歩留まりを向上させることができる。

さらに、ソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘの下層に設けられる半導体チャネル層８Ｘの領域は、基板１の表面に存在する凹凸の段差形状を緩和させる緩衝膜として機能する。例えば、ゲート電極２等のパターンに起因する段差部におけるソース電極１１及びソース配線１８のカバレッジ特性を良好なものにすることができる。したがって、これらの段差部に起因するソース配線１８の断線不良も低減することができ、ＴＦＴ基板１０４の製造歩留まりをさらに向上させることができる。

このような構成の実施の形態４のＴＦＴ基板１０４におけるソース電極コンタクト層９Ｘは、ソース電極１１及びソース配線１８それぞれの下面に接しつつ、ソース電極１１の形成領域からソース配線１８の形成領域にかけて設けられている。

したがって、ＴＦＴ基板１０４は、ソース電極コンタクト層９Ｘを緩衝層として機能させることにより、ソース配線１８の断線不良を抑制することができる分、ＴＦＴ基板１０４の製造歩留まりを向上させることができる。

さらに、実施の形態４のＴＦＴ基板１０４における半導体チャネル層８Ｘはソース電極コンタクト層９Ｘの下方に延在して設けられる。すなわち、半導体チャネル層８Ｘは、ソース電極１１、ソース配線１８及びソース端子１９全体の下方に延びて設けられる。

したがって、ＴＦＴ基板１０４は、半導体チャネル層８Ｘを比較的広い領域を有する緩衝層として機能させることにより、基板上に設けられる、ゲート電極２、第１ゲート絶縁層６、第２ゲート絶縁層７及び半導体チャネル層８Ｘを含む積層構造による段差形状を緩和させることができる。その結果、上述した積層構造における段差形状の緩和分、ソース配線１８の段差不良をより一層抑制することができる。

また、実施の形態４のＴＦＴ基板１０４の製造方法において、半導体チャネル層８Ｘ、ソース電極コンタクト層９Ｘ、ドレイン電極コンタクト層１０Ｘ、ソース電極１１、ドレイン電極１２及びソース配線１８を含む積層構造体の製造処理を上記第２工程として実行している。

さらに、ＴＦＴ基板１０４の製造方法は、上記第２工程における半導体膜ＳＥ、低抵抗膜ＡＬＮ、第２導電膜ＭＥの製造工程は真空中において大気開放することなく連続的に行うことができる。したがって、半導体膜ＳＥ、低抵抗膜ＡＬＮ、及び第２導電膜ＭＥ間における界面での不純物原子の混入を低減することができる。

その結果、実施の形態４のＴＦＴ基板１０４における半導体チャネル層８Ｘ、ソース電極コンタクト層９Ｘ、ソース電極１１、ソース配線１８、ドレイン電極コンタクト層１０Ｘ及びドレイン電極１２を含む積層構造の各層の界面における電気的なコンタクト特性を良好なものにすることができる。

さらに、実施の形態４のＴＦＴ基板１０４は、実施の形態１のＴＦＴ基板１０１と比較して、写真製版工程の回数が１回少ない４回の写真製版工程で製造することができる。

加えて、実施の形態４のＴＦＴ基板１０４は、第２のレジストパターンである電極用フォトレジストパターンＰＲ１ａ′及びフォトレジストパターンＰＲ２′をエッチングマスクとして、第２導電膜ＭＥに対しエッチング処理を実行してソース電極１１及びドレイン電極１２を形成している。

そして、同じ上記第２のレジストパターンをエッチングマスクとして、低抵抗膜ＡＬＮに対するエッチング処理を実行してソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘを形成している。

このように、実施の形態４では、同一の上記第２のレジストパターンをエッチングマスクとしたエッチング処理により、第２導電膜ＭＥ及び窒化アルミニウム膜である低抵抗膜ＡＬＮを連続的にパターニングして、比較的簡単に、ソース電極１１、ドレイン電極１２、ソース電極コンタクト層９Ｘ及びドレイン電極コンタクト層１０Ｘを得ることができる。

さらに、実施の形態４は、第１保護絶縁層１３上に設けられる画素電極１７を有するＴＦＴ基板１０４において、高い信頼性を発揮させることができる。

＜実施の形態５＞
実施の形態２は、半導体チャネル層８の表面の一部領域に接して設けられる低抵抗ＡｌＮを含む低抵抗膜からなるソース電極コンタクト層９及びドレイン電極コンタクト層１０と、半導体チャネル層８のチャネル領域ＣＮに接して設けられる高抵抗ＡｌＮを含み、第２の絶縁性窒化領域として機能する第２保護絶縁層２２とを別の層で設けた構成とした。

実施の形態５は、ソース電極コンタクト層９及びドレイン電極コンタクト層１０と、保護絶縁層とを同じＡｌＮ膜で形成し、かつ、前者を低抵抗特性を有する低抵抗ＡｌＮで構成し、後者を絶縁特性を有する絶縁性ＡｌＮで構成し第２の絶縁性窒化領域として機能させたものである。

図２５は実施の形態５である薄膜トランジスタ基板の平面構成を示す平面図である。図２６は実施の形態５の薄膜トランジスタ基板の断面構造を示す断面図である。図２５のＺ５－Ｚ５断面、Ｙ５－Ｙ５断面及びＸ５-Ｘ５断面それぞれの断面構造を図２６で示している。

なお、図２５は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。

図２５及び図２６を参照して、実施の形態５のＴＦＴ基板１０５の構成について説明する。図２５及び図２６において、図１及び図２等に示した要素と同様の要素には同一符号を付してある。

図２６において、図２５に示すＸ５－Ｘ５断面がＴＦＴ領域Ｒ３及び画素領域Ｒ４として示され、Ｙ５－Ｙ５断面がゲート端子領域Ｒ２として示され、Ｚ５－Ｚ５断面がソース端子領域Ｒ１として示される。

ゲート端子領域Ｒ２は、図２５では図示しないゲート配線３にゲート信号を供給するためのゲート端子４に対応する領域である。ソース端子領域Ｒ１はソース配線１８に表示信号を印加するためのソース端子１９に対応する領域である。ＴＦＴ領域Ｒ３はＴＦＴが形成される領域であり、画素領域Ｒ４が画素電極１７の形成領域である。

図２５及び図２６に示すように、実施の形態５のＴＦＴ基板１０５のＴＦＴ領域Ｒ３では、ＴＦＴ基板１０１と同様、基板１上に設けられた第１導電膜からなるゲート電極２と、ゲート電極２上にゲート電極２を覆って設けられた第１絶縁膜からなる第１ゲート絶縁層６と、第１ゲート絶縁層６上に第１ゲート絶縁層６を覆って設けられた絶縁性ＡｌＮを構成材料とした第２絶縁膜からなる第２ゲート絶縁層７を有している。

さらに、ＴＦＴ基板１０５において、第２ゲート絶縁層７上に半導体チャネル層８が設けられている。

実施の形態５のＴＦＴ基板１０５は、半導体チャネル層８のチャネル領域ＣＮ上に選択的に第３保護絶縁層２３が設けられる。還元防止用保護絶縁領域である第３保護絶縁層２３は、第２の絶縁性窒化領域として機能する。第３保護絶縁層２３は、低抵抗ＡｌＮを構成材料とした低抵抗膜をさらに窒化処理または酸化処理を加えることで絶縁性ＡｌＮまたは絶縁性ＡｌＮＯとすることにより形成される。なお、窒化処理はＮ原子を添加してＡｌＮのＮ組成比を増大させる処理であり、酸化処理はＡｌＮにさらにＯ原子を添加する処理である。

半導体チャネル層８上には、第３保護絶縁層２３を挟んで互いに分離して設けられ、各々が低抵抗ＡｌＮを構成材料とした低抵抗膜からなるソース電極コンタクト層９及びドレイン電極コンタクト層１０が設けられる。ソース電極コンタクト層９、ドレイン電極コンタクト層１０及び第３保護絶縁層２３は同一底面、かつ同一形成高さで設けられる。

ソース電極１１は、半導体チャネル層８の表面上に設けられることなく、ソース電極コンタクト層９上から第２ゲート絶縁層７上にかけて設けられる。ドレイン電極１２は、半導体チャネル層８の表面上に設けられることなく、ドレイン電極コンタクト層１０上から第２ゲート絶縁層７上にかけて設けられる。

ソース電極１１とドレイン電極１２とは接触することなく、互いに独立して設けられ、ソース電極１１，ドレイン電極１２間における半導体チャネル層８の領域がチャネル領域ＣＮとして規定される。

さらに、ソース配線１８がソース電極１１から分岐して設けられ、ソース配線１８の一方の端部にソース端子１９が設けられている。

ソース電極１１、ドレイン電極１２及び第３保護絶縁層２３を含む基板１上の全面を覆って第３絶縁膜である第１保護絶縁層１３が設けられる。第１保護絶縁層１３上には、第３導電膜からなる画素電極１７、ゲート端子パッド２０及びソース端子パッド２１が設けられる。

画素電極１７は第１保護絶縁層１３を貫通する第１コンタクトホール１４を介して下層のドレイン電極１２と電気的に接続される。ゲート端子パッド２０は、第１ゲート絶縁層６、第２ゲート絶縁層７及び第１保護絶縁層１３を貫通する第２コンタクトホール１５を介して下層のゲート端子４と電気的に接続される。ソース端子パッド２１は、第１保護絶縁層１３を貫通して形成される第３コンタクトホール１６を介して下層のソース端子１９と電気的に接続される。

実施の形態５では、実施の形態１と同様に、半導体チャネル層８として酸化物半導体が用いられる。例えば、ＺｎＯ系の酸化物半導体や、ＺｎＯにＩｎ_２Ｏ_３、及び酸化スズ（ＳｎＯ_２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、あるいは、ＺｎＯにＧａ_２Ｏ_３とＩｎ_２Ｏ_３を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体チャネル層８が上述した酸化物半導体で構成されることにより、ａ－Ｓｉを用いた場合よりも高い移動度を実現できる。

図２７～図３０は、実施の形態５のＴＦＴ基板１０５の製造方法を示す断面図である。なお、図２７～図３０においては、図２５及び図２６に示した要素に対応する要素には、同一符号を付している。以下、図２５～図３０を参照して、ＴＦＴ基板１０５の製造方法を説明する。

なお、実施の形態５の第２工程における第２ゲート絶縁層７を成膜する製造工程までは、実施の形態１と同じであるために、説明は省略する。

（第２工程）
以下に述べる第２工程～第４工程は、半導体チャネル層８、ソース電極コンタクト層９、ドレイン電極コンタクト層１０、ソース電極１１、ドレイン電極１２及び第３保護絶縁層２３を含む積層構造体の製造処理となる。

第２ゲート絶縁層７上に、半導体チャネル層８用の酸化物半導体膜を成膜する。なお、酸化物半導体の具体的内容は実施の形態１の酸化物半導体膜と同一であり、酸化物半導体膜の製造内容は、実施の形態１の酸化物半導体膜の製造内容と同一であるため、説明を省略する。

その後、ＩｎＧａＺｎＯ膜上に、ソース電極コンタクト層９及びドレイン電極コンタクト層１０用の低抵抗膜を成膜する。実施の形態５では、低抵抗膜としてＡｌまたはＡｌ合金のターゲットを用い、Ａｒガス及びＮ_２ガスを用いたスパッタリング法でＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜を成膜した。この低抵抗膜は、このあとに形成される第２導電膜からなるＡｌ合金膜やＭｏ合金膜と、酸化物半導体からなる半導体チャネル層８との境界における界面層の構造欠陥や還元劣化の発生を防止する。さらに、低抵抗膜は第２導電膜と酸化物半導体を構成材料とした半導体チャネル層８との間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。

次に、第２回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして低抵抗膜に対しエッチング処理を実行する。このエッチング処理として、ＰＡＮ薬液によるウエットエッチング法を採用した。

その後、第２回目の写真製版工程で形成した同じフォトレジストパターンをマスクとして、酸化物半導体膜であるＩｎＧａＺｎＯ膜に対しエッチング処理を実行する。このエッチング処理として、カルボン酸を含む薬液によるウエットエッチング法を用いることができる。カルボン酸を含む薬液としては、シュウ酸を１～１０ｗｔ％の範囲で含むものが好ましい。実施の形態５では、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いてＩｎＧａＺｎＯ膜をエッチングした。

次に、上述したフォトレジストパターンを除去する。その結果、図２７に示すように、基板１の表面上において、第２ゲート絶縁層７上に、酸化物半導体膜であるＩｎＧａＺｎＯ膜からなる半導体チャネル層８と、半導体チャネル層８上にＡｌＮ膜またはＡｌＮ合金膜からなる低抵抗膜ＡＬＮとの積層構造からなる島化パターンが形成される。

（第３工程）
次に、ソース電極１１及びドレイン電極１２用の第２導電膜を成膜する。実施の形態５では、第２導電膜としてＭｏ及びＡｌそれぞれに他の元素を微量に添加したＭｏ合金及びＡｌ合金を用い、Ａｒガスを用いたスパッタリング法でＭｏ合金膜とＡｌ合金膜との積層構造として成膜した。

その後、第３回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第２導電膜に対してエッチング処理を実行する。このエッチング処理としてＰＡＮ薬液によるウエットエッチング法を採用した。その後、フォトレジストパターンを除去することにより、図２８に示すように、低抵抗膜ＡＬＮの面上で互いに分離したソース電極１１およびドレイン電極１２が形成される。

なお、低抵抗膜ＡＬＮはＰＡＮ薬液に対するエッチングレートが第２導電膜より低いため、エッチング処理時間を調整することにより、低抵抗膜ＡＬＮを残存させ、かつ、第２導電膜をパターニングしてソース電極１１及びドレイン電極１２を得ることができる。

（第４工程）
そして、図２９に示すように、半導体チャネル層８上のソース電極１１及びドレイン電極１２が形成されていない低抵抗膜ＡＬＮの露出領域に対しＮ_２プラズマ５１によるプラズマ処理を実行する。なお、Ｎ_２プラズマ５１に代えてＯ_２プラズマを用いてプラズマ処理を行っても良い。Ｎ_２プラズマ５１によるプラズマ処理が窒化処理となり、Ｏ_２プラズマによるプラズマ処理が酸化処理となる。

具体的には、基板１全体にプラズマ処理を行う。酸化処理あるいは窒化処理として実行されるプラズマ処理により、低抵抗膜ＡＬＮのうち、ソース電極１１及びドレイン電極１２が上層に形成された領域の低抵抗特性が維持され、ソース電極１１及びドレイン電極１２が上層に形成されていない露出領域は絶縁化されて、還元防止用保護絶縁領域である第３保護絶縁層２３が形成される。この第３保護絶縁層２３が第２の絶縁性窒化領域として機能する。

その結果、第３保護絶縁層２３を挟んでソース電極１１下にソース電極コンタクト層９が形成され、ドレイン電極１２下にドレイン電極コンタクト層１０が形成される。

絶縁性ＡｌＮを構成材料とした第３保護絶縁層２３は、第２の絶縁性窒化領域として機能すべく、少なくとも比抵抗値が１×１０^３Ω・ｍ以上であることが好ましい。また表面が露出した絶縁性ＡｌＮからなる第２絶縁膜を含む第２ゲート絶縁層７は、窒素または酸素を含むプラズマ処理によりさらに絶縁性が安定化する。

ソース電極１１は、半導体チャネル層８及び第３保護絶縁層２３上に設けられることなく、ソース電極コンタクト層９上から第２ゲート絶縁層７上にかけて形成される。

そして、ドレイン電極１２は半導体チャネル層８及び第３保護絶縁層２３上に設けられることなく、ドレイン電極コンタクト層１０上から第２ゲート絶縁層７上にかけて形成される。ソース電極１１とドレイン電極１２とは互いに分離独立して設けられ、ソース電極１１，ドレイン電極１２間における半導体チャネル層８の領域がチャネル領域ＣＮとして規定される。

さらに、ソース電極１１から延設する領域にソース配線１８が形成され、ソース配線１８の一方の端部にソース端子１９が形成される。

一方、第２の絶縁性窒化領域として機能する第３保護絶縁層２３は、ソース電極コンタクト層９及びドレイン電極コンタクト層１０間において、ソース電極コンタクト層９及びドレイン電極コンタクト層１０と、同一底面かる同一形成高さで設けられる。すなわち、第３保護絶縁層２３は、ソース電極コンタクト層９及びドレイン電極コンタクト層１０と一体化した構造となっている。

したがって、半導体チャネル層８において第３保護絶縁層２３の下層領域がＴＦＴのチャネル領域ＣＮとなる。絶縁性ＡｌＮを構成材料とした第３保護絶縁層２３は、半導体チャネル層８のバックチャネル界面層の還元劣化を防止するとともに、構造欠陥を防止することができる。

（第５工程）
次に、第２ゲート絶縁層７、第３保護絶縁層２３、ソース電極１１及びドレイン電極１２を含む基板１上の全面に、第３絶縁膜を成膜する。実施の形態５では、第３絶縁膜として、ＰＥＣＶＤ法を用いてＳｉＯ膜またはＳｉＮ膜を成膜した。第３絶縁膜はＳｉＯまたはＳｉＮのいずれかの単層膜でもよいし、これらを２層以上含む積層膜としてもよい。この第３絶縁膜は実施の形態１と同様、第１保護絶縁層１３として機能する。

その後、第４回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第３絶縁膜からなる第１保護絶縁層１３、第２絶縁膜からなる第２ゲート絶縁層７、及び第１絶縁膜からなる第１ゲート絶縁層６に対し順次エッチング処理を実行する。このエッチング処理として、フッ素を含むガスを用いたドライエッチング法を用いることができる。実施の形態５ではＳＦ_６ガスにＯ_２ガスを加えた混合ガスを用いたドライエッチングを採用した。その後、フォトレジストパターンを除去する。

その結果、図３０に示すように、画素領域Ｒ４において、第１保護絶縁層１３を貫通して第１コンタクトホール１４が形成され、ゲート端子領域Ｒ２において、第１保護絶縁層１３、第２ゲート絶縁層７及び第１ゲート絶縁層６を貫通して第２コンタクトホール１５が形成され、ソース端子領域Ｒ１において、第１保護絶縁層１３を貫通して第３コンタクトホール１６が形成される。

第１コンタクトホール１４では下層のドレイン電極１２の表面の一部が露出されている。第２コンタクトホール１５では下層のゲート端子４の表面の一部が露出されている。また、第３コンタクトホール１６では下層のソース端子１９の表面の一部が露出されている。

（第６工程）
次に、第１コンタクトホール１４、第２コンタクトホール１５及び第３コンタクトホール１６を含む第１保護絶縁層１３上に、第３導電膜を成膜する。実施の形態５では、第３導電膜として光透過性の酸化物系導電膜であるＩＴＯ膜を用いる。ＩＴＯ膜は一般的に、常温では結晶質構造が安定であるが、ここではスパッタリング法で、ＡｒにＨを含むガス、例えば、Ｈ_２ガスまたはＨ_２Ｏなどを混合したガスを用いてスパッタリングを行い、ＩＴＯ膜を非晶質状態で成膜する。

次に、第５回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第３導電膜であるＩＴＯ膜に対しエッチング処理を実行する。このエッチング処理として、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。

その結果、図２６に示すように、ドレイン電極１２上に設けられる第１コンタクトホール１４を介して、ドレイン電極１２と電気的に接続される画素電極１７が形成される。

さらに、図２６に示すように、ゲート端子４上に設けられる第２コンタクトホール１５を介して、ゲート端子４と電気的に接続されるゲート端子パッド２０が形成され、ソース端子１９上に設けられる第３コンタクトホール１６を介して、ソース端子１９と電気的に接続されるソース端子パッド２１が形成される。

以上の製造工程を経て、図２５及び図２６に示した構造のＴＮ－ＬＣＤ用のＴＦＴ基板１０５が完成する。

以上のように、実施の形態５では、ＴＦＴの半導体チャネル層８に酸化物半導体膜を用い、半導体チャネル層８上に低抵抗ＡｌＮを含む低抵抗膜ＡＬＮを形成した。そして、ソース電極１１及びドレイン電極１２を形成した後に、窒素または酸素を含むプラズマ処理を実行して半導体チャネル層８のチャネル領域ＣＮに重なる領域の低抵抗膜ＡＬＮを絶縁化させて、絶縁性ＡｌＮを含む第３保護絶縁層２３を形成した。

実施の形態５のＴＦＴ基板１０５における還元防止用保護絶縁領域である第３保護絶縁層２３は、実施の形態２の第２保護絶縁層２２と同様に、第２の絶縁性窒化領域として機能する。

実施の形態５のＴＦＴ基板１０５では、ソース電極コンタクト層９及びドレイン電極コンタクト層１０用の低抵抗膜ＡＬＮから第３保護絶縁層２３を形成しているため、実施の形態２のＴＦＴ基板１０２のように別途、絶縁性ＡｌＮを構成材料とした第４保絶縁膜からなる第２保護絶縁層２２を新たに成膜する必要はない。

したがって、ＴＦＴ基板１０５の製造工程を簡略化でき生産効率を向上させることができる。第３保護絶縁層２３は、外的な環境等に由来するＨ元素が存在する場合でもＨ原子による半導体チャネル層８の還元劣化を防止し、かつ、界面の構造欠陥を少なくすることができ、ＴＦＴ特性の劣化をさらに抑制することができる。

実施の形態５のＴＦＴ基板１０５は、半導体チャネル層８の表面に接する領域に設けられる第２の絶縁性窒化領域として第３保護絶縁層２３を有している。この第３保護絶縁層２３は、窒化アルミニウムを構成材料とし、かつ絶縁性を有している。

このため、実施の形態５のＴＦＴ基板１０５は、第３保護絶縁層２３の存在により、半導体チャネル層８の表面側から水素原子が半導体チャネル層８に侵入することによる、半導体チャネル層８の第３の還元劣化現象を防止することができる。

また、実施の形態５のＴＦＴ基板１０５の製造方法において、半導体チャネル層８、ソース電極コンタクト層９、ドレイン電極コンタクト層１０、ソース電極１１、ドレイン電極１２及び第３保護絶縁層２３を含む積層構造体の製造処理を上記第２工程、上記第３工程及び上記第４工程として実行している。

したがって、実施の形態５のＴＦＴ基板１０５は、製造工程時において、第２の絶縁性窒化領域となる第３保護絶縁層２３を、ソース電極コンタクト層９及びドレイン電極コンタクト層１０と同時に形成することができる。

すなわち、上記第４工程において、１つの低抵抗膜ＡＬＮから、ソース電極コンタクト層９及びドレイン電極コンタクト層１０に加え、還元防止用保護絶縁領域である第３保護絶縁層２３を形成することができる。

このため、実施の形態５のＴＦＴ基板１０５は、実施の形態２のＴＦＴ基板１０２の第２保護絶縁層２２のように、別途、第２の絶縁性窒化領域として機能する層を製造する必要がない分、製造工程を簡略化することができる。

（変形例）
なお、本実施の形態５で用いたソース電極１１及びドレイン電極１２を形成した後に、窒素または酸素を含むプラズマ処理、すなわち、窒化処理あるいは酸化処理を実行することにより、半導体チャネル層８のチャネル領域ＣＮに重なる領域の低抵抗膜ＡＬＮを絶縁化させて、絶縁性ＡｌＮを含む第３保護絶縁層２３を設ける方法は、実施の形態３あるいは実施の形態４の製造方法にも活用することができる。

すなわち、低抵抗膜ＡＬＮに対しウエットエッチング処理を実行してからなるソース電極コンタクト層９及びドレイン電極コンタクト層１０を分離形成する工程の代わりに上述したプラズマ処理を用いても良い。

プラズマ処理を用いる場合は、第２導電膜ＭＥに対しＰＡＮ薬液を用いたウエットエッチング処理を実行してソース電極１１及びドレイン電極１２に分離した直後において、実施の形態５の（第４工程）のプラズマ処理を行う。

すなわち、低抵抗膜ＡＬＮのうち、上方にソース電極１１及びドレイン電極１２が形成されていない露出領域に対し、窒素または酸素を含むプラズマ処理を実行する。その結果、低抵抗膜ＡＬＮの露出領域を絶縁化して第３保護絶縁層２３を形成し、第３保護絶縁層２３を挟むことにより、互いに絶縁分離されたソース電極コンタクト層９及びドレイン電極コンタクト層１０を形成することができる。

以下、実施の形態４のＴＦＴ基板１０４の製造工程を例に挙げて説明する。

図２１に示すように、フォトレジストパターンＰＲ１ａ′及びＰＲ２′をマスクとして、第２導電膜ＭＥに対するエッチング処理を行い、ソース電極１１及びドレイン電極１２を形成する。

その後、フォトレジストパターンＰＲ１ａ′及びＰＲ２′をマスクとして、低抵抗膜ＡＬＮに対し、窒素または酸素を含むプラズマ処理を実行する。その結果、フォトレジストパターンＰＲ１ａ′及びＰＲ２′が形成されていない低抵抗膜ＡＬＮの露出領域を絶縁化して第３保護絶縁層２３が形成される。

したがって、第３保護絶縁層２３を挟むことにより、互いに絶縁分離されたソース電極コンタクト層９及びドレイン電極コンタクト層１０を形成することができる。

このように、上述した実施の形態５の変形例を実施の形態３及び実施の形態４に適用することにより、窒化アルミニウム膜である低抵抗膜ＡＬＮを選択的に除去することなく残存させた状態で、互いに分離されたソース電極コンタクト層９及びドレイン電極コンタクト層１０を得ることができる。

さらに、実施の形態５は、第１保護絶縁層１３上に設けられる画素電極１７を有するＴＦＴ基板１０５において、高い信頼性を発揮させることができる。

＜実施の形態６＞
実施の形態１ではＴＮ－ＬＣＤ用のＴＦＴ基板１０１について説明したが、例えば、実施の形態１のＴＦＴ基板１０１をベースとして、ＦＦＳ(Fringe Field Switching)モードと呼ばれる横電界液晶駆動方式のＬＣＤに用いられる、ＦＦＳ－ＬＣＤ用のＴＦＴ基板を得ることができる。

図３１は実施の形態６である薄膜トランジスタ基板の平面構成を示す平面図である。図３２は実施の形態６の薄膜トランジスタ基板の断面構造を示す断面図である。図３１のＺ６－Ｚ６断面、Ｙ６－Ｙ６断面及びＸ６-Ｘ６断面それぞれの断面構造を図３２で示している。

なお、図３１は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。

図３１及び図３２を参照して、実施の形態６のＴＦＴ基板１０６の構成について説明する。図３１及び図３２において、図１及び図２等に示した要素と同様の要素には同一符号を付してある。

図３２において、図３１に示すＸ６－Ｘ６断面がＴＦＴ領域Ｒ３及び画素領域Ｒ４として示され、Ｙ６－Ｙ６断面がゲート端子領域Ｒ２として示され、Ｚ６－Ｚ６断面がソース端子領域Ｒ１として示される。

ゲート端子領域Ｒ２は、図３１では図示しないゲート配線３にゲート信号を供給するためのゲート端子４に対応する領域である。ソース端子領域Ｒ１はソース配線１８に表示信号を印加するためのソース端子１９に対応する領域である。ＴＦＴ領域Ｒ３はＴＦＴが形成される領域であり、画素領域Ｒ４が画素電極１７及び対向電極２５の形成領域である。

図３１及び図３２に示すように、実施の形態６のＴＦＴ基板１０６は、実施の形態１のＴＦＴ基板１０１相当の第１保護絶縁層１３、画素電極１７を覆って、基板１上の全面に新たに第５絶縁膜からなる層間絶縁層２４が設けられる。

さらに、画素領域Ｒ４では、層間絶縁層２４を挟んで画素電極１７と対向するように、層間絶縁層２４上に第４導電膜からなる対向電極２５が設けられている。対向電極２５は、開口部であるスリットＳＬによって対向電極２５はその形成領域に間隙が設けられたスリット状電極となっている。

層間絶縁層２４を挟んで対向する面状の画素電極１７と間隙を有するスリット状の対向電極２５とにより、画素領域Ｒ４に基板１の形成面と概略平行な横電界であるフリンジ電界が印加される。対向電極２５に設けられる間隙は、スリットＳＬによる開口に限らず、例えば、櫛歯状にして電極間に間隙を設けるようにしてもよい。

前述したように、ソース端子パッド２１、ゲート端子パッド２０、画素電極１７及び第１保護絶縁層１３を含む基板１上の全面を覆って第４絶縁膜である層間絶縁層２４が設けられる。層間絶縁層２４上には、第４導電膜からなるソース端子パッド２７、ゲート端子パッド２６及び対向電極２５が設けられる。

このように、対向電極２５は、層間絶縁層２４上に設けられ、平面視して画素電極１７極と重複する領域に設けられる。

上層のゲート端子パッド２６は、層間絶縁層２４を貫通する第２コンタクトホール１５Ｘを介して下層のゲート端子パッド２０と電気的に接続される。上層のソース端子パッド２７は、層間絶縁層２４を貫通して形成される第３コンタクトホール１６Ｘを介して下層のソース端子パッド２１と電気的に接続される。

実施の形態６のＴＦＴ基板１０６において、第５絶縁膜からなる層間絶縁層２４は、第１絶縁膜や第３絶縁膜と同様に、ＳｉＯ膜またはＳｉＮ膜を用いることができる。あるいはこれらを２層以上含む積層膜としてもよい。また、第４導電膜からなる対向電極２５は、第３導電膜と同様に、光透過性の酸化物系導電膜であるＩＴＯ膜を用いることができる。画素電極１７と対向電極２５を、光透過性のあるＩＴＯ膜とすることで、開口率が高く光透過性を有する画素部を得ることができる。

以上、実施の形態６のＴＦＴ基板１０６によれば、実施の形態１と同様に、酸化物半導体を構成材料とした半導体チャネル層８の還元劣化を防止できるとともに、構造欠陥が少なく信頼性の高いＴＦＴを実現することができる。

また、実施の形態１の工程に２回の写真製版工程を追加し、合計７回の写真製版工程で、ＦＦＳ－ＬＣＤ用のＴＦＴ基板１０６を製造することができる。追加する２回の写真製版工程は、層間絶縁層２４をパターニングしてコンタクトホール１５Ｘ，１６Ｘを形成する工程と、対向電極２５、ゲート端子パッド２６及びソース端子パッド２７形成用のパターニング工程とを意味する。

実施の形態６は、第１保護絶縁層１３上、かつ層間絶縁層２４下に設けられる画素電極１７と層間絶縁層２４上に設けられる対向電極２５とを有する、実施の形態６のＴＦＴ基板１０６において、高い信頼性を発揮させることができる。

なお、本実施の形態６では、上記の実施の形態１のＴＦＴ基板１０１をベースとしたＦＦＳ－ＬＣＤ用のＴＦＴ基板１０６について説明したが、実施の形態１に限らず、他の実施の形態２～実施の形態５のＴＦＴ基板１０２～１０５についても実施の形態６と同等のＦＦＳ－ＴＦＴ基板を得ることができる。

＜実施の形態７＞
実施の形態７では、実施の形態６とは異なる構成のＦＦＳ－ＴＦＴ基板の構造、及びこれらの製造方法について説明する。

図３３は実施の形態７である薄膜トランジスタ基板の平面構成を示す平面図である。図３４は実施の形態７の薄膜トランジスタ基板の断面構造を示す断面図である。図３３のＺ７－Ｚ７断面、Ｙ７－Ｙ７断面及びＸ７-Ｘ７断面それぞれの断面構造を図３４で示している。

なお、図３３は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。

図３３及び図３４を参照して、実施の形態７のＦＦＳ－ＬＣＤ用のＴＦＴ基板１０７の構成について説明する。図３３及び図３４において、図１及び図２等に示した要素と同様の要素には同一符号を付してある。

図３４において、図３３に示すＸ７－Ｘ７断面がＴＦＴ領域Ｒ３及び画素領域Ｒ４として示され、Ｙ７－Ｙ７断面がゲート端子領域Ｒ２として示され、Ｚ７－Ｚ７断面がソース端子領域Ｒ１として示される。

ゲート端子領域Ｒ２は、図３３では図示しないゲート配線３にゲート信号を供給するためのゲート端子４に対応する領域である。ソース端子領域Ｒ１はソース配線１８に表示信号を印加するためのソース端子１９に対応する領域である。ＴＦＴ領域Ｒ３はＴＦＴが形成される領域であり、画素領域Ｒ４が画素電極１７Ｙ及び対向電極２５の形成領域である。

図３３及び図３４に示すように、ＴＦＴ基板１０７は、例えばガラス等の透明性絶縁基板である基板１を用いて構成される。基板１上には、第１導電膜からなるゲート電極２、ゲート配線３、ゲート端子４、及び共通配線５が設けられている。なお、共通配線５は図３４では図示していない。

平面視して、ゲート配線３は図１の横方向に沿って延在している。ＴＦＴ領域Ｒ３のゲート電極２はゲート配線３の一部分である。すなわち、ゲート配線３におけるＴＦＴの領域部分がゲート電極２となっている。ゲート電極２は、ゲート配線３のゲート電極２以外の部分よりも形成幅が広くなっている。また、ゲート端子４はゲート配線３の一方の端部に設けられている。共通配線５は、ゲート配線３と平行に延在している。

そして、これらの構成要素２～５を覆って、第１絶縁膜からなる第１ゲート絶縁層６が設けられ、第１ゲート絶縁層６の上に絶縁性ＡｌＮを構成要素とした第２絶縁膜からなる第２ゲート絶縁層７が設けられている。

第２ゲート絶縁層７上に半導体膜の半導体チャネル層８Ｙが設けられている。半導体チャネル層８Ｙは平面視してゲート電極２と重複する領域から、平面視してゲート電極２と重複しない周辺領域にかけて設けられる。半導体チャネル層８Ｙの裏面が第２ゲート絶縁層７の表面に接している。

ソース電極コンタクト層９Ｙは半導体チャネル層８Ｙ上に設けられ、ドレイン電極コンタクト層１０は半導体チャネル層８Ｙ上に選択的に設けられる。

ソース電極１１は、半導体チャネル層８Ｙの表面上に設けられることなく、ソース電極コンタクト層９Ｙ上に設けられる。

ドレイン電極１２Ｙは、半導体チャネル層８Ｙの表面上に設けられることなく、ドレイン電極コンタクト層１０上に選択的に設けられる。

ソース電極１１とドレイン電極１２Ｙとは接触することなく、互いに独立して設けられ、ソース電極１１，ドレイン電極１２Ｙ間における半導体チャネル層８Ｙの領域がチャネル領域ＣＮとして規定される。

さらに、ソース配線１８がソース電極１１から分岐して設けられ、ソース配線１８の一方の端部にソース端子１９が設けられている。

第２導電膜からなるソース電極１１、ソース配線１８及びソース端子１９全体の下層には、低抵抗ＡｌＮを構成材料としたソース電極コンタクト層９Ｙが延在して、ソース電極１１、ソース配線１８及びソース端子１９の下面に接して設けられる。

さらに、ソース電極コンタクト層９Ｙ全体の下層には、半導体チャネル層８Ｙが延在して、ソース電極コンタクト層９Ｙの下面に接して設けられる。

すなわち、ソース電極コンタクト層９Ｙ及びソース電極コンタクト層９Ｙ下の半導体チャネル層８Ｙは、ソース電極１１、ソース配線１８及びソース端子１９の一部として機能する。

上述した実施の形態７のＴＦＴ基板１０７は、ソース電極１１、ソース配線１８及びソース端子１９の下方にソース電極コンタクト層９Ｙ及び半導体チャネル層８Ｙを設けたソース電極積層構造を有している。

平面視して、ソース配線１８は、ソース電極１１から分岐して縦方向に延在され、ソース配線１８の一方の端部にソース端子１９が設けられている。また、半導体チャネル層８Ｙ、ソース電極コンタクト層９Ｙ、及びドレイン電極コンタクト層１０を含む積層体のパターンは、チャネル領域ＣＮを除き、平面視して、ソース電極１１、ソース配線１８、ソース端子１９及びドレイン電極１２Ｙのパターンと概略同一形状となるように設けられている。

ＴＦＴ基板１０７の画素領域Ｒ４の第２ゲート絶縁層７上には、第３導電膜からなる画素電極１７Ｙが設けられている。画素電極１７Ｙは、ＴＦＴ領域Ｒ３において、ドレイン電極１２Ｙと電気的に接続されるように、ドレイン電極１２Ｙの表面及び側面の一部と、ドレイン電極コンタクト層１０の側面の一部と、半導体チャネル層８Ｙの側面の一部と、接するように設けられている。

すなわち、画素電極１７Ｙは、半導体チャネル層８上においてコンタクトホールを介することなくドレイン電極１２Ｙと直接接触される。

また、第３導電膜からなる導電層が、ソース電極１１、ソース配線１８及びソース端子１９の上に設けられ、各々、上層ソース電極２８、上層ソース配線２９及び上層ソース端子３０として構成されている。すなわち、ソース電極１１上に上層ソース電極２８が設けられ、ソース配線１８上に上層ソース配線２９が設けられ、ソース端子１９上に上層ソース端子３０が設けられる。

上層ソース電極２８と画素電極１７Ｙは、半導体チャネル層８Ｙのチャネル領域ＣＮ上において、互いに分離されて設けられている。

平面視して、第３導電膜からなる画素電極１７Ｙは、ＴＦＴ基板１０７の半導体チャネル層８Ｙ上においてドレイン電極１２Ｙと概略同一形状で構成されるとともに、ドレイン電極１２Ｙから延びて、ソース配線１８で囲まれる領域内に設けられている。画素電極１７Ｙにおいてソース配線１８で囲まれる領域が実際の画素表示用の画素電極領域となる。

また、上層ソース電極２８、上層ソース配線２９及び上層ソース端子３０は、各々、ソース電極１１、ソース配線１８及びソース端子１９と概略同一形状の態様で連続したパターンで設けられている。

上層ソース電極２８、画素電極１７Ｙ及び半導体チャネル層８Ｙのチャネル領域ＣＮを含む基板１上の全面を覆って第５絶縁膜からなる層間絶縁層２４が設けられている。層間絶縁層２４は、ＴＦＴ領域Ｒ３では半導体チャネル層８のチャネル領域ＣＮの保護絶縁層として機能する。また画素領域Ｒ４では、実施の形態６と同様、層間絶縁層２４を挟んで画素電極１７Ｙと対向するように、層間絶縁層２４の上に第４導電膜からなる対向電極２５が設けられている。すなわち、対向電極２５は平面視して画素電極１７Ｙの重複する領域を有している。

対向電極２５は、スリットＳＬによるスリット開口によって電極間に間隙が設けられたスリット状電極となっている。層間絶縁層２４を挟んで対向する面状の画素電極１７Ｙと間隙を有するスリット状の対向電極２５とにより、画素領域Ｒ４に基板１の形成面と概略平行な横電界であるフリンジ電界が印加される。対向電極２５に設けられる間隙は、スリット開口によるものに限らず、例えば、櫛歯状にして電極間に間隙を設けるようにしてもよい。

ゲート端子領域Ｒ２では、第１ゲート絶縁層６、第２ゲート絶縁層７及び層間絶縁層２４を貫通する第２コンタクトホール１５Ｘが設けられ、第２コンタクトホール１５Ｘを介して下層のゲート端子４と電気的に接続される第４導電膜からなるゲート端子パッド２６が設けられている。

また、ソース端子領域Ｒ１では、層間絶縁層２４に第３コンタクトホール１６Ｘが設けられ、第３コンタクトホール１６Ｘを介して下層の上層ソース端子３０と電気的に接続される第４導電膜からなるソース端子パッド２７が設けられている。

以上の実施の形態７によれば、実施の形態６と同様に、酸化物半導体の半導体チャネル層８Ｙの還元劣化を防止できるとともに、構造欠陥が少なく信頼性の高いＦＦＳ－ＬＣＤ用のＴＦＴ基板１０７を実現することができる。さらに、実施の形態６に比べて第１保護絶縁層１３の形成を省略することができるため、ＴＦＴ基板１０７の生産効率を向上し、コストを低減することができる。

図３５～図３７は、実施の形態７のＴＦＴ基板１０７の製造方法を示す断面図である。なお、図３５～図３７においては、図３３及び図３４に示した要素に対応する要素には、同一符号を付している。以下、図３３～図３７を参照して、ＴＦＴ基板１０７の製造方法を説明する。

なお、実施の形態７の第２工程における第２ゲート絶縁層７を成膜する製造工程までは、実施の形態１と同じであるために、説明は省略する。

（第２工程）
第２ゲート絶縁層７上に、チャネル層の材料である酸化物半導体からなる半導体膜ＳＥを成膜する。なお、酸化物半導体の具体的内容は実施の形態１の酸化物半導体膜と同一であり、半導体膜ＳＥの製造内容は、実施の形態１の酸化物半導体膜の製造内容と同一であるため、説明を省略する。

続けて、半導体膜ＳＥ上に、ソース電極コンタクト層９及びドレイン電極コンタクト層１０の材料である低抵抗膜ＡＬＮを成膜する。実施の形態７では、低抵抗膜ＡＬＮとして、ＡｌまたはＡｌ合金のターゲットを用い、Ａｒガス及びＮ_２ガスを用いたスパッタリング法でＡｌＮを含むＡｌＮ膜またはＡｌＮ合金膜を低抵抗膜ＡＬＮとして成膜した。

低抵抗膜ＡＬＮは、このあとに形成される第２導電膜からなるＡｌ合金膜やＭｏ合金膜と積層されて、ソース電極１１、ソース配線１８及びドレイン電極１２Ｙの一部として機能する。さらに、低抵抗膜ＡＬＮは、酸化物半導体からなる半導体チャネル層８Ｘとの境界における界面層の構造欠陥や還元劣化の発生を防止する機能を有する。加えて、低抵抗膜ＡＬＮは、第２導電膜と半導体チャネル層８Ｙとの間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。このため、ＡｌＮ膜またはＡｌＮ合金膜からなる低抵抗膜ＡＬＮの比抵抗値は、１Ω・ｍ以下であることが好ましい。

さらに続けて、低抵抗膜ＡＬＮ上に、ソース電極１１及びドレイン電極１２Ｙ用の第２導電膜ＭＥを成膜する。実施の形態７では、第２導電膜ＭＥとしてＭｏ及びＡｌそれぞれに他の元素を微量に添加したＭｏ合金及びＡｌ合金を用い、Ａｒガスを用いたスパッタリング法でＭｏ合金膜とＡｌ合金膜との積層構造として第２導電膜ＭＥを成膜した。

上述した半導体膜ＳＥ、低抵抗膜ＡＬＮ、第２導電膜ＭＥの製造工程は真空中において大気開放することなく連続的に行うことができる。

次に、第２回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第２導電膜ＭＥ、低抵抗膜ＡＬＮ及び半導体膜ＳＥを順に選択的にエッチング処理を実行する。

ここでは、まず、ＰＡＮ薬液によるウエットエッチング法を用いて、Ｍｏ合金膜とＡｌ合金膜の積層膜からなる第２導電膜ＭＥ、及びＡｌＮ膜またはＡｌＮ合金膜からなる低抵抗膜ＡＬＮをエッチングする。

その後、続けて、シュウ酸５ｗｔ％濃度の水溶液を含む薬液によるウエットエッチング法を用いて、ＩｎＧａＺｎＯ酸化物半導体からなる半導体膜ＳＥを選択的にエッチングする。

その後、フォトレジストパターンを除去する。その結果、図３５に示すように、第２ゲート絶縁層７上に、この後の工程で形成される半導体チャネル層８Ｙ、ソース電極コンタクト層９Ｙ、ドレイン電極コンタクト層１０、ソース電極１１、ドレイン電極１２Ｙ、ソース配線１８及びソース端子１９等の要素を含む、第２導電膜ＭＥ、低抵抗膜ＡＬＮ及び半導体膜ＳＥからなる積層体パターンが形成される。

（第３工程）
次に、第２ゲート絶縁層７及び２導電膜ＭＥ、低抵抗膜ＡＬＮ及び半導体膜ＳＥからなる積層体パターンを含む基板１上の全面に、第３導電膜を成膜する。実施の形態７では、第３導電膜として光透過性の酸化物系導電膜であるＩＴＯ膜を用いる。ここではスパッタリング法で、ＡｒにＨ_２ガスまたはＨ_２Ｏを混合したガスを用いてスパッタリングを行い、ＩＴＯ膜を非晶質状態で成膜する。

次に、第３回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第３導電膜であるＩＴＯ膜をエッチングする。エッチング処理として、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。さらに、ＴＦＴ領域Ｒ３において、チャネル領域ＣＮ上の第２導電膜ＭＥ及び低抵抗膜ＡＬＮに対しエッチング処理を実行する。このエッチング処理として、ＰＡＮ薬液によるウエットエッチング法を採用した。これらのエッチング処理により、半導体チャネル層８Ｙの上層で、ソース電極１１とドレイン電極１２Ｙとが互いに分離されてＴＦＴのチャネル領域ＣＮが形成される。

その後、フォトレジストパターンを除去する。その結果、図３６に示すように、ＴＦＴ領域Ｒ３においてドレイン電極１２Ｙが形成され、ドレイン電極１２Ｙと電気的に接続された画素電極１７Ｙがドレイン電極１２Ｙの表面上から画素領域Ｒ４の第２ゲート絶縁層７上にかけて形成される。

また、ソース電極１１、ソース配線１８及びソース端子１９上に、各々、上層ソース電極２８、上層ソース配線２９及び上層ソース端子３０が形成される。ソース電極１１及び上層ソース電極２８と、ドレイン電極１２Ｙ及び画素電極１７Ｙは、半導体チャネル層８Ｙ上で互いに分離されて、ソース電極１１，ドレイン電極１２Ｙ間の半導体チャネル層８Ｙにチャネル領域ＣＮが形成される。

（第４工程）
上層ソース電極２８、画素電極１７Ｙ及び半導体チャネル層８Ｙのチャネル領域ＣＮ等を含む基板１上の全面に、層間絶縁層２４用の第５絶縁膜を成膜する。実施の形態７では、第５絶縁膜として、第１ゲート絶縁層６の第１絶縁膜と同様に、ＰＥＣＶＤ法を用いてＳｉＯ膜またはＳｉＮ膜を成膜した。なお、第５絶縁膜はＳｉＯまたはＳｉＮのいずれかの単層膜でもよいし、これらを２層以上含む積層膜としてもよい。この第５絶縁膜はＴＦＴ領域Ｒ３において、半導体チャネル層８Ｙのチャネル領域ＣＮの保護絶縁層として機能し、画素領域Ｒ４において、画素電極１７Ｙと、この後に形成される対向電極２５とを挟む層間絶縁層として機能する。

その後、第４回目の写真製版工程でフォトレジストパターンを形成し、フォトレジストパターンをマスクにして、第５絶縁膜である層間絶縁層２４、及び第２絶縁膜である第２ゲート絶縁層７、及び第１絶縁膜である第１ゲート絶縁層６を順次エッチングする。実施の形態７ではＳＦ_６ガスにＯ_２ガスを加えた混合ガスを用いてドライエッチングした。

その後、フォトレジストパターンを除去する。その結果、図３７に示すように、ゲート端子領域Ｒ２において第２コンタクトホール１５Ｘ及びソース端子領域Ｒ１において第３コンタクトホール１６Ｘが形成される。第２コンタクトホール１５Ｘでは下層のゲート端子４の表面の一部が露出されている。また第３コンタクトホール１６では下層の上層ソース端子３０の表面の一部が露出されている。

（第５工程）
第２コンタクトホール１５Ｘ及び第３コンタクトホール１６Ｘを含む層間絶縁層２４の上に、第４導電膜を成膜する。実施の形態７では、第４導電膜として、第３導電膜と同様に光透過性の酸化物系導電膜であるＩＴＯ膜を用いる。ＩＴＯ膜は一般的に、常温では結晶質構造、すなわち、多結晶構造が安定であるが、ここではスパッタリング法で、ＡｒにＨを含むガス、例えば、Ｈ_２ガスまたはＨ_２Ｏなどを混合したガスを用いてスパッタリングを行い、ＩＴＯ膜を非晶質状態で成膜する。

次に、第５回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストをマスクとして第４導電膜であるＩＴＯ膜に対しエッチング処理を実行する。エッチング処理として、「シュウ酸４ｗｔ％＋水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。

その結果、図３４に示すように、画素領域Ｒ４では層間絶縁層２４を挟んで画素電極１７Ｙと対向するように、層間絶縁層２４上に対向電極２５が形成される。対向電極２５は、スリットＳＬによる開口部によって間隙が設けられたスリット状電極となっている。したがって、層間絶縁層２４を挟んで対向する面状の画素電極１７Ｙと間隙を有するスリット状の対向電極２５とにより、画素領域Ｒ４に基板１の形成面と概略平行な横電界であるフリンジ電界を発生することができる。

画素電極１７Ｙと対向電極２５を、光透過性のあるＩＴＯ膜とすることで、開口率が高く光透過性を有する画素部を得ることができる。なお、対向電極２５に設けられる間隙は、スリットＳＬによる開口に限らず、例えば、櫛歯状にして電極間に間隙を設けるようにしてもよい。

そして、ゲート端子領域Ｒ２では第２コンタクトホール１５Ｘを介して、ゲート端子４と電気的に接続されるゲート端子パッド２６が形成され、ソース端子領域Ｒ１では第３コンタクトホール１６Ｘを介して、上層ソース端子３０と電気的に接続されるソース端子パッド２７が形成される。

以上の製造工程を経て、図３３及び図３４に示した構造のＦＦＳ－ＬＣＤ用のＴＦＴ基板１０７が完成する。

以上、実施の形態７によれば、実施の形態１と同様に、酸化物半導体の半導体チャネル層８Ｙの還元劣化を防止できるとともに、さらに構造欠陥が少なく信頼性の高いＴＦＴ基板１０７を実現することができる。さらに上述した実施の形態６に比べ、写真製版工程が２回少ない５回の写真製版工程でＦＦＳ－ＬＣＤ用のＴＦＴ基板１０７を製造することができる。これにより、高い信頼性を有するＦＦＳモードのＬＣＤを効率よく生産することができるようになる。

実施の形態７のＴＦＴ基板１０７は、半導体チャネル層８Ｙ上においてドレイン電極１２Ｙと画素電極１７Ｙとを直接接触させることにより、コンタクトホールを設けることなく画素電極１７Ｙとドレイン電極１２Ｙとの電気的接続関係を確保することができる。したがって、実施の形態１～実施の形態６で用いた第１保護絶縁層１３あるいは第２保護絶縁層２２が不要となる。

その結果、比較的簡単な製造工程を経て、実施の形態７のＴＦＴ基板１０７を製造することができる。

また、実施の形態７は、画素電極１７Ｙと、層間絶縁層２４上に設けられる対向電極２５とを有する、実施の形態７のＴＦＴ基板１０７において、高い信頼性を発揮させることができる。

この際、画素電極１７Ｙは、絶縁膜を貫通するコンタクトホールを介することなくドレイン電極１２Ｙに直接接続され、かつ、層間絶縁層２４下に設けられる。

＜実施の形態８＞
実施の形態１は、ウルツ鉱型構造をベースとした結晶型を有する絶縁性ＡｌＮを構成材料とした第２ゲート絶縁層７を、第１ゲート絶縁層６上の基板１の全面に設けた構成としたものであるが、実施の形態８は、第２ゲート絶縁層７を、基板１上の全面ではなく、酸化物半導体を構成材料とした半導体チャネル層８のパターンの下層のみに選択的に設けた構成としたものである。なお、絶縁性ＡｌＮは、結晶相を有する多結晶膜、微結晶膜であってもよいし、非晶質相を含む非晶質膜であってもよい。あるいは、結晶相と非晶質相が混在した膜であってもよい。

図３８は、実施の形態８の薄膜トランジスタ基板の断面構成を示す断面図である。図３８において、図１及び図２に示した構成要素と同様な構成要素には同一符号を付している。

実施の形態８のＴＦＴ基板１０８は、第２ゲート絶縁層７が第２ゲート絶縁層７Ｘに変更された以外は、実施の形態１のＴＦＴ基板１０１と同じであるため、平面構成を示す部分平面図は、図１と同じである。

したがって、図１のＺ１－Ｚ１断面、Ｙ１－Ｙ１断面及びＸ１-Ｘ１断面それぞれの断面構造を図３８で示している。また、図３８は、図２と同様、図１に示すＸ１－Ｘ１断面がＴＦＴ領域Ｒ３及び画素領域Ｒ４として示され、Ｙ１－Ｙ１断面がゲート端子領域Ｒ２として示され、Ｚ１－Ｚ１断面がソース端子領域Ｒ１として示される。

図１及び図３８を参照して、実施の形態８のＴＦＴ基板１０８の構成について説明する。図１及び図３８に示すように、実施の形態８のＴＦＴ基板１０８のＴＦＴ領域Ｒ３では、ＴＦＴ基板１０１と同様、基板１上に設けられた第１導電膜からなるゲート電極２と、ゲート電極２上にゲート電極２を覆って設けられた第１絶縁膜からなる第１ゲート絶縁層６が形成されている。

そして、ＴＦＴ基板１０８は、第１ゲート絶縁層６上に選択的に絶縁性ＡｌＮを構成材料とした第２ゲート絶縁層７Ｘを有している。

さらに、ＴＦＴ基板１０８において、第２ゲート絶縁層７Ｘ上に半導体チャネル層８が設けられている。すなわち、第１の絶縁性窒化領域として機能する第２のゲート絶縁層７Ｘは半導体チャネル層８の裏面と接触する領域のみに選択的に設けられる。

半導体チャネル層８上には、互いに分離して設けられた低抵抗ＡｌＮを構成材料とした低抵抗膜からなるソース電極コンタクト層９及びドレイン電極コンタクト層１０が設けられる。

ソース電極１１は、半導体チャネル層８の表面上に形成されることなく、ソース電極コンタクト層９上から第１ゲート絶縁層６上にかけて設けられる。ドレイン電極１２は、半導体チャネル層８の表面上に設けられることなく、ドレイン電極コンタクト層１０上から第１ゲート絶縁層６上にかけて設けられる。

ソース電極１１とドレイン電極１２とは接触することなく、互いに独立して設けられ、ソース電極１１，ドレイン電極１２間における半導体チャネル層８の領域がチャネル領域ＣＮとして規定される。

さらに、ソース配線１８がソース電極１１から分岐して設けられ、ソース配線１８の一方の端部にソース端子１９が設けられている。

ソース電極１１、ドレイン電極１２及び半導体チャネル層８を含む基板１上の全面を覆って第３絶縁膜である第１保護絶縁層１３が設けられる。第１保護絶縁層１３上には、第３導電膜からなる画素電極１７、ゲート端子パッド２０及びソース端子パッド２１が設けられる。

画素電極１７は第１保護絶縁層１３を貫通する第１コンタクトホール１４を介して下層のドレイン電極１２と電気的に接続される。ゲート端子パッド２０は、第１ゲート絶縁層６、及び第１保護絶縁層１３を貫通する第２コンタクトホール１５を介して下層のゲート端子４と電気的に接続される。ソース端子パッド２１は、第１保護絶縁層１３を貫通して形成される第３コンタクトホール１６を介して下層のソース端子１９と電気的に接続される。

実施の形態８のＴＦＴ基板１０８は、実施の形態１で説明した製造工程のうち、第２工程において第２回目の写真製版工程でフォトレジストパターンを形成する。その後、このフォトレジストパターンをマスクとして、ＡｌＮ膜またはＡｌＮ合金膜を含む低抵抗膜及び酸化物半導体からなる半導体膜を順次エッチングし、さらに続けて下層の絶縁性ＡｌＮを含む第２絶縁膜を選択的にエッチング除去する工程を新たに追加することにより、ＴＦＴ基板１０８を製造することができる。

具体的には、図４で示す構造から、さらに、第２回目の写真製版工程で形成した同じフォトレジストパターンをマスクとして、第２ゲート絶縁層７に対するエッチング処理を実行して、図３８で示す第２ゲート絶縁層７Ｘを形成することができる。

実施の形態８のＴＦＴ基板１０８では、実施の形態１のＴＦＴ基板１０１と同様の効果を得ることができる。

すなわち、実施の形態８のＴＦＴ基板１０８は、半導体チャネル層８の下層にのみ設けられ、第１の絶縁性窒化領域として機能する第２ゲート絶縁層７Ｘの存在により、第１ゲート絶縁層６から水素原子が半導体チャネル層８に侵入することによる、半導体チャネル層８の第１の還元劣化現象を防止することができる。

さらに、半導体チャネル層８の下層のみ第２ゲート絶縁層７Ｘが形成されているため、ゲート端子領域Ｒ２に設けられる第２コンタクトホール１５は、絶縁性ＡｌＮからなる第２ゲート絶縁層７Ｘを含まない。したがって、第２コンタクトホール１５の形成時に、同じＳｉＯ膜またはＳｉＮ膜からなる第１ゲート絶縁層６と第１保護絶縁層１３のみをエッチング対象とすることができるため、第２コンタクトホール１５の形成時のエッチングプロセスが簡略化できる。

さらに、第２コンタクトホール１５に第２ゲート絶縁層７Ｘは含まれないため、第２コンタクトホール１５の側壁面を不連続面のない均一な面状で形成することができるきる。その結果、第２コンタクトホール１５におけるゲート端子パッド２０のカバレッジ特性を良好なものにすることができるため、ＴＦＴ基板１０８の信頼性を向上させることができる。

このように、実施の形態８のＴＦＴ基板１０８は、半導体チャネル層８の下層にのみ選択的に第２ゲート絶縁層７Ｘを設けることにより、信頼性の向上を図ることができる。

さらに、実施の形態８は、第１保護絶縁層１３上に設けられる画素電極１７を有するＴＦＴ基板１０８において、高い信頼性を発揮させることができる。

なお、本実施の形態８では、実施の形態１のＴＦＴ基板１０１をベースとしてその構造を説明したが、実施の形態１のＴＦＴ基板１０１に限らず、実施の形態２～実施の形態７のＴＦＴ基板１０２～１０７に対しても同様に実施することができる。

＜液晶表示装置への適用＞
上述したように、実施の形態１～実施の形態８のＴＦＴ基板１０１～１０８のうち、いずれかをＴＦＴ基板１００４として含む表示装置として、図８で示した液晶表示装置１０００が構成される。

すなわち、ＴＦＴ基板１００４と、ＴＦＴ基板１００４と対向して配置される対向基板１００６と、ＴＦＴ基板１００４と対向基板１００６との間に挟持される液晶層１００５とを主要構成として含んで液晶表示装置１０００が構成される。

この液晶表示装置１０００は、実施の形態１～実施の形態８で示したＴＦＴ基板１０１～１０８のうち、いずれかを構成要素とすることにより、高い信頼性を発揮することができる。

＜その他＞
以上説明した実施の形態１～実施の形態８では、半導体チャネル層８，８Ｘ及び８Ｙの酸化物半導体膜として、ＩｎとＧａとＺｎを含む酸化物であるＩｎＧａＺｎＯ膜を用いたが、これに限ることなく、他にもＺｎＯ膜を用いることができる。さらにこれらに限らず、Ｉｎ－Ｚｎ－Ｏ系、Ｉｎ－Ｇａ－Ｏ系、Ｉｎ－Ｍｇ（マグネシウム）－Ｏ系、及びＧａ－Ｚｎ－Ｏ系の２元系金属の酸化物や、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、あるいはＩｎ－Ｚｎ－Ｏに希土類元素を添加した３元系金属の酸化物、さらにＩｎ－Ｇａ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ｇａ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｇａ－Ｍｇ－Ｚｎ－Ｏ系の４元系金属の酸化物等からなる酸化物半導体を用いることができる。

さらに、上述した実施の形態で説明した絶縁性ＡｌＮまたは低抵抗ＡｌＮに近い格子定数を有する材料であれば、酸化物半導体以外にも、窒化物半導体や、その他の化合物半導体も用いることができる。

また、実施の形態１～実施の形態８では、ＬＣＤに好適に用いられるＴＦＴ基板の例について説明したが、ＬＣＤに限らず、例えば画素表示部分を変形することで、有機ＥＬやマイクロＬＥＤ(Light Emitting Diode)を用いた表示装置にも好適に実施することができる。

また、実施の形態１～実施の形態８では、ＴＦＴ基板の各画素に対応した画素用ＴＦＴの構成例について説明したが、例えば、同一のＴＦＴ基板に、画素用ＴＦＴだけでなく駆動回路用の駆動用ＴＦＴが一体的に構成される場合には、駆動用ＴＦＴについても、実施の形態１～実施の形態８のＴＦＴ基板１０１～１０８の構成を適用することができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

１ 基板、２ ゲート電極、３ ゲート配線、４ ゲート端子、５ 共通配線、６ 第１ゲート絶縁層、７，７Ｘ 第２ゲート絶縁層、８，８Ｘ，８Ｙ 半導体チャネル層、９，９Ｘ，９Ｙ ソース電極コンタクト層、１０，１０Ｘ ドレイン電極コンタクト層、１１ ソース電極、１２，１２Ｙ ドレイン電極、１３ 第１保護絶縁層、１４ 第１コンタクトホール、１５，１５Ｘ 第２コンタクトホール、１６，１６Ｘ 第３コンタクトホール、１７，１７Ｙ 画素電極、１８ ソース配線、１９ ソース端子、２０，２６ ゲート端子パッド、２１，２７ ソース端子パッド、２２ 第２保護絶縁層、２３ 第３保護絶縁層、２４ 層間絶縁層、２５ 対向電極、２８ 上層ソース電極、２９ 上層ソース配線、３０ 上層ソース端子。

Claims (4)

1. 薄膜トランジスタ基板であって、
   基板上に選択的に設けられるゲート電極と、
   前記ゲート電極を覆って前記ゲート電極上に設けられるゲート絶縁層と、
   前記ゲート絶縁層上に設けられ、酸化物半導体を構成材料とした半導体チャネル層とを備え、前記半導体チャネル層は第１及び第２の主面を有し、第２の主面が前記ゲート絶縁層に接しており、前記半導体チャネル層は平面視して前記ゲート電極と重複する領域を有し、
   前記半導体チャネル層の第１の主面上に互いに分離して選択的に設けられ、各々が窒化アルミニウムを構成材料とし、かつ導電性を有するソース電極コンタクト層及びドレイン電極コンタクト層と、
   前記半導体チャネル層の第１の主面上に形成されることなく、前記ソース電極コンタクト層上に設けられるソース電極と、
   前記半導体チャネル層の第１の主面上に形成されることなく、前記ドレイン電極コンタクト層上に設けられるドレイン電極とをさらに備え、前記ソース電極と前記ドレイン電極とは互いに独立して設けられ、前記ソース電極と前記ドレイン電極との間における前記半導体チャネル層の領域がチャネル領域として規定され、
   前記薄膜トランジスタ基板は、
   前記半導体チャネル層の第１の主面に接する領域に設けられる第２の絶縁性窒化領域をさらに備え、前記第２の絶縁性窒化領域は窒化アルミニウムを構成材料とし、かつ、絶縁性を有し、
   前記第２の絶縁性窒化領域は、
   前記ソース電極コンタクト層及び前記ドレイン電極コンタクト層間において、前記ソース電極コンタクト層及び前記ドレイン電極コンタクト層と同一形成高さで設けられる還元防止用保護絶縁領域である、
   薄膜トランジスタ基板。
2. 薄膜トランジスタ基板であって、
   基板上に選択的に設けられるゲート電極と、
   前記ゲート電極を覆って前記ゲート電極上に設けられるゲート絶縁層と、
   前記ゲート絶縁層上に設けられ、酸化物半導体を構成材料とした半導体チャネル層とを備え、前記半導体チャネル層は第１及び第２の主面を有し、第２の主面が前記ゲート絶縁層に接しており、前記半導体チャネル層は平面視して前記ゲート電極と重複する領域を有し、
   前記半導体チャネル層の第１の主面上に互いに分離して選択的に設けられたソース電極コンタクト層及びドレイン電極コンタクト層と、
   前記半導体チャネル層の第１の主面上に形成されることなく、前記ソース電極コンタクト層上に設けられるソース電極と、
   前記半導体チャネル層の第１の主面上に形成されることなく、前記ドレイン電極コンタクト層上に設けられるドレイン電極とをさらに備え、前記ソース電極と前記ドレイン電極とは互いに独立して設けられ、前記ソース電極と前記ドレイン電極との間における前記半導体チャネル層の領域がチャネル領域として規定され、
   前記ゲート絶縁層は、前記半導体チャネル層の第２の主面と接触する領域に、窒化アルミニウムを構成材料とし、かつ、絶縁性を有する第１の絶縁性窒化領域を含み、
   前記薄膜トランジスタ基板は、
   前記半導体チャネル層の第１の主面に接する領域に設けられる第２の絶縁性窒化領域をさらに備え、前記第２の絶縁性窒化領域は窒化アルミニウムを構成材料とし、かつ、絶縁性を有し、
   前記第２の絶縁性窒化領域は、
   前記ソース電極コンタクト層及び前記ドレイン電極コンタクト層間において、前記ソース電極コンタクト層及び前記ドレイン電極コンタクト層と同一形成高さで設けられる還元防止用保護絶縁領域である、
   薄膜トランジスタ基板。
3. 薄膜トランジスタ基板であって、
   基板上に選択的に設けられるゲート電極と、
   前記ゲート電極を覆って前記ゲート電極上に設けられるゲート絶縁層と、
   前記ゲート絶縁層上に設けられ、酸化物半導体を構成材料とした半導体チャネル層とを備え、前記半導体チャネル層は第１及び第２の主面を有し、第２の主面が前記ゲート絶縁層に接しており、前記半導体チャネル層は平面視して前記ゲート電極と重複する領域を有し、
   前記半導体チャネル層の第１の主面上に互いに分離して選択的に設けられ、各々が窒化アルミニウムを構成材料とし、かつ導電性を有するソース電極コンタクト層及びドレイン電極コンタクト層と、
   前記半導体チャネル層の第１の主面上に形成されることなく、前記ソース電極コンタクト層上に設けられるソース電極と、
   前記半導体チャネル層の第１の主面上に形成されることなく、前記ドレイン電極コンタクト層上に設けられるドレイン電極とをさらに備え、前記ソース電極と前記ドレイン電極とは互いに独立して設けられ、前記ソース電極と前記ドレイン電極との間における前記半導体チャネル層の領域がチャネル領域として規定され、
   前記ゲート絶縁層は、前記半導体チャネル層の第２の主面と接触する領域に、窒化アルミニウムを構成材料とし、かつ、絶縁性を有する第１の絶縁性窒化領域を含み、
   前記薄膜トランジスタ基板は、
   前記半導体チャネル層の第１の主面に接する領域に設けられる第２の絶縁性窒化領域をさらに備え、前記第２の絶縁性窒化領域は窒化アルミニウムを構成材料とし、かつ、絶縁性を有し、
   前記第２の絶縁性窒化領域は、
   前記ソース電極コンタクト層及び前記ドレイン電極コンタクト層間において、前記ソース電極コンタクト層及び前記ドレイン電極コンタクト層と同一形成高さで設けられる還元防止用保護絶縁領域である、
   薄膜トランジスタ基板。
4. 請求項１から請求項３のうち、いずれか１項に記載の薄膜トランジスタ基板と、
   前記薄膜トランジスタ基板と対向して配置される対向基板とを備え、前記薄膜トランジスタ基板と前記対向基板との間に液晶層が挟持される、
   表示装置。

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