WO2017018271A1 - 半導体装置およびその製造方法 - Google Patents

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貴俊 大類
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    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the state of the oxide semiconductor layer may change due to a film in contact with the oxide semiconductor layer, a manufacturing process, or the like.
  • an impurity such as moisture is diffused from the protective insulating film to the oxide semiconductor layer to form an impurity level, or oxygen is diffused from the oxide semiconductor layer to another layer. May occur and the carrier concentration may increase.
  • the carrier concentration, or the like changes, the TFT characteristics fluctuate, which can be a factor of reducing reliability.
  • Patent Document 1 forms a surface layer containing a halogen element by performing plasma treatment on the oxide semiconductor layer in a gas atmosphere containing a halogen element so that the halogen element is attached to the upper surface of the oxide semiconductor layer.
  • Patent Document 2 proposes a structure in which a halogen element is contained in an insulating layer in contact with an oxide semiconductor layer.
  • the state change of the oxide semiconductor layer may not be sufficiently suppressed depending on the manufacturing process.
  • the present invention has been made in view of the above circumstances, and an object thereof is to improve the reliability of a semiconductor device having an oxide semiconductor layer by further stabilizing the state of the oxide semiconductor layer.
  • a semiconductor device includes a substrate, an oxide semiconductor layer supported by the substrate and having a first main surface and a second main surface facing each other, and the first of the oxide semiconductor layers.
  • a first insulating layer disposed so as to be in contact with the main surface, and the oxide semiconductor layer is disposed between the main layer substantially free of a halogen element and the main layer and the first insulating layer.
  • a stacked structure including the first halogen element-containing oxide semiconductor layer containing a halogen element.
  • the semiconductor device further includes a second insulating layer disposed so as to be in contact with the second main surface of the oxide semiconductor layer, and the second insulating layer contains a halogen element containing a halogen element. Insulating layer is included.
  • the semiconductor device further includes a second insulating layer disposed so as to be in contact with the second main surface of the oxide semiconductor layer, and the stacked structure of the oxide semiconductor layer includes the main layer. And a second halogen element-containing oxide semiconductor layer containing a halogen element, which is disposed between the first insulating layer and the second insulating layer.
  • the semiconductor device further includes a thin film transistor using the oxide semiconductor layer as an active layer, and a protective layer covering the thin film transistor, wherein the first insulating layer is the protective layer, and the second The insulating layer is a gate insulating layer of the thin film transistor.
  • the semiconductor device further includes a thin film transistor that uses the oxide semiconductor layer as an active layer, and a protective layer that covers the thin film transistor, and the first insulating layer is a gate insulating layer of the thin film transistor, The second insulating layer is the protective layer.
  • the concentration of the halogen element in the first halogen element-containing oxide semiconductor layer may be greater than 1 ⁇ 10 18 / cm 3 and less than or equal to 1 ⁇ 10 20 / cm 3 .
  • the halogen element concentration in the main layer of the oxide semiconductor layer may be 10 16 / cm 3 or less.
  • the thickness of the first halogen element-containing oxide semiconductor layer may be not less than 5 nm and not more than 30 nm.
  • the semiconductor device further includes a thin film transistor having the oxide semiconductor layer as an active layer, and the thin film transistor has a channel etch structure.
  • the oxide semiconductor layer may include an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer may include a crystalline part.
  • a method of manufacturing a semiconductor device includes: (A) a step of preparing a substrate having an insulating layer on a surface; (B) a step of forming an oxide semiconductor layer so as to be in contact with the insulating layer; (C) including a step of forming another insulating layer so as to be in contact with the upper surface of the oxide semiconductor layer, wherein the oxide semiconductor layer includes a main layer substantially free of a halogen element, and a halogen element
  • the step (B) has a stacked structure including a halogen element-containing oxide semiconductor layer, and the step (B) includes a step (B1) of forming the main layer by a sputtering method using a target including a metal or a metal oxide, A step of forming the halogen element-containing oxide semiconductor layer by a sputtering method performed before or after the step (B1) and supplying a gas containing a halogen element to the substrate using the target. B2) and a.
  • the step (B2) is performed after the step (B1), and the step (A) includes a step of forming a halogen element-containing insulating layer containing a halogen element.
  • the step (B2) is performed before the step (B1), and the step (C) includes a step of forming a halogen element-containing insulating layer containing a halogen element.
  • the step (B2) is performed before the step (B1), the step (B) is performed after the step (B1), and contains a halogen element using the target.
  • the method further includes a step (B3) of forming another halogen element-containing oxide semiconductor layer containing a halogen element by a sputtering method while supplying a gas to the substrate, wherein the stacked structure of the oxide semiconductor layer includes the halogen The element-containing oxide semiconductor layer, the main layer, and the other halogen element-containing oxide semiconductor layer are included in this order.
  • the semiconductor device includes a thin film transistor having the oxide semiconductor layer as an active layer.
  • the thin film transistor has a channel etch structure.
  • the oxide semiconductor layer may include an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer may include a crystalline part.
  • the state of the oxide semiconductor layer can be further stabilized and the reliability can be improved.
  • FIG. 1 is a schematic cross-sectional view illustrating a semiconductor device 101 according to a first embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a semiconductor device 102 according to a second embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating a semiconductor device 103 according to a third embodiment.
  • (A)-(c) is a figure which shows the current-voltage characteristic before and behind the PBTI test in the TFT of a comparative example and Examples 1 and 2, respectively. It is a typical sectional view which illustrates the structure of TFT of other embodiments. It is a typical sectional view which illustrates the structure of TFT of other embodiments. It is a typical top view showing an example of a plane structure of active matrix substrate 700 of a 4th embodiment. 4 is a cross-sectional view of a crystalline silicon TFT 710A and an oxide semiconductor TFT 710B in an active matrix substrate 700.
  • the inventor of the present application forms a plasma by forming an oxide semiconductor layer using a stacked film including an oxide semiconductor film that does not substantially contain a halogen element and an oxide semiconductor film that contains a halogen element.
  • the inventors have found that fluctuations in TFT characteristics due to oxygen defects or the like can be suppressed without performing the treatment, and have arrived at the present invention.
  • a semiconductor device includes an oxide semiconductor layer supported on a substrate, and a first insulating layer disposed so as to be in contact with one surface (first main surface) of the oxide semiconductor layer.
  • the oxide semiconductor layer has a stacked structure including a main layer containing no halogen element and a first halogen element-containing oxide semiconductor layer containing a halogen element.
  • the first halogen element-containing oxide semiconductor layer is disposed on the first insulating layer side of the main layer.
  • the oxide semiconductor layer is an active layer of the TFT, and a TFT channel may be formed in the main layer of the oxide semiconductor layer.
  • the first insulating layer may be a gate insulating layer, a protective layer covering the TFT, an etch stop layer, a base insulating layer, or the like.
  • An insulating layer may also be formed on a main surface (second main surface) facing the first main surface of the oxide semiconductor layer.
  • the oxide semiconductor layer may further include a second halogen element-containing oxide semiconductor layer on the second insulating layer side of the main layer.
  • the second insulating layer may include a layer containing a halogen element.
  • the oxide semiconductor layer contains a halogen element.
  • a halogen element has a high binding energy with a hydrogen atom, and binds more strongly with an impurity containing a hydrogen atom. Therefore, the impurity diffused in the oxide semiconductor layer can be converted into a stable substance by the halogen element. As a result, the formation of impurity levels in the oxide semiconductor can be suppressed.
  • the oxide semiconductor layer when a metal oxygen bond is lost due to formation of an oxygen defect, a dangling bond (unbonded hand) is generated. As a result, impurity levels are formed and carrier density changes, which causes a decrease in reliability. In this embodiment, since the halogen element terminates the dangling bond, dangling bonds generated in the oxide semiconductor can be reduced.
  • the halogen element diffuses into the main layer during the manufacturing process, for example, during heat treatment or when stress is applied by light or voltage, so that the main layer of the oxide semiconductor layer and the first and second layers are separated from the main layer. Impurity levels and formation of oxygen defects can be effectively suppressed at the interface with the insulating layer (particularly at the interface between the main layer and the first insulating layer).
  • the halogen element can be combined with hydrogen-based impurities contained in the first insulating layer, diffusion of impurities into the oxide semiconductor layer can be suppressed.
  • the semiconductor device only needs to include an oxide semiconductor layer, and widely includes semiconductor elements such as TFTs and thin film diodes (TFDs), active matrix substrates, various display devices, and electronic devices.
  • semiconductor elements such as TFTs and thin film diodes (TFDs), active matrix substrates, various display devices, and electronic devices.
  • TFT oxide semiconductor TFT
  • a top contact type bottom gate TFT is exemplified as the TFT, but the structure of the TFT is not particularly limited.
  • FIG. 1 is a schematic cross-sectional view illustrating the semiconductor device 101.
  • the semiconductor device 101 includes a substrate 1, a TFT 10 formed on the substrate 1, and a protective layer 9 that covers the TFT 10.
  • the TFT 10 is, for example, a channel etch type TFT.
  • the TFT 10 includes a gate electrode 3 supported on the substrate 1, a gate insulating layer 4 covering the gate electrode 3, an oxide semiconductor layer 5 disposed so as to overlap the gate electrode 3 with the gate insulating layer 4 interposed therebetween, A source electrode 7s and a drain electrode 7d are provided.
  • the oxide semiconductor layer 5 has a channel region 5c and a source contact region 5s and a drain contact region 5d located on both sides of the channel region.
  • the source electrode 7s is formed in contact with the source contact region 5s
  • the drain electrode 7d is formed in contact with the drain contact region 5d.
  • the source electrode 7s and the drain electrode 7d may be formed from the same laminated film.
  • the oxide semiconductor layer 5 has two main surfaces (an upper surface and a lower surface) facing each other.
  • one main surface (upper surface) of the oxide semiconductor layer 5 is in contact with the protective layer 9, and the other main surface (lower surface) is in contact with the gate insulating layer 4.
  • the oxide semiconductor layer 5 in this embodiment includes a main layer 50 that does not substantially contain a halogen element, and a first halogen element-containing oxide semiconductor layer 51 that is formed between the main layer 50 and the protective layer 9. It has the laminated structure containing.
  • the main layer 50 includes a channel region 5c where a channel is formed, and can function as an active region of the TFT.
  • the first halogen element-containing oxide semiconductor layer 51 is an oxide semiconductor layer containing a halogen element.
  • a halogen element is not specifically limited, For example, fluorine, chlorine, etc. may be sufficient. Two or more types of halogen elements may be included.
  • the main layer 50 and the first halogen element-containing oxide semiconductor layer 51 may contain an oxide semiconductor containing the same metal element as a main component.
  • each of the main layer 50 and the first halogen element-containing oxide semiconductor layer 51 may mainly include an oxide semiconductor containing In, Ga, and Zn.
  • the oxide semiconductors of the main layer 50 and the first halogen element-containing oxide semiconductor layer 51 may be different from each other in type, composition, crystal state, or the like.
  • the “layer substantially free of a halogen element” is a layer formed under a condition that does not contain a halogen element. In some cases, a trace amount of halogen elements diffused from other layers may be included. The concentration of the halogen element in the layer substantially not containing the halogen element may be, for example, 0 / cm 3 or more and 10 16 / cm 3 or less.
  • the “halogen element-containing oxide semiconductor layer” in the present specification refers to a layer containing a halogen element in the thickness direction. For example, as described in Patent Document 1, a halogen element is formed on the upper surface. An attached layer (that is, an oxide semiconductor layer having a surface layer made of a halogen element) is not included.
  • the gate insulating layer 4 may have a laminated structure including a lower layer 40 substantially not containing a halogen element and a halogen element-containing insulating layer 41 formed between the lower layer 40 and the oxide semiconductor layer 5. Good. Although a halogen element is not specifically limited, For example, fluorine, chlorine, etc. may be sufficient.
  • the halogen element-containing insulating layer 41 may contain two or more types of halogen elements. The halogen element contained in the halogen element-containing insulating layer 41 may be the same as or different from the halogen element contained in the first halogen element-containing oxide semiconductor layer 51.
  • the lower layer 40 and the halogen element-containing insulating layer 41 may contain the same insulating material as a main component.
  • both the lower layer and the halogen element-containing insulating layer 41 may mainly contain silicon oxide (SiOx) or silicon nitride (SiNx).
  • the impurity level generated in the oxide semiconductor layer 5 is terminated by the halogen element contained in the first halogen element-containing oxide semiconductor layer 51 or the halogen element-containing insulating layer 41. Can compensate for oxygen defects. Therefore, it is possible to suppress the variation in TFT characteristics and improve the reliability of the TFT 10.
  • Patent Document 1 For example, according to a method (Patent Document 1) in which a halogen element is attached to the surface of an oxide semiconductor layer by plasma treatment, oxygen defects generated below the oxide semiconductor layer may not be sufficiently reduced.
  • the halogen element diffuses from the first halogen element-containing oxide semiconductor layer 51 on the upper surface side of the main layer 50 of the oxide semiconductor layer 5, and on the lower surface side of the main layer 50. Is diffused from the halogen element-containing insulating layer 41. Therefore, it is possible to effectively suppress variations in TFT characteristics caused by the upper and lower surfaces of the oxide semiconductor layer coming into contact with the insulating layers (the gate insulating layer 4 and the protective layer 9). Further, in the present embodiment, since the plasma treatment for attaching the halogen element is not performed, element destruction or the like caused by this treatment can be suppressed.
  • the first halogen element-containing oxide semiconductor layer 51 can be continuously formed immediately after the main layer 50 is formed. For this reason, in the manufacturing process such as a patterning process for source / drain separation, it is possible to suppress etching damage to the main layer 50 and defect formation due to contamination of impurities.
  • the concentration of the halogen element in the first halogen element-containing oxide semiconductor layer 51 and the halogen element-containing insulating layer 41 is preferably greater than, for example, 1 ⁇ 10 18 / cm 3 , and more preferably 2.5 ⁇ 10 18 cm. / 3 or more. Accordingly, formation of oxygen defects and impurity levels in the oxide semiconductor layer 5 can be more effectively suppressed.
  • the halogen element concentration of the first halogen element-containing oxide semiconductor layer 51 when the halogen element concentration of the first halogen element-containing oxide semiconductor layer 51 is increased, the first halogen element-containing oxide semiconductor layer 51 may be increased in resistance and the on-resistance may be increased. Further, when the halogen element concentration of the halogen element-containing insulating layer 41 is increased, hot carrier formation and dielectric breakdown are promoted.
  • concentration of a halogen element is set to 1 * 10 ⁇ 20 > / cm ⁇ 3 > or less, for example, Preferably it is 5 * 10 ⁇ 19 > cm / 3 or less.
  • the halogen element concentration here is an average concentration of the layer containing a halogen element, and is measured by, for example, secondary ion mass spectrometry (SIMS) or the like.
  • the oxide semiconductor layer 5 may have a two-layer structure including the main layer 50 and the first halogen element-containing oxide semiconductor layer 51, or may have a structure of three or more layers including these layers. May be.
  • the main layer 50 substantially not containing a halogen element may include a plurality of oxide semiconductor layers having different compositions, crystal states, and the like.
  • the first halogen element-containing oxide semiconductor layer 51 constitutes the upper surface (first main surface) of the oxide semiconductor layer 5 and may be in contact with the protective layer 9. Thereby, the change of the state of the main layer 50 resulting from the protective layer 9 can be suppressed more effectively.
  • the thickness of the first halogen element-containing oxide semiconductor layer 51 is not particularly limited, but is set to be smaller than the thickness of the main layer 50, for example.
  • the thickness of the first halogen element-containing oxide semiconductor layer 51 may be, for example, not less than 5 nm and not more than 30 nm. If the thickness is less than 5 nm, the effect of adding a halogen element may not be sufficiently obtained due to the influence of the surface roughness of the oxide semiconductor layer 5 and pinholes. On the other hand, when the thickness of the first halogen element-containing oxide semiconductor layer 51 exceeds 30 nm, the on-current decreases due to the increase in resistance of the first halogen element-containing oxide semiconductor layer 51, and sufficient on / off is achieved. The ratio may not be obtained.
  • the gate insulating layer 4 only needs to have the halogen element-containing insulating layer 41, and may have a two-layer structure including the lower layer 40 and the halogen element-containing insulating layer 41, or a three-layer structure including these layers. You may have the above structure. Alternatively, the gate insulating layer 4 may have a single-layer structure including only the halogen element-containing insulating layer 41.
  • the halogen element-containing insulating layer 41 constitutes the upper surface of the gate insulating layer 4 and may be in contact with the oxide semiconductor layer 5. Thereby, the change of the state of the main layer 50 resulting from the gate insulating layer 4 can be suppressed more effectively.
  • the thickness of the halogen element-containing insulating layer 41 is not particularly limited, but is set to be smaller than the thickness of the lower layer 40, for example.
  • the thickness of the halogen element-containing insulating layer 41 may be, for example, not less than 50 nm and not more than 500 nm. When the thickness is 50 nm or more, oxygen defects and the like generated in the oxide semiconductor layer 5 can be reduced more effectively.
  • the oxide semiconductor included in the oxide semiconductor layer 5 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 5 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 5 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the upper layer (or lower layer) of the oxide semiconductor layer 5 having a stacked structure may function as a halogen element-containing oxide semiconductor layer.
  • the main layer 50 of the oxide semiconductor layer 5 may have a stacked structure as described above.
  • the oxide semiconductor layer 5 may include at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer 5 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 5 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • a channel-etch TFT having an active layer containing an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-OS-TFT”.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 5 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 5 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O semiconductor.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor Zr—In—Zn—O based semiconductor, Hf—In—Zn—O based semiconductor, Al—Ga—Zn—O based semiconductor, Ga—Zn—O based semiconductor, and the like may be included.
  • the gate electrode 3 is formed on the substrate 1.
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the gate electrode 3 is obtained by forming a gate conductive film (thickness: 200 nm or more and 700 nm or less) on the substrate 1 by sputtering or the like and patterning it.
  • the material of the conductive film for the gate is not particularly limited, and is a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), etc.
  • a film containing an alloy thereof or a metal nitride thereof eg, tantalum nitride (TaN)
  • the gate conductive film may be a laminated film in which a plurality of these films are laminated.
  • a gate insulating layer 4 having a stacked structure is formed so as to cover the gate electrode 3.
  • a silicon oxide (SiOx, x> 0) film or a silicon nitride (SiNx, x> 0) film is formed by, for example, CVD. Form).
  • the film forming temperature is set to, for example, 200 ° C. or more and 400 ° C. or less.
  • a SiOx film or a SiNx film (thickness: for example, not less than 50 nm and not more than 500 nm) containing a halogen element is formed by, eg, CVD.
  • the insulating film containing a halogen element can be formed by adding a halogen element to a source gas.
  • the film forming temperature is set to, for example, 200 ° C. or more and 400 ° C. or less.
  • an insulating film (SiOx: F or SiNx: F) containing fluorine atoms is formed using a source gas containing SiF 4 gas.
  • the halogen element concentration in the film can be adjusted by changing the flow rate ratio of the SiF 4 gas.
  • a mixed gas containing a halogen element such as nitrogen trifluoride or carbon tetrachloride may be used as a source gas.
  • a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like may be used instead of the silicon oxide (SiOx) film or the silicon nitride (SiNx) film.
  • a main layer oxide semiconductor film for example, not less than 10 nm and not more than 100 nm
  • a main layer oxide semiconductor film for forming the main layer 50 of the oxide semiconductor layer 5 on the gate insulating layer 4 by, for example, sputtering
  • an upper halogen element-containing oxide semiconductor film for example, 5 nm or more and 30 nm or less
  • the main layer oxide semiconductor film and the upper halogen element-containing oxide semiconductor film may be continuously formed in a sputtering apparatus.
  • the film formation temperature (substrate temperature) is set to, for example, room temperature or higher and 200 ° C. or lower.
  • an oxide semiconductor film for a main layer an In—Ga—Zn—O based semiconductor film, an In—Sn—Zn—O based semiconductor film, and an Al—Ga—Zn—O based film are formed by sputtering.
  • An oxide semiconductor film such as a semiconductor film, a Ga—Zn—O based semiconductor film, a Zn—Ti—O based semiconductor film, or an In—Zn—O based semiconductor film is formed.
  • a metal target or a metal oxide target can be used as the sputtering target.
  • the substrate 1 is fixed in the sputtering apparatus, and a rare gas represented by Ar gas and / or oxygen gas is introduced into the sputtering apparatus. When only a rare gas is introduced, an oxide target may be used as a sputtering target.
  • an upper halogen element-containing oxide semiconductor film is formed on the main layer oxide semiconductor film.
  • the upper halogen element-containing oxide semiconductor film can be formed by using the same sputtering target as the main layer oxide semiconductor film and using a mixed gas containing a halogen element (here, fluorine) -containing gas as a sputtering gas. Thereby, in addition to the same component (metal element) as the main layer oxide semiconductor film, a semiconductor film containing a halogen element is obtained.
  • halogen element-containing gas examples include carbon tetrafluoride (CF 4 ), sulfur hexafluoride (SF 6 ), nitrogen trifluoride (NF 3 ), chlorine (Cl 2 ), boron trichloride (BCl 3 ), four Silicon chloride (SiCl 4 ), carbon tetrachloride (CCl 4 ), and the like can be used.
  • sputtering gas a mixed gas of the halogen element-containing gas and oxygen may be used.
  • the halogen element concentration of the upper halogen element-containing oxide semiconductor film can be adjusted by controlling the flow rate of the halogen element-containing gas (amount supplied to the substrate).
  • the formation method of the upper halogen element-containing oxide semiconductor film is not limited to the above method.
  • a sputtering target to which a halogen element such as fluorine or chlorine is added in advance may be used.
  • the oxide semiconductor film for main layer and the upper halogen element-containing oxide semiconductor film are patterned to obtain the oxide semiconductor layer 5.
  • a source conductive film (thickness: for example, 200 nm to 700 nm) is formed so as to cover the oxide semiconductor layer 5 and patterned to obtain a source electrode 7s and a drain electrode 7d.
  • a portion in contact with the source electrode 7s serves as a source contact region
  • a portion in contact with the drain electrode 7d serves as a drain contact region. In this way, the TFT 10 is obtained.
  • the material of the conductive film for the source is not particularly limited and is a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), etc.
  • a film containing an alloy thereof or a metal nitride thereof eg, tantalum nitride (TaN)
  • the source conductive film may be a laminated film in which a plurality of these films are laminated.
  • a protective layer 9 (thickness: for example, 200 nm or more and 500 nm or less) is formed so as to cover the TFT 10.
  • an inorganic insulating film such as a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, or a silicon nitride oxide (SiNxOy; x> y) film ) Can be used.
  • the protective layer 9 may be a laminated film.
  • the protective layer is formed by, for example, a CVD method.
  • the film forming temperature may be, for example, 200 ° C. or higher and 300 ° C. or lower.
  • a heat treatment may be performed on the entire substrate.
  • TFT characteristics can be further stabilized.
  • heat treatment is performed for one to two hours at a temperature of 200 ° C. to 400 ° C. in an inert gas (rare gas or nitrogen) atmosphere. In this way, the semiconductor device 101 is manufactured.
  • the semiconductor device of this embodiment is that the halogen element-containing oxide semiconductor layer is formed not only on the protective layer 9 side of the main layer 50 but also on the gate insulating layer 4 side, so that the semiconductor device 101 shown in FIG. And different.
  • the gate insulating layer 4 does not include a halogen element-containing insulating layer.
  • FIG. 2 is a schematic cross-sectional view illustrating the semiconductor device 102.
  • the same components as those in FIG. 2 are identical to FIG. 2, the same components as those in FIG.
  • the semiconductor device 102 includes a channel etch type TFT 20.
  • the oxide semiconductor layer 5 of the TFT 20 includes a main layer 50 substantially not containing a halogen element, a first halogen element-containing oxide semiconductor layer 51 formed between the main layer 50 and the protective layer 9, It has a stacked structure including a second halogen element-containing oxide semiconductor layer 52 formed between the layer 50 and the gate insulating layer 4.
  • the material, thickness, halogen element concentration, etc. of the main layer 50 are the same as the material, thickness, halogen element concentration, etc. of the main layer 50 in the semiconductor device 101 (FIG. 1) of the above-described embodiment.
  • the material, thickness, halogen element concentration, and the like of the first and second halogen element-containing oxide semiconductor layers 51 and 52 are the same as the first halogen element-containing oxide in the semiconductor device 101 (FIG. 1) of the above-described embodiment. This is the same as the material, thickness, halogen element concentration, etc. of the physical semiconductor layer 51.
  • the first halogen element-containing oxide semiconductor layer 51 and the second halogen element-containing oxide semiconductor layer 52 have the same thickness, type and concentration of the halogen element, composition of the main component oxide semiconductor, and the like. It may be different or different.
  • the material, thickness, halogen element concentration, etc. of the gate insulating layer 4 are the same as the material, thickness, halogen element concentration, etc. of the lower layer 40 (FIG. 1) of the gate insulating layer 4 in the above-described embodiment.
  • the gate insulating layer 4 may not have a layer containing a halogen element.
  • the halogen element contained in the first halogen element-containing oxide semiconductor layer 51 and the second halogen element-containing oxide semiconductor layer 52 is generated in the oxide semiconductor layer 5 (particularly, the main layer 50). Impurity levels can be terminated and oxygen defects can be compensated. Therefore, it is possible to suppress the variation in TFT characteristics and improve the reliability of the TFT 10.
  • a halogen element diffuses from the first halogen element-containing oxide semiconductor layer 51 on the upper surface side of the main layer 50 of the oxide semiconductor layer 5, and a second halogen element-containing material is present on the lower surface side of the main layer 50.
  • a halogen element diffuses from the oxide semiconductor layer 52. Therefore, it is possible to effectively suppress variations in TFT characteristics caused by the upper and lower surfaces of the oxide semiconductor layer coming into contact with the insulating layers (the gate insulating layer 4 and the protective layer 9).
  • the main cause is the manufacturing process. Formation of impurity levels and oxygen defects due to process damage in the layer 50 can be more effectively suppressed.
  • the first halogen element-containing oxide semiconductor layer 51 constitutes the upper surface of the oxide semiconductor layer 5 and may be in contact with the protective layer 9.
  • the second halogen element-containing oxide semiconductor layer 52 constitutes the lower surface of the oxide semiconductor layer 5 and may be in contact with the gate insulating layer 4.
  • the oxide semiconductor layer 5 only needs to include the second halogen element-containing oxide semiconductor layer 52, the main layer 50, and the first halogen element-containing oxide semiconductor layer 51, and has a stacked structure of four or more layers. You may have.
  • the main layer 50 may include a plurality of oxide semiconductor layers having different compositions and crystal states.
  • a gate insulating layer 4 substantially not containing a halogen element is formed so as to cover the gate electrode 3.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 4 may have a stacked structure. For example, it may have a stacked structure in which a silicon nitride (SiNx, x> 0) film is a lower layer and a silicon oxide (SiOx, x> 0) film is an upper layer.
  • an oxide semiconductor layer 5 having a stacked structure is formed on the gate insulating layer 4.
  • a lower oxide semiconductor film for example, 5 nm to 30 nm
  • the main layer oxide semiconductor film for example, 10 nm or more and 100 nm or less
  • the upper oxide semiconductor film for example, 5 nm
  • These oxide semiconductor films may be formed continuously in a sputtering apparatus.
  • the type, thickness, formation method, and the like of the upper and lower halogen element-containing oxide semiconductor films may be the same as those of the upper halogen element-containing oxide semiconductor film in the above-described embodiment. Then, the oxide semiconductor layer 5 is obtained by patterning the obtained laminated film.
  • a halogen element-containing oxide semiconductor layer is formed on the gate insulating layer 4 side of the main layer 50.
  • the gate insulating layer 4 does not include a halogen element-containing insulating layer, and instead, the protective layer 9 includes an insulating layer containing a halogen element.
  • FIG. 3 is a schematic cross-sectional view illustrating the semiconductor device 103. 3, the same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and the description thereof is omitted.
  • the semiconductor device 103 has a channel etch type TFT 30.
  • the oxide semiconductor layer 5 of the TFT 30 includes a main layer 50 substantially free of halogen elements, and a second halogen element-containing oxide semiconductor layer 52 formed between the main layer 50 and the gate insulating layer 4. It has a laminated structure including.
  • the protective layer 9 has a stacked structure including an upper layer 90 that does not substantially contain a halogen element, and a halogen element-containing protective layer 91 that includes a halogen element and is formed between the upper layer 90 and the oxide semiconductor layer 5. You may do it.
  • a halogen element is not specifically limited, For example, fluorine, chlorine, etc. may be sufficient.
  • the halogen element-containing protective layer 91 may contain two or more types of halogen elements.
  • the halogen element contained in the halogen element-containing protective layer 91 may be the same as or different from the halogen element contained in the second halogen element-containing oxide semiconductor layer 52.
  • the upper layer 90 and the halogen element-containing protective layer 91 may contain the same insulating material as a main component.
  • both the upper layer 90 and the halogen element-containing protective layer 91 may mainly contain silicon oxide (SiOx) or silicon nitride (SiNx).
  • the protective layer 9 should just contain the halogen element containing protective layer 91, may be formed only from the halogen element containing protective layer 91, and may have a laminated structure of three or more layers.
  • the impurity levels generated in the oxide semiconductor layer 5 are terminated by the halogen elements contained in the halogen element-containing protective layer 91 and the second halogen element-containing oxide semiconductor layer 52. Can compensate for oxygen defects. Therefore, it is possible to suppress the variation in TFT characteristics and improve the reliability of the TFT 10.
  • the halogen element diffuses from the halogen-containing protective layer 91 on the upper surface side of the main layer 50 of the oxide semiconductor layer 5, and the second halogen element-containing oxide semiconductor layer 52 is formed on the lower surface side of the main layer 50.
  • the halogen element diffuses from. Therefore, it is possible to effectively suppress variations in TFT characteristics caused by the upper and lower surfaces of the oxide semiconductor layer coming into contact with the insulating layers (the gate insulating layer 4 and the protective layer 9).
  • the second halogen element-containing oxide semiconductor layer 52 and the main layer 50 can be continuously formed in the sputtering apparatus, defects in the main layer 50 due to the manufacturing process can be further reduced. It can be effectively suppressed.
  • the halogen element-containing protective layer 91 constitutes the lower surface of the protective layer 9 and may be in contact with the oxide semiconductor layer 5. Thereby, the change of the state of the main layer 50 resulting from the protective layer 9 can be suppressed more effectively.
  • the gate electrode 3 is formed on the substrate 1.
  • a gate insulating layer 4 substantially not containing a halogen element is formed so as to cover the gate electrode 3.
  • an oxide semiconductor layer 5 having a stacked structure is formed on the gate insulating layer 4.
  • an oxide semiconductor film (lower halogen element-containing oxide semiconductor film) (thickness: 5 nm or more and 30 nm or less) for forming the second halogen element-containing oxide semiconductor layer 52 and the main layer
  • An oxide semiconductor film (thickness: 10 nm to 100 nm, for example) is formed in this order.
  • These oxide semiconductor films may be formed continuously in a sputtering apparatus.
  • the materials and forming methods of the respective oxide semiconductor films (lower halogen element-containing oxide semiconductor film and main layer oxide semiconductor film) are the same as those in the second embodiment described above.
  • the oxide semiconductor layer 5 is obtained by patterning the obtained laminated film.
  • the source electrode 7s and the drain electrode 7d are formed by the same method as in the above-described embodiment, and the TFT 103 is obtained.
  • a protective layer 9 covering the TFT 103 is formed.
  • a SiOx film or a SiNx film (thickness: for example, 5 nm to 30 nm) containing a halogen element is formed by, for example, a CVD method.
  • the insulating film containing a halogen element can be formed by adding a halogen element to a source gas.
  • the film forming temperature is set to, for example, 200 ° C. or more and 400 ° C. or less.
  • an insulating film SiOx: F or SiNx: F
  • SiOx: F or SiNx: F containing fluorine atoms
  • the halogen element concentration in the film can be adjusted by changing the flow rate ratio of the SiF 4 gas.
  • the upper layer 90 of the protective layer 9 a SiOx (x> 0) film or a SiNx (x> 0) film (thickness: for example, not less than 200 nm and not more than 500 nm) is formed by, eg, CVD.
  • the film forming temperature is set to, for example, 200 ° C. or more and 400 ° C. or less.
  • the thickness of the upper layer 90 can be set so that the halogen element-containing protective layer 91 becomes larger.
  • a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like may be used instead of the silicon oxide (SiOx) film or the silicon nitride (SiNx) film.
  • Example 1 uses a TFT having the same structure as the TFT 10 (FIG. 1) in the first embodiment
  • Example 2 uses a TFT having the same structure as the TFT 20 (FIG. 2) in the second embodiment
  • a TFT to which no halogen element is added is used.
  • the TFT of the comparative example has the same structure as the TFT of Example 1 except that the upper layer of the gate insulating layer and the upper layer of the oxide semiconductor layer do not contain a halogen element.
  • the channel width W is 20 ⁇ m
  • the channel length L is 7 ⁇ m.
  • a PBTI (positive bias temperature instability) test is performed on these TFTs.
  • the test is performed at a temperature of 60 ° C. with a gate voltage (gate-source voltage) Vgs of +30 V and a drain voltage (drain-source voltage) Vd of +10 V.
  • the stress time is 10,000 seconds.
  • FIGS. 4A to 4C are diagrams showing current-voltage characteristics before and after the PBTI test in the TFTs of the comparative example and Examples 1 and 2, respectively.
  • the amount of change ⁇ Vth in the threshold voltage of the TFTs of Examples 1 and 2 is approximately the same.
  • the TFT 103 (FIG. 3) similarly has the effect of reducing ⁇ Vth.
  • the semiconductor device according to the embodiment of the present invention is not limited to the semiconductor device shown in FIGS. It is only necessary that a halogen element-containing oxide semiconductor layer is formed on at least one of two opposing main surfaces of the main layer 50 of the oxide semiconductor layer 5, and the insulating layer in contact with the oxide semiconductor layer 5 is a halogen element. May not be included.
  • the TFT in this embodiment may have a channel etch structure or an etch stop structure having an etch stop covering the channel region.
  • the etch stop layer is not formed on the channel region 5c, and the lower surfaces of the end portions on the channel side of the source electrode 7s and the drain electrode 7d are The oxide semiconductor layer 5 is disposed in contact with the upper surface.
  • the channel etch type TFT is formed, for example, by forming a conductive film for source / drain electrodes on the oxide semiconductor layer 5 and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • an etch stop layer (insulating layer) 8 is formed so as to cover at least the channel region 5c of the oxide semiconductor layer 5.
  • the lower surfaces of the end portions on the channel side of the source electrode 7s and the drain electrode 7d are located on the etch stop layer 8, for example.
  • an etch stop type TFT is formed by forming an etch stop layer 8 that covers a portion of the oxide semiconductor layer 5 that becomes the channel region 5c, and then forming a source / drain electrode layer on the oxide semiconductor layer 5 and the etch stop layer 8. It is formed by forming a conductive film and performing source / drain separation.
  • the lower surface of the oxide semiconductor layer 5 is in contact with, for example, the gate insulating layer 4, and the upper surface of the oxide semiconductor layer 5 is in contact with the etch stop layer 8.
  • a first halogen element-containing oxide semiconductor layer 51 is formed between the main layer 50 of the oxide semiconductor layer 5 and the etch stop layer 8.
  • the gate insulating layer 4 has a halogen element-containing insulating layer 41. Note that the structure of the etch stop type TFT is not limited to this example.
  • a halogen element-containing oxide semiconductor layer may be formed between the main layer 50 of the oxide semiconductor layer 5 and the gate insulating layer 4 and / or the etch stop layer 8.
  • the etch stop layer 8 may include a halogen element-containing insulating layer.
  • the TFT has a top contact structure in which the source and drain electrodes 7s and 7d are in contact with the upper surface of the oxide semiconductor layer 5.
  • a bottom contact structure in contact may be used.
  • the source and drain electrodes 7 s and 7 d are disposed between the oxide semiconductor layer 5 and the gate insulating layer 4 as illustrated in FIG. 6.
  • Other configurations may be the same as those of the TFT shown in FIGS. 1 to 3 (TFT 20 shown in FIG. 2 in this example).
  • the gate electrode 3 is disposed on the substrate 1 side of the oxide semiconductor layer 5 (bottom gate structure), but the gate electrode 3 is an oxide semiconductor. It may be disposed above the layer 5 (top gate structure).
  • the lower surface of the oxide semiconductor layer is in contact with a base insulating layer formed over the substrate, and the upper surface of the oxide semiconductor layer is in contact with the gate insulating layer.
  • a halogen element-containing oxide semiconductor layer may be formed between the main layer of the oxide semiconductor layer and the gate insulating layer and / or the base insulating layer.
  • the base insulating layer may include a halogen element-containing insulating layer.
  • the embodiment according to the present invention is not limited to a device including a TFT, and may be applied to other semiconductor devices using an oxide semiconductor layer (for example, a device including a thin film diode).
  • the semiconductor device of this embodiment is an active matrix substrate including an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate.
  • the active matrix substrate is provided with a TFT (pixel TFT) for each pixel.
  • a TFT pixel TFT
  • the pixel TFT for example, an oxide semiconductor TFT using an In—Ga—Zn—O-based semiconductor film as an active layer is used.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the TFT (circuit TFT) constituting the peripheral drive circuit for example, a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
  • an oxide semiconductor TFT is used as a pixel TFT and a crystalline silicon TFT is used as a circuit TFT, power consumption can be reduced in the display region, and further, the frame region can be reduced. It becomes.
  • the TFT described above with reference to FIGS. 1 to 3, 5, and 6 can be applied. This point will be described later.
  • FIG. 7 is a schematic plan view showing an example of a planar structure of the active matrix substrate 700 of this embodiment, and FIG. 8 is a crystalline silicon TFT (hereinafter referred to as “first thin film transistor”) in the active matrix substrate 700.
  • 710A is a cross-sectional view illustrating a cross-sectional structure of 710A and an oxide semiconductor TFT (hereinafter referred to as "second thin film transistor”) 710B.
  • the active matrix substrate 700 has a display area 702 including a plurality of pixels and an area (non-display area) other than the display area 702.
  • the non-display area includes a drive circuit formation area 701 in which a drive circuit is provided.
  • a gate driver circuit 740, an inspection circuit 770, and the like are provided in the drive circuit formation region 701, for example.
  • a plurality of gate bus lines (not shown) extending in the row direction and a plurality of source bus lines S extending in the column direction are formed.
  • each pixel is defined by a gate bus line and a source bus line S, for example.
  • Each gate bus line is connected to each terminal of the gate driver circuit.
  • Each source bus line S is connected to each terminal of a driver IC 750 mounted on the active matrix substrate 700.
  • a second thin film transistor 710B is formed as a pixel TFT in each pixel in the display region 702, and a first thin film transistor 710A is formed as a circuit TFT in the drive circuit formation region 701. Has been.
  • the active matrix substrate 700 includes a substrate 711, a base film 712 formed on the surface of the substrate 711, a first thin film transistor 710A formed on the base film 712, and a second thin film transistor 710B formed on the base film 712. It has.
  • the first thin film transistor 710A is a crystalline silicon TFT having an active region mainly containing crystalline silicon.
  • the second thin film transistor 710B is an oxide semiconductor TFT having an active region mainly including an oxide semiconductor.
  • the first thin film transistor 710A and the second thin film transistor 710B are integrally formed on the substrate 711.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT.
  • the first thin film transistor 710A includes a crystalline silicon semiconductor layer (eg, a low-temperature polysilicon layer) 713 formed over the base film 712, a first insulating layer 714 that covers the crystalline silicon semiconductor layer 713, and a first insulating layer. 714A, and a gate electrode 715A provided on 714.
  • a portion of the first insulating layer 714 located between the crystalline silicon semiconductor layer 713 and the gate electrode 715A functions as a gate insulating film of the first thin film transistor 710A.
  • the crystalline silicon semiconductor layer 713 has a region (active region) 713c where a channel is formed, and a source region 713s and a drain region 713d located on both sides of the active region, respectively.
  • the first thin film transistor 710A also includes a source electrode 718sA and a drain electrode 718dA connected to the source region 713s and the drain region 713d, respectively.
  • the source and drain electrodes 718 sA and 718 dA are provided on an interlayer insulating film (here, the second insulating layer 716) that covers the gate electrode 715 A and the crystalline silicon semiconductor layer 713, and are in contact holes formed in the interlayer insulating film. And may be connected to the crystalline silicon semiconductor layer 713.
  • the second thin film transistor 710B includes a gate electrode 715B provided over the base film 712, a second insulating layer 716 covering the gate electrode 715B, and an oxide semiconductor layer 717 disposed over the second insulating layer 716.
  • a first insulating layer 714 that is a gate insulating film of the first thin film transistor 710A may be extended to a region where the second thin film transistor 710B is to be formed.
  • the oxide semiconductor layer 717 may be formed over the first insulating layer 714.
  • a portion of the second insulating layer 716 located between the gate electrode 715B and the oxide semiconductor layer 717 functions as a gate insulating film of the second thin film transistor 710B.
  • the oxide semiconductor layer 717 includes a region (active region) 717c where a channel is formed, and a source contact region 717s and a drain contact region 717d located on both sides of the active region.
  • a portion of the oxide semiconductor layer 717 that overlaps with the gate electrode 715B with the second insulating layer 716 interposed therebetween serves as an active region 717c.
  • the second thin film transistor 710B further includes a source electrode 718sB and a drain electrode 718dB connected to the source contact region 717s and the drain contact region 717d, respectively. Note that a structure in which the base film 712 is not provided over the substrate 711 is also possible.
  • the thin film transistors 710A and 710B are covered with a passivation film 719 and a planarization film 720.
  • the gate electrode 715B is connected to the gate bus line (not shown)
  • the source electrode 718sB is connected to the source bus line (not shown)
  • the drain electrode 718dB is connected to the pixel electrode 723.
  • the drain electrode 718 dB is connected to the corresponding pixel electrode 723 in the opening formed in the passivation film 719 and the planarization film 720.
  • a video signal is supplied to the source electrode 718sB through the source bus line, and necessary charges are written into the pixel electrode 723 based on the gate signal from the gate bus line.
  • a transparent conductive layer 721 is formed as a common electrode on the planarizing film 720, and a third insulating layer 722 is formed between the transparent conductive layer (common electrode) 721 and the pixel electrode 723. May be.
  • the pixel electrode 723 may be provided with a slit-shaped opening.
  • Such an active matrix substrate 700 can be applied, for example, to a display device in FFS (Fringe Field Switching) mode.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the TFTs of the first to third embodiments described above with reference to FIGS. 1 to 3 and 5 can be used as the second thin film transistor 710B of the present embodiment.
  • the gate electrode 3, the gate insulating layer 4, the oxide semiconductor layer 5, and the source and drain electrodes 7s and 7d in the TFTs 101 to 103 are respectively replaced with the gate electrodes shown in FIG. 715B, a second insulating layer (gate insulating layer) 716, an oxide semiconductor layer 717, and source and drain electrodes 718sB and 718dB may be provided.
  • a thin film transistor 710B that is an oxide semiconductor TFT may be used as a TFT (inspection TFT) included in the inspection circuit 770 illustrated in FIG.
  • the inspection TFT and the inspection circuit may be formed in a region where the driver IC 750 shown in FIG. 7 is mounted, for example. In this case, the inspection TFT is disposed between the driver IC 750 and the substrate 711.
  • the first thin film transistor 710A has a top gate structure in which a crystalline silicon semiconductor layer 713 is disposed between a gate electrode 715A and a substrate 711 (base film 712).
  • the second thin film transistor 710B has a bottom gate structure in which the gate electrode 715B is disposed between the oxide semiconductor layer 717 and the substrate 711 (the base film 712).
  • the TFT structures of the first thin film transistor 710A and the second thin film transistor 710B are not limited to the above.
  • these thin film transistors 710A and 710B may have the same TFT structure.
  • the first thin film transistor 710A may have a bottom gate structure
  • the second thin film transistor 710B may have a top gate structure.
  • a channel etch type as in the thin film transistor 710B or an etch stop type may be used.
  • a second insulating layer 716 that is a gate insulating film of the second thin film transistor 710B extends to a region where the first thin film transistor 710A is formed, and is an interlayer that covers the gate electrode 715A and the crystalline silicon semiconductor layer 713 of the first thin film transistor 710A. It may function as an insulating film. As described above, when the interlayer insulating film of the first thin film transistor 710A and the gate insulating film of the second thin film transistor 710B are formed in the same layer (second insulating layer) 716, the second insulating layer 716 has a stacked structure. You may have.
  • the second insulating layer 716 includes a hydrogen-donating layer that can supply hydrogen (eg, a silicon nitride layer) and an oxygen-donating layer that can supply oxygen and is disposed over the hydrogen-donating layer (eg, it may have a stacked structure including a silicon oxide layer.
  • the gate electrode 715A of the first thin film transistor 710A and the gate electrode 715B of the second thin film transistor 710B may be formed in the same layer.
  • the source and drain electrodes 718sA and 718dA of the first thin film transistor 710A and the source and drain electrodes 718sB and 718dB of the second thin film transistor 710B may be formed in the same layer. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having an oxide semiconductor TFT and an oxide semiconductor TFT.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers,
  • EL organic electroluminescence
  • imaging devices such as image sensor devices, image input devices, fingerprint readers
  • the present invention is also applied to various electronic devices such as semiconductor memories.

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Abstract

半導体装置（１０１）は、基板（１）に支持された、互いに対向する第１主面および第２主面を有する酸化物半導体層（５）と、酸化物半導体層（５）の第１主面に接するように配置された第１絶縁層（９）とを備え、酸化物半導体層（５）は、ハロゲン元素を実質的に含まない主層（５０）と、主層（５０）と第１絶縁層（９）との間に配置された、ハロゲン元素を含む第１のハロゲン元素含有酸化物半導体層（５１）とを含む積層構造を有する。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　酸化物半導体ＴＦＴを備えた半導体装置では、酸化物半導体層に接触する膜、製造プロセスなどに起因して酸化物半導体層の状態が変化する場合がある。例えば、保護絶縁膜から水分などの不純物が酸化物半導体層に拡散して不純物準位を形成したり、酸化物半導体層から他の層へ酸素が拡散することによって酸化物半導体層に酸素欠陥が生じ、キャリア濃度が高くなる可能性がある。酸化物半導体層の電子状態、キャリア濃度などが変化すると、ＴＦＴ特性が変動し、信頼性を低下させる要因になり得る。
　これに対し、ハロゲン元素を利用して、上述したような不純物準位および酸素欠陥に起因する酸化物半導体層の状態の変化を抑制することが提案されている。特許文献１は、酸化物半導体層に対して、ハロゲン元素を含むガス雰囲気下でプラズマ処理を行うことにより、酸化物半導体層の上面にハロゲン元素を付着させ、ハロゲン元素を含む表面層を形成することを提案している。また、特許文献２は、酸化物半導体層と接する絶縁層にハロゲン元素を含有させる構成を提案している。
特開２０１３－４１９４９号公報 特開２０１３－３８４２８号公報
　しかしながら、本発明者が検討したところ、プラズマ処理によって酸化物半導体層の上面にハロゲン元素を付着させる方法では、プラズマ処理による素子破壊、チャージアップ等が生じるおそれがあり、ＴＦＴの変動を引き起こす可能性がある。さらに、酸化物半導体層の下面にはハロゲン元素を付着させることができないので、酸化物半導体層の下部における酸素欠陥の形成を抑制できないという問題もある。
　一方、ハロゲン元素を含む絶縁層を形成する方法では、製造プロセスによっては、酸化物半導体層の状態の変化を十分に抑制できない場合がある。
　本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体層を有する半導体装置において、酸化物半導体層の状態をより安定化させて信頼性を高めることにある。
　本発明の一実施形態の半導体装置は、基板と、前記基板に支持された、互いに対向する第１主面および第２主面を有する酸化物半導体層と、前記酸化物半導体層の前記第１主面に接するように配置された第１絶縁層とを備え、前記酸化物半導体層は、ハロゲン元素を実質的に含まない主層と、前記主層と前記第１絶縁層との間に配置された、ハロゲン元素を含む第１のハロゲン元素含有酸化物半導体層とを含む積層構造を有する。
　ある実施形態において、上記半導体装置は、前記酸化物半導体層の前記第２主面に接するように配置された第２絶縁層をさらに備え、前記第２絶縁層は、ハロゲン元素を含むハロゲン元素含有絶縁層を含む。
　ある実施形態において、上記半導体装置は、前記酸化物半導体層の前記第２主面に接するように配置された第２絶縁層をさらに備え、前記酸化物半導体層の前記積層構造は、前記主層と前記第２絶縁層との間に配置された、ハロゲン元素を含む第２のハロゲン元素含有酸化物半導体層をさらに含む。
　ある実施形態において、上記半導体装置は、前記酸化物半導体層を活性層とする薄膜トランジスタと、前記薄膜トランジスタを覆う保護層とをさらに備え、前記第１絶縁層は、前記保護層であり、前記第２絶縁層は、前記薄膜トランジスタのゲート絶縁層である。
　ある実施形態において、上記半導体装置は、前記酸化物半導体層を活性層とする薄膜トランジスタと、前記薄膜トランジスタを覆う保護層とをさらに備え、前記第１絶縁層は、前記薄膜トランジスタのゲート絶縁層であり、前記第２絶縁層は前記保護層である。
　前記第１のハロゲン元素含有酸化物半導体層におけるハロゲン元素の濃度は、１×１０18／ｃｍ3より大きく、１×１０20／ｃｍ3以下であってもよい。
　前記酸化物半導体層の前記主層におけるハロゲン元素濃度は１０16／ｃｍ3以下であってもよい。
　前記第１のハロゲン元素含有酸化物半導体層の厚さは、５ｎｍ以上３０ｎｍ以下であってもよい。
　ある実施形態において、上記半導体装置は、前記酸化物半導体層を活性層とする薄膜トランジスタをさらに含み、前記薄膜トランジスタはチャネルエッチ構造を有する。
　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含んでもよい。
　前記酸化物半導体層は結晶質部分を含んでもよい。
　本発明による一実施形態の半導体装置の製造方法は、（Ａ）表面に絶縁層を有する基板を準備する工程と、（Ｂ）前記絶縁層と接するように酸化物半導体層を形成する工程と、（Ｃ）前記酸化物半導体層の上面と接するように他の絶縁層を形成する工程とを包含し、前記酸化物半導体層は、ハロゲン元素を実質的に含まない主層、およびハロゲン元素を含むハロゲン元素含有酸化物半導体層を含む積層構造を有し、前記工程（Ｂ）は、金属または金属酸化物を含むターゲットを用いて、スパッタ法により、前記主層を形成する工程（Ｂ１）と、前記工程（Ｂ１）の前または後に行われ、前記ターゲットを用いて、ハロゲン元素を含むガスを前記基板に供給しながら、スパッタ法により、前記ハロゲン元素含有酸化物半導体層を形成する工程（Ｂ２）とを含む。
　ある実施形態において、前記工程（Ｂ２）は、前記工程（Ｂ１）の後に行われ、前記工程（Ａ）は、ハロゲン元素を含むハロゲン元素含有絶縁層を形成する工程を含む。
　ある実施形態において、前記工程（Ｂ２）は、前記工程（Ｂ１）の前に行われ、前記工程（Ｃ）は、ハロゲン元素を含むハロゲン元素含有絶縁層を形成する工程を含む。
　ある実施形態において、前記工程（Ｂ２）は、前記工程（Ｂ１）の前に行われ、前記工程（Ｂ）は、前記工程（Ｂ１）の後に行われ、前記ターゲットを用いて、ハロゲン元素を含むガスを前記基板に供給しながら、スパッタ法により、ハロゲン元素を含む他のハロゲン元素含有酸化物半導体層を形成する工程（Ｂ３）をさらに含み、前記酸化物半導体層の前記積層構造は、前記ハロゲン元素含有酸化物半導体層、前記主層および前記他のハロゲン元素含有酸化物半導体層をこの順で含む。
　ある実施形態において、前記半導体装置は、前記酸化物半導体層を活性層とする薄膜トランジスタを含む。
　ある実施形態において、前記薄膜トランジスタはチャネルエッチ構造を有する。
　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含んでもよい。
　前記酸化物半導体層は結晶質部分を含んでもよい。
　本発明の一実施形態によると、酸化物半導体層を有する半導体装置において、酸化物半導体層の状態をより安定化させて信頼性を高めることができる。
第１の実施形態の半導体装置１０１を例示する模式的な断面図である。 第２の実施形態の半導体装置１０２を例示する模式的な断面図である。 第３の実施形態の半導体装置１０３を例示する模式的な断面図である。 （ａ）～（ｃ）は、それぞれ、比較例および実施例１、２のＴＦＴにおけるＰＢＴＩ試験前後の電流電圧特性を示す図である。 他の実施形態のＴＦＴの構造を例示する模式的な断面図である。 さらに他の実施形態のＴＦＴの構造を例示する模式的な断面図である。 第４の実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図である。 アクティブマトリクス基板７００における結晶質シリコンＴＦＴ７１０Ａおよび酸化物半導体ＴＦＴ７１０Ｂの断面図である。
　上述したように、酸化物半導層に対してプラズマ処理を行い、酸化物半導体層の表面にハロゲン元素を付着させる方法では、半導体装置の信頼性を十分に高めることは困難な場合がある。
　これに対し、本願発明者は、実質的にハロゲン元素を含まない酸化物半導体膜と、ハロゲン元素を含む酸化物半導体膜とを有する積層膜を用いて酸化物半導体層を形成することにより、プラズマ処理を行うことなく、酸素欠陥等に起因するＴＦＴ特性の変動を抑制できることを見出し、本願発明に想到した。
　本発明による一実施形態の半導体装置は、基板に支持された酸化物半導体層と、酸化物半導体層の一方の表面（第１主面）に接するように配置された第１絶縁層とを備える。酸化物半導体層は、ハロゲン元素を含まない主層と、ハロゲン元素を含む第１のハロゲン元素含有酸化物半導体層とを含む積層構造を有する。第１のハロゲン元素含有酸化物半導体層は、主層の第１絶縁層側に配置されている。酸化物半導体層はＴＦＴの活性層であり、酸化物半導体層の主層にＴＦＴのチャネルが形成されてもよい。第１絶縁層は、ゲート絶縁層、ＴＦＴを覆う保護層、エッチストップ層、下地絶縁層などであってもよい。
　このような構成では、ハロゲン元素によって酸化物半導体層内に生じた不純物準位を終端し、かつ、酸素欠陥を補償することが可能になる。従って、酸化物半導体層が第１絶縁層と接触することによって生じる不純物準位および酸素欠陥を低減できるので、信頼性の高い半導体装置を提供できる。
　酸化物半導体層における上記第１主面と対向する主面（第２主面）にも絶縁層（第２絶縁層）が形成されていてもよい。この場合、酸化物半導体層は、主層の第２絶縁層側に、第２のハロゲン元素含有酸化物半導体層をさらに含んでいてもよい。あるいは、第２絶縁層は、ハロゲン元素を含有する層を含んでいてもよい。このように、主層の上方および下方の両方にハロゲン元素を添加すると、一方のみに添加する場合と比べて、酸化物半導体層内のハロゲン元素濃度分布による影響を低減できる。従って、主層全体に均一に、ハロゲン元素による不純物準位および酸素欠陥の低減効果が得られる。
　ここで、ハロゲン元素による上記効果をより詳しく説明する。
　第１絶縁層から酸化物半導体層に水素原子を含む不純物（水素およびヒドロキシ基）が拡散してくると、不純物は酸化物半導体の金属と結合し、不純物準位を形成してしまう。本実施形態では、酸化物半導体層がハロゲン元素を含んでいる。ハロゲン元素は、水素原子との結合エネルギーが高く、水素原子を含む不純物とより強く結合する。このため、酸化物半導体層内に拡散してきた不純物をハロゲン元素によって安定な物質に変換することが可能になる。この結果、酸化物半導体に不純物準位が形成されるのを抑制できる。
　また、酸化物半導体層において、酸素欠陥が形成されることによって金属酸素結合が失われると、ダングリングボンド（未結合手）が生じる。これにより、不純物準位が形成されたり、キャリア密度の変動が起こり、信頼性低下の要因となる。本実施形態では、ハロゲン元素がダングリングボンドを終端するので、酸化物半導体に生じるダングリングボンドを低減できる。
　さらに、製造プロセス中、例えば熱処理時、光または電圧によるストレス印加時などに、ハロゲン元素が主層に拡散することによって、酸化物半導体層の主層内、および、主層と第１および第２絶縁層との界面（特に主層と第１絶縁層との界面）において、不純物準位および酸素欠陥の形成を効果的に抑制できる。また、ハロゲン元素は、第１絶縁層内に含まれる水素系不純物と結合し得るので、酸化物半導体層への不純物の拡散を抑制できる。
　なお、本発明による実施形態の半導体装置は、酸化物半導体層を備えていればよく、ＴＦＴ、薄膜ダイオード（ＴＦＤ）などの半導体素子、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　（第１の実施形態）
　以下、図面を参照しながら、酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」）を例に、本発明による半導体装置の第１の実施形態を説明する。ここでは、ＴＦＴとしてトップコンタクト型のボトムゲートＴＦＴを例示するが、ＴＦＴの構造は特に限定されない。
　図１は、半導体装置１０１を例示する模式的な断面図である。
　半導体装置１０１は、基板１と、基板１上に形成されたＴＦＴ１０と、ＴＦＴ１０を覆う保護層９とを備える。
　ＴＦＴ１０は、例えばチャネルエッチ型のＴＦＴである。ＴＦＴ１０は、基板１上に支持されたゲート電極３と、ゲート電極３を覆うゲート絶縁層４と、ゲート絶縁層４を介してゲート電極３と重なるように配置された酸化物半導体層５と、ソース電極７ｓおよびドレイン電極７ｄとを備えている。
　酸化物半導体層５は、チャネル領域５ｃと、チャネル領域の両側に位置するソースコンタクト領域５ｓおよびドレインコンタクト領域５ｄとを有している。ソース電極７ｓはソースコンタクト領域５ｓと接するように形成され、ドレイン電極７ｄはドレインコンタクト領域５ｄと接するように形成されている。ソース電極７ｓおよびドレイン電極７ｄは、同一の積層膜から形成されていてもよい。
　酸化物半導体層５は、互いに対向する２つの主面（上面および下面）を有している。半導体装置１０１では、酸化物半導体層５の一方の主面（上面）は保護層９に接し、他方の主面（下面）はゲート絶縁層４と接している。
　本実施形態における酸化物半導体層５は、実質的にハロゲン元素を含まない主層５０と、主層５０と保護層９との間に形成された第１のハロゲン元素含有酸化物半導体層５１とを含む積層構造を有している。主層５０は、チャネルが形成されるチャネル領域５ｃを含んでおり、ＴＦＴの活性領域として機能し得る。
　第１のハロゲン元素含有酸化物半導体層５１は、ハロゲン元素を含む酸化物半導体層である。ハロゲン元素は特に限定しないが、例えばフッ素、塩素などであってもよい。２種類以上のハロゲン元素を含んでいてもよい。主層５０および第１のハロゲン元素含有酸化物半導体層５１は、同じ金属元素を含む酸化物半導体を主成分として含有していてもよい。例えば主層５０および第１のハロゲン元素含有酸化物半導体層５１は、いずれも、Ｉｎ、ＧａおよびＺｎを含む酸化物半導体を主として含んでいてもよい。あるいは、主層５０および第１のハロゲン元素含有酸化物半導体層５１の酸化物半導体では、種類、組成または結晶状態などが互いに異なっていてもよい。
　なお、本明細書において、「ハロゲン元素を実質的に含まない層」とは、ハロゲン元素を含まない条件で形成された層であり、成膜直後はハロゲン元素を含んでいなくても、接触する他の層から拡散された微量のハロゲン元素を含む場合もある。ハロゲン元素を実質的に含まない層におけるハロゲン元素の濃度は、例えば０／ｃｍ3以上１０16／ｃｍ3以下であってもよい。また、本明細書における「ハロゲン元素含有酸化物半導体層」は、厚さ方向に亘ってハロゲン元素が含まれた層を指し、例えば特許文献１に記載されているように、上面にハロゲン元素を付着させた層（すなわちハロゲン元素からなる表面層を有する酸化物半導体層）を含まない。
　ゲート絶縁層４は、実質的にハロゲン元素を含まない下層４０と、下層４０と酸化物半導体層５との間に形成されたハロゲン元素含有絶縁層４１とを含む積層構造を有していてもよい。ハロゲン元素は特に限定しないが、例えばフッ素、塩素などであってもよい。ハロゲン元素含有絶縁層４１は、２種類以上のハロゲン元素を含んでいてもよい。ハロゲン元素含有絶縁層４１に含まれるハロゲン元素は、上記の第１のハロゲン元素含有酸化物半導体層５１に含まれるハロゲン元素と同じであってもよいし、異なっていてもよい。
　下層４０およびハロゲン元素含有絶縁層４１は、同じ絶縁材料を主成分として含有していてもよい。例えば下層およびハロゲン元素含有絶縁層４１は、いずれも、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）を主として含んでいてもよい。
　本実施形態によると、第１のハロゲン元素含有酸化物半導体層５１またはハロゲン元素含有絶縁層４１に含まれるハロゲン元素によって、酸化物半導体層５（特に主層５０）内に生じる不純物準位を終端でき、酸素欠陥を補償できる。従って、ＴＦＴ特性の変動を抑制し、ＴＦＴ１０の信頼性を高めることが可能になる。
　例えば酸化物半導体層の表面にプラズマ処理によってハロゲン元素を付着させる方法（特許文献１）によると、酸化物半導体層の下部で生じる酸素欠陥を十分に低減できない場合がある。これに対し、本実施形態によると、酸化物半導体層５の主層５０の上面側には、第１のハロゲン元素含有酸化物半導体層５１からハロゲン元素が拡散し、主層５０の下面側には、ハロゲン元素含有絶縁層４１からハロゲン元素が拡散する。従って、酸化物半導体層の上面および下面が絶縁層（ゲート絶縁層４および保護層９）と接触することによって生じるＴＦＴ特性の変動を効果的に抑制できる。また、本実施形態では、ハロゲン元素を付着させるためのプラズマ処理を行わないので、この処理に起因する素子破壊等を抑制できる。
　さらに、第１のハロゲン元素含有酸化物半導体層５１は、主層５０を形成した直後に連続して形成され得る。このため、ソース・ドレイン分離のためのパターニング工程などの製造工程で、主層５０へのエッチングダメージおよび不純物混入による欠陥形成を抑制できる。
　第１のハロゲン元素含有酸化物半導体層５１およびハロゲン元素含有絶縁層４１におけるハロゲン元素の濃度は、例えば１×１０18／ｃｍ3より大きいことが好ましく、より好ましくは、２．５×１０18ｃｍ／3以上である。これにより、酸化物半導体層５における酸素欠陥および不純物準位の形成をより効果的に抑制できる。一方、第１のハロゲン元素含有酸化物半導体層５１のハロゲン元素濃度が大きくなると、第１のハロゲン元素含有酸化物半導体層５１が高抵抗化し、オン抵抗が増大するおそれがある。また、ハロゲン元素含有絶縁層４１のハロゲン元素濃度が大きくなると、ホットキャリアの形成や絶縁破壊を助長させてしまう。このため、ハロゲン元素の濃度は、例えば１×１０20／ｃｍ3以下、好ましくは５×１０19ｃｍ／3以下に設定される。なお、ここでいうハロゲン元素濃度は、ハロゲン元素を含有する層の平均濃度であり、例えば二次イオン質量分析（ＳＩＭＳ）等で測定される。
　酸化物半導体層５は、主層５０および第１のハロゲン元素含有酸化物半導体層５１を含む２層構造を有していてもよいし、これらの層を含む３層以上の構造を有していてもよい。例えば、ハロゲン元素を実質的に含まない主層５０は、組成、結晶状態などの異なる複数の酸化物半導体層を含んでいてもよい。第１のハロゲン元素含有酸化物半導体層５１は、酸化物半導体層５の上面（第１主面）を構成し、保護層９と接していてもよい。これにより、より効果的に、保護層９に起因する主層５０の状態の変化を抑制できる。
　第１のハロゲン元素含有酸化物半導体層５１の厚さは特に限定しないが、例えば主層５０の厚さよりも小さくなるように設定される。第１のハロゲン元素含有酸化物半導体層５１の厚さは、例えば５ｎｍ以上３０ｎｍ以下であってもよい。５ｎｍ未満では、酸化物半導体層５の表面粗さ、ピンホール等の影響によって、ハロゲン元素の添加効果が十分に得られない場合がある。一方、第１のハロゲン元素含有酸化物半導体層５１の厚さが３０ｎｍを超えると、第１のハロゲン元素含有酸化物半導体層５１の高抵抗化により、オン電流が低下し、十分なｏｎ／ｏｆｆ比が得られなくなる可能性がある。
　ゲート絶縁層４は、ハロゲン元素含有絶縁層４１を有していればよく、下層４０およびハロゲン元素含有絶縁層４１を含む２層構造を有していてもよいし、これらの層を含む３層以上の構造を有していてもよい。あるいは、ゲート絶縁層４は、ハロゲン元素含有絶縁層４１のみからなる単層構造を有してもよい。ハロゲン元素含有絶縁層４１は、ゲート絶縁層４の上面を構成し、酸化物半導体層５と接していてもよい。これにより、より効果的に、ゲート絶縁層４に起因する主層５０の状態の変化を抑制できる。
　ハロゲン元素含有絶縁層４１の厚さは特に限定しないが、例えば下層４０の厚さよりも小さくなるように設定される。ハロゲン元素含有絶縁層４１の厚さは、例えば５０ｎｍ以上５００ｎｍ以下であってもよい。厚さが５０ｎｍ以上であれば、より効果的に、酸化物半導体層５で生じる酸素欠陥等を低減できる。
　ここで、本実施形態で用いられる酸化物半導体層５について説明する。酸化物半導体層５に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層５は、２層以上の積層構造を有していてもよい。酸化物半導体層５が積層構造を有する場合には、酸化物半導体層５は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層５が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。なお、本実施形態では、積層構造を有する酸化物半導体層５の上層（または下層）がハロゲン元素含有酸化物半導体層として機能してもよい。あるいは、酸化物半導体層５の主層５０が上記のような積層構造を有していてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層５は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層５は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層５は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＯＳ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層５は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層５は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　＜半導体装置１０１の製造方法＞
　次いで、半導体装置１０１を製造する方法の一例を説明する。
　まず、基板１上にゲート電極３を形成する。基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　ゲート電極３は、スパッタ法などによって基板１上にゲート用導電膜（厚さ：２００ｎｍ以上７００ｎｍ以下）を形成し、これをパターニングすることによって得られる。ゲート用導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物（例えば窒化タンタル（ＴａＮ）など）を含む膜を適宜用いることができる。ゲート用導電膜は、これらのうち複数の膜を積層した積層膜であってもよい。
　続いて、ゲート電極３を覆うように、積層構造を有するゲート絶縁層４を形成する。具体的には、まず、ゲート絶縁層４の下層４０として、例えばＣＶＤ法により、酸化珪素（ＳｉＯｘ、ｘ＞０）膜または窒化珪素（ＳｉＮｘ、ｘ＞０）膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。成膜温度は、例えば２００℃以上４００℃以下に設定される。この後、ハロゲン元素含有絶縁層４１として、例えばＣＶＤ法により、ハロゲン元素を含むＳｉＯｘ膜またはＳｉＮｘ膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。ハロゲン元素を含む絶縁膜は、原料ガスにハロゲン元素を添加することによって形成できる。成膜温度は、例えば２００℃以上４００℃以下に設定される。ここでは、ハロゲン元素含有絶縁層４１として、ＳｉＦ4ガスを含む原料ガスを用いて、フッ素原子を含む絶縁膜（ＳｉＯｘ：ＦまたはＳｉＮｘ：Ｆ）を形成する。膜中のハロゲン元素濃度は、ＳｉＦ4ガスの流量比を変化させることによって調整できる。なお、原料ガスとして三フッ化窒素、四塩化炭素などハロゲン元素を含んだ混合ガスを用いてもよい。
　なお、酸化珪素（ＳｉＯｘ）膜または窒化珪素（ＳｉＮｘ）膜の代わりに、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を用いてもよい。
　続いて、ゲート絶縁層４上に、例えばスパッタ法で、酸化物半導体層５の主層５０を形成するための主層用酸化物半導体膜（厚さ：例えば１０ｎｍ以上１００ｎｍ以下）と、第１のハロゲン元素含有酸化物半導体層５１を形成するための上部ハロゲン元素含有酸化物半導体膜（厚さ：例えば５ｎｍ以上３０ｎｍ以下）とを順次成膜する。主層用酸化物半導体膜および上部ハロゲン元素含有酸化物半導体膜は、スパッタリング装置内で連続的に形成されてもよい。成膜温度（基板温度）は例えば室温以上２００℃以下に設定される。
　具体的には、まず、主層用酸化物半導体膜として、スパッタ法で、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体膜、Ｇａ－Ｚｎ－Ｏ系半導体膜、Ｚｎ－Ｔｉ－Ｏ系半導体膜、Ｉｎ－Ｚｎ－Ｏ系半導体膜などの酸化物半導体膜を形成する。スパッタリングターゲットとしては、金属ターゲットまたは金属酸化物ターゲットを用いることができる。スパッタリング装置内に基板１を固定し、Ａｒガスに代表される希ガスおよび／または酸素ガスをスパッタリング装置内に導入する。希ガスのみを導入する場合は、スパッタリングターゲットとして酸化物ターゲットを用いてもよい。
　この後、主層用酸化物半導体膜上に、上部ハロゲン元素含有酸化物半導体膜を形成する。上部ハロゲン元素含有酸化物半導体膜は、主層用酸化物半導体膜と同じスパッタリングターゲットを用い、スパッタガスとして、ハロゲン元素（ここではフッ素）含有ガスを含む混合ガスを用いることによって形成され得る。これにより、主層用酸化物半導体膜と同じ成分（金属元素）に加えて、ハロゲン元素を含む半導体膜が得られる。
　ハロゲン元素含有ガスとして、例えば、四フッ化炭素（ＣＦ4）、六フッ化硫黄（ＳＦ6）、三フッ化窒素（ＮＦ3）、塩素（Ｃｌ2）、三塩化ホウ素（ＢＣｌ3）、四塩化珪素（ＳｉＣｌ4）、四塩化炭素（ＣＣｌ4）などが用いられ得る。スパッタガスとして、上記ハロゲン元素含有ガスと酸素との混合ガスを用いてもよい。ハロゲン元素含有ガスの流量（基板への供給量）を制御することにより、上部ハロゲン元素含有酸化物半導体膜のハロゲン元素濃度を調整できる。
　なお、上部ハロゲン元素含有酸化物半導体膜の形成方法は上記方法に限定されない。例えば、予めフッ素、塩素などのハロゲン元素が添加されたスパッタリングターゲットを使用してもよい。
　この後、主層用酸化物半導体膜および上部ハロゲン元素含有酸化物半導体膜のパターニングを行い、酸化物半導体層５を得る。
　次いで、酸化物半導体層５を覆うようにソース用導電膜（厚さ：例えば２００ｎｍ以上７００ｎｍ以下）を形成し、これをパターニングすることによって、ソース電極７ｓおよびドレイン電極７ｄを得る。酸化物半導体層５のうちソース電極７ｓと接する部分がソースコンタクト領域、ドレイン電極７ｄと接する部分がドレインコンタクト領域となる。このようにしてＴＦＴ１０が得られる。
　ソース用導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物（例えば窒化タンタル（ＴａＮ）など）を含む膜を適宜用いることができる。ソース用導電膜は、これらのうち複数の膜を積層した積層膜であってもよい。
　次に、ＴＦＴ１０を覆うように保護層９（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）を形成する。
　保護層９として、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜（パッシベーション膜）を用いることができる。保護層９は積層膜であってもよい。ここでは、保護層として、例えばＣＶＤ法で形成される。成膜温度は、例えば２００℃以上３００℃以下であってもよい。
　保護層９を形成した後、基板全体に熱処理（アニール処理）を行ってもよい。これにより、ＴＦＴ特性をより安定化できる。ここでは、例えば、不活性ガス（希ガスまたは窒素）雰囲気中、２００℃以上４００℃以下の温度で、１～２時間の熱処理を行う。このようにして、半導体装置１０１が製造される。
　（第２の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、ハロゲン元素含有酸化物半導体層が、主層５０の保護層９側だけでなく、ゲート絶縁層４側にも形成されている点で、図１に示す半導体装置１０１と異なる。また、本実施形態では、ゲート絶縁層４がハロゲン元素含有絶縁層を含んでいない。
　図２は、半導体装置１０２を例示する模式的な断面図である。図２では、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。
　半導体装置１０２は、チャネルエッチ型のＴＦＴ２０を有している。ＴＦＴ２０の酸化物半導体層５は、実質的にハロゲン元素を含まない主層５０と、主層５０と保護層９との間に形成された第１のハロゲン元素含有酸化物半導体層５１と、主層５０とゲート絶縁層４との間に形成された第２のハロゲン元素含有酸化物半導体層５２とを含む積層構造を有している。
　主層５０の材料、厚さ、ハロゲン元素濃度などは、前述の実施形態の半導体装置１０１（図１）における主層５０の材料、厚さ、ハロゲン元素濃度などと同様である。また、第１および第２のハロゲン元素含有酸化物半導体層５１、５２の材料、厚さ、ハロゲン元素濃度などは、前述の実施形態の半導体装置１０１（図１）における第１のハロゲン元素含有酸化物半導体層５１の材料、厚さ、ハロゲン元素濃度などと同様である。なお、第１のハロゲン元素含有酸化物半導体層５１と第２のハロゲン元素含有酸化物半導体層５２とでは、厚さ、ハロゲン元素の種類および濃度、主成分である酸化物半導体の組成などが同じであってもよいし、異なっていてもよい。
　ゲート絶縁層４の材料、厚さ、ハロゲン元素濃度などは、前述の実施形態におけるゲート絶縁層４の下層４０（図１）の材料、厚さ、ハロゲン元素濃度などと同様である。本実施形態では、ゲート絶縁層４は、ハロゲン元素を含有する層を有していなくてもよい。
　その他の構成要素、例えばゲート電極３、ソース電極７ｓ、ドレイン電極７ｄおよび保護層９の材料、厚さなどは、前述の実施形態（図１）と同様である。
　本実施形態によると、第１のハロゲン元素含有酸化物半導体層５１および第２のハロゲン元素含有酸化物半導体層５２に含まれるハロゲン元素によって、酸化物半導体層５（特に主層５０）内に生じる不純物準位を終端でき、酸素欠陥を補償できる。従って、ＴＦＴ特性の変動を抑制し、ＴＦＴ１０の信頼性を高めることが可能になる。
　また、酸化物半導体層５の主層５０の上面側には、第１のハロゲン元素含有酸化物半導体層５１からハロゲン元素が拡散し、主層５０の下面側には、第２のハロゲン元素含有酸化物半導体層５２からハロゲン元素が拡散する。従って、酸化物半導体層の上面および下面が絶縁層（ゲート絶縁層４および保護層９）と接触することによって生じるＴＦＴ特性の変動を効果的に抑制できる。
　さらに、第２のハロゲン元素含有酸化物半導体層５２、主層５０および第１のハロゲン元素含有酸化物半導体層５１は、スパッタリング装置内で連続して形成され得るため、製造プロセスに起因して主層５０にプロセスダメージによる不純物準位や酸素欠陥が形成されるのを、より効果的に抑制できる。
　第１のハロゲン元素含有酸化物半導体層５１は、酸化物半導体層５の上面を構成し、保護層９と接していてもよい。第２のハロゲン元素含有酸化物半導体層５２は、酸化物半導体層５の下面を構成し、ゲート絶縁層４と接していてもよい。これにより、より効果的に、保護層９およびゲート絶縁層４に起因する主層５０の状態の変化を抑制できる。
　なお、酸化物半導体層５は、第２のハロゲン元素含有酸化物半導体層５２、主層５０および第１のハロゲン元素含有酸化物半導体層５１を含んでいればよく、４層以上の積層構造を有していてもよい。例えば主層５０が、組成、結晶状態などの異なる複数の酸化物半導体層を含んでいてもよい。
　＜半導体装置１０２の製造方法＞
　次いで、半導体装置１０２を製造する方法の一例を説明する。半導体装置１０２における各層または膜の材料、厚さ、形成プロセス等が、半導体装置１０１（図１）と同様である場合には、説明を適宜省略する。
　まず、基板１上にゲート電極３を形成する。次いで、ゲート電極３を覆うように、ハロゲン元素を実質的に含まないゲート絶縁層４を形成する。ゲート絶縁層４としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層４は積層構造を有していてもよい。例えば窒化珪素（ＳｉＮｘ、ｘ＞０）膜を下層、酸化珪素（ＳｉＯｘ、ｘ＞０）膜を上層とする積層構造を有してもよい。
　続いて、ゲート絶縁層４上に、積層構造を有する酸化物半導体層５を形成する。ここでは、まず、第２のハロゲン元素含有酸化物半導体層５２を形成するための下部酸化物半導体膜（厚さ：例えば５ｎｍ以上３０ｎｍ以下）を形成する。続いて、主層用酸化物半導体膜（厚さ：例えば１０ｎｍ以上１００ｎｍ以下）、および、第１のハロゲン元素含有酸化物半導体層５１を形成するための上部酸化物半導体膜（厚さ：例えば５ｎｍ以上３０ｎｍ以下）をこの順で形成する。これらの酸化物半導体膜は、スパッタリング装置内で連続して形成されてもよい。上部および下部ハロゲン元素含有酸化物半導体膜の種類、厚さおよび形成方法などは、前述した実施形態における上部ハロゲン元素含有酸化物半導体膜と同様であってもよい。この後、得られた積層膜をパターニングすることによって酸化物半導体層５を得る。
　次いで、前述した実施形態と同様の方法で、ソース電極７ｓ、ドレイン電極７ｄ、および保護層９を形成した後、熱処理を行う。このようにして、半導体装置１０２を得る。
　（第３の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、ハロゲン元素含有酸化物半導体層が、主層５０のゲート絶縁層４側に形成されている。また、ゲート絶縁層４がハロゲン元素含有絶縁層を含んでおらず、代わりに保護層９がハロゲン元素を含む絶縁層を含んでいる。
　図３は、半導体装置１０３を例示する模式的な断面図である。図３では、図１および図２と同様の構成要素には同じ参照符号を付し、説明を省略する。
　半導体装置１０３は、チャネルエッチ型のＴＦＴ３０を有している。ＴＦＴ３０の酸化物半導体層５は、実質的にハロゲン元素を含まない主層５０と、主層５０とゲート絶縁層４との間に形成された第２のハロゲン元素含有酸化物半導体層５２とを含む積層構造を有している。
　保護層９は、実質的にハロゲン元素を含まない上層９０と、上層９０と酸化物半導体層５との間に形成された、ハロゲン元素を含むハロゲン元素含有保護層９１とを含む積層構造を有していてもよい。ハロゲン元素は特に限定しないが、例えばフッ素、塩素などであってもよい。ハロゲン元素含有保護層９１は、２種類以上のハロゲン元素を含んでいてもよい。ハロゲン元素含有保護層９１に含まれるハロゲン元素は、上記の第２のハロゲン元素含有酸化物半導体層５２に含まれるハロゲン元素と同じであってもよいし、異なっていてもよい。
　上層９０およびハロゲン元素含有保護層９１は、同じ絶縁材料を主成分として含有していてもよい。例えば上層９０およびハロゲン元素含有保護層９１は、いずれも、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）を主として含んでいてもよい。なお、保護層９はハロゲン元素含有保護層９１を含んでいればよく、ハロゲン元素含有保護層９１のみから形成されていてもよいし、３層以上の積層構造を有していてもよい。
　その他の構成要素、例えばゲート電極３、ゲート絶縁層４、ソース電極７ｓおよびドレイン電極７ｄの材料、厚さなどは、第２の実施形態の半導体装置１０２（図２）と同様である。
　本実施形態によると、ハロゲン元素含有保護層９１および第２のハロゲン元素含有酸化物半導体層５２に含まれるハロゲン元素によって、酸化物半導体層５（特に主層５０）内に生じる不純物準位を終端でき、酸素欠陥を補償できる。従って、ＴＦＴ特性の変動を抑制し、ＴＦＴ１０の信頼性を高めることが可能になる。
　また、酸化物半導体層５の主層５０の上面側には、ハロゲン元素含有保護層９１からハロゲン元素が拡散し、主層５０の下面側には、第２のハロゲン元素含有酸化物半導体層５２からハロゲン元素が拡散する。従って、酸化物半導体層の上面および下面が絶縁層（ゲート絶縁層４および保護層９）と接触することによって生じるＴＦＴ特性の変動を効果的に抑制できる。
　さらに、第２のハロゲン元素含有酸化物半導体層５２および主層５０は、スパッタリング装置内で連続して形成され得るため、製造プロセスに起因して主層５０に欠陥が形成されるのを、より効果的に抑制できる。
　ハロゲン元素含有保護層９１は、保護層９の下面を構成し、酸化物半導体層５と接していてもよい。これにより、より効果的に、保護層９に起因する主層５０の状態の変化を抑制できる。
　＜半導体装置１０３の製造方法＞
　次いで、半導体装置１０３を製造する方法の一例を説明する。半導体装置１０３における各層または膜の材料、厚さ、形成プロセス等が、半導体装置１０２（図２）と同様である場合には、説明を適宜省略する。
　まず、基板１上にゲート電極３を形成する。次いで、ゲート電極３を覆うように、ハロゲン元素を実質的に含まないゲート絶縁層４を形成する。
　続いて、ゲート絶縁層４上に、積層構造を有する酸化物半導体層５を形成する。ここでは、まず、第２のハロゲン元素含有酸化物半導体層５２を形成するための酸化物半導体膜（下部ハロゲン元素含有酸化物半導体膜）（厚さ：例えば５ｎｍ以上３０ｎｍ以下）と、主層用酸化物半導体膜（厚さ：例えば１０ｎｍ以上１００ｎｍ以下）とをこの順で形成する。これらの酸化物半導体膜は、スパッタリング装置内で連続して形成されてもよい。各酸化物半導体膜（下部ハロゲン元素含有酸化物半導体膜および主層用酸化物半導体膜）の材料および形成方法は、前述した第２の実施形態と同様である。この後、得られた積層膜をパターニングすることによって酸化物半導体層５を得る。
　次いで、前述した実施形態と同様の方法で、ソース電極７ｓおよびドレイン電極７ｄを形成し、ＴＦＴ１０３を得る。
　この後、ＴＦＴ１０３を覆う保護層９を形成する。具体的には、まず、ハロゲン元素含有保護層９１として、例えばＣＶＤ法により、ハロゲン元素を含むＳｉＯｘ膜またはＳｉＮｘ膜（厚さ：例えば５ｎｍ以上３０ｎｍ以下）を形成する。ハロゲン元素を含む絶縁膜は、原料ガスにハロゲン元素を添加することによって形成できる。成膜温度は、例えば２００℃以上４００℃以下に設定される。ここでは、ハロゲン元素含有保護層９１として、ＳｉＦ4ガスを含む原料ガスを用いて、フッ素原子を含む絶縁膜（ＳｉＯｘ：ＦまたはＳｉＮｘ：Ｆ）を形成する。膜中のハロゲン元素濃度は、ＳｉＦ4ガスの流量比を変化させることによって調整できる。この後、保護層９の上層９０として、例えばＣＶＤ法により、ＳｉＯｘ（ｘ＞０）膜またはＳｉＮｘ（ｘ＞０）膜（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）を形成する。成膜温度は、例えば２００℃以上４００℃以下に設定される。上層９０の厚さは、ハロゲン元素含有保護層９１の大きくなるように設定され得る。
　なお、酸化珪素（ＳｉＯｘ）膜または窒化珪素（ＳｉＮｘ）膜の代わりに、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を用いてもよい。
　保護層９を形成した後、前述の実施形態と同様の方法で熱処理を行う。このようにして、半導体装置１０３を得る。
　（実施例および比較例）
　実施例および比較例のＴＦＴを作製し、信頼性の評価を行ったので、その方法および結果を説明する。
　実施例１として、第１の実施形態におけるＴＦＴ１０（図１）と同じ構造を有するＴＦＴ、実施例２として、第２の実施形態におけるＴＦＴ２０（図２）と同じ構造を有するＴＦＴを用いる。比較例として、ハロゲン元素が添加されていないＴＦＴを用いる。比較例のＴＦＴは、ゲート絶縁層の上層および酸化物半導体層の上層がハロゲン元素を含まない点以外は、実施例１のＴＦＴと同様の構造を有する。実施例１、２および比較例のＴＦＴにおけるチャネル幅Ｗは２０μｍ、チャネル長Ｌは７μｍである。
　これらのＴＦＴに対し、ＰＢＴＩ（正バイアス温度不安定性）試験を行う。試験は、ゲート電圧（ゲート－ソース間電圧）Ｖｇｓを＋３０Ｖ、ドレイン電圧（ドレイン－ソース電圧）Ｖｄを＋１０Ｖとし、６０℃の温度で行う。ストレス時間は１００００秒とする。
　図４（ａ）～（ｃ）は、それぞれ、比較例および実施例１、２のＴＦＴにおけるＰＢＴＩ試験前後の電流電圧特性を示す図である。
　この結果から、実施例１、２のＴＦＴでは、比較例のＴＦＴよりも、試験初期における閾値電圧に対する試験後の閾値電圧の変化量ΔＶｔｈが小さく抑えられており、信頼性を向上できることが確認できる。
　実施例１および２のＴＦＴの閾値電圧の変化量ΔＶｔｈは略同程度である。図示していないが、ＴＦＴ１０３（図３）でも同様に、ΔＶｔｈを低減する効果が得られる。
　本発明による実施形態の半導体装置は、図１～図３に示す半導体装置に限定されない。酸化物半導体層５の主層５０における互いに対向する２つの主面のうち少なくとも一方に、ハロゲン元素含有酸化物半導体層が形成されていればよく、酸化物半導体層５と接する絶縁層がハロゲン元素を含んでいなくてもよい。
　本実施形態におけるＴＦＴは、チャネルエッチ構造を有していてもよいし、チャネル領域を覆うエッチストップを有するエッチストップ構造を有していてもよい。
　「チャネルエッチ型のＴＦＴ」では、図１～図３に示すように、チャネル領域５ｃ上にエッチストップ層が形成されておらず、ソース電極７ｓおよびドレイン電極７ｄのチャネル側の端部下面は、酸化物半導体層５の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層５上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　一方、エッチストップ型のＴＦＴでは、図５に例示するように、酸化物半導体層５の少なくともチャネル領域５ｃを覆うようにエッチストップ層（絶縁層）８が形成されている。ソース電極７ｓおよびドレイン電極７ｄのチャネル側の端部下面は、例えばエッチストップ層８上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層５のうちチャネル領域５ｃとなる部分を覆うエッチストップ層８を形成した後、酸化物半導体層５およびエッチストップ層８上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。エッチストップ型のＴＦＴでは、酸化物半導体層５の下面は、例えばゲート絶縁層４と接し、酸化物半導体層５の上面は、エッチストップ層８と接する。図示する例では、酸化物半導体層５の主層５０とエッチストップ層８との間に、第１のハロゲン元素含有酸化物半導体層５１が形成されている。また、ゲート絶縁層４がハロゲン元素含有絶縁層４１を有している。なお、エッチストップ型のＴＦＴの構成は、この例に限定されない。酸化物半導体層５の主層５０とゲート絶縁層４および／またはエッチストップ層８との間に、ハロゲン元素含有酸化物半導体層が形成されていればよい。また、主層５０の上方にハロゲン元素含有酸化物半導体層が形成されない場合には、エッチストップ層８がハロゲン元素含有絶縁層を含んでいてもよい。
　また、図１～図３および図５に示す例では、ＴＦＴは、ソースおよびドレイン電極７ｓ、７ｄが酸化物半導体層５の上面と接するトップコンタクト構造であるが、酸化物半導体層５の下面と接するボトムコンタクト構造であってもよい。ボトムコンタクト構造を有するＴＦＴでは、図６に例示するように、ソースおよびドレイン電極７ｓ、７ｄが酸化物半導体層５とゲート絶縁層４との間に配置されている。その他の構成は、図１～図３に示すＴＦＴ（この例では図２に示すＴＦＴ２０）と同様であってもよい。
　さらに、図１～図３、図５および図６に示すＴＦＴでは、酸化物半導体層５の基板１側にゲート電極３が配置されているが（ボトムゲート構造）、ゲート電極３は酸化物半導体層５の上方に配置されていてもよい（トップゲート構造）。トップゲート構造を有するＴＦＴでは、例えば、酸化物半導体層の下面は、基板上に形成された下地絶縁層と接し、酸化物半導体層の上面は、ゲート絶縁層と接する。この場合でも、酸化物半導体層の主層とゲート絶縁層および／または下地絶縁層との間に、ハロゲン元素含有酸化物半導体層が形成されていればよい。また、主層の下方にハロゲン元素含有酸化物半導体層が形成されない場合には、下地絶縁層がハロゲン元素含有絶縁層を含んでいてもよい。
　さらに、本発明による実施形態は、ＴＦＴを備えた装置に限定されず、酸化物半導体層を用いた他の半導体装置（例えば薄膜ダイオードを備えた装置）にも適用され得る。
　（第４の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第４の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
　アクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
　画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
　画素用ＴＦＴとして、図１～図３、図５、図６を参照しながら上述したＴＦＴを適用することが可能である。この点については後述する。
　次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
　図７は、本実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図、図８は、アクティブマトリクス基板７００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）７１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）７１０Ｂの断面構造を示す断面図である。
　図７に示すように、アクティブマトリクス基板７００は、複数の画素を含む表示領域７０２と、表示領域７０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域７０１を含んでいる。駆動回路形成領域７０１には、例えばゲートドライバ回路７４０、検査回路７７０などが設けられている。表示領域７０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳは、それぞれ、アクティブマトリクス基板７００に実装されるドライバＩＣ７５０の各端子に接続されている。
　図８に示すように、アクティブマトリクス基板７００において、表示領域７０２の各画素には画素用ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、駆動回路形成領域７０１には回路用ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。
　アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
　第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
　第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられたゲート電極７１５Ｂと、ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。図示するように、第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。第２の絶縁層７１６のうちゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄとを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介してゲート電極７１５Ｂと重なる部分が活性領域７１７ｃとなる。また、第２薄膜トランジスタ７１０Ｂは、ソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄにそれぞれ接続されたソース電極７１８ｓＢおよびドレイン電極７１８ｄＢをさらに有している。尚、基板７１１上に下地膜７１２を設けない構成も可能である。
　薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、ゲート電極７１５Ｂはゲートバスライン（図示せず）、ソース電極７１８ｓＢはソースバスライン（図示せず）、ドレイン電極７１８ｄＢは画素電極７２３に接続されている。この例では、ドレイン電極７１８ｄＢは、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、対応する画素電極７２３と接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
　なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳ（Ｆｒｉｎｇｅ　ＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極７２３から出て液晶層（図示せず）を通り、さらに画素電極７２３のスリット状の開口を通ってコモン電極７２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　本実施形態の第２薄膜トランジスタ７１０Ｂとして、図１～３、図５を参照しながら前述した第１～第３の実施形態のＴＦＴを用いることができる。図１～図３のＴＦＴ１０１～１０３を適用する場合、ＴＦＴ１０１～１０３におけるゲート電極３、ゲート絶縁層４、酸化物半導体層５、ソースおよびドレイン電極７ｓ、７ｄを、それぞれ、図８に示すゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソースおよびドレイン電極７１８ｓＢ、７１８ｄＢに対応させてもよい。
　また、図７に示す検査回路７７０を構成するＴＦＴ（検査用ＴＦＴ）として、酸化物半導体ＴＦＴである薄膜トランジスタ７１０Ｂを用いてもよい。
　なお、図示していないが、検査ＴＦＴおよび検査回路は、例えば、図７に示すドライバＩＣ７５０が実装される領域に形成されてもよい。この場合、検査用ＴＦＴは、ドライバＩＣ７５０と基板７１１との間に配置される。
　図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７と基板７１１（下地膜７１２）との間にゲート電極７１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板７１１上に、２種類の薄膜トランジスタ７１０Ａ、７１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
　第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ７１０Ａ、７１０Ｂは同じＴＦＴ構造を有していてもよい。あるいは、第１薄膜トランジスタ７１０Ａがボトムゲート構造、第２薄膜トランジスタ７１０Ｂがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、薄膜トランジスタ７１０Ｂのようにチャネルエッチ型でもよいし、エッチストップ型でもよい。
　第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ７１０Ａの層間絶縁膜と第２薄膜トランジスタ７１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）７１６内に形成されている場合、第２の絶縁層７１６は積層構造を有していてもよい。例えば、第２の絶縁層７１６は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
　第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂのゲート電極７１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソースおよびドレイン電極７１８ｓＢ、７１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　本発明の実施形態は、酸化物半導体ＴＦＴおよび酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
　１　　基板
　３　　ゲート電極
　４　　ゲート絶縁層
　５　　酸化物半導体層
　５ｓ　ソースコンタクト領域
　５ｄ　ドレインコンタクト領域
　５ｃ　チャネル領域
　７ｓ　ソース電極
　７ｄ　ドレイン電極
　９　　保護層
　４０　ゲート絶縁層の下層
　４１　ハロゲン元素含有絶縁層
　５０　酸化物半導体層の主層
　５１、５２　ハロゲン元素含有酸化物半導体層
　９０　保護層の上層
　９１　ハロゲン元素含有保護層
　１０、２０、３０　酸化物半導体ＴＦＴ
　１０１、１０２、１０３　　半導体装置

Claims (19)

  1. 　基板と、
    　前記基板に支持された、互いに対向する第１主面および第２主面を有する酸化物半導体層と、
    　前記酸化物半導体層の前記第１主面に接するように配置された第１絶縁層と
    を備え、
    　前記酸化物半導体層は、
    　　ハロゲン元素を実質的に含まない主層と、
    　　前記主層と前記第１絶縁層との間に配置された、ハロゲン元素を含む第１のハロゲン元素含有酸化物半導体層と
    を含む積層構造を有する半導体装置。
  2. 　前記酸化物半導体層の前記第２主面に接するように配置された第２絶縁層をさらに備え、
    　前記第２絶縁層は、ハロゲン元素を含むハロゲン元素含有絶縁層を含む、請求項１に記載の半導体装置。
  3. 　前記酸化物半導体層の前記第２主面に接するように配置された第２絶縁層をさらに備え、
    　前記酸化物半導体層の前記積層構造は、前記主層と前記第２絶縁層との間に配置された、ハロゲン元素を含む第２のハロゲン元素含有酸化物半導体層をさらに含む、請求項１に記載の半導体装置。
  4. 　前記酸化物半導体層を活性層とする薄膜トランジスタと、前記薄膜トランジスタを覆う保護層とをさらに備え、
    　前記第１絶縁層は、前記保護層であり、
    　前記第２絶縁層は、前記薄膜トランジスタのゲート絶縁層である請求項２または３に記載の半導体装置。
  5. 　前記酸化物半導体層を活性層とする薄膜トランジスタと、前記薄膜トランジスタを覆う保護層とをさらに備え、
    　前記第１絶縁層は、前記薄膜トランジスタのゲート絶縁層であり、
    　前記第２絶縁層は、前記保護層である請求項２に記載の半導体装置。
  6. 　前記第１のハロゲン元素含有酸化物半導体層におけるハロゲン元素の濃度は、１×１０18／ｃｍ3より大きく、１×１０20／ｃｍ3以下である請求項１から５のいずれかに記載の半導体装置。
  7. 　前記酸化物半導体層の前記主層におけるハロゲン元素濃度は１０16／ｃｍ3以下である請求項１から６のいずれかに記載の半導体装置。
  8. 　前記第１のハロゲン元素含有酸化物半導体層の厚さは、５ｎｍ以上３０ｎｍ以下である請求項１から７のいずれかに記載の半導体装置。
  9. 　前記酸化物半導体層を活性層とする薄膜トランジスタをさらに含み、前記薄膜トランジスタはチャネルエッチ構造を有する請求項１から８のいずれかに記載の半導体装置。
  10. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１から９のいずれかに記載の半導体装置。
  11. 　前記酸化物半導体層は結晶質部分を含む請求項１０に記載の半導体装置。
  12. 　（Ａ）表面に絶縁層を有する基板を準備する工程と、
    　（Ｂ）前記絶縁層と接するように酸化物半導体層を形成する工程と、
    　（Ｃ）前記酸化物半導体層の上面と接するように他の絶縁層を形成する工程と
    を包含し、
    　前記酸化物半導体層は、ハロゲン元素を実質的に含まない主層、およびハロゲン元素を含むハロゲン元素含有酸化物半導体層を含む積層構造を有し、
    　前記工程（Ｂ）は、
    　　金属または金属酸化物を含むターゲットを用いて、スパッタ法により、前記主層を形成する工程（Ｂ１）と、
    　　前記工程（Ｂ１）の前または後に行われ、前記ターゲットを用いて、ハロゲン元素を含むガスを前記基板に供給しながら、スパッタ法により、前記ハロゲン元素含有酸化物半導体層を形成する工程（Ｂ２）と
    を含む半導体装置の製造方法。
  13. 　前記工程（Ｂ２）は、前記工程（Ｂ１）の後に行われ、
    　前記工程（Ａ）は、ハロゲン元素を含むハロゲン元素含有絶縁層を形成する工程を含む請求項１２に記載の半導体装置の製造方法。
  14. 　前記工程（Ｂ２）は、前記工程（Ｂ１）の前に行われ、
    　前記工程（Ｃ）は、ハロゲン元素を含むハロゲン元素含有絶縁層を形成する工程を含む請求項１２に記載の半導体装置の製造方法。
  15. 　前記工程（Ｂ２）は、前記工程（Ｂ１）の前に行われ、
    　前記工程（Ｂ）は、前記工程（Ｂ１）の後に行われ、前記ターゲットを用いて、ハロゲン元素を含むガスを前記基板に供給しながら、スパッタ法により、ハロゲン元素を含む他のハロゲン元素含有酸化物半導体層を形成する工程（Ｂ３）をさらに含み、
    　前記酸化物半導体層の前記積層構造は、前記ハロゲン元素含有酸化物半導体層、前記主層および前記他のハロゲン元素含有酸化物半導体層をこの順で含む請求項１２に記載の半導体装置の製造方法。
  16. 　前記半導体装置は、前記酸化物半導体層を活性層とする薄膜トランジスタを含む、請求項１２から１５のいずれかに記載の半導体装置の製造方法。
  17. 　前記薄膜トランジスタはチャネルエッチ構造を有する請求項１６に記載の半導体装置の製造方法。
  18. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１２から１７のいずれかに記載の半導体装置の製造方法。
  19. 　前記酸化物半導体層は結晶質部分を含む請求項１８に記載の半導体装置の製造方法。
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