KR20080036168A - 반도체장치 및 무선 통신 시스템 - Google Patents

반도체장치 및 무선 통신 시스템 Download PDF

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유타카 시오노이리
토모아키 아츠미
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체장치의 아날로그 회로부, 특히, 고주파 회로, 전원 회로, 및 데이터 복조 회로에 사용되는 트랜지스터와, 디지털 회로부(논리회로부)에 사용되는 트랜지스터에 있어서, 아날로그 회로부의 트랜지스터의 게이트 길이를 디지털 회로부의 트랜지스터의 게이트 길이 이상으로 한다. 그 결과, 과전압이 공급된 때, 게이트 길이가 긴 아날로그 회로에서의 전압이 억제되어, 이 아날로그 회로로부터의 신호가 입력되는 디지털 회로부의 트랜지스터 등의 소자의 파괴를 방지한다.
반도체장치, 무선 통신 시스템, 아날로그 회로부, 디지털 회로부, 전원 회로와, 데이터 복조 회로와, 클록 발생 회로

Description

반도체장치 및 무선 통신 시스템{Semiconductor device and wireless communication system}
본 발명은 무선 통신에 의해 데이터의 교신이 가능한 반도체장치에 관한 것이다. 특히, 본 발명은 데이터의 수신만 또는 데이터의 송신만을 행하는 반도체장치에 관한 것이다. 또한, 본 발명은 상기 반도체장치와, 무선 통신에 의해 정보의 교신을 행하는 리더/라이터(reader/writer)를 가지는 무선 통신 시스템에 관한 것이다.
개개의 대상물에 ID(개체 식별 번호)를 부여함으로써 그 대상물의 이력을 명확하게 하고, 생산, 관리 등에 도움이 되는 개체 인식 기술이 주목받고 있다. 그 중에서도, RFID 태그(tag)(IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, 트랜스폰더라고도 불린다) 등의, 무선 통신에 의해 데이터의 교신이 가능한 반도체장치를 이용한 RFID(Radio Friquency Identification) 기술이 이용되기 시작하고 있다.
무선 통신에 의해 데이터의 교신이 가능한 반도체장치의 일반적인 구성에 대하여 도 2를 참조하여 설명한다.
무선 통신에 의해 데이터의 교신이 가능한 반도체장치(301)는 안테나(302)와 반도체 집적회로(309)를 포함한다.
또한, 무선 통신에 의해 데이터의 교신이 가능한 반도체장치(301)는 주로 아날로그 회로부(1101)와 디지털 회로부(논리회로부)(1102)로 나눌 수 있다.
아날로그 회로부(1101)는 안테나(302), 고주파 회로(303), 전원 회로(304a), 리미터 회로(304b), 리셋 회로(304c), 클록 발생 회로(304d), 데이터 복조 회로(305), 데이터 변조 회로(306) 등을 포함하고, 디지털 회로부(논리회로부)(1102)는 제어 회로(307) 및 메모리 회로(308) 등을 포함한다.
다음에, 무선 통신에 의해 데이터의 교신이 가능한 반도체장치(301)의 일반적인 동작에 대하여 도 2를 참조하여 설명한다.
먼저, 안테나(302)에 의해 무선 신호가 수신된다. 이 무선 신호는 고주파 회로(303)를 통하여 전원 회로(304a)에 입력되어, 고전원 전위(이하, VDD라 함)가 생성된다. VDD는 리미터 회로(304b)에 의해 소정 전위 이하가 되도록 제어되고, 각 회로에 공급된다. 또한, 무선 신호는 고주파 회로(303)를 통하여 데이터 복조 회로(305)에 입력되어 복조된다(이하, 복조 신호라 함). 또한, 무선 신호는 고주파 회로(303)를 통하여 리셋 회로(304c)에 입력된다. 복조 신호는 클록 발생 회로(304d)에 입력된다. 리셋 회로(304c)의 출력 신호(이하, 리셋이라 함) 및 클록 발생 회로(304d)의 출력 신호(이하, 클록이라 함)와, 복조 신호는 제어 회로(307)에 입력된다. 제어 회로(307)에 입력된 복조 신호는 제어 회로(307)에 의해 해석된다. 그리고, 해석된 신호에 따라, 메모리 회로(308) 내에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는 제어 회로(307)에 의해 부 호화된다. 또한, 부호화된 반도체장치의 정보에 따라, 데이터 변조 회로(306)는 반송파를 변조한다. 이렇게 하여, 반도체장치의 정보는 안테나(302)에 의해 무선 신호에 실려 송신된다. 또한, 도시하지 않았지만, 반도체 집적회로(309)를 구성하는 다수의 회로가 저전원 전위(이하, VSS라 함)에 공통으로 접속되어 있다. VSS는, 예를 들어, GND로 할 수 있다. VSS와 VDD의 전위차가 반도체 집적회로(309)를 구성하는 다수의 회로에 공급되어, 그들 회로의 전원 전압이 된다.
무선 신호를 송수신하는 리더/라이터와 반도체장치 사이의 거리에 따라, 반도체장치 내의 안테나가 수신하는 무선 신호의 진폭은 변화한다. 리더/라이터와 반도체장치 사이의 거리가 가까울 수록 반도체장치 내의 안테나가 수신하는 무선 신호의 진폭이 커지고, 한편, 리더/라이터와 반도체장치 사이의 거리가 멀 수록 반도체장치 내의 안테나가 수신하는 무선 신호의 진폭은 작아진다.
무선 신호를 송수신하는 리더/라이터와 반도체장치 사이의 거리가 가까운 경우에는, 전원 회로에 의해 생성되는 VDD가 높아져, 반도체장치에 필요 이상의 전압(이하, 과전압이라 함)이 공급되게 된다. 그 때문에, 반도체장치 내의 소자(트랜지스터, 용량 소자, 저항 소자 등)가 파괴될 가능성이 있다.
그리하여, 반도체장치는 도 2에 도시된 바와 같이 리미터 회로(304b)를 포함하여, 소정의 전위보다 큰 고전원 전위는 내부 회로에 공급되지 않도록 되어 있다. 이와 같은 리미터 회로를 사용한 반도체장치는, 예를 들어, 문헌 1에 기재되어 있다. 또한, 문헌 1에서는, 리미터 회로가 레귤레이터 회로라고 표기되어 있다.
[문헌 1] 일본국 공개특허공고 2001-125653호 공보
종래와 같이 리미터 회로를 포함하는 반도체장치에서는, 반도체장치 내의 회로 구성이 복잡하게 되고, 반도체장치의 사이즈가 커진다고 하는 문제점이 있다.
상기 문제점을 감안하여, 본 발명은, 무선 통신에 의해 데이터의 교신이 가능한 반도체장치에 있어서, 단순한 회로 구성과 작은 사이즈를 실현하고, 과전압에 의한 반도체장치 내의 소자(트랜지스터, 용량 소자, 저항 소자 등)의 파괴를 방지하는 반도체장치를 제공한다.
본 발명은 상기한 문제점을 해결하기 위해 이하의 구성을 가진다.
본 발명의 반도체장치는, 아날로그 회로부와 디지털 회로부(논리회로부)를 포함한다. 반도체장치 내의 아날로그 회로부와 디지털 회로부(논리회로부)에서 사용되는 트랜지스터 중, 아날로그 회로부 내, 특히 전원 회로 및 데이터 복조 회로의 트랜지스터의 게이트 길이(채널 길이)를 디지털 회로부(논리회로부) 내의 트랜지스터의 게이트 길이(채널 길이) 이상으로 하는 것을 특징으로 한다.
아날로그 회로부 내, 특히, 전원 회로 및 데이터 복조 회로에서 사용되는 트랜지스터의 게이트 길이(채널 길이)를 디지털 회로부(논리회로부)에서 사용되는 트랜지스터의 게이트 길이(채널 길이)의 2배 이상으로 하는 것이 바람직하다.
본 발명의 반도체장치는 아날로그 회로부를 포함하고, 아날로그 회로부에는 무선 신호가 입력된다. 아날로그 회로부는 무선 신호를 이용하여 직류 전압을 발생하는 전원 회로와, 무선 신호를 복조하는 데이터 복조 회로와, 데이터 복조 회로의 출력을 이용하여 클록을 생성하는 클록 발생 회로를 포함한다. 전원 회로 및 데이터 복조 회로에 포함되는 트랜지스터의 게이트 길이(채널 길이)는 클록 발생 회로에 포함되는 트랜지스터의 게이트 길이(채널 길이) 이상으로 하는 것을 특징으로 한다.
전원 회로 및 데이터 복조 회로에서 사용되는 트랜지스터의 게이트 길이(채널 길이)를 클록 발생 회로에서 사용되는 트랜지스터의 게이트 길이(채널 길이)의 2배 이상으로 하는 것이 바람직하다.
또한, 멀티게이트형 트랜지스터(다수의 트랜지스터가 직렬로 접속된 구성)의 경우, 멀티게이트형 트랜지스터의 게이트 길이(채널 길이)는 이 멀티게이트형 트랜지스터를 구성하는 다수의 트랜지스터 각각의 게이트 길이(채널 길이)인 것으로 한다.
본 발명에서, 게이트 전극의 폭이 다른 것에 대해, 2개 이상의 상이한 게이트 길이를 가지는 게이트 전극을 포함하는 트랜지스터가 사용될 수도 있다. 이 경우, 아날로그 회로부 내의 트랜지스터의 게이트 전극에서 상이한 게이트 길이 중 가장 짧은 게이트 길이는 디지털 회로부 내의 트랜지스터의 게이트 전극의 상이한 게이트 길이 중 가장 긴 게이트 길이보다 길면 된다.
아날로그 회로부 내, 특히 전원 회로 및 데이터 복조 회로의 트랜지스터의 게이트 길이를 디지털 회로부(논리회로부) 내의 트랜지스터의 게이트 길이 이상으로 함으로써, 리미터 회로 등의 특별한 회로를 형성하지 않고도, 과전압이 공급되었을 때 게이트 길이가 긴 아날로그 회로부에서 전압을 억제할 수 있다. 또한, 아날로그 회로부로부터의 신호가 입력되는 디지털 회로부(논리회로부)에서, 트랜지스터 등의 회로 내의 소자가 파괴되는 것을 방지할 수 있다.
또한, 아날로그 회로부, 특히 전원 회로 및 데이터 복조 회로는 수신한 무선 신호로부터 정전위(VDD)를 생성하거나, 또는 수신한 무선 신호보다 주파수가 낮은 복조 신호를 생성한다. 즉, 아날로그 회로부, 특히, 전원 회로 및 데이터 복조 회로는 수신한 무선 신호를 가공하는 것을 주목적으로 하기 때문에, 높은 주파수의 동작은 필요가 없다. 한편, 디지털 회로부(논리회로부) 및 아날로그 회로부 내의 클록 발생 회로 등은 아날로그 회로부에서 생성된 복조 신호, VDD 등을 이용하여 연산 처리 등을 행하기 위해, 높은 주파수의 동작을 필요로 하게 된다. 따라서, 반도체장치 내의 아날로그 회로부와 디지털 회로부(논리회로부)에서 사용되는 트랜지스터 중, 아날로그 회로부 내, 특히 전원 회로 및 데이터 복조 회로의 트랜지스터의 게이트 길이를 디지털 회로부(논리회로부) 내의 트랜지스터의 게이트 길이 이상으로 함으로써, 각 회로의 의도하는 목적에 적절한 경제적인 동작을 실현할 수 있다.
도 1은 본 발명의 반도체장치의 구성을 나타내는 도면.
도 2는 종래의 반도체장치의 구성을 나타내는 도면.
도 3은 본 발명의 반도체장치의 구성을 나타내는 도면.
도 4(A) 및 도 4(B)는 본 발명의 반도체장치의 마스크 레이아웃의 일부를 나타내는 도면.
도 5(A)∼도 5(D)는 본 발명의 반도체장치의 안테나의 구성을 나타내는 도 면.
도 6(A)∼도 6(D)는 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 7(A) 및 도 7(B)는 반도체장치의 배선을 인출하는 방법을 나타내는 도면.
도 8(A)∼도 8(C)는 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 9(A) 및 도 9(B)는 는 본 발명의 반도체장치의 용도를 나타내는 도면.
도 10(A)∼도 10(E)는 본 발명의 반도체장치의 용도를 나타내는 도면.
도 11은 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 12(A)∼도 12(E)는 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 13(A) 및 도 13(B)는 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 14(A) 및 도 14(B)는 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 15(A) 및 도 15(B)는 본 발명의 반도체장치의 제작방법을 나타내는 도면.
도 16(A) 및 도 16(B)는 본 발명의 반도체장치의 마스크 레이아웃의 일부 및 등가 회로를 나타내는 도면.
도 17(A) 및 도 17(B)는 본 발명의 반도체장치의 구성을 나타내는 도면.
도 18(A)∼도 18(C)는 본 발명의 반도체장치의 안테나의 구성을 나타내는 도면.
본 발명의 실시형태와 실시예에 대하여 첨부 도면을 참조하여 설명하지만, 다양한 변경 및 개조가 당업자에게 명백할 것이라는 것을 이해하여야 한다. 따라 서, 그러한 변경 및 개조가 본 발명의 범위로부터 벗어나지 않는 한, 본 발명의 범위 내에 포함되는 것으로 해석되어야 한다. 또한, 본 발명의 이하의 설명에서, 같은 것을 지시하는 부호는 다른 도면들에서 공통으로 한다.
또한, 본 발명에서, 소자들 사이의 접속은 전기적 접속을 의미한다. 따라서, 소자들 사이에 다른 소자 등이 제공될 수도 있다.
[실시형태 1]
본 실시형태에서는, 무선 통신에 의해 데이터의 교신이 가능한 본 발명의 반도체장치의 구성과 이 반도체장치의 동작에 대하여 도 1을 참조하여 설명한다.
먼저, 무선 통신에 의해 데이터의 교신이 가능한 본 발명의 반도체장치의 구성에 대하여 설명한다. 반도체장치(201)는 주로 아날로그 회로부(101)와 디지털 회로부(논리회로부)(102)를 포함한다. 그리고, 아날로그 회로부(101)는 안테나(202), 고주파 회로(203), 전원 회로(204), 리셋 회로(205), 클록 발생 회로(206), 데이터 복조 회로(207), 데이터 변조 회로(208) 등을 포함하고, 디지털 회로부(논리회로부)(102)는 제어 회로(209) 및 메모리 회로(210) 등을 포함한다.
다음에, 무선 통신에 의해 데이터의 교신이 가능한 본 발명의 반도체장치의 동작에 대하여 설명한다. 안테나(202)에 의해 무선 신호가 수신된다. 이 무선 신호는 고주파 회로(203)를 통하여 전원 회로(204)에 입력되어, 고전원 전위(이하, VDD라 함)가 생성된다. 여기서, 도시하지 않았지만, VDD는 반도체 집적회로(211)에 포함된 각 회로에 공급된다. 또한, 고주파 회로(203)를 통하여 데이터 복조 회로(207)에 입력된 신호는 복조된다(이하, 복조 신호(214)라 함). 또한, 무선 신호 는 고주파 회로(203)를 통하여 리셋 회로(205)에도 입력되고, 리셋 회로(205)의 출력 신호(리셋(212))가 제어 회로(209)에 입력된다. 또한, 복조 신호(214)는 클록 발생 회로(206)에 입력되고, 클록 발생 회로(206)의 출력 신호(클록(213))가 제어 회로(209)에 입력된다. 또한, 복조 신호(214)는 제어 회로(209)에 입력된다. 제어 회로(209)에 입력된 신호는 제어 회로(209)에 의해 해석된다. 그리고, 해석된 신호에 따라, 메모리 회로(210) 내에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는 제어 회로(209)에 의해 부호화된다. 또한, 부호화된 반도체장치의 정보에 따라, 데이터 변조 회로(208)는 반송파를 변조한다. 이렇게 하여, 반도체장치의 정보는 안테나(202)에 의해 무선 신호에 실려 송신된다. 또한, 도시하지 않았지만, 반도체 집적회로(211)에 포함되는 다수의 회로는 저전원 전위(이하, VSS라 함)에 공통으로 접속되어 있다. VSS는, 예를 들어, GND(접지 전위)로 할 수 있다.
여기서, 아날로그 회로부(101), 특히, 전원 회로(204) 및 데이터 복조 회로(207)에서 사용하는 트랜지스터의 게이트 길이는 제어 회로(209) 및 메모리 회로(210) 등을 포함하는 디지털 회로부(논리회로부)(102)에서 사용하는 트랜지스터의 게이트 길이 이상이다.
그렇게 함으로써, 과전압이 공급되었을 때, 리미터 회로와 같은 특별한 회로 없이도, 게이트 길이가 긴 아날로그 회로부에서 전압을 억제할 수 있다. 또한, 아날로그 회로부(101)로부터 출력된 신호가 입력되는 디지털 회로부(논리회로부)(102)에서, 회로 내의 소자인 트랜지스터 등이 파괴되는 것을 방지할 수 있다.
또한, 아날로그 회로부(101), 특히 전원 회로(204) 및 데이터 복조 회로(207)는 수신한 무선 신호로부터 정(定)전위(VDD)를 생성하거나, 수신한 무선 신호보다 낮은 주파수를 가지는 복조 신호를 생성한다. 즉, 아날로그 회로부(101), 특히 전원 회로(204) 및 데이터 복조 회로(207)는 수신한 무선 신호를 가공하는 것을 주목적으로 하므로, 높은 주파수의 동작은 필요로 하지 않는다. 한편, 디지털 회로부(논리회로부)(102), 및 아날로그 회로부(101) 내의 클록 발생 회로(206) 등은 아날로그 회로부(101)에서 생성된 복조 신호, VDD 등을 이용하여 연산 처리 등을 행하기 위해 높은 주파수의 동작을 필요로 한다. 따라서, 반도체장치 내의 아날로그 회로부(101)와 디지털 회로부(논리회로부)(102)에서 사용하는 트랜지스터들 중, 아날로그 회로부(101) 내, 특히 전원 회로(204) 및 데이터 복조 회로(207)의 트랜지스터의 게이트 길이를 디지털 회로부(논리회로부)(102) 내의 트랜지스터의 게이트 길이 이상으로 함으로써, 각 회로의 의도된 목적에 적합한 경제적인 동작을 실현할 수 있다.
본 발명의 반도체장치의 안테나(202)가 수신하는 무선 신호는 반송파를 변조한 신호이다. 반송파의 변조 방식은 아날로그 변조 또는 디지털 변조이고, 진폭 변조, 위상 변조, 주파수 변조, 및 스펙트럼 확산 중의 어느 것이어도 좋다.
또한, 반송파의 주파수는 서브밀리미터파인 300 GHz 이상 3 THz 이하, 밀리미터파인 30 GHz 이상 300 GHz 미만, 마이크로파인 3 GHz 이상 30 GHz 미만, 극초단파인 300 MHz 이상 3 GHz 미만, 초단파인 30 MHz 이상 300 MHz 미만, 단파인 3 MHz 이상 30 MHz 미만, 중파인 300 KHz 이상 3 MHz 미만, 장파인 30 KHz 이상 300 KHz 미만, 및 초장파인 3 KHz 이상 30 KHz 미만 중의 어느 주파수라도 이용할 수 있다. 반송파의 주파수는 1 GHz 이하인 것이 바람직하다.
또한, VSS와 전원 회로(204)가 생성하는 VDD와의 전위차, 즉, 본 발명의 반도체장치의 전원 전압(동작 전압)은 1 V∼6 V, 바람직하게는 3 V 이하로 하면 좋다. 본 발명의 반도체장치의 전원 전압은 아날로그 회로부(101)와 디지털 회로부(논리회로부)(102)에서 같게 할 수 있다.
메모리 회로(210)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 마스크 ROM(Read Only Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory), 또는 플래시 메모리를 사용하여 형성될 수 있다.
상기 구성에 의해, 무선 통신에 의해 데이터의 교신이 가능한 본 발명의 반도체장치는 리미터 회로를 제공하지 않고도 회로 내의 소자가 파괴되는 것을 방지할 수 있다. 이렇게 하여, 반도체장치의 사이즈를 작게 하고, 또한 신뢰성이 높은 반도체장치를 제공할 수 있다.
[실시형태 2]
본 실시형태에서는, 실제로 설계한 회로의 일부를 나타내는 도 3을 참조하여 동작을 설명한다. 또한, 도 3은 동작을 설명하는데 필요한 최저한의 회로 구성만을 나타내고, 도시하지 않은 다른 부분은 도 1과 마찬가지이다.
고주파 회로(203)는 공진 용량(220), 제1 대역 필터(221), 및 제2 대역 필 터(222)를 포함한다. 공진 용량(220)은 안테나(202)가 수신하고자 하는 주파수의 신호를 가장 효율적으로 수신하기 위해서 제공된다. 제1 대역 필터(221) 및 제2 대역 필터(222)는 노이즈를 제거하기 위해 제공된다. 제1 대역 필터(221) 및 제2 대역 필터(222)는 하나의 대역 필터로 조합되어도 상관없지만, 2개로 나누는 것이 바람직하다.
노이즈를 제거하기 위해 제공되는 제1 대역 필터(221) 및 제2 대역 필터(222)는 주로, 저항 소자와 용량 소자의 접속에 의해 구성된다. 그리고, 저항 소자와 용량 소자는 고주파 노이즈를 차단하고자 하는 경우와 저주파 노이즈를 차단하고자 하는 경우 사이에서 상이한 방식으로 접속된다. 예를 들어, 저주파 노이즈를 제거하고자 하는 경우는, 용량 소자와 저항 소자를 직렬로 접속하여, 하이 패스 필터를 구성하면 좋다. 어느 대역의 노이즈를 제거할지는 본 발명의 반도체장치의 의도된 목적에 적합한 설계 사양에 따라 결정된다. 차단하고자 하는 주파수를 충분히 차단할 수 있도록, 용량 소자의 용량값과 저항 소자의 저항값 중 어느 것 또는 양쪽 모두를 크게 하는 것이 바람직하다. 또한, 상기 대역 필터들 각각이 저항 소자와 용량 소자의 접속에 의해 구성되어 있지만, 저항 소자 및 용량 소자 대신에 트랜지스터를 사용하여도 좋고, 차단하고자 하는 주파수를 차단할 수 있는 구성이라면 다른 구성을 이용하여도 좋다. 또한, 저항 소자 및 용량 소자를 형성하는 대신에, 또는, 저항 소자 및 용량 소자에 추가하여, 배선이나 전극 등의 기생 용량이나, 다수의 배선의 중첩이나 다수의 전극의 중첩에 의한 기생 용량을 적극적으로 이용하여도 좋다.
제1 대역 필터(221)를 통과한 무선 신호(교류 신호)는 전원 회로(204)에 입력된다. 그리고, 입력된 무선 신호(교류 신호)는 전원 회로(204) 내의 제1 정류 회로(223)에 의해 정류된다. 또한, 정류된 신호는 보유 용량(224)에 의해 평활화되어, 고전원 전위(VDD)를 생성한다. VDD는 본 발명의 반도체장치 내의 다수의 회로 블록에 공급된다.
여기서, 제1 정류 회로(223)는 2개의 N채널형 트랜지스터를 포함한다. N채널형 트랜지스터(234)의 게이트와 소스는 서로 접속되어 있고, 그의 드레인에는 VDD가 공급된다. N채널형 트랜지스터(235)의 게이트와 소스에는 VSS(GND)가 주어지고, 그의 드레인은 N채널형 트랜지스터(234)의 게이트 및 소스에 접속되어 있다. 이렇게 함으로써, 수신된 무선 신호가 정류될 수 있다.
또한, 제1 정류 회로(223)는 도 3에서 나타낸 회로 구성에 한정되지 않고, 교류 신호를 직류 신호로 바꿀 수 있는 회로 구성이라면, 도 3에 나타낸 것과는 다른 회로 구성을 이용하여도 좋다. 예를 들어, 반파 정류 회로, 전파 정류 회로 등을 사용할 수도 있다.
제2 대역 필터(222)를 통과한 무선 신호(교류 신호)는 데이터 복조 회로(207)에 입력된다. 그리고, 입력된 무선 신호(교류 신호)는 데이터 복조 회로(207) 내의 제2 정류 회로(225)에 의해 정류된다. 또한, 정류된 신호는 제1 저항 소자(228), 제1 용량 소자(230), 제2 저항 소자(229) 및 제2 용량 소자(231)에 의해 복조된다(이하, 복조 신호라 함). 이 복조 신호는 반도체장치(201) 내의 다수의 회로 블록에 입력된다.
여기서, 제2 정류 회로(225)는 2개의 N채널형 트랜지스터를 포함한다. N채널형 트랜지스터(232)의 게이트와 소스는 서로 접속되어 있고, 그의 드레인은 제1 저항 소자(228)의 한쪽 단부, 제1 용량 소자(230)의 한쪽 단부 및 제2 저항 소자(229)의 한쪽 단부에 접속되어 있다. N채널형 트랜지스터(233)의 게이트와 소스에는 VSS(GND)가 주어지고, 그의 드레인은 N채널형 트랜지스터(232)의 게이트 및 소스에 접속되어 있다.
또한, 제1 저항 소자(228)의 다른쪽 단부 및 제1 용량 소자(230)의 다른쪽 단부에는 VSS(GND)가 주어져 있다. 또한, 제2 저항 소자(229)의 다른쪽 단부는 제2 용량 소자(231)의 한쪽 단부에 접속되어 있고, 제2 용량 소자(231)의 다른쪽 단부에는 VSS(GND)가 주어져 있다. 제2 저항 소자(229)의 다른쪽 단부 및 제2 용량 소자(231)의 한쪽 단부는 데이터 복조 회로(207)의 출력에 대응한다.
이렇게 함으로써, 수신된 교류 신호가 데이터 복조 회로(207)에 의해 정류 및 복조될 수 있다.
또한, 제2 정류 회로(225)는 도 3에서 나타낸 회로 구성에 한정되지 않고, 교류 신호를 직류 신호로 바꿀 수 있는 회로 구성이라면, 도 3과는 다른 구성의 반파 정류 회로를 이용해도 좋고, 전파 정류 회로를 이용해도 좋고, 어떠한 회로를 이용해도 좋다.
또한, 제2 정류 회로(225)에 의해 직류 신호로 바꾸어진 신호를 복조하기 위한 다수의 저항 소자 및 용량 소자의 접속 방법 및 구성은 도 3에 나타낸 것에 한정되지 않는다. 저항 소자 및 용량 소자에 추가하여 트랜지스터가 사용될 수도 있 고, 직류 신호로 바뀐 신호를 복조할 수 있는 것이라면 어떠한 회로 구성이라도 이용할 수 있다.
도 3은, 이와 같이 하여 출력된 복조 신호가 제어 회로(209)에 입력되는 경우를 일례로서 나타낸다. 또한, 도 3은 제어 회로(209) 내의 인버터(227)에 복조 신호가 입력되는 예를 나타내고 있지만, 복조 신호가 입력되는 회로는 설계에 의해 다양하게 변경할 수 있으므로, 도 3에 나타낸 구성에 한정되지 않는다. 상기한 바와 같이 인버터가 사용되어도 좋고, 그 외의 논리회로, 또는 용량 소자, 저항 소자 및 인덕턴스 등의 소자, 또는 그들의 조합이 사용되어도 좋다. 또한, 저항 소자 및 용량 소자를 형성하는 대신에, 또는, 저항 소자 및 용량 소자에 추가하여, 배선이나 전극 등의 기생 용량이나, 다수의 배선의 중첩이나 다수의 전극의 중첩에 의한 기생 용량을 적극적으로 이용해도 좋다.
이렇게 하여, 제어 회로(209) 내의 인버터(227)에 입력된 복조 신호로부터 얻어진 출력 신호는 제어 회로 내 회로(226)에 입력된다.
여기서, 제어 회로 내 회로(226)는 본 발명의 반도체장치의 사용 목적에 맞는 설계 사양에 따라 설계된다.
도 3에서, 안테나(202), 고주파 회로(203), 전원 회로(204), 및 데이터 복조 회로(207)가 아날로그 회로부에 상당한다. 또한, 전원 회로(204) 내의 제1 정류 회로(223) 및 데이터 복조 회로(207) 내의 제2 정류 회로(225)에서 트랜지스터가 사용된다. 한편, 디지털 회로부(논리회로부)에 상당하는 것은 제어 회로(209)이다. 또한, 제어 회로(209)에서 사용되는 트랜지스터으로 예로서 제어 회로(209) 내의 인버터(227)를 들 수 있다.
본 실시형태에서는, 아날로그 회로부에 상당하는 전원 회로(204) 내의 제1 정류 회로(223)에서 사용하는 N채널형 트랜지스터(234) 및 N채널형 트랜지스터(235)와, 데이터 복조 회로(207) 내의 제2 정류 회로(225)에서 사용하는 N채널형 트랜지스터(232) 및 N채널형 트랜지스터(233) 각각은 게이트 길이가 3.3 ㎛가 되도록 설계된다. 또한, 디지털 회로부(논리회로부)에 상당하는 제어 회로(209) 내의 인버터(227)에서 사용하는 트랜지스터는 그의 게이트 길이가 1.3 ㎛가 되도록 설계된다. 또한, 제어 회로 내 회로(226), 및 도시하지 않았지만, 메모리 회로(210) 등에서 사용하는 트랜지스터는 그의 게이트 길이가 1.3 ㎛가 되도록 설계될 수 있다.
아날로그 회로부, 특히, 전원 회로(204) 및 데이터 복조 회로(207)에서 사용하는 트랜지스터의 게이트 길이는 제어 회로(209) 및 메모리 회로(210) 등을 포함하는 디지털 회로부(논리회로부)에서 사용하는 트랜지스터의 게이트 길이 이상으로 한다. 아날로그 회로부, 특히, 전원 회로(204) 및 데이터 복조 회로(207)에서 사용하는 트랜지스터의 게이트 길이를 제어 회로(209) 및 메모리 회로(210) 등을 가지는 디지털 회로부(논리회로부)에서 사용하는 트랜지스터의 게이트 길이의 2배 이상으로 하는 것이 바람직하다.
그렇게 함으로써, 과전압이 공급되었을 때, 리미터 회로와 같은 특별한 회로를 제공하지 않고도, 게이트 길이가 긴 아날로그 회로부에서 전압을 억제할 수 있다. 또한, 아날로그 회로부로부터 출력된 신호가 입력되는 디지털 회로부(논리회 로부)에서, 회로 내의 소자인 트랜지스터 등이 파괴되는 것을 방지할 수 있다.
또한, 아날로그 회로부, 특히 전원 회로(204) 및 데이터 복조 회로(207)는 수신한 무선 신호로부터 고전원 전위(VDD)를 생성하거나, 수신한 무선 신호보다 낮은 주파수를 가지는 복조 신호를 생성한다. 즉, 아날로그 회로부, 특히 전원 회로(204) 및 데이터 복조 회로(207)는 수신한 무선 신호를 가공하는 것을 주목적으로 하기 때문에, 높은 주파수의 동작은 필요가 없다. 한편, 디지털 회로부(논리회로부) 및 아날로그 회로부 내의 클록 발생 회로(206) 등은, 아날로그 회로부에서 생성된 복조 신호, VDD 등을 이용하여 연산 처리 등을 행하기 위해 높은 주파수의 동작을 필요로 하게 된다. 따라서, 반도체장치 내의 아날로그 회로부와 디지털 회로부(논리회로부)에서 사용하는 트랜지스터들 중, 아날로그 회로부 내, 특히 전원 회로(204) 및 데이터 복조 회로(207)의 트랜지스터의 게이트 길이를 디지털 회로부(논리회로부) 내의 트랜지스터의 게이트 길이 이상으로 함으로써, 각 회로의 의도한 목적에 맞는 경제적인 동작을 실현할 수 있다.
상기 구성에 의해, 무선 통신에 의해 데이터의 교신이 가능한 본 발명의 반도체장치는 리미터 회로를 제공하지 않고도 회로 내의 소자가 파괴되는 것을 방지할 수 있다. 이렇게 하여, 반도체장치의 사이즈를 작게 하고, 또한, 신뢰성이 높은 반도체장치를 제공할 수 있다.
본 실시형태는 실시형태 1과 자유롭게 조합하여 실시하는 것이 가능하다.
[실시형태 3]
본 실시형태에서는, 도 3에 나타낸 본 발명의 반도체장치의 회로의 일부에 해당하는 마스크 레이아웃(layout)에 대하여 도 4(A) 및 도 4(B)를 참조하여 설명한다. 도 4(A) 및 도 4(B)에서, 부호 5001a는 N형 반도체층을 나타내고, 5001b는 P형 반도체층을 나타내고, 5003은 제1 배선을 나타내고, 5004는 제2 배선을 나타내고, 5002는 콘택트 홀을 나타낸다.
도 4(A)는 도 3의 데이터 복조 회로(207)에서 사용되고 있는 제2 정류 회로(225) 및 제1 저항 소자(228)를 나타낸다. 제2 정류 회로(225)내의 N채널형 트랜지스터(232) 및 N채널형 트랜지스터(233) 각각은 N형 반도체층(5001a)과, N형 반도체층(5001a)에 접하는 절연막과, 이 절연막을 사이에 두고 N형 반도체층(5001a)과 겹쳐 있는 제1 배선(5003)에 의해 구성된다. N채널형 트랜지스터(232) 및 N채널형 트랜지스터(233)에서, 제1 배선(5003)이 게이트 전극으로 기능하고, 절연막이 게이트 절연막으로서 가능한다. 도 4(A)에서는, N채널형 트랜지스터(232) 및 N채널형 트랜지스터(233) 각각이, 5개의 다이오드 접속 트랜지스터(게이트와 드레인이 접속된)를 2쌍 가지고, 이 2쌍의 트랜지스터가 병렬로 접속되어 있다. 즉, 10개의 다이오드 접속 트랜지스터가 병렬로 접속되어 있다. 도 16(A) 및 도 16(B)는 N채널형 트랜지스터(232)의 확대도(도 16(A))와, 그의 등가 회로(도 16(B))를 나타낸다. N채널형 트랜지스터(232)는 10개의 N채널형 트랜지스터(5550)가 단자(5000a)와 단자(5000b) 사이에 병렬로 접속된 구성으로 되어 있다. 병렬로 접속된 다수의 N채널형 트랜지스터(5550)에 의해 N채널형 트랜지스터(232)를 구성함으로써, N채널형 트랜지스터(232)의 채널 폭을 크게 하고, 또한, 그의 레이아웃의 자유도를 높게 할 수 있다. 도 16(A) 및 도 16(B)에서는 N채널형 트랜지스터(232)를 일례로서 나 타내었지만, N채널형 트랜지스터(233)에 대해서도 마찬가지이다. 이렇게 하여, N채널형 트랜지스터(232) 및 N채널형 트랜지스터(233)를 포함하는 제2 정류 회로(225)가 차지하는 면적을 작게 할 수 있다.
또한, 도 4(A) 및 도 4(B)와 도 16(A) 및 도 16(B)에서는, 제2 정류 회로(225)를 일례로서 나타냈지만, 전원 회로(204)에 포함되는 제1 정류 회로(223)에 대해서도 동일한 구성으로 할 수 있다.
제1 저항 소자(228)는, 섬 형상으로 가공된 다수의 N형 반도체층(5001a)과, 이들 다수의 N형 반도체층(5001a)을 접속하는 제2 배선(5004)에 의해 구성된다. 다수의 N형 반도체층(5001a)과 제2 배선(5004)은 콘택트 홀(5002)을 통해 서로 접속되어 있다.
도 4(B)는 도 3의 제어 회로 내의 인버터(227)를 나타낸다. 제어 회로 내의 인버터(227)는 P채널형 트랜지스터(5501)와 N채널형 트랜지스터(5502)로 구성된다. P채널형 트랜지스터(5501)는 P형 반도체층(5001b)과, 이 P형 반도체층(5001b)에 접하는 절연막과, 이 절연막을 사이에 두고 P형 반도체층(5001b)과 겹쳐 있는 제1 배선(5003)에 의해 구성된다. P채널형 트랜지스터(5501)에서, 제1 배선(5003)이 게이트 전극으로 기능하고, 절연막이 게이트 절연막으로 기능한다. N채널형 트랜지스터(5502)는 N형 반도체층(5001a)과, 이 N형 반도체층(5001a)에 접하는 절연막과, 이 절연막을 사이에 두고 N형 반도체층(5001a)과 겹쳐 있는 제1 배선(5003)에 의해 구성된다. N채널형 트랜지스터(5502)에서, 제1 배선(5003)이 게이트 전극으로 기능하고, 절연막이 게이트 절연막으로 기능한다.
여기서, 아날로그 회로부의 일부에 상당하는 제2 정류 회로(225)에서 사용하는 N채널형 트랜지스터(232) 및 N채널형 트랜지스터(233)는 그의 게이트 길이가 3.3 ㎛가 되도록 설계된다. 또한, 디지털 회로부(논리회로부)에 상당하는 제어 회로 내의 인버터(227)에서 사용하는 트랜지스터는 그의 게이트 길이가 1.3 ㎛가 되도록 설계된다.
즉, 아날로그 회로부에 상당하는 데이터 복조 회로(207)에서 사용하는 트랜지스터의 게이트 길이는 디지털 회로부(논리회로부)에서 사용하는 트랜지스터의 게이트 길이 이상이다.
그렇게 함으로써, 과전압이 공급되었을 때, 리미터 회로와 같은 특별한 회로를 제공하지 않고도, 게이트 길이가 긴 아날로그 회로부에서 전압을 억제할 수 있다. 또한, 아날로그 회로부로부터 출력된 신호가 입력되는 디지털 회로부(논리회로부)에서, 회로 내의 소자인 트랜지스터 등이 파괴되는 것을 방지할 수 있다.
또한, 아날로그 회로부에 상당하는 데이터 복조 회로(207)는 무선 신호(수신한 무선 신호)보다 낮은 주파수를 가지는 복조 신호를 생성하기 때문에, 높은 주파수의 동작은 필요가 없다. 한편, 디지털 회로부(논리회로부)에 상당하는 제어 회로 내의 인버터(227)는 아날로그 회로부에서 생성된 복조 신호, VDD 등을 이용하여 연산 처리 등을 행하기 위해 높은 주파수의 동작을 필요로 한다. 따라서, 반도체장치 내의 아날로그 회로부와 디지털 회로부(논리회로부)에서 사용하는 트랜지스터들 중, 아날로그 회로부 내의 트랜지스터의 게이트 길이를 디지털 회로부(논리회로부) 내의 트랜지스터의 게이트 길이 이상으로 함으로써, 각 소자의 의도한 목적에 맞는 경제적인 동작을 실현할 수 있다.
상기 구성에 의해, 무선 통신에 의해 데이터의 교신이 가능한 본 발명의 반도체장치는, 리미터 회로를 제공하지 않고도, 회로 내의 소자가 파괴되는 것을 방지할 수 있다. 이렇게 하여, 반도체장치의 사이즈를 작게 하고, 또한, 신뢰성이 높은 반도체장치를 제공할 수 있다.
본 실시형태는 실시형태 1 또는 실시형태 2와 자유롭게 조합하여 실시하는 것이 가능하다.
[실시예 1]
본 실시예에서는, 본 발명의 반도체장치의 구체적인 구성에 대하여 도 5 및 도 6을 참조하여 설명한다.
도 5(A)∼도 5(D)는 도 1 및 도 3에서 나타낸 본 발명의 반도체장치(201)에 있어서의 안테나(202)의 구성의 일례를 나타낸다. 안테나(202)는 2가지 방법으로 제공된다. 한가지 방법(이하, 제1 안테나 설치법이라고 함)이 도 5(A) 및 도 5(C)에 나타내어지고, 다른 한가지 방법(이하, 제2 안테나 설치법이라고 함)이 도 5(B) 및 도 5(D)에 나타내어져 있다. 도 5(C)는 도 5(A)의 A-A'선에 따른 단면도이고, 도 5(D)는 도 5(B)의 B-B'선에 따른 단면도이다.
제1 안테나 설치법에서는, 다수의 소자(이하, 소자군(601)이라 함)가 제공된 기판(600) 위에 안테나(202)가 제공된다(도 5(A) 및 도 5(C) 참조). 소자군(601)이 본 발명의 반도체장치의 안테나 이외의 회로를 구성한다. 소자군(601)은 다수의 박막트랜지스터를 포함한다. 도시된 구성에서는, 안테나(202)로서 기능하는 도 전막은 소자군(601)에 포함되는 박막트랜지스터의 소스 또는 드레인에 접속되는 배선과 동일한 층 위에 제공되어 있다. 그러나, 안테나(202)로서 기능하는 도전막은 소자군(601)에 포함되는 박막트랜지스터의 게이트 전극(664)과 동일한 층 위에 제공되어도 좋고, 소자군(601)을 덮도록 형성된 절연막 위에 제공되어도 좋다.
제2 안테나 설치법에서는, 소자군(601)이 제공된 기판(600) 위에 단자부(602)가 제공된다. 그 다음, 이 단자부(602)가, 기판(600)과는 다른 기판(610) 위에 제공된 안테나(202)에 접속된다(도 5(B) 및 도 5(D) 참조). 도시된 구성에서는, 소자군(601)에 포함되는 박막트랜지스터의 소스 또는 드레인에 접속되는 배선의 일부가 단자부(602)로서 사용된다. 그리고, 안테나(202)가 단자부(602)에 접속하도록 기판(600)을 기판(610)에 부착한다. 기판(600)과 기판(610) 사이에는, 도전성 입자(603)와 수지(604)가 제공된다. 도전성 입자(603)에 의해, 안테나(202)가 단자부(602)에 전기적으로 접속된다.
소자군(601)의 구성 및 제작 방법에 대하여 설명한다. 대면적의 기판 위에 다수의 소자군(601)을 형성하고 분단함으로써 완성시키면, 가격이 저렴한 소자군이 제공될 수 있다. 기판(600)으로서는, 예를 들어, 바륨 붕규산 유리, 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 또는, 반도체 기판의 표면에 절연막을 형성한 것을 사용하여도 좋다. 플라스틱 등의 가요성 합성수지로 된 기판을 사용하여도 좋다. 기판의 표면을 CMP(Chemical Mechanical Polishing)법 등의 연마에 의해 평탄화해 두어도 좋다. 또한, 유리 기판, 석영 기판이나, 반도체 기판을 연마하여 얇게 한 기판을 사용하여도 좋다.
기판(600) 위에 형성되는 하지층(661)으로서는, 산화규소, 질화규소 또는 질화산화규소 등으로 된 절연막을 사용할 수 있다. 하지층(661)에 의해, 기판(600)에 함유된 Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체층(662)으로 확산하여 박막트랜지스터의 특성에 악영향을 미치는 것을 방지할 수 있다. 도 5에서는, 하지층(661)을 단층 구조로 하고 있지만, 2층 또는 그 이상의 다층으로 형성하여도 좋다. 또한, 석영 기판에서와 같이 불순물의 확산이 별로 문제가 되지 않는 경우에는, 하지층(661)을 반드시 형성할 필요는 없다.
또한, 고밀도 플라즈마에 의해 기판(600)의 표면을 직접 처리해도 좋다. 고밀도 플라즈마는 고주파(예를 들어, 2.45 GHz)를 사용하는 것에 의해 생성된다. 또한, 고밀도 플라즈마로서는, 전자 밀도가 1011∼1013 /cm3이고, 전자 온도가 2 eV 이하이고, 이온 에너지가 5 eV 이하인 것을 사용한다. 이와 같이 낮은 전자 온도가 특징인 고밀도 플라즈마는 활성종의 운동 에너지가 낮기 때문에, 종래의 플라즈마 처리에 의해 형성되는 것에 비해 플라즈마 데미지가 적고, 결함이 적은 막을 형성할 수 있다. 플라즈마 생성에는, 래디얼 슬롯 안테나(radial slot antenna)를 이용한 고주파 여기를 이용하는 플라즈마 처리 장치를 사용할 수 있다. 고주파를 발생하는 안테나로부터 기판(600)까지의 거리를 20∼80 mm(바람직하게는 20∼60 mm)로 한다.
질소 분위기, 예를 들어, 질소(N)와 희가스(He, Ne, Ar, Kr, Xe 중의 적어도 하나를 함유하는) 분위기, 또는 질소와 수소(H)와 희가스를 함유하는 분위기, 또는 암모니아(NH3)와 희가스를 함유하는 분위기에서 상기 고밀도 플라즈마 처리를 행하는 것에 의해, 기판(600)의 표면을 질화할 수 있다. 기판(600)으로서 유리나 석영, 실리콘 웨이퍼 등으로 된 것을 사용한 경우, 기판(600)의 표면에 형성된 질화물층은 질화규소를 주성분으로 하므로, 기판(600)측으로부터 확산하는 불순물에 대한 블로킹층으로서 사용될 수 있다. 이 질화물층 위에 산화규소막 또는 산화질화규소막을 플라즈마 CVD법으로 형성하여 하지층(661)으로 하여도 좋다.
또한, 산화규소나 산화질화규소 등으로 된 하지층(661)의 표면에 대하여 유사한 고밀도 플라즈마 처리를 행함으로써, 그 표면 및 표면으로부터 1∼10 nm의 깊이의 영역을 질화할 수 있다. 이 극히 얇은 질화규소층은 블로킹층으로서 기능하고, 또한, 그 위에 형성되는 반도체층(662)에 주는 응력의 영향이 적기 때문에 바람직하다.
반도체층(662)으로서는, 소정의 형상으로 가공된 결정성 반도체막이나 비정질 반도체막을 사용할 수 있다. 또는, 유기 반도체막을 사용하여도 좋다. 결정성 반도체막은 비정질 반도체막을 결정화하여 얻어질 수 있다. 결정화 방법으로서는, 레이저 결정화법, RTA 또는 퍼니스 어닐로를 이용한 열 결정화법, 결정화를 조장하는 금속원소를 이용한 열 결정화법 등을 사용할 수 있다. 반도체층(662)은 채널 형성 영역(662a)과, 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 불순물 영역(662b)을 가진다. 여기서는, 채널 형성 영역(662a)과 한 쌍의 불순물 영역(662b)과의 사이에, 불순물 영역(662b)보다 저농도로 상기 불순물 원소가 첨가된 저농도 불순물 영역(662c)을 가지는 구성을 나타내었지만, 본 발명이 이것에 한정되지 않는다. 저농도 불순물 영역(662c)을 형성하지 않는 구성이어도 좋다.
또한, 반도체층(662)과 동시에 형성되는 배선은, 기판(600)의 상면에 수직인 방향(3005)에서 본 때 모서리부가 둥글게 되도록 인출되는 것이 바람직하다. 도 7(A) 및 도 7(B)는 상기 배선의 인출 방법을 나타내는 개략도이다. 도 7(A) 및 도 7(B)에서, 배선(3011)이 반도체층과 동시에 형성된다. 도 7(A)는 종래의 배선 인출 방법을 나타내고, 도 7(B)는 본 발명의 배선 인출 방법을 나타낸다. 본 발명의 배선(3011)의 모서리부(1202a)는 종래의 배선(3011)의 모서리부(1201a)에 비하여 둥글게 되어 있다. 모서리부를 둥글게 함으로써, 먼지 등이 배선의 모서리부에 남는 것을 방지할 수 있다. 이렇게 하여, 먼지에 의한 반도체장치의 불량을 저감하여 수율을 높일 수 있다.
박막트랜지스터의 채널 형성 영역(662a)에, 도전형을 부여하는 불순물 원소가 첨가되어 있어도 좋다. 이렇게 하여, 박막트랜지스터의 스레시홀드 전압을 제어할 수 있다.
제1 절연층(663)은 산화규소, 질화규소 또는 질화산화규소 등으로 된 단층 또는 다수의 층을 적층시켜 형성할 수 있다. 이 경우, 제1 절연층(663)의 표면을 산소 분위기 또는 질소 분위기에서 고밀도 플라즈마에 의해 처리하여, 산화 또는 질화 처리하여 치밀화하여도 좋다. 고밀도 플라즈마는 상기한 바와 같이 고주파(예를 들어 2.45 GHz)를 사용하는 것에 의해 생성된다. 또한, 고밀도 플라즈마로 서는, 전자 밀도가 1011∼1013 /cm3이고, 전자 온도가 2 eV 이하이고, 이온 에너지가 5 eV 이하인 것을 이용한다. 플라즈마 생성에는, 래디얼 슬롯 안테나를 이용한 고주파 여기를 이용하는 플라즈마 처리 장치를 사용할 수 있다. 또한, 고밀도 플라즈마를 발생시키는 장치에서, 고주파를 발생하는 안테나로부터 기판(600)까지의 거리를 20∼80 mm(바람직하게는 20∼60 mm)로 한다.
또한, 제1 절연층(663)을 성막하기 전에, 반도체층(662)의 표면에 대하여 상기 고밀도 플라즈마 처리를 행하여, 그 반도체층의 표면을 산화 또는 질화하여도 좋다. 이 때, 기판(600)의 온도를 300∼450℃로 하고 산소 분위기 또는 질소 분위기에서 처리를 행함으로써, 반도체층(662) 위에 형성되는 제1 절연층(663)과 양호한 계면을 형성할 수 있다.
질소 분위기로서는, 질소(N)와 희가스(He, Ne, Ar, Kr, Xe 중의 적어도 하나를 함유하는) 분위기, 또는 질소와 수소(H)와 희가스를 함유하는 분위기, 또는 암모니아(NH3)와 희가스를 함유하는 분위기를 이용할 수 있다. 산소 분위기로서는, 산소(O)와 희가스를 함유하는 분위기, 또는 산소와 수소(H)와 희가스를 함유하는 분위기, 또는 일산화이질소(N2O)와 희가스를 함유하는 분위기를 이용할 수 있다.
게이트 전극(664)은, Ta, W, Ti, Mo, Al, Cu, Cr, Nd로부터 선택된 원소 또는 이들 원소를 다수 함유하는 합금 또는 화합물로 이루어질 수 있다. 또한, 게이트 전극(664)은 이들 원소, 합금, 화합물로 된 단층 구조 또는 적층 구조를 가질 수도 있다. 도면에서는, 게이트 전극(664)가 2층 구조를 가진다. 또한, 게이트 전극(664) 및 이 게이트 전극(664)과 동시에 형성되는 배선은 기판(600)의 상면에 수직인 방향(3005)에서 본 때 모서리부가 둥글게 되도록 인출되는 것이 바람직하다. 게이트 전극(664)과 배선은 도 7(B)에 나타낸 방법과 같은 방법으로 인출될 수 있다. 게이트 전극(664)과, 이 게이트 전극(664)과 동시에 형성되는 배선이 도면에서는 배선(3012)으로서 도시되어 있다. 본 발명의 배선(3012)의 모서리부(1202b)를 종래의 배선(3012)의 모서리부(1201b)에 비하여 둥글게 함으로써, 먼지 등이 배선의 모서리부에 남는 것을 방지할 수 있다. 이렇게 하여, 먼지에 의한 반도체장치의 불량을 저감하여 수율을 높일 수 있다.
박막트랜지스터는 반도체층(662)과, 게이트 전극(664)과, 반도체층(662)과, 게이트 전극(664) 사이의 게이트 절연막으로서 기능하는 제1 절연층(663)에 의해 구성된다. 본 실시예에서는, 박막트랜지스터를 탑 게이트형 트랜지스터로서 나타내었지만, 반도체층의 하방에 게이트 전극을 가지는 보텀 게이트형 트랜지스터이어도 좋고, 반도체층의 상하에 게이트 전극을 가지는 듀얼 게이트형 트랜지스터이어도 좋다.
제2 절연층(667)은 질화규소막 등, 이온성 불순물을 블로킹하는 배리어성을 가지는 절연막인 것이 바람직하다. 제2 절연층(667)은 질화규소 또는 산화질화규소로 형성된다. 이 제2 절연층(667)은 반도체층(662)의 오염을 방지하는 보호막으로서의 기능을 가지고 있다. 제2 절연층(667)을 퇴적한 후에, 수소 가스를 도입하고, 상기한 바와 같은 고밀도 플라즈마 처리를 함으로써, 제2 절연층(667)의 수소 화를 행하여도 좋다. 또는, 암모니아(NH3) 가스를 도입하여 제2 절연층(667)의 질화와 수소화를 행하여도 좋다. 또는, 산소, 일산화이질소(N2O) 가스 등과 수소 가스를 도입하여 산화질화 처리와 수소화 처리를 행하여도 좋다. 이와 같이 질화 처리, 산화 처리 또는 산화질화 처리를 행함으로써, 제2 절연층(667)의 표면을 치밀화할 수 있다. 이렇게 하여, 보호막으로서의 제2 절연층(667)의 기능을 강화할 수 있다. 제2 절연층(667)에 도입된 수소는, 그 후 400∼450℃의 열 처리를 하는 것에 의해 방출되어, 반도체층(662)의 수소화를 할 수 있다. 또한, 이 수소화 처리는 제1 절연층(663)을 사용한 수소화 처리와 조합하여도 행하여도 좋다.
제3 절연층(665)은 무기 절연막이나 유기 절연막의 단층 또는 적층 구조를 가질 수 있다. 무기 절연막으로서는, CVD법에 의해 형성된 산화규소막이나, SOG(Spin On Glass)법에 의해 형성된 산화규소막 등을 사용할 수 있고, 유기 절연막으로서는, 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴 또는 포지티브형 감광성 유기 수지, 네거티브형 감광성 유기 수지 등으로 된 막을 사용할 수 있다.
또한, 제3 절연층(665)은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성되는 재료로 만들어질 수 있다. 이 재료의 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
배선(666)은, Al, Ni, W, Mo, Ti, Pt, Cu, Ta, Au, Mn으로부터 선택된 1종의 원소 또는 이들 원소를 다수 함유하는 합금으로 만들어질 수 있다. 또는, 이들 원소, 합금 또는 화합물로 된 단층 또는 적층 구조를 사용할 수 있다. 도면에서는, 단층 구조를 예로서 나타냈다. 또한, 배선(666)은 기판(600)의 상면에 수직인 방향(3005)에서 본 때 모서리부가 둥글게 되도록 인출되는 것이 바람직하다. 이 배선은 도 7(B)에 나타낸 것과 마찬가지의 방법으로 인출될 수 있다. 도면에서는, 배선(666)이 배선(3013)으로서 도시되어 있다. 본 발명의 배선(3013)의 모서리부(1202c)를 종래의 배선(3013)의 모서리부(1201c)에 비하여 둥글게 함으로써, 먼지 등이 배선의 모서리부에 남는 것을 방지할 수 있다. 이렇게 하여, 먼지에 의한 반도체장치의 불량을 저감하여 수율을 높일 수 있다. 도 5(A) 및 도 5(C)에 나타낸 구성에서는, 배선(666)은 박막트랜지스터의 소스 또는 드레인에 접속되는 배선으로 기능함과 동시에, 안테나(202)로도 기능한다. 도 5(B) 및 도 5(D)에 나타낸 구성에서는, 배선(666)은 박막트랜지스터의 소스 또는 드레인에 접속되는 배선으로 기능함과 동시에, 단자부(602)로도 기능한다. 도 7(A) 및 도 7(B) 각각은 배선(666)과 박막트랜지스터의 소스 또는 드레인을 접속하는 콘택트 홀(3014)을 나타낸다.
또한, 안테나(202)는, Au, Ag, Cu 등의 나노 입자를 함유하는 도전성 페이스트를 사용하여 액적 토출법에 의해 형성될 수도 있다. 액적 토출법은 잉크젯법이나 디스펜서법 등의, 액적을 토출하여 패턴을 형성하는 방법에 대한 총칭이고, 재료의 이용 효율의 향상 등의 이점을 가진다.
도 5(A) 및 도 5(C)에 나타낸 구성에서는, 배선(666) 위에 제4 절연층(668)이 형성된다. 제4 절연층(668)은 무기 절연막이나 유기 절연막의 단층 또는 적층 구조를 가질 수 있다. 제4 절연층(668)은 안테나(202)의 보호층으로서 기능한다.
또한, 소자군(601)은 기판(600) 위에 형성된 것(도 6(A) 참조)을 그대로 사용해도 좋지만, 기판(600)으로부터 소자군(601)을 박리하여(도 6(B) 참조), 이 소자군(601)을 가요성 기판(701)에 부착하여도 좋다(도 6(C) 참조). 가요성 기판(701)은 가요성을 가지고, 예를 들어, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰 등으로 된 플라스틱 기판 또는 세라믹 기판 등이 사용될 수 있다.
기판(600)으로부터의 소자군(601)의 박리는, (A) 기판(600)과 소자군(601)과의 사이에 박리층을 미리 제공하고, 이 박리층을 에칭제에 의해 제거함으로써 행하는 방법, 또는, (B) 박리층을 에칭제에 의해 부분적으로 제거하고, 그 후, 기판(600)으로부터 소자군(601)을 물리적으로 박리하는 방법, 또는, (C) 소자군(601)이 형성된 내열성이 높은 기판(600)을 기계적으로 제거하거나 또는 용액이나 가스에 의한 에칭으로 기판(600)을 제거하는 방법으로 행할 수 있다. 또한, 물리적 수단에 의해 박리된다는 것은, 외부 응력, 예를 들어, 노즐로부터 불어나오는 풍압이나 초음파 등에 의해 가해지는 응력에 의해 박리되는 것을 가리킨다.
상기 (A) 및 (B)의 방법은 구체적으로는, 내열성이 높은 기판(600)과 소자군(601) 사이에 금속 산화막을 마련하고, 이 금속 산화막을 결정화에 의해 취약화시켜, 소자군(601)을 박리하는 것이나, 또는, 내열성이 높은 기판(600)과 소자군(601) 사이에 수소를 함유하는 비정질 규소막을 마련하고, 레이저광 조사 또는 에칭에 의해 이 비정질 규소막을 제거하여, 소자군(601)을 박리하는 것에 실현될 수 있다.
또한, 박리된 소자군(601)은 시판의 접착제, 예를 들어, 에폭시 수지계 접착제나 수지 첨가제 등의 접착재를 사용하여 가요성 기판(701)에 부착될 수 있다.
소자군(601)을 안테나가 형성된 가요성 기판(701)에 부착하여 소자군(601)과 안테나가 전기적으로 접속되도록 하면, 두께가 얇고, 가볍고, 낙하해도 충격에 견디는 반도체장치가 완성된다(도 6(C) 참조). 가격이 저렴한 가요성 기판(701)을 사용하면, 가격이 저렴한 반도체장치를 제공할 수 있다. 또한, 가요성 기판(701)은 가요성을 가지기 때문에, 곡면이나 불균일한 표면에 부착하는 것이 가능하게 되고, 다종 다양의 용도가 실현될 수 있다. 예를 들어, 약병과 같은 곡면에 본 발명의 반도체장치의 한 형태인 무선 태그(720)를 밀착하여 부착시킬 수 있다(도 6(D) 참조). 또한, 기판(600)을 재사용하면, 저비용으로 반도체장치를 제작할 수 있다.
소자군(601)은 필름으로 덮어 봉지(封止)할 수 있다. 이 필름의 표면은 이산화규소(실리카) 분말에 의해 코팅되어 있어도 좋다. 이 코팅에 의해, 고온, 고습도의 환경 하에서도 소자군(601)을 방수 상태로 유지할 수 있다. 즉, 소자군(601)이 내습성을 가지게 할 수 있다. 또한, 이 필름의 표면에 대전 방지 기능을 가지게 하여도 좋다. 또한, 이 필름의 표면은 탄소를 주성분으로 하는 재료(예를 들어, 다이아몬드 라이크 카본(diamond like carbon))에 의해 코팅되어 있어도 좋다. 이 코팅에 의해 강도가 증가하여, 반도체장치의 열화나 파괴를 방지할 수 있다. 또한, 필름은 기재의 재료(예를 들어, 수지)와, 이산화규소나 도전성 재료 나 탄소를 주성분으로 하는 재료를 혼합한 재료에 의해 형성되어도 좋다. 또한, 필름의 표면에 계면활성제를 마련하거나, 또는 필름에 계면활성제를 직접 이겨넣음으로써, 소자군(601)이 대전 방지성을 가지게 할 수 있다.
본 실시예는 상기 실시형태들과 자유롭게 조합할 수 있다.
[실시예 2]
본 실시예에서는, 본 발명의 반도체장치가 가요성 구조를 가지는 예에 대하여 도 8(A)∼도 8(C)를 참조하여 설명한다. 도 8(A)에서, 본 발명의 반도체장치는 가요성 보호층(901)과, 안테나(902)를 포함하는 가요성 보호층(903)과, 박리 공정과 기판의 박막화에 의해 형성된 소자군(904)을 포함한다. 소자군(904)은 실시예 1에서 설명한 소자군(601)과 같은 구성으로 할 수 있다. 보호층(903) 위에 형성된 안테나(902)는 소자군(904)에 전기적으로 접속된다. 도 8(A)에서는, 안테나(902)가 보호층(903) 위에만 형성되어 있지만, 본 발명은 이 구성에 한정되지 않고, 안테나(902)를 보호층(901) 위에도 형성하여도 좋다. 또한, 소자군(904)과, 보호층(901) 및 보호층(903) 각각과의 사이에는, 질화규소막 등으로 된 배리어막을 형성하면 좋다. 그러면, 소자군(904)의 오염이 방지되어, 신뢰성을 향상시킨 반도체장치를 제공할 수 있다.
안테나(902)는 Ag, Cu, 또는 Ag, Cu가 도금된 금속으로 형성될 수 있다. 소자군(904)과 안테나(902)는 이방성 도전막을 사용하고 자외선 처리 또는 초음파 처리를 행함으로써 서로 접속될 수 있다. 또한, 소자군(904)과 안테나(902)는 도전성 페이스트 등을 사용하여 서로 접착되어도 좋다.
보호층(901)과 보호층(903) 사이에 소자군(904)을 끼움으로써, 반도체장치가 완성된다(도 8(A)의 화살표 참조).
이렇게 하여 형성된 반도체장치의 단면 구조를 도 8(B)에 나타낸다. 끼워지는 소자군(904)의 두께(3003)는 5 ㎛ 이하, 바람직하게는 0.1∼3 ㎛가 되도록 하면 좋다. 또한, 보호층(901)과 보호층(903)을 중첩했을 때의 두께를 d라고 했을 때, 보호층(901) 및 보호층(903) 각각의 두께는 바람직하게는 (d/2)±30 ㎛, 더 바람직하게는 (d/2)±10 ㎛로 한다. 또한, 보호층(901) 및 보호층(903) 각각의 두께는 10∼200 ㎛인 것이 바람직하다. 또한, 소자군(904)의 면적은 10 mm 평방(100 mm2) 이하이고, 바람직하게는 0.3 mm 평방∼4 mm 평방(0.09∼16 mm2)으로 하면 좋다.
보호층(901) 및 보호층(903)은 유기 수지 재료로 형성되어 있기 때문에, 접어 구부리는 것에 대하여 강한 특성을 가진다. 또한, 박리 공정과 기판의 박막화에 의해 형성된 소자군(904) 자체도, 단결정 반도체에 비하여, 접어 구부리는 것에 대하여 강한 특성을 가진다. 그리고, 소자군(904)과, 보호층(901) 및 보호층(903)은 공극이 없도록 서로 밀착시킬 수 있기 때문에, 완성된 반도체장치 자체도 접어 구부리는 것에 대하여 강한 특성을 가진다. 이와 같은 보호층(901) 및 보호층(903)으로 둘러싸여진 소자군(904)은 다른 개체물의 표면 또는 내부에 배치하여도 좋고, 종이 안에 묻어도 좋다.
소자군(904)을 가지는 반도체장치를 곡면을 가지는 기판에 붙이는 경우에 대하여 도 8(C)를 참조하여 설명한다. 도 8(C)에는, 소자군(904)으로부터 선택된 하 나의 트랜지스터(981)를 나타낸다. 이 트랜지스터(981)에서는, 게이트 전극(907)의 전위에 따라, 소스와 드레인 중 한쪽(905)으로부터 소스와 드레인 중 다른 쪽(906)으로 전류가 흐른다. 트랜지스터(981)에서의 전류 흐름 방향(캐리어 이동 방향(3004))과 기판(980)이 호(弧)를 그리는 방향이 직교하도록, 트랜지스터(981)가 배치된다. 이와 같은 배치로 하면, 기판(980)이 구부러져 호를 그리더라도, 트랜지스터(981)에 주어지는 응력의 영향이 적으므로, 소자군(904)에 포함되는 트랜지스터(981)의 특성의 변동을 억제할 수 있다.
본 실시예는 상기 실시형태들 및 실시예 1과 자유롭게 조합할 수 있다.
[실시예 3]
본 실시예에서는, 본 발명의 반도체장치(201)를 구성하는 회로에 사용되는 트랜지스터의 구성예를 나타낸다. 트랜지스터는 단결정 기판 위에 형성되는 MOS 트랜지스터 뿐만 아니라, 박막트랜지스터(TFT)로도 구성될 수 있다. 도 11은 회로에 사용되는 그러한 트랜지스터의 단면 구조를 나타낸다. 도 11은, N채널형 트랜지스터(2001), N채널형 트랜지스터(2002), 용량 소자(2004), 저항 소자(2005), P채널형 트랜지스터(2003)를 나타내고 있다. 각 트랜지스터는 반도체층(405), 절연층(408), 및 게이트 전극(409)을 포함하고 있다. 게이트 전극(409)은 제1 도전층(403)과 제2 도전층(402)의 적층 구조로 형성되어 있다. 또한, 도 12(A)∼도 12(E)는 도 11에서 나타내는 트랜지스터, 용량 소자, 저항 소자에 대응하는 상면도이고, 아울러 참조할 수 있다.
도 11에서, N채널형 트랜지스터(2001)의 반도체층(405)에는, 게이트 전 극(409)과 겹치는 영역을 사이에 두고 채널 길이 방향(캐리어가 흐르는 방향)으로 정렬되도록 한 쌍의 불순물 영역(407)이 형성되어 있다. 이 불순물 영역(407)은 저농도 드레인(LDD) 영역이라고도 불리고, 이 영역에는, 도전형을 부여하는 불순물 원소가 배선(404)과 접하여 있는 소스 영역 및 드레인 영역을 형성하는 불순물 영역(406)보다 낮은 농도로 첨가되어 있다. N채널형 트랜지스터(2001)를 형성하는 경우, 불순물 영역(406)과 불순물 영역(407)에는, N형을 부여하는 불순물로서 인 등이 첨가되어 있다. LDD 영역은 핫 일렉트론 열화(劣化)나 단채널 효과를 억제하는 수단으로서 형성된다.
도 12(A)에 나타내는 바와 같이, N채널형 트랜지스터(2001)의 게이트 전극(409)에서, 제1 도전층(403)은 제2 도전층(402)의 양측에 제공되어 있다. 이 경우, 제1 도전층(403)의 막 두께는 제2 도전층(402)의 막 두께보다 얇게 되어 있다. 제1 도전층(403)은 10∼100 kV의 전계에서 가속된 이온종을 통과시키는 것이 가능한 두께로 형성되어 있다. 불순물 영역(407)은 게이트 전극(409)의 제1 도전층(403)과 겹치도록 형성되어 있다. 즉, 게이트 전극(409)과 겹치는 LDD 영역이 제공되어 있다. 이 구조에서는, 제2 도전층(402)을 마스크로 하여 제1 도전층(403)을 통과하여 게이트 전극(409)에 일 도전형의 불순물을 첨가함으로써, 자기정합적으로 불순물 영역(407)을 형성하고 있다. 즉, 게이트 전극과 겹치는 LDD 영역을 자기정합적으로 형성하고 있다.
게이트 전극의 양측에 LDD 영역을 가지는 트랜지스터는 도 3에 나타낸 전원 회로(204) 중의 제1 정류 회로(223) 및 제2 정류 회로(225)에 사용되는 정류용 트 랜지스터나, 또는 논리회로에 사용되는 트랜스미션 게이트(아날로그 스위치라고도 함)를 구성하는 트랜지스터에 적용된다. 이들 트랜지스터는, 소스 전극 및 드레인 전극에 정부(正負) 양쪽 모두의 전압이 인가되기 때문에, 게이트 전극의 양측에 LDD 영역을 형성하는 것이 바람직하다.
도 11에서, N채널형 트랜지스터(2002)의 반도체층(405)에는, 채널 형성 영역의 한쪽에 불순물 영역(407)이 형성되어 있다. 이 불순물 영역(407)은, 불순물 영역(406)의 불순물 농도보다 낮은 농도로 불순물 원소가 첨가된 저농도 드레인(LDD) 영역이다. 도 12(B)에 나타내는 바와 같이, N채널형 트랜지스터(2002)의 게이트 전극(409)에서, 제1 도전층(403)은 제2 도전층(402)의 한쪽에 제공되어 있다. 이 경우에도 마찬가지로, 제2 도전층(402)을 마스크로 하여 제1 도전층(403)을 통과하여 일 도전형의 불순물을 첨가함으로써, 자기정합적으로 LDD 영역을 형성할 수 있다.
게이트 전극의 한쪽에 LDD 영역을 가지는 트랜지스터는 소스 전극 및 드레인 전극 사이에 정의 전압과 부의 전압 중 어느 하나가 인가되는 트랜지스터에 적용하면 좋다. 구체적으로는, 게이트 전극의 한쪽에 LDD 영역을 가지는 트랜지스터는 인버터 회로, NAND 회로, NOR 회로, 래치 회로와 같은 논리 게이트를 구성하는 트랜지스터나, 센스 증폭기, 정전압 발생 회로, VCO(Voltage Controlled Oscillator)와 같은 아날로그 회로를 구성하는 트랜지스터에 적용하면 좋다.
도 11에서, 용량 소자(2004)는 제1 도전층(403)과 반도체층(405) 사이에 절연층(408)이 끼어진 구조를 가진다. 용량 소자(2004)를 형성하는 반도체층(405)은 불순물 영역(410)과 불순물 영역(411)을 포함하고 있다. 불순물 영역(411)은 반도체층(405)에서 제1 도전층(403)과 겹치도록 형성된다. 또한, 불순물 영역(410)은 배선(404)과 접하여 있다. 불순물 영역(411)에는 제1 도전층(403)을 통과하여 일 도전형의 불순물을 첨가할 수 있으므로, 불순물 영역(410)과 불순물 영역(411)에 포함되는 불순물 농도는 같게 할 수도 있고, 다르게 할 수도 있다. 어쨌든, 용량 소자(2004)의 반도체층(405)은 전극으로서 기능하므로, 일 도전형의 불순물을 반도체층(405)에 첨가하여 저저항화해 두는 것이 바람직하다. 또한, 제1 도전층(403)과 제2 도전층(402)은, 도 12(C)에 나타내는 바와 같이 제2 도전층(402)을 보조 전극으로서 이용함으로써 용량 소자(2004)의 전극으로서 충분히 기능할 수 있다. 이와 같이, 제1 도전층(403)과 제2 도전층(402)을 조합시킨 복합적인 전극 구조로 함으로써, 용량 소자(2004)를 자기정합적으로 형성할 수 있다.
용량 소자(2004)는, 도 3에 나타내는 전원 회로(204)의 보유 용량(224), 고주파 회로(203)의 공진 용량(220), 데이터 복조 회로의 제1 용량 소자(230) 및 제2 용량 소자(231)로서 사용될 수 있다. 특히, 공진 용량은, 용량 소자의 2개 단자 사이에 정부 양쪽 모두의 전압이 인가되기 때문에, 2개 단자 사이에 인가되는 전압의 정부에 관계없이 용량으로서 기능하는 것이 필요하다.
도 11에서, 저항 소자(2005)는 제1 도전층(403)을 포함한다(도 12(D)도 참조). 제1 도전층(403)은 30∼150 nm 정도의 두께로 형성되므로, 그의 폭이나 길이를 적절히 설정하여 저항 소자를 구성할 수 있다.
저항 소자는, 도 1에 나타내는 데이터 변조 회로(208)의 저항 부하로서 사용 될 수 있고, 또한, 도 3에 나타내는 데이터 복조 회로(207)의 제1 저항 소자(228) 및 제2 저항 소자(229)로서도 사용될 수 있다. 또한, 저항 소자는 VCO 등으로 전류를 제어하는 경우의 부하로도 사용될 수 있다. 저항 소자는, 도전형을 부여하는 불순물 원소를 고농도로 함유하는 반도체층이나, 막 두께가 얇은 금속층으로 구성될 수도 있다. 반도체층의 저항값이 막 두께, 막질, 불순물 농도, 활성화율 등에 의존하지만, 금속층은 막 두께, 막질에 의해 그의 저항값이 결정되기 때문에, 편차가 작아 바람직하다.
도 11에서, P채널형 트랜지스터(2003)는 반도체층(405)에 불순물 영역(412)을 구비하고 있다. 이 불순물 영역(412)은 배선(404)과 접하여 있는 소스 영역 및 드레인 영역으로서 기능한다. 게이트 전극(409)은 제1 도전층(403)과 제2 도전층(402)이 서로 겹쳐 있는 구성으로 되어 있다(도 12(E)도 참조). P채널형 트랜지스터(2003)는 LDD 영역을 형성하지 않은 싱글 드레인 구조의 트랜지스터이다. P채널형 트랜지스터(2003)를 형성하는 경우, 불순물 영역(412)에는 P형을 부여하는 불순물로서 붕소 등이 첨가된다. 한편, 불순물 영역(412)에 N형을 부여하는 불순물로서 인 등을 첨가하면, 싱글 드레인 구조의 N채널형 트랜지스터로 할 수도 있다.
반도체층(405)과 게이트 절연층(408) 중의 어느 한쪽 또는 양쪽 모두에 대하여 고밀도 플라즈마 처리에 의해 산화 또는 질화 처리하여도 좋다. 이 처리는 실시예 1에서 나타낸 방법과 마찬가지로 행할 수 있다.
상기 처리에 의해, 반도체층(405)과 게이트 절연층(408) 사이의 계면의 결함 준위를 저감할 수 있다. 게이트 절연층(408)에 대하여 이 처리를 행함으로써, 이 게이트 절연층의 치밀화를 도모할 수 있다. 즉, 하전 결함의 생성을 억제하고, 트랜지스터의 스레시홀드 전압의 변동을 억제할 수 있다. 또한, 트랜지스터를 3 V 이하의 전압으로 구동시키는 경우에는, 이 플라즈마 처리에 의해 산화 또는 질화된 절연층을 게이트 절연층(408)으로서 사용할 수 있다. 또한, 트랜지스터의 구동 전압이 3 V 이상인 경우에는, 이 플라즈마 처리에 의해 반도체층(405)의 표면 위에 형성한 절연층과 CVD법(플라즈마 CVD법 또는 열 CVD법)으로 퇴적한 절연층을 조합하여 게이트 절연층(408)을 형성할 수 있다. 또한, 이 절연층은 용량 소자(2004)의 유전체층으로도 사용할 수 있다. 이 경우, 이 플라즈마 처리로 형성된 절연층은 1∼10 nm의 두께를 가지는 치밀한 막이므로, 큰 전하 용량을 가지는 용량 소자를 얻을 수 있다.
도 11 및 도 12(A)∼도 12(E)를 참조하여 설명한 바와 같이, 막 두께가 다른 도전층들을 조합함으로써, 다양한 구성의 소자를 형성할 수 있다. 제1 도전층만이 형성되는 영역과, 제1 도전층과 제2 도전층이 적층되어 있는 영역은, 회절 격자 패턴 또는 광 투과도를 감소시키는 반투명 보조 패턴을 구비한 포토마스크 또는 레티클(reticle)을 사용하여 형성될 수 있다. 즉, 포토리소그래피 공정에서 포토레지스트를 노광할 때, 포토마스크의 투과 광량을 조절하여, 현상되는 레지스트 마스크의 두께를 다르게 한다. 이 경우, 포토마스크 또는 레티클에 해상도 한계 이하의 간격을 가지는 다수의 슬릿을 형성하여, 복잡한 형상을 가지는 레지스트를 형성할 수도 있다. 또한, 현상 후에 약 200℃의 온도에서 베이킹(baking)하여, 포토레지스트 재료로 된 마스크 패턴을 변형시켜도 좋다.
또한, 회절 격자 패턴 또는 광 투과도를 감소시키는 반투명 보조 패턴을 구비한 포토마스크 또는 레티클을 사용함으로써, 제1 도전층만이 형성되는 영역과, 제1 도전층과 제2 도전층이 적층되어 있는 영역을 연속하여 형성할 수 있다. 도 12(A)에 나타내는 바와 같이, 제1 도전층만이 형성되는 영역을 반도체층 위에 선택적으로 형성할 수 있다. 반도체층 위에 제1 도전층만이 형성되는 영역을 형성하는 것은, LDD 영역을 자기정합적으로 제작할 수 있다는 것 등의 점에서 유리하지만, 다른 영역(게이트 전극에 접속된 배선 영역)에서는 제1 도전층만이 형성되는 영역은 필요가 없다. 이 포토마스크 또는 레티클을 사용함으로써, 배선 영역에는 제1 도전층만이 형성된 영역을 마련하지 않아도 되므로, 배선 밀도를 실질적으로 높일 수 있다.
도 11 및 도 12(A)∼도 12(E)의 경우에는, 제1 도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화탄탈(TaN), 몰리브덴(Mo) 등의 고융점 금속, 또는 고융점 금속을 주성분으로 하는 합금 또는 화합물을 사용하여 30∼50 nm의 두께로 형성한다. 또한, 제2 도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화탄탈(TaN), 몰리브덴(Mo) 등의 고융점 금속, 또는 고융점 금속을 주성분으로 하는 합금 또는 화합물을 사용하여 300∼600 nm의 두께로 형성한다. 예를 들어, 제1 도전층과 제2 도전층을 각각 다른 도전 재료로 형성하여, 후에 행하는 에칭 공정에서 에칭 레이트의 차이가 생기도록 한다. 예를 들어, 제1 도전층을 TaN로 형성하고, 제2 도전층을 텅스텐으로 형성할 수 있다.
본 실시예에서는, 회절 격자 패턴 또는 광 투과도를 감소시키는 반투명 보조 패턴을 구비한 동일한 포토마스크 또는 레티클을 사용한 에칭 공정에서, 전극 구조가 각각 다른 트랜지스터, 용량 소자, 및 저항 소자를 형성할 수 있는 방법을 나타냈다. 이것에 의해, 회로의 특성에 따라 구조가 다른 소자들을 공정 수를 늘리지 않고 동시에 형성하고 집적화할 수 있다.
본 실시예는 상기 실시형태들과, 실시예 1 및 실시예 2와 자유롭게 조합하는 것이 가능하다.
[실시예 4]
본 실시예에서는, 반도체장치(201)의 메모리 회로(210) 등으로서 사용할 수 있는 스태틱 RAM(SRAM)의 일례에 대하여 도 13∼도 15를 참조하여 설명한다.
도 13(A)에 나타내는 반도체층(10) 및 반도체층(11)은 규소 또는 규소를 함유 결정성 반도체로 형성되는 것이 바람직하다. 예를 들어, 반도체층(10) 및 반도체층(11)은 규소막을 레이저 어닐에 의해 결정화한 다결정 규소, 단결정 규소 등으로 형성된다. 그 외에도, 반도체 특성을 나타내는 금속 산화물 반도체, 아모르퍼스 실리콘, 또는 유기 반도체를 이용하는 것도 가능하다.
어쨌든, 최초로 형성되는 반도체층은 절연 표면을 가지는 기판의 전면 또는 일부(트랜지스터의 반도체 영역으로서 확정되는 것보다 넓은 면적을 가지는 영역) 위에 형성된다. 그리고, 포토리소그래피 기술에 의해 반도체층 위에 마스크 패턴을 형성한다. 그 마스크 패턴을 이용하여 반도체층을 에칭하는 것에 의해, 트랜지스터의 소스 영역, 드레인 영역 및 채널 형성 영역을 포함하는 특정 섬 형상의 반도체층(10) 및 반도체층(11)을 형성한다.
도 13(A)에 나타내는 반도체층(10) 및 반도체층(11)을 형성하기 위한 포토마스크는 도 13(B)에 나타내는 마스크 패턴(2000)을 가진다. 이 마스크 패턴(2000)은, 포토리소그래피 공정에서 사용하는 레지스트가 포지티브형인지 네거티브형인지에 따라 다르다. 포지티브형 레지스트를 사용하는 경우에는, 도 13(B)에 나타내는 마스크 패턴(2000)은 차광부로서 제작된다. 마스크 패턴(2000)은 다각형의 정상부(A)를 제거한 형상으로 되어 있다. 이 포토마스크의 패턴은, 예를 들어, 모서리부에서 한 변이 10 ㎛ 이하인 직각삼각형을 잘라내도록 면취(面取)(chamfer)되어 있다. 또한, 모서리부(B)는 직각이 되지 않도록 굴곡하는 형상으로 되어 있다. 모서리부(B)를 확대하면, 다수단에 걸쳐 굴곡하는 형상(실시예 1에서 도 7(A) 및 도 7(B)를 참조하여 나타낸 구성 참조)으로 되어 있다.
도 13(B)에 나타내는 마스크 패턴(2000)의 형상은 도 13(A)에 나타내는 반도체층(10) 및 반도체층(11)에 반영된다. 그 경우, 마스크 패턴(2000)과 유사한 형상이 전사될 수도 있지만, 마스크 패턴(2000)의 모서리부가 더욱 둥그스름 해지도록 전사되어도 좋다. 즉, 마스크 패턴(2000)보다 더욱 패턴 형상을 완만하게 한 둥근 부분을 제공하여도 좋다.
반도체층(10) 및 반도체층(11) 위에는, 산화규소 또는 질화규소를 적어도 일부에 함유하는 절연층이 형성된다. 이 절연층을 형성하는 목적 중의 하나는 게이트 절연층이다. 그 다음, 도 14(A)에 나타내는 바와 같이, 반도체층과 일부가 겹치도록 게이트 배선(12), 게이트 배선(13), 및 게이트 배선(14)을 형성한다. 게이트 배선(12)은 반도체층(10)에 대응하여 형성되고, 게이트 배선(13)은 반도체 층(10) 및 반도체층(11)에 대응하여 형성되고, 게이트 배선(14)은 반도체층(10) 및 반도체층(11)에 대응하여 형성된다. 게이트 배선을 얻기 위해서는, 금속층 또는 도전성이 높은 반도체층을 절연층 위에 성막하고, 포토리소그래피 기술에 의해 소망의 형상으로 가공한다.
이 게이트 배선들을 형성하기 위한 포토마스크는 도 14(B)에 나타내는 마스크 패턴(2100)을 가진다. 이 마스크 패턴(2100)은, 모서리부에서 한 변이 10 ㎛ 이하 또는 배선의 선폭의 1/2 이하 1/5 이상의 크기의 직각삼각형을 잘라내도록 면취되어 있다. 도 14(B)에 나타내는 마스크 패턴(2100)의 형상이 도 14(A)에 나타내는 게이트 배선(12), 게이트 배선(13), 및 게이트 배선(14)에 반영된다. 그 경우, 마스크 패턴(2100)과 비슷한 형상이 전사되어도 좋지만, 마스크 패턴(2100)의 모서리부가 더욱 둥그스름하게 되도록 전사되어도 좋다. 즉, 마스크 패턴(2100)보다 더욱 패턴 형상을 완만하게 한 둥근 부분을 제공하여도 좋다. 즉, 게이트 배선(12), 게이트 배선(13), 및 게이트 배선(14)의 각 모서리부는 둥그스름하게 되어 있어도 좋다. 모서리부의 외측은, 플라즈마에 의한 건식 에칭 시 이상(異常) 방전에 의한 미분(微粉)의 발생을 억제할 수 있는 효과를 가지고, 모서리부의 내측은, 모서리부에 모이기 쉬운 미분이 세정 시에 생기더라도, 그것이 씻어 내어질 수 있는 효과를 가진다. 그 결과, 수율의 향상을 매우 기대할 수 있다.
층간절연층은 게이트 배선(12), 게이트 배선(13), 및 게이트 배선(14)의 다음에 형성된다. 층간절연층은 산화규소 등의 무기 절연 재료 또는 폴리이미드나 아크릴 수지 등을 사용한 유기 절연 재료로 형성된다. 이 층간절연층과 게이트 배 선(12), 게이트 배선(13), 및 게이트 배선(14)과의 사이에는 질화규소, 질화산화규소 등으로 된 절연층을 형성하여도 좋다. 또한, 층간절연층 위에도, 질화규소, 질화산화규소 등으로 된 절연층을 형성하여도 좋다. 이 절연층은, 박막트랜지스터(TFT)에 악영향을 미칠 수 있는 외인성(外因性) 금속 이온이나 수분 등의 불순물에 의해 반도체층이나 게이트 절연층이 오염되는 것을 방지할 수 있다.
층간절연층에는 소정의 위치에 개구부가 형성된다. 예를 들어, 하층에 있는 게이트 배선이나 반도체층에 대응하여 개구부가 형성된다. 금속 또는 금속 화합물로 된 1층 또는 다수 층을 포함하는 배선층이 포토리소그래피 기술에 의해 형성된 마스크 패턴을 사용한 에칭 가공에 의해 소정의 패턴으로 가공된다. 그 다음, 도 15(A)에 나타내는 바와 같이, 반도체층(10) 및 반도체층(11)과 일부가 겹치도록 배선(15∼20)들이 형성된다. 배선들 각각은 특정의 소자들을 접속한다. 배선들 각각은 특정의 소자들을 직선으로 접속하는 아니라, 레이아웃의 제약 상 굴곡부가 포함되는 선으로 접속된다. 또한, 다른 배선과의 콘택트부나 그 외의 영역에서 배선폭이 변화한다. 콘택트 홀의 크기가 배선폭과 동등하거나 또는 배선폭보다 큰 경우에는, 콘택트부에서 배선폭이 넓어진다.
배선(15∼20)들을 형성하기 위한 포토마스크는, 도 15(B)에 나타내는 마스크 패턴(2200)을 가진다. 이 경우에도, 마스크 패턴은, 모서리부에서 한 변이 10 ㎛ 이하 또는 배선의 선폭의 1/2 이하 1/5 이상의 크기의 직각삼각형을 잘라내도록 면취된다. 또한, 모서리부를 둥그스름하게 하여도 좋다. 이와 같은 배선의 외측은, 플라즈마에 의한 건식 에칭 시 이상(異常) 방전에 의한 미분(微粉)의 발생을 억제 할 수 있는 효과를 가지고, 모서리부의 내측은, 모서리부에 모이기 쉬운 미분이 세정 시에 생기더라도, 그것이 씻어 내어질 수 있는 효과를 가진다. 그 결과, 수율의 향상을 매우 기대할 수 있다. 또한, 배선의 모서리부가 둥그스름하게 됨으로써, 배선의 전기 전도를 양호하게 하는 효과를 기대할 수 있다. 또한, 다수의 배선을 평행하게 형성한 구조에서, 모서리부가 둥그스름하게 된 배선을 사용하는 것은 먼지를 씻어 내는데 매우 유리하다.
도 15(A)는 N채널형 트랜지스터(21∼24)와 P채널형 트랜지스터(25, 26)을 나타낸다. N채널형 트랜지스터(23)와 P채널형 트랜지스터(25)에 의해 인버터(27)가 구성되고, N채널형 트랜지스터(24)와 P채널형 트랜지스터(26)에 의해 인버터(28)가 구성된다. 이들 6개의 트랜지스터를 포함하는 회로에 의해 SRAM이 구성된다. 이들 트랜지스터 위에는, 질화규소, 산화규소 등으로 된 절연층이 형성되어도 좋다.
본 실시예는 상기 실시형태들과 실시예 1 내지 실시예 3과 자유롭게 조합할 수 있다.
[실시예 5]
본 발명의 반도체장치(201)의 일 실시예를 도 17(A) 및 도 17(B)에 나타낸다. 도 17(A)는 반도체장치(201)의 전개도이고, 도 17(B)는 도 17(A)의 A-B선에 따른 단면도이다. 본 실시예에서는, 다수의 안테나를 가지는 반도체장치(201), 특히 박막트랜지스터를 가지는 층 위에 형성된 안테나와 패치(patch) 안테나를 가지는 반도체장치(201)의 구조에 대하여 설명한다.
실시예 1에서 설명한 소자군(601)의 제작방법과 마찬가지로, 절연성 기 판(7101) 위에, 박막트랜지스터를 가지는 층(7102)이 형성된다. 그리고, 박막트랜지스터를 가지는 층(7102) 위에 층간절연층(7182)이 형성된다. 이 층간절연층(7182) 위에 제1 안테나(7181)가 형성된다. 제1 안테나(7181) 위에 절연층(7183)이 형성되고, 이 절연층(7183)의 표면에 접속 단자(7184)가 형성된다.
일부에서 접속 단자(7184)가 노출된 절연층(7183)이 이방성 도전 접착재(7104)에 의해 제2 안테나인 패치 안테나(7103)에 부착된다. 또한, 접속 단자(7184)는 이방성 도전 접착재(7104)에 분산된 도전성 입자에 의해 패치 안테나의 급전층(7113)에 전기적으로 접속된다. 접속 단자(7184)는 박막트랜지스터를 포함하는 층(7102)에 형성된 제1 박막트랜지스터(7185)에도 전기적으로 접속된다. 또한, 제1 안테나(7181)는 박막트랜지스터를 포함하는 층(7102)에 형성된 제2 박막트랜지스터(7186)에 전기적으로 접속된다. 또한, 이방성 도전 접착재 대신에, 도전성 페이스트를 경화한 도전층을 사용하여도 좋다.
제1 안테나(7181)는 알루미늄, 구리, 또는 은을 함유하는 금속 재료로 형성된다. 예를 들어, 구리 또는 은의 페이스트상 조성물을 스크린 인쇄, 오프셋 인쇄, 잉크젯 인쇄 등의 인쇄법에 의해 형성할 수 있다. 또는, 스퍼터링 등에 의해 알루미늄막을 형성하고 에칭에 의해 가공하여도 좋다. 제1 안테나(7181)는 전해 도금법 또는 무전해 도금법에 의해 형성하여도 좋다.
또한, 제1 안테나(7181)를 생략하는 것도 가능하다.
여기서는, 제1 안테나(7181)의 형상은 도 18(A)에 나타내는 바와 같은 사각형 코일의 형상이다.
제1 안테나(7181)의 형상에 대하여 도 18(A)∼도 18(C)를 참조하여 설명한다. 도 18(A)∼도 18(C)는 층간절연층(7182) 및 그 위에 형성된 안테나를 나타내는 상면도이다. 본 실시예에서는, 제1 안테나(7181)가 도 17(A) 및 도 18(A)에 나타내는 바와 같이 사각형 코일 형상(7181a)을 가지지만, 이 형상에 한정되는 것은 아니다. 원형 코일 형상으로 하여도 좋다. 또는, 도 18(B)에 나타내는 바와 같이, 사각형 루프 형상(7181b)의 안테나로 할 수도 있다. 또한, 원형 루프 형상의 안테나로 할 수도 있다. 또한, 도 18(C)에 나타내는 바와 같이, 직선형 다이폴 형상(7181c)의 안테나로 할 수도 있다. 또한, 곡선형 다이폴 형상의 안테나로 할 수도 있다.
이와 같이 다수의 안테나를 형성함으로써, 하나의 반도체장치로 다수의 다른 주파수의 전파를 수신할 수 있는 멀티밴드(multiband) 반도체장치를 형성할 수 있다.
본 실시예는 상기 실시형태들과 실시예 1 내지 실시예 4와 자유롭게 조합할 수 있다.
[실시예 6]
본 실시예에서는, 본 발명의 반도체장치(201)의 용도에 대하여 도 9 및 도 10을 참조하여 설명한다. 반도체장치(201)는, 예를 들어, 지폐, 동전, 유가증권, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등 , 도 10(A) 참조), 포장용 용기류(포장지나 병 등, 도 10(B) 참조), DVD 소프트웨어나 CD나 비디오 테이프 등의 기록 매체(도 10(C) 참조), 자동차나 오토바이, 자전거 등의 탈 것류(도 10(D) 참조), 가방이나 안경 등의 신변용품(도 10(E) 참조), 식품류, 의류, 생활용품류, 전자기기 등에 제공하여 사용할 수 있다. 전자기기란, 액정 표시장치, EL(전계발광) 표시장치, 텔레비전 장치(단순히, 텔레비전 또는 텔레비전 수상기라고도 부름), 휴대 전화기 등을 포함한다.
반도체장치(201)는, 물품의 표면에 붙이거나, 물품에 묻거나 하여 물품에 고정될 수 있다. 예를 들어, 책이라면 종이에 묻거나, 유기 수지로 된 패키지라면 이 유기 수지에 묻거나 하면 된다. 지폐, 동전, 유가증권류, 무기명 채권류, 증서류 등에 반도체장치(201)를 제공함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 반도체장치(201)를 제공함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 또한, 탈 것류에 반도체장치(201)를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 묻는 것에 의해, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들어, 가축 등의 생물에 무선 태그를 묻는 것에 의해, 태어난 연도나 성별 또는 종류 등을 용이하게 식별할 수 있게 된다.
이상과 같이, 본 발명의 반도체장치(201)는 물품(생물을 포함)이라면 어떠한 것에라도 제공하여 사용할 수 있다.
반도체장치(201)는, 무선 통신에 의한 데이터의 송수신이 가능하다는 점, 다양한 형상으로 가공할 수 있다는 점, 선택하는 주파수에 따라서는, 지향성이 넓고, 인식 범위가 넓다는 점 등의 다양한 이점을 가진다.
다음에, 반도체장치(201)를 이용한 시스템의 한 형태에 대하여 도 9를 참조 하여 설명한다. 표시부(521)를 포함하는 휴대 단말기 측에는 리더/라이터(520)가 설치되고, 물품 A(522) 측에는 본 발명의 반도체장치(523)가 설치되고, 물품 B(532) 측에는 본 발명의 반도체장치(531)가 설치되어 있다(도 9(A) 참조). 물품 A(522)에 포함된 반도체장치(523)에 리더/라이터(520)를 가까이 대면, 표시부(521)에 물품 A(522)의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력, 상품의 설명 등의 상품에 관한 정보가 표시된다. 물품 B(532)에 포함된 반도체장치(531)에 리더/라이터(520)를 가까이 대면, 표시부(521)에 물품 B(532)의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력, 상품의 설명 등의 상품에 관한 정보가 표시된다.
도 9(A)에 나타내는 시스템을 이용한 비지니스 모델의 일례를 도 9(B)의 플로차트를 참조하여 설명한다. 휴대 단말기에 음식물 알레르기의 정보를 입력해 둔다(9001: 스텝 1). 음식물 알레르기의 정보란, 소정의 인물이 음식물 알레르기 반응을 일으키는 원재료 등의 정보이다. 휴대 단말기에 설치된 리더/라이터(520)에 의해, 상기한 바와 같이 물품 A(522)의 정보를 취득한다(9002: 스텝 2). 여기서, 물품 A(522)는 식품인 것으로 한다. 물품 A(522)의 정보에는 물품 A(522)의 원재료의 정보가 포함된다. 음식물 알레르기의 정보와 취득한 물품 A(522)의 원재료의 정보를 비교하여, 일치하는 재료가 있는지 아닌지를 판단한다(9003: 스텝 3). 일치하는 재료가 있는 경우, 소정의 인물은 물품 A에 대하여 알레르기 반응을 일으킬 위험성이 있는 것으로 하고, 휴대 단말기의 사용자에게 주의를 준다(9004: 스텝 4). 일치하는 재료가 없는 경우, 소정의 인물은 물품 A에 대해서 알레르기 반응을 일으킬 위험성이 적은 것으로 하고, 휴대 단말기의 사용자에게 그 취지(안전하다는 취지)를 알린다(9005: 스텝 5). 스텝 4와 스텝 5에서, 휴대 단말기의 사용자에게 정보를 알리는 방법은, 휴대 단말기의 표시부(521)에 표시를 행하는 방법이어도 좋고, 휴대 단말기의 알람 등을 울리는 방법이어도 좋다.
본 발명의 반도체장치(201)는 과전압을 방지하기 때문에, 신뢰성이 높고, 또한, 사이즈를 작게 할 수 있다. 따라서, 본 발명에 의하면, 반도체장치(201)의 적용 범위가 넓고, 다양한 시스템을 실현할 수 있다. 이렇게 하여, 고기능화와 고부가가치화를 실현한 시스템을 제공할 수 있다.
본 실시예는 상기 실시형태들과 실시예 1 내지 실시예 5와 자유롭게 조합할 수 있다.

Claims (14)

  1. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부와;
    상기 아날로그 회로부로부터의 출력 신호가 입력되는 디지털 회로부를 포함하고,
    상기 아날로그 회로부에 포함되는 트랜지스터의 게이트 길이는 상기 디지털 회로부에 포함되는 트랜지스터의 게이트 길이 이상인 반도체장치.
  2. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부와;
    상기 아날로그 회로부로부터의 출력 신호가 입력되는 디지털 회로부를 포함하고,
    상기 아날로그 회로부는, 상기 무선 신호를 이용하여 직류 전압을 발생하는 전원 회로와, 상기 무선 신호를 복조하는 데이터 복조 회로를 포함하고,
    상기 전원 회로 및 상기 데이터 복조 회로 각각에 포함되는 트랜지스터의 게이트 길이는 상기 디지털 회로부에 포함되는 트랜지스터의 게이트 길이 이상인 반도체장치.
  3. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부와;
    상기 아날로그 회로부로부터의 출력 신호가 입력되는 디지털 회로부를 포함하고,
    상기 아날로그 회로부는, 상기 무선 신호를 이용하여 직류 전압을 발생하는 전원 회로와, 상기 무선 신호를 복조하는 데이터 복조 회로를 포함하고,
    상기 전원 회로 및 상기 데이터 복조 회로에 포함되는 트랜지스터들 중, 상기 전원 회로의 입력에 접속된 트랜지스터와 상기 데이터 복조 회로의 입력에 접속된 트랜지스터 각각의 게이트 길이는 상기 디지털 회로부에 포함되는 트랜지스터의 게이트 길이 이상인 반도체장치.
  4. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부를 포함하고,
    상기 아날로그 회로부는, 상기 무선 신호를 이용하여 직류 전압을 발생하는 전원 회로와, 상기 무선 신호를 복조하는 데이터 복조 회로와, 상기 데이터 복조 회로의 출력을 사용하여 클록을 생성하는 클록 발생 회로를 포함하고,
    상기 전원 회로 및 상기 데이터 복조 회로 각각에 포함되는 트랜지스터의 게이트 길이는 상기 클록 발생 회로에 포함되는 트랜지스터의 게이트 길이 이상인 반도체장치.
  5. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부를 포함하고,
    상기 아날로그 회로부는, 상기 무선 신호를 이용하여 직류 전압을 발생하는 전원 회로와, 상기 무선 신호를 복조하는 데이터 복조 회로와, 상기 데이터 복조 회로의 출력을 사용하여 클록을 생성하는 클록 발생 회로를 포함하고,
    상기 전원 회로 및 상기 데이터 복조 회로에 포함되는 트랜지스터들 중, 상기 전원 회로의 입력에 접속된 트랜지스터와 상기 데이터 복조 회로의 입력에 접속된 트랜지스터 각각의 게이트 길이는 상기 클록 발생 회로에 포함되는 트랜지스터의 게이트 길이 이상인 반도체장치.
  6. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부와;
    상기 아날로그 회로부로부터의 출력 신호가 입력되는 디지털 회로부를 포함하고,
    상기 아날로그 회로부에 포함되는 트랜지스터의 게이트 길이는 상기 디지털 회로부에 포함되는 트랜지스터의 게이트 길이의 2배 이상인 반도체장치.
  7. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부와;
    상기 아날로그 회로부로부터의 출력 신호가 입력되는 디지털 회로부를 포함하고,
    상기 아날로그 회로부는, 상기 무선 신호를 이용하여 직류 전압을 발생하는 전원 회로와, 상기 무선 신호를 복조하는 데이터 복조 회로를 포함하고,
    상기 전원 회로 및 상기 데이터 복조 회로 각각에 포함되는 트랜지스터의 게이트 길이는 상기 디지털 회로부에 포함되는 트랜지스터의 게이트 길이의 2배 이상인 반도체장치.
  8. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부와;
    상기 아날로그 회로부로부터의 출력 신호가 입력되는 디지털 회로부를 포함하고,
    상기 아날로그 회로부는, 상기 무선 신호를 이용하여 직류 전압을 발생하는 전원 회로와, 상기 무선 신호를 복조하는 데이터 복조 회로를 포함하고,
    상기 전원 회로 및 상기 데이터 복조 회로에 포함되는 트랜지스터들 중, 상기 전원 회로의 입력에 접속된 트랜지스터와 상기 데이터 복조 회로의 입력에 접속된 트랜지스터 각각의 게이트 길이는 상기 디지털 회로부에 포함되는 트랜지스터의 게이트 길이의 2배 이상인 반도체장치.
  9. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부를 포함하고,
    상기 아날로그 회로부는, 상기 무선 신호를 이용하여 직류 전압을 발생하는 전원 회로와, 상기 무선 신호를 복조하는 데이터 복조 회로와, 상기 데이터 복조 회로의 출력을 사용하여 클록을 생성하는 클록 발생 회로를 포함하고,
    상기 전원 회로 및 상기 데이터 복조 회로 각각에 포함되는 트랜지스터의 게이트 길이는 상기 클록 발생 회로에 포함되는 트랜지스터의 게이트 길이의 2배 이상인 반도체장치.
  10. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부를 포함하고,
    상기 아날로그 회로부는, 상기 무선 신호를 이용하여 직류 전압을 발생하는 전원 회로와, 상기 무선 신호를 복조하는 데이터 복조 회로와, 상기 데이터 복조 회로의 출력을 사용하여 클록을 생성하는 클록 발생 회로를 포함하고,
    상기 전원 회로 및 상기 데이터 복조 회로에 포함되는 트랜지스터들 중, 상기 전원 회로의 입력에 접속된 트랜지스터와 상기 데이터 복조 회로의 입력에 접속된 트랜지스터 각각의 게이트 길이는 상기 클록 발생 회로에 포함되는 트랜지스터의 게이트 길이의 2배 이상인 반도체장치.
  11. 제 1 항 내지 제 3 항, 제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 디지털 회로부는 메모리부를 포함하는 반도체장치.
  12. 제 1 항 내지 제 3 항, 제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 아날로그 회로부의 전원 전압은 상기 디지털 회로부의 전원 전압과 같은 반도체장치.
  13. 제 1 항 내지 제 10 항 중 어느 한 항에 따른 반도체장치와,
    무선 통신에 의해 상기 반도체장치와 데이터의 교신을 행하는 리더/라이터를 포함하는 무선 통신 시스템.
  14. 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서,
    무선 신호가 입력되는 아날로그 회로부와;
    상기 아날로그 회로부로부터의 출력 신호가 입력되는 디지털 회로부를 포함하고,
    상기 아날로그 회로부에 포함되는 트랜지스터의 상이한 게이트 길이들 중 가장 짧은 게이트 길이는 상기 디지털 회로부에 포함되는 트랜지스터의 상이한 게이트 길이들 중 가장 긴 게이트 길이 이상인 반도체장치.
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