TWI661542B - 顯示裝置 - Google Patents

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日商半導體能源研究所股份有限公司
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Abstract

本發明提供一種在同一基板上形成多種電路且具備對應於多種電路的特性的多種電晶體的顯示裝置。本發明的一個方式是一種顯示裝置，包括：同一基板上的像素部和驅動該像素部的驅動電路，其中，像素部包括具有第一氧化物半導體膜的第一電晶體，驅動電路包括具有第二氧化物半導體膜的第二電晶體，第一氧化物半導體膜和第二氧化物半導體膜形成在同一絕緣表面上，第一電晶體的通道長度大於第二電晶體的通道長度，並且，第一電晶體的通道長度為2.5μm以上。

Description

顯示裝置
本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。本發明的一個方式尤其係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置以及其驅動方法或其製造方法。本發明的一個方式尤其係關於一種包括場效應電晶體的半導體裝置。
注意，在本說明書等中，半導體裝置是指藉由利用半導體特性能夠發揮作用的所有裝置。除了電晶體等半導體元件之外，半導體電路、算術裝置、記憶體裝置是半導體裝置的一個方式。攝像裝置、顯示裝置、液晶顯示裝置、發光裝置、電光裝置、發電裝置(包括薄膜太陽能電池、有機薄膜太陽能電池等)及電子裝置有時包括半導體裝置。
多種多樣的金屬氧化物被用於各種用途。氧 化銦是眾所周知的材料，且用作液晶顯示器等所需要的透明電極材料。
有些金屬氧化物呈現半導體特性。呈現半導體特性的金屬氧化物是化合物半導體的一種。化合物半導體是指兩種以上的原子鍵合而成的半導體。一般來說，金屬氧化物用作絕緣體。但是，已知根據構成金屬氧化物的元素的組合，金屬氧化物會用作半導體的情況。
例如，已知有些金屬氧化物諸如氧化鎢、氧化錫、氧化銦、氧化鋅等呈現半導體特性。
已公開了使用氧化鋅或In-Ga-Zn類氧化物來製造電晶體並將該電晶體用於顯示裝置的像素的切換元件等的技術(參照專利文獻1及專利文獻2)。
另外，使用氧化物半導體的電晶體的場效移動率比使用非晶矽的電晶體高。因此，可以使用該電晶體構成顯示裝置等的驅動電路。
作為顯示裝置，有EL顯示裝置、電子紙、液晶顯示裝置等，其中，能夠進行高清晰的顯示的主動矩陣型EL顯示裝置受到關注。在主動矩陣型EL顯示裝置中，在像素中配置多個切換元件(也稱為像素電晶體)，並藉由對與其中至少一個切換元件電連接的發光元件施加電壓，電子及電洞分別從一對電極注入到含發光有機化合物的層中，而電流流過。然後這些載子(電子和電洞)再結合，因此發光有機化合物被激發，並且當發光有機化合物從激發態回到基態時發光。由於這種機制，這樣的發光 元件被稱為電流激發型發光元件。
目前，如上所述那樣的主動矩陣型顯示裝置的用途正在擴大，並且對於螢幕尺寸的大面積化、高清晰化及高開口率化的要求提高。此外，對於主動矩陣型顯示裝置的生產方法被要求高生產率及生產成本的降低。
因為像素電晶體是切換元件，所以充分降低關態電流(off-state current，當電晶體處於關閉狀態時流過的汲極電流)是重要的。另外，藉由充分降低關態電流，也可以實現低功耗化。
作為用於像素電晶體的半導體層的材料，使用單晶矽、非晶矽等矽材料和氧化物半導體等。
另外，為了降低顯示模組的製造成本，較佳的是，使用具有面積大的絕緣表面的基板(玻璃基板或塑膠基板)製造顯示模組。
在多晶矽的晶化製程等中利用的雷射照射裝置中，每雷射光源的照射面積和每單位時間的照射面積有限，由此難以在短時間內對具有面積大的絕緣表面的基板進行處理。
另一方面，在使用氧化物半導體的電晶體中，在製程中不利用雷射照射裝置。此外，使用氧化物半導體的電晶體的場效移動率比在製程中不利用雷射照射裝置的使用非晶矽的電晶體高。因此，也可以利用使用氧化物半導體的電晶體構成顯示裝置等的驅動電路。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
另外，當製造顯示裝置時，在絕緣表面上形成多個不同的電路的情況下，例如，在同一基板上形成像素部和驅動電路的情況下，用於像素部的電晶體需要具有優良的開關特性諸如高開關比，而用於驅動電路的電晶體需要具有較快的工作速度。尤其是，顯示裝置的清晰度越高，顯示影像的寫入時間越短，因此用於驅動電路的電晶體較佳為進行高速工作。
本發明的一個方式的目的之一是提供一種在同一基板上形成多種電路且具備對應於多種電路的特性的多種電晶體的顯示裝置。
另外，本發明的一個方式的目的之一是提供一種在防止製程的複雜化及製造成本的增大的同時在同一基板上形成多種電路且具備對應於多種電路的特性的多種電晶體的半導體裝置。
此外，本發明的一個方式的目的之一是提供一種將電特性良好且可靠性高的電晶體用作切換元件的可靠性高的顯示裝置。
另外，為了在顯示裝置上顯示影像，需要將 大量的影像信號供應到顯示裝置。為了將供應影像信號的裝置(例如，電子裝置主體等)與顯示裝置連接，需要多數佈線(例如，在VGA中需要640個左右的佈線)。並且，該佈線佔據顯示裝置的一部分的容積，而有時限制設計的彈性諸如電子裝置的大小和顯示裝置的配置等。
鑒於上述背景，較佳為減少顯示裝置的外部連接端子的數量。
此外，也在進一步實現顯示裝置的低功耗化的情況下，較佳為減少外部連接端子的數量。
另外，在顯示模組中，清晰度越高，外部連接端子的數量(也稱為pin數)及信號佈線數越增加。藉由在同一基板上形成像素部和驅動電路，與不在同一基板上形成像素部和驅動電路的顯示模組相比，可以抑制外部連接端子的數量及信號佈線數。
本發明的一個方式是一種顯示裝置，包括：同一基板上的像素部和驅動該像素部的驅動電路，其中，像素部包括具有第一氧化物半導體膜的第一電晶體，驅動電路包括具有第二氧化物半導體膜的第二電晶體，第一氧化物半導體膜和第二氧化物半導體膜形成在同一絕緣表面上，第一電晶體的通道長度大於第二電晶體的通道長度，並且，第一電晶體的通道長度為2.5μm以上。
另外，本發明的其他方式是一種顯示裝置，包括：同一基板上的像素部和驅動該像素部的驅動電路，其中，像素部包括具有第一氧化物半導體膜的第一電晶 體，驅動電路包括具有第二氧化物半導體膜及第三氧化物半導體膜的第二電晶體，第一氧化物半導體膜和其組成與該第一氧化物半導體膜不同的第二氧化物半導體膜形成在同一絕緣表面上，第一電晶體的通道長度大於第二電晶體的通道長度，並且，第三氧化物半導體膜與第二氧化物半導體膜的側面接觸。
在上述結構中，第一氧化物半導體膜及第三氧化物半導體膜在同一製程中形成。另外，在上述結構中，第一電晶體的通道長度為2.5μm以上。
此外，在上述各結構中，第二電晶體的通道長度小於2.5μm。另外，第一電晶體的通道長度為1μm以上且2.1μm以下。
另外，本發明的其他方式是一種顯示裝置，其中第二電晶體包括：閘極電極層；閘極電極層上的第二氧化物半導體膜；第二氧化物半導體膜上的絕緣層；絕緣層上的導電層，絕緣層以覆蓋第二氧化物半導體膜且接觸於閘極絕緣層的方式設置，並且在第二電晶體的第二氧化物半導體膜的通道寬度方向上，以與第二氧化物半導體膜的通道形成區重疊且與閘極電極層電連接的方式設置導電層。
另外，第二電晶體的場效移動率比第一電晶體高。
此外，本發明的其他方式是一種顯示裝置，包括：同一基板上的像素部和驅動該像素部的驅動電路， 其中，像素部包括具有第一氧化物半導體膜的第一電晶體，驅動電路包括具有第二氧化物半導體膜、第二氧化物半導體膜上的第三氧化物半導體膜和第三氧化物半導體膜上的第四氧化物半導體膜的第二電晶體，第一氧化物半導體膜及第二氧化物半導體膜形成在同一絕緣表面上，第一電晶體的通道長度大於第二電晶體的通道長度，第三氧化物半導體膜的頂面及側面被第四氧化物半導體膜覆蓋，並且，第三氧化物半導體膜的底面與第二氧化物半導體膜的頂面接觸。
在上述結構中，第一氧化物半導體膜及第四氧化物半導體膜在同一製程中使用同一靶材形成。
藉由本發明的一個方式，可以提供一種外部連接端子的數量得到減少且影像品質高的顯示裝置。
另外，本發明的一個方式的電子裝置包括外部連接端子的數量得到減少且影像品質高的顯示裝置。由此，電子裝置的大小和設置在電子裝置中的顯示裝置的配置等的設計的彈性得到提高，其結果，可以提供一種實現小型化及輕量化的可攜性好的電子裝置。
另外，如果可以減少外部連接端子的數量，則可以實現安裝費的減少。在產品中只要有一個外部連接端子出現接觸不良，該產品就成為不良品。因此，藉由減少外部連接端子的數量，可以提高安裝時的良率。
此外，藉由本發明的一個方式，可以提供一種耗電量得到降低的半導體裝置。另外，藉由本發明的一 個方式，可以提供一種新穎半導體裝置。
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10k‧‧‧電晶體
10ka‧‧‧電晶體
10kb‧‧‧電晶體
10k_1‧‧‧電晶體
10k_2‧‧‧電晶體
10k_3‧‧‧電晶體
10k_4‧‧‧電晶體
10m‧‧‧電晶體
10mb‧‧‧電晶體
10m_1‧‧‧電晶體
10m_2‧‧‧電晶體
10m_3‧‧‧電晶體
10m_4‧‧‧電晶體
10n‧‧‧電晶體
10na‧‧‧電晶體
10nb‧‧‧電晶體
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13d‧‧‧閘極電極
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19c‧‧‧電極
19d‧‧‧電極
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20c‧‧‧電極
20d‧‧‧電極
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25‧‧‧氧化物絕緣膜
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80b‧‧‧氧化物半導體膜
81‧‧‧氧化物半導體膜
81a‧‧‧氧化物半導體膜
82‧‧‧氧化物半導體膜
83‧‧‧氧化物半導體膜
83a‧‧‧氧化物半導體膜
84‧‧‧氧化物半導體膜
85‧‧‧氧化物半導體膜
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86a‧‧‧電極
87‧‧‧導電膜
88‧‧‧有機絕緣膜
89‧‧‧電容元件
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91‧‧‧反電極
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92b‧‧‧配向膜
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95‧‧‧絕緣膜
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912‧‧‧閘極佈線
913‧‧‧閘極佈線
914‧‧‧電極
916‧‧‧電晶體
917‧‧‧電晶體
918‧‧‧液晶元件
919‧‧‧液晶元件
920‧‧‧像素
921‧‧‧開關電晶體
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1055‧‧‧支架
1056‧‧‧外部記憶體
5100‧‧‧顆粒
5120‧‧‧基板
5161‧‧‧區域
8000‧‧‧顯示模組
8001‧‧‧上蓋
8002‧‧‧下蓋
8003‧‧‧FPC
8004‧‧‧觸控面板
8005‧‧‧FPC
8006‧‧‧顯示裝置單元
8007‧‧‧背光單元
8008‧‧‧光源
8009‧‧‧框架
8010‧‧‧印刷電路板
8011‧‧‧電池
在圖式中：圖1是說明液晶顯示裝置的一個方式的剖面圖；圖2是說明發光裝置的一個方式的剖面圖；圖3A至圖3C是說明電晶體的製造方法的一個方式的剖面圖；圖4A和圖4B是說明電晶體的製造方法的一個方式的剖面圖；圖5A和圖5B是說明電晶體的製造方法的一個方式的剖面圖；圖6A至圖6C是說明根據實施方式的顯示裝置的結構的圖；圖7A至圖7D是CAAC-OS的剖面的Cs校正高解析度TEM影像以及CAAC-OS的剖面示意圖；圖8A至圖8D是示出氧化物半導體膜的奈米束電子繞射圖案的圖以及示出透過電子繞射測量裝置的一個例子的圖；圖9A至圖9C是示出利用透過電子繞射測量的結構分析的一個例子的圖以及平面TEM影像；圖10是說明顯示模組的圖；圖11A至圖11D是根據實施方式的電子裝置的外觀 圖；圖12是說明液晶顯示裝置的一個方式的剖面圖；圖13是說明發光裝置的一個方式的剖面圖；圖14是說明液晶顯示裝置的一個方式的剖面圖；圖15是說明發光裝置的一個方式的剖面圖；圖16是說明液晶顯示裝置的一個方式的剖面圖；圖17是說明發光裝置的一個方式的剖面圖；圖18是說明液晶顯示裝置的一個方式的剖面圖；圖19是說明發光裝置的一個方式的剖面圖；圖20是說明液晶顯示裝置的一個方式的剖面圖；圖21是說明發光裝置的一個方式的剖面圖；圖22A至圖22C是說明電晶體的一個方式的俯視圖及剖面圖；圖23A至圖23C是說明電晶體的一個方式的俯視圖及剖面圖；圖24A至圖24C是說明電晶體的電特性的圖；圖25A至圖25C是說明電晶體的電特性的圖；圖26是說明液晶顯示裝置的一個方式的剖面圖；圖27是說明發光裝置的一個方式的剖面圖；圖28是說明液晶顯示裝置的一個方式的剖面圖；圖29是說明發光裝置的一個方式的剖面圖；圖30A至圖30D是CAAC-OS的平面的Cs校正高解析度TEM影像；圖31A至圖31C是說明藉由XRD得到的CAAC-OS 以及單晶氧化物半導體的結構分析的圖；圖32A和圖32B是示出CAAC-OS的電子繞射圖案的圖；圖33是示出藉由電子照射的In-Ga-Zn氧化物的結晶部的變化的圖；圖34是說明液晶顯示裝置的一個方式的剖面圖；圖35是說明發光裝置的一個方式的剖面圖；圖36A至圖36C是說明電晶體的製造方法的一個方式的剖面圖；圖37A和圖37B是說明電晶體的製造方法的一個方式的剖面圖；圖38A和圖38B是說明電晶體的製造方法的一個方式的剖面圖；圖39是說明電晶體的電特性的圖；圖40是說明電晶體的電特性的圖；圖41是說明電晶體的電特性的圖；圖42是說明電晶體的電特性的圖；圖43是說明液晶顯示裝置的一個方式的剖面圖；圖44是說明發光裝置的一個方式的剖面圖；圖45是說明液晶顯示裝置的一個方式的剖面圖；圖46是說明發光裝置的一個方式的剖面圖；圖47是說明電晶體的電特性的圖。
下面，參照圖式對本發明的實施方式進行詳細的說明。注意，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限於下面所示的實施方式及實施例所記載的內容中。注意，在下面說明的實施方式及實施例中，在不同的圖式中共同使用相同的元件符號或相同的陰影線來表示相同的部分或具有相同功能的部分，而省略反復說明。
注意，在本說明書所說明的每一個圖式中，為了明確起見，有時誇大表示各構成要素的大小、膜厚度或區域。因此，並不一定限定於上述尺寸。
另外，在本說明書中使用的“第一”、“第二”、“第三”等用語是為了避免構成要素的混淆而附加的，而不是為了在數字上進行限定的。因此，例如可以將“第一”適當地替換為“第二”或“第三”等。
在本說明書中，“平行”是指在-10°以上且10°以下的角度範圍內配置有兩條直線的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“垂直”是指在80°以上且100°以下的角度範圍內配置有兩條直線的狀態。因此，也包括該角度為85°以上且95°以下的情況。
此外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
另外，“源極”和“汲極”的功能在電路工作中電流流動的方向變化時，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
另外，電壓是指兩點之間的電位差，電位是指某一點的靜電場中的單位電荷所具有的靜電能(電位能量)。注意，一般而言，將某一點的電位與標準的電位(例如接地電位)之間的電位差簡單地稱為電位或電壓，並且，在許多情況下電位和電壓是同義詞。因此，在本說明書中，除了特別指定的情況以外，既可將“電位”稱為“電壓”，又可將“電壓”稱為“電位”。
此外，因為包括氧化物半導體膜的電晶體是n通道型電晶體，所以在本說明書中在閘極電壓為0V的情況下將可視為汲極電流沒有流動的電晶體定義為具有常關閉(normally-off)特性的電晶體。另外，在閘極電壓為0V的情況下將可視為汲極電流流動的電晶體定義為具有常開啟(normally-on)特性的電晶體。
注意，例如，通道長度是指在電晶體的俯視圖中，氧化物半導體膜(或在電晶體處於開啟狀態時，在氧化物半導體膜中電流流動的部分)與閘極電極重疊的區域或形成有通道的區域中的源極(源極區域或源極電極)與汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。即，一個電晶體的通道長度有時不成為唯一的值。因此，在本說明書中，通道長度是形成通道的區域中的任一 個值、最大值、最小值或平均值。
例如，通道寬度是指氧化物半導體膜(或在電晶體處於開啟狀態時，在氧化物半導體膜中電流流動的部分)與閘極電極重疊的區域或形成有通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度在所有區域中不一定為相同。換言之，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成有通道的區域中的通道寬度(下面稱為實效的通道寬度)不同於電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在氧化物半導體膜側面中的通道區域的比例大於形成在氧化物半導體膜頂面中的通道區域的比例。在此情況下，實際上形成有通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測來估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要一個假設，即已知氧化物半導體膜的形狀。因此，當氧化物半導體膜的形狀不確定時，難以正確地測定實效的通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將作為氧化物半導體膜與閘極電極重疊的區域中的源極與汲極相對的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對該影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度計算。在此情況下，該求得的值有時不同於使用實效的通道寬度計算來求得的值。
實施方式1
在本實施方式中，參照圖式對本發明的一個方式的半導體裝置及其製造方法進行說明。在此，作為半導體裝置的一個例子，參照圖1至圖5B對液晶顯示裝置及發光裝置進行說明。在本實施方式中，在半導體裝置中使用第一電晶體和第二電晶體，第一電晶體和第二電晶體所包括的氧化物半導體膜的結構不同。
<顯示裝置的結構>
首先，對液晶顯示裝置進行說明。
圖1是液晶顯示裝置的剖面圖，A-B示出形成在驅動電路部中的電晶體，C-D示出形成在像素部中的電晶體。
圖1的A-B所示的電晶體10k包括：設置在基板11上的閘極電極13c；形成在基板11及閘極電極13c上的閘極絕緣膜15；隔著閘極絕緣膜15與閘極電極13c重疊的氧化物半導體膜82；與氧化物半導體膜82接觸的一對電極19c、20c。另外，在閘極絕緣膜15、氧化物半導體膜82及一對電極19c、20c上形成保護膜21。此外，也可以在保護膜21上具有導電膜87。藉由作為導電膜87使用具有遮光性的導電膜，該導電膜87也用作遮光膜。
另外，保護膜21包括氧化物絕緣膜23、其氧含量超過化學計量組成的氧化物絕緣膜25及氮化物絕緣膜27。
圖1的C-D所示的電晶體10m包括：設置在基板11上的閘極電極13d；形成在基板11及閘極電極13d上的閘極絕緣膜15；隔著閘極絕緣膜15與閘極電極13d重疊的氧化物半導體膜84；與氧化物半導體膜84接觸的一對電極19d、20d。另外，在閘極絕緣膜15、氧化物半導體膜84及一對電極19d、20d上形成保護膜21。此外，也可以在保護膜21上形成有機絕緣膜88。
在閘極絕緣膜15上形成具有導電性的氧化物 半導體膜85。另外，具有導電性的氧化物半導體膜85是如下膜：藉由與氧化物半導體膜82及氧化物半導體膜84同時形成的氧化物半導體膜接觸於氮化物絕緣膜27，氧缺陷及氫濃度得到提高而導電性得到提高的膜。
此外，在保護膜21的開口部中，與電晶體10m的電極20d連接的像素電極86設置在保護膜21上。像素電極86可以使用具有透光性的導電膜。
由具有導電性的氧化物半導體膜85、氮化物絕緣膜27及像素電極86構成電容元件89。因為具有導電性的氧化物半導體膜85及像素電極86都具有透光性，所以電容元件89也具有透光性。因此，可以增大像素中的電容元件89的面積。由此，可以製造開口率高且設置有容量值高的電容元件89的像素。
另外，在保護膜21、像素電極86、導電膜87及有機絕緣膜88上設置配向膜92a。
在液晶顯示裝置中設置反基板90，在基板11與反基板90之間從反基板90一側依次設置反電極91和配向膜92b。
此外，在配向膜92a與配向膜92b之間具有液晶層93。由像素電極86、液晶層93、反電極91構成液晶元件94。
本實施方式所示的液晶顯示裝置的特徵在於：在驅動電路部與像素部中，包括在電晶體中的氧化物半導體膜的結構不同。
在本實施方式所示的液晶顯示裝置中，包括在驅動電路部中的電晶體的通道長度與包括在像素部中的電晶體的通道長度不同。
典型地，包括在驅動電路部中的電晶體10k的通道長度小於2.5μm，較佳為1.45μm以上且2.2μm以下。另一方面，包括在像素部中的電晶體10m的通道長度為2.5μm以上，較佳為2.5μm以上且20μm以下。
藉由將包括在驅動電路部中的電晶體10k的通道長度設定為小於2.5μm，較佳為設定為1.45μm以上且2.2μm以下，可以提高場效移動率，而可以增大通態電流。其結果，可以製造能夠進行高速工作的驅動電路部。
另外，設置在驅動電路部中的電晶體10k包括隔著保護膜21覆蓋氧化物半導體膜82的導電膜87。可以將導電膜87設定為接地電位或任意的電位。此外，藉由導電膜87與閘極電極13c連接，實現場效移動率高且通態電流大的電晶體。
氧化物半導體膜82及氧化物半導體膜84使用至少包含In的金屬氧化物形成，典型地，使用In-Ga氧化物、In-M-Zn氧化物(M為Al、Ga、Y、Zr、La、Ce或Nd)等形成。
作為用於形成氧化物半導體膜82及氧化物半導體膜84的靶材的金屬元素的原子數比的典型例子，可以舉出In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M： Zn=3：1：3、In：M：Zn=3：1：4、In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1：4：7、In：M：Zn=1：4：8、In：M：Zn=1：5：5、In：M：Zn=1：5：6、In：M：Zn=1：5：7、In：M：Zn=1：5：8、In：M：Zn=1：6：8等。
氧化物半導體膜82及氧化物半導體膜84的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為30nm以上且50nm以下。
因為氧化物半導體膜82及氧化物半導體膜84的一部分用作電晶體的通道區，所以氧化物半導體膜82及氧化物半導體膜84的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。如此，藉由使用能隙寬的氧化物半導體，可以降低電晶體10k、10m的關態電流。
作為氧化物半導體膜82及氧化物半導體膜84使用載子密度較低的氧化物半導體膜。例如，氧化物半導體膜82及氧化物半導體膜84使用載子密度為1×1017個/cm3以下，較佳為1×1015個/cm3以下，更佳為1×1013個/cm3以下，進一步較佳為1×1011個/cm3以下的氧化物半導體膜。
注意，不侷限於上述記載，可以根據所需的電晶體的半導體特性及電特性(場效移動率、臨界電壓 等)來使用具有適當的組成的材料。另外，較佳的是，適當地設定氧化物半導體膜82及氧化物半導體膜84的載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間距離、密度等，以得到所需的電晶體的半導體特性。
藉由作為氧化物半導體膜82及氧化物半導體膜84使用雜質濃度低且缺陷態密度低的氧化物半導體膜，可以製造具有更優良的電特性的電晶體。這裡，將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。因為高純度本質或實質上高純度本質的氧化物半導體的載子發生源較少，所以有可能降低載子密度。因此，在該氧化物半導體膜中形成有通道區域的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。高純度本質或實質上高純度本質的氧化物半導體膜的關態電流顯著低，即便是通道寬度為1×106μm、通道長度L為10μm的元件，當源極電極與汲極電極間的電壓(汲極電壓)在1V至10V的範圍時，關態電流也可以為半導體參數分析儀的測定極限以下，即1×10-13A以下。因此，在該氧化物半導體膜中形成有通道區域的電晶體的電特性變動小，該電晶體成為可靠性高的電晶體。作為雜質有氫、氮、鹼金屬或鹼土金屬等。
包含在氧化物半導體膜中的氫與鍵合於金屬 原子的氧起反應生成水，與此同時在發生氧脫離的晶格(或氧脫離的部分)中形成氧缺陷。當氫進入該氧缺陷中時，有時會生成作為載子的電子。另外，當氫的一部分與鍵合於金屬原子的氧發生鍵合時，有時會生成作為載子的電子。因此，使用含有氫的氧化物半導體的電晶體容易具有常開啟特性。
因此，較佳的是，在氧化物半導體膜82及氧化物半導體膜84中除了氧缺陷之外還儘量減少氫。明確而言，在氧化物半導體膜82及氧化物半導體膜84中，藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的氧化物半導體膜82及氧化物半導體膜84的氫濃度為5×1019atoms/cm3以下，較佳為1×1019atoms/cm3以下，更佳為5×1018atoms/cm3以下，進一步較佳為1×1018atoms/cm3以下，更進一步較佳為5×1017atoms/cm3以下，還進一步較佳為1×1016atoms/cm3以下。
當氧化物半導體膜82及氧化物半導體膜84包含第14族元素中之一的矽或碳時，氧化物半導體膜82及氧化物半導體膜84中的氧缺陷增加，會導致氧化物半導體膜82及氧化物半導體膜84的n型化。因此，將氧化物半導體膜82及氧化物半導體膜84中的矽或碳的濃度(利用二次離子質譜分析法得到的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，將藉由二次離子質譜分析法得到的氧 化物半導體膜82及氧化物半導體膜84的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。鹼金屬和鹼土金屬有時會與氧化物半導體鍵合而生成載子，導致電晶體的關態電流的增大。由此，較佳為降低氧化物半導體膜82及氧化物半導體膜84的鹼金屬或鹼土金屬的濃度。
另外，當在氧化物半導體膜82及氧化物半導體膜84中含有氮時產生作為載子的電子，載子密度增加而容易導致氧化物半導體膜82、氧化物半導體膜84的n型化。其結果，使用含有氮的氧化物半導體的電晶體容易具有常開啟特性。因此，在該氧化物半導體膜中，盡可能地減少氮是較佳的。例如，藉由二次離子質譜分析法測量的氮濃度較佳為5×1018atoms/cm3以下。
下面，對液晶顯示裝置的其他結構進行詳細說明。
作為基板11可以使用各種基板，對其沒有特別的限制。作為該基板的例子，可以舉出半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙或者基材薄膜等。作為玻璃基板的例子，可以舉出鋇硼矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、鈉鈣玻璃基板等。作為撓性基板、貼合薄膜、基材薄膜等的一個例子，可以舉出如下。例如，可以舉出以聚對 苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠。或者，作為一個例子，可以舉出丙烯酸樹脂等合成樹脂等。作為一個例子，可以舉出聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯等。作為一個例子，可以舉出聚醯胺、聚醯亞胺、芳族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，能夠製造特性、尺寸或形狀等的偏差小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，能夠實現電路的低功耗化或高集成化。
另外，也可以作為基板11使用撓性基板並在撓性基板上直接形成電晶體10k、10m。或者，也可以在基板11與電晶體10k、10m之間設置剝離層。剝離層可以在如下情況下使用，即在剝離層上製造半導體裝置的一部分或全部，然後使其從基板11分離並轉置到其他基板上的情況。此時，可以將電晶體10k、10m轉置到耐熱性低的基板或撓性基板上。另外，作為上述剝離層，例如可以使用鎢膜與氧化矽膜的無機膜的層疊結構或在基板上形成有聚醯亞胺等有機樹脂膜的結構等。
作為轉置電晶體的基板的一個例子，除了上述的可以形成電晶體的基板之外，還可以使用紙基板、玻璃紙基板、芳族聚醯胺薄膜基板、聚醯亞胺薄膜基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋 酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡皮基板等。藉由使用上述基板，能夠形成特性良好的電晶體或功耗低的電晶體，能夠提供耐久性高且耐熱性高的裝置，或能夠實現輕量化或薄型化。
此外，也可以在基板11與閘極電極13c、13d之間設置基底絕緣膜。作為基底絕緣膜，可以舉出氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、氧氮化鋁等的膜。另外，藉由作為基底絕緣膜使用氮化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁等的膜，可以抑制鹼金屬、水、氫等雜質從基板11擴散到氧化物半導體膜82、84中。
閘極電極13c、13d可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等形成。另外，也可以使用選自錳和鋯中的任一種或多種的金屬元素。此外，閘極電極13c、13d可以具有單層結構或者兩層以上的疊層結構。例如，有包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構、依次層疊鈦膜、鋁膜及鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹和鈧中的一種元素或多種元素而成的合金膜或氮化膜。
另外，閘極電極13c、13d也可以使用銦錫氧 化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、包含氧化矽的銦錫氧化物等具有透光性的導電性材料。另外，也可以採用上述具有透光性的導電性材料和上述金屬元素的疊層結構。
閘極絕緣膜15例如使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn類金屬氧化物等即可，並以疊層或單層設置。注意，為了提高閘極絕緣膜15與氧化物半導體膜82及84的介面特性，閘極絕緣膜15中的至少與氧化物半導體膜82及84接觸的區域較佳為使用氧化物絕緣膜形成。
此外，藉由作為閘極絕緣膜15使用矽酸鉿(HfSiOx)、添加有氮的矽酸鉿(HfSixOyNz)、添加有氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料，能夠降低電晶體的閘極漏電流。
閘極絕緣膜15的厚度較佳為5nm以上且400nm以下，更佳為10nm以上且300nm以下，進一步較佳為50nm以上且250nm以下。
氧化物絕緣膜23、25可以適當地使用與閘極絕緣膜同樣的材料。
另外，氧化物絕緣膜23可以使用包含氮且缺陷量少的氧化物絕緣膜。
作為包含氮且缺陷量少的氧化物絕緣膜的典型例子，有氧氮化矽膜、氧氮化鋁膜等。注意，氧氮化矽 膜、氧氮化鋁膜是指在其組成中氧含量多於氮含量的膜，而氮氧化矽膜、氮氧化鋁膜是指在其組成中氮含量多於氧含量的膜。
在對缺陷少的氧化物絕緣膜利用100K以下的ESR進行測量而得到的質譜中，觀察到g值為2.037以上且2.039以下的第一信號，g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號。此外，第一信號與第二信號的分裂寬度以及第二信號與第三信號的分裂寬度在X波段的ESR測定中分別為5mT左右。另外，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號的自旋密度的總計為小於1×1018spins/cm3，典型為1×1017spins/cm3以上且小於1×1018spins/cm3。
另外，在100K以下的ESR譜中，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號相當於起因於氮氧化物(NOx，x為0以上且2以下，較佳為1以上且2以下)的信號。作為氮氧化物的典型例子，有一氧化氮、二氧化氮等。換言之，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號的自旋密度的總計越低，氧化物絕緣膜所包含的氮氧化物的含量越少。
如上所述，在氧化物絕緣膜23中的氮氧化物含量少時，可以減少氧化物絕緣膜23與氧化物半導體膜82及84的介面的載子俘獲。其結果，可以減少電晶體的臨界電壓的漂移，而可以減少電晶體的電特性的變動。
另外，氧化物絕緣膜23的藉由SIMS測得的氮濃度較佳為6×1020atoms/cm3以下。其結果，在氧化物絕緣膜23中不容易生成氮氧化物，而可以減少氧化物絕緣膜23與氧化物半導體膜82、84的介面的載子俘獲。還可以減少包含在半導體裝置中的電晶體的臨界電壓的變動，從而可以減少電晶體的電特性的漂移。
另外，作為閘極絕緣膜15，也可以使用上述包含氮且缺陷量少的氧化物絕緣膜。其結果，可以減少閘極絕緣膜15與氧化物半導體膜82、84的介面的載子俘獲。還可以減少包含在半導體裝置中的電晶體的臨界電壓的漂移，從而可以減少電晶體的電特性的變動。
另外，氧化物絕緣膜25也可以使用其氧含量超過化學計量組成的氧化物絕緣膜形成。其氧含量超過化學計量組成的氧化物絕緣膜由於被加熱而其一部分的氧脫離。其氧含量超過化學計量組成的氧化物絕緣膜在進行TDS分析時換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
作為氧化物絕緣膜25可以使用厚度為30nm 以上且500nm以下，較佳為50nm以上且400nm以下的氧化矽膜、氧氮化矽膜等。作為氮化物絕緣膜27使用至少對氫及氧具有阻擋效果的膜。再者，較佳的是，對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果。藉由設置氮化物絕緣膜27，可以防止氧從氧化物半導體膜82、84擴散到外部以及氫、水等從外部侵入氧化物半導體膜82、84中。
作為氮化物絕緣膜27有厚度為50nm以上且300nm以下，較佳為100nm以上且200nm以下的氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。
另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替氮化物絕緣膜27。作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，有氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。
另外，在設置在像素部中的電晶體10m中，在保護膜21上設置與其他像素的有機絕緣膜88分離的有機絕緣膜88是較佳的。作為有機絕緣膜88，例如可以使用聚醯亞胺、丙烯酸樹脂、聚醯胺、環氧樹脂等。有機絕緣膜88的厚度較佳為500nm以上且10μm以下。
當與其他有機絕緣膜88分離地形成有機絕緣膜88時，來自外部的水不會經過有機絕緣膜88擴散到半導體裝置內，所以是較佳的。
由於有機絕緣膜88具有較厚的厚度為500nm 以上，所以因對閘極電極13d施加負電壓而產生的電場不會影響到有機絕緣膜88的表面，並不容易在有機絕緣膜88的表面帶正電荷。另外，即便包含在空氣中的正電荷粒子附著於有機絕緣膜88的表面，也由於有機絕緣膜88具有較厚的厚度為500nm以上，所以附著於有機絕緣膜88的表面的正電荷粒子的電場不會影響到氧化物半導體膜84與保護膜21的介面。其結果，氧化物半導體膜84與保護膜21的介面實質上不成為被施加正偏壓的狀態，由此電晶體的臨界電壓的變動少。另外，也可以將電晶體10m的通道長度設定為2.5μm以上。
下面，參照圖2對發光裝置的結構進行說明。
圖2是發光裝置的剖面圖，A-B示出形成在驅動電路部中的電晶體10k，C-D示出形成在像素部中的電晶體10m。
另外，在保護膜21上設置絕緣膜95。此外，在絕緣膜95的開口部中設置與電晶體10m所包括的電極20d連接的第一電極86a。第一電極86a可以使用具有透光性的導電膜或具有反射性的導電膜形成。
在導電膜87、絕緣膜95及第一電極86a上設置絕緣膜96。絕緣膜96具有使第一電極86a的一部分露出的開口部。在絕緣膜96及第一電極86a上設置EL層97，在絕緣膜96及EL層97上設置第二電極98。可以由第一電極86a、EL層97及第二電極98構成有機EL元件 99。
作為絕緣膜95及絕緣膜96，例如可以使用有機樹脂或無機絕緣材料。作為有機樹脂，例如可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等。作為無機絕緣材料，可以使用氧化矽、氧氮化矽等。由於使絕緣膜95及絕緣膜96的製造變得容易，所以特別較佳為使用感光性樹脂。對絕緣膜95及絕緣膜96的形成方法沒有特別的限制，例如可以使用光微影法、濺射法、蒸鍍法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)等。
作為第一電極86a，例如較佳為使用對可見光具有高的反射性的金屬膜。作為該金屬膜，例如可以使用鋁、銀或它們的合金等。
作為EL層97，可以使用從第一電極86a和第二電極98注入的電洞和電子再結合而得到發光的發光材料。另外，除了該EL層之外，根據需要也可以形成電洞注入層、電洞傳輸層、電子傳輸層、電子注入層等功能層。
作為第二電極98，例如較佳為使用對可見光具有透光性的導電膜。作為該導電膜，例如較佳為使用包含選自銦(In)、鋅(Zn)、錫(Sn)中的一種的材料。另外，作為第二電極98，例如可以使用包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦錫氧化物(ITO)、銦 鋅氧化物、添加有氧化矽的銦錫氧化物等具有透光性的導電性材料。尤其是，在作為第二電極98使用添加有氧化矽的銦錫氧化物的情況下，當使發光裝置彎曲時在第二電極98中不容易產生裂縫等，所以是較佳的。
<顯示裝置的製造方法>
在此，對顯示裝置所包括的電晶體的製造方法進行說明。在此，作為顯示裝置的一個例子使用圖29所示的發光裝置，參照圖3A至圖5B對電晶體10k_4及電晶體10m_4的製造方法進行說明。
構成電晶體10k_4、電晶體10m_4的膜(絕緣膜、氧化物半導體膜、金屬氧化物膜、導電膜等)可以藉由濺射法、化學氣相沉積(CVD)法、真空蒸鍍法、脈衝雷射沉積(PLD)法形成。或者，可以藉由塗佈法或印刷法形成。作為成膜方法的典型例子，有濺射法、電漿化學氣相沉積(PECVD)法，但也可以使用熱CVD法。作為熱CVD法的例子，可以使用MOCVD(有機金屬化學沉積)法或ALD(原子層沉積)法。
藉由熱CVD法進行的沉積可以按以如下方式執行：藉由將處理室內的壓力設定為大氣壓或減壓，將源氣體及氧化劑同時供應到處理室內，並使其在基板附近或基板上相互反應而沉積在基板上。如此，由於熱CVD法不發生電漿來形成膜，因此具有不產生起因於電漿損傷的缺陷的優點。
另外，藉由ALD法進行的沉積可以按如下方式執行：將處理室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入處理室內，然後按該順序反復地引入氣體。例如，藉由切換各自的開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到處理室內。在該情況下，以防止多種源氣體混合的方式在將第一源氣體引入的同時或之後將惰性氣體(氬或氮等)等引入，然後將第二源氣體引入。注意，在將第一源氣體和惰性氣體同時引入的情況下，惰性氣體用作載子氣體，並且，惰性氣體也可以在將第二源氣體引入的同時引入。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體吸附於基板表面上，以形成第一單原子層；然後第二源氣體被引入以與第一單原子層起反應；其結果，第二單原子層層疊於第一單原子層上，從而形成薄膜。
藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，由此可以形成步階覆蓋性良好的薄膜。薄膜的厚度可以根據按該順序反復引入氣體的次數來調整，因此ALD法可以準確地調整厚度，因而適用於製造微型電晶體。
如圖3A所示，在基板11上形成閘極電極13c、13d、閘極絕緣膜15。接著，在閘極絕緣膜15上形成氧化物半導體膜83和氧化物半導體膜81的疊層膜以及氧化物半導體膜83a和氧化物半導體膜81a的疊層膜。
下面示出閘極電極13c、13d的形成方法。首先，藉由濺射法、真空蒸鍍法、脈衝雷射沉積(PLD)法、熱CVD法等形成導電膜，並藉由光微影製程在導電膜上形成遮罩。接著，使用該遮罩對導電膜的一部分進行蝕刻來形成閘極電極13c、13d。然後，去除遮罩。
另外，作為閘極電極13c、13d的形成方法，也可以利用電鍍法、印刷法、噴墨法等來代替上述形成方法。
另外，可以藉由使用利用ALD法的成膜裝置形成鎢膜作為導電膜。此時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後同時引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
在此，藉由濺射法形成厚度為100nm的鎢膜。接著，藉由光微影製程形成遮罩，使用該遮罩對鎢膜進行乾蝕刻，從而形成閘極電極13c、13d。
閘極絕緣膜15藉由濺射法、CVD法、真空蒸鍍法、脈衝雷射沉積(PLD)法、熱CVD法等形成。
當作為閘極絕緣膜15形成氧化矽膜或氧氮化矽膜時，作為源氣體，較佳為使用包含矽的沉積氣體及氧化性氣體。作為包含矽的沉積氣體的典型例子，有矽烷、乙矽烷、丙矽烷、氟化矽烷等。作為氧化性氣體，有氧、臭氧、一氧化二氮、二氧化氮等。
此外，當作為閘極絕緣膜15形成氧化鎵膜 時，可以藉由MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法形成。
另外，在作為閘極絕緣膜15藉由MOCVD法或ALD法等熱CVD法形成氧化鉿膜時，使用兩種氣體，即用作氧化劑的臭氧(O3)和藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽溶液，典型為四二甲基醯胺鉿(TDMAH))氣化而獲得的源氣體。注意，四二甲基醯胺鉿的化學式為Hf[N(CH3)2]4。另外，作為其它材料液，有四(乙基甲基醯胺)鉿等。
例如，在作為閘極絕緣膜15藉由MOCVD法或ALD法等熱CVD法形成氧化鋁膜時，使用兩種氣體，即用作氧化劑的H2O和藉由使包含溶劑和鋁前體化合物的液體(三甲基鋁(TMA)等)氣化而獲得的源氣體。注意，三甲基鋁的化學式為Al(CH3)3。另外，作為其它材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在作為閘極絕緣膜15藉由MOCVD法或ALD法等熱CVD法形成氧化矽膜時，使六氯乙矽烷(hexachlorodisilane)吸附於被成膜面上，去除吸附物所包含的氯，供應氧化性氣體(O2或一氧化二氮)的自由基使其與吸附物起反應。
在此，作為閘極絕緣膜15，藉由電漿CVD法形成氧氮化矽膜。
下面對氧化物半導體膜83和氧化物半導體膜 81的疊層膜以及氧化物半導體膜83a和氧化物半導體膜81a的疊層膜的形成方法進行說明。藉由濺射法、塗佈法、脈衝雷射蒸鍍法、雷射燒蝕法、熱CVD法等在閘極絕緣膜15上形成後面成為氧化物半導體膜83和氧化物半導體膜83a的氧化物半導體膜以及後面成為氧化物半導體膜81和氧化物半導體膜81a的氧化物半導體膜。接著，藉由光微影製程在層疊的氧化物半導體膜上形成遮罩，然後使用該遮罩對層疊的氧化物半導體膜的一部分進行蝕刻，由此如圖3B所示那樣，形成位於閘極絕緣膜15上且以與閘極電極13c的一部分重疊的方式經過元件隔離的氧化物半導體膜83和氧化物半導體膜81的疊層膜以及位於閘極絕緣膜15上且以與閘極電極13d的一部分重疊的方式經過元件隔離的氧化物半導體膜83a和氧化物半導體膜81a的疊層膜。然後，去除遮罩。
在藉由濺射法形成氧化物半導體膜的情況下，作為用來產生電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
作為濺射氣體，適當地使用稀有氣體(典型的是氬)氛圍、氧氛圍、稀有氣體和氧氣體的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳為增高相對於稀有氣體的氧氣體比例。
另外，靶材根據所形成的氧化物半導體膜的組成適當地選擇即可。
另外，在當形成氧化物半導體膜時例如使用 濺射法的情況下，藉由將基板溫度設定為150℃以上且750℃以下，較佳為設定為150℃以上且450℃以下，更佳地設定為200℃以上且350℃以下來形成氧化物半導體膜，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由抑制成膜時的雜質的混入，可以抑制雜質所導致的結晶態的損壞。例如，可以降低存在於成膜室內的雜質濃度(氫、水、二氧化碳及氮等)。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對功率進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
邊對氧化物半導體膜進行加熱邊形成該氧化物半導體膜，或者在形成氧化物半導體膜之後進行加熱處理，由此，氧化物半導體膜中的氫濃度可以為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下，更進一步較佳為1×1018atoms/cm3以下，還進一步較佳為5×1017atoms/cm3以下，還進一步較佳為1×1016atoms/cm3以下。
例如，當使用利用ALD的沉積裝置來形成氧 化物半導體膜如InGaZnOX(X>0)膜時，依次反復引入In(CH3)3氣體和O3氣體形成InO2層，同時引入Ga(CH3)3氣體和O3氣體形成GaO層，然後同時引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體使其起泡的H2O氣體來代替O3氣體，但較佳為使用不含有H的O3氣體。還可以使用In(C2H5)3氣體代替In(CH3)3氣體。還可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
在此，藉由濺射法，依次形成靶材的金屬元素的原子數比為In：Ga：Zn=1：3：6的厚度為10nm的氧化物半導體膜及靶材的金屬元素的原子數比為In：Ga：Zn=3：1：2的厚度為35nm的氧化物半導體膜，然後在該氧化物半導體膜上形成遮罩，對氧化物半導體膜選擇性地進行蝕刻。
另外，藉由在高於350℃且650℃以下，較佳為450℃以上且600℃以下的溫度下進行加熱處理，能夠獲得後述的CAAC化率為70%以上且低於100%，較佳為80%以上且低於100%，更佳為90%以上且低於100%，更佳為95%以上且98%以下的氧化物半導體膜。此外，能夠獲得水、氫等的含量得到降低的氧化物半導體膜。即，能夠形成雜質濃度低且缺陷態密度低的氧化物半導體膜。
接著，如圖3B所示，在閘極絕緣膜15及疊層膜上形成氧化物半導體膜，然後將其蝕刻為所希望的形狀，由此形成覆蓋氧化物半導體膜83和氧化物半導體膜81的疊層膜的氧化物半導體膜82以及覆蓋氧化物半導體膜83a和氧化物半導體膜81a的疊層膜的氧化物半導體膜84。
另外，在該製程中，藉由以覆蓋氧化物半導體膜83的側面以及氧化物半導體膜81的頂面和側面的方式形成氧化物半導體膜82，在後面的一對電極的形成製程中，可以防止氧化物半導體膜83和氧化物半導體膜81被蝕刻。其結果，可以降低氧化物半導體膜83和氧化物半導體膜81的電晶體的通道寬度方向上的長度的變動，所以是較佳的。與此同樣，藉由以覆蓋氧化物半導體膜83a的側面以及氧化物半導體膜81a的頂面和側面的方式形成氧化物半導體膜84，在後面的一對電極的形成製程中，可以防止氧化物半導體膜83a和氧化物半導體膜81a被蝕刻。其結果，可以降低氧化物半導體膜83a和氧化物半導體膜81a的電晶體的通道寬度方向上的長度的變動，所以是較佳的。
接著，進行加熱處理來實現氧化物半導體膜的脫氫化或脫水化。作為該加熱處理的溫度，典型地為150℃以上且低於基板的應變點，較佳為250℃以上且450℃以下，更佳為300℃以上且450℃以下。
在包含氦、氖、氬、氙、氪等稀有氣體或包 含氮的惰性氣體氛圍中進行加熱處理。或者，也可以在惰性氣體氛圍中進行加熱之後在氧氛圍中進行加熱。另外，較佳的是，上述惰性氣體氛圍及氧氛圍不包含氫、水等。處理時間是3分鐘至24小時。
該加熱處理可以使用電爐、RTA裝置等。藉由使用RTA裝置，可以限定於短時間內在基板的應變點以上的溫度下進行加熱處理。由此，可以縮短加熱處理時間。
在此，在450℃的包含氮及氧的混合氣體氛圍下進行加熱處理，然後在450℃的氧氛圍下進行加熱處理。
另外，也可以在圖3A所示的步驟之後進行同樣的加熱處理代替該加熱處理。
接著，如圖3C所示，在氧化物半導體膜82及氧化物半導體膜84上形成一對電極19c、20c及一對電極19d、20d。
以下示出一對電極19c、20c及一對電極19d、20d的形成方法。首先，藉由濺射法、真空蒸鍍法、脈衝雷射沉積(PLD)法、熱CVD法等形成導電膜。接著，藉由光微影製程在該導電膜上形成遮罩。接著，利用該遮罩對導電膜進行蝕刻，由此形成一對電極19c、20c及一對電極19d、20d。然後，去除遮罩。
在此，藉由濺射法依次層疊厚度為50nm的銅-錳合金膜、厚度為400nm的銅膜及厚度為100nm的銅-錳 合金膜。接著，藉由光微影製程在銅-錳合金膜上形成遮罩，利用該遮罩對銅-錳合金膜、銅膜及銅-錳合金膜進行乾蝕刻，由此形成一對電極19c、20c及一對電極19d、20d。
此外，也可以在形成一對電極19c、20c及一對電極19d、20d之後進行加熱處理。作為該加熱處理，可以使用與形成氧化物半導體膜82及氧化物半導體膜84後進行的加熱處理相同的條件來進行。
另外，在形成一對電極19c、20c及一對電極19d、20d之後，為了去除蝕刻殘渣，較佳為進行洗滌處理。藉由進行該洗滌處理，能夠抑制一對電極19c、20c的短路及一對電極19d、20d的短路。該洗滌處理可以藉由使用TMAH(Tetramethylammonium Hydroxide：四甲基氫氧化銨)溶液等鹼性溶液、氫氟酸、草酸、磷酸等酸性的溶液或者水進行。
接著，如圖4A所示，在閘極絕緣膜15、氧化物半導體膜82、氧化物半導體膜84及一對電極19c、20c及一對電極19d、20d上形成保護膜21。
保護膜21可以藉由濺射法、CVD法、蒸鍍法等形成。
當作為保護膜21所包括的氧化物絕緣膜23形成包含氮且缺陷量少的氧化物絕緣膜時，作為包含氮且缺陷量少的氧化物絕緣膜的一個例子，可以藉由CVD法形成氧氮化矽膜。此時，作為源氣體，較佳為使用含有矽 的沉積氣體及氧化性氣體。作為包含矽的沉積氣體的典型例子，有矽烷、乙矽烷、丙矽烷、氟化矽烷等。作為氧化性氣體，有一氧化二氮、二氧化氮等。
另外，在如下條件下利用CVD法可以形成包含氮且缺陷量少的氧化物絕緣膜作為氧化物絕緣膜23：在相對於沉積氣體的氧化性氣體比例為大於20倍且小於100倍，較佳為40倍以上且80倍以下；並且處理室內的壓力為低於100Pa，較佳為50Pa以下。
在作為保護膜21所包括的氧化物絕緣膜25使用其氧含量超過化學計量組成的氧化物絕緣膜的情況下，作為其氧含量超過化學計量組成的氧化物絕緣膜的一個例子，可以藉由CVD法形成氧氮化矽膜。
作為氧化物絕緣膜25，利用如下條件形成氧化矽膜或氧氮化矽膜：在180℃以上且280℃以下，較佳為200℃以上且240℃以下的溫度下保持設置在電漿CVD設備的抽成真空的處理室內的基板，將源氣體引入處理室內而將處理室內的壓力設定為100Pa以上且250Pa以下，較佳為100Pa以上且200Pa以下，並對設置在處理室內的電極供應0.17W/cm2以上且0.5W/cm2以下，較佳為0.25W/cm2以上且0.35W/cm2以下的高頻功率。
氮化物絕緣膜27可以利用濺射法或CVD法等形成。
當作為氮化物絕緣膜27利用電漿CVD法形成氮化矽膜時，作為源氣體使用包含矽的沉積氣體、氮及 氨。藉由作為源氣體使用少於氮量的氨，在電漿中氨離解而產生活性種。該活性種切斷包含在包含矽的沉積氣體中的矽與氫的鍵合及氮的三鍵。其結果，促進矽與氮的鍵合，可以形成矽與氫的鍵合少、缺陷少且緻密的氮化矽膜。另一方面，當在源氣體中相對於氮的氨的量多時，包含矽的沉積氣體及氮的分解不進展，殘留著矽與氫的鍵合，從而形成缺陷增加且粗糙的氮化矽膜。由此，在源氣體中，將相對於氨的氮的流量比較佳為設定為5以上且50以下，更佳為10以上且50以下。
另外，也可以在形成氧化物絕緣膜25之後進行加熱處理。該加熱處理溫度典型地為150℃以上且低於基板的應變點，較佳為200℃以上且450℃以下，更佳為300℃以上且450℃以下。藉由該加熱處理，可以將氧化物絕緣膜25所包含的氧的一部分移動到氧化物半導體膜83、氧化物半導體膜81、氧化物半導體膜82、氧化物半導體膜83a、氧化物半導體膜81a及氧化物半導體膜84，而可以降低它們所包含的氧缺陷。
在此，在包含氮及氧的混合氣體氛圍下，以350℃進行1小時的加熱處理。
另外，可以在形成氮化物絕緣膜27之後進行加熱處理而使氫等從保護膜21釋放。
在此，在包含氮和氧的混合氣體氛圍下以350℃進行1小時的加熱處理。
藉由上述步驟，能夠製造臨界電壓漂移得到 降低的電晶體。另外，能夠製造電特性變動得到降低的電晶體。
另外，如圖4B所示，形成具有使電晶體10k_4的氧化物半導體膜82上的保護膜21的一部分及電晶體10m_4中的電極20d的一部分露出的開口部的絕緣膜95。接著，在保護膜21上以與電晶體10k_4的氧化物半導體膜82重疊的方式形成導電膜87，在絕緣膜95上形成與電晶體10m_4中的電極20d連接的第一電極86a。
絕緣膜95可以藉由光微影法、濺射法、蒸鍍法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)等形成。
在此，使用光敏聚醯亞胺形成絕緣膜95。
第一電極86a可以藉由濺射法、蒸鍍法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)等形成。
接著，如圖5A所示，在絕緣膜95、導電膜87及第一電極86a上形成絕緣膜96。絕緣膜96可以適當地利用與絕緣膜95同樣的方法形成。
接著，如圖5B所示，在絕緣膜96及第一電極86a上形成EL層97。EL層97可以藉由蒸鍍法、液滴噴射法(噴墨法等)、塗布法等形成。
藉由上述製程，可以製造具有能夠進行高速工作、由於光照射的劣化少且顯示品質良好的像素部的顯示裝置。
下面，對圖1所示的液晶顯示裝置及圖2所示的發光裝置的電晶體的變形例進行說明。
<變形例1>
圖1所示的液晶顯示裝置及圖2所示的發光裝置也可以具有層疊有兩層的氧化物半導體膜的電晶體。在此，示出圖1所示的液晶顯示裝置的變形例。明確而言，如圖26所示，包括在閘極絕緣膜15上層疊有氧化物半導體膜81和氧化物半導體膜82的電晶體10k_1以及在閘極絕緣膜15上層疊有氧化物半導體膜81a和氧化物半導體膜84的電晶體10m_1。
在氧化物半導體膜81及氧化物半導體膜81a中，In的原子數比也可以為Zn或M(M為Al、Ga、Y、Zr、La、Ce或Nd)的原子數比以上。在氧化物半導體膜81及氧化物半導體膜81a是In-M-Zn氧化物(M為Al、Ga、Y、Zr、La、Ce或Nd)的情況下，當用來形成氧化物半導體膜81及氧化物半導體膜81a的靶材中的金屬元素的原子數比為In：M：Zn=x3：y3：z3時，x3/y3大於1且6以下是較佳的。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=3：1：3、In：M：Zn=3：1：4、In：M：Zn=1：1：1、In：M：Zn=1：1：1.2等。
另外，在氧化物半導體膜82及氧化物半導體 膜84中，In的原子數比也可以低於Zn或M(M為Al、Ga、Y、Zr、La、Ce或Nd)的原子數比。在氧化物半導體膜82及氧化物半導體膜84是In-M-Zn氧化物(M為Al、Ga、Y、Zr、La、Ce或Nd)的情況下，當用來形成氧化物半導體膜82及氧化物半導體膜84的靶材的金屬元素的原子數比為In：M：Zn=x4：y4：z4時，x4/y4大於1/6以上且1以下是較佳的。此外，z4/y4較佳為1/3以上且6以下，更佳為1以上且6以下。藉由將z4/y4設定為1以上且6以下，作為氧化物半導體膜82及氧化物半導體膜84容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1：4：7、In：M：Zn=1：4：8、In：M：Zn=1：5：5、In：M：Zn=1：5：6、In：M：Zn=1：5：7、In：M：Zn=1：5：8、In：M：Zn=1：6：8等。
<變形例2>
圖1所示的液晶顯示裝置及圖2所示的發光裝置也可以具有層疊有三層以上的氧化物半導體膜的電晶體。在此，示出圖2所示的發光裝置的變形例。明確而言，如圖27所示，包括形成在閘極絕緣膜15上的層疊有氧化物半導體膜83、氧化物半導體膜81和氧化物半導體膜82的電晶體10k_2以及形成在閘極絕緣膜15上的層疊有氧化 物半導體膜83a、氧化物半導體膜81a和氧化物半導體膜84的電晶體10m_2。
作為氧化物半導體膜83及氧化物半導體膜83a，可以適當地使用具有氧化物半導體膜82及氧化物半導體膜84所例示的金屬元素的原子數比的氧化物半導體膜。另外，在所層疊的氧化物半導體膜中，用作電晶體的通道區的氧化物半導體膜81及氧化物半導體膜81a的厚度最厚。氧化物半導體膜81及氧化物半導體膜81a的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為30nm以上且50nm以下。另一方面，在所層疊的氧化物半導體膜中，氧化物半導體膜83及氧化物半導體膜83a的厚度最薄是較佳的。氧化物半導體膜83及氧化物半導體膜83a的厚度為2nm以上且100nm以下，較佳為2nm以上且50nm以下，更佳為3nm以上且15nm以下。
<變形例3>
圖1所示的液晶顯示裝置及圖2所示的發光裝置也可以具有層疊有兩層的氧化物半導體膜的電晶體。在此，示出圖1所示的液晶顯示裝置的變形例。明確而言，如圖28所示，包括層疊有氧化物半導體膜的電晶體。明確而言，包括層疊有形成在閘極絕緣膜15上的氧化物半導體膜81及覆蓋該氧化物半導體膜81的側面和頂面的氧化物半導體膜82的電晶體10k_3以及層疊有形成在閘極絕緣 膜15上的氧化物半導體膜81a及覆蓋該氧化物半導體膜81a的側面和頂面的氧化物半導體膜84的電晶體10m_3。
藉由以覆蓋氧化物半導體膜81的側面和頂面的方式形成氧化物半導體膜82，在後面的一對電極的形成製程中，可以防止氧化物半導體膜81被蝕刻。其結果，可以降低氧化物半導體膜81的電晶體的通道寬度方向上的長度的變動，所以是較佳的。另外，藉由以覆蓋氧化物半導體膜81a的側面和頂面的方式形成氧化物半導體膜84，在後面的一對電極的形成製程中，可以防止氧化物半導體膜81a被蝕刻。其結果，可以降低氧化物半導體膜81a的電晶體的通道寬度方向上的長度的變動，所以是較佳的。
<變形例4>
圖1所示的液晶顯示裝置及圖2所示的發光裝置也可以具有層疊有三層以上的氧化物半導體膜的電晶體。在此，示出圖2所示的發光裝置的變形例。明確而言，如圖29所示，包括層疊有氧化物半導體膜的電晶體。明確而言，包括：層疊有形成在閘極絕緣膜15上的氧化物半導體膜83、氧化物半導體膜83上的氧化物半導體膜81以及覆蓋該氧化物半導體膜83的側面及氧化物半導體膜81的側面和頂面的氧化物半導體膜82的電晶體10k_4；以及層疊有形成在閘極絕緣膜15上的氧化物半導體膜83a、該氧化物半導體膜83a上的氧化物半導體膜81a以 及覆蓋該氧化物半導體膜83a的側面及氧化物半導體膜81a的側面和頂面的氧化物半導體膜84的電晶體10m_4。
另外，雖然圖28及圖29示出設置有導電膜87時的例子，但是本發明的一個方式不侷限於此。根據情況，也可以不設置導電膜87。圖12及圖13示出此時的例子。
另外，在圖1及圖2等中，在電極19c、電極20c、電極19d、電極20d等的下側設置有氧化物半導體膜82、氧化物半導體膜84等，但是本發明的一個方式不侷限於此。也可以在電極19c、電極20c、電極19d、電極20d等的上側設置有氧化物半導體膜82、氧化物半導體膜84等。圖14、圖15、圖16、圖17、圖18及圖19示出此時的一個例子。圖14是包括在電極19c及電極20c上設置有單層的氧化物半導體膜82的電晶體10k的液晶顯示裝置的例子，圖15是包括在電極19c及電極20c上設置有單層的氧化物半導體膜82的電晶體10n的發光裝置的例子。圖16是包括在電極19c及電極20c上設置有兩層的氧化物半導體膜的電晶體10k的液晶顯示裝置的例子，圖17是包括在電極19c及電極20c上設置有三層的氧化物半導體膜的電晶體10n的發光裝置的例子。另外，圖18是包括在電極19c及電極20c上設置有兩層的氧化物半導體膜的電晶體10k的液晶顯示裝置的例子，圖19是包括在電極19c及電極20c上設置有三層的氧化物半導體膜的電晶體10n的發光裝置的例子。此外，也可以在圖 18和圖19的結構中也不設置導電膜87。此時，圖20是在圖18中不設置導電膜87的結構，圖21是在圖19中不設置導電膜87的結構。
<變形例5>
雖然圖1所示的電晶體是通道蝕刻型電晶體，但是可以適當地使用通道保護型電晶體。
<變形例6>
雖然圖1所示的電晶體是底閘極型電晶體，但是如圖22A至圖22C所示，作為用於像素電路和/或驅動電路的電晶體也可以使用底接觸型的頂閘極結構。圖22A示出電晶體的俯視圖，圖22B及圖22C示出電晶體的剖面圖。參照圖22A的沿著點劃線A-B的通道長度方向上的剖面圖及圖22A的沿著點劃線C-D的通道寬度方向上的剖面圖，對電晶體的結構進行說明。在基板11上形成基底絕緣膜12，在其上形成電極，然後進行圖案化，由此形成電極19、電極20。在其上形成氧化物半導體膜80a、氧化物半導體膜80。然後，對氧化物半導體膜80a、氧化物半導體膜80進行圖案化，之後形成氧化物半導體膜80b。在其上形成閘極絕緣膜15，形成閘極電極13，並且進行圖案化，然後形成保護膜21。雖然在圖22B中，形成氧化物半導體膜80a、氧化物半導體膜80，並且進行圖案化，然後形成氧化物半導體膜80b，但是也可以在形成 氧化物半導體膜80a、氧化物半導體膜80、氧化物半導體膜80b之後進行圖案化。另外，雖然在圖22B中作為半導體膜採用三層疊層結構，但是也可以採用兩層的疊層結構或單層的半導體膜。
<變形例7>
雖然圖1所示的電晶體是底閘極型電晶體，但是如圖23A至圖23C所示，作為用於像素電路和/或驅動電路的電晶體也可以使用頂接觸型的頂閘極結構。圖23A示出電晶體的俯視圖，圖23B及圖23C示出電晶體的剖面圖。圖23B示出圖23A的沿著點劃線A-B的通道長度方向上的剖面圖，圖23C示出圖23A的沿著點劃線C-D的通道寬度方向上的剖面圖，並且參照它們對電晶體的結構進行說明。
在基板11上形成基底絕緣膜12，在其上形成氧化物半導體膜80a、氧化物半導體膜80。然後，對氧化物半導體膜80a、氧化物半導體膜80進行圖案化，之後形成氧化物半導體膜80b。在其上形成電極，然後進行圖案化，由此形成電極19、電極20。在其上形成閘極絕緣膜15，形成閘極電極13，並且進行圖案化，然後形成保護膜21。雖然在圖23B中，形成氧化物半導體膜80a、氧化物半導體膜80，並且進行圖案化，然後形成氧化物半導體膜80b，但是也可以在形成氧化物半導體膜80a、氧化物半導體膜80、氧化物半導體膜80b之後進行圖案 化。另外，雖然在圖23B中作為半導體膜採用三層疊層結構，但是也可以採用兩層的疊層結構或單層的半導體膜。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式2
在本實施方式中，對本發明的一個方式的顯示裝置的結構實例進行說明。
<結構實例>
圖6A是本發明的一個方式的顯示裝置的俯視圖，圖6B是說明在將液晶元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖。另外，圖6C是說明在將有機EL元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部中的電晶體。另外，因為該電晶體可以容易地實現n通道型電晶體，所以將能夠使用n通道型電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如此，藉由作為像素部及驅動電路的結構採用上述實施方式1所示的結構，可以提供一種可靠性高的顯示裝置。另外，可以提供一種具有能夠進行高速工作、由於光照射的劣化少且顯示品質良好的像素部的顯示裝置。
圖6A示出主動矩陣型顯示裝置的方塊圖的一個例子。在顯示裝置的基板900上包括：像素部901；第一掃描線驅動電路902；第二掃描線驅動電路903；以及信號線驅動電路904。在像素部901中配置有從信號線驅動電路904延伸的多個信號線以及從第一掃描線驅動電路902及第二掃描線驅動電路903延伸的多個掃描線。此外，在掃描線與信號線的交叉區中以矩陣狀設置有分別具有顯示元件的像素。另外，顯示裝置的基板900藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖6A中，在與像素部901同一基板900上形成第一掃描線驅動電路902、第二掃描線驅動電路903、信號線驅動電路904。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板900的外部設置驅動電路時，需要使佈線延伸，且佈線之間的連接數量增加。當在同一基板900上設置驅動電路時，可以減少該佈線之間的連接數，從而可以提高可靠性或良率。
藉由作為像素部及驅動電路的結構採用上述實施方式1所示的結構，可以使用場效移動率高的電晶體製造第一掃描線驅動電路902、第二掃描線驅動電路903、信號線驅動電路904。因此，可以在信號線驅動電路904中形成解多工器電路。因為解多工器電路是將一個輸入信號分配到多個輸出的電路，所以藉由使用解多工器 電路可以減少用於輸入信號的輸入端子。例如，當一個像素包括紅色用子像素、綠色用子像素及藍色用子像素和對應於各像素的解多工器電路時，輸入信號可以藉由解多工器電路被分配而輸入到各子像素，由此可以將輸入端子的數量減少到1/3。
<液晶顯示裝置>
另外，圖6B示出像素的電路結構的一個例子。在此，示出可以用於VA方式的液晶顯示裝置的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極的結構。各像素電極分別與不同的電晶體連接，以藉由不同閘極信號驅動各電晶體。由此，在以多域設計的像素中，可以獨立地控制施加到各像素電極的信號。
電晶體916的閘極佈線912和電晶體917的閘極佈線913彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體916和電晶體917共同使用用作資料線的源極電極或汲極電極914。作為電晶體916及電晶體917，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的液晶顯示裝置。
以下說明與電晶體916電連接的第一像素電極及與電晶體917電連接的第二像素電極的形狀。第一像素電極和第二像素電極的形狀被狹縫彼此分離。第一像素電極呈擴展為V字型的形狀，第二像素電極以圍繞第一像 素電極的外側的方式形成。
電晶體916的閘極電極連接到閘極佈線912，而電晶體917的閘極電極連接到閘極佈線913。藉由對閘極佈線912和閘極佈線913施加不同的閘極信號，可以使電晶體916及電晶體917的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線910、用作電介質的閘極絕緣膜以及與第一像素電極或第二像素電極電連接的電容電極形成儲存電容器。
多域結構在一個像素中設置有第一液晶元件918和第二液晶元件919。第一液晶元件918由第一像素電極、反電極以及它們之間的液晶層構成，而第二液晶元件919由第二像素電極、反電極以及它們之間的液晶層構成。
此外，圖6B所示的像素電路不侷限於此。例如，也可以還對圖6B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
例如，雖然在此使用VA型液晶顯示裝置進行說明，但是也可以適當地使用如下模式：TN模式；VA模式；ASM(Axially Symmetric Aligned Micro-cell：軸對稱排列微單元)模式；OCB(Optically Compensated Birefringence：光學補償彎曲)模式；MVA模式；PVA(Patterned Vertical Alignment：垂直配向構型)模式；IPS模式；FFS模式；或TBA(Transverse Bend Alignment：橫向彎曲配向)模式等。但是，不侷限於此，作為液晶元件及其驅動方式可以使用各種液晶元件及驅動方式。
另外，也可以使用包含呈現藍相(Blue Phase)的液晶和手性試劑的液晶組成物構成液晶元件。呈現藍相的液晶的回應速度快，為1msec以下，並且由於其具有光學各向同性，所以不需要配向處理，且視角依賴性小。
<發光裝置>
圖6C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示裝置的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物到達激發態，並且當該激發態恢復到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖6C是示出可以應用的像素電路的一個例子的圖。這裡示出在像素中使用n通道型電晶體的例子。另外，該像素電路可以採用數位時間灰階驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階驅動時的像素的工作。
像素920包括開關電晶體921、驅動電晶體 922、發光元件924以及電容元件923。在開關電晶體921中，閘極電極與掃描線926連接，第一電極(源極電極和汲極電極中的一個)與信號線925連接，並且第二電極(源極電極和汲極電極中的另一個)與驅動電晶體922的閘極電極連接。在驅動電晶體922中，閘極電極藉由電容元件923與電源線927連接，第一電極與電源線927連接，第二電極與發光元件924的第一電極(像素電極)連接。發光元件924的第二電極相當於共同電極928。共同電極928與形成在同一基板上的共用電位線電連接。
作為開關電晶體921及驅動電晶體922，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示裝置。
將發光元件924的第二電極(共同電極928)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線927的高電源電位的電位，例如可以以GND、0V等為低電源電位。將高電源電位與低電源電位的電位差設定為發光元件924的正向臨界電壓以上，將該電位差施加到發光元件924上來使電流流過發光元件924，以使發光元件924發光。發光元件924的正向電壓是指獲得所希望的亮度時的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體922的閘極電容代替電容元件923而省略電容元件923。至於驅動電晶體922的閘極電容，也可以在半導體膜和閘極電極之間形 成電容。
接著，說明輸入到驅動電晶體922的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體922輸入使驅動電晶體922充分處於開啟狀態或關閉狀態的兩個狀態的視訊信號。為了使驅動電晶體922在線性區域中工作，將比電源線927的電壓高的電壓施加到驅動電晶體922的閘極電極。另外，對信號線925施加電源線電壓+驅動電晶體922的臨界電壓Vth的值以上的電壓。
當進行類比灰階驅動時，對驅動電晶體922的閘極電極施加發光元件924的正向電壓+驅動電晶體922的臨界電壓Vth的值以上的電壓。另外，藉由輸入使驅動電晶體922在飽和區域中工作的視訊信號，使電流流過發光元件924。為了使驅動電晶體922在飽和區域中工作，使電源線927的電位高於驅動電晶體922的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件924中，而進行類比灰階驅動。
注意，像素電路的結構不侷限於圖6C所示的像素結構。例如，還可以在圖6C所示的像素電路中加上開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當將上述實施方式所例示的電晶體應用於圖6B至圖6C所例示的電路時，源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以由控制電路等控制第一閘極電極(及第三 閘極電極)的電位，並且可以藉由未圖示的佈線將比供應到源極電極的電位低的電位輸入到第二閘極電極。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式3
在本實施方式中，對能夠用於包含在上述實施方式1所說明的半導體裝置中的電晶體的氧化物半導體膜的一個方式進行說明。
氧化物半導體膜也可以由單晶結構的氧化物半導體(以下，稱為單晶氧化物半導體)、多晶結構的氧化物半導體(以下，稱為多晶氧化物半導體)、微晶結構的氧化物半導體(以下，稱為微晶氧化物半導體)和非晶結構的氧化物半導體(以下，稱為非晶氧化物半導體)中的一種以上構成。氧化物半導體膜也可以由CAAC-OS膜構成。另外，氧化物半導體膜也可以由非晶氧化物半導體及具有晶粒的氧化物半導體構成。下面，對CAAC-OS及微晶氧化物半導體進行說明。
首先，對CAAC-OS膜進行說明。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
CAAC-OS膜是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體膜之一。
在利用穿透式電子顯微鏡(TEM： Transmission Electron Microscope)觀察所得到的CAAC-OS的明視場影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖7A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖7B示出將圖7A中的區域(1)放大的Cs校正高解析度TEM影像。由圖7B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS的面(也稱為被形成面)或CAAC-OS的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖7B所示，CAAC-OS具有特有的原子排列。圖7C是以輔助線示出特有的原子排列的圖。由圖7B和圖7C可知，一個顆粒的尺寸為1nm以上且3nm以下左右，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm 左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為堆積磚塊或塊體的結構(參照圖7D)。在圖7C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖7D所示的區域5161。
圖30A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖30B、圖30C和圖30D分別示出將圖30A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖30B、圖30C和圖30D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖31A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC- OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖31B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖31C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖32A所示的繞射圖案(也稱為選區透過電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖32B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線 時的繞射圖案。由圖32B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖32B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖32B中的第二環起因於(110)面等。
另外，CAAC-OS是缺陷態密度低的氧化物半導體。氧化物半導體的缺陷例如有起因於雜質的缺陷、氧缺損等。因此，可以將CAAC-OS稱為雜質濃度低的氧化物半導體或者氧缺損少的氧化物半導體。
包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺損有時會成為載子陷阱或因俘獲氫而成為載子發生源。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
缺陷態密度低(氧缺損少)的氧化物半導體可以具有低載子密度。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。也就是說，CAAC-OS容易成為高純度本質或實質上高純度本質的氧化物半導體。因 此，使用CAAC-OS的電晶體很少具有負臨界電壓的電特性(很少成為常開啟)。高純度本質或實質上高純度本質的氧化物半導體的載子陷阱少。被氧化物半導體的載子陷阱俘獲的電荷需要很長時間才能被釋放，並且有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體有時電特性不穩定。但是，使用CAAC-OS的電晶體電特性變動小且可靠性高。
由於CAAC-OS的缺陷態密度低，所以因光照射等而生成的載子很少被缺陷能階俘獲。因此，在使用CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接著說明微晶氧化物半導體膜。
在微晶氧化物半導體的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。微晶氧化物半導體所包含的結晶部的尺寸大多為1nm以上且100mm以下或1nm以上且10nm以下。尤其是，將包含尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且 10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的XRD裝置藉由out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS 高。
接著，說明非晶氧化物半導體。
非晶氧化物半導體是膜中的原子排列沒有規律且不具有結晶部的氧化物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。
在非晶氧化物半導體的高解析度TEM影像中無法發現結晶部。
在使用XRD裝置藉由out-of-plane法對非晶氧化物半導體進行結構分析時，檢測不到表示結晶面的峰值。在對非晶氧化物半導體進行電子繞射時，觀察到光暈圖案。在對非晶氧化物半導體進行奈米束電子繞射時，觀察不到斑點而只觀察到光暈圖案。
關於非晶結構有各種見解。例如，有時將原子排列完全沒有規律性的結構稱為完全的非晶結構(completely amorphous structure)。也有時將到最接近原子間距或到第二接近原子間距具有規律性，並且不是長程有序的結構稱為非晶結構。因此，根據最嚴格的定義，即使是略微具有原子排列的規律性的氧化物半導體也不能被稱為非晶氧化物半導體。至少不能將長程有序的氧化物半導體稱為非晶氧化物半導體。因此，由於具有結晶部，例如不能將CAAC-OS和nc-OS稱為非晶氧化物半導體或完全的非晶氧化物半導體。
注意，氧化物半導體有時具有介於nc-OS與非晶氧化物半導體之間的結構。將具有這樣的結構的氧化 物半導體特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)。
在a-like OS的高解析度TEM影像中有時觀察到空洞(void)。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS(樣本A)、nc-OS(樣本B)和CAAC-OS(樣本C)。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的9個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖33示出調查了各樣本的結晶部(22個部分 至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖33可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖33中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖33中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密 度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳的是，盡可能減少所組合的單晶氧化物半導體的種類來計算密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種以上的疊層膜。
當氧化物半導體膜具有多種結構時，有時可以利用奈米束電子繞射來進行結構分析。
圖8C示出一種透過電子繞射測量裝置，包括：電子槍室310；電子槍室310下的光學系統312；光學系統312下的樣本室314；樣本室314下的光學系統316；光學系統316下的觀察室320；設置在觀察室320的拍攝裝置318；以及觀察室320下的膠片室322。以朝向觀察室320的內部的方式設置拍攝裝置318。另外，該 透過電子繞射測量裝置也可以不包括膠片室322。
圖8D示出圖8C所示的透過電子繞射測量裝置的內部結構。在透過電子繞射測量裝置內部，從設置在電子槍室310的電子槍發射的電子藉由光學系統312照射到配置在樣本室314的物質328。穿過物質328的電子藉由光學系統316入射到設置在觀察室320內部的螢光板332中。在螢光板332中，藉由呈現對應於所入射的電子的強度的圖案，可以測量透過電子繞射圖案。
由於拍攝裝置318朝向螢光板332，所以可以拍攝呈現於螢光板332的圖案。穿過拍攝裝置318的透鏡的中間部及螢光板332的中間部的直線和螢光板332的頂面所形成的角度例如為15°以上且80°以下，30°以上且75°以下或45°以上且70°以下。該角度越小，由拍攝裝置318拍攝的透過電子繞射圖案的歪曲越大。但是，如果預先知道該角度，則能夠校正所得到的透過電子繞射圖案的歪曲。另外，有時也可以將拍攝裝置318設置在膠片室322。例如，也可以以與電子324的入射方向相對的方式將拍攝裝置318設置在膠片室322。在此情況下，可以從螢光板332的背面拍攝歪曲少的透過電子繞射圖案。
樣本室314設置有用來固定樣本的物質328的支架。支架具有使穿過物質328的電子透過的結構。例如，支架也可以具有將物質328移動到X軸、Y軸、Z軸等的功能。支架的移動功能例如具有在1nm以上且10nm以下、5nm以上且50nm以下、10nm以上且100nm以 下、50nm以上且500nm以下、100nm以上且1μm以下等的範圍內移動的精度即可。至於這些範圍，根據物質328的結構設定最適合的範圍即可。
接著，說明使用上述透過電子繞射測量裝置測量物質的透過電子繞射圖案的方法。
例如，如圖8D所示，藉由改變物質中的作為奈米束的電子324的照射位置(進行掃描)，可以觀察到物質的結構逐漸產生變化的狀況。此時，如果物質328是CAAC-OS膜，則可以觀察到圖8A所示那樣的繞射圖案。或者，如果物質328是nc-OS膜，則可以觀察到圖8B所示那樣的繞射圖案。
即使物質328是CAAC-OS膜，有時也部分地觀察到與nc-OS膜等同樣的繞射圖案。因此，有時可以以在一定範圍內觀察到CAAC-OS膜的繞射圖案的區域的比例(也稱為CAAC化率)代表CAAC-OS膜的優劣。例如，優良的CAAC-OS膜的CAAC化率為50%以上，較佳為80%以上，更佳為90%以上，進一步較佳為95%以上。另外，將觀察到與CAAC-OS膜不同的繞射圖案的區域的比例記載為非CAAC化率。
作為一個例子，對具有剛進行成膜之後(表示為as-sputtered)的CAAC-OS膜或在包含氧的氛圍中以450℃進行加熱處理之後的CAAC-OS膜的各樣本的頂面一邊進行掃描一邊得到透過電子繞射圖案。在此，一邊以5nm/秒鐘的速度進行掃描60秒鐘一邊觀察繞射圖案，且 每隔0.5秒鐘將觀察到的繞射圖案轉換為靜態影像，從而導出CAAC化率。注意，作為電子線使用束徑為1nm的奈米束。另外，對六個樣本進行同樣的測量。並且，利用六個樣本的平均值算出CAAC化率。
圖9A示出各樣本的CAAC化率。剛進行成膜之後的CAAC-OS膜的CAAC化率為75.7%(非CAAC化率為24.3%)。此外，進行450℃的加熱處理之後的CAAC-OS膜的CAAC化率為85.3%(非CAAC化率為14.7%)。由此可知，與剛進行成膜之後相比，450℃的加熱處理之後的CAAC化率較高。也就是說，可知高溫(例如400℃以上)下的加熱處理使非CAAC化率(提高CAAC化率)降低。此外，在進行低於500℃的加熱處理時也可以得到具有高CAAC化率的CAAC-OS膜。
在此，與CAAC-OS膜不同的繞射圖案的大部分是與nc-OS膜同樣的繞射圖案。此外，在測量區域中觀察不到非晶氧化物半導體膜。由此可知，藉由加熱處理，具有與nc-OS膜同樣的結構的區域受到鄰接的區域的結構的影響而重新排列，並CAAC化。
圖9B及圖9C分別是剛進行成膜之後的CAAC-OS膜的平面TEM影像及進行450℃的加熱處理之後的CAAC-OS膜的平面TEM影像。藉由對圖9B和圖9C進行比較，可知450℃的加熱處理之後的CAAC-OS膜的性質更均勻。也就是說，可知高溫的加熱處理提高CAAC-OS膜的性質。
藉由採用這種測量方法，有時可以對具有多種結構的氧化物半導體膜進行結構分析。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式4
在本實施方式中，說明使用本發明的一個方式的半導體裝置的顯示模組。另外，說明使用本發明的一個方式的半導體裝置的電子裝置的結構實例。
在圖10所示的顯示模組8000中，在上蓋8001與下蓋8002之間設置有連接於FPC8003的觸控面板8004、連接於FPC8005的顯示裝置單元8006、背光單元8007、框架8009、印刷電路板8010和電池8011。注意，有時沒有設置背光單元8007、電池8011、觸控面板8004等。
本發明的一個方式的半導體裝置例如可以用於顯示裝置單元8006。
上蓋8001和下蓋8002的形狀和尺寸能夠根據觸控面板8004和顯示裝置單元8006的尺寸適當地改變。
觸控面板8004可以為電阻膜式觸控面板或靜電容量式觸控面板，並且能夠被形成為與顯示裝置單元8006重疊。顯示裝置單元8006的反基板(密封基板)能 夠具有觸控面板功能。或者，光感測器可以被設置於顯示裝置單元8006的每個像素內，以製成光學式觸控面板。或者，觸控面板用電極被設置於顯示裝置單元8006的每個像素內，以製成電容型觸控面板。
背光單元8007包括光源8008。可以將光源8008設置於背光單元8007的端部，並且可以使用光擴散板。
框架8009保護顯示裝置單元8006，並且還用作阻擋由印刷電路板8010的操作所產生的電磁波的電磁屏蔽。框架8009可以用作散熱板。
印刷電路板8010包括電源電路以及用於輸出視訊信號和時脈信號的信號處理電路。作為對電源電路供應功率的電源，可以使用外部商用電源或者使用單獨提供的電池8011的電源。在使用商用電源時，可以省略電池8011。
顯示模組8000可以另外設置有諸如偏光板、相位差板、稜鏡片等的部件。
圖11A至圖11D是包括本發明的一個方式的半導體裝置的電子裝置的外觀圖。
作為電子裝置，例如可以舉出電視機(也稱為電視或電視接收機)、用於電腦等的顯示器、數位相機、數位攝影機等影像拍攝裝置、數位相框、行動電話機(也稱為行動電話、行動電話裝置)、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、彈珠機(pachinko machine)等大型遊戲機等。
圖11A示出可攜式資訊終端，包括主體1001、外殼1002、顯示部1003a和顯示部1003b等。顯示部1003b是觸控面板，藉由觸摸顯示在顯示部1003b上的鍵盤按鈕1004，可以操作螢幕且輸入文字。當然，也可以採用將顯示部1003a用作觸控面板的結構。藉由將上述實施方式所示的電晶體用作切換元件製造液晶顯示裝置或有機發光面板，並將其用於顯示部1003a、顯示部1003b，可以實現可靠性高的可攜式資訊終端。
圖11A所示的可攜式資訊終端可以具有如下功能：顯示各種資訊(靜止影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯；利用各種軟體(程式)控制處理；等。另外，也可以採用在外殼的背面或側面具備外部連接端子(耳機端子、USB端子等)、儲存介質插入部等的結構。
另外，圖11A所示的可攜式資訊終端可以採用以無線方式發送且接收資訊的結構。還可以採用以無線方式從電子書伺服器購買所希望的書籍資料等並下載的結構。
圖11B示出可攜式音樂播放機，其中主體1021包括顯示部1023、用來戴在耳朵上的固定部1022、揚聲器、操作按鈕1024以及外部儲存槽1025等。藉由將上述實施方式所示的電晶體用作切換元件製造液晶顯示裝 置或有機發光面板，並將其用於顯示部1023，可以實現可靠性高的可攜式音樂播放機。
另外，當對圖11B所示的可攜式音樂播放機添加天線、麥克風功能及無線功能且與行動電話一起使用時，可以在開車的同時進行無線免提通話。
圖11C示出行動電話，由外殼1030及外殼1031的兩個外殼構成。外殼1031具備顯示裝置1032、揚聲器1033、麥克風1034、指向裝置1036、照相機用透鏡1037、外部連接端子1038等。另外，外殼1030具備進行行動電話的充電的太陽能電池1040、外部儲存槽1041等。另外，天線內置於外殼1031內部。藉由將上述實施方式所示的電晶體用於顯示裝置1032，可以實現可靠性高的行動電話。
另外，顯示裝置1032具備觸控面板，在圖11C中，使用虛線示出作為影像被顯示出來的多個操作鍵1035。另外，還安裝有用來將由太陽能電池1040輸出的電壓升壓到各電路所需的電壓的升壓電路。
顯示裝置1032根據使用模式適當地改變顯示的方向。另外，由於與顯示裝置1032在同一面上設置有照相機用透鏡1037，所以可以實現視頻電話。揚聲器1033及麥克風1034不侷限於音訊通話，還可以進行視頻通話、錄音、再生等。再者，外殼1030和外殼1031可以滑動而從如圖11C那樣的展開狀態變成為重疊狀態，所以可以實現便於攜帶的小型化。
外部連接端子1038可以與AC轉接器及各種電纜如USB電纜等連接，由此可以進行充電及與個人電腦等的資料通訊。另外，藉由將儲存介質插入外部儲存槽1041，可以對應於更大量資料的保存及移動。
另外，除了上述功能之外，還可以具有紅外線通信功能、電視接收功能等。
圖11D示出電視機的一個例子。在電視機1050中，外殼1051組裝有顯示部1053。可以用顯示部1053顯示影像。此外，將CPU內置於支撐外殼1051的支架1055。藉由將上述實施方式所示的電晶體用於顯示部1053及CPU，可以實現可靠性高的電視機1050。
可以藉由外殼1051所具備的操作開關或另行提供的遙控器進行電視機1050的操作。此外，也可以採用在遙控器中設置顯示從該遙控器輸出的資訊的顯示部的結構。
另外，電視機1050採用具備接收機、數據機等的結構。可以藉由利用接收機接收一般的電視廣播。再者，藉由數據機連接到有線或無線方式的通信網路，可以進行單向(從發送者到接收者)或雙向(發送者和接收者之間或接收者之間等)的資訊通訊。
另外，電視機1050具備外部連接端子1054、儲存介質再現錄影部1052、外部儲存槽。外部連接端子1054可以與各種電纜如USB電纜等連接，由此可以進行與個人電腦等的資料通訊。藉由將盤狀儲存介質插入儲存 介質再現錄影部1052中，可以進行對儲存在儲存介質中的資料的讀出以及對儲存介質的寫入。另外，也可以將插入外部儲存槽中的外部記憶體1056所儲存的影像或影像等顯示在顯示部1053上。
在上述實施方式所示的電晶體的關態洩漏電流極低的情況下，藉由將該電晶體應用於外部記憶體1056或CPU，可以提供功耗充分降低的可靠性高的電視機1050。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，作為半導體裝置的一個例子，參照圖34至圖38B對液晶顯示裝置及發光裝置進行說明。在本實施方式中，液晶顯示裝置或發光裝置包括使用氧化物半導體膜的個數不同的第一電晶體和第二電晶體，所包括的氧化物半導體膜的結構在第一電晶體與第二電晶體之間不同。
<顯示裝置的結構>
首先，對液晶顯示裝置進行說明。
圖34是液晶顯示裝置的剖面圖，A-B示出形成在驅動電路部中的電晶體，C-D示出形成在像素部中的電晶體。
圖34的A-B所示的電晶體10kb包括：設置在基板11上的閘極電極13c；形成在基板11及閘極電極13c上的閘極絕緣膜15；隔著閘極絕緣膜15與閘極電極13c重疊的第一氧化物半導體膜81；覆蓋第一氧化物半導體膜81的第二氧化物半導體膜82；與第二氧化物半導體膜82接觸的一對電極19c、20c。另外，在閘極絕緣膜15、第二氧化物半導體膜82及一對電極19c、20c上形成保護膜21。此外，也可以在保護膜21上具有導電膜87。
另外，保護膜21包括氧化物絕緣膜23、其氧含量超過化學計量組成的氧化物絕緣膜25及氮化物絕緣膜27。
圖34的C-D所示的電晶體10m包括：設置在基板11上的閘極電極13d；形成在基板11及閘極電極13d上的閘極絕緣膜15；隔著閘極絕緣膜15與閘極電極13d重疊的氧化物半導體膜84；與氧化物半導體膜84接觸的一對電極19d、20d。另外，在閘極絕緣膜15、氧化物半導體膜84及一對電極19d、20d上形成保護膜21。此外，也可以在保護膜21上形成有機絕緣膜88。圖34的C-D所示的電晶體10m與圖1的C-D所示的電晶體10m相同。
本實施方式所示的液晶顯示裝置的特徵在於：在驅動電路部與像素部中，包括在電晶體中的氧化物半導體膜的結構不同。
第一氧化物半導體膜81和第二氧化物半導體 膜82具有不同的組成。另一方面，第二氧化物半導體膜82和氧化物半導體膜84具有相同的組成。就是說，第一氧化物半導體膜81在與第二氧化物半導體膜82及氧化物半導體膜84不同的製程中形成，並且第二氧化物半導體膜82與氧化物半導體膜84在相同的製程中形成。
在電晶體10kb所包括的第一氧化物半導體膜81中形成通道區。因此，第一氧化物半導體膜81的厚度大於第二氧化物半導體膜82的厚度。
第一氧化物半導體膜81的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為30nm以上且50nm以下。第二氧化物半導體膜82及氧化物半導體膜84的厚度小於第一氧化物半導體膜81的厚度，並且為3nm以上且100nm以下，較佳為10nm以上且100nm以下，更佳為30nm以上且50nm以下。
第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84使用至少包含In的金屬氧化物形成，典型地，使用In-Ga氧化物、In-M-Zn氧化物(M為Al、Ga、Y、Zr、La、Ce或Nd)等形成。
在第一氧化物半導體膜81中，對於Zn或M(M為Al、Ga、Y、Zr、La、Ce或Nd)的In的原子數比大。在第一氧化物半導體膜81是In-M-Zn氧化物(M為Al、Ga、Y、Zr、La、Ce或Nd)的情況下，當用來形成第一氧化物半導體膜81的靶材中的金屬元素的原子數比為In：M：Zn=x3：y3：z3時，x3/y3大於1且6以下是 較佳的。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=3：1：3、In：M：Zn=3：1：4等。
在第二氧化物半導體膜82及氧化物半導體膜84中，對於Zn或M(M為Al、Ga、Y、Zr、La、Ce或Nd)的In的原子數比相同或小。在第二氧化物半導體膜82及氧化物半導體膜84是In-M-Zn氧化物(M為Al、Ga、Y、Zr、La、Ce或Nd)的情況下，當用來形成第二氧化物半導體膜82及氧化物半導體膜84的靶材的金屬元素的原子數比為In：M：Zn=x4：y4：z4時，x4/y4大於1/6以上且1以下是較佳的。此外，z4/y4較佳為1/3以上且6以下，更佳為1以上且6以下。藉由將z4/y4設定為1以上且6以下，作為第二氧化物半導體膜82及氧化物半導體膜84容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1：4：7、In：M：Zn=1：4：8、In：M：Zn=1：5：5、In：M：Zn=1：5：6、In：M：Zn=1：5：7、In：M：Zn=1：5：8、In：M：Zn=1：6：8等。
具有用於第一氧化物半導體膜81的對於Zn或M(M為Al、Ga、Y、Zr、La、Ce或Nd)的In的原 子數比大的氧化物半導體膜的電晶體具有高場效移動率。典型地，上述電晶體是其場效移動率大於10cm2/Vs且小於60cm2/Vs，較佳為15cm2/Vs以上且小於50cm2/Vs的電晶體。然而，當被照射光時，關閉狀態下的電流會增大。因此，在被遮光的區域諸如驅動電路部中設置具有對於Zn或M(M為Al、Ga、Y、Zr、La、Ce或Nd)的In的原子數比大的氧化物半導體膜的電晶體時，可以實現場效移動率高且關閉狀態下的電流低的電晶體。其結果，可以製造能夠進行高速工作的驅動電路部。
另一方面，在具有用於第二氧化物半導體膜82及氧化物半導體膜84的對於Zn或M(M為Al、Ga、Y、Zr、La、Ce或Nd)的In的原子數比相同或小的氧化物半導體膜的電晶體中，即使被照射光也關態電流的增大量少。因此，藉由在像素部中設置具有對於Zn或M(M為Al、Ga、Y、Zr、La、Ce或Nd)的In的原子數比相同或小的氧化物半導體膜的電晶體，可以製造由於光照射的劣化少且顯示品質高的像素部。具有該氧化物半導體膜的電晶體的場效移動率為3cm2/Vs以上且10cm2/Vs以下。
另外，設置在驅動電路部中的電晶體10kb包括隔著保護膜21覆蓋第一氧化物半導體膜81的導電膜87。可以將導電膜87設定為接地電位或任意的電位。此外，藉由導電膜87與閘極電極13c連接，實現場效移動率高且通態電流大的電晶體。
在本實施方式所示的液晶顯示裝置中，包括 在驅動電路部中的電晶體的通道長度與包括在像素部中的電晶體的通道長度也可以不同。
典型地，包括在驅動電路部中的電晶體10kb的通道長度小於2.5μm，較佳為1.45μm以上且2.2μm以下。另一方面，包括在像素部中的電晶體10m的通道長度為2.5μm以上，較佳為2.5μm以上且20μm以下。
藉由將包括在驅動電路部中的電晶體10kb的通道長度設定為小於2.5μm，較佳為設定為1.45μm以上且2.2μm以下，可以提高場效移動率，而可以增大通態電流。其結果，可以製造能夠進行高速工作的驅動電路部。
因為第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84的一部分用作電晶體的通道區，所以第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。如此，藉由使用能隙寬的氧化物半導體，可以降低電晶體10kb、10m的關態電流。
作為第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84使用載子密度較低的氧化物半導體膜。例如，第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84使用載子密度為1×1017個/cm3以下，較佳為1×1015個/cm3以下，更佳為1×1013個/cm3以下，進一步較佳為1×1011個/cm3以下的氧化物半導體膜。
注意，不侷限於上述記載，可以根據所需的電晶體的半導體特性及電特性(場效移動率、臨界電壓等)來使用具有適當的組成的材料。另外，較佳的是，適當地設定第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84的載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間距離、密度等，以得到所需的電晶體的半導體特性。
藉由作為第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84使用雜質濃度低且缺陷態密度低的氧化物半導體膜，可以製造具有更優良的電特性的電晶體。這裡，將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。因為高純度本質或實質上高純度本質的氧化物半導體的載子發生源較少，所以有可能降低載子密度。因此，在該氧化物半導體膜中形成有通道區域的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。高純度本質或實質上高純度本質的氧化物半導體膜的關態電流顯著低，即便是通道寬度為1×106μm、通道長度L為10μm的元件，當源極電極與汲極電極間的電壓(汲極電壓)在1V至10V的範圍時，關態電流也可以為半導體參數分析儀的測定極限以下，即1×10-13A以下。因此，在該氧化物半導體膜中形成有通道區域的電晶體的電特性變動小， 該電晶體成為可靠性高的電晶體。作為雜質有氫、氮、鹼金屬或鹼土金屬等。
包含在氧化物半導體膜中的氫與鍵合於金屬原子的氧起反應生成水，與此同時在發生氧脫離的晶格(或氧脫離的部分)中形成氧缺陷。當氫進入該氧缺陷中時，有時會生成作為載子的電子。另外，當氫的一部分與鍵合於金屬原子的氧發生鍵合時，有時會生成作為載子的電子。因此，使用含有氫的氧化物半導體的電晶體容易具有常開啟特性。
因此，較佳的是，在第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84中除了氧缺陷之外還儘量減少氫。明確而言，在第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84中，藉由二次離子質譜分析法(SIMS)測量的第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84的氫濃度為5×1019atoms/cm3以下，較佳為1×1019atoms/cm3以下，更佳為5×1018atoms/cm3以下，進一步較佳為1×1018atoms/cm3以下，更進一步較佳為5×1017atoms/cm3以下，還進一步較佳為1×1016atoms/cm3以下。
當第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84包含第14族元素中之一的矽或碳時，第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84中的氧缺陷增加，會導致第一 氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84的n型化。因此，將第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84中的矽或碳的濃度(利用二次離子質譜分析法得到的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，將藉由二次離子質譜分析法(SIMS)得到的第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。鹼金屬和鹼土金屬有時會與氧化物半導體鍵合而生成載子，導致電晶體的關態電流的增大。由此，較佳為降低第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84的鹼金屬或鹼土金屬的濃度。
另外，當在第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84中含有氮時產生作為載子的電子，載子密度增加而容易導致氧化物半導體膜82、氧化物半導體膜84的n型化。其結果，使用含有氮的氧化物半導體的電晶體容易具有常開啟特性。因此，在氧化物半導體膜中，盡可能地減少氮是較佳的。例如，藉由二次離子質譜分析法測量的氮濃度較佳為5×1018atoms/cm3以下。
下面，參照圖35對發光裝置的結構進行說明。
圖35是發光裝置的剖面圖，A-B示出形成在 驅動電路部中的電晶體10nb，C-D示出形成在像素部中的電晶體10m。圖35中的C-D所示的電晶體10m與圖2中的C-D所示的電晶體10m相同，使用相同的元件符號表示相同的部分。
圖35中的A-B所示的電晶體10nb在閘極絕緣膜15與第一氧化物半導體膜81之間具有第三氧化物半導體膜83。作為其他結構，可以適當地採用與圖34所示的電晶體10kb同樣的結構。另外，也可以適當地使用圖34所示的電晶體10kb代替電晶體10nb。
在電晶體10nb中，在第一氧化物半導體膜81中形成通道區。因此，第一氧化物半導體膜81的厚度大於第二氧化物半導體膜82及第三氧化物半導體膜83的厚度。
在第三氧化物半導體膜83中，對於Zn或M(M為Al、Ga、Y、Zr、La、Ce或Nd)的In的原子數比小。在第三氧化物半導體膜83是In-M-Zn氧化物(M為Al、Ga、Y、Zr、La、Ce或Nd)的情況下，當用來形成第三氧化物半導體膜83的靶材的金屬元素的原子數比為In：M：Zn=x5：y5：z5時，x5/y5較佳為1/6以上且小於1。此外，z5/y5較佳為1/3以上且6以下，更佳為1以上且6以下。藉由將z5/y5設定為1以上且6以下，作為第三氧化物半導體膜83容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In： M：Zn=1：3：8、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1：4：7、In：M：Zn=1：4：8、In：M：Zn=1：5：5、In：M：Zn=1：5：6、In：M：Zn=1：5：7、In：M：Zn=1：5：8、In：M：Zn=1：6：8等。
第三氧化物半導體膜83的厚度小於第一氧化物半導體膜81的厚度，並且為2nm以上且100nm以下，較佳為2nm以上且50nm以下，更佳為3nm以上且15nm以下。藉由在閘極絕緣膜15與第一氧化物半導體膜81之間設置第三氧化物半導體膜83，可以降低電晶體10nb的臨界電壓的變動。
<顯示裝置的製造方法>
在此，對顯示裝置所包括的電晶體的製造方法進行說明。在此，作為顯示裝置的一個例子使用圖35所示的發光裝置，參照圖36A至圖38B對電晶體10m及電晶體10nb的製造方法進行說明。
構成電晶體10m、電晶體10nb的膜(絕緣膜、氧化物半導體膜、金屬氧化物膜、導電膜等)可以藉由濺射法、化學氣相沉積(CVD)法、真空蒸鍍法、脈衝雷射沉積(PLD)法形成。或者，可以藉由塗佈法或印刷法形成。作為成膜方法的典型例子，有濺射法、電漿化學氣相沉積(PECVD)法，但也可以使用熱CVD法。作為熱CVD法的例子，可以使用MOCVD(有機金屬化學沉 積)法或ALD(原子層沉積)法。
如圖36A所示，在基板11上形成閘極電極13c、13d、閘極絕緣膜15。接著，在A-B中，在閘極絕緣膜15上形成第三氧化物半導體膜83及第一氧化物半導體膜81。
因為在上述實施方式1中示出閘極電極13c、13d的形成方法及閘極絕緣膜15的形成方法，所以在此省略。
在此，作為閘極絕緣膜15，藉由電漿CVD法形成氧氮化矽膜。
下面對第三氧化物半導體膜83和第一氧化物半導體膜81的形成方法進行說明。藉由濺射法、塗佈法、脈衝雷射蒸鍍法、雷射燒蝕法、熱CVD法等在閘極絕緣膜15上形成後面成為第三氧化物半導體膜83的氧化物半導體膜以及後面成為第一氧化物半導體膜81的氧化物半導體膜。接著，藉由光微影製程在層疊的氧化物半導體膜上形成遮罩，然後使用該遮罩對層疊的氧化物半導體膜的一部分進行蝕刻，由此如圖36B所示那樣，形成位於閘極絕緣膜15上且以與閘極電極13c的一部分重疊的方式經過元件隔離的第三氧化物半導體膜83和第一氧化物半導體膜81。然後，去除遮罩。
在藉由濺射法形成氧化物半導體膜的情況下，作為用來產生電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
作為濺射氣體，適當地使用稀有氣體(典型的是氬)氛圍、氧氛圍、稀有氣體和氧的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳為增高相對於稀有氣體的氧氣體比例。
另外，靶材根據所形成的氧化物半導體膜的組成適當地選擇即可。
另外，在當形成氧化物半導體膜時例如使用濺射法的情況下，藉由將基板溫度設定為150℃以上且750℃以下，較佳為設定為150℃以上且450℃以下，更佳地設定為200℃以上且350℃以下來形成氧化物半導體膜，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用實施方式1所示的條件。
在此，藉由濺射法，依次形成靶材的金屬元素的原子數比為In：Ga：Zn=1：3：6的厚度為10nm的氧化物半導體膜及靶材的金屬元素的原子數比為In：Ga：Zn=3：1：2的厚度為35nm的氧化物半導體膜，然後在該氧化物半導體膜上形成遮罩，對氧化物半導體膜選擇性地進行蝕刻。
另外，藉由在高於350℃且650℃以下，較佳為450℃以上且600℃以下的溫度下進行加熱處理，能夠獲得後述的CAAC化率為70%以上且低於100%，較佳為80%以上且低於100%，更佳為90%以上且低於100%，進一步較佳為95%以上且98%以下的氧化物半導體膜。此 外，能夠獲得水、氫等的含量得到降低的氧化物半導體膜。即，能夠形成雜質濃度低且缺陷態密度低的氧化物半導體膜。
接著，如圖36B所示，在閘極絕緣膜15及第一氧化物半導體膜81上形成氧化物半導體膜，然後將其蝕刻為所希望的形狀，由此在圖36B中的A-B中形成覆蓋第一氧化物半導體膜81及第三氧化物半導體膜83的第二氧化物半導體膜82，在C-D中形成氧化物半導體膜84。
另外，在該製程中，藉由以覆蓋第三氧化物半導體膜83的側面及第一氧化物半導體膜81的頂面和側面的方式形成第二氧化物半導體膜82，在後面的一對電極的形成製程中，可以防止第三氧化物半導體膜83及第一氧化物半導體膜81被蝕刻。其結果，可以降低第三氧化物半導體膜83及第一氧化物半導體膜81的電晶體的通道寬度方向上的長度的變動，所以是較佳的。
接著，進行加熱處理來實現氧化物半導體膜的脫氫化或脫水化。作為該加熱處理的溫度，典型地為150℃以上且低於基板的應變點，較佳為250℃以上且450℃以下，更佳為300℃以上且450℃以下。
在此，在450℃的包含氮及氧的混合氣體氛圍下進行加熱處理，然後在450℃的氧氛圍下進行加熱處理。
另外，也可以在圖36A所示的步驟之後進行 同樣的加熱處理代替該加熱處理。
接著，如圖36C所示，在第二氧化物半導體膜82上形成一對電極19c、20c且在氧化物半導體膜84上形成一對電極19d、20d。
在此，藉由濺射法依次層疊厚度為50nm的銅-錳合金膜、厚度為400nm的銅膜及厚度為100nm的銅-錳合金膜。接著，藉由光微影製程在銅-錳合金膜上形成遮罩，利用該遮罩對銅-錳合金膜、銅膜及銅-錳合金膜進行乾蝕刻，由此形成一對電極19c、20c及一對電極19d、20d。
此外，也可以在形成一對電極19c、20c及一對電極19d、20d之後進行加熱處理。作為該加熱處理，可以使用與形成第二氧化物半導體膜82及氧化物半導體膜84後進行的加熱處理相同的條件來進行。
另外，在形成一對電極19c、20c及一對電極19d、20d之後，為了去除蝕刻殘渣，較佳為進行洗滌處理。藉由進行該洗滌處理，能夠抑制一對電極19c、20c的短路及一對電極19d、20d的短路。該洗滌處理可以藉由使用TMAH溶液等鹼性溶液、氫氟酸、草酸、磷酸等酸性的溶液或者水進行。
接著，如圖37A所示，在閘極絕緣膜15、第二氧化物半導體膜82、氧化物半導體膜84及一對電極19c、20c及一對電極19d、20d上形成保護膜21。
保護膜21可以藉由濺射法、CVD法、蒸鍍法 等形成。
作為保護膜21所包括的氧化物絕緣膜23及氧化物絕緣膜25，利用如下條件形成氧化矽膜或氧氮化矽膜：在180℃以上且280℃以下，較佳為200℃以上且240℃以下的溫度下保持設置在電漿CVD設備的抽成真空的處理室內的基板，將源氣體引入處理室內而將處理室內的壓力設定為100Pa以上且250Pa以下，較佳為100Pa以上且200Pa以下，並對設置在處理室內的電極供應0.17W/cm2以上且0.5W/cm2以下，較佳為0.25W/cm2以上且0.35W/cm2以下的高頻功率。
氮化物絕緣膜27可以利用濺射法或CVD法等形成。
另外，也可以在形成氧化物絕緣膜25之後進行加熱處理。該加熱處理溫度典型地為150℃以上且低於基板的應變點，較佳為200℃以上且450℃以下，更佳為300℃以上且450℃以下。藉由該加熱處理，可以將氧化物絕緣膜25所包含的氧的一部分移動到第一氧化物半導體膜81、第二氧化物半導體膜82、第三氧化物半導體膜83及氧化物半導體膜84，而可以降低它們所包含的氧缺陷。
在此，在包含氮及氧的混合氣體氛圍下，以350℃進行1小時的加熱處理。
另外，可以在形成氮化物絕緣膜27之後進行加熱處理而使氫等從保護膜21釋放。
在此，在包含氮和氧的混合氣體氛圍下以350℃進行1小時的加熱處理。
藉由上述步驟，能夠製造臨界電壓漂移得到降低的電晶體。另外，能夠製造電特性變動得到降低的電晶體。
另外，如圖37B所示，形成具有使電晶體10nb的第二氧化物半導體膜82上的保護膜21的一部分及電晶體10m中的電極20d的一部分露出的開口部的絕緣膜95。接著，在保護膜21上以與電晶體10nb的第二氧化物半導體膜82重疊的方式形成導電膜87，在絕緣膜95上形成與電晶體10m中的電極20d連接的第一電極86a。
在此，使用光敏聚醯亞胺形成絕緣膜95。
接著，如圖38A所示，在絕緣膜95、導電膜87及第一電極86a上形成絕緣膜96。絕緣膜96可以適當地利用與絕緣膜95同樣的方法形成。
接著，如圖38B所示，在絕緣膜96及第一電極86a上形成EL層97。
藉由上述製程，可以製造具有能夠進行高速工作、由於光照射的劣化少且顯示品質良好的像素部的顯示裝置。
另外，在圖34及圖35等中，在電極19c、電極20c、電極19d、電極20d等的下側設置有第一氧化物半導體膜81、第二氧化物半導體膜82、第三氧化物半導 體膜83、氧化物半導體膜84等，但是本發明的一個方式不侷限於此。
<變形例8>
實施方式5所示的電晶體是通道蝕刻型電晶體，而可以適當地使用通道保護型電晶體。
<變形例9>
實施方式5所示的電晶體是底閘極型電晶體，而作為用於像素電路和/或驅動電路的電晶體，如圖22A至圖22C所示，可以使用底接觸型的頂閘極結構。
<變形例10>
實施方式5所示的電晶體是底閘極型電晶體，而作為用於像素電路和/或驅動電路的電晶體，如圖23A至圖23C所示，可以使用頂接觸型的頂閘極結構。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施方式6
在本實施方式中，對其結構的一部分與實施方式1及實施方式5不同的顯示裝置進行說明。
圖43是液晶顯示裝置的剖面圖，A-B示出形 成在驅動電路部中的電晶體，C-D示出形成在像素部中的電晶體。圖43所示的結構與圖1及圖34所示的結構之間的不同之處在於：形成在驅動電路部中的導電膜87的有無。
圖43中的A-B所示的電晶體10ka包括：設置在基板11上的閘極電極13c；形成在基板11及閘極電極13c上的閘極絕緣膜15；隔著閘極絕緣膜15與閘極電極13c重疊的第一氧化物半導體膜81；覆蓋第一氧化物半導體膜81的第二氧化物半導體膜82；以及與第二氧化物半導體膜82接觸的一對電極19c、20c。另外，在閘極絕緣膜15、第二氧化物半導體膜82及一對電極19c、20c上形成保護膜21。在圖34中的A-B所示的電晶體10kb中，在保護膜21上形成有導電膜87，而在圖43中的A-B所示的電晶體10ka中沒有形成導電膜87，除此之外具有相同的結構。
另外，保護膜21包括氧化物絕緣膜23、其氧含量超過化學計量組成的氧化物絕緣膜25及氮化物絕緣膜27。
圖43的C-D所示的電晶體10mb包括：設置在基板11上的閘極電極13d；形成在基板11及閘極電極13d上的閘極絕緣膜15；隔著閘極絕緣膜15與閘極電極13d重疊的氧化物半導體膜84；與氧化物半導體膜84接觸的一對電極19d、20d。另外，在閘極絕緣膜15、氧化物半導體膜84及一對電極19d、20d上形成保護膜21。 此外，也可以在保護膜21上形成有機絕緣膜88。
在閘極絕緣膜15上形成具有導電性的氧化物半導體膜85。另外，具有導電性的氧化物半導體膜85是如下膜：藉由與第二氧化物半導體膜82及氧化物半導體膜84同時形成的氧化物半導體膜接觸於氮化物絕緣膜27，氧缺陷及氫濃度得到提高而導電性得到提高的膜。
此外，在保護膜21的開口部中，與電晶體10mb的電極20d連接的像素電極86設置在保護膜21上。像素電極86可以使用具有透光性的導電膜。
由具有導電性的氧化物半導體膜85、氮化物絕緣膜27及像素電極86構成電容元件89。因為具有導電性的氧化物半導體膜85及像素電極86都具有透光性，所以電容元件89也具有透光性。因此，可以增大像素中的電容元件89的面積。由此，可以製造開口率高且設置有容量值高的電容元件89的像素。
另外，在保護膜21、像素電極86及有機絕緣膜88上設置配向膜92a。
在液晶顯示裝置中設置反基板90，在基板11與反基板90之間從反基板90一側依次設置反電極91和配向膜92b。
此外，在配向膜92a與配向膜92b之間具有液晶層93。由像素電極86、液晶層93、反電極91構成液晶元件94。
本實施方式所示的液晶顯示裝置的特徵在 於：在驅動電路部與像素部中，包括在電晶體中的氧化物半導體膜的結構不同。除了電晶體之外，具有與圖1及圖34相同的結構，使用相同的元件符號表示相同的部分。
第一氧化物半導體膜81和第二氧化物半導體膜82具有不同的組成。另一方面，第二氧化物半導體膜82和氧化物半導體膜84具有相同的組成。就是說，第一氧化物半導體膜81在與第二氧化物半導體膜82及氧化物半導體膜84不同的製程中形成，並且第二氧化物半導體膜82與氧化物半導體膜84在相同的製程中形成。
在電晶體10ka所包括的第一氧化物半導體膜81中形成通道區。因此，第一氧化物半導體膜81的厚度大於第二氧化物半導體膜82的厚度。
第一氧化物半導體膜81的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為30nm以上且50nm以下。第二氧化物半導體膜82及氧化物半導體膜84的厚度小於第一氧化物半導體膜81的厚度，並且為3nm以上且100nm以下，較佳為10nm以上且100nm以下，更佳為30nm以上且50nm以下。
作為第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84，可以使用實施方式5所示的材料。
在本實施方式所示的液晶顯示裝置中，包括在驅動電路部中的電晶體的通道長度與包括在像素部中的電晶體的通道長度也可以不同。
典型地，包括在驅動電路部中的電晶體10ka的通道長度小於2.5μm，較佳為1.45μm以上且2.2μm以下。另一方面，包括在像素部中的電晶體10mb的通道長度為2.5μm以上，較佳為2.5μm以上且20μm以下。
藉由將包括在驅動電路部中的電晶體10ka的通道長度設定為小於2.5μm，較佳為設定為1.45μm以上且2.2μm以下，可以提高場效移動率，而可以增大通態電流。其結果，可以製造能夠進行高速工作的驅動電路部。
因為第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84的一部分用作電晶體的通道區，所以第一氧化物半導體膜81、第二氧化物半導體膜82及氧化物半導體膜84的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。如此，藉由使用能隙寬的氧化物半導體，可以降低電晶體10ka、10mb的關態電流。
下面，對液晶顯示裝置的其他結構的詳細內容進行說明。液晶顯示裝置的結構的詳細內容可以參照在實施方式1中已經說明的內容。下面還說明與實施方式1的記載重複的部分。
另外，也可以作為基板11使用撓性基板並在撓性基板上直接形成電晶體10ka、10mb。或者，也可以在基板11與電晶體10ka、10mb之間設置剝離層。剝離層可以在如下情況下使用，即在剝離層上製造半導體裝置的一部分或全部，然後使其從基板11分離並轉置到其他基 板上的情況。此時，可以將電晶體10ka、10mb轉置到耐熱性低的基板或撓性基板上。另外，作為上述剝離層，例如可以使用鎢膜與氧化矽膜的無機膜的層疊結構或在基板上形成有聚醯亞胺等有機樹脂膜的結構等。
閘極絕緣膜15的厚度為5nm以上且400nm以下，較佳為10nm以上且300nm以下，更佳為50nm以上且250nm以下。
氧化物絕緣膜23、25可以適當地使用與閘極絕緣膜同樣的材料。
另外，氧化物絕緣膜23可以使用包含氮且缺陷量少的氧化物絕緣膜。
下面，參照圖44對發光裝置的結構進行說明。另外，在圖35與圖44之間具有較多相同部分，所以在此省略相同部分的說明。在圖35中的A-B所示的電晶體10nb中，在保護膜21上形成有導電膜87，而在圖44中的A-B所示的電晶體10na中沒有形成導電膜87，除此之外具有相同的結構。
圖44是發光裝置的剖面圖，A-B示出形成在驅動電路部中的電晶體10na，C-D示出形成在像素部中的電晶體10m。
<顯示裝置的製造方法>
在此，對顯示裝置所包括的電晶體的製造方法進行說明。除了沒有形成導電膜87之外，圖44的A-B所示的電 晶體10na具有與圖35的A-B所示的電晶體10nb相同的結構，所以如果不形成導電膜87，則其製造方法與實施方式5所示的製造方法相同。因此，在此省略其說明。
另外，在圖43及圖44等中，在電極19c、電極20c、電極19d、電極20d等的下側設置有第一氧化物半導體膜81、第二氧化物半導體膜82、第三氧化物半導體膜83、氧化物半導體膜84等，但是本發明的一個方式不侷限於此。也可以在電極19c、電極20c、電極19d、電極20d等的上側設置有第一氧化物半導體膜81、第二氧化物半導體膜82、第三氧化物半導體膜83、氧化物半導體膜84等。圖45和圖46示出此時的一個例子。
<變形例11>
圖43所示的電晶體是通道蝕刻型電晶體，而可以適當地使用通道保護型電晶體。
<變形例12>
圖43所示的電晶體是底閘極型電晶體，而作為用於像素電路和/或驅動電路的電晶體，如圖22A至圖22C所示，可以使用底接觸型的頂閘極結構。
<變形例13>
圖43所示的電晶體是底閘極型電晶體，而作為用於像素電路和/或驅動電路的電晶體，如圖23A至圖23C所 示，可以使用頂接觸型的頂閘極結構。
注意，本實施方式所示的結構、方法等可以與其他的實施方式及實施例所示的結構、方法等適當地組合而實施。
實施例1
在本實施例中說明製造電晶體並對其Vg-Id特性及可靠性進行評價而得到的結果。
<樣本的製造>
在本實施例中，製造包括適合於本發明的一個方式的顯示裝置的驅動電路的電晶體的樣本1以及包括適合於顯示裝置的像素的電晶體的樣本2。更明確而言，作為本發明的一個方式的樣本1，製造相當於圖1所示的電晶體10k的結構。作為本發明的一個方式的樣本2，製造相當於圖1所示的電晶體10m的結構。
<樣本1>
首先，作為基板使用玻璃基板，並且在基板上形成閘極電極。
利用濺射法形成厚度為100nm的鎢膜，利用光微影製程在該鎢膜上形成遮罩，使用遮罩對鎢膜的一部分進行蝕刻來形成閘極電極。
接著，在閘極電極上形成用作閘極絕緣膜的 絕緣膜。
作為閘極絕緣膜，形成厚度為400nm的氮化矽膜和厚度為50nm的氧氮化矽膜的疊層。
注意，氮化矽膜具有第一氮化矽膜、第二氮化矽膜和第三氮化矽膜的三層結構。
在如下條件下以50nm的厚度形成第一氮化矽膜：作為源氣體使用流量為200sccm的矽烷、流量為2000sccm的氮以及流量為100sccm的氨氣體，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。在如下條件下以300nm的厚度形成第二氮化矽膜：作為源氣體使用流量為200sccm的矽烷、流量為2000sccm的氮以及流量為2000sccm的氨氣體，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。在如下條件下以50nm的厚度形成第三氮化矽膜：作為源氣體使用流量為200sccm的矽烷以及流量為5000sccm的氮，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。另外，將形成第一氮化矽膜、第二氮化矽膜及第三氮化矽膜時的基板溫度設定為350℃。
氧氮化矽膜在如下條件下形成：作為源氣體使用流量為20sccm的矽烷以及流量為3000sccm的一氧化 二氮，向電漿CVD設備的處理室內供應該源氣體，將處理室內的壓力控制為40Pa，使用27.12MHz的高頻電源供應100W的功率。另外，將形成該氧氮化矽膜時的基板溫度設定為350℃。
接著，形成隔著閘極絕緣膜與閘極電極重疊的氧化物半導體膜。
在此，藉由濺射法在閘極絕緣膜上形成厚度為35nm的氧化物半導體膜。
氧化物半導體膜的形成條件如下：使用In：Ga：Zn=1：1：1(原子數比)的靶材作為濺射靶材，將氧比例為50%的氬和氧的混合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，並且供應2.5kW的功率。另外，將形成氧化物半導體膜時的基板溫度設定為170℃。
接著，形成與氧化物半導體膜接觸的一對電極。
首先，在閘極絕緣膜及氧化物半導體膜上形成導電膜。作為該導電膜，在厚度為50nm的鎢膜上形成厚度為400nm的鋁膜，並在該鋁膜上形成厚度為100nm的鈦膜。接著，藉由光微影製程在該導電膜上形成遮罩，使用該遮罩對該導電膜的一部分進行蝕刻，從而形成一對電極。
接著，在氧化物半導體膜及一對電極上形成第二閘極絕緣膜。在此，作為第二閘極絕緣膜採用厚度為 50nm的第一氧化物絕緣膜、厚度為400nm的第二氧化物絕緣膜和厚度為100nm的氮化物絕緣膜的三層結構。
第一氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為20sccm的矽烷及流量為3000sccm的一氧化二氮作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為350℃，並向平行平板電極供應100W的高頻功率。
第二氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為160sccm的矽烷及流量為4000sccm的一氧化二氮作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，並向平行平板電極供應1500W的高頻功率。根據上述條件可以形成含有超過化學計量組成的氧且藉由加熱使氧的一部分脫離的氧氮化矽膜。
接著，在進行加熱處理以使水、氮、氫等從第一氧化物絕緣膜及第二氧化物絕緣膜中脫離的同時，使第二氧化物絕緣膜中的氧的一部分供應到氧化物半導體膜。在此，在氮及氧氛圍下以350℃進行1小時的加熱處理。
接著，在第二氧化物絕緣膜上形成氮化物絕緣膜。氮化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為50sccm的矽烷、流量為5000sccm的氮以及流量為100sccm的氨氣體作為源氣體，將處理室的壓力設定為100Pa，將基板溫度設定為350℃，並向平行平板 電極供應1000W的高頻功率。
接著，在沒有設置氧化物半導體膜及一對電極的區域中，在閘極絕緣膜及第二閘極絕緣膜的一部分形成到達閘極電極的開口部。藉由光微影製程在第二閘極絕緣膜上形成遮罩並使用該遮罩對閘極絕緣膜及第二閘極絕緣膜的一部分進行蝕刻，來形成該開口部。
接著，在第二閘極絕緣膜上形成用作背閘極電極的第二閘極電極。背閘極電極採用藉由設置在閘極絕緣膜及第二閘極絕緣膜的一部分的開口部與閘極電極電連接的結構。
在此，作為背閘極電極，藉由濺射法形成厚度為100nm的包含氧化矽的氧化銦-氧化錫化合物(ITO-SiO2)的導電膜。另外，用於該導電膜的靶材的組成為In2O3：SnO2：SiO2=85：10：5[wt%]。之後，在氮氛圍下以250℃進行1小時的加熱處理。
藉由上述步驟獲得本實施例的樣本1。
<樣本2>
樣本2與樣本1之間的不同之處在於：不具有背閘極電極，並且在氮化物絕緣膜上具有厚度為1.5μm的丙烯酸樹脂膜。
在樣本2的製程中，省略上述樣本1的製程中的背閘極電極的形成製程。因為除此之外的製程與上述樣本1的製程同樣，所以可以援用樣本1的記載。
注意，作為上述樣本1及樣本2，分別製造通道寬度W為50μm且通道長度L為2μm、3μm及6μm的三種電晶體。
<Vg-Id特性>
接著，測量樣本1及樣本2中的電晶體的初期的Vg-Id特性。在此，在如下條件下測量流過源極與汲極之間的電流(以下，稱為汲極電流或Id)的變化特性，即Vg-Id特性：將基板溫度設定為25℃，將源極與汲極之間的電位差(以下，稱為汲極電壓或Vd)設定為1V、10V，並使源極與閘極之間的電位差(以下，稱為閘極電壓或Vg)在-15V至15V的範圍內變化。
在此，在樣本1的電晶體中採用在將閘極電極與背閘極電極電連接的狀態下施加閘極電壓的驅動方法。在這種驅動方法中，閘極電極與背閘極電極之間的閘極電壓始終相等。
圖24A至圖24C示出樣本2的Vg-Id特性。圖24A、圖24B、圖24C分別是關於通道長度L為2μm、3μm、6μm的電晶體的結果。此外，同樣地，圖25A至圖25C示出樣本1的Vg-Id特性。
此外，在圖24A至圖24C、圖25A至圖25C中，橫軸表示閘極電壓Vg，第一縱軸表示汲極電流Id，第二縱軸表示場效移動率。在此，為了示出飽和區域中的值，作為場效移動率示出當汲極電壓Vd為10V時算出的 場效移動率。
圖24A至圖24C所示的樣本2示出越增大通道長度L，越抑制臨界電壓的負向漂移的結果。特別是，明確地確認到汲極電壓Vd較大時的臨界電壓的負向漂移的抑制效果。另外，還可以知道與通道長度L無關地，場效移動率的值幾乎不產生變化。
此外，可以確認到與通道長度L無關地，圖25A至圖25C所示的樣本1的場效移動率比上述樣本2高。再者，還可以知道通道長度L越小，場效移動率越得到提高。此外，還可以知道藉由採用在將閘極電極與背閘極電極電連接的狀態下施加閘極電壓的驅動方法，即使在通道長度L小的條件(L=2μm)下，相對於汲極電壓Vd的臨界電壓的變化也極小。
藉由上述結果確認到：在根據本發明的一個方式的電晶體中，藉由採用在將閘極電極與背閘極電極電連接的狀態下施加閘極電壓的驅動方法，通道長度L越小，場效移動率越得到提高。因此，在需要高場效移動率的驅動電路的電晶體中使通道長度L為小(典型的是L=2μm)且採用上述驅動方法，且在需要常關閉特性的像素的電晶體中使通道長度L大於該驅動電路的電晶體，從而可以提供能夠實現高速驅動及低功耗化的顯示裝置。
實施例2
在本實施例中，說明製造電晶體並對其Vg-Id 特性及可靠性進行評價而得到的結果。
<樣本的製造>
在本實施例中，製造包括適合於本發明的一個方式的顯示裝置的電晶體的樣本3至樣本6。更具體地，作為本發明的一個方式的樣本3至樣本6，製造相當於圖1的驅動電路所示的電晶體10k的結構。
首先，作為基板使用玻璃基板，在基板上形成閘極電極。
藉由濺射法形成厚度為150nm的鎢膜，藉由光微影製程在該鎢膜上形成遮罩，使用該遮罩對該鎢膜的一部分進行蝕刻，由此形成閘極電極。
接著，在閘極電極上形成用作閘極絕緣膜的絕緣膜。
作為閘極絕緣膜，形成厚度為400nm的氮化矽膜和厚度為50nm的氧氮化矽膜的疊層。另外，閘極絕緣膜藉由電漿CVD法形成。
接著，形成隔著閘極絕緣膜與閘極電極重疊的氧化物半導體膜。
在此，藉由濺射法在閘極絕緣膜上形成氧化物半導體膜。
厚度為35nm的用於樣本3的氧化物半導體膜在如下條件下形成：作為濺射靶材採用In：Ga：Zn=1：1：1(原子數比)的靶材，將氧比例為33%的氬和氧的混 合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa。另外，將形成氧化物半導體膜時的基板溫度設定為300℃。
厚度為35nm的用於樣本4的氧化物半導體膜在如下條件下形成：作為濺射靶材採用In：Ga：Zn=3：1：2(原子數比)的靶材，將氧比例為33%的氬和氧的混合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa。另外，將形成氧化物半導體膜時的基板溫度設定為300℃。
厚度為35nm的用於樣本5的氧化物半導體膜在如下條件下形成：作為濺射靶材採用In：Ga：Zn=3：1：3(原子數比)的靶材，將氧比例為33%的氬和氧的混合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa。另外，將形成氧化物半導體膜時的基板溫度設定為300℃。
厚度為35nm的用於樣本6的氧化物半導體膜在如下條件下形成：作為濺射靶材採用In：Ga：Zn=3：1：4(原子數比)的靶材，將氧比例為33%的氬和氧的混合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa。另外，將形成氧化物半導體膜時的基板溫度設定為300℃。
接著，形成與氧化物半導體膜接觸的一對電極。
首先，在閘極絕緣膜及氧化物半導體膜上形 成導電膜。作為該導電膜，在厚度為50nm的鎢膜上形成厚度為400nm的鋁膜，並在該鋁膜上形成厚度為100nm的鈦膜。接著，藉由光微影製程在該導電膜上形成遮罩，使用該遮罩對該導電膜的一部分進行蝕刻，從而形成一對電極。
接著，在氧化物半導體膜及一對電極上形成第二閘極絕緣膜。在此，作為第二閘極絕緣膜採用厚度為50nm的第一氧化物絕緣膜、厚度為400nm的第二氧化物絕緣膜和厚度為100nm的氮化物絕緣膜的三層結構。
第一氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為20sccm的矽烷及流量為3000sccm的一氧化二氮作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為350℃，並向平行平板電極供應100W的高頻功率。
第二氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為160sccm的矽烷及流量為4000sccm的一氧化二氮作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，並向平行平板電極供應1500W的高頻功率。根據上述條件可以形成含有超過化學計量組成的氧且藉由加熱使氧的一部分脫離的氧氮化矽膜。
接著，在進行加熱處理以使水、氮、氫等從第一氧化物絕緣膜及第二氧化物絕緣膜中脫離的同時，使第二氧化物絕緣膜中的氧的一部分供應到氧化物半導體 膜。在此，在氮及氧氛圍下以350℃進行1小時的加熱處理。
接著，在第二氧化物絕緣膜上形成氮化物絕緣膜。氮化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為50sccm的矽烷、流量為5000sccm的氮以及流量為100sccm的氨氣體作為源氣體，將處理室的壓力設定為100Pa，將基板溫度設定為350℃，並向平行平板電極供應1000W的高頻功率。
接著，在沒有設置氧化物半導體膜及一對電極的區域中，在閘極絕緣膜及第二閘極絕緣膜的一部分形成到達閘極電極的開口部。藉由光微影製程在第二閘極絕緣膜上形成遮罩並使用該遮罩對閘極絕緣膜及第二閘極絕緣膜的一部分進行蝕刻，來形成該開口部。
接著，在第二閘極絕緣膜上形成用作背閘極電極的第二閘極電極。背閘極電極採用藉由設置在閘極絕緣膜及第二閘極絕緣膜的一部分的開口部與閘極電極電連接的結構。
在此，作為背閘極電極，藉由濺射法形成厚度為110nm的包含氧化矽的氧化銦-氧化錫化合物(ITO-SiO2)的導電膜。另外，用於該導電膜的靶材的組成為In2O3：SnO2：SiO2=85：10：5[wt%]。
接著，在氮氛圍下，以250℃進行1小時的加熱處理。
藉由上述製程，得到本實施例的樣本3、4、 5、6。
注意，作為上述樣本3至樣本6，分別製造通道寬度W為50μm且通道長度L為3μm、6μm及10μm的三種電晶體。
<Vg-Id特性>
接著，測量樣本3至樣本6中的電晶體的初期的Vg-Id特性。在此，在如下條件下測量流過源極與汲極之間的電流(以下，稱為汲極電流或Id)的變化特性，即Vg-Id特性：將基板溫度設定為25℃，將源極與汲極之間的電位差(以下，稱為汲極電壓或Vd)設定為1V、10V，並使源極與閘極之間的電位差(以下，稱為閘極電壓或Vg)在-20V至20V的範圍內變化。
圖39示出樣本3至樣本6的Vg-Id特性。
另外，在圖39中，橫軸表示閘極電壓Vg，第一縱軸表示汲極電流Id，第二縱軸表示場效移動率。在此，為了示出飽和區域中的值，作為場效移動率示出當汲極電壓Vd為10V時算出的場效移動率。
從圖39可知，樣本4至樣本6的電晶體的場效移動率比樣本3的電晶體高2倍至3倍左右。另外可知，樣本4的電晶體具有最高的場效移動率。
<可靠性>
接著，對樣本3至樣本6的可靠性進行評價。在光照 射狀態下測量Vg-Id特性，對可靠性進行評價。Vg-Id特性的測量方法參照上述Vg-Id特性的測量方法的記載。
另外，在光照射中使用氙氣燈，從與樣本垂直的方向對樣本照射400nm、450nm及500nm的波長的光。
圖40示出樣本3至樣本6的光照射狀態下的Vg-Id特性。
從圖40可知，在銦的比例高的樣本4至樣本6中，光照射狀態下的關態電流的增大比樣本3大。另一方面，在樣本3中，在照射可見光區的波長為500nm的光的狀態下，觀察不到關態電流的增大。
從上述結果可知，樣本3的電晶體適合於有可能被照射光的像素中的電晶體。另外可知，樣本4至樣本6的電晶體適合於能夠遮光的驅動電路中的電晶體，因為雖然在光照射狀態下觀察到關態電流的增大，但是它們具有高場效移動率。
實施例3
在本實施例中，製造包括適合於本發明的一個方式的顯示裝置的像素的電晶體的樣本8以及包括適合於顯示裝置的驅動電路的電晶體的樣本7。更具體地，作為本發明的一個方式的樣本8，製造相當於圖34的像素所示的電晶體10m的結構。另外，作為本發明的一個方式的樣本7，製造相當於圖34的驅動電路所示的電晶體 10kb的結構。在此，電晶體10kb不包括第二氧化物半導體膜82。
首先，作為基板使用玻璃基板，在基板上形成閘極電極。
藉由濺射法形成厚度為100nm的鎢膜，藉由光微影製程在該鎢膜上形成遮罩，使用該遮罩對該鎢膜的一部分進行蝕刻，由此形成閘極電極。
接著，在閘極電極上形成用作閘極絕緣膜的絕緣膜。
層疊厚度為50nm的氮化矽膜、厚度為300nm的氧氮化矽膜、厚度為50nm的氧氮化矽膜，由此形成閘極絕緣膜。另外，藉由電漿CVD法形成閘極絕緣膜。
接著，形成隔著閘極絕緣膜與閘極電極重疊的氧化物半導體膜。
在此，藉由濺射法在閘極絕緣膜上形成氧化物半導體膜。
厚度為35nm的用於樣本7的氧化物半導體膜在如下條件下形成：作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，將氧比例50%的氬和氧的混合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，供應2.5kW的直流功率。另外，將形成氧化物半導體膜時的基板溫度設定為170℃。
厚度為35nm的用於樣本8的氧化物半導體膜在如下條件下形成：作為濺射靶材使用In：Ga：Zn=3： 1：2(原子數比)的靶材，將氧比例50%的氬和氧的混合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，供應5kW的直流功率。另外，將形成氧化物半導體膜時的基板溫度設定為170℃。
接著，形成與氧化物半導體膜接觸的一對電極。
首先，在閘極絕緣膜及氧化物半導體膜上形成導電膜。作為該導電膜，在厚度為50nm的鎢膜上形成厚度為400nm的鋁膜，並在該鋁膜上形成厚度為100nm的鈦膜。接著，藉由光微影製程在該導電膜上形成遮罩，使用該遮罩對該導電膜的一部分進行蝕刻，從而形成一對電極。
接著，在氧化物半導體膜及一對電極上形成第二閘極絕緣膜。在此，作為第二閘極絕緣膜採用厚度為50nm的第一氧化物絕緣膜、厚度為400nm的第二氧化物絕緣膜和厚度為100nm的氮化物絕緣膜的三層結構。
第一氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為30sccm的矽烷及流量為4000sccm的一氧化二氮作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為350℃，並向平行平板電極供應150W的高頻功率。
第二氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為200sccm的矽烷及流量為4000sccm的一氧化二氮作為源氣體，將處理室的壓力設 定為200Pa，將基板溫度設定為220℃，並向平行平板電極供應1500W的高頻功率。根據上述條件可以形成含有超過化學計量組成的氧且藉由加熱使氧的一部分脫離的氧氮化矽膜。
接著，在進行加熱處理以使水、氮、氫等從第一氧化物絕緣膜及第二氧化物絕緣膜中脫離的同時，使第二氧化物絕緣膜中的氧的一部分供應到氧化物半導體膜。在此，在氮及氧氛圍下以350℃進行1小時的加熱處理。
接著，在第二氧化物絕緣膜上形成氮化物絕緣膜。氮化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為50sccm的矽烷、流量為5000sccm的氮以及流量為100sccm的氨氣體作為源氣體，將處理室的壓力設定為100Pa，將基板溫度設定為350℃，並向平行平板電極供應1000W的高頻功率。
接著，在沒有設置氧化物半導體膜及一對電極的區域中，在閘極絕緣膜及第二閘極絕緣膜的一部分形成到達閘極電極的開口部。藉由光微影製程在第二閘極絕緣膜上形成遮罩並使用該遮罩對閘極絕緣膜及第二閘極絕緣膜的一部分進行蝕刻，來形成該開口部。
接著，在第二閘極絕緣膜上形成用作背閘極電極的第二閘極電極。背閘極電極採用藉由設置在閘極絕緣膜及第二閘極絕緣膜的一部分的開口部與閘極電極電連接的結構。
在此，作為背閘極電極，藉由濺射法形成厚度為100nm的包含氧化矽的氧化銦-氧化錫化合物(ITO-SiO2)的導電膜。另外，用於該導電膜的靶材的組成為In2O3：SnO2：SiO2=85：10：5[wt%]。
接著，在氮氛圍下，以250℃進行1小時的加熱處理。
藉由上述製程，得到本實施例的樣本7及樣本8。在樣本8的製程中，省略上述製程中的背閘極電極的形成製程。
另外，作為上述樣本7及樣本8，分別製造通道寬度W為50μm且通道長度L為3μm、6μm的兩種電晶體。
<可靠性>
接著，對樣本7及樣本8的電晶體的可靠性進行評價。利用閘極偏壓應力測試進行可靠性的評價。
說明正閘極BT壓力測試(正BT)的測量方法。為了測量成為正閘極BT壓力測試的對象的電晶體的初期(施加壓力之前)的電特性，在基板溫度為60℃且汲極電壓Vd為1V或10V的條件下測量對於閘極電壓Vg的汲極電流Id的變化特性，即Vg-Id特性。
接著，在保持60℃的基板溫度的狀態下，將電晶體的汲極電壓Vd設定為0V。然後，施加閘極電壓Vg+30V並保持1小時。
另外，在負閘極BT壓力測試(負BT)時施加閘極電壓-30V。
此外，在暗態下(Dark)進行正閘極BT壓力測試及負閘極BT壓力測試。
圖41及圖42示出樣本7及樣本8的閘極BT壓力測試前後的Vg-Id特性。另外，以實線示出測試之前的Vg-Id特性，以虛線示出測試之後的Vg-Id特性。此外，表1及表2表示臨界電壓的變化(△Vth)及漂移值的變化(△Shift)。注意，臨界電壓(Vth)是指形成有通道時的閘極電壓(源極與閘極之間的電壓)。臨界電壓(Vth)是作為如下閘極電壓(Vg)算出的：在由橫軸表示閘極電壓(Vg)且由縱軸表示汲極電流(Id)的平方根，而標繪出其資料來形成的曲線(Vg-Id特性)中，將具有最大傾斜度的切線外推時的直線與汲極電流(Id)的平方根為0處(Id是0A)時的直線的交叉點的閘極電壓(Vg)。另外，在示出Vg-Id特性的曲線中，漂移值是作為如下閘極電壓(Vg)算出的：將具有最大傾斜度的切線外推時的直線與汲極電流(Id)為1×10-12A時的直線的交叉點的閘極電壓(Vg)。
從上述結果確認到：在根據本發明的一個方式的電晶體中，藉由採用在將閘極電極與背閘極電極電連接的狀態下施加閘極電壓的驅動方法，場效移動率得到提高，並且具有高可靠性。
實施例4
在本實施例中，說明對所製造的電晶體的Vg-Id特性及可靠性進行評價而得到的結果。
<樣本的製造>
在本實施例中，製造包括適合於本發明的一個方式的顯示裝置的像素的電晶體的樣本9以及包括適合於顯示裝置的驅動電路的電晶體的樣本10。更具體地，作為本發 明的一個方式的樣本9，製造相當於圖43的像素所示的電晶體10mb的結構。另外，作為本發明的一個方式的樣本10，製造相當於圖43的驅動電路所示的電晶體10ka的結構。
首先，作為基板使用玻璃基板，在基板上形成閘極電極。
藉由濺射法形成厚度為100nm的鎢膜，藉由光微影製程在該鎢膜上形成遮罩，使用該遮罩對該鎢膜的一部分進行蝕刻，由此形成閘極電極。
接著，在閘極電極上形成用作閘極絕緣膜的絕緣膜。
作為閘極絕緣膜，形成厚度為50nm的氮化矽膜和厚度為200nm的氧氮化矽膜的疊層。另外，閘極絕緣膜藉由電漿CVD法形成。
接著，形成隔著閘極絕緣膜與閘極電極重疊的氧化物半導體膜。
在此，藉由濺射法在閘極絕緣膜上形成氧化物半導體膜。
氧化物半導體膜具有單層結構的樣本為樣本9。在樣本9中，厚度為35nm的氧化物半導體膜在如下條件下形成：使用In：Ga：Zn=1：1：1(原子數比)的靶材作為濺射靶材，將氧比例為50%的氬和氧的混合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，並且供應2.5kW的直流功率。另外，將形成氧化 物半導體膜時的基板溫度設定為170℃。
氧化物半導體膜具有疊層結構的樣本為樣本10。在樣本10中，氧化物半導體膜包括：使用In：Ga：Zn=3：1：2(原子數比)的靶材作為靶材，將氧比例為50%的氬和氧的混合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，並且供應2.5kW的功率，由此形成的厚度為10nm的第一層；以及使用In：Ga：Zn=1：1：1(原子數比)的靶材作為靶材，將氧比例為50%的氬和氧的混合氣體供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，並且供應5kW的直流功率，由此形成的厚度為10nm的第二層。另外，將形成氧化物半導體膜時的基板溫度設定為170℃。
接著，形成與氧化物半導體膜接觸的一對電極。
首先，在閘極絕緣膜及氧化物半導體膜上形成導電膜。作為該導電膜，在厚度為50nm的鎢膜上形成厚度為400nm的鋁膜，並在該鋁膜上形成厚度為100nm的鈦膜。接著，藉由光微影製程在該導電膜上形成遮罩，使用該遮罩對該導電膜的一部分進行蝕刻，從而形成一對電極。
接著，在氧化物半導體膜及一對電極上形成保護絕緣膜。在此，作為保護絕緣膜採用厚度為10nm的第一氧化物絕緣膜及厚度為390nm的第二氧化物絕緣膜的兩層結構。
第一氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為20sccm的矽烷及流量為3000sccm的一氧化二氮作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為350℃，並向平行平板電極供應100W的高頻功率。
第二氧化物絕緣膜利用電漿CVD法在如下條件下形成：使用流量為160sccm的矽烷及流量為4000sccm的一氧化二氮作為源氣體，將處理室的壓力設定為200Pa，將基板溫度設定為220℃，並向平行平板電極供應1500W的高頻功率。根據上述條件可以形成含有超過化學計量組成的氧且藉由加熱使氧的一部分脫離的氧氮化矽膜。
接著，在進行加熱處理以使水、氮、氫等從第一氧化物絕緣膜及第二氧化物絕緣膜中脫離的同時，使第二氧化物絕緣膜中的氧的一部分供應到氧化物半導體膜。在此，在氮及氧氛圍下以350℃進行1小時的加熱處理。
接著，在沒有設置氧化物半導體膜及一對電極的區域中，在閘極絕緣膜及保護絕緣膜的一部分形成到達閘極電極的開口部。藉由光微影製程在保護絕緣膜上形成遮罩，使用該遮罩對閘極絕緣膜及保護絕緣膜的一部分進行蝕刻，由此形成該開口部。
接著，在氮氛圍下，以250℃進行1小時的加熱處理。
藉由上述製程，得到本實施例的樣本9及樣本10。
另外，作為上述樣本9及樣本10，分別製造通道寬度W為50μm且通道長度L為2μm、3μm及6μm的三種電晶體。
<Vg-Id特性>
接著，測量樣本9及樣本10中的電晶體的初期的Vg-Id特性。在此，在如下條件下測量流過源極與汲極之間的電流(以下，稱為汲極電流或Id)的變化特性，即Vg-Id特性：將基板溫度設定為25℃，將源極與汲極之間的電位差(以下，稱為汲極電壓或Vd)設定為1V、10V，並使源極與閘極之間的電位差(以下，稱為閘極電壓或Vg)在-20V至15V或-15V至10V的範圍內變化。
圖47示出樣本9及樣本10的Vg-Id特性。
另外，在圖47中，橫軸表示閘極電壓Vg，第一縱軸表示汲極電流Id，第二縱軸表示場效移動率。在此，為了示出飽和區域中的值，作為場效移動率示出當汲極電壓Vd為10V時算出的場效移動率。
從圖47可知，樣本10的電晶體的場效移動率比樣本9的電晶體高3倍左右。
從上述結果可知，藉由使用銦的比例高的氧化物半導體膜，場效移動率得到提高。因此，在需要高場效移動率的驅動電路的電晶體中，藉由使用銦的比例高的 氧化物半導體膜，可以提供一種能夠實現高清晰化的顯示裝置。

Claims (24)

  1. 一種顯示裝置，包括：基板上的像素部；以及該基板上的驅動電路，該驅動電路配置以驅動該像素部，其中該像素部包括包含第一氧化物半導體膜的第一電晶體，其中該驅動電路包括包含第二氧化物半導體膜和第三氧化物半導體膜的第二電晶體，其中該第二電晶體具有比該第一電晶體更大數量的氧化物半導體膜，其中該第一氧化物半導體膜和該第二氧化物半導體膜具有不同的組成，其中該第一電晶體的通道長度大於該第二電晶體的通道長度，其中該第三氧化物半導體膜與該第二氧化物半導體膜的側面接觸，其中第二氧化物半導體膜包括銦和鋅，並且其中該第二氧化物半導體膜中的銦原子的比例高於鋅原子的比例。
  2. 根據申請專利範圍第1項之顯示裝置，其中在相同製程中形成該第一氧化物半導體膜和該第三氧化物半導體膜。
  3. 根據申請專利範圍第1項之顯示裝置，其中該第一氧化物半導體膜和該第三氧化物半導體膜藉由加工相同膜形成。
  4. 根據申請專利範圍第1項之顯示裝置，其中該第一電晶體的該通道長度大於或等於2.5μm且小於或等於20μm，並且其中該第二電晶體的該通道長度大於或等於1.45μm且小於或等於2.2μm。
  5. 根據申請專利範圍第1項之顯示裝置，其中該第一氧化物半導體膜和該第三氧化物半導體膜具有相同的組成。
  6. 根據申請專利範圍第1項之顯示裝置，其中該第一氧化物半導體膜和該第三氧化物半導體膜各包括銦和鋅，並且其中該第一氧化物半導體膜和該第三氧化物半導體膜中的各個中的銦原子的比例低於或等於鋅原子的比例。
  7. 一種顯示裝置，包括：基板上的像素部；以及該基板上的驅動電路，該驅動電路配置以驅動該像素部，其中該像素部包括包含第一氧化物半導體膜的第一電晶體，其中該驅動電路包括包含第二氧化物半導體膜的第二電晶體，該第一氧化物半導體膜和該第二氧化物半導體膜具有不同的組成，其中該第二電晶體具有比該第一電晶體更大數量的氧化物半導體膜，其中該第一電晶體的通道長度大於該第二電晶體的通道長度，其中該第一電晶體的該通道長度大於或等於2.5μm且小於或等於20μm，其中該第二氧化物半導體膜包括銦和鋅，並且其中該第二氧化物半導體膜中的銦原子的比例高於鋅原子的比例。
  8. 根據申請專利範圍第7項之顯示裝置，其中該第二電晶體還包括該第二氧化物半導體膜上的第三氧化物半導體膜，並且其中該第一氧化物半導體膜和該第三氧化物半導體膜藉由加工相同膜形成。
  9. 根據申請專利範圍第7項之顯示裝置，其中該第二電晶體的該通道長度大於或等於1.45μm且小於或等於2.2μm。
  10. 根據申請專利範圍第1或7項之顯示裝置，其中該第二電晶體的該通道長度大於或等於1μm且小於或等於2.1μm。
  11. 根據申請專利範圍第1或7項之顯示裝置，其中該第二電晶體包括閘極電極層、該閘極電極層上的該第二氧化物半導體膜、該第二氧化物半導體膜上的絕緣層以及該絕緣層上的導電層，其中該絕緣層覆蓋該第二氧化物半導體膜且與閘極絕緣層接觸，並且其中在該第二電晶體的該第二氧化物半導體膜的通道寬度方向上，該導電層與該第二氧化物半導體膜的通道形成區重疊且與該閘極電極層電連接。
  12. 一種顯示裝置，包括：基板上的像素部；以及該基板上的驅動電路，該驅動電路配置以驅動該像素部，其中該像素部包括包含第一氧化物半導體膜的第一電晶體，其中該驅動電路包括包含第二氧化物半導體膜、該第二氧化物半導體膜上的第三氧化物半導體膜及該第三氧化物半導體膜上的第四氧化物半導體膜的第二電晶體，其中該第二電晶體具有比該第一電晶體更大數量的氧化物半導體膜，其中該第一電晶體的通道長度大於該第二電晶體的通道長度，其中該第四氧化物半導體膜覆蓋該第二氧化物半導體膜和該第三氧化物半導體膜的側表面，其中第三氧化物半導體膜包括銦和鋅，並且其中該第三氧化物半導體膜中的銦原子的比例高於鋅原子的比例。
  13. 根據申請專利範圍第12項之顯示裝置，其中在相同製程中形成該第一氧化物半導體膜和該第四氧化物半導體膜。
  14. 根據申請專利範圍第12項之顯示裝置，其中該第一氧化物半導體膜和該第四氧化物半導體膜藉由加工相同膜形成。
  15. 根據申請專利範圍第12項之顯示裝置，其中該第一氧化物半導體膜和該第二氧化物半導體膜具有不同的組成。
  16. 根據申請專利範圍第1、7、和12項中之任一項之顯示裝置，其中該第一氧化物半導體膜和該第二氧化物半導體膜位於絕緣表面上。
  17. 一種包括根據申請專利範圍第1、7、和12項中之任一項之顯示裝置的電子裝置。
  18. 一種半導體裝置，包括：包括基板上的第一電晶體之像素電路；以及包括該基板上的第二電晶體之驅動電路，該驅動電路配置以驅動該像素電路，其中該第一電晶體包括第一氧化物半導體膜，其中該第二電晶體包括：閘極電極；該閘極電極上的第二氧化物半導體膜；該第二氧化物半導體膜上的第三氧化物半導體膜；該第三氧化物半導體膜上的第四氧化物半導體膜；該第四氧化物半導體膜上的一對電極；以及該第四氧化物半導體膜上的導電膜，該導電膜被電連接到該閘極電極，其中該第二電晶體具有比該第一電晶體更大數量的氧化物半導體膜，其中該第四氧化物半導體膜覆蓋該第二氧化物半導體膜和該第三氧化物半導體膜的側表面，其中第三氧化物半導體膜包括銦和鋅，並且其中該第三氧化物半導體膜中的銦原子的比例高於鋅原子的比例。
  19. 根據申請專利範圍第18項之半導體裝置，其中該第一氧化物半導體膜和該第四氧化物半導體膜藉由加工相同膜形成。
  20. 根據申請專利範圍第18項之半導體裝置，其中該第一電晶體的通道長度大於或等於2.5μm且小於或等於20μm，並且其中該第二電晶體的通道長度大於或等於1.45μm且小於或等於2.2μm。
  21. 根據申請專利範圍第18項之半導體裝置，其中該第一電晶體的通道長度大於該第二電晶體的通道長度。
  22. 根據申請專利範圍第18項之半導體裝置，其中該第一氧化物半導體膜和該第二氧化物半導體膜位於絕緣表面上。
  23. 根據申請專利範圍第18項之半導體裝置，其中該第一氧化物半導體膜和該第二氧化物半導體膜具有不同的組成。
  24. 一種包括根據申請專利範圍第18項之半導體裝置的電子裝置。
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