JP2020031232A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020031232A
JP2020031232A JP2019200617A JP2019200617A JP2020031232A JP 2020031232 A JP2020031232 A JP 2020031232A JP 2019200617 A JP2019200617 A JP 2019200617A JP 2019200617 A JP2019200617 A JP 2019200617A JP 2020031232 A JP2020031232 A JP 2020031232A
Authority
JP
Japan
Prior art keywords
film
oxide
insulating film
oxide semiconductor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2019200617A
Other languages
English (en)
Inventor
正美 神長
Masami Kaminaga
正美 神長
俊光 生内
Toshimitsu Ubunai
俊光 生内
純一 肥塚
Junichi Hizuka
純一 肥塚
鈴之介 平石
Suzunosuke Hiraishi
鈴之介 平石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020031232A publication Critical patent/JP2020031232A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/4757—After-treatment
    • H01L21/47573—Etching the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

【課題】酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させる。【解決手段】トランジスタを有する半導体装置であって、トランジスタは、ゲート電極と、第１の絶縁膜と、酸化物半導体膜と、第２の絶縁膜と、一対の電極と、を有する。ゲート電極と酸化物半導体膜は互いに重なる領域を有する。酸化物半導体膜は、第１の絶縁膜と、第２の絶縁膜との間に設けられ、一対の電極と接する領域を有する。第１の絶縁膜は、ゲート電極と、酸化物半導体膜との間に設けられる。第１の絶縁膜または第２の絶縁膜の少なくとも一は、シリコン及び酸素を含み、フッ酸を用いてエッチングしたときのエッチング速度が、８ｎｍ／分より大きい領域を有する。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装
置、それらの駆動方法、またはそれらの製造方法に関する。特に、本発明の一態様は、電
界効果トランジスタを有する半導体装置に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いら
れているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリ
コン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用い
る技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物
半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ酸化物を用いたトラン
ジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術
が開示されている（特許文献１及び特許文献２参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体膜を有するトランジスタにおいて、酸化物半導体膜に含まれる酸素欠損は
、トランジスタの電気特性の不良に繋がる。例えば、酸素欠損が含まれている酸化物半導
体膜を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリー
オン特性となりやすい。これは、酸化物半導体膜に含まれる酸素欠損に起因して電荷が生
じてしまい、低抵抗化するためである。
また、酸化物半導体膜に酸素欠損が含まれると、経時変化やバイアス温度ストレス試験
（以下、ＢＴ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験ともいう。）により、
トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大してしまうという問題
がある。
そこで、本発明の一態様は、酸化物半導体を有するトランジスタを用いた半導体装置に
おいて、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の一とする。
または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一
とする。または、本発明の一態様は、新規な半導体装置などを提供することを課題の一と
する。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発
明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外
の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細
書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、ゲー
ト電極と、第１の絶縁膜と、酸化物半導体膜と、第２の絶縁膜と、一対の電極と、を有し
、ゲート電極と酸化物半導体膜は互いに重なる領域を有し、酸化物半導体膜は、第１の絶
縁膜と、第２の絶縁膜との間に設けられ、酸化物半導体膜は、一対の電極と接する領域を
有し、第１の絶縁膜は、ゲート電極と、酸化物半導体膜との間に設けられる。第１の絶縁
膜または第２の絶縁膜の少なくとも一は、シリコン及び酸素を含み、第１の絶縁膜または
第２の絶縁膜の少なくとも一は、フッ酸を用いてエッチングしたときのエッチング速度が
、８ｎｍ／分より大きい領域を有する。なお、フッ酸の温度は、２４℃であり、濃度は０
．５ｗｔ／ｖｏｌ％であってもよい。
なお、上記トランジスタは、ボトムゲート構造であり、ゲート電極は、絶縁表面及び酸
化物半導体膜の間に設けられる。トランジスタは、第１の膜を有し、第１の膜は、第１の
絶縁膜及び酸化物半導体膜の間に設けられてもよい。
また、上記トランジスタは、ボトムゲート構造であり、第２の絶縁膜は、第２の膜と接
し、第２の絶縁膜は、酸化物半導体膜及び第２の膜の間に設けられてもよい。
または、上記トランジスタは、トップゲート構造であり、酸化物半導体膜は、絶縁表面
及びゲート電極の間に設けられる。トランジスタは、第３の膜を有し、第３の膜は、第１
の絶縁膜及びゲート電極の間に設けられてもよい。
また、上記トランジスタは、トップゲート構造であり、酸化物半導体膜は、絶縁表面及
びゲート電極の間に設けられる。第２の絶縁膜は、第４の膜と接し、第４の膜は、第２の
絶縁膜及び酸化物半導体膜の間に設けられてもよい。
第１の膜乃至第４の膜は、インジウム、亜鉛、チタン、アルミニウム、タングステン、
タンタル、またはモリブデンの中から選ばれる少なくとも１以上と、酸素とを有してもよ
い。
また、本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは
、第１のゲート電極と、第１の絶縁膜と、酸化物半導体膜と、第２の絶縁膜と、第２のゲ
ート電極と、一対の電極と、を有する。第１のゲート電極と、酸化物半導体膜とは、互い
に重なる領域を有し、第２のゲート電極と、酸化物半導体膜とは、互いに重なる領域を有
し、第１の絶縁膜は、第１のゲート電極と、酸化物半導体膜の間に設けられ、第２の絶縁
膜は、第２のゲート電極と、酸化物半導体膜の間に設けられ、酸化物半導体膜は、一対の
電極と接する領域を有する。第１の絶縁膜または第２の絶縁膜の少なくとも一は、シリコ
ン及び酸素を含み、第１の絶縁膜または第２の絶縁膜の少なくとも一は、フッ酸を用いて
エッチングしたときのエッチング速度が、８ｎｍ／分より大きい領域を有する。なお、フ
ッ酸の温度は、２４℃であり、濃度は０．５ｗｔ／ｖｏｌ％であってもよい。
なお、第１の絶縁膜及び酸化物半導体膜の間に設けられる第５の膜を有してもよい。ま
たは、第２の絶縁膜及び第２のゲート電極の間に設けられる第６の膜を有してもよい。
第５の膜及び第６の膜は、インジウム、亜鉛、チタン、アルミニウム、タングステン、
タンタル、またはモリブデンの中から選ばれる少なくとも１以上と、酸素とを有してもよ
い。
本発明の一態様により、酸化物半導体膜を有するトランジスタの電気特性の変動を抑制
すると共に、信頼性を向上させることができる。または、本発明の一態様により、消費電
力が低減された半導体装置を提供することができる。または、本発明の一態様により、新
規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の
存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを
有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、
自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効
果を抽出することが可能である。
トランジスタの一形態を説明する上面図および断面図。 トランジスタの作製方法の一形態を説明する断面図。 トランジスタの一形態を説明する断面図。 トランジスタの一形態を説明する断面図。 トランジスタの一形態を説明する上面図及び断面図。 トランジスタの一形態を説明する断面図。 トランジスタの一形態を説明する上面図及び断面図。 トランジスタの一形態を説明する上面図及び断面図。 トランジスタの一形態を説明する断面図。 トランジスタの一形態を説明する断面図。 トランジスタの一形態を説明する断面図。 トランジスタのバンド構造を説明する図。 トランジスタの一形態を説明する上面図及び断面図。 トランジスタの作製方法の一形態を説明する断面図。 トランジスタの一形態を説明する上面図及び断面図。 実施の形態に係る、表示パネルの構成を説明する図。 表示モジュールを説明する図である。 実施の形態に係る、電子機器の外観図を説明する図。 ＴＤＳ分析結果及び酸化物絶縁膜のエッチング速度を説明する図。 ＴＤＳ分析結果を説明する図。 ＴＤＳ分析結果及び酸化物絶縁膜のエッチング速度を説明する図。 ＴＤＳ分析結果及び酸化物絶縁膜のエッチング速度を説明する図。 トランジスタのＩｄ−Ｖｇ特性を示す図。 トランジスタのＩｄ−Ｖｇ特性を示す図。 トランジスタのＩｄ−Ｖｇ特性を示す図。 基板面内におけるトランジスタのシフト値のばらつきを示す図。 ゲートＢＴストレス試験後のトランジスタのしきい値電圧の変動量およびシフト値の変動量を示す図。 ポジティブゲートＢＴストレス試験の試験時間と、トランジスタのしきい値電圧の変動量を示す図。 繰り返し±ゲートＢＴストレス試験におけるトランジスタのしきい値電圧の変動を示す図。 液晶パネルの歩留まりを示す図。 トランジスタの一形態を説明する断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また
、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部
分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰
り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるた
めに付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を
「第２の」または「第３の」などと適宜置き換えて説明することができる。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場
合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレ
イン」の用語は、入れ替えて用いることができるものとする。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場
の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。た
だし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差
のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多
い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし
、電圧を電位と読み替えてもよいこととする。
また、酸化物半導体膜を有するトランジスタはｎチャネル型トランジスタであるため、
本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすこと
ができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、
ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタ
を、ノーマリーオン特性を有するトランジスタと定義する。
なお、チャネル長とは、例えば、トランジスタの上面図において、酸化物半導体膜（ま
たはトランジスタがオン状態のときに酸化物半導体膜の中で電流の流れる部分）とゲート
電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域ま
たはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らな
い。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。その
ため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の
値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、酸化物半導体膜（またはトランジスタがオン状態のときに酸
化物半導体膜の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが
形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。な
お、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らな
い。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。その
ため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の
値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅とよぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅とよぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、酸化物半導体
膜の上面に形成されるチャネル領域の割合に対して、酸化物半導体膜の側面に形成される
チャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見か
け上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きく
なる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、酸化物半導体膜の形状が既知という仮定が必要である。したがって、酸
化物半導体膜の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定する
ことは困難である。
そこで、本明細書では、トランジスタの上面図において、酸化物半導体膜とゲート電極
とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見か
け上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎ
ｎｅｌ Ｗｉｄｔｈ）」とよぶ場合がある。また、本明細書では、単にチャネル幅と記載
した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。また
は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合
がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、
囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなど
によって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置、及びその作製方法について図面
を参照して説明する。本実施の形態に示すトランジスタは、ボトムゲート構造のトランジ
スタである。
＜１．トランジスタの構造＞
図１（Ａ）乃至図１（Ｆ）に、半導体装置が有するトランジスタの上面図及び断面図を
示す。図１（Ａ）はトランジスタの上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線
Ｃ−Ｄ間の断面図、図１（Ｃ）は、図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。また
、図１（Ｄ）乃至図１（Ｆ）は、図１（Ｃ）の変形例である。なお、本明細書において、
上面図は、明瞭化のため、基板、絶縁膜、保護膜などを省略する。
図１（Ａ）乃至図１（Ｃ）に示すトランジスタは、チャネルエッチ型のトランジスタで
ある。トランジスタは、基板１１上に設けられるゲート電極１３と、基板１１及びゲート
電極１３上のゲート絶縁膜１５と、ゲート絶縁膜１５を介して、ゲート電極１３と重なる
酸化物半導体膜１７と、酸化物半導体膜１７に接する一対の電極１９、２０とを有する。
また、ゲート絶縁膜１５、酸化物半導体膜１７、及び一対の電極１９、２０上には、保護
膜２６が形成される。
なお、保護膜２６は、酸化物半導体膜１７において、ゲート絶縁膜１５と接する面と反
対側の面において接する。すなわち、保護膜２６は、酸化物半導体膜１７において、チャ
ネルが形成される領域の反対側（以下、バックチャネル領域という。）に設けられること
で、酸化物半導体膜１７のバックチャネル領域を保護する機能を有する。
本実施の形態において、酸化物半導体膜１７と接する膜、代表的には、ゲート絶縁膜１
５及び保護膜２６の少なくとも一方が、酸化物絶縁膜を有し、酸化物絶縁膜は、２４℃、
０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、８ｎｍ／分より大き
く、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分より大きい、さらに好ましく
は１２ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下であること
を特徴とする。言い換えると、ゲート絶縁膜１５及び保護膜２６の少なくとも一方が、酸
素が添加された酸化物絶縁膜を有することを特徴とする。言い換えると、ゲート絶縁膜１
５及び保護膜２６の少なくとも一方が、化学量論的組成を満たす酸素よりも多くの酸素を
含む酸化物絶縁膜を有することを特徴とする。言い換えると、ゲート絶縁膜１５及び保護
膜２６の少なくとも一方は、加熱処理により酸素を放出する酸化物絶縁膜であることを特
徴とする。加熱処理により酸素を放出する酸化物絶縁膜は、昇温脱離ガス分析法（ＴＤＳ
（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））分析にて、酸
素の脱離量が１×１０１５分子／ｃｍ２より多く、好ましくは４×１０１６分子／ｃｍ２
より多く、好ましくは５×１０１６分子／ｃｍ２より多く、好ましくは６×１０１６分子
／ｃｍ２以上であることが望ましい。なお、上記ＴＤＳ分析時における膜の表面温度とし
ては５０℃以上７００℃以下、または５０℃以上５００℃以下の範囲が好ましい。
なお、エッチングのときに使用するフッ酸の濃度は、０．５ｗｔ／ｖｏｌ％としたが、
本発明の一態様は、これに限定されない。例えば、フッ酸の濃度は０．４ｗｔ／ｖｏｌ％
以上、０．６ｗｔ／ｖｏｌ％以下、より好ましくは、０．４５ｗｔ／ｖｏｌ％以上、０．
５５ｗｔ／ｖｏｌ％以下、としてもよい。また、酸化物絶縁膜のエッチング速度は、酸化
物絶縁膜を３５０℃以下で熱処理をした場合、または熱処理をしない場合のエッチング速
度であることが好ましい。
酸化物絶縁膜において、膜が疎であるほど、酸素が添加されやすい。２４℃、０．５ｗ
ｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、８ｎｍ／分より大きく、好ま
しくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分より大きい、さらに好ましくは１２ｎ
ｍ／分以上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下である酸化物絶縁膜
は、該エッチング速度より小さいエッチング速度でエッチングされる膜と比較して、疎で
ある。このため、酸素が添加されやすい。膜に添加された酸素は、膜中で他の原子との結
合が不十分であるため、加熱により放出しやすい。このため、トランジスタのゲート絶縁
膜１５及び保護膜２６の少なくとも一方として、酸素が添加されやすい酸化物絶縁膜、即
ち２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、８ｎｍ／
分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分より大きい、さら
に好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下
である酸化物絶縁膜を用いて形成し、加熱処理することにより、酸化物絶縁膜に含まれる
酸素を酸化物半導体膜に移動させることが可能である。また、酸化物半導体膜の酸素欠損
量を低減することが可能である。この結果、酸化物半導体膜を有するトランジスタの電気
特性の信頼性を高めることができる。
酸化物絶縁膜に酸素を添加する方法としては、酸化物絶縁膜に直接酸素を添加する方法
がある。または、酸化物絶縁膜上に膜（例えば、金属元素を有する膜）を形成した後、該
膜を介して酸化物絶縁膜に酸素を添加する方法がある。
膜（例えば、金属元素を有する膜）を介して酸化物絶縁膜に酸素を添加すると、膜（例
えば、金属元素を有する膜）にも酸素が添加され、金属酸化物膜が形成される。金属酸化
物膜は、除去してもよい。または、該金属酸化物膜が絶縁膜の場合、金属酸化物膜を残し
てもよい。図１（Ｄ）乃至図１（Ｆ）は、該金属酸化物膜を有するトランジスタの断面図
である。
図１（Ｄ）に示すトランジスタは、酸化物半導体膜１７、一対の電極１９、２０上に保
護膜２６を有する。保護膜２６は、酸化物絶縁膜２５と、金属酸化物膜２８を有する。酸
化物絶縁膜２５及び金属酸化物膜２８は順に積層されている。なお、酸化物絶縁膜２５は
、２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、８ｎｍ／
分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分より大きい、さら
に好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下
である酸化物絶縁膜で形成される。言い換えると、酸化物絶縁膜２５は、酸素が添加され
た酸化物絶縁膜である。言い換えると、酸化物絶縁膜２５は、化学量論的組成を満たす酸
素よりも多くの酸素を含む酸化物絶縁膜である。言い換えると、酸化物絶縁膜２５は、加
熱処理により酸素を放出する酸化物絶縁膜である。
図１（Ｅ）に示すトランジスタは、ゲート絶縁膜１５が、酸化物絶縁膜３１と、金属酸
化物膜３０とを有する。酸化物絶縁膜３１及び金属酸化物膜３０は順に積層されている。
酸化物絶縁膜３１は、酸化物絶縁膜２５と同様の酸化物絶縁膜で形成される。
図１（Ｆ）に示すトランジスタは、ゲート絶縁膜１５が、酸化物絶縁膜３１と、金属酸
化物膜３０とを有する。酸化物絶縁膜３１及び金属酸化物膜３０は順に積層されている。
また、保護膜２６は、酸化物絶縁膜２５と、金属酸化物膜２８を有する。酸化物絶縁膜２
５及び金属酸化物膜２８は順に積層されている。
金属酸化物膜２８、３０は、インジウム、亜鉛、チタン、アルミニウム、タングステン
、タンタル、またはモリブデンの中から選ばれる少なくとも１以上と、酸素とを有する。
金属酸化物膜２８、３０は、たとえば、酸化タンタル膜、酸化チタン膜、インジウム錫酸
化物（以下ＩＴＯともいう）膜、酸化アルミニウム膜、酸化物半導体膜（例えば、Ｉｎ−
Ｇａ−Ｚｎ酸化物膜（以下、ＩＧＺＯ膜ともいう。）（例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：
４：５（原子数比））等）を用いることができる。
金属酸化物膜２８、３０は、酸化物絶縁膜２５、３１から酸素が脱離することを抑制す
る機能を有する。このため、酸化物絶縁膜２５、３１及び酸化物半導体膜１７により多く
の酸素を添加することができる。
以下に、トランジスタの他の構成の詳細について説明する。
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。基板１１として、例えば、様々な基板を用いて、トラン
ジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。そ
の基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ（Ｓ
ｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック
基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、
タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィル
ム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、
バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどが
ある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のもの
があげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレ
ート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。
または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリ
プロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニルなどがある。または、一
例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙
類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジス
タを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力
が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタ
によって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができ
る。
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成
してもよい。または、基板１１とトランジスタの間に剥離層を設けてもよい。剥離層は、
その上に半導体装置を一部あるいは全部完成させた後、基板１１より分離し、他の基板に
転載するのに用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の
基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン
膜などの無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構
成等を用いることができる。
トランジスタが転載される基板の一例としては、上述したトランジスタを形成すること
が可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィ
ルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン
、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、
再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を
用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形
成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
なお、基板１１及びゲート電極１３の間に下地絶縁膜を設けてもよい。下地絶縁膜とし
て、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化
ガリウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化アルミニウム膜、酸化窒化ア
ルミニウム膜等がある。なお、下地絶縁膜として、窒化シリコン膜、酸化ガリウム膜、酸
化ハフニウム膜、酸化イットリウム膜、酸化アルミニウム膜等を用いることで、基板１１
から不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体膜１７への拡散を抑制
することができる。なお、酸化窒化シリコン膜、酸化窒化アルミニウム膜とは、その組成
として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜、窒化酸化アルミ
ニウム膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
ゲート電極１３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッ
ケル、鉄、コバルト、タングステンから選ばれた金属元素、または上述した金属元素を成
分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる
。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用い
てもよい。また、ゲート電極１３は、単層構造でも、二層以上の積層構造としてもよい。
例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、ア
ルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二
層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒
化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜
を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにそ
の上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその
上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、
タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元
素の一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含む
インジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記
透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
保護膜２６が、２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速
度が、８ｎｍ／分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分よ
り大きい、さらに好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２
０ｎｍ／分以下である酸化物絶縁膜で形成される場合、ゲート絶縁膜１５は、例えば酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸
化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いて形成されればよく、積
層または単層で設ける。なお、酸化物半導体膜１７との界面特性を向上させるため、ゲー
ト絶縁膜１５において少なくとも酸化物半導体膜１７と接する領域は酸化物絶縁膜で形成
することが好ましい。
また、ゲート絶縁膜１５として、酸素、水素、水等のブロッキング効果を有する絶縁膜
を設けることで、酸化物半導体膜１７からの酸素の外部への拡散と、外部から酸化物半導
体膜１７への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効
果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、
酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒
化ハフニウム等で形成される。
また、ゲート絶縁膜１５として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加
されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−
ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜１５の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上
３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
酸化物半導体膜１７は、少なくともＩｎ若しくはＺｎを含む金属酸化物膜で形成され、
代表的には、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｍ−Ｚｎ酸化物膜（Ｍは
Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）等で形成される。
なお、酸化物半導体膜１７がＩｎ−Ｍ−Ｚｎ酸化物膜で形成されるとき、ＩｎおよびＭ
の和を１００ａｔｏｍｉｃ％としたときＩｎとＭの原子数比率は、好ましくはＩｎが２５
ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏ
ｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜１７は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上
、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導
体を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜１７の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１０
０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜１７がＩｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、またはＮｄ）で形成される場合、Ｉｎ−Ｍ−Ｚｎ酸化物膜を成膜するために用いるス
パッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好
ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：
Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉ
ｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。なお、成膜される酸化物半導体膜１７の原子
数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子
数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。当該酸素欠
損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部
が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある
。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特
性となりやすい。
このため、酸化物半導体膜１７は、酸素欠損と共に、水素ができる限り低減されている
ことが好ましい。具体的には、酸化物半導体膜１７において、二次イオン質量分析法（Ｓ
ＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得
られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔ
ｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×
１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。この結果、トランジス
タは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する
。
また、酸化物半導体膜１７において、第１４族元素の一つであるシリコンや炭素が含ま
れると、酸化物半導体膜１７において酸素欠損が増加し、ｎ型化してしまう。このため、
酸化物半導体膜１７におけるシリコンや炭素の濃度（二次イオン質量分析法により得られ
る濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ
／ｃｍ３以下とする。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性
（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜１７において、二次イオン質量分析法により得られるアルカリ金
属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは
２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸
化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大
してしまうことがある。このため、酸化物半導体膜１７のアルカリ金属またはアルカリ土
類金属の濃度を低減することが好ましい。この結果、トランジスタは、しきい値電圧がプ
ラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜１７に窒素が含まれていると、キャリアである電子が生じ、キャ
リア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用
いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜にお
いて、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法
により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい
。
酸化物半導体膜１７の不純物を低減することで、酸化物半導体膜のキャリア密度を低減
することができる。このため、酸化物半導体膜１７は、キャリア密度が１×１０１７個／
ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個
／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下であることが好ましい。
酸化物半導体膜１７として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を
用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。こ
こでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性
または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半
導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある
。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電
圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純
度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、ト
ラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性であ
る酸化物半導体膜にチャネル領域が形成されるトランジスタは、オフ電流が著しく小さく
、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において
、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ
以下という特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成
されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合
がある。
また、酸化物半導体膜１７は、例えば非単結晶構造でもよい。非単結晶構造は、例えば
、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または
非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡ
ＡＣ−ＯＳは最も欠陥準位密度が低い。
なお、酸化物半導体膜１７が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領
域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい
。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡ
Ｃ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合が
ある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領
域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域が積層された構
造を有する場合がある。
一対の電極１９、２０は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウ
ム、ジルコニウム、モリブデン、鉄、コバルト、銀、タンタル、またはタングステンなど
の金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば
、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、チタン膜
上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する
二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン
膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、マンガン
を含む銅膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜
または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタ
ン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、
そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し
、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造、マンガンを
含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等が
ある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい
。
なお、本実施の形態では、一対の電極１９、２０を酸化物半導体膜１７及び保護膜２６
の間に設けたが、ゲート絶縁膜１５及び酸化物半導体膜１７の間に設けてもよい。
ゲート絶縁膜１５が、２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチ
ング速度が、８ｎｍ／分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ
／分より大きい、さらに好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好まし
くは２０ｎｍ／分以下である酸化物絶縁膜で形成される場合、保護膜２６は、酸化シリコ
ン、酸化窒化シリコン、またはＧａ−Ｚｎ酸化物等を用いることができる。
また、保護膜２６として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設け
ることで、酸化物半導体膜１７からの酸素の外部への拡散と、外部から酸化物半導体膜１
７への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有
する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、
酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜
、酸化窒化ハフニウム膜等がある。
保護膜２６の厚さは、厚さ５０ｎｍ以上１０００ｎｍ以下、好ましくは、１５０ｎｍ以
上４００ｎｍ以下の厚さである領域を有すればよい。
＜２． トランジスタの作製方法＞
次に、図１に示すトランジスタの作製方法について、図２を用いて説明する。なお、図
２において、図１（Ａ）の一点鎖線−Ｂに示すチャネル長方向の断面図、及び一点鎖線Ｃ
−Ｄに示すチャネル幅方向の断面図を用いて、トランジスタの作製方法を説明する。
トランジスタを構成する膜（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、
スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬ
Ｄ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができ
る。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代
表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学
堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチ
ャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズ
マダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば
、それぞれのスイッチングバルブ（高速バルブともよぶ）を切り替えて２種類以上の原料
ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガス
と同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原
料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリア
ガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。ま
た、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２
の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し
、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜
が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆
性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数に
よって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを
作製する場合に適している。
図２（Ａ）に示すように、基板１１上にゲート電極１３を形成する。
ゲート電極１３の形成方法を以下に示す。はじめに、スパッタリング法、真空蒸着法、
パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等により導電膜を形成し、導電膜上にフォ
トリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエ
ッチングして、ゲート電極１３を形成する。この後、マスクを除去する。
なお、ゲート電極１３は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジ
ェット法等で形成してもよい。
また、ＡＬＤを利用する成膜装置を用いて、導電膜としてタングステン膜を成膜するこ
とができる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タン
グステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステ
ン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に
、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜を
ドライエッチングして、ゲート電極１３を形成する。
次に、基板１１及びゲート電極１３上にゲート絶縁膜１５を形成し、ゲート絶縁膜１５
上であって、ゲート電極１３と重なる領域に酸化物半導体膜１７を形成する。
ゲート絶縁膜１５は、スパッタリング法、ＣＶＤ法、真空蒸着法、パルスレーザー堆積
（ＰＬＤ）法、熱ＣＶＤ法等で形成する。
ゲート絶縁膜１５として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原
料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シ
リコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラ
ン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、ゲート絶縁膜１５として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ法を用いて
形成することができる。
また、ゲート絶縁膜１５として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、
酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフ
ニウムアルコキシド溶液や、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などの
ハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガ
スを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）
２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウ
ムなどがある。
また、ゲート絶縁膜１５として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、
酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（
トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏ
の２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３で
ある。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブ
チルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプ
タンジオナート）などがある。
また、ゲート絶縁膜１５として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、
酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着
物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸
着物と反応させる。
ここでは、ゲート絶縁膜１５として、プラズマＣＶＤ法により酸化窒化シリコン膜を形
成する。
酸化物半導体膜１７の形成方法について以下に説明する。ゲート絶縁膜１５上に、スパ
ッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱ＣＶＤ法
等により酸化物半導体膜を形成する。次に、酸化物半導体膜上にフォトリソグラフィ工程
によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングするこ
とで、図２（Ｂ）に示すように、ゲート絶縁膜１５上であって、ゲート電極１３の一部と
重なるように素子分離された酸化物半導体膜１７を形成する。この後、マスクを除去する
。
また、酸化物半導体膜１７として印刷法を用いることで、素子分離された酸化物半導体
膜１７を直接形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源
装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合
ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス
比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい
。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物を含むターゲット、好ましくはＩｎ−Ｇａ−Ｚｎ酸化物
を含む多結晶ターゲットを用いることで、ＣＡＡＣ−ＯＳ膜および微結晶酸化物半導体膜
を形成することが可能である。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板
温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好まし
くは２００℃以上３５０℃以下とすることで、ＣＡＡＣ−ＯＳ膜を形成することができる
。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素などの濃
度）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、
露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで、成膜時のプラズマダメ
ージを軽減することが可能であり好ましい。成膜ガス中の酸素割合は、３０体積％以上、
好ましくは１００体積％とする。
また、酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜の脱水素
化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点
未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下
とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または
窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲
気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれな
いことが好ましい。処理時間は３分以上２４時間以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱
処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜することで、さらには酸化物半導体膜を形成した後
、加熱処理を行うことで、酸化物半導体膜における水素濃度を、５×１０１９ａｔｏｍｓ
／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、
より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａ
ｔｏｍｓ／ｃｍ３以下とすることができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ
２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ
層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ
層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜ
てＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの
混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリン
グしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また
、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ
（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ
３）２ガスを用いてもよい。
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成した後、当
該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングする
。次に、マスクを除去した後、窒素及び酸素を含む混合ガス雰囲気で加熱処理を行うこと
で、酸化物半導体膜１７を形成する。
なお、加熱処理は、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃
以下で行うことで、後述するＣＡＡＣ化率が、７０％以上１００％未満、好ましくは８０
％以上１００％未満、好ましくは９０％以上１００％未満、より好ましくは９５％以上９
８％以下である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減さ
れた酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密
度の低い酸化物半導体膜を形成することができる。なお、透過電子回折測定装置を用いて
透過電子回折パターンを測定した場合、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パタ
ーンが観測される領域の割合をＣＡＡＣ化率という。
次に、図２（Ｃ）に示すように、一対の電極１９、２０を形成する。
一対の電極１９、２０の形成方法を以下に示す。はじめに、スパッタリング法、真空蒸
着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等で導電膜を形成する。次に、該導
電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電
膜をエッチングして、一対の電極１９、２０を形成する。この後、マスクを除去する。
ここでは、厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚
さ１００ｎｍのチタン膜を順にスパッタリング法により積層する。次に、チタン膜上にフ
ォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜、アル
ミニウム膜、及びチタン膜をドライエッチングして、一対の電極１９、２０を形成する。
なお、一対の電極１９、２０を形成した後、加熱処理を行ってもよい。当該加熱処理と
しては、酸化物半導体膜１７を形成した後に行う加熱処理と同様の条件を用いて行うこと
ができる。
また、一対の電極１９、２０を形成した後、エッチング残渣を除去するため、洗浄処理
をすることが好ましい。この洗浄処理を行うことで、一対の電極１９、２０の短絡を抑制
することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕ
ｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、フッ酸、シュウ酸、リン酸など
の酸性の溶液、または水を用いて行うことができる。
次に、酸化物半導体膜１７及び一対の電極１９、２０上に、酸化物絶縁膜２１を形成す
る。酸化物絶縁膜２１は、後の酸素の添加工程において酸素が添加されやすい条件を用い
て形成する。酸化物絶縁膜２１は、スパッタリング法、ＣＶＤ法、蒸着法等により形成す
ることができる。なお、ＣＶＤ法において、成膜温度を、３５０℃以下、好ましくは３０
０℃以下、更に好ましくは２５０℃以下とすることで、酸素が添加されやすい酸化物絶縁
膜を形成することができる。また、処理室内の圧力を４０Ｐａ以上、好ましくは１００Ｐ
ａ以上、更に好ましくは２００Ｐａ以上とすることで酸素が添加されやすい酸化物絶縁膜
を形成することができる。
ここでは、基板１１を保持する温度を２２０℃とし、流量１６０ｓｃｃｍのシラン及び
流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２００Ｐａとし
、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１５００Ｗ（電力密度として
は８×１０−１Ｗ／ｃｍ２）とするプラズマＣＶＤ法を用いて、酸化窒化シリコン膜を形
成する。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板
歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０
℃以下とする。当該加熱処理により、酸化物絶縁膜２１に含まれる水、水素等を放出させ
ることが可能である。
ここでは、窒素及び酸素を含む混合ガス雰囲気で、３５０℃、１時間の加熱処理を行う
。
次に、酸化物絶縁膜２１上に膜２２を形成した後、膜２２を介して酸化物絶縁膜２１に
酸素２４を添加する。さらには、酸化物半導体膜１７に酸素２４を添加することができる
。なお、当該工程において、膜２２にも酸素が添加される。
膜２２は、インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、また
はモリブデンの中から選ばれる少なくとも１以上を有する。例えば、上述した金属元素を
含む合金、上述した金属元素を組み合わせた合金、上述した金属元素を有する金属酸化物
、上述した金属元素を有する金属窒化物、または上述した金属元素を有する金属窒化酸化
物等の導電性を有する材料を用いて形成することで、酸化物絶縁膜２１に、より多くの酸
素を添加することができる。
膜２２は、例えば、窒化タンタル膜、チタン膜、インジウム錫酸化物膜、アルミニウム
膜、酸化物半導体膜（例えば、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５（原子数比）
）等）を用いることができる。また、膜２２としては、スパッタリング法を用いて形成す
ることができる。また、膜２２の厚さとしては、１ｎｍ以上２０ｎｍ以下、または２ｎｍ
以上１０ｎｍ以下とすると好ましい。本実施の形態では、膜２２として、厚さ５ｎｍの酸
化シリコンを添加したインジウム錫酸化物（ＩＴＳＯともいう。）を用いる。
酸素２４を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ処理
法等がある。また、酸素２４を添加する際に、基板１１側にバイアスを印加することで効
果的に、酸素２４を酸化物絶縁膜２１に添加することができる。さらには、酸化物半導体
膜１７に酸素２４を添加することができる。上記バイアスとしては、例えば、電力密度を
１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよい。膜２２に酸素２４を添加する際、膜２
２は、酸化物絶縁膜２１から酸素が脱離することを抑制する保護膜として機能する。この
ため、酸化物絶縁膜２１及び酸化物半導体膜１７に、より多くの酸素を添加することがで
きる。また、酸化物絶縁膜２１を形成した後に加熱処理を行うと、酸化物絶縁膜２１から
酸素が放出されてしまう。酸化物半導体膜１７の酸素欠損を削減するのに十分な酸素が酸
化物絶縁膜２１に含まれていないと、酸化物絶縁膜２１を形成した後に加熱処理を行って
も、酸化物半導体膜１７に酸素欠損が残存してしまう。そこで、膜２２を介して、酸化物
絶縁膜２１に酸素を添加することで、酸化物絶縁膜２１により多くの酸素を添加すること
が可能であり、この結果、酸化物半導体膜１７の酸素欠損量を低減することができる。
また、プラズマ処理で酸化物絶縁膜２１に酸素を添加する場合、マイクロ波で酸素を励
起し、高密度な酸素プラズマを発生させることで、酸化物絶縁膜２１への酸素添加量を増
加させることができる。
以上の工程により、図２（Ｅ）に示すように、２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸
に浸漬したときのエッチング速度が、８ｎｍ／分より大きく、好ましくは１０ｎｍ／分以
上、好ましくは１０ｎｍ／分より大きい、さらに好ましくは１２ｎｍ／分以上であり、５
０ｎｍ／分以下、好ましくは２０ｎｍ／分以下である酸化物絶縁膜２５と、金属酸化物膜
２８を形成することができる。
金属酸化物膜２８は、インジウム、亜鉛、チタン、アルミニウム、タングステン、タン
タル、またはモリブデンの中から選ばれる少なくとも１以上と、酸素とを有する。金属酸
化物膜２８は、例えば、酸化タンタル膜、酸化チタン膜、インジウム錫酸化物膜、酸化ア
ルミニウム膜、酸化物半導体膜（例えば、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５（
原子数比））等）を用いることができる。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板
歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０
℃以下とする。
当該加熱処理において、酸化物絶縁膜２５に含まれる酸素が酸化物半導体膜１７に移動
し、酸化物半導体膜１７の酸素欠損量を低減することができる。なお、金属酸化物膜２８
は、酸素のバリア膜として機能するため、当該加熱処理において、酸化物絶縁膜２５の酸
素が外部に放出されにくい。このため、酸化物絶縁膜２５の酸素を効率よく酸化物半導体
膜１７に移動させることができる。以上の工程により、図１（Ｄ）に示すトランジスタを
作製することができる。
この後、金属酸化物膜２８を除去してもよい。金属酸化物膜２８の除去方法としては、
ドライエッチング法、ウエットエッチング法、またはドライエッチング法とウエットエッ
チング法を組み合わせる方法等がある。
以上の工程により、図１（Ｃ）に示すトランジスタを作製することができる。
本実施の形態により、しきい値電圧のシフトが低減されたトランジスタを作製すること
ができる。また、電気特性の変動が低減されたトランジスタを作製することができる。
なお、本実施の形態において、本発明の一態様について述べた。また、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。例えば、本発明の一態様として、酸化物絶縁膜、酸化物半導体膜等に、酸素を添
加する場合の例について示したが、本発明の一態様は、これに限定されない。場合によっ
ては、または、状況に応じて、本発明の一態様は、酸素以外の元素を添加してもよい。あ
るいは、場合によっては、または、状況に応じて、本発明の一態様は、酸素を添加しなく
てもよい。あるいは、場合によっては、または、状況に応じて、本発明の一態様は、酸化
物絶縁膜以外の膜や、酸化物半導体膜以外の膜に、酸素や、酸素以外の元素を添加しても
よい。
＜変形例１＞
本実施の形態に示すトランジスタの変形例について、図３を用いて説明する。本変形例
で説明するトランジスタは、ゲート絶縁膜または保護膜が図１に示すトランジスタと異な
る例について説明する。
図３（Ａ）に示すトランジスタは、保護膜２６が積層構造であることを特徴とする。具
体的には、保護膜２６は、酸化物絶縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２７
を順に有する。酸化物半導体膜１７に接する酸化物絶縁膜２３は、窒素酸化物が少なく、
欠陥準位の密度が低い酸化物絶縁膜を用いて形成することができる。また、酸化物絶縁膜
２５は、２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、８
ｎｍ／分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分より大きい
、さらに好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ／
分以下である酸化物絶縁膜を用いて形成することができる。
また、図３（Ｂ）に示すように、保護膜２６は、酸化物絶縁膜２３、酸化物絶縁膜２５
、金属酸化物膜２８、及び窒化物絶縁膜２７を順に有してもよい。
窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜とは、具体的には、真空準位
から４．６ｅＶ以上８ｅＶ以下にある欠陥準位の密度が少ない酸化物絶縁膜であり、言い
換えると、窒素酸化物に起因する欠陥準位の密度が少ない酸化物絶縁膜である。窒素酸化
物が少なく、欠陥準位の密度が低い酸化物絶縁膜として、窒素酸化物の放出量の少ない酸
化窒化シリコン膜、窒素酸化物の放出量の少ない酸化シリコン膜、窒素酸化物の放出量の
少ない酸化窒化アルミニウム膜、または窒素酸化物の放出量の少ない酸化アルミニウム膜
等を用いることができる。なお、酸化物絶縁膜２３は、平均膜厚が、０．１ｎｍ以上５０
ｎｍ以下、または０．５ｎｍ以上１０ｎｍ以下である。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ分析において、窒素
酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量
が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの
放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下
の加熱処理による放出量とする。
酸化物絶縁膜２５は、平均膜厚が５ｎｍ以上１０００ｎｍ以下、または１０ｎｍ以上５
００ｎｍ以下である。
窒素酸化物（ＮＯｘ、ｘは０以上２以下、好ましくは１以上２以下）、代表的にはＮＯ
２またはＮＯは、酸化物絶縁膜２３に準位を形成する。当該準位は、酸化物半導体膜１７
のエネルギーギャップ内に位置する。そのため、窒素酸化物が、酸化物絶縁膜２３及び酸
化物半導体膜１７の界面に拡散すると、当該準位が酸化物半導体膜１７の酸化物絶縁膜２
３側において電子をトラップする場合がある。この結果、トラップされた電子が、酸化物
絶縁膜２３及び酸化物半導体膜１７界面近傍に留まるため、トランジスタのしきい値電圧
をプラス方向にシフトさせてしまう。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上基板歪み点未満の
加熱処理により、酸化物絶縁膜２３は、１００Ｋ以下のＥＳＲで測定して得られたスペク
トルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１
以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３
のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並
びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定におい
て約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値
が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６
６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未
満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃ
ｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、二酸化窒素起因のシグナルに相当する
。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上
２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３
のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含
有量が少ないといえる。
また、トランジスタの作製工程の加熱処理、代表的には３００℃以上基板歪み点未満の
加熱処理における、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜は、ＳＩＭ
Ｓで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
なお、酸化物絶縁膜２３として、加熱処理により放出する窒素酸化物の放出量より、加
熱処理により放出するアンモニアの放出量が多い酸化物絶縁膜を用いることで、代表的に
は、酸化物絶縁膜２３として、質量電荷比ｍ／ｚ＝１７の気体の放出量が１×１０１８個
／ｃｍ３以上５×１０１９個／ｃｍ３以下である酸化物絶縁膜を用いることで、作製工程
のプロセスにおける加熱処理において、反応式（Ａ−１）及び反応式（Ａ−２）が生じ、
窒素酸化物がアンモニアおよび酸素と反応して窒素ガスとなって脱離する。この結果、酸
化物絶縁膜２３の窒素濃度及び窒素酸化物の含有量を低減することができる。また、酸化
物絶縁膜２３と、酸化物半導体膜との界面におけるキャリアのトラップを低減することが
可能である。また、半導体装置に含まれるトランジスタのしきい値電圧のシフトを低減す
ることが可能であり、トランジスタの電気特性の変動を低減することができる。
また、欠陥の少ない酸化物絶縁膜は、加熱処理後において、１００Ｋ以下のＥＳＲで測
定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナ
ル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上
１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナ
ルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、Ｘバン
ドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の
第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８
ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１
０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以
下、好ましくは１以上２以下）起因のシグナルに相当する。即ち、ｇ値が２．０３７以上
２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナ
ル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合
計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、酸化物絶縁膜２３は、ＳＩＭＳで測定される窒素濃度が、６×１０２０ａｔｏｍ
ｓ／ｃｍ３以下であることが好ましい。この結果、酸化物絶縁膜２３において、窒素酸化
物が生成されにくくなり、酸化物絶縁膜２３と、酸化物半導体膜１７との界面におけるキ
ャリアのトラップを低減することが可能である。また、半導体装置に含まれるトランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
酸化物半導体膜１７に接する酸化物絶縁膜２３が、上記のように、窒素酸化物の含有量
が少ないと、酸化物絶縁膜２３と、酸化物半導体膜１７との界面におけるキャリアのトラ
ップを低減することが可能である。この結果、半導体装置に含まれるトランジスタのしき
い値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減す
ることができる。
酸化物絶縁膜２３として、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜を
形成する場合、酸化シリコン膜または酸化窒化シリコン膜をＣＶＤ法を用いて形成するこ
とができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を
用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン
、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素
等がある。
また、堆積性気体に対する酸化性気体を２０倍より大きく１００倍未満、好ましくは４
０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下と
するＣＶＤ法を用いることで、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜
を形成することができる。
窒化物絶縁膜２７は、少なくとも、水素及び酸素のブロッキング効果を有する膜を用い
る。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッ
キング効果を有する。窒化物絶縁膜２７を設けることで、酸化物半導体膜１７からの酸素
の外部への拡散と、外部から酸化物半導体膜１７への水素、水等の侵入を防ぐことができ
る。
窒化物絶縁膜２７としては、厚さが５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎ
ｍ以上２００ｎｍ以下の、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、
窒化酸化アルミニウム膜等がある。
なお、窒化物絶縁膜２７の代わりに、酸素、水素、水等のブロッキング効果を有する酸
化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜
としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガ
リウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化
ハフニウム膜等がある。
窒化物絶縁膜２７は、スパッタリング法、ＣＶＤ法等を用いて形成することができる。
窒化物絶縁膜２７としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリ
コンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いる。原料ガスとして
、窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、
活性種が発生する。当該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水
素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進さ
れ、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成する
ことができる。一方、原料ガスにおいて、窒素に対するアンモニアの量が多いと、シリコ
ンを含む堆積性気体及び窒素それぞれの分解が進まず、シリコン及び水素の結合が残存し
てしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため
、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、好ましくは１
０以上５０以下とすることが好ましい。
図３（Ｃ）に示すトランジスタは、ゲート絶縁膜１５が、窒化物絶縁膜２９及び酸化物
絶縁膜３１が積層されており、酸化物半導体膜１７に接する酸化物絶縁膜３１は、窒素酸
化物が少なく、欠陥準位の密度が低い酸化物絶縁膜であることを特徴とする。
また、図３（Ｄ）に示すように、ゲート絶縁膜１５は、窒化物絶縁膜２９、酸化物絶縁
膜３１、及び金属酸化物膜３０を順に有してもよい。
また、図３（Ｅ）に示すように、ゲート絶縁膜１５は、窒化物絶縁膜２９及び酸化物絶
縁膜３１を順に有してもよい。さらに、保護膜２６は、酸化物絶縁膜２３、酸化物絶縁膜
２５、及び窒化物絶縁膜２７を順に有してもよい。
また、図３（Ｆ）に示すように、ゲート絶縁膜１５は、窒化物絶縁膜２９、酸化物絶縁
膜３１、及び金属酸化物膜３０を順に有してもよい。さらに、保護膜２６は、酸化物絶縁
膜２３、酸化物絶縁膜２５、金属酸化物膜２８、及び窒化物絶縁膜２７を順に有してもよ
い。
窒化物絶縁膜２９としては、水、水素等のブロッキング効果を有する膜を用いることが
好ましい。または、窒化物絶縁膜２９として、欠陥量の少ない膜を用いることが好ましい
。窒化物絶縁膜２９の代表例としては、窒化シリコン膜、窒化酸化シリコン膜、窒化アル
ミニウム膜、窒化酸化アルミニウム膜等がある。
なお、窒化物絶縁膜２９に窒化シリコン膜を用いることで、以下の効果を得ることがで
きる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を
得るのに必要な膜厚が大きいため、ゲート絶縁膜１５を物理的に厚膜化することができる
。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、半導
体装置の静電破壊を抑制することができる。
酸化物半導体膜を用いたトランジスタにおいて、ゲート絶縁膜１５中に捕獲準位（界面
準位ともいう。）があると、トランジスタの電気特性の変動、代表的にはしきい値電圧の
シフトの原因となる。この結果、トランジスタごとに電気特性がばらつくという問題があ
る。このため、窒化物絶縁膜２９として欠陥量の少ない窒化シリコン膜を用いることで、
しきい値電圧のシフト、及びトランジスタの電気特性のばらつきを低減することができる
。
また、窒化物絶縁膜２９を積層構造で形成してもよい。例えば、第１の窒化シリコン膜
として、欠陥が少ない窒化シリコン膜を用い、第１の窒化シリコン膜上に、第２の窒化シ
リコン膜として、水素分子放出量及びアンモニア分子放出量の少ない窒化シリコン膜を設
けることで、ゲート絶縁膜１５として、欠陥が少なく、且つ水素分子及びアンモニア分子
の放出量の少ないゲート絶縁膜を形成することができる。この結果、ゲート絶縁膜１５に
含まれる水素及び窒素が、酸化物半導体膜１７へ移動することを抑制できる。
このような窒化物絶縁膜２９は、２段階の形成方法を用いて窒化シリコン膜を積層して
形成することが好ましい。はじめに、シラン、窒素、及びアンモニアの混合ガスを原料ガ
スとして用いたプラズマＣＶＤ法により、欠陥量の少ない第１の窒化シリコン膜を形成す
る。次に、後に説明する窒化物絶縁膜２７のような原料ガスの流量比を用いることで、水
素分子放出量及びアンモニア分子放出量の少ない窒化シリコン膜を第２の窒化シリコン膜
として形成することができる。
また、ゲート絶縁膜１５中に捕獲準位があると、トランジスタのしきい値電圧の変動、
代表的にはしきい値電圧のシフトの原因となる。この結果、トランジスタごとに電気特性
がばらつくという問題がある。このため、ゲート絶縁膜１５において、緻密な酸化物絶縁
膜を設けることで、トランジスタの電気特性のばらつきを低減することができる。さらに
、保護膜２６として、酸素が添加されやすい酸化物絶縁膜を設けることで、酸化物半導体
膜の酸素欠損量を低減することが可能であり、トランジスタの信頼性を高めることができ
る。このため、ゲート絶縁膜１５に設けられる酸化物絶縁膜として、２４℃、０．５ｗｔ
／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、８ｎｍ／分以下の酸化物絶縁膜
を用い、保護膜２６として、２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエ
ッチング速度が、８ｎｍ／分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０
ｎｍ／分より大きい、さらに好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好
ましくは２０ｎｍ／分以下である酸化物絶縁膜を用いることが好ましい。
＜変形例２＞
実施の形態１に示すトランジスタの変形例について、図４を用いて説明する。図１乃至
図３に示すトランジスタは、チャネルエッチ型のトランジスタであったが、本変形例で説
明するトランジスタは、チャネル保護型のトランジスタである。
図４（Ａ）に示すトランジスタは、基板１１上に設けられるゲート電極１３と、基板１
１及びゲート電極１３上のゲート絶縁膜１５と、ゲート絶縁膜１５を介して、ゲート電極
１３と重なる酸化物半導体膜１７と、ゲート絶縁膜１５及び酸化物半導体膜１７上の絶縁
膜３３と、該絶縁膜３３の開口部において酸化物半導体膜１７に接する一対の電極１９、
２０とを有する。
なお、図４（Ｂ）に示すように、絶縁膜３３は、酸化物絶縁膜３４及び金属酸化物膜３
６を順に有してもよい。
また、図４（Ｃ）に示すトランジスタのように、酸化物半導体膜１７上に形成される島
状の絶縁膜３５と、島状の絶縁膜３５上に端部が形成され、且つ酸化物半導体膜１７と接
する一対の電極１９、２０とを有してもよい。
また、図４（Ｄ）に示すように、島状の絶縁膜３５は、酸化物絶縁膜３７及び金属酸化
物膜３８を順に有してもよい。
また、図４（Ｅ）に示すように、ゲート絶縁膜１５は、酸化物絶縁膜３１及び金属酸化
物膜３０を順に有してもよい。さらに、絶縁膜３３は、酸化物絶縁膜３４及び金属酸化物
膜３６を順に有してもよい。
また、図４（Ｆ）に示すように、ゲート絶縁膜１５は、酸化物絶縁膜３１及び金属酸化
物膜３０を順に有してもよい。さらに、島状の絶縁膜３５は、酸化物絶縁膜３７及び金属
酸化物膜３８を順に有してもよい。
絶縁膜３３、３５は、図１（Ｂ）に示すゲート絶縁膜１５または保護膜２６と同様に形
成することができる。
酸化物絶縁膜３１、３４、３７は、図１（Ｄ）に示す酸化物絶縁膜２５と同様に形成す
ることができる。
金属酸化物膜３０、３６、３８は、図１（Ｄ）に示す金属酸化物膜２８と同様に形成す
ることができる。
図４に示すトランジスタは、酸化物半導体膜１７が絶縁膜３３、３５に覆われているた
め、一対の電極１９、２０を形成するエッチングにおいて、酸化物半導体膜１７はダメー
ジを受けない。さらに、酸化物絶縁膜３１、３４、３７として、酸素が添加された酸化物
絶縁膜を用いて形成することで、しきい値電圧のマイナスシフトを抑制した、優れた電気
特性を有するトランジスタを作製することができる。また、経時変化や光ＢＴストレス試
験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
＜変形例３＞
本実施の形態１に示すトランジスタの変形例について、図５を用いて説明する。本変形
例に示すトランジスタは、多階調マスクを用いて形成された酸化物半導体膜１７ａ及び一
対の電極１９ａ、２０ａを有することを特徴とする。
図５（Ａ）乃至図５（Ｆ）に、半導体装置が有するトランジスタの上面図及び断面図を
示す。図５（Ａ）はトランジスタの上面図であり、図５（Ｂ）は、図５（Ａ）の一点鎖線
Ｃ−Ｄ間の断面図であり、図５（Ｃ）は、図５（Ａ）の一点鎖線Ａ−Ｂ間の断面図である
。また、図５（Ｄ）乃至図５（Ｆ）は、図５（Ｃ）の変形例である。
図５（Ｃ）に示すように、ゲート絶縁膜１５及び保護膜２６の少なくとも一方が、２４
℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、８ｎｍ／分より
大きく、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分より大きい、さらに好ま
しくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下である
酸化物絶縁膜を有する。
また、図５（Ｄ）に示すように、保護膜２６は、酸化物絶縁膜２５及び金属酸化物膜２
８を順に有してもよい。
また、図５（Ｅ）に示すように、ゲート絶縁膜１５は、酸化物絶縁膜３１及び金属酸化
物膜３０を順に有してもよい。
また、図５（Ｆ）に示すように、ゲート絶縁膜１５は、酸化物絶縁膜３１及び金属酸化
物膜３０を順に有してもよい。さらに、保護膜２６は、酸化物絶縁膜２５及び金属酸化物
膜２８を順に有してもよい。
多階調マスクを用いることで、厚さが異なる領域を複数有するレジストマスクを形成す
ることが可能である。該レジストマスクを用い、酸化物半導体膜１７ａを形成した後、酸
素プラズマ等にレジストマスクを曝すことで、レジストマスクの一部が除去され、一対の
電極１９ａ、１９ｂを形成するためのレジストマスクとなる。このため、酸化物半導体膜
１７ａ及び一対の電極１９ａ、２０ａの作製工程におけるフォトリソグラフィ工程数を削
減することができる。
なお、多階調マスクを用いて形成した酸化物半導体膜１７ａの一部は、平面形状におい
て一対の電極１９ａ、２０ａの外側に露出する。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
＜変形例４＞
本実施の形態１に示すトランジスタ上の絶縁膜の変形例について、図６を用いて説明す
る。本変形例に示すトランジスタは、保護膜２６上に有機絶縁膜４１を有する。
図６（Ａ）に示すトランジスタ上に設けられる保護膜２６は、酸化物絶縁膜２３、酸化
物絶縁膜２５、及び窒化物絶縁膜２７を順に有する。
また、図６（Ｂ）に示すように、保護膜２６は、酸化物絶縁膜２３、酸化物絶縁膜２５
、金属酸化物膜２８、及び窒化物絶縁膜２７を順に有してもよい。
また、図６（Ｃ）に示すように、ゲート絶縁膜１５は、窒化物絶縁膜２９及び酸化物絶
縁膜３１を順に有してもよい。
また、図６（Ｄ）に示すように、ゲート絶縁膜１５は、窒化物絶縁膜２９、酸化物絶縁
膜３１、及び金属酸化物膜３０を順に有してもよい。
また、図６（Ｅ）に示すように、ゲート絶縁膜１５は、窒化物絶縁膜２９及び酸化物絶
縁膜３１を順に有してもよい。さらに、保護膜２６は、酸化物絶縁膜２３、酸化物絶縁膜
２５、及び窒化物絶縁膜２７を順に有してもよい。
また、図６（Ｆ）に示すように、ゲート絶縁膜１５は、窒化物絶縁膜２９、酸化物絶縁
膜３１、及び金属酸化物膜３０を順に有してもよい。さらに、保護膜２６は、酸化物絶縁
膜２３、酸化物絶縁膜２５、金属酸化物膜２８、及び窒化物絶縁膜２７を順に有してもよ
い。
有機絶縁膜４１としては、例えば、ポリイミド、アクリル、ポリアミド、エポキシ等で
形成された有機樹脂膜を用いることができる。有機絶縁膜４１は、厚さが５００ｎｍ以上
１０μｍ以下であることが好ましい。
なお、有機絶縁膜４１は、保護膜２６上全面に設けられてもよい。または、トランジス
タごとに分離されており、且つ各トランジスタの酸化物半導体膜１７と重なるように設け
られてもよい。有機絶縁膜４１が分離して形成されていると、外部からの水が有機絶縁膜
４１を通じて半導体装置内に拡散しないため好ましい。
トランジスタは、保護膜２６上に有機絶縁膜４１を有する。有機絶縁膜４１は、５００
ｎｍ以上と厚さが厚いため、ゲート電極１３に負の電圧を印加することによって発生する
電場が有機絶縁膜４１の表面にまで影響せず、有機絶縁膜４１の表面に正の電荷が帯電し
にくい。一方で、有機絶縁膜４１の表面に正の固定電荷があったとしても、有機絶縁膜４
１は、５００ｎｍ以上と厚さが厚いため、有機絶縁膜４１の表面の正の固定電荷は、酸化
物半導体膜１７及び保護膜２６の界面まで影響しにくい。これらの結果、酸化物半導体膜
１７及び保護膜２６の界面において、実質的に正のバイアスが印加された状態とならず、
トランジスタのしきい値電圧の変動が少ない。
＜変形例５＞
本実施の形態１に示すトランジスタ上の絶縁膜の変形例について説明する。
図２（Ｄ）に示すように、膜２２を介して酸化物絶縁膜２１に酸素２４を添加すると、
膜２２に含まれる金属元素の一部が酸化物絶縁膜２１に添加される場合がある。これは、
酸素２４を酸化物絶縁膜２１に添加する際に、膜２２の一部が、酸化物絶縁膜２１に打ち
込まれるためである。
このため、酸化物絶縁膜２１の上方に酸化物絶縁膜２１の主成分とは異なる金属元素、
例えばインジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリ
ブデンが元素分析で検出される場合、酸化物絶縁膜２１には、加熱により放出することが
可能な酸素が含まれることがわかる。
たとえば、膜２２として、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５（原子数比）等
）を形成する。また、膜２２を介して酸化物絶縁膜２１に酸素２４を添加する。この結果
、酸化物絶縁膜２１の上方にインジウムが添加される。すなわち、酸化物絶縁膜２１は、
インジウムを含む。なお、酸化物絶縁膜２１がインジウムを含むことは、二次イオン質量
分析法で判断することが可能である。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる構造の半導体装置、及びその作製方法につい
て図面を参照して説明する。実施の形態１に示すトランジスタは、一つのゲート電極を備
えたトランジスタであったが、本実施の形態で説明するトランジスタは、酸化物半導体膜
を挟む２つのゲート電極を有する。
図７（Ａ）乃至図７（Ｃ）に、半導体装置が有するトランジスタの上面図及び断面図を
示す。図７（Ａ）はトランジスタの上面図であり、図７（Ｂ）は、図７（Ａ）の一点鎖線
Ｃ−Ｄ間の断面図であり、図７（Ｃ）は、図７（Ａ）の一点鎖線Ａ−Ｂ間の断面図である
。また、図７（Ｄ）乃至図７（Ｆ）は、図７（Ｃ）の変形例である。
図７（Ａ）乃至図７（Ｃ）に示すトランジスタは、チャネルエッチ型のトランジスタで
あり、基板１１上に設けられるゲート電極１３と、基板１１及びゲート電極１３上のゲー
ト絶縁膜１５と、ゲート絶縁膜１５を介して、ゲート電極１３と重なる酸化物半導体膜１
７と、酸化物半導体膜１７に接する一対の電極１９、２０とを有する。また、ゲート絶縁
膜１５、酸化物半導体膜１７、及び一対の電極１９、２０上のゲート絶縁膜３９と、ゲー
ト絶縁膜３９上に形成されるゲート電極４０とを有する。ゲート絶縁膜３９は、酸化物絶
縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２７を順に有する。ゲート電極４０は、
ゲート絶縁膜１５及びゲート絶縁膜３９に設けられた開口部４２、４３においてゲート電
極１３と接続する。なお、ここでは、ゲート絶縁膜１５として、窒化物絶縁膜２９及び酸
化物絶縁膜３１が積層されている。また、ゲート絶縁膜３９としては、酸化物絶縁膜２３
、酸化物絶縁膜２５、及び窒化物絶縁膜２７が積層されている。
ゲート絶縁膜１５及びゲート絶縁膜３９には複数の開口部を有する。代表的には、図７
（Ｂ）に示すように、チャネル幅方向において、酸化物半導体膜１７を挟む開口部４２、
４３を有する。即ち、酸化物半導体膜１７の側面の外側に開口部４２、４３を有する。開
口部４２、４３において、ゲート電極１３及びゲート電極４０が接続する。即ち、チャネ
ル幅方向において、ゲート電極１３及びゲート電極４０は、ゲート絶縁膜１５及びゲート
絶縁膜３９を介して酸化物半導体膜１７を囲む。また、当該開口部４２、４３において、
ゲート電極４０は酸化物半導体膜１７の側面と対向する。なお、ゲート絶縁膜１５及びゲ
ート絶縁膜３９は、一つの開口部を有してもよい。即ち、ゲート絶縁膜１５及びゲート絶
縁膜３９は、開口部４２または開口部４３を有してもよい。
また、図７（Ｄ）に示すように、ゲート絶縁膜３９は、酸化物絶縁膜２３、酸化物絶縁
膜２５、金属酸化物膜２８、及び窒化物絶縁膜２７を順に有してもよい。
また、図７（Ｅ）に示すように、ゲート絶縁膜１５は、窒化物絶縁膜２９、酸化物絶縁
膜３１、及び金属酸化物膜３０を順に有してもよい。さらに、ゲート絶縁膜３９は、酸化
物絶縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２７を順に有してもよい。
また、図７（Ｆ）に示すように、ゲート絶縁膜１５は、窒化物絶縁膜２９、酸化物絶縁
膜３１、及び金属酸化物膜３０を順に有してもよい。さらに、ゲート絶縁膜３９は、酸化
物絶縁膜２３、酸化物絶縁膜２５、金属酸化物膜２８、及び窒化物絶縁膜２７を順に有し
てもよい。
図７（Ｂ）に示すように、チャネル幅方向において、酸化物半導体膜１７の側面とゲー
ト電極４０とが対向する。さらには、チャネル幅方向において、ゲート電極１３及びゲー
ト電極４０が、ゲート絶縁膜１５及びゲート絶縁膜３９を介して酸化物半導体膜１７を囲
む。このため、酸化物半導体膜１７には、垂直方向からのゲート電界に加えて、側面方向
からのゲート電界が印加される。すなわち、酸化物半導体膜１７の全体にゲート電界が印
加され、電流は酸化物半導体膜１７のバルクを流れるため、トランジスタにおけるキャリ
アの移動量が増加する。この結果、トランジスタのオン電流が大きくなる共に、電界効果
移動度が高くなる。また、ゲート電極４０の電界が酸化物半導体膜１７の側面、または側
面及びその近傍を含む端部に影響するため、酸化物半導体膜１７の側面または端部におけ
る寄生チャネルの発生を抑制することができる。
（実施の形態３）
本実施の形態１及び実施の形態２に示すトランジスタの変形例について、図８乃至図１
２を用いて説明する。実施の形態１及び実施の形態２に示すトランジスタは、単層の酸化
物半導体膜を有したが、本実施の形態で説明するトランジスタは、多層の酸化物半導体膜
を有する。
図８（Ａ）乃至図８（Ｃ）に、半導体装置が有するトランジスタの上面図及び断面図を
示す。図８（Ａ）はトランジスタの上面図であり、図８（Ｂ）は、図８（Ａ）の一点鎖線
Ｃ−Ｄ間の断面図であり、図８（Ｃ）は、図８（Ａ）の一点鎖線Ａ−Ｂ間の断面図である
。また、図８（Ｄ）乃至図８（Ｆ）は、図８（Ｃ）の変形例である。
図８（Ａ）乃至図８（Ｃ）に示すトランジスタは、ゲート絶縁膜１５を介して、ゲート
電極１３と重なる多層膜４５と、多層膜４５に接する一対の電極１９、２０とを有する。
また、ゲート絶縁膜１５、多層膜４５、及び一対の電極１９、２０上には、保護膜２６が
形成される。
本実施の形態に示すトランジスタにおいて、多層膜４５は、酸化物半導体膜１７及び酸
化物半導体膜４６を有する。即ち、多層膜４５は２層構造である。また、酸化物半導体膜
１７の一部がチャネル領域として機能する。また、多層膜４５に接するように、保護膜２
６が形成されている。
酸化物半導体膜４６は、酸化物半導体膜１７を構成する元素の一種以上から構成される
酸化物半導体膜である。このため、酸化物半導体膜１７と酸化物半導体膜４６との界面に
おいて、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害され
ないため、トランジスタの電界効果移動度が高くなる。
酸化物半導体膜４６は、少なくともＩｎ若しくはＺｎを含む金属酸化物膜で形成され、
代表的には、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｍ−Ｚｎ酸化物膜（Ｍは
Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）であり、且つ酸化物半導体膜１７より
も伝導帯の下端のエネルギーが真空準位に近く、代表的には、酸化物半導体膜４６の伝導
帯の下端のエネルギーと、酸化物半導体膜１７の伝導帯の下端のエネルギーとの差が、０
．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２
ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。即ち、酸化物半
導体膜４６の電子親和力と、酸化物半導体膜１７の電子親和力との差が、０．０５ｅＶ以
上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１
ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。
酸化物半導体膜４６は、Ｉｎを含むことで、キャリア移動度（電子移動度）が高くなる
ため好ましい。
酸化物半導体膜４６が、Ｉｎより高い原子数比のＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、
またはＮｄを有することで、以下の効果を有する場合がある。（１）酸化物半導体膜４６
のエネルギーギャップが大きい。（２）酸化物半導体膜４６の電子親和力が小さい。（３
）外部からの不純物の拡散を低減できる。（４）酸化物半導体膜１７と比較して、絶縁性
が高い。（５）Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄは、酸素との結合力が強
い金属元素であるため、酸化物半導体膜４６に酸素欠損が生じにくい。
酸化物半導体膜４６がＩｎ−Ｍ−Ｚｎ酸化物膜であるとき、ＩｎおよびＭの和を１００
ａｔｏｍｉｃ％としたときＩｎとＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉ
ｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％
未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
また、酸化物半導体膜１７及び酸化物半導体膜４６が、Ｉｎ−Ｍ−Ｚｎ酸化物膜（Ｍは
Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜１７と比較し
て、酸化物半導体膜４６に含まれるＭ（Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の原
子数比が大きく、代表的には、酸化物半導体膜１７に含まれる上記原子と比較して、１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比である。
また、酸化物半導体膜１７及び酸化物半導体膜４６が、Ｉｎ−Ｍ−Ｚｎ酸化物膜（Ｍは
Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４６をＩｎ：
Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１７をＩｎ：Ｍ：Ｚｎ＝ｘ２
：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく、好ましくは
、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上である。さらに好ましくは、ｙ１／ｘ１が
ｙ２／ｘ２よりも２倍以上大きく、より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍
以上大きい。このとき、酸化物半導体膜において、ｙ２がｘ２以上であると、当該酸化物
半導体膜を用いたトランジスタに安定した電気特性を付与できるため好ましい。ただし、
ｙ２がｘ２の３倍以上になると、当該酸化物半導体膜を用いたトランジスタの電界効果移
動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。
酸化物半導体膜１７がＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、またはＮｄ）の場合、酸化物半導体膜１７を成膜するために用いるターゲットにお
いて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は
、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下
、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とする
ことで、酸化物半導体膜１７としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲット
の金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ
＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等が
ある。
酸化物半導体膜４６がＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４６を成膜するために用いるターゲットにお
いて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜
ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であるこ
とが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜４６とし
てＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例と
しては、Ｉｎ：Ｍ：Ｚｎ＝１：２：４、Ｉｎ：Ｍ：Ｚｎ＝１．１：２．９：７．５、Ｉｎ
：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、
Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：
４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：
５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６等がある。
なお、酸化物半導体膜１７及び酸化物半導体膜４６の原子数比はそれぞれ、誤差として
上記の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜４６の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０
ｎｍ以下とする。
また、酸化物半導体膜４６は、酸化物半導体膜１７と同様に、例えば非単結晶構造でも
よい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造
、後述する微結晶構造、または非晶質構造を含む。
酸化物半導体膜４６は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、
例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜
は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１７及び酸化物半導体膜４６によって、非晶質構造の領域、微結
晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上
を有する混合膜を構成してもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の
領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上
の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微
結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれ
か二種以上の領域が積層された構造を有する場合がある。
ここでは、酸化物半導体膜１７及び保護膜２６の間に、酸化物半導体膜４６が設けられ
ている。このため、酸化物半導体膜４６と保護膜２６の間において、不純物及び欠陥によ
りトラップ準位が形成されても、当該トラップ準位と酸化物半導体膜１７との間には隔た
りがある。この結果、酸化物半導体膜１７を流れる電子がトラップ準位に捕獲されにくく
、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高め
ることができる。また、トラップ準位に電子が捕獲されると、該電子がマイナスの固定電
荷となってしまう。この結果、トランジスタのしきい値電圧が変動してしまう。しかしな
がら、酸化物半導体膜１７とトラップ準位との間に隔たりがあるため、トラップ準位にお
ける電子の捕獲を低減することが可能であり、しきい値電圧の変動を低減することができ
る。
また、酸化物半導体膜４６は、外部からの不純物を遮蔽することが可能であるため、外
部から酸化物半導体膜１７へ移動する不純物の量を低減することが可能である。また、酸
化物半導体膜４６は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜１７にお
ける不純物濃度及び酸素欠損量を低減することが可能である。
なお、酸化物半導体膜１７及び酸化物半導体膜４６は、各膜を単に積層するのではなく
、連続接合（ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造
）が形成されるように形成する。すなわち、各膜の界面にトラップ中心や再結合中心のよ
うな欠陥準位を形成するような不純物が存在しないように、積層構造を形成する。仮に、
積層された酸化物半導体膜１７及び酸化物半導体膜４６の間に不純物が混在していると、
エネルギーバンドの連続性が失われてしまい、界面において、キャリアがトラップされあ
るいは再結合して、消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって
不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポン
プを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好
ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャン
バー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好まし
い。
なお、多層膜４５の代わりに、図８（Ｄ）に示すトランジスタのように、多層膜４８を
有してもよい。
多層膜４８は、酸化物半導体膜４７、酸化物半導体膜１７、及び酸化物半導体膜４６が
順に積層されている。即ち、多層膜４８は３層構造である。また、酸化物半導体膜１７が
チャネル領域として機能する。
また、ゲート絶縁膜１５及び酸化物半導体膜４７が接する。即ち、ゲート絶縁膜１５と
酸化物半導体膜１７との間に、酸化物半導体膜４７が設けられている。
また、酸化物半導体膜４６及び保護膜２６が接する。即ち、酸化物半導体膜１７と保護
膜２６との間に、酸化物半導体膜４６が設けられている。
酸化物半導体膜４７は、酸化物半導体膜４６と同様の材料及び形成方法を適宜用いるこ
とができる。
酸化物半導体膜４７は、酸化物半導体膜１７より膜厚が小さいと好ましい。酸化物半導
体膜４７の厚さを１ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上３ｎｍ以下とすることで
、トランジスタのしきい値電圧の変動量を低減することが可能である。
本実施の形態に示すトランジスタは、酸化物半導体膜１７及び保護膜２６の間に、酸化
物半導体膜４６が設けられている。このため、酸化物半導体膜４６と保護膜２６の間にお
いて、不純物及び欠陥によりトラップ準位が形成されても、当該トラップ準位と酸化物半
導体膜１７との間には隔たりがある。この結果、酸化物半導体膜１７を流れる電子がトラ
ップ準位に捕獲されにくく、トランジスタのオン電流を増大させることが可能であると共
に、電界効果移動度を高めることができる。また、トラップ準位に電子が捕獲されると、
該電子がマイナスの固定電荷となってしまう。この結果、トランジスタのしきい値電圧が
変動してしまう。しかしながら、酸化物半導体膜１７とトラップ準位との間に隔たりがあ
るため、トラップ準位における電子の捕獲を低減することが可能であり、しきい値電圧の
変動を低減することができる。
また、酸化物半導体膜４６は、外部からの不純物を遮蔽することが可能であるため、外
部から酸化物半導体膜１７へ移動する不純物の量を低減することが可能である。また、酸
化物半導体膜４６は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜１７にお
ける不純物濃度及び酸素欠損量を低減することが可能である。
また、ゲート絶縁膜１５と酸化物半導体膜１７との間に、酸化物半導体膜４７が設けら
れており、酸化物半導体膜１７と保護膜２６との間に、酸化物半導体膜４６が設けられて
いるため、酸化物半導体膜４７と酸化物半導体膜１７との界面近傍におけるシリコンや炭
素の濃度、酸化物半導体膜１７におけるシリコンや炭素の濃度、または酸化物半導体膜４
６と酸化物半導体膜１７との界面近傍におけるシリコンや炭素の濃度を低減することがで
きる。
このような構造を有するトランジスタは、酸化物半導体膜１７を含む多層膜４８におい
て欠陥が極めて少ないため、トランジスタの電気特性を向上させることが可能であり、代
表的には、オン電流の増大及び電界効果移動度の向上が可能である。また、ストレス試験
の一例であるＢＴストレス試験及び光ＢＴストレス試験におけるしきい値電圧の変動量が
少なく、信頼性が高い。
なお、図８（Ｃ）に示すトランジスタに、ゲート電極４０を設けたトランジスタを作製
することができる（図８（Ｅ）参照。）。または、図８（Ｄ）に示すトランジスタに、ゲ
ート電極４０を設けたトランジスタを作製することができる（図８（Ｆ）参照。）。
また、図９（Ａ）に示すように、多層膜４５及び一対の電極１９、２０上に設けられる
保護膜２６は、酸化物絶縁膜２５及び金属酸化物膜２８を順に有してもよい。
また、図９（Ｂ）に示すように、多層膜４８及び一対の電極１９、２０上に設けられる
保護膜２６は、酸化物絶縁膜２５及び金属酸化物膜２８を順に有してもよい。
また、図９（Ｃ）に示すように、多層膜４５及びゲート電極４０の間のゲート絶縁膜３
９は、酸化物絶縁膜２５及び金属酸化物膜２８を順に有してもよい。
また、図９（Ｄ）に示すように、多層膜４８及びゲート電極４０の間のゲート絶縁膜３
９は、酸化物絶縁膜２５及び金属酸化物膜２８を順に有してもよい。
また、図１０（Ａ）に示すように、ゲート電極１３及び多層膜４５の間のゲート絶縁膜
１５は、酸化物絶縁膜３１及び金属酸化物膜３０を順に有してもよい。
また、図１０（Ｂ）に示すように、ゲート電極１３及び多層膜４８の間のゲート絶縁膜
１５は、酸化物絶縁膜３１及び金属酸化物膜３０を順に有してもよい。
また、図１０（Ｃ）に示すように、ゲート電極１３及び多層膜４５の間のゲート絶縁膜
１５は、酸化物絶縁膜３１及び金属酸化物膜３０を順に有してもよい。さらに、多層膜４
５及びゲート電極４０の間にゲート絶縁膜３９を有してもよい。
また、図１０（Ｄ）に示すように、ゲート電極１３及び多層膜４８の間のゲート絶縁膜
１５は、酸化物絶縁膜３１及び金属酸化物膜３０を順に有してもよい。さらに、多層膜４
８及びゲート電極４０の間にゲート絶縁膜３９を有してもよい。
また、図１１（Ａ）に示すように、ゲート電極１３及び多層膜４５の間のゲート絶縁膜
１５は、酸化物絶縁膜３１及び金属酸化物膜３０を順に有してもよい。さらに、多層膜４
５及び一対の電極１９、２０上に設けられる保護膜２６は、酸化物絶縁膜２５及び金属酸
化物膜２８を順に有してもよい。
また、図１１（Ｂ）に示すように、ゲート電極１３及び多層膜４８の間のゲート絶縁膜
１５は、酸化物絶縁膜３１及び金属酸化物膜３０を順に有してもよい。さらに、多層膜４
８及び一対の電極１９、２０上に設けられる保護膜２６は、酸化物絶縁膜２５及び金属酸
化物膜２８を順に有してもよい。
また、図１１（Ｃ）に示すように、ゲート電極１３及び多層膜４５の間のゲート絶縁膜
１５は、酸化物絶縁膜３１及び金属酸化物膜３０を順に有してもよい。さらに多層膜４５
及びゲート電極４０の間のゲート絶縁膜３９は、酸化物絶縁膜２５及び金属酸化物膜２８
を順に有してもよい。
また、図１１（Ｄ）に示すように、ゲート電極１３及び多層膜４８の間のゲート絶縁膜
１５は、酸化物絶縁膜３１及び金属酸化物膜３０を順に有してもよい。さらに、多層膜４
８及びゲート電極４０の間のゲート絶縁膜３９は、酸化物絶縁膜２５及び金属酸化物膜２
８を順に有してもよい。
＜トランジスタのバンド構造＞
次に、図８（Ｃ）に示すトランジスタに設けられる多層膜４５、及び図８（Ｄ）に示す
トランジスタに設けられる多層膜４８のバンド構造について、図１２を用いて説明する。
ここでは、例として、酸化物半導体膜１７としてエネルギーギャップが３．１５ｅＶで
あるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体膜４６としてエネルギーギャップが３
．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物とする。エネルギーギャップは、分光エリプソメ
ータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。
酸化物半導体膜１７及び酸化物半導体膜４６の真空準位と価電子帯上端のエネルギー差
（イオン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶである。なお、
真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａ
ｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ
社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
したがって、酸化物半導体膜１７及び酸化物半導体膜４６の真空準位と伝導帯下端のエ
ネルギー差（電子親和力ともいう。）は、それぞれ４．８５ｅＶ及び４．７ｅＶである。
図１２（Ａ）は、トランジスタに含まれる多層膜４５のバンド構造の一部を模式的に示
している。ここでは、ゲート絶縁膜１５及び保護膜２６を酸化シリコン膜とし、多層膜４
５と酸化シリコン膜を接して設けた場合について説明する。なお、図１２（Ａ）に表すＥ
ｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１
７の伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体膜４６の伝導帯下端のエネ
ルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、Ｅｃ
Ｉ１は、図１２（Ｂ）に示すゲート絶縁膜１５に相当し、ＥｃＩ２は、図１２（Ｂ）示す
保護膜２６に相当する。
図１２（Ａ）に示すように、酸化物半導体膜１７及び酸化物半導体膜４６において、伝
導帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化する
ともいうことができる。これは、多層膜４５は、酸化物半導体膜１７と共通の元素を含み
、酸化物半導体膜１７及び酸化物半導体膜４６の間で、酸素が相互に移動することで混合
層が形成されるためであるということができる。
図１２（Ａ）より、多層膜４５の酸化物半導体膜１７がウェル（井戸）となり、多層膜
４５を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１７に形成されるこ
とがわかる。なお、多層膜４５は、伝導帯下端のエネルギーが連続的に変化しているため
、酸化物半導体膜１７と酸化物半導体膜４６とが連続接合している、ともいえる。
なお、酸化物半導体膜４６と、保護膜２６との界面近傍に、不純物や欠陥に起因したト
ラップ準位が形成されたとしても、酸化物半導体膜４６が設けられることにより、酸化物
半導体膜１７と該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１とＥｃＳ２
とのエネルギー差が小さい場合、酸化物半導体膜１７の電子が該エネルギーを越えてトラ
ップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマ
イナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう
。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差を、０．１ｅＶ以上、好ましくは０
．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気
特性となるため好適である。
図１２（Ｂ）は、トランジスタの多層膜４８のバンド構造の一部を模式的に示している
。ここでは、ゲート絶縁膜１５及び保護膜２６を酸化シリコン膜とし、多層膜４８と酸化
シリコン膜を接して設けた場合について説明する。なお、図１２（Ｂ）に表すＥｃＩ１は
酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１７の伝導
帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体膜４６の伝導帯下端のエネルギーを
示し、ＥｃＳ３は酸化物半導体膜４７の伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化
シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図８（Ｄ）に示すゲー
ト絶縁膜１５に相当し、ＥｃＩ２は、図８（Ｄ）に示す保護膜２６に相当する。
図１２（Ｂ）に示すように、酸化物半導体膜４７、酸化物半導体膜１７、及び酸化物半
導体膜４６において、伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言す
ると、連続的に変化するともいうことができる。これは、多層膜４５は、酸化物半導体膜
１７と共通の元素を含み、酸化物半導体膜１７及び酸化物半導体膜４７の間で、並びに酸
化物半導体膜１７及び酸化物半導体膜４６の間で、酸素が相互に移動することで混合層が
形成されるためであるということができる。
図１２（Ｂ）より、多層膜４５の酸化物半導体膜１７がウェル（井戸）となり、多層膜
４８を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１７に形成されるこ
とがわかる。なお、多層膜４８は、伝導帯下端のエネルギーが連続的に変化しているため
、酸化物半導体膜４７と、酸化物半導体膜１７と、酸化物半導体膜４６とが連続接合して
いる、ともいえる。
なお、酸化物半導体膜１７及び保護膜２６の界面近傍、並びに酸化物半導体膜１７及び
ゲート絶縁膜１５の界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る
ものの、図１２（Ｂ）に示すように、酸化物半導体膜４６、酸化物半導体膜４７が設けら
れることにより、酸化物半導体膜１７と該トラップ準位とを遠ざけることができる。ただ
し、ＥｃＳ１とＥｃＳ２とのエネルギー差、及びＥｃＳ１とＥｃＳ３とのエネルギー差が
小さい場合、酸化物半導体膜１７の電子が、該エネルギー差を越えてトラップ準位に達す
ることがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電
荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、
ＥｃＳ１とＥｃＳ２とのエネルギー差、及びＥｃＳ１とＥｃＳ３とのエネルギー差を、０
．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変
動が低減され、安定した電気特性となるため好適である。
なお、酸化物半導体膜４６の代わりに、Ｉｎ−Ｍ酸化物（Ｍは、Ａｌ、Ｇａ、Ｙ、Ｚｒ
、Ｌａ、Ｃｅ、またはＮｄ）で形成される金属酸化物膜を用いることができる。ただし、
該金属酸化物膜がチャネル領域の一部として機能することを防止するため、金属酸化物膜
には導電率が十分に低い材料を用いるものとする。または、金属酸化物膜には、電子親和
力（真空準位と伝導帯下端のエネルギー差）が酸化物半導体膜１７よりも小さく、伝導帯
下端のエネルギーが酸化物半導体膜１７の伝導帯下端エネルギーと差分（バンドオフセッ
ト）を有する材料を用いるものとする。また、ドレイン電圧の大きさに依存したしきい値
電圧の差が生じることを抑制するためには、金属酸化物膜の伝導帯下端のエネルギーが、
酸化物半導体膜１７の伝導帯下端のエネルギーよりも０．２ｅＶより真空準位に近い材料
、好ましくは０．５ｅＶ以上真空準位に近い材料を適用することが好ましい。
また、Ｉｎに対する元素Ｍの原子数比を高めることで、金属酸化物膜のエネルギーギャ
ップを大きくし、電子親和力を小さくすることができる。例えば、金属酸化物膜として、
Ｉｎ−Ｍ酸化物（Ｍは、Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）で構成される
材料を用いる場合、酸化物半導体膜１７との間に伝導帯のバンドオフセットを形成し、金
属酸化物膜にチャネルが形成されることを抑制するためには、金属酸化物膜は、Ｉｎ：Ｍ
＝ｘ：ｙ［原子数比］とすると、ｙ／（ｘ＋ｙ）を、０．７５以上１以下、好ましくは、
０．７８以上１以下、より好ましくは０．８０以上１以下とすることが好ましい。ただし
、金属酸化物膜は、主成分であるインジウム、Ｍ及び酸素以外の元素が不純物として混入
していてもよい。その際の不純物の割合は、０．１％以下が好ましい。
また、金属酸化物膜をスパッタリング法によって形成する場合、Ｉｎに対する元素Ｍの
原子数比を高めることで、成膜時のパーティクル数を低減させることが可能である。パー
ティクル数を低減させるためには、Ｉｎ：Ｍ＝ｘ：ｙ［原子数比］とすると、ｙ／（ｘ＋
ｙ）を、０．９０以上、例えば０．９３とするとよい。ただし、金属酸化物膜をスパッタ
リング法によって形成する場合、Ｉｎに対するＭの原子数比が高すぎると、ターゲットの
絶縁性が高く、ＤＣ放電を用いた成膜が困難となり、ＲＦ放電を適用する必要が生じる。
よって、大面積基板への対応が可能なＤＣ放電を用いて成膜を行うためには、ｙ／（ｘ＋
ｙ）を０．９６以下、好ましくは０．９５以下、例えば０．９３とするとよい。大面積基
板に対応した成膜方法を適用することで、半導体装置の生産性を高めることができる。
なお、金属酸化物膜は、膜中にスピネル型の結晶が含まれないことが好ましい。金属酸
化物膜１１０の膜中にスピネル型の結晶を含む場合、該スピネル型の結晶と他の領域との
間において、一対の電極１９、２０の構成元素が酸化物半導体膜１７へ拡散してしまう場
合があるためである。例えば、金属酸化物膜としてＩｎ−Ｍ酸化物膜を適用し、Ｍとして
２価の金属原子（例えば、亜鉛など）を含まない構成とすることで、スピネル型の結晶を
含有しない金属酸化物膜を形成することができるため好ましい。
金属酸化物膜の膜厚は、一対の電極１９、２０の構成元素が酸化物半導体膜１７に拡散
することを抑制することのできる膜厚以上であって、保護膜２６から酸化物半導体膜１７
への酸素の供給を抑制する膜厚未満とする。例えば、金属酸化物膜の膜厚が１０ｎｍ以上
であると、一対の電極１９、２０の構成元素が酸化物半導体膜１７へ拡散するのを抑制す
ることができる。また、金属酸化物膜の膜厚を１００ｎｍ以下とすると、保護膜２６から
酸化物半導体膜１７へ効果的に酸素を供給することができる。
（実施の形態４）
本実施の形態では、実施の形態１と異なる構造の半導体装置、及びその作製方法につい
て図面を参照して説明する。本実施の形態に示すトランジスタは、実施の形態１及び実施
の形態２に示すトランジスタと比較して、トップゲート構造のトランジスタである点が異
なる。
＜１．トランジスタの構造＞
図１３（Ａ）乃至図１３（Ｆ）に、トランジスタの上面図及び断面図を示す。図１３（
Ａ）はトランジスタの上面図であり、図１３（Ｂ）は、図１３（Ａ）の一点鎖線Ｃ−Ｄ間
の断面図であり、図１３（Ｃ）は、図１３（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。ま
た、図１３（Ｄ）乃至図１３（Ｆ）は、図１３（Ｃ）の変形例である。
図１３（Ａ）乃至図１３（Ｃ）に示すトランジスタは、保護膜５３上に形成される酸化
物半導体膜５５と、酸化物半導体膜５５に接する一対の電極５７、５８と、酸化物半導体
膜５５及び一対の電極５７、５８に接するゲート絶縁膜５９と、ゲート絶縁膜５９を介し
て酸化物半導体膜５５と重なるゲート電極６１とを有する。また、保護膜５３、一対の電
極５７、５８、ゲート絶縁膜５９、及びゲート電極６１上に、絶縁膜６３が形成されても
よい。
本実施の形態において、酸化物半導体膜５５と接する膜、代表的には、保護膜５３及び
ゲート絶縁膜５９の少なくとも一方が、酸化物絶縁膜を有し、酸化物絶縁膜は、２４℃、
０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、８ｎｍ／分より大き
く、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分より大きい、さらに好ましく
は１２ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下であること
を特徴とする。言い換えると、保護膜５３及びゲート絶縁膜５９の少なくとも一方が、酸
素が添加された酸化物絶縁膜を有することを特徴とする。言い換えると、保護膜５３及び
ゲート絶縁膜５９の少なくとも一方が、化学量論的組成を満たす酸素よりも多くの酸素を
含む酸化物絶縁膜を有することを特徴とする。言い換えると、保護膜５３及びゲート絶縁
膜５９の少なくとも一方は、加熱処理により酸素を放出する酸化物絶縁膜であることを特
徴とする。保護膜５３及びゲート絶縁膜５９の少なくとも一方は、図１（Ｂ）に示すゲー
ト絶縁膜１５及び保護膜２６と同様に形成することができる。
保護膜５３及びゲート絶縁膜５９の少なくとも一方として、２４℃、０．５ｗｔ／ｖｏ
ｌ％のフッ酸に浸漬したときのエッチング速度が、８ｎｍ／分より大きく、好ましくは１
０ｎｍ／分以上、好ましくは１０ｎｍ／分より大きい、さらに好ましくは１２ｎｍ／分以
上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下である酸化物絶縁膜を用いて
形成し、加熱処理することにより、酸化物絶縁膜に含まれる酸素を酸化物半導体膜に移動
させ、酸化物半導体膜の酸素欠損量を低減することが可能である。この結果、酸化物半導
体膜を有するトランジスタの電気特性の信頼性を高めることができる。
また、図１３（Ｄ）に示すように、保護膜５３と、酸化物半導体膜５５の間に、金属酸
化物膜６０を有してもよい。
また、図１３（Ｅ）に示すように、ゲート絶縁膜５９は、酸化物絶縁膜６２及び金属酸
化物膜６４を順に有してもよい。
また、図１３（Ｆ）に示すように、保護膜５３と、酸化物半導体膜５５の間に、金属酸
化物膜６０を有してもよい。さらに、ゲート絶縁膜５９は、酸化物絶縁膜６２及び金属酸
化物膜６４を順に有してもよい。
酸化物絶縁膜６２は、図１（Ｄ）に示す酸化物絶縁膜２５と同様に形成することができ
る。
金属酸化物膜６０、６４は、図１（Ｄ）に示す金属酸化物膜２８と同様に形成すること
ができる。
また、図３１に示すトランジスタにおいて、酸化物半導体膜５５と接する膜、代表的に
は、保護膜５３及びゲート絶縁膜５９の少なくとも一方が、酸化物絶縁膜を有し、酸化物
絶縁膜は、２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、
８ｎｍ／分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分より大き
い、さらに好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ
／分以下であってもよい。
図３１に示すトランジスタは、保護膜５３上に形成される酸化物半導体膜５５と、酸化
物半導体膜５５に接するゲート絶縁膜５９と、ゲート絶縁膜５９を介して酸化物半導体膜
５５と重なるゲート電極６１とを有する。また、保護膜５３、酸化物半導体膜５５、ゲー
ト絶縁膜５９、及びゲート電極６１上に、絶縁膜６３が形成されてもよい。また、絶縁膜
６３上に絶縁膜６５が形成されてもよい。また、絶縁膜６３、６５の開口部に一対の電極
５７、５８が形成されてもよい。一対の電極５７、５８は、酸化物半導体膜５５に接する
。
なお、ゲート電極６１をマスクとして、酸化物半導体膜５５に酸素欠損を形成する元素
を添加することで、酸化物半導体膜５５に低抵抗領域を形成することができる。酸素欠損
を形成する元素の代表例としては、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、
シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、
ネオン、アルゴン、クリプトン及びキセノンがある。
また、絶縁膜６３が水素を含む絶縁膜の場合、絶縁膜６３に含まれる水素が酸化物半導
体膜５５に拡散する。この結果、酸化物半導体膜５５において絶縁膜６３と接する領域に
、低抵抗領域を形成することができる。水素を含む絶縁膜の代表例として、窒化シリコン
膜、窒化アルミニウム膜等がある。
以下に、トランジスタの他の構成の詳細について説明する。
基板５１は、実施の形態１に示す基板１１に列挙する基板を適宜用いることができる。
ゲート絶縁膜５９が、２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチ
ング速度が、８ｎｍ／分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ
／分より大きい、さらに好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好まし
くは２０ｎｍ／分以下である酸化物絶縁膜で形成される場合、保護膜５３は、酸化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イット
リウム、酸化アルミニウム、酸化窒化アルミニウム等を用いて形成することができる。
保護膜５３は、５０ｎｍ以上、好ましくは２００ｎｍ以上３０００ｎｍ以下、好ましく
は３００ｎｍ以上１０００ｎｍ以下とすることができる。保護膜５３が、２４℃、０．５
ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速度が、８ｎｍ／分より大きく、好
ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分より大きい、さらに好ましくは１２
ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下である酸化物絶縁
膜で形成される場合、保護膜５３を厚くすることで、保護膜５３の酸素分子の放出量を増
加させることができると共に、保護膜５３及び後に形成される酸化物半導体膜との界面に
おける界面準位密度を低減することが可能である。
酸化物半導体膜５５は、実施の形態１に示す酸化物半導体膜１７と同様に形成すること
ができる。
一対の電極５７、５８は、実施の形態１に示す一対の電極１９、２０と同様に形成する
ことができる。
なお、本実施の形態では、一対の電極５７、５８を酸化物半導体膜５５及びゲート絶縁
膜５９の間に設けたが、保護膜５３及び酸化物半導体膜５５の間に設けてもよい。
保護膜５３が、２４℃、０．５ｗｔ／ｖｏｌ％のフッ酸に浸漬したときのエッチング速
度が、８ｎｍ／分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０ｎｍ／分よ
り大きい、さらに好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好ましくは２
０ｎｍ／分以下である酸化物絶縁膜で形成される場合、ゲート絶縁膜５９は、例えば酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸
化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、積層または単
層で設ける。なお、酸化物半導体膜５５との界面特性を向上させるため、ゲート絶縁膜５
９において少なくとも酸化物半導体膜５５と接する領域は酸化物絶縁膜で形成することが
好ましい。
また、ゲート絶縁膜５９として、酸素、水素、水等のブロッキング効果を有する絶縁膜
を設けることで、酸化物半導体膜５５からの酸素の外部への拡散と、外部から酸化物半導
体膜５５への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効
果を有する絶縁膜は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒
化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフ
ニウム等を用いて形成する。
また、ゲート絶縁膜５９として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加
されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−
ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜５９は、例えば厚さ５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ
以上３００ｎｍ以下、より好ましくは１５ｎｍ以上１００ｎｍ以下とする。
ゲート電極６１は、実施の形態１に示すゲート電極１３と同様に形成することができる
。
絶縁膜６３は、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１００ｎｍ以上４００
ｎｍ以下の、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン
膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、窒化アル
ミニウム膜等を用いればよく、積層または単層で設ける。
なお、絶縁膜６３として、保護膜５３のように、２４℃、０．５ｗｔ／ｖｏｌ％のフッ
酸に浸漬したときのエッチング速度が、８ｎｍ／分より大きく、好ましくは１０ｎｍ／分
以上、好ましくは１０ｎｍ／分より大きい、さらに好ましくは１２ｎｍ／分以上であり、
５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下である酸化物絶縁膜と、水素、水等のブ
ロッキング特性を有する絶縁膜の積層構造としてもよい。酸素、水素、水等のブロッキン
グ効果を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガ
リウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハ
フニウム膜、酸化窒化ハフニウム膜、窒化シリコン膜等がある。この結果、加熱処理にお
いて、ゲート絶縁膜５９または／及び保護膜５３に含まれる酸素が酸化物半導体膜５５に
供給されるため、ゲート絶縁膜５９または／及び保護膜５３と、酸化物半導体膜５５との
界面準位密度を低減できる。また、酸化物半導体膜５５に含まれる酸素欠損量を低減する
ことができる。
＜２．トランジスタの作製方法＞
次に、図１３（Ａ）乃至図１３（Ｃ）に示すトランジスタの作製方法について、図１４
を用いて説明する。なお、図１３（Ａ）の一点鎖線Ａ−Ｂに示すチャネル長方向の断面図
、及び一点鎖線Ｃ−Ｄに示すチャネル幅方向の断面図を用いて、トランジスタの作製方法
を説明する。
図１４（Ａ）に示すように、基板５１上に酸化物絶縁膜５２を形成する。次に、酸化物
絶縁膜５２上に膜５４を形成した後、膜５４を介して酸化物絶縁膜５２に酸素５６を添加
する。なお、当該工程において、膜５４にも酸素が添加される。
膜５４は、実施の形態１に示す膜２２の形成方法を適宜用いることができる。
酸素５６の添加方法は、実施の形態１に示す酸素２４の添加方法を適宜用いることがで
きる。
以上の工程により、図１４（Ｂ）に示すように、２４℃、０．５ｗｔ／ｖｏｌ％のフッ
酸に浸漬したときのエッチング速度が、８ｎｍ／分より大きく、好ましくは１０ｎｍ／分
以上、好ましくは１０ｎｍ／分より大きい、さらに好ましくは１２ｎｍ／分以上であり、
５０ｎｍ／分以下、好ましくは２０ｎｍ／分以下である酸化物絶縁膜で形成される保護膜
５３と、金属酸化物膜６０を形成することができる。
次に、図１４（Ｃ）に示すように、保護膜５３上に酸化物半導体膜５５を形成する。
酸化物半導体膜５５は、実施の形態１に示す酸化物半導体膜１７と同様の形成方法を適
宜用いることができる。
また、ＣＡＡＣ−ＯＳ膜に含まれる結晶部の配向を高めるためには、酸化物半導体膜の
下地絶縁膜である、保護膜５３の表面の平坦性を高めることが好ましい。代表的には、保
護膜５３の平均面粗さ（Ｒａ）が１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下が
好ましい。
保護膜５３の表面の平坦性を高める平坦化処理としては、化学的機械的研磨（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理、ドライエッチン
グ処理、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極
とする電界をかけて、表面の微細な凹凸を平坦化するプラズマ処理（いわゆる逆スパッタ
）等の一または複数を適用することができる。
次に、図１４（Ｄ）に示すように、一対の電極５７、５８を形成する。一対の電極５７
、５８は実施の形態１に示す一対の電極１９、２０と同様の形成方法を適宜用いることが
できる。または、印刷法またはインクジェット法により一対の電極５７、５８を形成する
ことができる。
次に、図１４（Ｅ）に示すように、ゲート絶縁膜５９、ゲート電極６１、及び絶縁膜６
３を形成する。
ゲート絶縁膜５９は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。ゲート電極
６１となる膜は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
ゲート絶縁膜５９上に、スパッタリング法、ＣＶＤ法、蒸着法等により導電膜を形成す
る。次に、導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスク
を用いて絶縁膜及び導電膜の一部をエッチングして、ゲート電極６１を形成する。この後
、マスクを除去する。
絶縁膜６３は、スパッタリング法、ＣＶＤ法、印刷法、塗布法等を適宜用いて形成する
ことができる。
次に、実施の形態１と同様に、加熱処理を行ってもよい。該加熱処理の温度は、代表的
には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好まし
くは３００℃以上４５０℃以下とする。
以上の工程により、図１３（Ｃ）に示すトランジスタを作製することができる。
なお、図１４（Ｂ）に示す金属酸化物膜６０を除去せず、図１４（Ｃ）乃至図１４（Ｅ
）に示す工程を行うことで、図１３（Ｄ）に示すトランジスタを作製することができる。
本実施の形態により、しきい値電圧のシフトが低減されたトランジスタを作製すること
ができる。また、電気特性の変動が低減されたトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
＜変形例１＞
実施の形態４に示すトランジスタの変形例について、図１５を用いて説明する。本変形
例で説明するトランジスタは、一対の電極とゲート絶縁膜の間に酸化物半導体膜を有する
例について説明する。
図１５（Ａ）乃至図１５（Ｃ）は、本発明の一態様の半導体装置が有するトランジスタ
の上面図及び断面図である。図１５（Ａ）は上面図であり、図１５（Ｂ）は図１５（Ａ）
中の一点鎖線Ｃ−Ｄにおける断面図を示し、図１５（Ｃ）は図１５（Ａ）中の一点鎖線Ａ
−Ｂにおける断面図を示す。また、図１５（Ｄ）乃至図１５（Ｆ）は、図１５（Ｃ）の変
形例である。
図１５（Ａ）乃至図１５（Ｃ）に示すトランジスタは、保護膜５３上の酸化物半導体膜
７３と、酸化物半導体膜７３上の酸化物半導体膜５５と、酸化物半導体膜５５及び酸化物
半導体膜７３に接する一対の電極５７、５８と、酸化物半導体膜５５及び一対の電極５７
、５８に接する酸化物半導体膜７５と、酸化物半導体膜７５上のゲート絶縁膜５９と、ゲ
ート絶縁膜５９を介して酸化物半導体膜５５と重なるゲート電極６１とを有する。また、
保護膜５３、一対の電極５７、５８、酸化物半導体膜７５、ゲート絶縁膜５９、及びゲー
ト電極６１上に、絶縁膜６３が形成されてもよい。
トランジスタにおいて、保護膜５３は凸部を有し、保護膜５３の凸部上に、順に酸化物
半導体膜７３及び酸化物半導体膜５５が積層している。
また、図１５（Ｄ）に示すように、保護膜５３と、酸化物半導体膜５５の間に、金属酸
化物膜６０を有してもよい。
また、図１５（Ｅ）に示すように、ゲート絶縁膜５９は、酸化物絶縁膜６６及び金属酸
化物膜６８を順に有してもよい。
また、図１５（Ｆ）に示すように、保護膜５３と、酸化物半導体膜５５の間に、金属酸
化物膜６０を有してもよい。さらに、ゲート絶縁膜５９は、酸化物絶縁膜６６及び金属酸
化物膜６８を順に有してもよい。
酸化物絶縁膜６６は、図１（Ｄ）に示す酸化物絶縁膜２５と同様に形成することができ
る。
金属酸化物膜６０、６８は、図１（Ｄ）に示す金属酸化物膜２８と同様に形成すること
ができる。
酸化物半導体膜７５は、図１５（Ｃ）に示すように、酸化物半導体膜５５の上面、及び
一対の電極５７、５８の上面及び側面において接し、図１５（Ｂ）に示すように、保護膜
５３の凸部の側面、酸化物半導体膜７３の側面、酸化物半導体膜５５の側面及び上面にお
いて接する。
図１５（Ｂ）に示すように、トランジスタのチャネル幅方向において、ゲート電極６１
は、酸化物半導体膜７５およびゲート絶縁膜５９を介して、酸化物半導体膜５５の上面及
び側面に面する。
ゲート電極６１は、酸化物半導体膜５５を電気的に取り囲む。この構造により、トラン
ジスタのオン電流を増大させることができる。このようなトランジスタの構造を、Ｓｕｒ
ｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−Ｃｈａ
ｎｎｅｌ構造では、電流は酸化物半導体膜５５の全体（バルク）を流れる。酸化物半導体
膜５５の内部を電流が流れることで、界面散乱の影響を受けにくいため、オン電流を増大
させることができる。なお、酸化物半導体膜５５を厚くすると、オン電流を増大させるこ
とができる。
また、トランジスタのチャネル長及びチャネル幅を微細化するとき、レジストマスクを
後退させながら一対の電極や酸化物半導体膜等を形成すると、一対の電極や酸化物半導体
膜の端部が丸みを帯びる（曲面を有する）場合がある。このような構成により、酸化物半
導体膜５５上に形成される酸化物半導体膜７５及びゲート絶縁膜５９の被覆性を向上させ
ることができる。また、一対の電極５７，５８の端部に生じる恐れのある電界集中を緩和
することができ、トランジスタの劣化を抑制することができる。
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。
例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに
好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャ
ネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、よ
り好ましくは２０ｎｍ以下とすることができる。本発明の一態様に係るトランジスタは、
チャネル幅が上記のように縮小しても、Ｓ−ｃｈａｎｎｅｌ構造を有することで、オン電
流を増大させることができる。
なお、酸化物半導体膜７３は、実施の形態３に示す酸化物半導体膜４６の材料を適宜用
いることができる。また、図１４（Ｃ）において、酸化物半導体膜５５となる膜を成膜す
る前に、酸化物半導体膜７３となる膜を形成する。次に、酸化物半導体膜７３となる膜及
び酸化物半導体膜５５となる膜を加工することで、酸化物半導体膜７３及び酸化物半導体
膜５５を形成することができる。
酸化物半導体膜７５は、実施の形態３に示す酸化物半導体膜４７の材料を適宜用いるこ
とができる。また、図１４（Ｅ）において、ゲート絶縁膜５９となる膜を成膜する前に、
酸化物半導体膜７５となる膜を形成する。次に、ゲート絶縁膜５９となる膜及びゲート電
極６１となる膜を形成した後、それぞれを同時に加工することで、酸化物半導体膜７５、
ゲート絶縁膜５９、及びゲート電極６１を形成することができる。
また、酸化物半導体膜７３は、酸化物半導体膜５５の界面準位の生成を抑制する効果が
失われない程度の厚さであればよい。例えば、酸化物半導体膜５５は、酸化物半導体膜７
３の厚さに対して、１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、
より好ましくは６倍以上の厚さである領域を有すればよい。なお、トランジスタのオン電
流を増大させる必要のない場合にはその限りではなく、酸化物半導体膜７３は、酸化物半
導体膜５５の厚さ以上の厚さである領域を有してもよい。
また、酸化物半導体膜７５も酸化物半導体膜７３と同様に、酸化物半導体膜５５の界面
準位の生成を抑制する効果が失われない程度の厚さである領域を有すればよい。例えば、
酸化物半導体膜７３と同等またはそれ以下の厚さである領域を有すればよい。酸化物半導
体膜７５が厚いと、ゲート電極６１による電界が酸化物半導体膜５５に届きにくくなる恐
れがあるため、酸化物半導体膜７５は薄く形成することが好ましい。例えば、酸化物半導
体膜５５の厚さよりも薄い領域を有すればよい。なおこれに限られず、酸化物半導体膜７
５の厚さはゲート絶縁膜５９の耐圧を考慮して、トランジスタを駆動させる電圧に応じて
適宜設定すればよい。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジス
タの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が
縮小するとオン電流が低下する。
しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体膜
５５のチャネルが形成される領域を覆うように酸化物半導体膜７５が形成されており、チ
ャネル領域とゲート絶縁膜５９が接しない構成となっている。そのため、酸化物半導体膜
５５とゲート絶縁膜５９との界面で生じるキャリアの散乱を抑えることができ、トランジ
スタのオン電流を増大させることができる。
また、酸化物半導体膜を真性または実質的に真性とすると、酸化物半導体膜に含まれる
キャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の
一態様のトランジスタにおいて、酸化物半導体膜５５には、垂直方向からのゲート電界に
加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜５５の全体
にゲート電界が印加され、電流は酸化物半導体膜５５のバルクを流れる。これによって、
高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動
度の向上を図ることが可能となる。
また、本発明の一態様のトランジスタは、酸化物半導体膜５５を酸化物半導体膜７３上
に形成することで界面準位を形成しにくくする効果や、酸化物半導体膜５５を酸化物半導
体膜７３、７５の間に設けることで、上下からの不純物混入の影響を排除できる効果など
を併せて有する。そのため、酸化物半導体膜５５は、酸化物半導体膜７３と酸化物半導体
膜７５で取り囲まれた構造（また、ゲート電極６１で電気的に取り囲まれた構造）となり
、上述したトランジスタのオン電流の増大に加えて、しきい値電圧の安定化が可能である
。したがって、ゲート電極の電圧が０Ｖにおいてソース及びドレインの間を流れる電流を
低減することができ、消費電力を低減することが可能である。また、トランジスタのしき
い値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
このように、本発明の一態様のトランジスタは、様々なタイプのトランジスタとするこ
とができる。場合によっては、または、状況に応じて、例えば、プレーナ型、ＦＩＮ（フ
ィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることがで
きる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
＜構成例＞
図１６（Ａ）は、本発明の一態様の表示パネルの上面図であり、図１６（Ｂ）は、本発
明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路
を説明するための回路図である。また、図１６（Ｃ）は、本発明の一態様の表示パネルの
画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路
図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。ま
た、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図１６（Ａ）に示す。表示装置
の基板９００上には、画素部９０１、第１の走査線駆動回路９０２、第２の走査線駆動回
路９０３、信号線駆動回路９０４を有する。画素部９０１には、複数の信号線が信号線駆
動回路９０４から延伸して配置され、複数の走査線が第１の走査線駆動回路９０２、及び
第２の走査線駆動回路９０３から延伸して配置されている。なお走査線と信号線との交差
領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装
置の基板９００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接
続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されてい
る。
図１６（Ａ）では、第１の走査線駆動回路９０２、第２の走査線駆動回路９０３、信号
線駆動回路９０４は、画素部９０１と同じ基板９００上に形成される。そのため、外部に
設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板
９００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板９００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、又は歩留まりの向上を図ることができる。
＜液晶パネル＞
また、画素の回路構成の一例を図１６（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネル
の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの
画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動で
きるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電
極に印加する信号を、独立して制御できる。
トランジスタ９１６のゲート配線９１２と、トランジスタ９１７のゲート配線９１３に
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極又はドレイン電極９１４は、トランジスタ９１６とトランジスタ９
１７で共通に用いられている。トランジスタ９１６とトランジスタ９１７は上記実施の形
態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表
示パネルを提供することができる。
トランジスタ９１６と電気的に接続する第１の画素電極と、トランジスタ９１７と電気
的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電極
は、分離されている。なお、第１の画素電極および第２の画素電極の形状は、特に限定さ
れていない。たとえば、第１の画素電極をＶ字型としてもよい。
トランジスタ９１６のゲート電極はゲート配線９１２と接続され、トランジスタ９１７
のゲート電極はゲート配線９１３と接続されている。ゲート配線９１２とゲート配線９１
３に異なるゲート信号を与えてトランジスタ９１６とトランジスタ９１７の動作タイミン
グを異ならせ、液晶の配向を制御できる。
また、容量配線９１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極また
は第２の画素電極と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子９１８と第２の液晶素子９１９を備え
る。第１の液晶素子９１８は第１の画素電極と対向電極とその間の液晶層とで構成され、
第２の液晶素子９１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
なお、図１６（Ｂ）に示す画素回路は、これに限定されない。例えば、図１６（Ｂ）に
示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理
回路などを追加してもよい。
＜有機ＥＬパネル＞
画素の回路構成の他の一例を図１６（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表
示パネルの画素の回路構成を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
図１６（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型の
トランジスタを画素に用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を
適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
画素９２０は、スイッチング用トランジスタ９２１、駆動用トランジスタ９２２、発光
素子９２４及び容量素子９２３を有している。スイッチング用トランジスタ９２１は、ゲ
ート電極が走査線９２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が
信号線９２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トラ
ンジスタ９２２のゲート電極に接続されている。駆動用トランジスタ９２２は、ゲート電
極が容量素子９２３を介して電源線９２７に接続され、第１電極が電源線９２７に接続さ
れ、第２電極が発光素子９２４の第１電極（画素電極）に接続されている。発光素子９２
４の第２電極は共通電極９２８に相当する。共通電極９２８は、同一基板上に形成される
共通電位線と電気的に接続される。
スイッチング用トランジスタ９２１および駆動用トランジスタ９２２は上記実施の形態
で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ
表示パネルを提供することができる。
発光素子９２４の第２電極（共通電極９２８）の電位は低電源電位に設定する。なお、
低電源電位とは、電源線９２７に供給される高電源電位より低い電位であり、例えばＧＮ
Ｄ、０Ｖなどを低電源電位として設定することができる。発光素子９２４の順方向のしき
い値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子９２
４に印加することにより、発光素子９２４に電流を流して発光させる。なお、発光素子９
２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。
なお、容量素子９２３は駆動用トランジスタ９２２のゲート容量を代用することにより
省略できる。駆動用トランジスタ９２２のゲート容量については、半導体膜とゲート電極
との間で容量が形成されていてもよい。
次に、駆動用トランジスタ９２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ９２２が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ９２２に入力する。なお、駆動用トランジ
スタ９２２を線形領域で動作させるために、電源線９２７の電圧よりも高い電圧を駆動用
トランジスタ９２２のゲート電極にかける。また、信号線９２５には、電源線電圧に駆動
用トランジスタ９２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ９２２のゲート電極に発光素子９２
４の順方向電圧に駆動用トランジスタ９２２のしきい値電圧Ｖｔｈを加えた値以上の電圧
をかける。なお、駆動用トランジスタ９２２が飽和領域で動作するようにビデオ信号を入
力し、発光素子９２４に電流を流す。また、駆動用トランジスタ９２２を飽和領域で動作
させるために、電源線９２７の電位を、駆動用トランジスタ９２２のゲート電位より高く
する。ビデオ信号をアナログとすることで、発光素子９２４にビデオ信号に応じた電流を
流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図１６（Ｃ）に示す画素構成に限定されない。例えば、図１
６（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論
理回路などを追加してもよい。
図１６で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電
位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第１のゲート電極（及び第３の
ゲート電極）の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に
与える電位よりも低い電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々
な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、たとえば
、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ
素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど
）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電
子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレ
イ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示
素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャ
ッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレー
ション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エ
レクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用
いた表示素子などの少なくとも一つを有している。これらのほかにも、電気的または磁気
的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有しても
よい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放
出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ
）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ
Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた
表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶デ
ィスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレ
イ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペ
ーパーなどがある。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、
説明する。また、本発明の一態様の半導体装置が適用された電子機器の構成例について説
明する。
図１７に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基
板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッ
テリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル
８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタ
ッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライ
トユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１
１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を
追加して設けてもよい。
図１８は、本発明の一態様の半導体装置を含む電子機器の外観図である。
電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機と
もいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
図１８（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１０
０３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとな
っており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面
操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構
成してもよい。上記実施の形態で示したトランジスタをスイッチング素子として液晶パネ
ルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、信
頼性の高い携帯型の情報端末とすることができる。
図１８（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像な
ど）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に
表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理
を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子
（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成として
もよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロー
ドする構成とすることも可能である。
図１８（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳
に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロ
ット１０２５等が設けられている。上記実施の形態で示したトランジスタをスイッチング
素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより
、より信頼性の高い携帯音楽プレイヤーとすることができる。
さらに、図１８（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を
持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフ
リーでの会話も可能である。
図１８（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成
されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフ
ォン１０３４、ポインティングデバイス１０３６、カメラ１０３７、外部接続端子１０３
８などを備えている。また、筐体１０３０には、携帯電話の充電を行う太陽電池１０４０
、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に
内蔵されている。上記実施の形態で説明するトランジスタを表示パネル１０３２に適用す
ることにより、信頼性の高い携帯電話とすることができる。
また、表示パネル１０３２はタッチパネルを備えており、図１８（Ｃ）には映像表示さ
れている複数の操作キー１０３５を点線で示している。なお、太陽電池１０４０で出力さ
れる電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル１０３２と同一面上にカメラ１０３７を備えているため、テレビ電話が可能である。ス
ピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、
再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図１８（
Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小
型化が可能である。
外部接続端子１０３８は、ＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続
可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、
外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応
できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
図１８（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は
、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表
示することが可能である。また、筐体１０５１を支持するスタンド１０５５にＣＰＵが内
蔵されている。上記実施の形態で説明するトランジスタを表示部１０５３およびＣＰＵに
適用することにより、信頼性の高いテレビジョン装置１０５０とすることができる。
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリ
モートコントローラにより行うことができる。また、リモコン操作機に、当該リモコン操
作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機
により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線
による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方
向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である
。
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１
０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルな
どの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能
である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に
記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモ
リスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを
表示部１０５３に映し出すことも可能である。
また、上記実施の形態で説明するトランジスタのオフリーク電流が極めて小さい場合は
、当該トランジスタを外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十
分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
本実施例では、酸素が添加されやすい酸化窒化絶縁膜の物性について調べた。具体的に
は、酸化窒化絶縁膜のエッチング速度と、ＴＤＳ分析によるガス放出量を測定した。
本実施例では、本発明の一態様に係る酸化物絶縁膜を含む試料Ａ１、試料Ａ２、及び比
較用の試料Ａ３乃至試料Ａ８をそれぞれ作製した。試料Ａ１及び試料Ａ２は、実施の形態
１に示すゲート絶縁膜１５及び保護膜２６の少なくとも一方（図１（Ｃ）参照）に適用で
きる形成条件を用いて、ガラス基板上に酸化物絶縁膜を形成して、作製された。なお、酸
化物絶縁膜として、厚さ４００ｎｍの酸化窒化シリコン膜を形成した。
＜試料Ａ１＞
試料Ａ１において、酸化物絶縁膜は、ガラス基板を保持する温度を２２０℃とし、流量
１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理
室内の圧力を２００Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、
１５００Ｗ（電力密度としては８×１０−１Ｗ／ｃｍ２）とするプラズマＣＶＤ法を用い
て形成した。
＜試料Ａ２＞
試料Ａ２において、酸化物絶縁膜は、ガラス基板を保持する温度を２２０℃とし、流量
３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室
内の圧力を２００Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１
５０Ｗ（電力密度としては８．０×１０−２Ｗ／ｃｍ２）とするプラズマＣＶＤ法を用い
て形成した。
＜試料Ａ３及び試料Ａ４＞
試料Ａ３において、酸化物絶縁膜は、ガラス基板を保持する温度を３５０℃とし、処理
室内の圧力を４０Ｐａとし、その他の成膜条件は試料Ａ２と同様の条件を用いるプラズマ
ＣＶＤ法を用いて形成した。
試料Ａ４において、酸化物絶縁膜は、ガラス基板を保持する温度を３５０℃とし、処理
室内の圧力を２００Ｐａとし、その他の成膜条件は試料Ａ２と同様の条件を用いるプラズ
マＣＶＤ法を用いて形成した。
＜試料Ａ５＞
試料Ａ５において、酸化物絶縁膜は、ガラス基板を保持する温度を２００℃とし、流量
２５０ｓｃｃｍのシラン及び流量２５００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理
室内の圧力を３０Ｐａとし、電極に供給するマイクロ波電力を５０００Ｗ（電力密度とし
ては２．７６Ｗ／ｃｍ２）とするプラズマＣＶＤ法を用いて形成した。
＜試料Ａ６乃至試料Ａ８＞
試料Ａ６乃至試料Ａ８は、以下の条件を用いて酸化物絶縁膜を形成した。
試料Ａ６において、酸化物絶縁膜は、ガラス基板を保持する温度を２５０℃とし、試料
Ａ７において、酸化物絶縁膜は、ガラス基板を保持する温度を３００℃とし、試料Ａ８に
おいて、酸化物絶縁膜は、ガラス基板を保持する温度を３２５℃とし、その他の成膜条件
は試料Ａ５と同様の条件を用いるプラズマＣＶＤ法を用いて形成した。
＜試料Ｂ１乃至試料Ｂ８＞
上記試料Ａ１乃至Ａ８に含まれる酸化物絶縁膜上に導電膜を形成した後、該導電膜を介
して酸化物絶縁膜に酸素を添加した。次に、該導電膜を除去して、試料Ｂ１乃至試料Ｂ８
を作製した。
ここでは、導電膜として、スパッタリング法により、厚さ５ｎｍの窒化タンタル膜を形
成した。また、アッシング装置を用い、流量２５０ｓｃｃｍの酸素ガスをチャンバー内に
導入し、圧力を１５Ｐａとし、基板側にバイアスが印加されるように、アッシング装置内
に設置された平行平板の電極間に４５００ＷのＲＦ電力を６００ｓｅｃ供給して、導電膜
を介して、酸化物絶縁膜に酸素を添加した。また、ドライエッチング法を用いて、導電膜
を除去した。
＜試料Ｃ１乃至試料Ｃ８＞
試料Ａ１乃至試料Ａ８を形成した後、それぞれの試料を加熱して試料Ｃ１乃至試料Ｃ８
を形成した。ここでは、トランジスタの作製工程に行われる加熱処理の一条件である、窒
素雰囲気での３５０℃１時間の加熱処理を行った。
＜試料Ｄ１乃至試料Ｄ８＞
試料Ｃ１乃至試料Ｃ８に含まれる酸化物絶縁膜上に導電膜を形成した後、該導電膜を介
して酸化物絶縁膜に酸素を添加した。次に、該導電膜を除去して、試料Ｄ１乃至試料Ｄ８
を作製した。
なお、試料Ｄ１乃至試料Ｄ８で形成された導電膜は、試料Ｂ１乃至試料Ｂ８とは異なる
材料を用いて形成された。ここでは、導電膜として、スパッタリング法により、厚さ５ｎ
ｍの酸化シリコンを含むインジウム錫酸化物膜を形成した。また、導電膜を介して、酸化
物絶縁膜に酸素を添加する条件、および導電膜を除去する方法はそれぞれ、試料Ｂ１乃至
試料Ｂ８と同じ条件および方法を用いた。
試料Ａ１乃至試料Ａ８、試料Ｂ１乃至試料Ｂ８、試料Ｃ１乃至試料Ｃ８、および試料Ｄ
１乃至試料Ｄ８それぞれに含まれる酸化物絶縁膜のエッチング速度を測定した。ここでは
、２４℃である０．５ｗｔ／ｖｏｌ％のフッ酸に、各試料を１２０秒浸漬した。また、試
料Ａ１乃至試料Ａ８、及び試料Ｂ１乃至試料Ｂ８をＴＤＳ分析し、加熱により放出される
ガスの放出量を測定した。また、試料Ｄ１乃至試料Ｄ８をＴＤＳ分析し、加熱により放出
される酸素の放出量を測定した。ここでは、各試料の酸化物絶縁膜の表面を５０℃乃至４
５０℃となるように加熱して、ＴＤＳ分析を行った。
試料Ａ１乃至試料Ａ８に含まれる酸化物絶縁膜のエッチング速度（Ｅ．Ｒ．と示す。）
、及び各ガスの放出量を表１に示す。
また、試料Ａ１乃至試料Ａ８に含まれる酸化物絶縁膜のエッチング速度と、ＴＤＳ分析
によるＮ２、ＮＯ、Ｏ２、Ｎ２Ｏそれぞれの放出量の関係を示すグラフを、図１９に示す
。図１９において、横軸は、試料Ａ１乃至試料Ａ８に含まれる酸化物絶縁膜のエッチング
速度を示し、縦軸は、試料Ａ１乃至試料Ａ８のＮ２、ＮＯ、Ｏ２、またはＮ２Ｏの放出量
を示す。
図１９より、酸化物絶縁膜のエッチング速度が速いほど、Ｎ２、ＮＯ、Ｏ２、Ｎ２Ｏそ
れぞれの放出量が多いことが分かった。
次に、試料Ａ１乃至試料Ａ８に含まれる酸化物絶縁膜のエッチング速度と、試料Ｂ１乃
至試料Ｂ８の酸素の放出量を表２に示す。
また、ＴＤＳ分析による、試料Ａ１乃至試料Ａ８の、Ｈ２Ｏ、Ｎ２、Ｎ２Ｏ、Ｏ２、及
びＮＯ、並びにすべてのガスの放出量の合計と、試料Ｂ１乃至試料Ｂ８の、Ｏ２の放出量
の関係を示すグラフを図２０に示す。図２０において、横軸は、試料Ａ１乃至試料Ａ８の
各ガスの放出量を示し、縦軸は、試料Ｂ１乃至試料Ｂ８のＯ２の放出量を示す。
図２０より、Ｈ２Ｏ、Ｎ２、Ｎ２Ｏ、Ｏ２、及びＮＯ、それぞれの放出量が多い酸化物
絶縁膜ほど、酸素が添加された後の酸素放出量が多い傾向があることが分かる。特に、Ｎ
２Ｏの放出量と酸素の放出量は、略比例している。Ｎ２Ｏのように体積の大きいガスの放
出量が多い酸化物絶縁膜は、格子間の隙間が大きいことが予想される。このため、該格子
間の隙間に酸素が取り込まれやすいことが原因と考えられる。
また、酸化物絶縁膜に添加された酸素は、酸化物絶縁膜において他の原子との結合が不
十分であるため、加熱により放出されやすい。よって、加熱処理により放出される酸素は
、添加された酸素量に比例する傾向がある。即ち、酸素の放出量が多いほど、より多くの
酸素を添加することが可能な酸化物絶縁膜であるといえる。
なお、加熱により酸化物半導体膜の酸素欠損量を低減することが可能な酸素の放出量は
、４×１０１６分子／ｃｍ２より多く、好ましくは５×１０１６分子／ｃｍ２より多く、
好ましくは６×１０１６分子／ｃｍ２以上であることが望ましい。このような酸化物絶縁
膜の成膜後のＨ２Ｏの放出量は、８×１０１５分子／ｃｍ２より多く、好ましくは３×１
０１６分子／ｃｍ２以上である。また、酸化物絶縁膜の成膜後のＮ２の放出量は、２×１
０１５分子／ｃｍ２より多く、好ましくは３×１０１５分子／ｃｍ２以上である。また、
酸化物絶縁膜の成膜後のＮ２Ｏの放出量は、３×１０１４分子／ｃｍ２より多く、好まし
くは２×１０１５分子／ｃｍ２以上である。また、酸化物絶縁膜の成膜後のＯ２の放出量
は、２×１０１４分子／ｃｍ２より多く、好ましくは８×１０１４分子／ｃｍ２以上であ
る。また、酸化物絶縁膜の成膜後のＮＯの放出量は、７×１０１３分子／ｃｍ２より多く
、好ましくは２×１０１５分子／ｃｍ２以上である。Ｈ２Ｏ、Ｎ２、Ｎ２Ｏ、Ｏ２、及び
ＮＯの放出量の合計は、１×１０１６分子／ｃｍ２より多く、好ましくは５×１０１６分
子／ｃｍ２以上である。
試料Ａ１乃至試料Ａ８および試料Ｃ１乃至試料Ｃ８に含まれる酸化物絶縁膜のエッチン
グ速度、及び試料Ｂ１乃至試料Ｂ８の酸素の放出量を表３に示す。
また、試料Ａ１乃至試料Ａ８および試料Ｃ１乃至試料Ｃ８に含まれる酸化物絶縁膜のエ
ッチング速度と、ＴＤＳ分析による、試料Ｂ１乃至試料Ｂ８の酸素の放出量の関係を示す
グラフを図２１に示す。図２１において、横軸は、試料Ａ１乃至試料Ａ８または試料Ｃ１
乃至試料Ｃ８に含まれる酸化物絶縁膜のエッチング速度を示し、縦軸は、試料Ｂ１乃至試
料Ｂ８の酸素の放出量を示す。
具体的には、図２１において、丸印は、横軸に試料Ａ１乃至試料Ａ８に含まれる酸化物
絶縁膜のエッチング速度、縦軸に試料Ｂ１乃至試料Ｂ８の酸素の放出量を示すマーカーで
ある。
また、四角印は、横軸に試料Ｃ１乃至試料Ｃ８に含まれる酸化物絶縁膜のエッチング速
度、縦軸に試料Ｂ１乃至試料Ｂ８の酸素の放出量を示すマーカーである。
次に、試料Ａ１乃至試料Ａ８、試料Ｃ１乃至試料Ｃ８、および試料Ｄ１乃至試料Ｄ８に
含まれる酸化物絶縁膜のエッチング速度、及び試料Ｄ１乃至試料Ｄ８の酸素の放出量を表
４に示す。
また、試料Ａ１乃至試料Ａ８、試料Ｃ１乃至試料Ｃ８、および試料Ｄ１乃至試料Ｄ８に
含まれる酸化物絶縁膜のエッチング速度と、ＴＤＳ分析による、試料Ｄ１乃至試料Ｄ８の
酸素の放出量の関係を示すグラフを図２２に示す。ただし、試料Ａ５乃至試料Ａ７、試料
Ｃ５乃至試料Ｃ７、および試料Ｄ５乃至試料Ｄ７の測定結果を除く。図２２において、横
軸は、試料Ａ１乃至試料Ａ８、試料Ｃ１乃至試料Ｃ８、および試料Ｄ１乃至試料Ｄ８に含
まれる酸化物絶縁膜のエッチング速度を示し、縦軸は、試料Ｄ１乃至試料Ｄ８の酸素の放
出量を示す。
具体的には、図２２において、丸印は、横軸に試料Ａ１乃至試料Ａ８に含まれる酸化物
絶縁膜のエッチング速度、縦軸に試料Ｄ１乃至試料Ｄ８の酸素の放出量を示す。
また、四角印は、横軸に試料Ｃ１乃至試料Ｃ８に含まれる酸化物絶縁膜のエッチング速
度、縦軸に試料Ｄ１乃至試料Ｄ８の酸素の放出量を示す。
また、三角印は、横軸に試料Ｄ１乃至試料Ｄ８に含まれる酸化物絶縁膜のエッチング速
度、縦軸に試料Ｄ１乃至試料Ｄ８の酸素の放出量を示す。
図２２より、加熱処理を行った試料Ｃ１乃至試料Ｃ８と、酸化物絶縁膜に酸素を添加し
た試料Ｄ１乃至試料Ｄ８において、それぞれの酸化物絶縁膜のエッチング速度は、ほぼ等
しいことがわかる。すなわち、図２１に示されないが、試料Ｂ１乃至試料Ｂ８に含まれる
酸化物絶縁膜のエッチング速度は、試料Ｃ１乃至試料Ｃ８に含まれる酸化物絶縁膜のエッ
チング速度と同等であるといえる。
また、図２１および図２２に示す縦軸はそれぞれ、試料Ｂ１乃至試料Ｂ８および試料Ｄ
１乃至試料Ｄ８の酸素の放出量である。また、酸化物絶縁膜に添加する際に酸化物絶縁膜
上に形成する導電膜の材料が、試料Ｂ１乃至試料Ｂ８と試料Ｄ１乃至試料Ｄ８とで異なる
。図２１および図２２を比較すると、図２１の方が酸素の放出量が多い。すなわち、試料
Ｂ１乃至試料Ｂ８に含まれる酸化物絶縁膜は、試料Ｄ１乃至試料Ｄ８と比較して酸素の放
出量が多い。加熱処理を行っていることが、試料Ｄ１乃至試料Ｄ８が、試料Ｂ１乃至試料
Ｂ８より酸素放出量が少ない原因の一つと考えられる。
加熱により酸化物半導体膜の酸素欠損量を低減することが可能な酸素の放出量は、４×
１０１６分子／ｃｍ２より多く、好ましくは５×１０１６分子／ｃｍ２より多く、好まし
くは６×１０１６分子／ｃｍ２以上であることが望ましい。このような酸化物絶縁膜のエ
ッチング速度は、８ｎｍ／分より大きく、好ましくは１０ｎｍ／分以上、好ましくは１０
ｎｍ／分より大きい、さらに好ましくは１２ｎｍ／分以上であり、５０ｎｍ／分以下、好
ましくは２０ｎｍ／分以下である。このような酸化物絶縁膜を、トランジスタのゲート絶
縁膜及び保護膜の一以上に設けることで、加熱処理により酸化物半導体膜の酸素欠損を低
減することが可能である。また、しきい値電圧のマイナスシフトを抑制した、優れた電気
特性を有するトランジスタを作製することができる。また、経時変化や光ＢＴストレス試
験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
本実施例では、トランジスタを作製し、そのトランジスタのＩｄ−Ｖｇ特性及び信頼性
の評価を行った。これらの結果について説明する。
＜試料の作製方法＞
本実施例に係る試料Ｅ１として、実施の形態１及び図１（Ｄ）に示すトランジスタを作
製した。
また、比較例として、試料Ｅ２および試料Ｅ３を作製した。
＜試料Ｅ１＞
試料Ｅ１の作製方法について、図２を用いて説明する。
まず、図２（Ａ）に示すように、基板１１としてガラス基板を用い、基板１１上にゲー
ト電極１３を形成した。
ゲート電極１３として、スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し
、フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用い
て該タングステン膜の一部をエッチングして形成した。
次に、図２（Ｂ）に示すように、ゲート電極１３上にゲート絶縁膜１５を形成した。
ゲート絶縁膜１５として、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒
化シリコン膜を積層して形成した。
なお、窒化シリコン膜は、第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の
窒化シリコン膜の３層積層構造とした。
第１の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてプラズマＣＶＤ装置
の処理室に供給し、処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電
源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成した。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてプラズマＣＶＤ装
置の処理室に供給し、処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波
電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成した。
第３の窒化シリコン膜としては、第１の窒化シリコン膜と同様の条件を用いて、厚さが
５０ｎｍとなるように形成した。なお、第１の窒化シリコン膜、第２の窒化シリコン膜、
及び第３の窒化シリコン膜形成時の基板温度は３５０℃とした。
酸化窒化シリコン膜としては、流量２０ｓｃｃｍのシラン、流量３０００ｓｃｃｍの一
酸化二窒素を原料ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を４
０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して、酸
化窒化シリコン膜を形成した。なお、酸化窒化シリコン膜形成時の基板温度は３５０℃と
した。
次に、ゲート絶縁膜１５を介してゲート電極１３に重なる酸化物半導体膜１７を形成し
た。
ここでは、ゲート絶縁膜１５上に厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で
形成した後、フォトリソグラフィ工程により該酸化物半導体膜上にマスクを形成し、該マ
スクを用いて該酸化物半導体膜の一部をエッチングして、酸化物半導体膜１７を形成した
。
酸化物半導体膜１７は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（
原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとし、流量５０％の酸素をスパッタリン
グガスとしてスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制
御し、２．５ｋＷの交流電力を供給して形成した。なお、酸化物半導体膜を形成する際の
基板温度を１７０℃とした。
次に、加熱処理を行った。ここでは４５０℃の窒素雰囲気で１時間加熱処理を行った後
、４５０℃の窒素及び酸素の混合ガス雰囲気で１時間の加熱処理を行った。
次に、図２（Ｃ）に示すように、酸化物半導体膜１７に接する一対の電極１９、２０を
形成した。
まず、ゲート絶縁膜及び酸化物半導体膜上に導電膜を形成した。該導電膜として、厚さ
５０ｎｍのタングステン膜上に厚さ４００ｎｍのアルミニウム膜を形成し、該アルミニウ
ム膜上に厚さ１００ｎｍのチタン膜を形成した。次に、フォトリソグラフィ工程により該
導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、一対の電
極１９、２０を形成した。
次に、８５ｗｔ％のリン酸を１／１００に希釈したリン酸を用いて、酸化物半導体膜１
７の露出部の不純物を除去した。
次に、減圧された処理室に基板を移動し、２２０℃で加熱した後、処理室に設けられる
上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して、一
酸化二窒素雰囲気で発生させた酸素プラズマに酸化物半導体膜１７を曝した。
次に、図２（Ｄ）に示すように、酸化物半導体膜１７及び一対の電極１９、２０上に酸
化物絶縁膜２１を形成した。ここでは、酸化物絶縁膜２１として第１の酸化窒化シリコン
膜および第２の酸化窒化シリコン膜の２層構造とした。
第１の酸化窒化シリコン膜は、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの
一酸化二窒素を原料ガスとし、処理室の圧力を２０Ｐａ、基板温度を２２０℃とし、１０
０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。第１の酸
化窒化シリコン膜の膜厚は５０ｎｍとした。
第２の酸化窒化シリコン膜は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍ
の一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、
１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。当
該条件により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の
一部が脱離する酸化窒化シリコン膜を形成することができる。第２の酸化窒化シリコン膜
の膜厚は４００ｎｍとした。
次に、加熱処理を行い、第１の酸化窒化シリコン膜及び第２の酸化窒化シリコン膜から
水、窒素、水素等を脱離させると共に、第２の酸化窒化シリコン膜に含まれる酸素の一部
を酸化物半導体膜１７へ供給した。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間
の加熱処理を行った。
次に、酸化物絶縁膜２１上に膜２２を形成した。
膜２２は、スパッタリング法を用いて厚さ５ｎｍの酸化シリコンを含む酸化インジウム
−酸化スズ化合物（ＩＴＯ−ＳｉＯ２）の導電膜を形成した。なお、該膜の成膜に用いた
ターゲットの組成は、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］であ
った。
次に、膜２２に酸素２４を添加した。
酸素２４の添加方法としては、アッシング装置を用い、流量２５０ｓｃｃｍの酸素をチ
ャンバー内に導入し、圧力を１５Ｐａとし、基板側にバイアスが印加されるように、アッ
シング装置内に設置された平行平板の電極間に４５００ＷのＲＦ電力を供給して行った。
また、酸素の添加時間を６００秒とした。
この結果、膜２２に酸素が添加され、図２（Ｅ）に示すように、金属酸化物膜２８が形
成された。
次に、図示しないが、金属酸化物膜２８上に、厚さ１００ｎｍの窒化シリコン膜を形成
した。窒化シリコン膜は、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及
び流量１００ｓｃｃｍのアンモニアガスを原料ガスとし、処理室の圧力を１００Ｐａ、基
板温度を３５０℃とし、１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶ
Ｄ法により形成した。
次に、真空雰囲気で加熱処理した。
次に、酸化物絶縁膜２１、金属酸化物膜２８、および窒化シリコン膜のそれぞれ一部に
、一対の電極１９、２０の一方に達する開口部を形成した。当該開口部は、窒化シリコン
膜上にマスクを形成し、該マスクを用いて、酸化物絶縁膜２１、金属酸化物膜２８、およ
び窒化シリコン膜のそれぞれ一部をエッチングすることにより形成した。
次に、窒化シリコン膜上に画素電極を形成した。画素電極は、開口部を介して、一対の
電極１９、２０の一方と電気的に接続する構成とした。
ここでは、画素電極として、スパッタリング法により厚さ１００ｎｍの酸化シリコンを
含む酸化インジウム−酸化スズ化合物（ＩＴＯ−ＳｉＯ２）の導電膜を形成した。なお該
導電膜に用いたターゲットの組成は、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５
［重量％］とした。この後、窒素雰囲気で、２５０℃、１時間の加熱処理を行った。
以上の工程により、本実施例の試料Ｅ１を得た。
＜試料Ｅ２＞
試料Ｅ１の作製工程において、酸化物絶縁膜２１に含まれる第１の酸化シリコン膜の形
成、膜２２の形成、および酸素２４の添加を除き、その他の工程は試料Ｅ１と同様の条件
を用いて、試料Ｅ２を作製した。
＜試料Ｅ３＞
試料Ｅ１の作製工程において、膜２２の形成、および酸素２４の添加を除き、その他の
工程は試料Ｅ１と同様の条件を用いて、試料Ｅ３を作製した。
＜トランジスタのＩｄ−Ｖｇ特性＞
次に、試料Ｅ１乃至試料Ｅ３のＩｄ−Ｖｇ特性を測定した。ここでは、チャネル長／チ
ャネル幅（Ｌ／Ｗ）が、２μｍ／５０μｍ、３μｍ／５０μｍ、または６μｍ／５０μｍ
のトランジスタ、それぞれにおいて、ドレイン電圧（Ｖｄ）を１Ｖまたは１０Ｖとし、ゲ
ート電圧（Ｖｇ）を−１５Ｖから２０Ｖまで変化させて、Ｉｄ−Ｖｇ特性を測定した。ま
た、各試料において、４０個のトランジスタを測定した。
図２３は、試料Ｅ１のＩｄ−Ｖｇ特性の測定結果であり、図２４は、試料Ｅ２のＩｄ−
Ｖｇ特性の測定結果であり、図２５は、試料Ｅ３のＩｄ−Ｖｇ特性の測定結果である。ま
た、図２３乃至図２５において、それぞれ（Ａ）は、チャネル長／チャネル幅（Ｌ／Ｗ）
が２μｍ／５０μｍ、（Ｂ）はチャネル長／チャネル幅（Ｌ／Ｗ）が３μｍ／５０μｍ、
（Ｃ）はチャネル長／チャネル幅（Ｌ／Ｗ）が６μｍ／５０μｍのトランジスタを測定し
た結果を示す。
図２４および図２５と比較して、図２３に示すＩｄ−Ｖｇ特性は、チャネル長の大小に
かかわらず、ばらつきが小さいことがわかった。すなわち、試料Ｅ２および試料Ｅ３と比
較して、試料Ｅ１は、トランジスタの電気特性のばらつきが小さいことが分かった。
ここで、本明細書におけるしきい値電圧及びシフト値について説明する。しきい値電圧
（Ｖｔｈ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ１／２［
Ａ１／２］）を縦軸としてプロットしたＩｄ−Ｖｇ曲線において、曲線上の傾きが最大で
ある点における接線と、Ｉｄ１／２＝０の直線（すなわちＶｇ軸）との交点におけるゲー
ト電圧と定義する。なお、ここでは、ドレイン電圧Ｖｄを１０Ｖとして、しきい値電圧を
算出する。
また、本明細書におけるシフト値（Ｓｈｉｆｔ）は、Ｉｄ−Ｖｇ曲線において、ドレイ
ン電流が１×１０−１２Ａとなるゲート電圧に対応する。シフト値は、Ｉｄ−Ｖｇ曲線の
立ち上がりを表すパラメータである。
次に、試料Ｅ１乃至試料Ｅ３において、基板面内におけるトランジスタのシフト値の分
布を図２６に示す。図２６は試料Ｅ１、試料Ｅ２、および試料Ｅ３の測定結果であり、基
板におけるトランジスタのシフト値をブロックごとに示す。なお、各試料において、縦７
２０ｍｍ、横６００ｍｍの基板を用いた。また、各試料において、トランジスタのチャネ
ル長／チャネル幅（Ｌ／Ｗ）は２μｍ／５０μｍであった。
各試料において、平均値を中心とした３Ｖの範囲におけるシフト値の分布をカラーバー
で表す。コントラストが大きい色ほど、シフト値が平均値から離れている。
試料Ｅ２と比較して、試料Ｅ１はシフト値のばらつきが小さいことがわかる。また、試
料Ｅ３と比較して、試料Ｅ１のシフト値が、ゼロに近いことがわかる。以上のことから、
試料Ｅ１は、基板面内におけるシフト値のばらつきが小さく、かつよりゼロに近いことが
わかる。
＜ゲートＢＴストレス試験＞
続いて、試料Ｅ１乃至試料Ｅ３に含まれるトランジスタにおいて、ゲートＢＴストレス
試験を行った。
ここで、ゲートＢＴストレス試験の測定方法について説明する。はじめに、上記のよう
にトランジスタの初期特性におけるＶｇ−Ｉｄ特性を測定する。
次に、基板温度を任意の温度（以下、ストレス温度という）に一定に維持し、トランジ
スタのソース電極及びドレイン電極として機能する一対の電極を同電位とし、当該一対の
電極とは異なる電位をゲート電極に一定時間（以下、ストレス時間という。）印加する。
次に、基板温度を適宜設定し、トランジスタの電気特性を測定する。ゲートＢＴストレス
試験前後の電気特性におけるしきい値電圧及びシフト値それぞれの差を、変動量として得
ることができる。
なお、暗状態において、ゲート電極に負の電圧を印加するストレス試験をネガティブゲ
ートＢＴストレス試験（Ｎｅｇａｔｉｖｅ ＧＢＴ ｓｔｒｅｓｓ（Ｄａｒｋ））といい
、暗状態において、正の電圧を印加するストレス試験をポジティブゲートＢＴストレス試
験（Ｐｏｓｉｔｉｖｅ ＧＢＴ ｓｔｒｅｓｓ（Ｄａｒｋ））という。また、光を照射し
つつゲート電極に負の電圧を印加するストレス試験を光ネガティブゲートＢＴストレス試
験（Ｎｅｇａｔｉｖｅ ＧＢＴ ｓｔｒｅｓｓ（Ｌｉｇｈｔ ｉｒｒａｄｉａｔｉｏｎ）
）といい、光を照射しつつ正の電圧を印加するストレス試験を光ポジティブゲートＢＴス
トレス試験（Ｐｏｓｉｔｉｖｅ ＧＢＴ ｓｔｒｅｓｓ（Ｌｉｇｈｔ ｉｒｒａｄｉａｔ
ｉｏｎ））という。
ここでは、ゲートＢＴストレス条件として、ストレス温度を６０℃、ストレス時間を３
６００秒とし、ゲート電極に−３０Ｖまたは＋３０Ｖ、ソース電極及びドレイン電極とし
て機能する一対の電極に０Ｖを印加した。このときの、ゲート絶縁膜に印加する電界強度
を０．６６ＭＶ／ｃｍとした。
また、上記ゲートＢＴストレス試験と同様の条件を用い、ＬＥＤを用いて１００００ｌ
ｕｘの白色光をトランジスタに照射して、光ゲートＢＴストレス試験を行った。
なお、各種ゲートＢＴストレス試験後のトランジスタのＶｇ−Ｉｄ特性の測定温度を６
０℃とした。
試料Ｅ１乃至試料Ｅ３に含まれるトランジスタの初期特性のしきい値電圧と各ゲートＢ
Ｔストレス試験後のしきい値電圧の差（すなわち、しきい値電圧の変動量（ΔＶｔｈ））
、シフト値の差（すなわち、シフト値の変動量（ΔＳｈｉｆｔ））を、それぞれ図２７に
示す。なお、試料Ｅ１において、チャネル長／チャネル幅（Ｌ／Ｗ）が６μｍ／５０μｍ
のトランジスタと、２μｍ／５０μｍのトランジスタを測定した。また、試料Ｅ２および
試料Ｅ３において、チャネル長／チャネル幅（Ｌ／Ｗ）が６μｍ／５０μｍのトランジス
タを測定した。
試料Ｅ２および試料Ｅ３と比較すると、試料Ｅ１において、光の照射の有無にかかわら
ず、各ゲートＢＴストレス試験のしきい値電圧の変動量およびシフト値の変動量が、１Ｖ
以内であることが分かった。
次に、暗状態でのポジティブゲートＢＴストレス試験において、ストレス時間における
しきい値電圧の変動量を測定した。この結果を、図２８に示す。図２８は、試料Ｅ１乃至
試料Ｅ３に含まれるトランジスタの、しきい値電圧の変動量と、各変動量から得た近似曲
線を示す。なお、横軸はストレス時間を示し、縦軸はしきい値電圧の変動量（ΔＶｔｈ）
を示す。図２８（Ａ）は、試料Ｅ１の測定結果である。試料Ｅ１において、チャネル長／
チャネル幅（Ｌ／Ｗ）が２μｍ／５０μｍのトランジスタと、６μｍ／５０μｍのトラン
ジスタを測定した。図２８（Ｂ）および図２８（Ｃ）はそれぞれ、試料Ｅ２および試料Ｅ
３の測定結果である。試料Ｅ２および試料Ｅ３において、チャネル長／チャネル幅（Ｌ／
Ｗ）が６μｍ／５０μｍのトランジスタを測定した。なお、各測定において、測定数（ｎ
数）を３とした。また、各線は、試料Ｅ１乃至試料Ｅ３の測定データから得られた累乗近
似線である。
＜繰り返し±ゲートＢＴストレス試験＞
次に、試料Ｅ１乃至試料Ｅ３において、暗状態においてゲート電圧を変化させながら、
ゲートＢＴストレス試験を繰り返し行った。
繰り返し±ゲートＢＴストレス試験について説明する。はじめに、試料をストレス温度
の６０℃とし、トランジスタのＩｄ−Ｖｇ特性を測定する。次に、ポジティブゲートＢＴ
ストレス試験を行う。ここでは、ゲート電極に＋３０Ｖ印加した状態を１時間保持する。
次に、６０℃のままで、トランジスタのＩｄ−Ｖｇ特性を測定する。次に、ネガティブゲ
ートＢＴストレス試験を行う。ここでは、試料を６０℃のままで、ゲート電極に−３０Ｖ
印加した状態を１時間保持する。次に、６０℃のままでトランジスタのＩｄ−Ｖｇ特性を
測定する。ポジティブゲートＢＴストレス試験及びネガティブゲートＢＴストレス試験を
繰り返すことで、しきい値電圧の変動の様子を観察することができる。
図２９に、繰り返し±ゲートＢＴストレス試験の結果を示す。横軸はストレス試験を示
し、縦軸はしきい値電圧を示す。図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）はそ
れぞれ、試料Ｅ１、試料Ｅ２、および試料Ｅ３の測定結果である。また、図２９において
、四角印はチャネル長／チャネル幅（Ｌ／Ｗ）が６μｍ／５０μｍのトランジスタの測定
結果であり、三角印はＬ／Ｗが２μｍ／５０μｍのトランジスタの測定結果である。
図２９より、試料Ｅ１及び試料Ｅ３において、しきい値電圧の変動が小さく、且つしき
い値電圧が正の値を示していることがわかった。図２９より、試料Ｅ１および試料Ｅ３に
含まれるトランジスタは、ノーマリーオフ特性を有するトランジスタであることが分かっ
た。また、図２９（Ａ）より、試料Ｅ１において、しきい値電圧の変動量のチャネル長依
存性が小さいことがわかった。
次に、試料Ｅ１または試料Ｅ３に含まれるトランジスタを用いて、液晶パネルのゲート
ドライバを作製した。ここでは、縦７２０ｍｍ、横６００ｍｍの基板から複数の液晶パネ
ルを作製した。液晶パネルを動作させた時に、正常に動作した液晶パネルの割合（歩留ま
り）を図３０に示す。
図３０に示すように、試料Ｅ１のトランジスタを用いて液晶パネルを作製することで、
歩留まりが高くなることが分かった。
以上の結果から、本発明の一態様のトランジスタは、しきい値電圧のばらつきが小さい
トランジスタであることが確認できた。また、本発明の一態様のトランジスタは、しきい
値電圧の経時変化が小さく、信頼性の高いトランジスタであることが確認できた。また、
本発明の一態様のトランジスタは、ノーマリオフ特性を有するトランジスタであることが
分かった。このため、本発明の一態様のトランジスタを用いた半導体装置は、消費電力が
小さい。また、本発明の一態様のトランジスタを用いることで、半導体装置の歩留まりを
高めることが可能であることが分かった。

Claims (5)

  1. ゲート電極と、
    前記ゲート電極上の第１の絶縁膜と、
    前記第１の絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜上の第２の絶縁膜と、
    前記酸化物半導体膜と電気的に接続されたソース電極及びドレイン電極と、を有し、
    前記酸化物半導体膜は、前記第１の絶縁膜および前記第２の絶縁膜と重なる領域を有し、
    前記第１の絶縁膜及び前記第２の絶縁膜の各々は、シリコン及び酸素を含み、
    前記第１の絶縁膜及び前記第２の絶縁膜の各々は、フッ酸を用いたエッチング速度が、８ｎｍ／分より大きい領域を有する半導体装置。
  2. 請求項１において、
    前記第１の絶縁膜と前記酸化物半導体膜との間に第１の膜を有し、
    前記第１の膜は、インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデンの中から選ばれる少なくとも一以上と、酸素とを有する半導体装置。
  3. 請求項１または請求項２において、
    前記第２の絶縁膜上に第２の膜を有し、
    前記第２の膜は、インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデンの中から選ばれる少なくとも一以上と、酸素とを有する半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１の絶縁膜と前記ゲート電極との間に第３の膜を有し、
    前記第３の膜は、インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデンの中から選ばれる少なくとも一以上と、酸素とを有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第２の絶縁膜と前記酸化物半導体膜との間に第４の膜を有し、
    前記第４の膜は、インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデンの中から選ばれる少なくとも一以上と、酸素とを有する、ことを特徴とする半導体装置。
JP2019200617A 2014-06-20 2019-11-05 半導体装置 Withdrawn JP2020031232A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2014127430 2014-06-20
JP2014127430 2014-06-20
JP2015084409 2015-04-16
JP2015084409 2015-04-16

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015122914A Division JP2016187030A (ja) 2014-06-20 2015-06-18 半導体装置、表示装置、入出力装置、及び電子機器

Publications (1)

Publication Number Publication Date
JP2020031232A true JP2020031232A (ja) 2020-02-27

Family

ID=54870370

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015122914A Withdrawn JP2016187030A (ja) 2014-06-20 2015-06-18 半導体装置、表示装置、入出力装置、及び電子機器
JP2019200617A Withdrawn JP2020031232A (ja) 2014-06-20 2019-11-05 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015122914A Withdrawn JP2016187030A (ja) 2014-06-20 2015-06-18 半導体装置、表示装置、入出力装置、及び電子機器

Country Status (3)

Country Link
US (2) US9634031B2 (ja)
JP (2) JP2016187030A (ja)
KR (1) KR20150146409A (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20160034200A (ko) 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105655354A (zh) * 2016-01-22 2016-06-08 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法以及显示装置
US10692994B2 (en) 2016-12-23 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20230164225A (ko) * 2018-02-01 2023-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN113745340A (zh) * 2020-05-29 2021-12-03 深圳市柔宇科技有限公司 薄膜晶体管、显示面板及电子设备

Family Cites Families (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TWI313059B (ja) 2000-12-08 2009-08-01 Sony Corporatio
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7042024B2 (en) * 2001-11-09 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004207084A (ja) * 2002-12-25 2004-07-22 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
TWI221340B (en) 2003-05-30 2004-09-21 Ind Tech Res Inst Thin film transistor and method for fabricating thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4866609B2 (ja) 2003-10-23 2012-02-01 富士通セミコンダクター株式会社 半導体装置の製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
JP4211644B2 (ja) 2004-03-15 2009-01-21 セイコーエプソン株式会社 電気光学装置の製造方法
US7504663B2 (en) 2004-05-28 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a floating gate electrode that includes a plurality of particles
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2369940C2 (ru) 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101432766B1 (ko) 2006-05-26 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7598539B2 (en) 2007-06-01 2009-10-06 Infineon Technologies Ag Heterojunction bipolar transistor and method for making same
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101392208B1 (ko) 2008-01-22 2014-05-08 삼성디스플레이 주식회사 표시기판, 이의 제조방법 및 이를 갖는 표시장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5552753B2 (ja) 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011013523A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011027656A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
CN105161543A (zh) * 2009-09-24 2015-12-16 株式会社半导体能源研究所 半导体器件及其制造方法
CN102668097B (zh) 2009-11-13 2015-08-12 株式会社半导体能源研究所 半导体器件及其制造方法
US8947337B2 (en) 2010-02-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Display device
CN102859704B (zh) 2010-04-23 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101854421B1 (ko) 2010-04-23 2018-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011155502A1 (en) 2010-06-11 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101862808B1 (ko) 2010-06-18 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
KR101506303B1 (ko) * 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN112233982A (zh) 2014-02-28 2021-01-15 株式会社半导体能源研究所 半导体装置的制造方法
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module

Also Published As

Publication number Publication date
US9876099B2 (en) 2018-01-23
KR20150146409A (ko) 2015-12-31
US20170222028A1 (en) 2017-08-03
JP2016187030A (ja) 2016-10-27
US9634031B2 (en) 2017-04-25
US20150372023A1 (en) 2015-12-24

Similar Documents

Publication Publication Date Title
JP7288929B2 (ja) 半導体装置
US11764074B2 (en) Semiconductor device
TWI661542B (zh) 顯示裝置
JP2020031232A (ja) 半導体装置
US9911853B2 (en) Semiconductor device
TW201727766A (zh) 半導體裝置之製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191205

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191205

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20200930