CN112233982A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN112233982A
CN112233982A CN202011128239.9A CN202011128239A CN112233982A CN 112233982 A CN112233982 A CN 112233982A CN 202011128239 A CN202011128239 A CN 202011128239A CN 112233982 A CN112233982 A CN 112233982A
Authority
CN
China
Prior art keywords
insulating film
film
oxide semiconductor
oxygen
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011128239.9A
Other languages
English (en)
Inventor
山崎舜平
肥塚纯一
神长正美
黑崎大辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN112233982A publication Critical patent/CN112233982A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

本公开涉及半导体装置的制造方法。提供一种具有晶体管的半导体装置。该晶体管包括栅电极、栅电极上的第一绝缘膜、第一绝缘膜上的第二绝缘膜、第二绝缘膜上的氧化物半导体膜、与氧化物半导体膜电连接的源电极和漏电极、源电极上的第三绝缘膜以及漏电极上的第四绝缘膜。在晶体管上设置有包括氧的第五绝缘膜。第三绝缘膜包括第一部分，第四绝缘膜包括第二部分，第五绝缘膜包括第三部分。在利用热脱附谱分析法测量时，第一部分和从第二部分释放的氧分子的量少于从第三部分释放的氧分子的量。

Description

半导体装置的制造方法
本申请是申请号为201580010830.5、申请日为2015年2月17日、名称为“半导体装置以及具有该半导体装置的显示装置”的发明专利申请的分案申请。
技术领域
本发明的一个实施例涉及一种包括氧化物半导体的半导体装置及包括该半导体装置的显示装置。
注意，本发明的一个实施例不局限于上述技术领域。本说明书等所公开的发明的一个实施例的技术领域涉及一种物体、方法或制造方法。另外，本发明涉及一种工序(process)、机器(machine)、产品(manufacture)或者事物的组合(composition ofmatter)。尤其是，本发明涉及一种半导体装置、显示装置、发光装置、蓄电装置、存储装置、它们的驱动方法或其制造方法。
注意，在本说明书等中，半导体装置一般地是指能够利用半导体特性而工作的装置。晶体管等半导体元件、半导体电路、运算装置及存储装置都是半导体装置的实施例。成像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池和有机薄膜太阳能电池等)及电子设备可以包括半导体装置。
背景技术
通过使用形成在具有绝缘表面的衬底上的半导体薄膜来形成晶体管(也称为场效应晶体管(FET)或薄膜晶体管(TFT))的技术受到关注。这样的晶体管被应用于如集成电路(IC)及图像显示装置(显示装置)等电子装置的广范围。作为可以应用于晶体管的半导体薄膜的材料，以硅为代表的半导体材料被广泛地周知。作为其他材料，氧化物半导体受到关注(例如，专利文献1)。
此外，专利文献2公开了如下半导体装置：将由于加热而释放氧的绝缘层用作其中形成沟道的氧化物半导体层的基底绝缘层，来降低该氧化物半导体层中的氧空位(oxygenvacancy)。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开第2006-165529号公报
[专利文献2]日本专利申请公开第2012-009836号公报
在将氧化物半导体膜用于沟道区域制造晶体管的情况下，形成在氧化物半导体膜中的氧空位给晶体管特性带来不良影响，所以氧空位引起问题。例如，形成在氧化物半导体膜中的氧空位与氢键合以成为载流子供应源。形成在氧化物半导体膜中的载流子供应源产生包括氧化物半导体膜的晶体管的电特性的变动，典型的是，阈值电压的漂移。此外，发生各晶体管的电特性波动的问题。由此，在氧化物半导体膜的沟道区域中氧空位优选尽可能少。
鉴于上述问题，本发明的一个实施例的目的之一是在使用包括氧化物半导体的晶体管的半导体装置中抑制电特性的变动以及提高可靠性。本发明的一个实施例的其他目的之一是提供一种功耗得到降低的半导体装置。本发明的一个实施例的其他目的之一是提供一种新颖的半导体装置。本发明的一个实施例的其他目的之一是提供一种新颖的显示装置。
注意，上述目的的记载不妨碍其他目的的存在。本发明的一个实施例并不需要实现所有上述目的。从说明书等可以明了并可以得出上述目的以外的目。
发明内容
本发明的一个实施例是一种包括晶体管的半导体装置。该晶体管包括：栅电极，栅电极上的第一绝缘膜，第一绝缘膜上的第二绝缘膜；第二绝缘膜上的氧化物半导体膜；与氧化物半导体膜电连接的源电极，与氧化物半导体膜电连接的漏电极，源电极上的第三绝缘膜以及漏电极上的第四绝缘膜。在晶体管上设置有第五绝缘膜。第五绝缘膜包括氧。第三绝缘膜包括第一部分，第四绝缘膜包括第二部分，第五绝缘膜包括第三部分。在利用热脱附谱分析法(TDS：Thermal Desorption Spectroscopy)测量时，从第一部分释放的氧分子的量少于从第三部分释放的氧分子的量，且从第二部分释放的氧分子的量少于从第三部分释放的氧分子的量。
本发明的另一个实施例是一种包括晶体管的半导体装置，该晶体管包括：栅电极，栅电极上的第一绝缘膜，第一绝缘膜上的第二绝缘膜，第二绝缘膜上的氧化物半导体膜；与氧化物半导体膜电连接的源电极，与氧化物半导体膜电连接的漏电极，源电极上的第三绝缘膜，以及漏电极上的第四绝缘膜。在晶体管上设置有第五绝缘膜。在第五绝缘膜上设置有第六绝缘膜。第五绝缘膜包括氧。第六绝缘膜包括金属。第六绝缘膜具有氧和氮中的至少一个。第三绝缘膜包括第一部分，第四绝缘膜包括第二部分，第五绝缘膜包括第三部分。在利用热脱附谱分析法测量时，从第一部分释放的氧分子的量少于从第三部分释放的氧分子的量，且从第二部分释放的氧分子的量少于从第三部分释放的氧分子的量。
本发明的另一个实施例是一种包括晶体管的半导体装置。该晶体管包括：栅电极，栅电极上的第一绝缘膜，第一绝缘膜上的第二绝缘膜，第二绝缘膜上的氧化物半导体膜，与氧化物半导体膜电连接的源电极，与氧化物半导体膜电连接的漏电极，源电极上的第三绝缘膜，漏电极上的第四绝缘膜，以及氧化物半导体膜上的第五绝缘膜。第五绝缘膜包括氧。第三绝缘膜包括第一部分，第四绝缘膜包括第二部分，第五绝缘膜包括第三部分。在利用热脱附谱分析法测量时，从第一部分释放的氧分子的量少于从第三部分释放的氧分子的量，且从第二部分释放的氧分子的量少于从第三部分释放的氧分子的量。
本发明的另一个实施例是一种包括晶体管的半导体装置。该晶体管包括：栅电极，栅电极上的第一绝缘膜，第一绝缘膜上的第二绝缘膜，第二绝缘膜上的氧化物半导体膜，与氧化物半导体膜电连接的源电极，与氧化物半导体膜电连接的漏电极，源电极上的第三绝缘膜，漏电极上的第四绝缘膜，以及氧化物半导体膜上的第五绝缘膜。在晶体管上设置有第六绝缘膜。第六绝缘膜包括金属，第六绝缘膜包括氧和氮中的至少一个。第五绝缘膜包括氧。第三绝缘膜包括第一部分，第四绝缘膜包括第二部分，第五绝缘膜包括第三部分。在利用热脱附谱分析法测量时，从第一部分释放的氧分子的量少于从第三部分释放的氧分子的量，且从第二部分释放的氧分子的量少于从第三部分释放的氧分子的量。
本发明的另一个实施例是一种包括晶体管的半导体装置。该晶体管包括：栅电极，栅电极上的第一绝缘膜，第一绝缘膜上的第二绝缘膜，第二绝缘膜上的氧化物半导体膜，与氧化物半导体膜电连接的源电极，与氧化物半导体膜电连接的漏电极，源电极上的第三绝缘膜，以及漏电极上的第四绝缘膜。在晶体管上设置有第五绝缘膜。第五绝缘膜包括氧。由于加热而从第三绝缘膜的区域释放的氧的量比由于加热而从第五绝缘膜的区域释放的氧的量少。由于加热而从第四绝缘膜的区域释放的氧的量比由于加热而从第五绝缘膜的所述区域释放的氧的量少。
在上述各结构中，具有其中第三绝缘膜的端部与源电极的端部对齐的区域以及其中第四绝缘膜的端部与漏电极的端部对齐的区域。
在上述各结构中，利用热脱附谱分析法测得的从第一部分释放的氧分子的量小于1×1019/cm3，利用热脱附谱分析法测得的从第二部分释放的氧分子的量小于1×1019/cm3，利用热脱附谱分析法测得的从第三部分释放的氧分子的量大于或等于1×1019/cm3。
在上述各结构中，第五绝缘膜优选包括氧、氮及硅。在上述各结构中，第三绝缘膜及第四绝缘膜优选包括氮及硅。
在上述各结构中，第六绝缘膜所包含的金属优选包括铟、锌、钛、铝、钨、钽和钼中的至少一个。
在上述各结构中，氧化物半导体膜优选包括O、In、Zn及M(M为Ti、Ga、Y、Zr、La、Ce、Nd或Hf)。在上述各结构中，优选的是氧化物半导体膜包括结晶部，所述结晶部包括这样的部分，该部分的c轴平行于形成氧化物半导体膜的面的法线向量。
本发明的另一个实施例是一种包括根据上述各结构中的任一个的半导体装置及显示元件的显示装置。本发明的另一个实施例是一种包括该显示装置及触摸传感器的显示模块。本发明的另一个实施例是一种电子设备，其包括根据上述各结构中的任一个的半导体装置、上述显示装置或上述显示模块、以及操作键或电池。
根据本发明的一个实施例的目的之一，可以抑制在使用包括氧化物半导体的晶体管的半导体装置中的电特性的变动以及提高可靠性。此外，通过本发明的一个实施例，可以提供一种功耗得到降低的半导体装置。通过本发明的一个实施例，可以提供一种新颖的半导体装置。通过本发明的一个实施例，可以提供一种新颖的显示装置。
注意，这些效果的记载不妨碍其他效果的存在。本发明的一个实施例并不需要实现所有上述效果。从说明书、附图及权利要求书等的记载，可以明了或者得到其他效果。
附图说明
图1A至1C是示出半导体装置的一个实施例的俯视图及截面图；
图2A至2C是示出半导体装置的一个实施例的截面图；
图3A至3D是示出半导体装置的一个实施例的截面图；
图4A至4C是示出半导体装置的一个实施例的俯视图及截面图；
图5A和5B是示出半导体装置的一个实施例的截面图；
图6A至6C是示出半导体装置的一个实施例的俯视图及截面图；
图7A和7B是示出半导体装置的一个实施例的截面图；
图8A至8C是示出半导体装置的一个实施例的俯视图及截面图；
图9A至9D是示出半导体装置的一个实施例的截面图；
图10A至10D是示出半导体装置的一个实施例的截面图；
图11A和11B是能带图；
图12A至12D是示出半导体装置的制造工序的一个例子的截面图；
图13A至13D是示出半导体装置的制造工序的一个例子的截面图；
图14A至14C是示出半导体装置的制造工序的一个例子的截面图；
图15A至15D是示出半导体装置的制造工序的一个例子的截面图；
图16A至16D是示出半导体装置的制造工序的一个例子的截面图；
图17A至17C是示出半导体装置的制造工序的一个例子的截面图；
图18A至18C是示出半导体装置的制造工序的一个例子的截面图；
图19A至19D是示出半导体装置的制造工序的一个例子的截面图；
图20A至20D是示出半导体装置的制造工序的一个例子的截面图；
图21A至21D是CAAC-OS的截面的Cs校正高分辨率TEM图像以及CAAC-OS的截面示意图；
图22A至22D是CAAC-OS的平面的Cs校正高分辨率TEM图像；
图23A至23C说明通过XRD得到的CAAC-OS及单晶氧化物半导体的结构分析；
图24是说明In-Ga-Zn氧化物中的氧的移动路径的图；
图25说明计算模型；
图26A和26B分别说明初期状态及最终状态；
图27说明活化势垒(activation barrier)；
图28A和28B分别说明初期状态及最终状态；
图29说明活化势垒；
图30说明VOH的迁移能级；
图31是示出显示装置的一个实施例的俯视图；
图32是示出显示装置的一个实施例的截面图；
图33是示出显示装置的一个实施例的截面图；
图34A至34C是说明显示装置的框图及电路图；
图35说明显示模块；
图36A至36H说明电子设备；
图37是示出半导体装置的一个实施例的截面图；
图38A至38D是示出半导体装置的制造工序的一个例子的截面图；
图39A至39D是示出半导体装置的制造工序的一个例子的截面图；
图40A至40C是说明CAAC-OS的成膜模型及颗粒的示意图、以及CAAC-OS的截面图；
图41是说明nc-OS的成膜模型及颗粒(pellet)的示意图；
图42说明颗粒；
图43说明在形成面上施加到颗粒的力；
图44A和44B说明形成面上的颗粒的转移；
图45A和45B说明InGaZnO4的结晶；
图46A和46B说明原子碰撞之前的InGaZnO4的结构等；
图47A和47B说明原子碰撞之后的InGaZnO4的结构等；
图48A和48B说明原子碰撞之后的原子的轨迹；
图49A和49B是CAAC-OS及靶材的截面HAADF-STEM图像；
图50说明TDS测定结果；
图51A和51B示出CAAC-OS的电子衍射图案；
图52示出因电子照射导致的In-Ga-Zn氧化物的结晶部的变化。
具体实施方式
下面，参照附图对实施方式进行说明。但是，实施方式可以以多种不同形式来实施。所属技术领域的普通技术人员可以很容易地理解，其实施方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限于下面的实施方式的记载。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明的实施方式并不限于上述尺寸。注意，附图示意性地示出理想的例子，本发明的实施方式不局限于附图所示的形状或数值。
注意，在本说明书中，所使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的，而这些术语并不在数目方面限制构成要素。
注意，在本说明书中，为了方便起见，使用“上”“下”等表示配置的术语以用于参照附图说明构成要素之间的位置关系。另外，构成要素之间的位置关系根据描述各构成要素的方向适当地改变。因此，对本说明书中所使用的术语没有限制，并且根据情况可以对其适当地更换。
在本说明书等中，晶体管是至少具有栅极、漏极以及源极这三个端子的元件。此外，晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏区域、沟道区域以及源区域。注意，在本说明书等中，沟道区域是指电流主要从其流过的区域。
另外，例如在使用具有不同的极性的晶体管或电路工作中的电流方向变化时，源极及漏极的功能有时互相调换。因此，在本说明书等中，源极和漏极可以互相调换。
注意，在本说明书等中，“电连接”包括通过“具有某种电作用的物体”连接部件的情况。对“具有某种电作用的物体”没有特别的限制，只要可以在通过该物体连接的部件间进行电信号的收发即可。“具有某种电作用的物体”的例子包括诸如晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件，以及电极和布线。
注意，在本说明书等中，“氧氮化硅膜”是指含氧量多于含氮量的膜，而“氮氧化硅膜”是指含氮量多于含氧量的膜。
在本说明书等中，术语“平行”是指两条直线之间形成的角度大于或等于-10°且小于或等于10°，因此也包括该角度大于或等于-5°且小于或等于5°的情况。术语“大致平行”是指两条直线之间形成的角度大于或等于-30°且小于或等于30°。另外，术语“垂直”是指两条直线之间形成的角度大于或等于80°且小于或等于100°，并因此包括该角度大于或等于85°且小于或等于95°的情况。术语“大致垂直”是指两条直线之间形成的角度大于或等于60°且小于或等于120°的情况。
实施方式1
在本实施方式中，参照图1A至1C、图2A至2C、图3A至3D、图4A至4C、图5A和5B、图6A至6C、图7A和7B、图8A至8C、图9A至9D、图10A至10D、图11A和11B、图12A至12D、图13A至13D、图14A至14C、图15A至15D、图16A至16D、图17A至17C、图18A至18C、图19A至19D以及图20A至20D说明本发明的一个实施例的半导体装置。
<半导体装置的结构实例1>
图1A是作为本发明的一个实施例的半导体装置的晶体管100的俯视图。图1B是沿着图1A中的点划线X1-X2截取的截面图，图1C是沿着图1A中的点划线Y1-Y2截取的截面图。注意，在图1A中，为了避免复杂，未示出晶体管100的某些部件(如用作栅极绝缘膜的绝缘膜等)。此外，可以将点划线X1-X2方向称为沟道长度方向，而将点划线Y1-Y2方向称为沟道宽度方向。在后面说明的晶体管的俯视图中与图1A同样地未示出某些部件。
晶体管100包括在衬底102上的用作栅电极的导电膜104、在衬底102及导电膜104上的绝缘膜106(也称为第一绝缘膜)、在绝缘膜106上的绝缘膜107(也称为第二绝缘膜)、在绝缘膜107上的氧化物半导体膜108、与氧化物半导体膜108电连接的用作源电极及漏电极的导电膜112a和112b、在导电膜112a上的绝缘膜113a(也称为第三绝缘膜)以及在导电膜112b上的绝缘膜113b(也称为第四绝缘膜)。另外，在晶体管100上，详细地说，在绝缘膜113a和113b及氧化物半导体膜108上，设置有绝缘膜114和116(也称为第五绝缘膜)及绝缘膜118。绝缘膜114、116及118作为晶体管100的保护绝缘膜。另外，绝缘膜106及绝缘膜107作为晶体管100的栅极绝缘膜。
当在晶体管100所包括的氧化物半导体膜108中形成有氧空位时，产生作为载流子的电子，结果晶体管100容易成为常通型(normally-on)。由此，为了获得稳定的晶体管特性，减少氧化物半导体膜108中的氧空位是重要的。在本发明的一个实施例的晶体管的结构中，对氧化物半导体膜108上的绝缘膜(在此，氧化物半导体膜108上的绝缘膜114)引入过量的氧，从而使氧从绝缘膜114移到氧化物半导体膜108，来填补氧化物半导体膜108中的氧空位。替代地，对氧化物半导体膜108上的绝缘膜116引入过量的氧，从而使氧从绝缘膜116经过绝缘膜114移到氧化物半导体膜108，来填补氧化物半导体膜108中的氧空位。替代地，对氧化物半导体膜108上的绝缘膜114和绝缘膜116引入过量的氧，从而使氧从绝缘膜114和绝缘膜116移到氧化物半导体膜108，来填补氧化物半导体膜108中的氧空位。
因此，绝缘膜114和116包括氧。具体而言，绝缘膜114和116包括容易转移到氧化物半导体膜108的氧。该氧的例子是O和O2。优选的是，绝缘膜114和116包括含有超过化学计量组成的氧的区域(氧过量区域)。换句话说，绝缘膜114和116是能够释放氧的绝缘膜。注意，为了在绝缘膜114和116中设置氧过量的区域，例如，通过对成膜后的绝缘膜114和116引入氧。作为氧的引入方法，也可以使用离子注入法、离子掺杂法、等离子体浸没式离子注入法或等离子体处理等。
然而，当对绝缘膜114及116引入氧时，氧可能会到达导电膜112a和112b，由此可能使导电膜112a和112b氧化。此外，在某些情况下，在绝缘膜114和116中设置氧过量的区域之后，当氧移到氧化物半导体膜108时，导电膜112a和112b可能吸附氧，由此使得不能够对氧化物半导体膜108供应充分的氧。
因此，在本发明的一个实施例的半导体装置的结构中，在导电膜112a和112b上设置有绝缘膜113a和113b。当对绝缘膜114和116引入氧时，绝缘膜113a和113b具有作为导电膜112a和112b的保护绝缘膜的功能。另外，通过以同一工序对导电膜112a和112b及绝缘膜113a和113b进行加工，其顶面形状可以为大致相同。
通过以同一工序对导电膜112a和112b及绝缘膜113a和113b进行加工，可以在不增加掩模个数的情况下制造晶体管100，从而可以抑制制造成本。
注意，在本说明书等中，导电膜112a和112b及绝缘膜113a和113b具有大致相同的顶面形状的情况包括绝缘膜113a和113b的面积为导电膜112a和112b的面积的大于或等于80％且小于或等于120％的情况。
在此，图2A至2C示出图1B中的晶体管100的放大图。图2A至2C每一都示出图1B中的晶体管100的导电膜112a和112b及绝缘膜113a和113b附近的截面图。
在图2A的截面图中，具有其中绝缘膜113a的端部与导电膜112a的端部对齐的区域以及其中绝缘膜113b的端部与导电膜112b的端部对齐的区域。在图2B的截面图中，具有其中绝缘膜113a的端部位于导电膜112a的端部的内侧上的区域以及其中绝缘膜113b的端部位于导电膜112b的端部的内侧上的区域。在图2C的截面图中，具有其中绝缘膜113a的端部位于导电膜112a的端部的外侧上的区域以及其中绝缘膜113b的端部位于导电膜112b的端部的外侧上的区域。
如图2A至2C所示，在以同一工序对导电膜112a和112b及绝缘膜113a和113b进行加工的情况下，由于导电膜112a和112b的蚀刻率与绝缘膜113a和113b的蚀刻率之间的差异等，导电膜112a和112b的面积可以比绝缘膜113a和113b的小。或者，导电膜112a和112b的面积可以比绝缘膜113a和113b的大。
绝缘膜113a和113b能够抑制氧透过。另外，在热脱附谱分析法中，绝缘膜113a和113b的氧的释放量少。换句话说，绝缘膜113a和113b每一具有氧分子的释放量比绝缘膜114和116的区域少的区域。当利用热脱附谱分析法测量绝缘膜113a和113b时，氧分子的释放量小于1×1019/cm3。注意，绝缘膜113a和113b也可以包括氧分子的释放量至少比绝缘膜114和116的区域少的区域。尤其优选的是，从绝缘膜113a和113b的位于氧化物半导体膜108的沟道区域附近的区域的氧分子的释放量，比从绝缘膜114及116的位于氧化物半导体膜108的沟道区域附近的区域的氧分子的释放量少。例如，该氧分子的释放量少的区域可以通过以10mm2(优选为5mm2、更优选为1mm2)的面积对绝缘膜113a和113b及绝缘膜114和116中的每一个进行TDS分析来测定。换句话说，由于加热而从绝缘膜113a和113b的一部分释放的氧的量比由于加热而从绝缘膜114和116的一部分释放的氧的量少。
当利用热脱附谱分析法测量时，从绝缘膜114和116释放的氧分子的量大于或等于1×1019/cm3。在绝缘膜114和116中，氧可以均匀地或者大致均匀地存在于晶格之间。绝缘膜114和116中的氧由于进行加热处理而释放到氧化物半导体膜108。
当在氧化物半导体膜108上设置绝缘膜114及116时，可以使绝缘膜114和116中的氧移到氧化物半导体膜108，来填补氧化物半导体膜108中的氧空位。通过填补氧化物半导体膜108中的氧空位，可以提供可靠性得到提高的半导体装置。此外，当在导电膜112a和112b上设置绝缘膜113a和113b时，可以防止导电膜112a和112b的氧化。
下面，对本实施方式的半导体装置的其他构成要素进行详细的说明。
<衬底>
对衬底102的材料等的特性没有特别的限制，只要材料具有足以至少承受后续的加热处理的耐热性即可。例如，作为衬底102，可以使用玻璃衬底、陶瓷衬底、石英衬底或蓝宝石衬底等。替代地，还可以使用以硅或碳化硅等制成的单晶半导体衬底或多晶半导体衬底、以硅锗等制成的化合物半导体衬底、或者SOI衬底等。替代地，也可以将设置有半导体元件的任意这些衬底用作衬底102。在作为衬底102使用玻璃衬底的情况下，可以使用具有任意如下尺寸的玻璃衬底：第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、第8代(2200mm×2400mm)、第9代(2400mm×2800mm)以及第10代(2950mm×3400mm)。由此，可以制造大型显示装置。
替代地，作为衬底102，也可以使用柔性衬底，并且可以在柔性衬底上直接形成晶体管100。替代地，也可以在衬底102与晶体管100之间设置剥离层。在剥离层上制造的半导体装置的一部分或全部从衬底102分离并转置到其他衬底上时，可以使用剥离层。在这种情况下，可以将晶体管100转移到耐热性低的衬底或柔性衬底。
<导电膜>
用作栅电极的导电膜104以及用作源电极及漏电极的导电膜112a和112b都可以使用以下来形成：选自铬(Cr)、铜(Cu)、铝(Al)、金(Au)、银(Ag)、锌(Zn)、钼(Mo)、钽(Ta)、钛(Ti)、钨(W)、锰(Mn)、镍(Ni)、铁(Fe)、钴(Co)中的金属元素；以任意上述金属元素为成分的合金；或者包含任意上述金属元素的组合的合金等。
此外，导电膜104、112a及112b也可以具有单层结构或者两层或以上的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、在氮化钛膜上层叠钛膜的两层结构、在氮化钛膜上层叠钨膜的两层结构、在氮化钽膜或氮化钨膜上层叠钨膜的两层结构、以及依次层叠钛膜以及铝膜和钛膜的三层结构等。另外，还可以使用组合铝与选自钛、钽、钨、钼、铬、钕和钪中的一种或多种元素的合金膜或氮化物膜。
导电膜104、112a及112b可以使用诸如铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物或者添加有氧化硅的铟锡氧化物等透光导电材料形成。
作为导电膜104、112a及112b，可以使用Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。通过使用Cu-X合金膜，可以通过湿法蚀刻工序进行加工，从而可以降低制造成本。
<栅极绝缘膜>
作为用作晶体管100的栅极绝缘膜的绝缘膜106和107，可以使用包括通过等离子体增强化学气相沉积(PECVD：Plasma Enhanced Chemical Vapor Deposition)法或溅射法等形成的下列膜中的至少一种的绝缘层：氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜。注意，也可以代替绝缘膜106和107的叠层结构使用选自上述材料中的材料形成的单层的绝缘膜或者三层或以上的绝缘膜。
绝缘膜106具有抑制氧透过的阻挡膜的功能。例如，在对绝缘膜107、绝缘膜114、绝缘膜116及/或氧化物半导体膜108供应过量的氧的情况下，绝缘膜106能够抑制氧透过。
注意，与用作晶体管100的沟道区域的氧化物半导体膜108接触的绝缘膜107优选为氧化物绝缘膜，并优选包括包含超过化学计量组分的氧的区域(氧过量的区域)。换言之，绝缘膜107是能够释放氧的绝缘膜。为了在绝缘膜107中设置氧过量的区域，例如在氧气氛下形成绝缘膜107。替代地，也可以对成膜后的绝缘膜107引入氧来形成氧过量的区域。作为引入氧的方法，可以使用离子注入法、离子掺杂法、等离子体浸没式离子注入法或等离子体处理等。
在作为绝缘膜107使用氧化铪的情况下，获得如下效果。氧化铪的介电常数比氧化硅或氧氮化硅高。因此，通过使用氧化铪或氧化铝，可以使物理厚度比等效氧化物厚度(equivalent oxide thickness)大，由此，即使在等效氧化物厚度小于或等于10nm或者小于或等于5nm的情况下也可以减少隧穿电流引起的泄漏电流。也就是说，可以实现关态电流(off-state current)低的晶体管。再者，与具有非晶结构的氧化铪相比，具有结晶结构的氧化铪具有高的介电常数。因此，为了形成关态电流低的晶体管，优选使用具有结晶结构的氧化铪。结晶结构的例子包括单斜晶体结构和立方晶体结构。注意，本发明的一个实施例不局限于此。
在本实施方式中，作为绝缘膜106形成氮化硅膜，作为绝缘膜107形成氧化硅膜。与氧化硅膜相比，氮化硅膜的介电常数较高，且为了得到与氧化硅膜相等的电容需要较大的厚度。因此，当在使晶体管100的栅极绝缘膜中包括氮化硅膜时，可以增加绝缘膜的物理厚度。因此，这使得可以抑制晶体管100的耐压的下降，并提高耐压，从而降低对制晶体管100的静电损伤。
<氧化物半导体膜>
氧化物半导体膜108包含O、In、Zn及M(M为Ti、Ga、Y、Zr、La、Ce、Nd或Hf)。作为氧化物半导体膜108，典型地可以使用In-Ga氧化物、In-Zn氧化物或In-M-Zn氧化物。尤其优选的是，作为半导体膜108使用In-M-Zn氧化物。
在由In-M-Zn氧化物形成氧化物半导体膜108的情况下，用来形成In-M-Zn氧化物的溅射靶材的金属元素的原子比优选满足In≥M及Zn≥M。这种溅射靶材的金属元素的原子比优选为In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、以及In:M:Zn＝3:1:2。注意，所形成的氧化物半导体膜108的金属元素的原子比在上述溅射靶材的金属元素的原子比的±40％的范围(作为误差)内变化。
注意，在氧化物半导体膜108为In-M-Zn氧化物的情况下，在不考虑Zn及O的情况下，In和M的比例分别优选为大于或等于25原子％，和小于75原子％，更优选为大于或等于34原子％和小于66原子％。
氧化物半导体膜108的能隙为2eV或更高，优选为2.5eV或更高，更优选为3eV或更高。通过使用具有这样的宽的能隙的氧化物半导体，可以降低晶体管150的关态电流。
氧化物半导体膜108的厚度大于或等于3nm且小于或等于200nm，优选大于或等于3nm且小于或等于100nm，更优选大于或等于3nm且小于或等于50nm。
作为氧化物半导体膜108，使用载流子密度较低的氧化物半导体膜。例如，作为氧化物半导体膜108，使用这样的氧化物半导体膜：其载流子密度小于或等于1×1017/cm3，优选小于或等于1×1015/cm3，更优选小于或等于1×1013/cm3，进一步优选小于或等于1×1011/cm3。
注意，不限于上述记载的组成和材料，也可以根据所需的晶体管的半导体特性及电特性(例如，场效应迁移率和阈值电压等)来使用具有适当的组成的材料。另外，为了得到所需的晶体管的半导体特性，优选适当地设定氧化物半导体膜108的载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子比、原子间距离及密度等。
注意，优选的是，作为氧化物半导体膜108使用杂质浓度低且缺陷态密度低的氧化物半导体膜，晶体管可以具有更优良的电特性。这里，将杂质浓度低且缺陷态密度低(氧空位量少)的状态称为“高纯度本征”或“基本上高纯度本征”。因为高纯度本征或基本上高纯度本征的氧化物半导体膜的载流子发生源较少，所以可以具有低载流子密度。因此，在该氧化物半导体膜中形成有沟道区域的晶体管很少具有负阈值电压的电特性(很少为常通型)。因为高纯度本征或基本上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以在某些情况下具有极少的载流子陷阱。此外，高纯度本征或基本上高纯度本征的氧化物半导体膜具有显著低的关态电流，即便元件具有1×106μm的沟道宽度和10μm的沟道长度L，当源电极与漏电极间的电压(漏电压)在1V至10V的范围时，关态电流也可以小于或等于半导体参数分析仪的测定极限，即小于或等于1×10-13A。
因此，在上述高纯度本征或基本上高纯度本征的氧化物半导体膜中形成有沟道区域的晶体管可以是电特性变动小且可靠性高的晶体管。被氧化物半导体膜的陷阱态俘获的电荷被释放需要较长的时间，其行为可以像固定电荷那样。因此，在某些情况下，在陷阱态密度高的氧化物半导体膜中形成有沟道区域的晶体管的电特性不稳定。作为杂质的例子，有氢、氮、碱金属及碱土金属等。
包含在氧化物半导体膜中的氢与键合于金属原子的氧起反应成为水，并使得在氧从其脱离的晶格(或氧从其脱离的部分)中形成氧空位。由于氢进入该氧空位，在某些情况下生成作为载流子的电子。另外，在某些情况下，由于氢的一部分与键合于金属元素的氧的键合，产生作为载流子的电子。因此，包括包含氢的氧化物半导体膜的晶体管容易具有常通型。由此，优选尽可能减少氧化物半导体膜108中的氢。具体而言，在氧化物半导体膜108中，利用SIMS(二次离子质谱分析法：Secondary Ion Mass Spectrometry)测得的氢浓度小于或等于2×1020原子/cm3，优选小于或等于5×1019原子/cm3，更优选小于或等于1×1019原子/cm3，更优选小于或等于5×1018原子/cm3，更优选小于或等于1×1018原子/cm3，更优选小于或等于5×1017原子/cm3，更优选小于或等于1×1016原子/cm3。
当氧化物半导体膜108中包含作为第14族元素之一的硅或碳时，氧化物半导体膜108中氧空位增加，氧化物半导体膜108成为n型膜。因此，将氧化物半导体膜108中的硅或碳的浓度(利用SIMS分析测得的浓度)或者在与氧化物半导体膜108的界面附近的硅或碳的浓度(利用SIMS分析测得的浓度)设定为小于或等于2×1018原子/cm3，优选设定为小于或等于2×1017原子/cm3。
另外，利用SIMS测得的氧化物半导体膜108的碱金属或碱土金属的浓度小于或等于1×1018原子/cm3，优选小于或等于2×1016原子/cm3。当碱金属及碱土金属在与氧化物半导体键合时可能生成载流子，在这种情况下晶体管的关态电流可能增大。由此，优选降低氧化物半导体膜108的碱金属或碱土金属的浓度。
此外，氧化物半导体膜108在含有氮时因作为载流子的电子的生成及载流子密度的增加而容易n型化。其结果是，包括含有氮的氧化物半导体膜的晶体管容易具有常通型。因此，优选尽可能地减少氧化物半导体膜中的氮，例如，利用SIMS测得的氮浓度优选小于或等于5×1018原子/cm3。
氧化物半导体膜108例如也可以具有非单晶结构。非单晶结构例如包括下述的CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶结构、下述的微晶结构或非晶结构。在非单晶结构中，非晶结构具有最高的缺陷态密度，而CAAC-OS具有最低的缺陷态密度。
氧化物半导体膜108例如也可以具有非晶结构。具有非晶结构的氧化物半导体膜例如每一都具有无序的原子排列且不具有结晶成分。替代地，具有非晶结构的氧化物膜例如具有完全非晶结构，而不具有结晶部。
注意，氧化物半导体膜108也可以为包括下列中的两种或更多种的混合膜：具有非晶结构的区域、具有微晶结构的区域、具有多晶结构的区域、CAAC-OS的区域和具有单晶结构的区域。在某些情况下，混合膜例如具有这样的单层结构，该单层结构例如包括下列区域中的两种或更多种：具有非晶结构的区域、具有微晶结构的区域、具有多晶结构的区域、CAAC-OS的区域和具有单晶结构的区域。另外，在某些情况下，混合膜具有下列区域中的两种或更多种区域的叠层结构：具有非晶结构的区域、具有微晶结构的区域、具有多晶结构的区域、CAAC-OS的区域和具有单晶结构的区域。
<保护绝缘膜>
绝缘膜113a、113b、114、116及118具有保护绝缘膜的功能。
绝缘膜113a和113b包含氮。替代地，绝缘膜113a和113b包含氮及硅。绝缘膜113a和113b具有阻挡氧、氢、水、碱金属或碱土金属等的功能。作为绝缘膜113a和113b，例如可以使用氮化物绝缘膜。该氮化物绝缘膜使用氮化硅、氮氧化硅、氮化铝或氮氧化铝等形成。作为绝缘膜113a和113b，除了上述包含氮的绝缘膜以外，例如也可以使用氧化铝。
作为绝缘膜113a和113b，可以使用厚度大于或等于5nm且小于或等于500nm，优选大于或等于5nm且小于或等于200nm的氮化硅膜或氮氧化硅膜等。
绝缘膜114和116包含氧。另外，绝缘膜114是能够使氧透过的绝缘膜。注意，当在后面的步骤中形成绝缘膜116时，绝缘膜114还被用作缓和对氧化物半导体膜108造成的损伤的膜。
作为绝缘膜114，可以使用厚度大于或等于5nm且小于或等于150nm，优选大于或等于5nm且小于或等于50nm的氧化硅膜或氧氮化硅膜等。
此外，优选使绝缘膜114中的缺陷量较少，典型的是，通过ESR(Electron SpinResonance：电子自旋共振)，与起因于硅的悬空键而导致的在g＝2.001处呈现的信号对应的自旋密度优选小于或等于3×1017spins/cm3。这是因为，若绝缘膜114中的缺陷密度高，则氧与缺陷键合，而使得透过绝缘膜114的氧的量减少。
注意，从外部进入绝缘膜114的氧不是全部移动到绝缘膜114的外部，而是一部分氧残留在绝缘膜114中。另外，在某些情况下以氧进入绝缘膜114并且在绝缘膜114中含有的氧移动到绝缘膜114外部的方式在绝缘膜114中发生氧的移动。在形成能够使氧透过的氧化物绝缘膜作为绝缘膜114时，可以使从设置在绝缘膜114上的绝缘膜116脱离的氧经由绝缘膜114移动到氧化物半导体膜108。
绝缘膜114和绝缘膜116都使用其氧含量超过化学计量组成的氧化物绝缘膜形成。通过加热一部分的氧从其氧含量超过化学计量组成的氧化物绝缘膜脱离。在TDS分析中，其氧含量超过化学计量组成的氧化物绝缘膜是这样的氧化物绝缘膜，其换算为氧分子的氧的脱离量大于或等于1.0×1019/cm3，优选大于或等于3.0×1020/cm3。注意，上述TDS分析中的膜表面温度优选大于或等于100℃且小于或等于700℃，或者大于或等于100℃且小于或等于500℃。
作为绝缘膜116，可以使用厚度大于或等于30nm且小于或等于500nm，优选大于或等于50nm且小于或等于400nm的氧化硅膜或氧氮化硅膜等。
优选绝缘膜116中的缺陷量较少，典型的是，通过ESR测量，与起因于硅的悬空键而在g＝2.001处呈现的信号对应的自旋密度为小于1.5×1018spins/cm3，更优选小于或等于1×1018spins/cm3。注意，由于绝缘膜116与绝缘膜114相比离氧化物半导体膜108更远，所以绝缘膜116可以具有大于绝缘膜114的缺陷密度。
绝缘膜114可以使用氧化氮而具有低的态密度的氧化物绝缘膜而形成。注意，由于氧化氮导致的态密度可以形成在价带顶的能量(Ev_os)和导带底的能量(Ec_os)之间。作为其中由于氧化氮导致的态密度在Ev_os和Ec_os之间为低的氧化物绝缘膜，可以使用氧化氮的释放量少的氧氮化硅膜或氧化氮的释放量少的氧氮化铝膜等。
注意，在热脱附谱分析中，氧化氮的释放量少的氧氮化硅膜是氨释放量比氧化氮的释放量多的膜，典型的是氨释放量大于或等于1×1018/cm3且小于或等于5×1019/cm3。注意，该氨释放量为通过膜表面温度大于或等于50℃且小于或等于650℃(优选大于或等于50℃且小于或等于550℃)的加热处理释放的氨的量。
氧化氮(NOx，x大于或等于0且小于或等于2，优选大于或等于1且小于或等于2)，典型的是NO2或NO，例如在绝缘膜114中形成能级。该能级位于氧化物半导体膜108的能隙中。由此，当氧化氮扩散到绝缘膜114与氧化物半导体膜108之间的界面时，电子在绝缘膜114一侧被该能级俘获。结果，被俘获的电子留在绝缘膜114与氧化物半导体膜108之间的界面附近，由此使晶体管的阈值电压向正方向漂移。
在加热处理中，氧化氮与氨及氧起反应。在加热处理中，绝缘膜114所包含的氧化氮与绝缘膜116所包含的氨起反应，由此绝缘膜114所包含的氧化氮减少。因此，在绝缘膜114与氧化物半导体膜108之间的界面处电子几乎不被俘获。
通过使用Ev_os和Ec_os之间的由于氧化氮导致的态密度低的氧化物绝缘膜作为绝缘膜114，可以降低晶体管的阈值电压的漂移，从而使晶体管的电特性的变动小。
注意，通过晶体管的制造工序的加热处理，典型的是大于或等于300℃且小于衬底的应变点的加热处理，在绝缘膜114的100K或更低的ESR光谱中，观察到在大于或等于2.037且小于或等于2.039的g因子处出现的第一信号、在大于或等于2.001且小于或等于2.003的g因子处出现的第二信号、以及在大于或等于1.964且小于或等于1.966的g因子处出现的第三信号。通过使用X带的ESR测定而得到的第一信号与第二信号的分割宽度(split width)以及第二信号与第三信号的分割宽度大约为5mT。在g因子大于或等于2.037且小于或等于2.039处出现的第一信号、在g因子大于或等于2.001且小于或等于2.003处出现的第二信号以及在g因子大于或等于1.964且小于或等于1.966处出现的第三信号的自旋密度的总和小于1×1018spins/cm3，典型大于或等于1×1017spins/cm3且小于1×1018spins/cm3。
在100K或更低的ESR谱中，g因子大于或等于2.037且小于或等于2.039处出现的第一信号、g因子大于或等于2.001且小于或等于2.003处出现的第二信号以及g因子大于或等于1.964且小于或等于1.966处出现的第三信号，对应于起因于氧化氮(NOx，x大于或等于0且小于或等于2，优选大于1且小于或等于2)的信号。作为氧化氮的典型例子，有一氧化氮和二氧化氮。就是说，g因子大于或等于2.037且小于或等于2.039处出现的第一信号、g因子大于或等于2.001且小于或等于2.003处出现的第二信号以及g因子大于或等于1.964且小于或等于1.966处出现的第三信号的自旋密度的总数越少，氧化物绝缘膜中的氧化氮含量越少。
利用SIMS测得的在Ev_os与Ec_os之间的由于氧化氮导致的态密度低的氧化物绝缘膜的氮浓度小于或等于6×1020原子/cm3。
在衬底温度大于或等于220℃、大于或等于280℃或者大于或等于350℃的情况下，通过利用使用硅烷及氧化氮的PECVD法，形成在Ev_os与Ec_os之间的由于氧化氮导致的态密度低的氧化物绝缘膜，从而可以形成致密且硬度高的膜。
另外，绝缘膜114和116可以使用相同种类的材料形成的绝缘膜来形成，因此在某些情况下不能够明确地观察到绝缘膜114与绝缘膜116之间的边界。因此，在本实施方式中，以虚线示出绝缘膜114与绝缘膜116之间的边界。虽然在本实施方式中说明了绝缘膜114和绝缘膜116的两层结构，但是本发明不限于此。例如，也可以采用绝缘膜114的单层结构。
绝缘膜118包含氮。替代地，绝缘膜118包含氮及硅。绝缘膜118具有阻挡氧、氢、水、碱金属或碱土金属等的功能。通过设置绝缘膜118，能够防止氧从氧化物半导体膜108扩散到外部，并能够防止绝缘膜114和116所包含的氧扩散到外部，还能够防止氢或水等从外部侵入氧化物半导体膜108中。作为绝缘膜118，例如可以使用氮化物绝缘膜。该氮化物绝缘膜使用氮化硅、氮氧化硅、氮化铝或氮氧化铝等形成。注意，也可以设置对氧、氢及水等具有阻挡效果的氧化物绝缘膜代替对氧、氢、水、碱金属及碱土金属等具有阻挡效果的氮化物绝缘膜。作为对氧、氢及水等具有阻挡效果的氧化物绝缘膜，可以举出氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜及氧氮化铪膜。
替代地，绝缘膜118优选为氧的释放量少和/或能够抑制氧透过的阻挡膜。当在绝缘膜114及绝缘膜116上设置绝缘膜118时，可以抑制绝缘膜114及/或绝缘膜116所包含的过量的氧扩散到外部。
虽然上述所记载的导电膜、绝缘膜及氧化物半导体膜等各种膜可以利用溅射法或PECVD法形成，但是也可以利用例如ALD(Atomic Layer Deposition：原子层沉积)法或热CVD法形成。作为热CVD法的例子，可以举出MOCVD(Metal Organic Chemical VaporDeposition：有机金属化学气相沉积)法。
由于热CVD法不使用等离子体来成膜，因此具有不产生因等离子体损伤所引起的缺陷的优点。
利用热CVD法的成膜也可以以如下方式进行：将源气体及氧化剂同时供应到处理室，将处理室内的压力设定为大气压或减压，使其在衬底附近或在衬底上彼此发生反应。
利用ALD法的成膜也可以以如下方式进行：将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室中，并然后按该顺序反复地引入气体。例如，通过开关各开关阀(也称为高速阀)来将两种或更多种的源气体依次供应到处理室。为了防止源气体混合，例如，引入第一源气体，在引入第一气体的同时或之后引入惰性气体(氩或氮等)等，然后引入第二源气体。注意，在同时引入第一源气体及惰性气体的情况下，惰性气体被用作载体气体，也可以在引入第二源气体的同时引入惰性气体。替代地，代替惰性气体的引入，也可以通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体被吸附到衬底表面形成第一层，之后引入的第二源气体与该第一层起反应，由此第二层层叠在第一层上而形成薄膜。通过按顺序反复多次地引入气体直到获得所希望的厚度，如此可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以通过气体引入序列的次数来进行调节，因此，ALD法可以准确地调节厚度，从而而适用于制造微小的FET。
可以通过诸如MOCVD法等热CVD法形成上述实施方式所记载的导电膜、绝缘膜、氧化物半导体膜、金属氧化膜等各种膜。例如，在形成In-Ga-Zn-O膜的情况下，使用三甲基铟、三甲基镓及二甲基锌。注意，三甲基铟的化学式为In(CH3)3。三甲基镓的化学式为Ga(CH3)3。二甲基锌的化学式为Zn(CH3)2。不限于上述组合，可以使用三乙基镓(化学式为Ga(C2H5)3)代替三甲基镓，并可以使用二乙基锌(化学式为Zn(C2H5)2)代替二甲基锌。
例如，在利用ALD法通过成膜装置形成氧化铪膜的情况下，使用如下两种气体：用作氧化剂的臭氧(O3)；以及通过使包含溶剂和铪前体化合物的液体(铪醇盐溶液，典型为四(二甲胺基)铪(TDMAH))气化而得到的源气体。注意，四(二甲胺基)铪的化学式为Hf[N(CH3)2]4。作为其它材料液的例子有四(乙基甲胺基)铪。
例如，在利用ALD法通过成膜装置形成氧化铝膜的情况下，使用如下两种气体：用作氧化剂的H2O；以及通过使包含溶剂和铝前体化合物的液体(三甲基铝(TMA)等)气化而得到的源气体。注意，三甲基铝的化学式为Al(CH3)3。作为其它材料液的例子，有三(二甲基酰胺)铝、三异丁基铝及三(2,2,6,6-四甲基-3,5-庚二酮)铝。
例如，在利用ALD法通过成膜装置形成氧化硅膜的情况下，使六氯乙硅烷附着在待成膜面上，去除附着物所包含的氯，供应氧化性气体(O2或一氧化二氮)的自由基使其与附着物起反应。
例如，在利用ALD法使用成膜装置形成钨膜的情况下，依次反复引入WF6气体和B2H6气体形成初始钨膜，然后同时引入WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在利用ALD法使用成膜装置形成氧化物半导体膜(如In-Ga-Zn-O膜)的情况下，依次反复引入In(CH3)3气体和O3气体以形成InO2层，然后同时引入Ga(CH3)3气体和O3气体形成GaO层，之后同时引入Zn(CH3)2气体和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。也可以通过混合这些气体来形成混合化合物层如In-Ga-O层、In-Zn-O层或Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。另外，也可以使用In(C2H5)3气体代替In(CH3)3气体。另外，也可以使用Ga(C2H5)3气体代替Ga(CH3)3气体。另外，也可以使用Zn(CH3)2气体。
参照图3A至3D说明与图1A至1C中的晶体管100不同的结构实例。注意，在部分具有与上面所说明的功能相同的功能的情况下，在某些情况下将相同的阴影图案用于该部分，而该部分不特别附加附图标记。
<半导体装置的结构实例2>
图3A是晶体管100A的沟道长度方向的截面图，图3B是晶体管100A的沟道宽度方向的截面图。图3C是晶体管100B的沟道长度方向的截面图，图3D是晶体管100B的沟道宽度方向的截面图。注意，在此省略晶体管100A及晶体管100B的俯视图，因为它们与图1A所示的俯视图相似。
图3A及3B所示的晶体管100A包括在衬底102上的用作栅电极的导电膜104、在衬底102及导电膜104上的绝缘膜106、在绝缘膜106上的绝缘膜107、在绝缘膜107上的氧化物半导体膜108、与氧化物半导体膜108电连接的用作源电极及漏电极的导电膜112a和112b、在导电膜112a上的绝缘膜113a以及在导电膜112b上的绝缘膜113b。另外，在晶体管100A上，详细地说，在绝缘膜113a、113b及氧化物半导体膜108上，设置有绝缘膜131(也称为第六绝缘膜)以及绝缘膜114、116及118。绝缘膜114、116、118及131具有晶体管100A的保护绝缘膜的功能。
晶体管100A与图1B及1C所示的晶体管100不同之处在于设置有绝缘膜131。具体而言，绝缘膜131设置在氧化物半导体膜108、绝缘膜113a及绝缘膜113b上。
图3C及3D所示的晶体管100B包括在衬底102上的用作栅电极的导电膜104、在衬底102及导电膜104上的绝缘膜106、在绝缘膜106上的绝缘膜107、在绝缘膜107上的氧化物半导体膜108、与氧化物半导体膜108电连接的用作源电极及漏电极的导电膜112a和112b、在导电膜112a上的绝缘膜113a以及在导电膜112b上的绝缘膜113b。另外，在晶体管100B上，详细地说，在绝缘膜113a、113b及氧化物半导体膜108上,设置有绝缘膜114、116、118及131。绝缘膜114、116、118及131具有晶体管100B的保护绝缘膜的功能。
晶体管100B与图1B及1C所示的晶体管100不同之处在于设置有绝缘膜131。具体而言，绝缘膜131设置在绝缘膜116与绝缘膜118之间。
绝缘膜131能够使氧透过和/或能够抑制氧的释放。绝缘膜131由金属氧化物、金属氮化物、金属氮氧化物或金属氧氮化物形成，该金属包含选自铟、锌、钛、铝、钨、钽和钼中的至少一个。
通过设置绝缘膜131，能够使绝缘膜114和/或绝缘膜116所包含的氧适当地移到氧化物半导体膜108。由此，填补氧化物半导体膜108中的氧空位，从而可以提供可靠性得到提高的半导体装置。
参照图4A至4C说明与图1A至1C所示的晶体管100不同的结构实例。注意，在一个部分具有与上面所说明的功能相同的功能的情况下，在某些情况下将相同的阴影图案用于该部分，而该部分不特别附加附图标记。
<半导体装置的结构实例3>
图4A是作为本发明的一个实施例的半导体装置的晶体管150的俯视图。图4B是沿着图4A所示的点划线X1-X2的截面图，图4C对应于沿着图4A所示的点划线Y1-Y2的截面图。
晶体管150包括在衬底102上的用作栅电极的导电膜104、在衬底102及导电膜104上的绝缘膜106、在绝缘膜106上的绝缘膜107、在绝缘膜107上的氧化物半导体膜108、在氧化物半导体膜108上的绝缘膜114、在绝缘膜114上的绝缘膜116、通过设置在绝缘膜114及绝缘膜116中的开口141a和141b与氧化物半导体膜108电连接的用作源电极及漏电极的导电膜112a和112b、在导电膜112a上的绝缘膜113a、以及在导电膜112b上的绝缘膜113b。在晶体管150上，详细地说，在绝缘膜113a和113b及绝缘膜116上，设置有绝缘膜118。绝缘膜113a和113b具有导电膜112a和112b的保护绝缘膜的功能。绝缘膜114及绝缘膜116具有氧化物半导体膜108的保护绝缘膜的功能。绝缘膜118具有晶体管150的保护绝缘膜的功能。
虽然上面所示的晶体管100、100A及100B具有沟道蚀刻型结构，而图4A至4C所示的晶体管150具有沟道保护型结构。如此，沟道蚀刻型结构及沟道保护型结构中的任一个可以应用于本发明的一个实施例的半导体装置。
与上面所示的晶体管100同样地，晶体管150在氧化物半导体膜108上设置有绝缘膜114和116，由此绝缘膜114和116所包含的氧可以填补氧化物半导体膜108中的氧空位。另外，因为在导电膜112a和112b上设置有绝缘膜113a和113b，在绝缘膜114和116中形成过量的氧区域时，可以防止导电膜112a和112b的氧化。
参照图5A和5B说明与图4A至4C所示的晶体管150不同的结构实例。注意，在一个部分具有与上面所说明的功能相同的功能的情况下，在某些情况下将相同的阴影图案用于该部分，而该部分不特别附加附图标记。
<半导体装置的结构实例4>
图5A是晶体管150A的沟道长度方向的截面图，图5B是晶体管150A的沟道宽度方向的截面图。注意，在此省略晶体管150A的俯视图，因为其与图4A所示的俯视图相似。
图5A及5B所示的晶体管150A包括在衬底102上的用作栅电极的导电膜104、在衬底102及导电膜104上的绝缘膜106、在绝缘膜106上的绝缘膜107、在绝缘膜107上的氧化物半导体膜108、在氧化物半导体膜108上的绝缘膜114、在绝缘膜114上的绝缘膜116、通过设置在绝缘膜114及绝缘膜116中的开口141a和141b与氧化物半导体膜108电连接的用作源电极及漏电极的导电膜112a和112b、在导电膜112a上的绝缘膜113a、以及在导电膜112b上的绝缘膜113b。在晶体管150A上，详细地说，在绝缘膜113a、113b及绝缘膜116上，设置有绝缘膜131及在绝缘膜131上的绝缘膜118。绝缘膜113a和113b具有导电膜112a和112b的保护绝缘膜的功能。绝缘膜114及绝缘膜116具有氧化物半导体膜108的保护绝缘膜的功能。绝缘膜118和131具有晶体管150A的保护绝缘膜的功能。
晶体管150A与图4B及4C所示的晶体管150不同之处在于设置有绝缘膜131。具体而言，绝缘膜131设置在绝缘膜116与绝缘膜118之间。其他部件与晶体管150的相同，并且得到与晶体管150的情况下类似的效果。
参照图6A至6C说明与图4A至4C所示的晶体管150不同的结构实例。注意，在一个部分具有与上面所说明的功能相同的功能的情况下，在某些情况下将相同的阴影图案用于该部分，而该部分不特别附加附图标记。
<半导体装置的结构实例5>
图6A是作为本发明的一个实施例的半导体装置的晶体管160的俯视图。图6B是沿着图6A所示的点划线X1-X2的截面图，图6C是沿着图6A所示的点划线Y1-Y2的截面图。
晶体管160包括：在衬底102上的用作栅电极的导电膜104、在衬底102及导电膜104上的绝缘膜106、在绝缘膜106上的绝缘膜107、在绝缘膜107上的氧化物半导体膜108、在氧化物半导体膜108上的绝缘膜114、在绝缘膜114上的绝缘膜116、与氧化物半导体膜108电连接的用作源电极及漏电极的导电膜112a和112b、在导电膜112a上的绝缘膜113a、以及在导电膜112b上的绝缘膜113b。在晶体管160上，详细地说，在绝缘膜113a、113b及绝缘膜116上，设置有绝缘膜118。绝缘膜113a和113b具有导电膜112a和112b的保护绝缘膜的功能。绝缘膜114及绝缘膜116具有氧化物半导体膜108的保护绝缘膜的功能。绝缘膜118具有晶体管160的保护绝缘膜的功能。
晶体管160与图4A至4C所示的晶体管150的不同之处在于绝缘膜114和绝缘膜116的形状。具体而言，晶体管160的绝缘膜114和116具有岛状并设置在氧化物半导体膜108的沟道区域上。其他部件与晶体管150的相同，并且得到与晶体管150类同的效果。
参照图7A及7B说明与图6A至6C所示的晶体管160不同的结构实例。注意，当一个部分具有与上面所说明的功能相同的功能的情况下，在某些情况下将相同的阴影图案用于该部分，而该部分不特别附加附图标记。
<半导体装置的结构实例6>
图7A是晶体管160A的沟道长度方向的截面图，图7B是晶体管160A的沟道宽度方向的截面图。注意，在此省略晶体管160A的俯视图，因为其与图6A的俯视图相似。
晶体管160A包括：在衬底102上的用作栅电极的导电膜104、在衬底102及导电膜104上的绝缘膜106、绝缘膜106上的绝缘膜107、绝缘膜107上的氧化物半导体膜108、氧化物半导体膜108上的绝缘膜114、绝缘膜114上的绝缘膜116、绝缘膜116上的绝缘膜131、与氧化物半导体膜108电连接的用作源电极及漏电极的导电膜112a和112b、导电膜112a上的绝缘膜113a、以及导电膜112b上的绝缘膜113b。在晶体管160A上，详细地说，在绝缘膜113a、113b及绝缘膜116上，设置有绝缘膜131。此外，在绝缘膜131上设置有绝缘膜118。绝缘膜113a和113b具有导电膜112a和112b的保护绝缘膜的功能。绝缘膜114及绝缘膜116具有氧化物半导体膜108的保护绝缘膜的功能。绝缘膜118及绝缘膜131具有晶体管160A的保护绝缘膜的功能。
晶体管160A与图6B及6C所示的晶体管160不同之处在于设置绝缘膜131。具体而言，晶体管160A的绝缘膜131设置在绝缘膜116与绝缘膜118之间。其他部件与晶体管160同样，并且得到与晶体管160同样的效果。
参照图8A至8C说明与图1A至1C所示的晶体管100不同的结构实例。注意，在一个部分具有与上面所说明的功能相同的功能的情况下，在某些情况下将相同的阴影图案用于该部分，而该部分不特别附加附图标记。
<半导体装置的结构实例7>
图8A是作为本发明的一个实施例的半导体装置的晶体管170的俯视图。图8B是沿着图8A所示的点划线X1-X2的截面图，图8C是沿着图8A所示的点划线Y1-Y2的截面图。
晶体管170包括：在衬底102上的用作栅电极的导电膜104、在衬底102及导电膜104上的绝缘膜106、绝缘膜106上的绝缘膜107、绝缘膜107上的氧化物半导体膜108、氧化物半导体膜108上的绝缘膜114、绝缘膜114上的绝缘膜116、与氧化物半导体膜108电连接的用作源电极及漏电极的导电膜112a和112b、导电膜112a上的绝缘膜113a、以及导电膜112b上的绝缘膜113b。在晶体管170上，详细地说，在绝缘膜113a、113b及氧化物半导体膜108上，设置有：绝缘膜114、绝缘膜114上的绝缘膜116、绝缘膜116上的绝缘膜118以及绝缘膜118上的导电膜120a和120b。绝缘膜113a和113b具有导电膜112a和112b的保护绝缘膜的功能。绝缘膜114、116及118具有氧化物半导体膜108的保护绝缘膜的功能。导电膜120a通过设置在绝缘膜113b、114、116及118中的开口142c与导电膜112b电连接。导电膜120b形成为与氧化物半导体膜108重叠。
在晶体管170中，绝缘膜114、116及118被用作晶体管170的第二栅极绝缘膜。在晶体管170中，导电膜120a例如被用作用于显示装置的像素电极。在晶体管170中，导电膜120b被用作第二栅电极(也称为背栅电极)。
如图8C所示，导电膜120b通过设置于绝缘膜106、107、114、116及118中的开口142a和142b连接到用作栅电极的导电膜104。因此，导电膜120b和导电膜104被施加相同的电位。
注意，虽然在本实施方式中例示出设置开口142a和142b以使导电膜120b与导电膜104连接的结构，但是本发明的一个实施例不局限于此。例如，也可以采用仅形成开口142a和开口142b中的任一个来使导电膜120b与导电膜104彼此连接的结构，或者，不设置开口142a和开口142b而不使导电膜120b与导电膜104彼此连接的结构。注意，在不使导电膜120b与导电膜104彼此连接的情况下，可以对导电膜120b和导电膜104施加不同的电位。
如图8B所示，氧化物半导体膜108位于与用作栅电极的导电膜104及用作第二栅电极的导电膜120b相对的位置，夹在两个用作栅电极的导电膜之间。用作第二栅电极的导电膜120b的沟道长度方向的长度及沟道宽度方向的长度大于氧化物半导体膜108的沟道长度方向的长度及沟道宽度方向的长度。导电膜120b隔着绝缘膜114、116及118覆盖整个氧化物半导体膜108。由于用作第二栅电极的导电膜120b与用作栅电极的导电膜104通过设置于绝缘膜106、107、114、116及118中的开口142a和142b连接，所以氧化物半导体膜108的在沟道宽度方向的侧面隔着绝缘膜114、116及118与用作第二栅电极的导电膜120b相对。
换言之，在晶体管170的沟道宽度方向上，用作栅电极的导电膜104及用作第二栅电极的导电膜120b通过设置于用作栅极绝缘膜的绝缘膜106和107及用作第二栅极绝缘膜的绝缘膜114、116及118中的开口连接，导电膜104及导电膜120b隔着用作栅极绝缘膜的绝缘膜106和107及用作第二栅极绝缘膜的绝缘膜114、116及118围绕氧化物半导体膜108。
通过采用上述结构，用作栅电极的导电膜104及用作第二栅电极的导电膜120b的电场电围绕晶体管170所包括的氧化物半导体膜108。可以将如晶体管170那样的利用栅电极及第二栅电极的电场电围绕形成有沟道区域的氧化物半导体膜的晶体管的装置结构称为围绕式沟道(surrounded channel，s-channel)结构。
因为晶体管170具有s-channel结构，所以可以使用用作栅电极的导电膜104对氧化物半导体膜108有效地施加用来引起沟道的电场。由此，晶体管170的电流驱动能力得到提高，从而可以得到高的通态电流(on-state current)特性。由于可以增加通态电流，所以可以降低晶体管170的尺寸。另外，由于晶体管170被用作栅电极的导电膜104及用作第二栅电极的导电膜120b围绕，所以可以提高晶体管170的机械强度。
参照图9A至9D说明与图8A至8C所示的晶体管170不同的结构实例。注意，在一个部分具有与上面所说明的功能相同的功能的情况下，在某些情况下将相同的阴影图案用于该部分，而该部分不特别附加附图标记。
<半导体装置的结构实例8>
图9A是晶体管170A的沟道长度方向的截面图，图9B是晶体管170A的沟道宽度方向的截面图。图9C是晶体管170B的沟道长度方向的截面图，图9D是晶体管170B的沟道宽度方向的截面图。注意，在此省略晶体管170A和晶体管170B的俯视图，因为它们与图8A所示的俯视图相似。
晶体管170A与图8B及8C所示的晶体管170不同之处在于设置有绝缘膜131。具体而言，晶体管170A的绝缘膜131设置在绝缘膜114与绝缘膜113a、绝缘膜113b及氧化物半导体膜108每一个之间。其他结构与晶体管170相同，并且可以得到与晶体管170相同的效果。
晶体管170B在设置有绝缘膜131之处与图8B及8C所示的晶体管170不同。具体而言，晶体管170B的绝缘膜131设置在绝缘膜116与绝缘膜118之间。其他结构与晶体管170相同，并且可以得到与晶体管170相同的效果。
参照图10A至10D说明与图1A至1C所示的晶体管100不同的结构实例。注意，在一个部分具有与上面所说明的功能相同的功能的情况下，在某些情况下将相同的阴影图案用于该部分，而该部分不特别附加附图标记。
<半导体装置的结构实例9>
图10A及10B示出图1B及1C所示的晶体管100的变形例的截面图。图10C及10D示出图1B及1C所示的晶体管100的另一个变形例的截面图。
除了氧化物半导体膜108具有三层结构之外，图10A及10B所示的晶体管100C具有与图1B及1C中的晶体管100相同的结构。具体而言，晶体管100C的氧化物半导体膜108包括氧化物半导体膜108a、氧化物半导体膜108b以及氧化物半导体膜108c。
除了氧化物半导体膜108具有两层结构之外，图10C及10D所示的晶体管100D具有与图1B及1C中的晶体管100相同的结构。具体而言，晶体管100D的氧化物半导体膜108包括氧化物半导体膜108a及氧化物半导体膜108b。
在此，参照图11A及11B说明包括氧化物半导体膜108以及与氧化物半导体膜108接触的绝缘膜的能带图。
图11A示出叠层体的膜厚度方向上的能带图的一个例子，该叠层体包括绝缘膜107、氧化物半导体膜108a、108b、108c以及绝缘膜114。图11B示出叠层体的膜厚度方向上的能带图的一个例子，该叠层体包括绝缘膜107、氧化物半导体膜108a和108b以及绝缘膜114。在能带图中，为了容易理解，示出绝缘膜107、氧化物半导体膜108a、108b、108c及绝缘膜114中每一个的导带底能级(Ec)。
在图11A中，使用氧化硅膜作为绝缘膜107和114，使用利用金属元素的原子比为In:Ga:Zn＝1:1:1的金属氧化物靶材而形成的氧化物半导体膜作为氧化物半导体膜108a，使用利用金属元素的原子比为In:Ga:Zn＝1:4:5的金属氧化物靶材而形成的氧化物半导体膜作为氧化物半导体膜108b，使用利用金属元素的原子比为In:Ga:Zn＝1:3:6的金属氧化物靶材而形成的氧化物半导体膜作为氧化物半导体膜108c。
在图11B的能带图中，使用氧化硅膜作为绝缘膜107和114，使用利用金属元素的原子比为In:Ga:Zn＝1:1:1的金属氧化物靶材而形成的氧化物半导体膜作为氧化物半导体膜108a，使用利用金属元素的原子比为In:Ga:Zn＝1:3:6的金属氧化物靶材而形成的金属氧化膜作为氧化物半导体膜108b。
如图11A和11B所示，在氧化物半导体膜108a与氧化物半导体膜108b之间，导带底平滑地变化。换而言之，导带底连续地变化或连续接合。为了实现这样的能带图，优选在氧化物半导体膜108a与氧化物半导体膜108b之间的界面不存在杂质，杂质对氧化物半导体膜来说成为诸如陷阱中心或复合中心等缺陷态。
为了在氧化物半导体膜108a与氧化物半导体膜108b之间形成连续接合，需要使用具备装载闭锁室的多室成膜装置(溅射装置)以使不暴露于大气中的方式连续地形成膜。
通过采用图11A或图11B所示的能带图，氧化物半导体膜108a作为阱(well)，在使用上述叠层结构的晶体管中沟道区域形成在氧化物半导体膜108a中。
通过设置氧化物半导体膜108b和/或氧化物半导体膜108c，可以使氧化物半导体膜108a远离陷阱态。
另外，与用作沟道区域的氧化物半导体膜108a的导带底能级(Ec)相比，陷阱态离真空能级更远，从而在陷阱态中容易积累电子。当电子积累在陷阱态中时，电子成为负的固定电荷，导致晶体管的阈值电压漂移到正方向。因此，优选陷阱态比氧化物半导体膜108a的导带底能级(Ec)接近于真空能级。上述结构抑制电子在陷阱态中的积累。其结果，能够增大晶体管的通态电流及场效应迁移率。
在图11A和11B中，与氧化物半导体膜108a相比，氧化物半导体膜108b和108c的导带底能级较接近于真空能级。典型的是，氧化物半导体膜108a的导带底能级与氧化物半导体膜108b和108c每一个的导带底能级之间的能量差为大于或等于0.15eV或者大于或等于0.5eV，且小于或等于2eV或者小于或等于1eV。换言之，氧化物半导体膜108b和108c的电子亲和势与氧化物半导体膜108a的电子亲和势之间的差值为大于或等于0.15eV或者大于或等于0.5eV，且小于或等于2eV或者小于或等于1eV。
在这样的上述结构中，氧化物半导体膜108a作为电流的主要的路径并被用作沟道区域。此外，由于氧化物半导体膜108b和108c每一个都包括包含在其中形成沟道区域的氧化物半导体膜108a中的一种或多种金属元素中的，所以在氧化物半导体膜108a与氧化物半导体膜108b之间的界面不容易产生界面散射。由此，晶体管的场效应迁移率得到提高，因为在该界面处载流子的移动不被阻碍。
为了防止氧化物半导体膜108b和108c作为沟道区域的一部分，对于氧化物半导体膜108b和108c使用导电率足够低的材料。替代地，对于氧化物半导体膜108b和108c使用其电子亲和势(真空能级与导带底能级之间的能级差)小于氧化物半导体膜108a且其导带底能级与氧化物半导体膜108a的导带底能级有差异(能带偏移)的材料。此外，为了抑制起因于漏极电压值导致的阈值电压之间之差的产生，对于氧化物半导体膜108b和108c优选使用其导带底能级比氧化物半导体膜108a的导带底能级更接近于真空能级达大于0.2eV，优选达0.5eV或更大的材料。
优选的是，氧化物半导体膜108b和108c不具有尖晶石型结晶结构。这是因为：如果氧化物半导体膜108b和108c具有尖晶石型结晶结构，则导电膜112a和112b的构成元素可能会在该尖晶石型结晶结构与其他区域之间的界面处扩散到氧化物半导体膜108a中。注意，氧化物半导体膜108b和108c优选为后述的CAAC-OS，在这种情况下获得较高的对导电膜112a和112b的构成元素如铜元素的阻挡性质。
氧化物半导体膜108b和108c的厚度为大于或等于能够抑制导电膜112a和112b的构成元素扩散到氧化物半导体膜108a的厚度，且小于抑制从绝缘膜114向氧化物半导体膜108a供应氧的厚度。例如，当氧化物半导体膜108b和108c每一个的厚度大于或等于10nm时，能够抑制导电膜112a和112b的构成元素扩散到氧化物半导体膜108a。当氧化物半导体膜108b和108c每一个的厚度小于或等于100nm时，能够有效地从绝缘膜114和116向氧化物半导体膜108a供应氧。
当氧化物半导体膜108b和108c为元素M(M为Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)的原子比大于In的In-M-Zn氧化物时，氧化物半导体膜108b和108c的能隙可以是大的，并且其电子亲和势可以是小的。因此，可以根据元素M的比例控制氧化物半导体膜108a与氧化物半导体膜108b和108c每一个之间的电子亲和势之差。此外，在Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf的原子比大于In的氧化物半导体膜中不容易产生氧空位，因为Ti、Ga、Y、Zr、La、Ce、Nd、Sn及Hf是与氧的键合力强的金属元素。
在将In-M-Zn氧化物用于氧化物半导体膜108b和108c时，不考虑Zn及O的情况下，In和M的比例优选为：In的原子百分比小于50原子％，M的原子百分比大于或等于50原子％，更优选为：In的原子百分比小于25原子％，M的原子百分比大于或等于75原子％。替代地，作为氧化物半导体膜108b和108c，也可以使用氧化镓膜。
另外，在氧化物半导体膜108a、108b及108c为In-M-Zn氧化物的情况下，氧化物半导体膜108b和108c每一个中的M原子比例大于氧化物半导体膜108a中的M原子的比例。典型的是，氧化物半导体膜108b和108c每一个中的M的原子比例为氧化物半导体膜108a中的M的原子比例的1.5倍或更大，优选为2倍或更大，更优选为3倍或更大。
另外，在氧化物半导体膜108a、108b及108c每一都为In-M-Zn氧化物的情况下，在氧化物半导体膜108a的原子比为In:M:Zn＝x1:y1:z1，且氧化物半导体膜108b和108c每一个的原子比为In:M:Zn＝x2:y2:z2时，y2/x2大于y1/x1，y2/x2优选为y1/x1的1.5倍或更大，y2/x2更优选为y1/x1的2倍或更大，y2/x2进一步优选为y1/x1的3倍或更大或者4倍或更大。此时，在氧化物半导体膜108a中，y1优选大于或等于x1，因为可以实现晶体管的稳定的电特性。但是，在y1为x1的3倍或更大时，包括氧化物半导体膜108a的晶体管的场效应迁移率降低。因此，y1优选为小于x1的3倍。
在氧化物半导体膜108a是In-M-Zn氧化物且将金属元素的原子比为In:M:Zn＝x1:y1:z1的靶材用于沉积氧化物半导体膜108a的情况下，x1/y1优选大于或等于1/3且小于或等于6，更优选为大于或等于1且小于或等于6，z1/y1优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。注意，在z1/y1大于或等于1且小于或等于6时，容易形成后述的CAAC-OS作为氧化物半导体膜108a。靶材的金属元素的原子比的典型例子是In:M:Zn＝1:1:1及In:M:Zn＝3:1:2。
在氧化物半导体膜108b和108c是In-M-Zn氧化物且将金属元素的原子比为In:M:Zn＝x2:y2:z2的靶材用于沉积氧化物半导体膜108b和108c的情况下，x2/y2优选小于x1/y1，而z2/y2优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。当M相对于铟的原子比高时，氧化物半导体膜108b和108c的能隙可以是大的，其电子亲和势可以是小的；由此y2/x2优选大于或等于3或者大于或等于4。靶材的金属元素的原子比的典型例子包括In:M:Zn＝1:3:2、In:M:Zn＝1:3:4、In:M:Zn＝1:3:5、In:M:Zn＝1:3:6、In:M:Zn＝1:4:2、In:M:Zn＝1:4:4、In:M:Zn＝1:4:5及In:M:Zn＝1:5:5。
此外，在氧化物半导体膜108b和108c每一为In-M氧化物的情况下，当不包含二价金属原子(例如，锌等)作为M时，能够形成不具有尖晶石型结晶结构的氧化物半导体膜108b和108c。作为氧化物半导体膜108b和108c，例如可以使用In-Ga氧化物膜。例如，可以通过溅射法使用In-Ga金属氧化物靶材(In:Ga＝7:93)，来形成该In-Ga氧化物膜。为了通过使用DC放电的溅射法沉积氧化物半导体膜108b和108c，假设In:M＝x:y[原子比]，则y/(x+y)优选小于或等于0.96，更优选小于或等于0.95，例如为0.93。
在氧化物半导体膜108a、108b及108c每一个中，上述原子比中原子比例在±40％的误差范围内变动。
参照图37说明与图1A至1C所示的晶体管100不同的结构实例。注意，在一个部分具有与上面所说明的功能相同的功能的情况下，在某些情况下将相同的阴影图案用于该部分，而该部分不特别附加附图标记。
<半导体装置的结构实例10>
图37是图1B所示的晶体管100的变形例的截面图。
图37所示的晶体管100E与图1B所示的晶体管100的不同之处在于绝缘膜113a和113b的形状。具体而言，晶体管100E的绝缘膜113a和113b覆盖导电膜112a和112b的顶面及侧面。
由于通过以与导电膜112a和112b相同的工序形成晶体管100中的绝缘膜113a和113b，所以可以不增加掩模个数地形成晶体管100。通过以与导电膜112a和112b不同的工序形成晶体管100E中的绝缘膜113a和113b，所以掩模个数增加。然而，导电膜112a和112b的顶面及侧面可以覆盖有绝缘膜113a和113b覆盖，从而可以进一步降低吸附于导电膜112a和112b的氧。
本实施方式的晶体管的结构可以自由地彼此组合。
<半导体装置的制造方法1>
下面，参照图12A至12D、图13A至13D以及图14A至14C对作为本发明的一个实施例的半导体装置的晶体管100的制造方法进行详细的说明。
注意，包括在晶体管100中的膜(绝缘膜、氧化物半导体膜及导电膜等)可以通过溅射法、化学气相沉积(CVD)法、真空蒸镀法及脉冲激光沉积(PLD)法等任意方法形成。替代地，可以使用涂敷法或印刷法。虽然作为成膜方法的典型例子有溅射法和等离子体增强化学气相沉积(PECVD)法，但也可以使用热CVD法。作为热CVD法的例子，也可以使用有机金属化学气相沉积(MOCVD)法或原子层沉积(ALD)法。
利用热CVD法的成膜可以以如下方式进行：将处理室内的压力设定为大气压或减压，将源气体及氧化剂同时供应到处理室，使其在衬底附近或在衬底上发生反应。由此，在成膜中不产生等离子体，因此热CVD法具有不产生因等离子体损伤所引起的缺陷的优点。
利用ALD法的成膜可以以如下方式进行：将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室，并然后重复气体引入的序列。例如，通过开关各开关阀(也称为高速阀)来将两种或更多种的源气体依次供应到处理室。在该情况下，为了防止多种源气体混合，引入第一源气体,在引入第一源气体的同时或之后引入惰性气体(氩或氮等)等，然后引入第二源气体。注意，在同时引入第一源气体及惰性气体的情况下，惰性气体被用作载体气体，另外，也可以在引入第二源气体的同时引入惰性气体。替代地，代替惰性气体的引入，可以通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体吸附到衬底表面形成第一单原子层，之后引入第二源气体与该第一单原子层起反应，其结果，第二单原子层层叠在第一单原子层上而形成薄膜。
重复气体引入序列多次直到获得所希望的厚度，从而可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以通过气体引入序列的重复次数来进行调节，因此，ALD法可以准确地调节厚度并因此适用于制造微型晶体管。
首先，在衬底102上形成导电膜，通过光刻工序及蚀刻工序对该导电膜进行加工，来形成用作栅电极的导电膜104。接着，在导电膜104上形成用作栅极绝缘膜的绝缘膜106和107(参照图12A)。
用作栅电极的导电膜104可以通过溅射法、化学气相沉积(CVD)法、真空蒸镀法或脉冲激光沉积(PLD)法形成。替代地，可以通过涂敷法或印刷法形成。虽然典型的成膜方法是溅射法及等离子体增强化学气相沉积(PECVD)法，但是也可以利用如上所说明的有机金属化学气相沉积(MOCVD)法等热CVD法或原子层沉积(ALD)法。
在本实施方式中，使用玻璃衬底作为衬底102，通过溅射法形成厚度为100nm的钨膜作为用作栅电极的导电膜104。
可以通过溅射法、PECVD法、热CVD法、真空蒸镀法或PLD法等形成用作栅极绝缘膜的绝缘膜106和107。在本实施方式中，通过PECVD法，形成厚度为400nm的氮化硅膜作为绝缘膜106，并形成厚度为50nm的氧氮化硅膜作为绝缘膜107。
注意，绝缘膜106可以具有若干氮化硅膜的叠层结构。具体而言，绝缘膜106可以具有第一氮化硅膜、第二氮化硅膜及第三氮化硅膜的三层的叠层结构。该三层的叠层结构的一个例子如下。
例如，可以在如下条件下形成厚度为50nm的第一氮化硅膜：作为源气体向PECVD装置的反应室供应流量为200sccm的硅烷、流量为2000sccm的氮以及流量为100sccm的氨气体，，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
可以在如下条件下形成厚度为300nm的第二氮化硅膜：作为源气体向PECVD装置的反应室供应流量为200sccm的硅烷、流量为2000sccm的氮以及流量为2000sccm的氨气体，该源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
可以在如下条件下形成厚度为50nm的第三氮化硅膜：作为源气体向PECVD装置的反应室供应流量为200sccm的硅烷以及流量为5000sccm的氮，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
注意，可以在350℃的衬底温度形成上述第一氮化硅膜、第二氮化硅膜及第三氮化硅膜。
例如，当绝缘膜106具有氮化硅膜的三层的叠层结构时，在作为导电膜104使用包含铜(Cu)的导电膜的情况下，可以得到如下效果。
第一氮化硅膜可以抑制铜(Cu)元素从导电膜104扩散。第二氮化硅膜具有释放氢的功能，可以提高用作栅极绝缘膜的绝缘膜的耐压。第三氮化硅膜氢的释放量少，可以抑制从第二氮化硅膜释放的氢的扩散。
绝缘膜107优选为包含氧的绝缘膜，以提高与后面形成的氧化物半导体膜108的界面的特性。
接着，在绝缘膜107上形成氧化物半导体膜108(参照图12B)。
在本实施方式中，使用In-Ga-Zn金属氧化物靶材(具有In:Ga:Zn＝1:1:1.2的原子比)利用溅射法形成氧化物半导体膜，通过光刻工序在该氧化物半导体膜上形成掩模，将该氧化物半导体膜加工为所希望的区域，来形成具有岛状的氧化物半导体膜108。
在形成氧化物半导体膜108之后，可以以大于或等于150℃且小于衬底应变点，优选以大于或等于200℃且小于或等于450℃，更优选以大于或等于300℃且小于或等于450℃的温度，进行加热处理。在此进行的加热处理作为用于提高氧化物半导体膜的纯度的一种处理，可以减少氧化物半导体膜108所包括的氢和水等。注意，以减少氢和水等为目的的加热处理也可以在将氧化物半导体膜108加工为岛状之前进行。
对氧化物半导体膜108进行的加热处理可以使用电炉或RTA装置等。通过使用RTA装置，如果加热时间短的话，可以在大于或等于衬底的应变点的温度进行加热处理。由此，可以缩短加热处理时间。
注意，对氧化物半导体膜108进行的加热处理可以在氮、氧、超干燥空气(含水量为20ppm或更小，优选为1ppm或更小，更优选为10ppb或更小的空气)或稀有气体(氩或氦等)的气氛下进行。上述氮、氧、超干燥空气或稀有气体的气氛优选不含有氢和水等。此外，在氮或稀有气体气氛下进行加热处理之后，可以在氧或超干燥空气气氛下进行另外的加热。其结果是，可以使氧化物半导体膜中的氢和水等脱离，并可以将氧供应到氧化物半导体膜。其结果是，可以减少氧化物半导体膜中的氧空位的量。
在通过溅射法形成氧化物半导体膜108的情况下，作为溅射气体，适当地使用稀有气体(典型的是氩)、氧或稀有气体和氧的混合气体。此外，在采用稀有气体和氧的混合气体时，优选增高相氧对于稀有气体的比例。另外，需要提高溅射气体的纯度。例如，作为溅射气体的氧气体或氩气体，使用露点为-40℃或更小，优选为-80℃或更小，更优选为-100℃或更小，进一步优选为-120℃或更小的高度纯化的气体，由此能够尽可能地防止水分等混入氧化物半导体膜108。
在通过溅射法形成氧化物半导体膜108的情况下，优选使用低温泵等吸附式真空抽气泵对溅射装置的处理室进行抽气到高真空状态(抽空到5×10-7Pa至1×10-4Pa左右)，以尽可能地去除对氧化物半导体膜108来说是杂质的水等。替代地，优选组合涡轮分子泵和冷阱来防止气体的回流，尤其是包含碳或氢的气体从抽气系统回流到处理室内。
接着，在绝缘膜107及氧化物半导体膜108上形成导电膜112。接着，在导电膜112上形成绝缘膜113(参照图12C)。
可以使用可用于上面所说明的导电膜112a和112b的材料形成导电膜112。另外，可以使用可用于上面所说明的绝缘膜113a和113b的材料形成绝缘膜113。在本实施方式中，作为导电膜112，利用溅射装置形成厚度为50nm的钨膜、厚度为400nm的铝膜及厚度为100nm的钛膜的三层的叠层结构。另外，作为绝缘膜113，利用PECVD装置形成厚度为100nm的氮化硅膜。
接着，在绝缘膜113上形成掩模140a、140b(参照图12D)。
利用旋涂装置涂敷感光性树脂并通过光刻工序对所希望的区域进行曝光及显影，来形成掩模140a和140b。注意，感光性树脂也可以为负型或正型感光性树脂。另外，也可以通过喷墨法形成掩模140a和140b。当通过喷墨法形成掩模140a和140b时不使用光掩模，因此能够减少制造成本。
接着，使用蚀刻气体141，从掩模140a和140b上方对导电膜112及绝缘膜113进行蚀刻(参照图13A)。
注意，在本实施方式中，利用干法蚀刻，产生蚀刻气体141并对导电膜112及绝缘膜113进行蚀刻。注意，对导电膜112及绝缘膜113进行蚀刻的方法不限于此。例如，也可以使用化学溶液代替蚀刻气体141，通过湿法蚀刻对导电膜112及绝缘膜113进行蚀刻。替代地，也可以通过组合干法蚀刻及湿法蚀刻，对导电膜112及绝缘膜113进行蚀刻。
接着，去除掩模140a和140b，从而形成用作源电极及漏电极的导电膜112a和112b、导电膜112a上的绝缘膜113a以及导电膜112b上的绝缘膜113b(参照图13B)。
在形成导电膜112a和112b以及绝缘膜113a和113b之后，可以对氧化物半导体膜108的表面(背沟道一侧)进行清洗。例如，可以使用磷酸等化学溶液进行清洗。使用磷酸等化学溶液的清洗可以去除附着于氧化物半导体膜108的表面的杂质(例如，导电膜112a和112b中所包含的元素等)。
注意，在形成导电膜112a和112b及绝缘膜113a和113b的步骤中和/或在上述清洗步骤中，可能在氧化物半导体膜108的一部分中形成凹部。
通过上述步骤，形成晶体管100。
接着，在晶体管100上，具体而言，在晶体管100的氧化物半导体膜108及绝缘膜113a和113b上，形成抑制氧脱离的膜130(参照图13C)。
抑制氧脱离的膜130包含选自铟、锌、钛、铝、钨、钽和钼中的至少一个。例如，使用诸如包含任意上述金属元素的合金、包含任意上述金属元素的组合的合金、包含任意上述金属元素的金属氧化物、包含任意上述金属元素的金属氮化物、或者包含任意上述金属元素的金属氮氧化物等导电材料。
例如，可以使用氮化钽膜、钛膜、铟锡氧化物(以下也称为ITO)膜、铝膜或氧化物半导体膜(例如具有In:Ga:Zn＝1:4:5的原子比的IGZO膜等)形成抑制氧脱离的膜130。
抑制氧脱离的膜130的厚度可以大于或等于1nm且小于或等于20nm，或者大于或等于2nm且小于或等于10nm。在本实施方式中，使用厚度为5nm的氮化钽膜作为膜130。
接着，经过膜130对氧化物半导体膜108添加氧142(参照图13D)。
作为经过膜130对氧化物半导体膜108添加氧142的方法，有离子掺杂法、离子注入法或等离子体处理等。例如可以通过如下方式进行等离子体处理：将衬底设置在干法蚀刻装置或灰化装置中平行板阴极一侧，以对衬底一侧施加偏置的方式供应RF功率。因为可以将氧142适当地引入到氧化物半导体膜108中，所以优选对衬底一侧施加偏置。由于在氧化物半导体膜108上设置膜130，所以可以在添加氧142时缓和对氧化物半导体膜108的损伤。另外，膜130被用作抑制氧从氧化物半导体膜108脱离的保护膜。因此，可以对氧化物半导体膜108添加更多氧。另外，可以对氧化物半导体膜108与膜130之间的界面附近添加氧。
在利用等离子体处理引入氧的情况下，使用微波使氧激发而产生高密度氧等离子体，由此可以增加对氧化物半导体膜108的氧的引入量。
注意，膜130由于氧142的添加而成为由金属(铟、锌、钛、铝、钨、钽或钼)氧化物或氮化物形成的绝缘膜131(参照图14A)。
注意，在某些情况下，在添加氧142的处理不充分的情况下，或者取决于用于膜130的金属材料，绝缘膜131不是绝缘体而是导电体或半导体。注意，绝缘膜131位于晶体管100的背沟道一侧，由此为了不使作为载流子的电子被绝缘膜131俘获，与导电体或半导体相比绝缘膜131优选为绝缘体。
然后，去除绝缘膜131(参照图14B)。
接着，在氧化物半导体膜108及绝缘膜113a和113b上形成用作晶体管100的保护绝缘膜的绝缘膜114、116及118(参照图14C)。
注意，在形成绝缘膜114之后，优选在不暴露于大气的状态下连续地形成绝缘膜116。在形成绝缘膜114之后，在不暴露于大气的状态下，调节源气体的流量、压力、高频功率和衬底温度中的至少一个以连续地形成绝缘膜116，由此可以减少绝缘膜114与绝缘膜116之间的界面处的来源于大气成分的杂质的浓度，并可以使绝缘膜114和116中的氧移动到氧化物半导体膜108；从而可以减少氧化物半导体膜108中的氧空位量。
例如，作为绝缘膜114，可以通过PECVD法形成氧氮化硅膜。在这种情况下，作为源气体，优选使用含有硅的沉积气体及氧化性气体。包含硅的沉积气体的典型例子包括硅烷、乙硅烷、丙硅烷及氟化硅烷。氧化性气体的例子包括一氧化二氮和二氧化氮。作为绝缘膜114，可以在如下条件下利用PECVD法形成包含氮且缺陷量少的绝缘膜：氧化性气体相对于沉积气体的比例为大于20倍且小于100倍，优选大于或等于40倍且小于或等于80倍；并且处理室内的压力为小于100Pa，优选小于或等于50Pa。
在本实施方式中，作为绝缘膜114，在如下条件下利用PECVD法形成氧氮化硅膜：保持衬底102的温度为220℃；作为源气体使用流量为50sccm的硅烷及流量为2000sccm的一氧化二氮；处理室内的压力为20Pa；并且向平行板电极供应13.56MHz的100W的高频功率(功率密度为1.6×10-2W/cm2)。
作为绝缘膜116，在如下条件下形成氧化硅膜或氧氮化硅膜：将安装在PECVD装置中的进行了真空抽气的处理室内的衬底的温度保持为大于或等于180℃且小于或等于280℃，优选大于或等于200℃且小于或等于240℃，将源气体引入处理室中时的压力大于或等于100Pa且小于或等于250Pa，优选大于或等于100Pa且小于或等于200Pa，并且对设置在处理室内的电极供应大于或等于0.17W/cm2且小于或等于0.5W/cm2，优选大于或等于0.25W/cm2且小于或等于0.35W/cm2的高频功率。
作为绝缘膜116的成膜条件，将具有上述功率密度的高频功率供应到具有上述压力的反应室，由此在等离子体中源气体的分解效率得到提高，氧自由基增加，且促进源气体的氧化，使得绝缘膜116中的含氧量超过化学计量组成。另一方面，在上述温度范围内的衬底温度下形成的膜中，由于硅与氧的键合力较弱，因此，因后面工序的加热处理而使膜中的氧的一部分脱离。由此，可以形成包含超过化学计量组成的氧且因加热而氧的一部分脱离的氧化物绝缘膜。
注意，在绝缘膜116的形成步骤中，绝缘膜114被用作氧化物半导体膜108的保护膜。因此，可以在减少对氧化物半导体膜108造成的损伤的同时使用功率密度高的高频功率形成绝缘膜116。
注意，在绝缘膜116的成膜条件中，当相对于氧化性气体增加包含硅的沉积气体的流量时，可以减少绝缘膜116中的缺陷量。典型的是，能够形成缺陷量较少的氧化物绝缘层，其中通过ESR测量，在起因于硅的悬空键的在g＝2.001处呈现的信号的自旋密度小于6×1017spins/cm3，优选小于或等于3×1017spins/cm3，更优选小于或等于1.5×1017spins/cm3。其结果，能够提高晶体管的可靠性。
也可以在形成绝缘膜114和116之后进行加热处理。该加热处理可以减少包含于绝缘膜114和116的氧化氮。替代地，可以使包含于绝缘膜114和116中的氧的一部分移动到氧化物半导体膜108，以减少氧化物半导体膜108中的氧空位的量。
对绝缘膜114和116进行的加热处理的温度典型为大于或等于150℃且小于或等于400℃，优选大于或等于300℃且小于或等于400℃，更优选大于或等于320℃且小于或等于370℃。加热处理也可以在氮、氧、超干燥空气(含水量为20ppm或更小，优选为1ppm或更小，更优选为10ppb或更小的空气)或稀有气体(氩或氦等)的气氛下进行。注意，该加热处理可以使用电炉或RTA装置等，其中上述氮、氧、超干燥空气或稀有气体优选不含有氢和水等。
在本实施方式中，在氮和氧气氛下，以350℃进行1小时的加热处理。
在通过PECVD法形成绝缘膜118的情况下，优选将衬底温度设定为大于或等于300℃且小于或等于400℃，更优选设定为大于或等于320℃且小于或等于370℃，从而可以形成致密的膜。
例如，在利用PECVD法形成氮化硅膜作为绝缘膜118的情况下，作为源气体优选使用包含硅的沉积气体、氮及氨。通过使用少于氮量的氨量，在等离子体中氨离解而产生活性核素。该活性核素切断包含在包含硅的沉积气体中的硅与氢之间的键以及氮分子之间的三键。其结果是，可以形成缺陷较少且致密的氮化硅膜，其中促进了硅与氮之间的键合，而硅与氢之间的键较少。另一方面，在氨量相比氮量较大时，包含硅的沉积气体的分解及氮的分解未被促进，从而使得形成其中硅与氢之间的键残留且缺陷较多的疏松的氮化硅膜。由此，在源气体中，将氮相对于氨的流量比设定为大于或等于5且小于或等于50，优选大于或等于10且小于或等于50。
在本实施方式中，通过利用PECVD装置并使用硅烷、氮及氨作为源气体，形成厚度为50nm的氮化硅膜作为绝缘膜118。硅烷的流量为50sccm，氮的流量为5000sccm，氨的流量为100sccm。处理室中的压力为100Pa，衬底温度为350℃，用27.12MHz的高频电源对平行板电极供应1000W的高频功率。注意，该PECVD装置是电极面积为6000cm2的平行板型PECVD装置，将所供应的电功率的换算为每单位面积的功率(功率密度)为1.7×10-1W/cm2。
在形成绝缘膜118之后可以进行加热处理。该加热处理的温度典型为大于或等于150℃且小于或等于400℃，优选为大于或等于300℃且小于或等于400℃，更优选大于或等于320℃且小于或等于370℃。在进行上述加热处理时，绝缘膜114和116中的氢及水的量被减少，所以上述氧化物半导体膜108中的缺陷的产生得到抑制。
通过上述工序，可以制造图1A至1C所示的半导体装置。
注意，在制造图3A及3B所示的晶体管100A的工艺中，可以形成绝缘膜114而不去除绝缘膜131。
<半导体装置的制造方法2>
接着，下面参照图15A至15D详细地说明与上面所说明的〈半导体装置的制造方法1〉不同的晶体管100的制造方法。
首先，进行到图13B所示的工序步骤为止的工序，然后在氧化物半导体膜108及绝缘膜113a和113b上形成绝缘膜114和116。然后，在绝缘膜116上形成抑制氧透过的膜130(参照图15A)。
接着，经过膜130对绝缘膜114和116及氧化物半导体膜108添加氧142(参照图15B)。
注意，由于氧142的添加而膜130成为由金属(铟、锌、钛、铝、钨、钽或钼)的氧化物或氮化物形成的绝缘膜131(参照图15C)。
然后，去除绝缘膜131，在绝缘膜116上形成绝缘膜118(参照图15D)。
通过上述工序，可以制造图1A至1C所示的半导体装置。
注意，在制造图3C及3D中的晶体管100B的工序中，可以不去除绝缘膜131地形成绝缘膜118。
<半导体装置的制造方法3>
接着，下面参照图16A至16D、图17A至17C及图18A至18C对作为本发明的一个实施例的半导体装置的图4A至4C所示的晶体管150的制造方法进行详细的说明。
首先，进行到图12B所示的工序步骤为止的工序，然后在氧化物半导体膜108上形成绝缘膜114和116(参照图16A)。
接着，通过光刻工艺在绝缘膜116上形成掩模，在绝缘膜114和116的所希望的区域中形成开口141a和141b。开口141a和141b到达氧化物半导体膜108(参照图16B)。
接着，在氧化物半导体膜108及绝缘膜116上形成导电膜112以覆盖开口141a和141b。然后，在导电膜112上形成绝缘膜113(参照图16C)。
接着，在绝缘膜113上形成掩模140a和140b(参照图16D)。
接着，使用蚀刻气体141从掩模140a和140b上方对导电膜112及绝缘膜113进行蚀刻(参照图17A)。
接着，去除掩模140a和140b，形成用作源电极及漏电极的导电膜112a和112b、导电膜112a上的绝缘膜113a以及导电膜112b上的绝缘膜113b(参照图17B)。
接着，在绝缘膜113a、113b及116上形成抑制氧脱离的膜130(参照图17C)。
接着，经过膜130对绝缘膜114和116及氧化物半导体膜108添加氧142(参照图18A)。
注意，由于氧142的添加而膜130成为由金属(铟、锌、钛、铝、钨、钽或钼)的氧化物或氮化物形成的绝缘膜131(参照图18B)。
接着，在去除绝缘膜131之后，在绝缘膜113a、113b及116上形成绝缘膜118(参照图18C)。
通过上述工序，可以制造图4A至4C所示的半导体装置。
注意，在制造图5A及5B中的晶体管150A的工序中，可以不去除绝缘膜131地形成绝缘膜118。
<半导体装置的制造方法4>
下面，参照图19A至19D及图20D至20D对作为本发明的一个实施例的半导体装置的晶体管170的制造方法进行详细的说明。
图19A及19C以及图20A及20C是晶体管170的沟道长度方向的截面图，图19B及19D以及图20B及20D是晶体管170的沟道宽度方向的截面图。
首先，进行到图14C所示的工序步骤为止的工序(参照图19A及19B)。
接着，通过光刻工序在绝缘膜118上形成掩模，在绝缘膜114、116及118的所希望的区域中形成开口142c。此外，通过光刻工序在绝缘膜118上形成掩模，在绝缘膜106、107、114、116及118的所希望的区域中形成开口142a和142b。注意，开口142c到达导电膜112b。开口142a和142b到达导电膜104(参照图19C及19D)。
注意，开口142a和142b及开口142c既可以同时形成又可以以不同工序形成。在同时形成开口142a和142b及开口142c的情况下，例如可以使用灰度色调掩模或半色调掩模来形成。
接着，在绝缘膜118上形成导电膜120以覆盖开口142a、142b及142c(参照图20A及20B)。
作为导电膜120，例如可以使用包含铟(In)、锌(Zn)和锡(Sn)中的一种的材料。尤其是，作为导电膜120，可以使用包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物(ITO)、铟锌氧化物或者添加有氧化硅的铟锡氧化物(ITSO)等透光导电材料。例如，可以使用溅射法形成导电膜120。在本实施方式中，通过溅射法形成膜厚度为110nm的ITSO膜。
接着，通过光刻工序在导电膜120上形成掩模，将导电膜120加工为所希望的区域，来形成导电膜120a和120b(参照图20C及20D)。
通过上述步骤，可以制造图8A至8C所示的晶体管170。
<半导体装置的制造方法5>
下面，参照图38A至38D及图39A至39D对作为本发明的一个实施例的半导体装置的图10C及10D所示的晶体管100D的制造方法进行说明。
首先，进行到图12A所示的工序步骤为止的工序。
接着，在绝缘膜107上形成氧化物半导体膜108a和108b(参照图38A)。
在本实施方式中，利用In-Ga-Zn金属氧化物靶材(具有In:Ga:Zn＝1:1:1.2的原子比)使用溅射法沉积氧化物半导体膜。然后，在真空中使用In-Ga-Zn金属氧化物靶材(具有In:Ga:Zn＝1:4:5的原子比)连续沉积氧化物半导体膜，来形成叠层氧化物膜。接着，通过光刻工序在该氧化物叠层膜上形成掩模，将该氧化物叠层膜加工为所希望的区域，来形成岛状的氧化物半导体膜108a和108b。
在形成氧化物半导体膜108a和108b之后，可以以大于或等于150℃且小于衬底应变点，优选以大于或等于200℃且小于或等于450℃，更优选以大于或等于300℃且小于或等于450℃的温度进行加热处理。在此进行的加热处理作为用于增加氧化物半导体膜108a和108b的纯度的一种处理，可以减少氧化物半导体膜108a和108b所包含的氢和水等。注意，以减少氢和水等为目的的加热处理也可以在将氧化物半导体膜108a和108b加工为岛状之前进行。
接着，在绝缘膜107及氧化物半导体膜108b上形成导电膜112。接着，在导电膜112上形成绝缘膜113(参照图38B)。
接着，在绝缘膜113上形成掩模140a和140b(参照图38C)。
接着，使用蚀刻气体141从掩模140a和140b上方对导电膜112及绝缘膜113进行蚀刻(参照图38D)。
注意，氧化物半导体膜108b还具有在对导电膜112及绝缘膜113进行蚀刻时作为氧化物半导体膜108a的保护绝缘膜的功能。
接着，去除掩模140a和140b，形成用作源电极及漏电极的导电膜112a和112b、导电膜112a上的绝缘膜113a以及导电膜112b上的绝缘膜113b(参照图39A)。
在形成导电膜112a和112b以及绝缘膜113a和113b之后，可以对氧化物半导体膜108b的表面进行清洗。例如，可以使用磷酸等的化学溶液进行该清洗。使用磷酸等的化学溶液的清洗可以去除附着在氧化物半导体膜108b的表面的杂质(例如，包含在导电膜112a和112b中的元素等)。
注意，在形成导电膜112a和112b以及绝缘膜113a和113b的步骤中和/或在上述清洗步骤中，可能在氧化物半导体膜108b的一部分中形成凹部。
通过上述步骤，形成晶体管100D。
接着，在晶体管100D上，具体而言，在晶体管100D的氧化物半导体膜108b及绝缘膜113a和113b上，形成用作晶体管100D的保护绝缘膜的绝缘膜114和116(参照图39B)。
注意，可以在形成绝缘膜114和116之后进行加热处理。该加热处理可以降低包含于绝缘膜114和116中的氧化氮。替代地，可以使包含于绝缘膜114和116中的氧的一部分移动到氧化物半导体膜108，从而能够减少氧化物半导体膜108中的氧空位量。在本实施方式中，在氮及氧气氛下，以350℃进行1小时的加热处理。
接着，经过绝缘膜114和116及氧化物半导体膜108b对氧化物半导体膜108a添加氧142(参照图39C)。
氧化物半导体膜108b具有与上面所说明的抑制氧脱离的膜130相同的功能。另外，当形成氧化物半导体膜108b时，氧可以被引入到氧化物半导体膜108a与氧化物半导体膜108b之间的界面附近。
接着，在绝缘膜116上形成用作晶体管100D的保护绝缘膜的绝缘膜118(参照图39D)。
通过上述工序，可以制造图10C和10D所示的半导体装置。
本实施方式所示的结构和方法可以与其他实施方式所示的结构和方法适当地组合而实施。
实施方式2
在本实施方式中，下面详细地说明本发明的一个实施例的半导体装置所含的氧化物半导体的结构。
首先，下面说明氧化物半导体可以具有的结构。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。非单晶氧化物半导体的例子包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶氧化物半导体、nc-OS(nanocrystalline Oxide Semiconductor：纳米晶氧化物半导体)、a-like OS(amorphous-like Oxide Semiconductor：类非晶氧化物半导体)以及非晶氧化物半导体。
从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶氧化物半导体。另外，结晶氧化物半导体的例子包括单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及nc-OS。
非晶结构一般而言被定义为：亚稳态的非固定的；其为各向同性且不具有不均匀结构。换句话说，非晶结构具有灵活键角并具有短程有序性，但不具有长程有序性。
这意味着，不能将固有地稳定的氧化物半导体看作完全非晶(completelyamorphous)的氧化物半导体。另外，不能将不是各向同性的氧化物半导体(例如，在微观区域中具有周期结构的氧化物半导体膜)看作完全非晶的氧化物半导体。注意，a-like OS在微观区域中具有周期结构，但是同时具有空洞(void)，并具有不稳定结构。因此，a-like OS具有类似于非晶氧化物半导体的物理性质。
<CAAC-OS>
首先，对CAAC-OS进行说明。
CAAC-OS是具有多个c轴取向的结晶部(也称为颗粒(pellet))的氧化物半导体之一。
在利用透射电子显微镜(TEM：Transmission Electron Microscope)所得到的CAAC-OS的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，可以观察到多个颗粒。然而，在高分辨率TEM图像中，观察不到颗粒与颗粒之间的明确的边界，即晶粒边界(grain boundary)。因此，在CAAC-OS中，不容易发生起因于晶粒边界的电子迁移率的降低。
下面，对利用TEM观察的CAAC-OS进行说明。图21A示出从大致平行于样品表面的方向观察所得到的CAAC-OS的截面的高分辨率TEM图像。利用球面像差校正(SphericalAberration Corrector)功能得到高分辨率TEM图像。将利用球面像差校正功能所得到的高分辨率TEM图像特别称为Cs校正高分辨率TEM图像。例如可以使用JEOL(日本电子株式会社)制造的原子分辨率分析型电子显微镜JEM-ARM200F得到Cs校正高分辨率TEM图像。
图21B是图21A中的区域(1)的放大的Cs校正高分辨率TEM图像。图21B示出在颗粒中金属原子层状排列。各金属原子层具有反映了其上形成CAAC-OS膜的面(下面，该面被称为形成面)或CAAC-OS的顶面的凸凹(不均匀性)的配置，并且各金属原子层以平行于CAAC-OS的形成面或顶面的方式排列。
如图21B所示，CAAC-OS具有特征原子排列。在图21C中，以辅助线示出特征原子排列。由图21B和21C可知，颗粒的尺寸为1nm至3nm左右，由颗粒的倾斜产生的空隙(空间)的尺寸为0.8nm左右。因此，也可以将颗粒称为纳米晶(nc：nanocrystal)。另外，可以将CAAC-OS称为包含CANC(C-Axis Aligned nanocrystals：c轴取向纳米晶)的氧化物半导体。
在此，根据Cs校正高分辨率TEM图像，将衬底5120上的CAAC-OS的颗粒5100的配置示意性地表示为堆积砖块或块体的结构(参照图21D)。在图21C中观察到的颗粒产生倾斜的部分对应于图21D所示的区域5161。
图22A示出从大致垂直于样品面的方向观察所得到的CAAC-OS的平面的Cs校正高分辨率TEM图像。图22B、图22C和图22D分别是将图22A中的区域(1)、(2)和(3)放大的Cs校正高分辨率TEM图像。图22B、22C和22D示出在颗粒中金属原子以三角形状、四角形状或六角形状配置排列。但是，在不同的颗粒之间金属原子的排列没有规律性。
接着，说明使用X射线衍射(XRD：X-Ray Diffraction)进行分析的CAAC-OS。例如，当利用面外(out-of-plane)法分析包含InGaZnO4结晶的CAAC-OS的结构时，如图23A所示，在衍射角(2θ)为31°附近出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS的形成面或顶面的方向。
注意，在利用面外(out-of-plane)法的CAAC-OS的结构分析中，除了2θ为31°附近的峰值以外，在2θ为36°附近时可能出现另一峰值。2θ为36°附近的峰值表示CAAC-OS的一部分中包含不具有c轴取向性的结晶。优选的是，在利用面外(out-of-plane)法分析CAAC-OS中，在2θ为31°附近出现峰值而在2θ为36°附近不出现峰值。
另一方面，在利用从大致垂直于c轴的方向使X射线入射到样品的面内(in-plane)法的CAAC-OS的结构分析中，在2θ为56°附近出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在CAAC-OS的情况下，当将2θ固定为56°附近并在以样品表面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)时，如图23B所示的那样，不能清晰地观察到峰。相比之下，在InGaZnO4的单晶氧化物半导体的情况下，在将2θ固定为56°附近来进行f扫描时，如图23C所示的那样观察到来源于等效于(110)面的结晶面的六个峰值。因此，由使用XRD的结构分析表明，CAAC-OS中并没有规律地取向a轴和b轴方向。
接着，说明利用电子衍射进行分析的CAAC-OS。例如，当对包含InGaZnO4结晶的CAAC-OS在平行于样品面的方向上入射探测直径(probe diameter)为300nm的电子束时，可以获得图51A所示的衍射图案(也称为选定区域透射电子衍射图案)。在该衍射图案中包含源于InGaZnO4结晶的(009)面的斑点。因此，该电子衍射也表明，CAAC-OS所包含的颗粒具有c轴取向性，并且c轴取向在大致垂直于CAAC-OS的形成面或顶面的方向。另一方面，图51B示出以对相同的样品在垂直于样品表面的方向上入射探测直径为300nm的电子束的方式得到的衍射图案。由图51B观察到环状的衍射图案。因此，该电子衍射也表明，CAAC-OS所包含的颗粒的a轴和b轴不具有规则取向。图51B中的第一环可以被认为起因于InGaZnO4结晶的(010)面和(100)面等。另外，可以认为图51B中的第二环起因于(110)面等。
如上所述，CAAC-OS是结晶性高的氧化物半导体。因杂质的混入或缺陷的生成等可能会降低氧化物半导体的结晶性。这意味着CAAC-OS具有少量的杂质及缺陷(氧空位等)。
注意，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅或过渡金属元素等。例如，与氧的键合力比包含在氧化物半导体中的金属元素强的元素(具体而言，如硅等)会从氧化物半导体夺取氧，由此导致氧化物半导体的原子排列的杂乱以及结晶性下降。由于铁或镍等的重金属、氩或二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体的原子排列，导致结晶性下降。
具有杂质或缺陷的氧化物半导体的特性可能会因光或热等会发生变动。例如，包含于氧化物半导体中的杂质可能会成为载流子陷阱或载流子发生源。另外，氧化物半导体中的氧空位作为载流子陷阱，或者在俘获氢时成为载流子发生源。
杂质及氧空位少的CAAC-OS是载流子密度低(具体而言，小于8×1011/cm3、优选小于1×1011/cm3、更优选小于1×1010/cm3、且大于或等于1×10-9/cm3)的氧化物半导体膜。将这样的氧化物半导体称为高纯度本征或基本上高纯度本征的氧化物半导体。CAAC-OS的杂质浓度和缺陷态密度低。因此，CAAC-OS可以被称为具有稳定特性的氧化物半导体。
<nc-OS>
接着说明nc-OS。
nc-OS具有在高分辨率TEM图像中观察到结晶部的区域和不能明确观察到结晶部的区域。在绝大部分情况下，nc-OS所包含的结晶部的尺寸大于或等于1nm且小于或等于10nm，或者大于或等于1nm且小于或等于3nm。注意，有时将其结晶部的尺寸大于10nm且小于或等于100nm的氧化物半导体称为微晶氧化物半导体。例如，在nc-OS的高分辨率TEM图像中，在某些情况下无法明确地观察到晶粒边界。注意，纳米晶的来源有可能与CAAC-OS中的颗粒的来源相同。因此，在下面的说明中，也可以将nc-OS的结晶部称为颗粒。
在nc-OS中，微小的区域(例如大于或等于1nm且小于或等于10nm的区域，特别是大于或等于1nm且小于或等于3nm的区域)具有周期性原子排列。nc-OS在不同的颗粒之间没有结晶取向的规律性。因此，观察不到膜整体的取向性。所以，取决于分析方法，nc-OS可能不能与a-like OS和非晶氧化物半导体区分开。例如，当利用使用束径比颗粒的尺寸大的X射线的面外(out-of-plane)法对nc-OS进行分析时，不呈现表示结晶面的峰值。此外，在使用其探测直径比颗粒的尺寸大(例如，50nm或更大)的电子束对nc-OS进行电子衍射时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS施加探测直径近于颗粒的尺寸或者比颗粒的尺寸小的电子束时，在纳米束电子衍射图案中呈现斑点。另外，在nc-OS的纳米束电子衍射图案中，在某些情况下观察到以圆(环状)图案的高亮度区域。此外，在nc-OS的纳米束电子衍射图案中，在某些情况下在环状的区域内示出多个斑点。
由于在上述的颗粒(纳米晶)之间结晶取向没有规律性，所以也可以将nc-OS称为包含RANC(Random Aligned nanocrystals：随机取向纳米晶)的氧化物半导体或包含NANC(Non-Aligned nanocrystals：无取向纳米晶)的氧化物半导体。
nc-OS是规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS的缺陷态密度比a-like OS和非晶氧化物半导体低。注意，在nc-OS中的不同的颗粒之间没有晶体取向的规律性。所以，nc-OS的缺陷态密度比CAAC-OS高。
<a-like OS>
a-like OS具有介于nc-OS与非晶氧化物半导体之间的结构。
在a-like OS的高分辨率TEM图像中，可以观察到空洞(void)。另外，在高分辨率TEM图像中，有明确地观察到结晶部的区域和观察不到结晶部的区域。
由于a-like OS包含空洞，所以其结构不稳定。为了验证与CAAC-OS及nc-OS相比a-like OS具有不稳定的结构，下面描述电子照射所导致的结构变化。
作为进行电子照射的样品，准备a-like OS(样品A)、nc-OS(样品B)和CAAC-OS(样品C)。每个样品都是In-Ga-Zn氧化物。
首先，取得各样品的高分辨率截面TEM图像。这些高分辨率截面TEM图像表明，所有样品都具有结晶部。
注意，如下决定将哪个部分视作为结晶部。已知InGaZnO4结晶的单位晶胞(unitcell)具有包括三个In-O层和六个Ga-Zn-O层的九个层在c轴方向上层叠的结构。相邻层之间的距离等同于(009)面上的晶格间隔(也称为d值)。由结晶结构分析求出该值为0.29nm。由此，将晶格条纹(lattice fringes)之间的晶格间隔大于或等于0.28nm且小于或等于0.30nm的部分被视为InGaZnO4结晶部。每个晶格条纹对应于InGaZnO4结晶的a-b面。
图52示出各样品中的结晶部(以22个点至45个点)的平均尺寸的变化。注意，结晶部尺寸对应于晶格条纹的长度。由图52可知，在a-like OS中，结晶部尺寸随着电子的累积剂量而增加。具体而言，如图52中的(1)所示，在TEM观察的开始时尺寸为1.2nm左右的结晶部(该结晶部也称为初始晶核)在4.2×108e-/nm2的累积电子剂量下生长到2.6nm左右的尺寸。另一方面，nc-OS和CAAC-OS中的结晶部的尺寸从开始电子照射到4.2×108e-/nm2，的累积电子剂量显示很少的变化。具体而言，如图52中的(2)及(3)所示，nc-OS及CAAC-OS中的平均结晶部尺寸分别为1.4nm左右及2.1nm左右，而不管电子累积剂量如何。
如此，电子照射引起a-like OS中的结晶部的生长。另一方面，在nc-OS和CAAC-OS中，几乎没有电子照射所引起的结晶部的生长。也就是说，a-like OS与nc-OS及CAAC-OS相比具有不稳定的结构。
由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体地，a-like OS的密度为具有相同组成的单晶氧化物半导体的密度的大于或等于78.6％且小于92.3％。nc-OS的密度及CAAC-OS的密度为具有相同组成的单晶氧化物半导体的密度的大于或等于92.3％且小于100％。注意，难以沉积其密度小于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在具有In:Ga:Zn＝1:1:1的原子比的氧化物半导体的情况下，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，在具有In:Ga:Zn＝1:1:1的原子比的氧化物半导体的情况下，a-like OS的密度大于或等于5.0g/cm3且小于5.9g/cm3。例如，在具有In:Ga:Zn＝1:1:1的原子比的氧化物半导体的情况下，nc-OS的密度和CAAC-OS的密度大于或等于5.9g/cm3且小于6.3g/cm3。
注意，具有特定组成的氧化物半导体可能不存在于单晶结构中。在此情况下，通过以任意比例组合组分不同的单晶氧化物半导体，这使得可以计算出与具有所希望的组成的单晶氧化物半导体相当的密度。可以根据具有不同组成的单晶氧化物半导体的组合比例使用加权平均计算出具有所希望的组成的单晶氧化物半导体的密度。注意，优选适用尽可能少的单晶氧化物半导体的种类来计算密度。
如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化物半导体例如可以是包括非晶氧化物半导体、a-like OS、nc-OS和CAAC-OS中的两种或更多种的叠层。
<成膜模型>
下面，说明CAAC-OS膜及nc-OS膜的成膜模型的例子。
图40A是示出利用溅射法形成CAAC-OS的状态的成膜室的示意图。
靶材1130被附接到背板。靶材1130及背板下配置有多个磁体。该多个磁体在靶材1130上产生磁场。利用磁体的磁场提高成膜速度的溅射法被称为磁控溅射法。
靶材1130具有多晶结构，其中解理面存在于至少一个晶粒中。注意，关于解理面将在后面详细地说明。
以与靶材1130相对的方式配置衬底1120，距离d(也称为靶材-衬底间距离(T-S距离))是大于或等于0.01m且小于或等于1m，优选大于或等于0.02m且小于或等于0.5m。成膜室的大部分充满着成膜气体(例如，氧气体、氩气体或以50vol.％或更大的比率包含氧的混合气体)，且成膜室被控制为大于或等于0.01Pa且小于或等于100Pa，优选大于或等于0.1Pa且小于或等于10Pa。在此，通过对靶材1130施加一定值或更大的电压，开始放电，并观察到等离子体。注意，靶材1130上的磁场形成高密度等离子体区域。在高密度等离子体区域中，成膜气体被离子化而产生离子1101。离子1101的例子包括氧的阳离子(O+)和氩的阳离子(Ar+)。
离子1101因电场而向靶材1130一侧加速，并最终碰撞靶材1130。此时，平板状或颗粒状的溅射粒子的颗粒1100a及颗粒1100b从解理面剥离并被溅射。注意，因离子1101的碰撞的冲击颗粒1100a及颗粒1100b的结构可能产生变形。
颗粒1100a是具有三角形的平面(例如正三角形)的平面的平板状或颗粒状的溅射粒子。颗粒1100b是具有六角形的平面(例如正六角形的平面)的平板状或颗粒状的溅射粒子。注意，将颗粒1100a及颗粒1100b等的平板状或颗粒状的溅射粒子总称为颗粒1100。颗粒1100的平面形状不局限于三角形或六角形。例如，所述平面可以具有通过组合大于或等于两个且小于或等于六个的三角形而形成的形状。例如，通过组合两个三角形(正三角形)而形成四角形(菱形)。
颗粒1100的厚度取决于成膜气体的种类等。颗粒1100的厚度优选是均匀的，其理由将在后面描述。此外，溅射粒子的形状，与具有大厚度的骰子状(diceshape)相比，优选具有厚度小的颗粒状。
当颗粒1100穿过等离子体时接收电荷，从而在某些情况下颗粒1100的侧面带负电或带正电。颗粒1100在其侧面包含氧原子，且该氧原子可以带负电。例如，图42示出其中颗粒1100a在其侧面包含带负电的氧原子的情形。如该图中那样，当侧面带相同极性的电荷时，电荷互相排斥，从而颗粒可以维持平板形状。在CAAC-OS是In-Ga-Zn氧化物的情况下，与铟原子键合的氧原子可能带负电。与铟原子、镓原子及锌原子键合的氧原子也可能带负电。
如图40A所示，颗粒1100像风筝那样在等离子体中飞行，并飘飞到衬底1120上。因为颗粒1100带电，所以在颗粒1100靠近其中已沉积其他颗粒1100的区域时产生排斥。在此，在衬底1120上方，在平行于衬底1120的顶面的方向上产生磁场。在衬底1120和靶材1130之间有电位差，所以电流从衬底1120向靶材1130流动。因此，颗粒1100在衬底1120的顶面上受到磁场及电流的作用而受力(洛伦兹力)(参照图43)。这可以利用弗莱明的左手定则理解。为了增大施加到颗粒1100的力，优选在衬底1120的顶面上设置这样的区域，在该区域中，在平行于衬底1120的顶面的方向的磁场为10G或更大，优选为20G或更大，更优选为30G或更大，进一步优选为50G或更大。替代地，优选在衬底1120的顶面上设置这样的区域，在该区域中，在平行于衬底的顶面的方向上的磁场为垂直于衬底1120的顶面的方向上的磁场的1.5倍或更大，优选为2倍或更大，更优选为3倍或更大，进一步优选为5倍或更大。
另外，衬底1120被加热，颗粒1100与衬底1120之间的摩擦等的阻力小。其结果是，如图44A所示，颗粒1100在衬底1120的表面上滑动。颗粒1100以平面朝向衬底1120的状态滑动。然后，如图44B所示，在该颗粒1100到达已沉积的其他颗粒1100的侧面时，颗粒1100的侧面彼此接合。此时，颗粒1100的侧面的氧原子脱离。在某些情况下，通过脱离的氧原子，填补CAAC-OS中的氧空位，因此CAAC-OS具有低缺陷态密度。
此外，在衬底1120上加热颗粒1100，从而原子重新排列，可以缓和离子1101的碰撞所引起的结构变形。结构的变形得到缓和的颗粒1100基本上为单晶。即使当颗粒1100在彼此接合之后被加热时，也几乎不发生颗粒1100本身的伸缩，这是由于使颗粒1100基本上为单晶而导致的。因此，可以防止颗粒1100之间的空隙的膨胀而导致诸如晶粒边界等缺陷的形成，从而可以防止裂缝(crevasse)的产生。此外，由弹性的金属原子等填补空隙，从而具有弹性的金属原子具有像高速公路那样接合没有彼此对准的颗粒1100的侧面。
可以认为，如上述模型所示，颗粒1100沉积在衬底1120上。因此，与通过外延生长的膜沉积不同地，即使当在其上形成膜的表面(膜形成面)不具有结晶结构时也可以沉积CAAC-OS膜。例如，即使当衬底1120的表面(膜形成面)具有非晶结构时，也可以形成CAAC-OS膜。
此外还发现：在CAAC-OS的形成中，即使在膜形成面具有除平坦面之外的凹凸状的情况下，颗粒1100也根据作为膜形成面的衬底1120的表面形状排列。例如，在衬底1120的表面在原子级别上平坦的情况下，颗粒1100以平行于a-b面的平面朝下的方式布置，由此形成厚度均匀、平坦且具有高结晶性的层。通过层叠n个(n是自然数)层，可以得到CAAC-OS(参照图40B)。
在衬底1120的顶面为凹凸状的情况下，形成其中有层叠n个(n是自然数)层的CAAC-OS，在每一层中颗粒1100沿着凸面布置。由于衬底1120为不均匀，因此在某些情况下在CAAC-OS中容易产生颗粒1100之间的空隙。注意，由于分子间力，颗粒1100即使在凹凸状的表面上也以在颗粒之间的空隙尽可能小的方式排列。由此，即使在成膜表面为凹凸状时也可以形成具有高结晶性的CAAC-OS(参照图40C)。
其结果，CAAC-OS的形成不需要激光结晶化，所以可以在大面积的玻璃衬底上形成均匀的膜。
由于根据这种模型沉积CAAC-OS膜，因此溅射粒子优选是厚度小的颗粒状。注意，在溅射粒子是厚度大的骰子状的情况下，朝向衬底1120的平面不是均匀一致的，所以在某些情况下不能获得均匀一致的厚度及结晶取向。
根据上述成膜模型，即使在具有非晶结构的膜形成面上也可以形成具有高结晶性的CAAC-OS。
另外，除了颗粒1100之外，还可以利用包含氧化锌粒子的成膜模型说明CAAC-OS的形成。
氧化锌粒子的质量比颗粒1100小，所以在颗粒1100到达衬底1120之前氧化锌粒子到达衬底1120。在衬底1120的表面上，氧化锌粒子优先在水平方向上进行晶体生长来形成薄的氧化锌层。该氧化锌层具有c轴取向性。注意，该氧化锌层中的结晶的c轴取向在平行于衬底1120的法线向量的方向上。该氧化锌层具有使CAAC-OS生长的种子层的功能，因此具有提高CAAC-OS的结晶性的功能。该氧化锌层的厚度大于或等于0.1nm且小于或等于5nm，大多为大于或等于1nm且小于或等于3nm。该氧化锌层足够薄，所以几乎观察不到晶粒边界。
因此，为了沉积结晶性高的CAAC-OS，优选使用以比化学计量组成高的比率包含锌的靶材。
nc-OS可以利用图41所示的成膜模型理解。注意，图41和图40A之间的不同点仅在于衬底1120是否被加热。
如此，衬底1120没有被加热，颗粒1100与衬底1120之间的摩擦等的阻力大。其结果是，颗粒1100不能在衬底1120的表面上滑动而随机地被层叠，由此形成nc-OS。
<解理面>
下面，对在CAAC-OS的成膜模型中说明的解理面进行说明。
首先，参照图45A和45B说明靶材的解理面。图45A和45B示出InGaZnO4的结晶结构。注意，图45A示出将c轴朝向上面并从平行于b轴的方向观察InGaZnO4的结晶的情况下的结构。此外，图45B示出从平行于c轴的方向观察InGaZnO4的结晶的情况下的结构。
通过第一原理计算算出InGaZnO4的结晶的各晶面的解理所需要的能量。注意，对于该计算，采用赝势和使用平面波基底的密度泛函程序(CASTEP)。注意，作为赝势使用超软型赝势。此外，作为泛函使用GGA/PBE。截止能量为400eV。
在进行包括晶胞尺寸的结构优化之后获得初始状态下的结构的能量。此外，在固定晶胞尺寸的状态下进行原子配置的结构优化之后，得出在各面上解理之后的结构的能量。
根据图45A和45B所示的InGaZnO4的结晶的结构，形成在第一面、第二面、第三面和第四面中的任一个上解理的结构，并进行晶胞尺寸固定的结构优化计算。在此，第一面是Ga-Zn-O层和In-O层之间的晶面，且平行于(001)面(或a-b面)(参照图45A)。第二面是Ga-Zn-O层和Ga-Zn-O层之间的晶面，且平行于(001)面(或a-b面)(参照图45A)。第三面是平行于(110)面的晶面(参照图45B)。第四面是平行于(100)面(或b-c面)的晶面(参照图45B)。
以上述条件算出解理之后在各面处的结构的能量。接着，通过解理之后的结构的能量和初始状态下的结构的能量之间的差除以解理面的面积，算出作为每个面的解理容易性的量度的解理能。注意，结构的能量指示考虑到包括在结构中的电子的电子动能以及包括在结构中的原子之间、原子与电子之间和电子之间的互相作用而得到的能量。
由计算的结果可知，第一面的解理能量为2.60J/m2，第二面的解理能量为0.68J/m2，第三面的解理能量为2.18J/m2，第四面的解理能量为2.12J/m2(参照表1)。
[表1]
解理能量[J/m<sup>2</sup>]
第一面 2.60
第二面 0.68
第三面 2.18
第四面 2.12
由上述计算可知，在图45A和45B所示的InGaZnO4的结晶的结构中第二面的解理能量最低。也就是说，Ga-Zn-O层和Ga-Zn-O层之间的面最容易解理(解理面)。因此，在本说明书中，解理面是指作为最容易进行解理的面的第二面。
因为解理面是在Ga-Zn-O层和Ga-Zn-O层之间的第二面，所以图45A所示的InGaZnO4的结晶可以在等效于两个第二面的面分开。因此，在使离子等与靶材碰撞的情况下，在解理能量最低的面解理的薄片状的单元(将其称为颗粒)被认为是作为最小单位被轰击出来。在这种情况下，InGaZnO4的颗粒包括Ga-Zn-O层、In-O层和Ga-Zn-O层的三层。
第三面(平行于(110)面的晶面)和第四面(平行于(100)面(或b-c面)的晶面)的解理能小于第一面(在Ga-Zn-O层和In-O层之间的晶面，以及平行于(001)面(或a-b面)的面)的解理能，这说明颗粒的大部分的平面为三角形状或六角形状。
接着，利用经典分子动力学计算，假定InGaZnO4的结晶具有与靶材同质的结构(homologous structure)，检验使用氩(Ar)或氧(O)溅射该靶材的情况下的解理面。图46A示出用于计算的InGaZnO4的结晶(2688个原子)的截面结构，而图46B示出其俯视结构。注意，图46A所示的固定层防止原子的位置发生变动。图46A中的温度控制层是其温度被设定到恒定温度(300K)的层。
使用由富士通公司(Fujitsu Limited)制造的Materials Explorer5.0进行经典分子动力学计算。注意，将初始温度设定为300K，将晶胞尺寸设定为一定尺寸，将时间步长设定为0.01毫微微秒(fs)，将步数设定为1000万次。在计算中，在这样的条件下，使对其施加300eV的能量的原子从垂直于InGaZnO4的结晶的a-b面的方向入射到晶胞。
图47A示出在氩入射到包括图46A和46B所示的InGaZnO4的结晶的单元之后经过了99.9微微秒(picosecond,psec)时的原子排列。图47B示出在氧入射到单元之后经过了99.9微微秒时的原子排列。注意，在图47A和47B中省略图46A所示的固定层的部分。
由图47A可知，从氩入射到单元中到经过了99.9微微秒时的期间中，从与图45A所示的第二面对应的解理面产生裂缝。因此，在氩碰撞InGaZnO4的结晶并且最顶面为第二面(第0)的情况下，发现在第二面(第2)中产生大裂缝。
另一方面，由图47B可知，从氧入射到单元中到经过了99.9微微秒时的期间中，发现从对应于图45A所示的第二面的解理面产生裂缝。注意，在氧碰撞该单元的情况下，发现在InGaZnO4的结晶的第二面(第1)中产生大裂缝。
由此可知，原子(离子)从包括具有同质结构的InGaZnO4的结晶的靶材的顶面与该靶材碰撞，InGaZnO4的结晶沿着第二面解理，且平板状溅射粒子(颗粒)被分离出。还发现，在氧碰撞该单元的情况下形成的颗粒小于氩碰撞该单元的情况下形成的颗粒。
由上述计算可知，被分离的颗粒包括损伤区域。在某些情况下，可以通过使因损伤产生的缺陷和氧反应来修复包括在颗粒中的损伤区域。
在此，研究了颗粒尺寸根据碰撞的原子而不同的情况。
图48A示出在氩入射到包括图46A和46B所示的InGaZnO4的结晶的单元之后的0微微秒至0.3微微秒的原子的轨迹。因此，图48A对应于图46A和46B至图47A的期间。
由图48A可知，在氩碰撞第一层(Ga-Zn-O层)的镓(Ga)时，镓碰撞第三层(Ga-Zn-O层)的锌(Zn)，之后，锌到达第六层(Ga-Zn-O层)附近。注意，与镓碰撞的氩被弹出到外部。因此，在氩碰撞包括InGaZnO4的结晶的靶材的情况下，可以认为在图46A中的第二面(第2)产生裂缝。
图48B示出从氧入射到包括图46A和46B所示的InGaZnO4的结晶的单元之后的0微微秒至0.3微微秒的原子的轨迹。因此，图48B对应于图46A和46B至图47A的期间。
另一方面，由图48B可知，在氧碰撞第一层(Ga-Zn-O层)的镓(Ga)时，镓碰撞第三层(Ga-Zn-O层)的锌(Zn)，之后，锌没有达到第五层(In-O层)。注意，与镓碰撞的氧被弹出到外面。因此，在使氧碰撞包括InGaZnO4的结晶的靶材的情况下，可以认为在图46A中的第二面(第1)产生裂缝。
由本计算还可知，与原子(离子)碰撞的InGaZnO4的结晶被从解理面分离。
此外，从守恒定律的观点讨论裂缝的深度。能量守恒定律及动量守恒定律可以由公式(1)及公式(2)表示。在此，E表示碰撞之前的氩或氧所具有的能量(300eV)，mA表示氩或氧的质量，vA表示碰撞之前的氩或氧的速度，v′A表示碰撞之后的氩或氧的速度，mGa表示镓的质量，vGa表示碰撞之前的镓的速度，v′Ga表示碰撞之后的镓的速度。
[公式1]
Figure BDA0002734262870000631
[公式2]
mAvA+mGavGa＝mAv′A+mGav′Ga (2)
当将氩或氧的碰撞假定为弹性碰撞时，可以由如下公式(3)表示vA、v′A、vGa和v′Ga之间的关系。
[公式3]
v′A-v′Ga＝-(vA-vGa) (3)
根据公式(1)、(2)及(3)，在vGa为0的假定下，可以由如下公式(4)表示氩或氧碰撞之后的镓的速度v′Ga。
[公式4]
Figure BDA0002734262870000632
在公式(4)中，通过将氩的质量或氧的质量代入mA，对各原子碰撞之后的速度进行比较。在氩及氧的碰撞之前的能量相同的情况下，氩碰撞镓的情况下的镓的速度为氧碰撞镓的情况下的镓的速度的1.24倍。因此，氩碰撞镓的情况下的镓的能量以速度的平方高于氧碰撞镓的情况下的镓的能量。
发现氩碰撞镓的情况下的碰撞后的镓的速度(能量)大于氧碰撞镓的情况下的碰撞后的镓的速度(能量)。因此，可以认为，与在氧碰撞镓的情况下相比，在氩碰撞镓的情况下在较深的位置产生裂缝。
由上述计算可知，在利用包括具有同质结构的InGaZnO4的结晶的靶材进行溅射时，从解理面发生分离而形成颗粒。另一方面，即使在对没有解理面的靶材的其他结构的区域进行溅射时，也不形成颗粒，而形成比颗粒微细的原子级尺寸的溅射粒子。因为该溅射粒子比颗粒小，所以溅射粒子被认为通过连接到溅射装置的真空泵被移除。因此，对于通过包括具有同质结构的InGaZnO4的结晶的靶材进行溅射的情况，难以适用其中各种尺寸和形状的粒子飞到衬底并沉积的模型。图40A所示的被溅射的颗粒沉积而形成CAAC-OS的模型是合理的模型。
通过上述方式沉积的CAAC-OS的密度与单晶OS的密度大致相同。例如，具有InGaZnO4的同质结构的单晶OS膜的密度为6.36g/cm3，而具有大致相同的原子比的CAAC-OS膜的密度为6.3g/cm3左右。
图49A和49B示出作为通过溅射沉积的CAAC-OS的In-Ga-Zn氧化物(参照图49A)及其靶材(参照图49B)的截面的原子序。为了观察原子排列，利用高角度环形暗场扫描透射电子显微法(HAADF-STEM：High-Angle Annular Dark Field Scanning TransmissionElectron Microscopy)。在利用HAADF-STEM的观察的情况下，各原子的图像的强度(intensity)与原子序数的平方成比例。因此，原子序数彼此接近的Zn(原子序数为30)和Ga(原子序数为31)几乎不能彼此区别。至于HAADF-STEM，使用日立扫描透射电子显微镜HD-2700。
在对图49A和49B进行比较时，可以知道CAAC-OS和靶材都具有同质结构，并且，CAAC-OS中的原子序与靶材中的对应。因此，如图40A的成膜模型所示，靶材的结晶结构被转移，从而形成CAAC-OS。
下面，对氧化物半导体膜为In-Ga-Zn氧化物的情况下的结晶性与氧透过性之间的关系进行说明。
通过计算来求得In-Ga-Zn氧化物的结晶中的起因于过量的氧(氧)迁移而导致的势垒。在计算中，使用根据密度泛函理论的基于平面波的第一原理计算软件VASP(Viennaab-initio simulation package)。作为泛函数，使用GGA-PBE。平面波截止能量为400eV。通过PAW(Projector Augmented Wave：投影缀加波)法来包含内壳层电子的效果。
在此，在图24所示的In-Ga-Zn氧化物的结晶中，计算出经过迁移路径1至4的过量的氧(氧)的迁移。
迁移路径1是键合于与三个铟原子以及一个锌原子键合的氧的过量的氧(氧)键合到相邻的与三个铟原子以及一个锌原子键合的氧的路径。迁移路径2是键合于与三个铟原子以及一个镓原子键合的氧的过量的氧(氧)穿过包含铟及氧的层而键合到相邻的与三个铟原子以及一个锌原子键合的氧的路径。迁移路径3是键合于与两个镓原子以及一个锌原子键合的氧的过量的氧(氧)键合到相邻的与两个锌原子以及一个镓原子键合的氧的路径。迁移路径4是键合于与两个镓原子以及一个锌原子键合的氧的过量的氧(氧)穿过包含镓、锌及氧的层而键合到相邻的与三个铟原子以及一个镓原子键合的氧的路径。
在将每单位时间超越势垒Ea的频率称为扩散频率R时，R可以以下面所示的公式来表示。
[公式5]
R＝ν·exp[-Ea/(kBT)]
注意，v表示扩散原子的热振动数，kB表示玻尔兹曼常数，T表示绝对温度。表2中示出对v施加1013[1/sec]作为德拜频率时在350℃及450℃的扩散频率R。
[表2]
Figure BDA0002734262870000651
如表2所示，跨包含铟及氧的层的迁移路径2的势垒比其他迁移路径高。这示出，在In-Ga-Zn氧化物的结晶中，过量的氧(氧)不容易在c轴方向上迁移。即，在结晶具有c轴取向性且c轴取向在大致垂直于形成面或顶面的方向(如CAAC-OS等)的情况下，过量的氧(氧)不易于在大致垂直于形成面或顶面的方向上迁移。
本实施方式所示的结构和方法可以与其他实施方式所示的结构和方法适当地组合而实施。
实施方式3
在本实施方式中，下面详细地说明氧化物半导体膜的氧空位。
<(1)VOH的易形成性以及稳定性>
在氧化物半导体膜(以下，称为IGZO)为完全结晶的情况下，在室温下H优先地沿着a-b面扩散。在450℃的加热处理中，H沿着a-b面及在c轴方向上扩散。在此，说明当在IGZO中存在氧空位VO时H是否容易进入氧空位VO。将在氧空位VO中存在H的状态称为VOH。
在计算中，使用图25所示的InGaZnO4的结晶模型。利用NEB(Nudged ElasticBand：微动弹性带)法对沿着VOH中的H从VO被释放与氧键合的反应路径的活化势垒(Ea)进行计算。表3示出计算条件。
[表3]
软件 VASP
计算方法 NEB法
泛函 GGA-PBE
赝势 PAW
截止能量 500eV
K点 2×2×3
在InGaZnO4的结晶模型中，如图25所示，有氧位点1至4，其彼此不同在于：与氧键合的金属元素及所键合的金属元素的数量。在此，对其中容易形成氧空位VO的氧位点1及2进行计算。
首先，对其中容易形成氧空位VO的氧位点进行计算，即与三个In原子及一个Zn原子键合的氧位点1。
图26A示出初始状态下的模型，图26B示出最终状态下的模型。图27示出在初始状态及最终状态下计算出的活化势垒(Ea)。注意，在此“初始状态”是指在氧空位VO中存在H的状态(VOH)，而“最终状态”是指如下结构和状态，该结构包括氧空位VO，在该状态中，H与键合到一个Ga原子及两个Zn原子的氧键合的状态(H-O)。
从计算的结果可知，氧空位VO中的H与其他O原子的键合需要大约为1.52eV的能量，而键合于O的H进入氧空位VO需要大约为0.46eV的能量。
利用通过计算获得的活化势垒(Ea)和公式6，计算出反应频率(Γ)。在公式6中，kB表示玻尔兹曼常数，T表示绝对温度。
[公式6]
Figure BDA0002734262870000671
假设频率因子v＝1013[1/sec]，计算出350℃时的反应频率。从图26A所示的模型到图26B所示的模型的H转移(H transfer)的频率为5.52×100[1/sec]，而从图26B所示的模型到图26A所示的模型的H转移的频率为1.82×109[1/sec]。由此可知，如果在其附近有氧空位VO则IGZO中的H扩散容易形成VOH，而一旦形成VOH就不容易从氧空位VO释放H。
接着，对容易形成氧空位VO的氧位点进行计算，即与一个Ga原子及两个Zn原子键合的氧位点2。
图28A示出初始状态下的模型，图28B示出最终状态下的模型。图29示出在初始状态及最终状态下计算出的活化势垒(Ea)。注意，在此“初始状态”是指在氧空位VO中存在H的状态(VOH)，而“最终状态”是指如下结构和状态，该结构具有氧空位VO，以及在该状态中，H与键合到一个Ga原子及两个Zn原子的氧键合的状态(H-O)。
从计算的结果可知，氧空位VO中的H与其他O原子键合需要大约为1.75eV的能量，而键合于O的H进入氧空位VO时需要大约为0.35eV的能量。
根据通过计算获得的活化势垒(Ea)和公式6，计算出反应频率(Γ)。
假设频率因子v＝1013[1/sec]，计算出350℃时的反应频率。H从图28A所示的模型移到图28B所示的模型的频率为7.53×10-2[1/sec]，H从图28B所示的模型移到图28A所示的模型的频率为1.44×1010[1/sec]。由此可知，一旦形成VOH就不容易从氧空位VO释放H。
由上述结果可知，当进行退火时IGZO中的H容易扩散，并且如果氧空位VO存在，则H容易进入氧空位VO而成为VOH。
<(2)VOH的跃迁能级>
〈(1)VOH的易形成性以及稳定性〉所示的利用NEB法的计算指出，在IGZO中存在氧空位VO及H的情况下，氧空位VO与H容易形成VOH，并且VOH是稳定的。为了确定VOH是否与载流子陷阱有关联，计算VOH的跃迁能级(tansition level)。
在计算中使用的模型是InGaZnO4的结晶模型(112原子)。形成图25所示的氧位点1及2的VOH的模型来计算出跃迁能级。表4示出计算条件。
[表4]
软件 VASP
模型 InGaZnO<sub>4</sub>的结晶模型(112原子)
泛函 HSE06
交换项的混合比 0.25
赝势 GGA-PBE
截止能量 800eV
K点 1×1×1
调整交换项的混合比以具有接近实验值的能隙。其结果，没有缺陷的InGaZnO4的结晶模型的能隙为3.08eV，该结果接近实验值3.15eV。
根据下面公式7可以计算出具有缺陷D的模型的跃迁能级(ε(q/q′))。注意，△E(Dq)表示缺陷D在电荷q下的形成能量，其根据公式8计算。
[公式7]
Figure BDA0002734262870000681
[公式8]
Figure BDA0002734262870000682
在公式7及公式8中，Etot(Dq)表示在电荷q下具有缺陷D的模型的总能量，Etot(bulk)表示没有缺陷的模型(完全结晶)的总能量，△ni表示起因于缺陷的原子i的数量的变化，μi表示原子i的化学势，εVBM表示没有缺陷的模型中的价带顶的能量，△Vq表示与静电势有关的修正项，Ef表示费米能量。
图30示出根据上述公式计算出的VOH的跃迁能级。图30中的数值表示距离导带底的深度。在图30中，氧位点1中的VOH的跃迁能级处于距离导带底0.05eV处，而氧位点2中的VOH的跃迁能级处于距离导带底0.11eV处。由此，这些VOH将与电子陷阱有关系，就是说，发现VOH作为施主(donor)。还发现包含VOH的IGZO具有导电性。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式4
在本实施方式中，参照图31、图32及图33对包括上述的实施方式所例示出的晶体管的显示装置的一个例子进行说明。
图31是显示装置的一个例子的俯视图。图31所示的显示装置700包括：设置在第一衬底701上的像素部702；设置在第一衬底701上的源极驱动电路部704及栅极驱动电路部706；以围绕像素部702、源极驱动电路部704及栅极驱动电路部706的方式配置的密封剂712；以及以与第一衬底701相对的方式设置的第二衬底705。第一衬底701和第二衬底705由密封剂712密封。就是说，像素部702、源极驱动电路部704及栅极驱动电路部706由第一衬底701、密封剂712及第二衬底705密封。虽然在图31中未图示，但是显示元件设置在第一衬底701与第二衬底705之间。
在显示装置700中，在与位于第一衬底701上的由密封剂712围绕的区域不同的区域中，设置与像素部702、源极驱动电路部704及栅极驱动电路部706电连接的FPC(FPC：Flexible printed circuit，柔性印刷电路)端子部708。另外，FPC端子部708与FPC716连接，通过FPC716对像素部702、源极驱动电路部704及栅极驱动电路部706供应各种信号等。另外，像素部702、源极驱动电路部704、栅极驱动电路部706及FPC端子部708都与信号线710连接。各种信号等通过信号线710从FPC716供应到像素部702、源极驱动电路部704、栅极驱动电路部706及FPC端子部708。
在显示装置700中可以设置多个栅极驱动电路部706。虽然描述了其中将源极驱动电路部704及栅极驱动电路部706形成在其中也形成了像素部702的第一衬底701上的显示装置700的例子，但是不局限于该结构。例如，也可以仅将栅极驱动电路部706形成在第一衬底701上，或者可以仅将源极驱动电路部704形成在第一衬底701上。在此情况下，可以将其中形成有源极驱动电路或栅极驱动电路等的衬底(例如，使用单晶半导体膜或多晶半导体膜形成的驱动电路衬底)安装在第一衬底701上。注意，对另外准备的驱动电路衬底的连接方法没有特别的限制，可以采用COG(Chip On Glass：玻璃上芯片)方法或者引线接合方法等。
显示装置700所包括的像素部702、源极驱动电路部704以及栅极驱动电路部706包括多个晶体管。作为所述多个晶体管，可以使用作为本发明的实施例的半导体装置的任意晶体管。
显示装置700可以包括各种元件。该元件例如包括下列中的至少一个：液晶元件、EL(电致发光)元件(包含有机和无机材料的EL元件、有机EL元件或无机EL元件)、LED(白色LED、红色LED、绿色LED、蓝色LED等)、晶体管(根据电流而发光的晶体管)、电子发射元件、电子墨水、电泳元件、光栅光阀(GLV)、等离子体显示器(PDP)、使用微电机系统(MEMS)的显示元件、数字微镜设备(DMD)、数字微快门(DMS)、MIRASOL(注册商标)、IMOD(干涉测量调节)元件、MEMS快门显示元件、光干涉方式的MEMS显示元件、电润湿(electrowetting)元件、压电陶瓷显示器、以及包含碳纳米管的显示元件。除此以外，还可以包括其对比度、亮度、反射率或透射率等因电或磁作用而变化的显示媒质。具有EL元件的显示装置的例子包括EL显示器。包括电子发射元件的显示装置的例子包括场致发射显示器(FED)和SED方式平面型显示器(SED：Surface-conduction Electron-emitter Display：表面传导电子发射显示器)。包括液晶元件的显示装置的例子包括液晶显示器(透射型液晶显示器、半透射型液晶显示器、反射型液晶显示器、直接观看型液晶显示器或投射型液晶显示器)。包括电子墨水或电泳元件的显示装置的一个例子是电子纸。在透反式液晶显示器或反射式液晶显示器的情况下，使像素电极的一部分或全部具有反射电极的功能。例如，像素电极的一部分或全部包含铝或银等。在此情况下，可以将SRAM等存储电路设置在反射电极下，由此进一步降低功耗。
作为显示装置700中的显示方式，可以采用逐行扫描方式或隔行扫描方式等。此外，当进行彩色显示时在像素中控制的颜色元(color element)不局限于RGB(R表示红色，G表示绿色，B表示蓝色)这三种颜色。例如，也可以包括R像素、G像素、B像素及W(白色)像素这四种像素。替代地，如PenTile(条块式)排列那样，一个颜色元也可以使用RGB中的两个颜色构成。在颜色元之间，这两种颜色可以不同。或者，也可以对RGB追加黄色(yellow)、青色(cyan)和品红色(magenta)等中的一种或更多种颜色。另外，根据各个颜色元的点，显示区域的大小可以不同。所公开的发明的实施方式不局限于彩色显示的显示装置，而是也可以应用于单色显示的显示装置。
为了得到其中将白色光(W)用于背光(有机EL元件、无机EL元件、LED或荧光灯等)的全彩色显示装置，也可以使用着色层(也称为滤色器)。作为着色层，例如可以适当地组合红色(R)、绿色(G)、蓝色(B)或黄色(Y)等。通过使用着色层，可以与不使用着色层的情况相比进一步提高颜色再现性。在此情况下，可以通过设置包括着色层的区域和不包括着色层的区域，将不包括着色层的区域中的白色光直接用于显示。通过部分地设置不包括着色层的区域，在显示明亮的图像时，可以减少由于着色层所引起的亮度降低，并且在某些情况下可以减少20％至30％的功耗。注意，在使用诸如有机EL元件或无机EL元件等自发光元件进行全彩色显示的情况下，元件可以发射其相应的R、G、B、Y及W颜色的光。通过使用自发光元件，与使用着色层的情况相比在某些情况下可以进一步减少功耗。
在本实施方式中，参照图32及图33说明包括液晶元件及EL元件作为显示元件的结构。注意，图32是沿着图31所示的点划线Q-R的截面图，并示出包括液晶元件作为显示元件的结构，而图33是沿着图31所示的点划线Q-R的截面图，并示出包括EL元件作为显示元件的结构。
首先说明图32与图33之间的共同部分，然后说明不同部分。
<显示装置中的共同部分>
图32及图33所示的显示装置700包括引线部711、像素部702、源极驱动电路部704以及FPC端子部708。注意，引线部711包括信号线710。像素部702包括晶体管750及电容元件790。源极驱动电路部704包括晶体管752。
作为晶体管750及752，可以使用上面所示的任意晶体管。
在本实施方式中使用的晶体管包含高纯度化且抑制了氧空位的形成的氧化物半导体膜。在该晶体管中，可以使关断状态下的电流(关态电流)小。由此，可以将诸如图像信号等电信号保持更长时间，并可以将导通状态下的写入间隔设置得较长。因此，可以降低刷新操作的频率，有抑制功耗的效果。
此外，在本实施方式中使用的晶体管可以具有相对较高的场效应迁移率，所以能够进行高速操作。例如，通过将这种能够高速操作的晶体管用于液晶显示装置，可以将像素部中的开关晶体管和驱动电路部中的驱动晶体管形成在一个衬底上。也就是说，不另外需要使用由硅片等形成的半导体装置作为驱动电路，从而可以缩减半导体装置的部件数。另外，通过在像素部中也使用能够进行高速操作的晶体管，可以提供高品质的图像。
电容器790包括在一对电极之间的电介质。具体而言，作为电容器790的一个电极使用通过与用作晶体管750的栅电极的导电膜相同的工序而形成的导电膜，作为电容器790的另一个电极使用用作晶体管750的源电极或漏电极的导电膜。此外，作为该对电极之间的电介质，使用用作晶体管750的栅极绝缘膜的绝缘膜。
在图32及图33中，在晶体管750、晶体管752以及电容器790上形成绝缘膜764、766、768及平坦化绝缘膜770。
绝缘膜764、766及768可以分别通过与上述实施方式所示的绝缘膜114、116及118相同的材料及方法形成。作为平坦化绝缘膜770，可以使用具有耐热性的有机材料来形成，如聚酰亚胺树脂、丙烯酸树脂、聚酰亚胺酰胺树脂、苯并环丁烯类树脂、聚酰胺树脂或环氧树脂等。注意，可以通过堆叠多个由上述材料形成的绝缘膜来形成平坦化绝缘膜770。替代地，可以采用不设置平坦化绝缘膜770的结构。
信号线710通过与用作晶体管750或752的源电极及漏电极的导电膜相同的工序形成。注意，信号线710可以使用通过与用作晶体管750或752的源电极及漏电极的导电膜不同的工序形成的导电膜来形成，例如可以使用用作栅电极的导电膜。在使用包含铜元素的材料形成信号线710的情况下，降低了由于布线电阻导致的信号延迟等，从而可以实现大屏幕上的显示。
FPC端子部708包括连接电极760、各向异性导电膜780以及FPC716。注意，连接电极760通过与用作晶体管750或752的源电极及漏电极的导电膜相同的工序形成。连接电极760通过各向异性导电膜780与FPC716所包括的端子电连接。
例如，作为第一衬底701及第二衬底705，可以使用玻璃衬底。作为第一衬底701及第二衬底705，可以使用具有柔性的衬底。该具有柔性的衬底的例子包括塑料衬底。
在第一衬底701与第二衬底705之间设置有结构体778。结构体778是对绝缘膜选择性地蚀刻获得的柱状间隔物，用来控制第一衬底701与第二衬底705之间的距离(单元距离)。注意，作为结构体778，可以使用球状间隔物。在本实施方式中虽然例示出将结构体778设置在第一衬底701一侧的例子，但是本发明的一个实施例不局限于此。例如，可以采用将结构体778设置在第二衬底705一侧的结构或将结构体778设置在第一衬底701及第二衬底705的双方的结构。
另外，在第二衬底705一侧设置有用作黑矩阵的遮光膜738、用作滤色片的着色膜736以及与遮光膜738及着色膜736接触的绝缘膜734。
<作为显示元件使用液晶元件的显示装置的结构实例>
图32所示的显示装置700包括液晶元件775。液晶元件775包括导电膜772、导电膜774及液晶层776。导电膜774设置在第二衬底705一侧并被用作对置电极。图32所示的显示装置700可以通过根据施加到导电膜772及导电膜774的电压改变液晶层776的取向状态，由此控制透过或非透过而显示图像。
导电膜772连接于晶体管750所包括的用作源电极及漏电极的导电膜。导电膜772形成在平坦化绝缘膜770上以用作像素电极，即，显示元件的一个电极。导电膜772具有反射电极的功能。图32所示的显示装置700是由导电膜772反射外部光并经过着色膜736显示图像的所谓反射型彩色液晶显示装置。
作为导电膜772，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。例如，作为对可见光具有透光性的导电膜，优选使用包含选自铟(In)、锌(Zn)和锡(Sn)中的一种的材料。例如，作为对可见光具有反射性的导电膜，可以使用包含铝或银的材料。在本实施方式中，作为导电膜772，使用对可见光具有反射性的导电膜。
在作为导电膜772使用对可见光具有反射性的导电膜的情况下，导电膜可以具有叠层结构。例如，作为下层形成膜厚度为100nm的铝膜，作为上层形成膜厚度为30nm的银合金膜(例如为包含银、钯及铜的合金膜)。通过采用上述结构，可以得到下述效果。
(1)可以提高基底膜与导电膜772之间的粘附性。
(2)可以使用化学溶液对铝膜及银合金膜一起进行蚀刻。
(3)可以使导电膜772具有良好的截面形状(例如为渐缩的形状)。
(3)的原因可认为如下：当使用化学溶液进行蚀刻时，铝膜的蚀刻速度比银合金膜慢，或者作为下层的铝膜的蚀刻比银合金膜发展得快，因为当在进行上层的银合金膜的蚀刻之后使下层的铝膜露出时，电子被从比银合金膜贱的金属(即，离子化倾向高的铝)抽取，由此银合金膜的蚀刻被抑制。
注意，在图32所示的显示装置700中，在像素部702的平坦化绝缘膜770的一部分设置有凹凸。通过使用有机树脂膜等形成平坦化绝缘膜770，并在该有机树脂膜的表面上形成凹凸，由此可以形成该凹凸。用作反射电极的导电膜772沿着上述凹凸而形成。由此，在外部光入射到导电膜772时，可以在导电膜772的表面处光被漫反射，由此可以提高可见度。
注意，图32所示的显示装置700例示出反射型彩色液晶显示装置，但是显示方式不局限于此。例如，可以采用利用使可视光透过的导电膜作为导电膜772的透射型彩色液晶显示装置。在透射型彩色液晶显示装置的情况下，不需要在平坦化绝缘膜770上设置凹凸。
虽然在图32中未图示，但是可以在导电膜772与液晶层776接触的一侧以及在导电膜774与液晶层776接触的一侧设置取向膜。虽然在图32中未图示，但是可以适当地设置诸如偏振构件、相差构件或抗反射构件等光学构件(光学衬底)等。例如，可以使用利用偏振衬底及相差衬底的圆偏振。此外，作为光源，可以使用背光或侧光等。
在使用液晶元件作为显示元件的情况下，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶或反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手性向列相或均质相等。
此外，在采用水平电场方式的情况下，可以使用不需要取向膜的呈现蓝相的液晶。蓝相是液晶相的一种，其在使胆甾型液晶的温度上升时即将从胆甾相转变到均质相之前出现的相。因为蓝相只在较窄的温度范围内出现，所以将其中混合了几重量百分比或更多的手性试剂的液晶组合物用于液晶层，以扩大温度范围。包含呈现蓝相的液晶和手性试剂的液晶组成物的响应速度快，并且其具有光学各向同性。此外，包含呈现蓝相的液晶的液晶组成物不需要取向处理，并且视角依赖性小。不需要设置取向膜，因而也不需要摩擦处理，因此可以防止由于摩擦处理而引起的静电破坏，并且可以降低制造工序中的液晶显示装置的缺陷和损伤。
在使用液晶元件作为显示元件的情况下，可以使用TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：面内转换)模式、FFS(Fringe Field Switching：边缘场转换)模式、ASM(Axially Symmetric aligned Micro-cell：轴对称排列微单元)模式、OCB(Optical Compensated Birefringence：光学补偿双折射)模式、FLC(FerroelectricLiquid Crystal：铁电液晶)模式或者AFLC(Anti Ferroelectric Liquid Crystal：反铁电液晶)模式等。
另外，可以使用常黑型液晶显示装置，例如采用垂直取向(VA)模式的透射型液晶显示装置。作为垂直配向模式，可以举出几个例子，例如可以使用MVA(Multi-DomainVertical Alignment：多畴垂直取向)模式、PVA(Patterned Vertical Alignment：图案化垂直取向)模式或者ASV(Advanced Super View：高级超视觉)模式等。
<使用发光元件作为显示元件的显示装置>
图33所示的显示装置700包括发光元件782。发光元件782包括导电膜784、EL层786及导电膜788。图33所示的显示装置700能够通过来自发光元件782所包括的EL层786的发光来显示图像。
导电膜784连接于晶体管750所包括的用作源电极及漏电极的导电膜。导电膜784形成在平坦化绝缘膜770上以用作像素电极，即显示元件的一个电极。作为导电膜784，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。例如，可以使用包含选自铟(In)、锌(Zn)和锡(Sn)中的一种的材料形成对可见光具有透光性的导电膜。例如，可以使用包含铝或银的材料形成对可见光具有反射性的导电膜。
在图33所示的显示装置700中，在平坦化绝缘膜770及导电膜784上设置有绝缘膜730。绝缘膜730覆盖导电膜784的一部分。注意，发光元件782具有顶部发射结构。因此，导电膜788具有透光性且透射使从EL层786发射的光。虽然在本实施方式中例示出顶部发射结构，但是本发明的一个实施例不局限于此。例如，可以采用向导电膜784一侧发射光的底部发射结构或向导电膜784一侧及导电膜788一侧的双方发射光的双发射结构。
以与发光元件782重叠的方式设置着色膜736，并以与绝缘膜730重叠且包括在引线部711及源极驱动电路部704中的方式设置遮光膜738。着色膜736及遮光膜738被绝缘膜734覆盖。由密封膜732填充发光元件782与绝缘膜734之间的空间。虽然作为图33所示的显示装置700例示出设置着色膜736的结构，但是该结构并不局限于此。在通过分别着色法来形成EL层786的情况下，不需要设置着色膜736。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式5
在本实施方式中，参照图34A至34C说明包括本发明的一个实施例的半导体装置的显示装置。
图34A所示的显示装置包括：具有显示元件的像素的区域(以下将该区域称为像素部502)、配置在像素部502外并包括用来驱动像素的电路的电路部(以下将该部分称为驱动电路部504)、具有保护元件的功能的电路(以下将该电路称为保护电路506)、以及端子部507。注意，并不是必然要设置保护电路506的。
驱动电路部504的一部分或全部优选形成在其上形成像素部502的衬底上，由此可以减少构件的数量和端子的数量。当驱动电路部504的一部分或全部不形成在其上形成像素部502的衬底上时，可以通过COG(Chip On Glass)或TAB(Tape Automated Bonding，带载自动接合)安装驱动电路部504的一部分或全部。
像素部502包括用来驱动配置为X行(X为2或更大的自然数)Y列(Y为2或更大的自然数)的显示元件的多个电路(以下将该电路称为像素电路501)。驱动电路部504包括诸如用来供应选择像素的信号(扫描信号)的电路(以下将该电路称为栅极驱动器504a)以及用来供应驱动像素中的显示元件的信号(数据信号)的电路(以下将该电路称为源极驱动器504b)等的驱动电路。
栅极驱动器504a包括移位寄存器等。栅极驱动器504a通过端子部507接收用来驱动移位寄存器的信号并输出信号。例如，栅极驱动器504a接收起始脉冲信号或时钟信号等,并输出脉冲信号。栅极驱动器504a具有控制被供应以扫描信号的布线(以下将该布线称为扫描线GL_1至GL_X)的电位的功能。注意，可以设置多个栅极驱动器504a，以分开地控制扫描线GL_1至GL_X。替代地，栅极驱动器504a具有供应初始化信号的功能。但是，不局限于此，栅极驱动器504a可以供应其他信号。
源极驱动器504b包括移位寄存器等。源极驱动器504b通过端子部507接收从其得到数据信号的信号(视频信号)，以及用来驱动移位寄存器的信号。源极驱动器504b具有生成基于视频信号的要写入到像素电路501的数据信号的功能。另外，源极驱动器504b具有响应于由输入起始脉冲信号或时钟信号等而产生的脉冲信号控制数据信号的输出的功能。另外，源极驱动器504b具有控制被供应数据信号的布线(以下将该布线称为数据线DL_1至DL_Y)的电位的功能。替代地，源极驱动器504b具有供应初始化信号的功能。但是，不局限于此，源极驱动器504b可以供应其他信号。
源极驱动器504b例如包括多个模拟开关等。源极驱动器504b可以输出通过依次将所述多个模拟开关接通来对视频信号进行时分(time-dividing)而成的信号作为数据信号。源极驱动器504b可以包括移位寄存器等。
多个像素电路501的每一个分别通过被供应扫描信号的多个扫描线GL之一而被输入脉冲信号，并通过被供应数据信号的多个数据线DL之一而被输入数据信号。通过栅极驱动器504a来控制到多个像素电路501的每一个的数据信号的数据的写入及数据信号在其中的保持。例如，通过扫描线GL_m(m是小于或等于X的自然数)从栅极驱动器504a对第m行第n列的像素电路501输入脉冲信号，并根据扫描线GL_m的电位通过数据线DL_n(n是小于或等于Y的自然数)从源极驱动器504b对第m行第n列的像素电路501输入数据信号。
图34A所示的保护电路506例如与栅极驱动器504a和像素电路501之间的扫描线GL连接。替代地，保护电路506与源极驱动器504b和像素电路501之间的数据线DL连接。替代地，保护电路506可以与栅极驱动器504a和端子部507之间的布线连接。替代地，保护电路506可以与源极驱动器504b和端子部507之间的布线连接。注意，端子部507是指具有用来从外部的电路对显示装置输入电源、控制信号及视频信号的端子的部分。
保护电路506是在一定的范围之外的电位被供应到与保护电路连接的布线时将该布线和其他布线连接的电路。
如图34A所示，通过对像素部502和驱动电路部504设置保护电路506，可以提高显示装置对因ESD(Electro Static Discharge：静电放电)等而产生的过电流的抵抗性。注意，保护电路506的结构不局限于此，例如，保护电路506可以采用与栅极驱动器504a连接的结构，或者保护电路506可以采用与源极驱动器504b连接的结构。替代地，保护电路506可以采用与端子部507连接的结构。
虽然在图34A中示出了其中驱动电路部504包括栅极驱动器504a和源极驱动器504b的例子，但是不局限于此结构。例如，可以只形成栅极驱动器504a并安装另外准备的形成有源极驱动电路的衬底(例如，使用单晶半导体膜或多晶半导体膜形成的驱动电路衬底)。
图34A所示的多个像素电路501每一个例如可以具有图34B所示的结构。
图34B所示的像素电路501包括液晶元件570、晶体管550以及电容器560。作为晶体管550，可以使用上述实施方式所示的晶体管。
根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个电极的电位。液晶元件570的取向状态依据写入的数据。公共电位可以被供应到多个像素电路501的每一个所包括的液晶元件570的一对电极中的一个电极。此外，对一行的像素电路501所包括的液晶元件570的一对电极中的一个电极供应的电位与对其他行的像素电路501所包括的液晶元件570的一对电极中的一个电极供应的电位可以不同。
作为具备液晶元件570的显示装置的驱动方法的例子，可以举出如下模式：TN模式；STN模式；VA模式；ASM(Axially Symmetric Aligned Micro-cell：轴对称排列微单元)模式；OCB(Optically Compensated Birefringence：光学补偿双折射)模式；FLC(Ferroelectric Liquid Crystal：铁电液晶)模式；AFLC(AntiFerroelectric LiquidCrystal：反铁电液晶)模式；MVA模式；PVA(Patterned Vertical Alignment：垂直取向构型)模式；IPS模式；FFS模式；以及TBA(Transverse Bend Alignment：横向弯曲取向)模式等。显示装置的驱动方法的其他例子包括ECB(Electrically Controlled Birefringence：电控双折射)模式、PDLC(Polymer Dispersed Liquid Crystal：聚合物分散型液晶)模式、PNLC(Polymer Network Liquid Crystal：聚合物网络型液晶)模式以及宾主模式。但是，本发明不局限于这些例子，作为液晶元件及其驱动方式可以使用各种液晶元件及驱动方式。
在第m行第n列的像素电路501中，晶体管550的源电极和漏电极中的一个与数据线DL_n电连接，源极和漏极中的另一个与液晶元件570的一对电极中的另一个电极电连接。晶体管550的栅电极与扫描线GL_m电连接。晶体管550具有通过导通或关断而控制是否写入数据信号的功能。
电容器560的一对电极中的一个电极与被供应电位的布线(以下，称为电位供应线VL)电连接，另一个电极与液晶元件570的一对电极中的另一个电极电连接。根据像素电路501的规格适当地设定电位供应线VL的电位。电容器560被用作储存被写入的数据的存储电容器。
例如，在包括图34B的像素电路501的显示装置中，通过图34A所示的栅极驱动器504a依次一行接一行地选择像素电路501，从而使晶体管550成为导通状态并写入数据信号。
当晶体管550成为关断状态时，其中被写入数据的像素电路501成为保持状态。通过按行依次进行上述步骤，从而可以显示图像。
另外，图34A所示的多个像素电路501每一个例如可以具有图34C所示的结构。
图34C所示的像素电路501包括晶体管552及554、电容器562以及发光元件572。可以将上述实施方式所示的任意晶体管用于晶体管552和晶体管554中的一个或两者。
晶体管552的源电极和漏电极中的一个电连接于被供应数据信号的布线(以下，称为信号线DL_n)。晶体管552的栅电极电连接于被供应栅极信号的布线(以下，称为扫描线GL_m)。
晶体管552具有通过导通或关断而控制是否写入数据信号的功能。
电容器562的一对电极中的一个与被供应电位的布线(以下，称为电位供应线VL_a)电连接，另一个与晶体管552的源电极和漏电极中的另一个电连接。
电容器562被用作储存被写入的数据的存储电容器。
晶体管554的源电极和漏电极中的一个与电位供应线VL_a电连接。另外，晶体管554的栅电极与晶体管552的源电极和漏电极中的另一个电连接。
发光元件572的阳极和阴极中的一个与电位供应线VL_b电连接，另一个与晶体管554的源电极和漏电极中的另一个电连接。
作为发光元件572，可以使用例如有机电致发光元件(也称为有机EL元件)等。注意，发光元件572并不局限于有机EL元件，可以使用包含无机材料的无机EL元件。
高电源电位VDD被施加到电位供应线VL_a和电位供应线VL_b中的一个，低电源电位VSS被施加到另一个。
例如，在包括图34C的像素电路501的显示装置中，例如，通过图34A所示的栅极驱动器504a依次按行选择像素电路501，从而使晶体管552导通并写入数据信号。
当晶体管552关断时，被写入数据的像素电路501成为保持状态。此外，根据写入的数据信号的电位控制在晶体管554的源电极与漏电极之间流动的电流量。发光元件572以对应于流动的电流量的亮度发光。通过按行依次进行上述步骤，可以显示图像。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式6
在本实施方式中，参照图35及图36A至36H说明包括本发明的一个实施例的半导体装置的显示模块及电子设备。
图35所示的显示模块8000在上盖8001与下盖8002之间设置有连接于FPC8003的触摸面板8004、连接于FPC8005的显示面板8006、背光单元8007、框架8009、印刷电路板8010以及电池8011。
可以将本发明的一个实施例的半导体装置例如用于显示面板8006。
可以根据触摸面板8004及显示面板8006的尺寸适当地改变上盖8001及下盖8002的形状和尺寸。
触摸面板8004可以是电阻式触摸面板或电容式触摸面板，并且能够以与显示面板8006重叠的方式形成。可以使显示面板8006的对置衬底(密封衬底)具有触摸屏功能。可以在显示面板8006的各像素中设置光传感器，以形成光学触摸面板。
背光单元8007包括光源8008。注意，虽然在图35中例示出在背光单元8007上配置光源8008的结构，但是本发明的一个实施例不局限于此结构。例如，可以采用在背光单元8007的端部设置光源8008并设置光扩散板的结构。注意，在使用有机EL元件等自发光型发光元件的情况下，或者在使用反射型面板等的情况下，不需要设置背光单元8007。
框架8009保护显示面板8006，还具有用来遮断因印刷电路板8010的工作而产生的电磁波的电磁屏蔽的功能。框架8009可以具有散热板的功能。
印刷电路板8010设置有电源电路以及用来输出视频信号及时钟信号的信号处理电路。作为对电源电路供应电力的电源，可以使用外部的商业电源或使用另行设置的电池8011的电源。在使用商用电源的情况下，可以省略电池8011。
显示模块8000还可以设置偏振片、相位差板或棱镜片等构件。
图36A至36H示出电子设备。这些电子设备可以包括框体9000、显示部9001、扬声器9003、LED灯9004、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(具有测量如下因素的功能的传感器：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)以及麦克风9008等。
图36A示出移动计算机，该移动计算机除了上述部件以外还可以包括开关9009和红外端口9010等。图36B示出具备记录媒质的便携式图像再现装置(例如DVD再现装置)，该便携式图像再现装置除了上述以外还可以包括第二显示部9002和记录媒质读取部9011等。图36C示出护目镜型显示器，该护目镜型显示器除了上述以外还可以包括第二显示部9002、支撑部9012及耳机9013等。图36D示出便携式游戏机，该便携式游戏机除了上述以外还可以包括记录媒质读取部9011等。图36E示出具有电视接收功能的数码相机，该数码相机除了上述以外还可以包括天线9014、快门按钮9015及图像接收部9016等。图36F示出便携式游戏机，该便携式游戏机除了上述以外还可以包括第二显示部9002和记录媒质读取部9011等。图36G示出电视接收机，该电视接收机除了上述以外还可以包括调谐器和图像处理部等。图36H示出便携式电视接收机，该便携式电视接收机除了上述以外还可以包括能够收发信号的充电器9017等。
图36A至36H所示的电子设备可以具有各种功能，例如，可以具有如下功能：将各种数据(静态图像、动态图像和文字图像等)显示在显示部上；触控面板；显示日历、日期及时刻等；通过利用各种软件(程序)控制处理；进行无线通信；通过利用无线通信功能来连接到各种计算机网络；通过利用无线通信功能，进行各种数据的发送和接收；并且读出储存在记录媒质中的程序或数据来将其显示在显示部上等。再者，包括多个显示部的电子设备可以具有如下功能：一个显示部主要显示图像数据，而另一个显示部主要显示文字数据；替代地，在多个显示部上显示考虑到视差的图像来显示立体图像等。再者，包括图像接收部的电子设备可以具有如下功能：拍摄静态图像；拍摄动态图像；对所拍摄的图像进行自动或手动校正；将所拍摄的图像储存在记录媒质(外部或内置于相机)中；或者将所拍摄的图像显示在显示部上等。注意，能够给在图36A至36H中示出的电子设备提供的功能并不限制于上述功能，而是电子设备能够具有多种功能。
本实施方式所示的电子设备包括用来显示某些数据的显示部。注意，本发明的一个实施例的半导体装置也能够用于不具有显示部的电子设备。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施例
在本实施例中，对本发明的一个实施例的半导体装置所包括的绝缘膜的氧释放量进行测量。在本实施例中，使用下面所示的样品1至样品10来进行评估。
(样品1)
作为样品1，利用溅射装置在玻璃衬底上形成厚度为100nm的氧化硅膜。氧化硅膜的沉积条件为如下：衬底温度为100℃；将流量为50sccm的氧气体引入到处理室内；压力为0.5Pa；以及对硅溅射靶材供应6000W的DC功率。
(样品2)
作为样品2，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜及该氮化硅膜上的厚度为400nm的氧氮化硅膜，并且进行加热处理。
(样品3)
作为样品3，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜及该氮化硅膜上的厚度为400nm的氧氮化硅膜，并且进行加热处理。接着，对氧氮化硅膜进行氧添加处理。
(样品4)
作为样品4，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜及该氮化硅膜上的厚度为400nm的氧氮化硅膜，并且进行加热处理。接着，利用溅射装置形成厚度为5nm的氧化物半导体膜(IGZO膜，其中In:Ga:Zn＝1:1:1)。接着，经由氧化物半导体膜进行氧添加处理。接着，去除上述氧化物半导体膜而使氧氮化硅膜露出。
(样品5)
作为样品5，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜及该氮化硅膜上的厚度为400nm的氧氮化硅膜，并且进行加热处理。接着，利用溅射装置形成厚度为5nm的钨膜。接着，经由钨膜进行氧添加处理。接着，去除上述钨膜而使氧氮化硅膜露出。
(样品6)
作为样品6，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜及该氮化硅膜上的厚度为400nm的氧氮化硅膜，并且进行加热处理。接着，利用溅射装置形成厚度为5nm的氮化钽膜。接着，经由氮化钽膜进行氧添加处理。接着，去除上述氮化钽膜而使氧氮化硅膜露出。
(样品7)
作为样品7，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜及该氮化硅膜上的厚度为400nm的氧氮化硅膜，并且进行加热处理。接着，利用溅射装置形成厚度为5nm的钛膜。接着，经由钛膜进行氧添加处理。接着，去除上述钛膜而使氧氮化硅膜露出。
(样品8)
作为样品8，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜及该氮化硅膜上的厚度为400nm的氧氮化硅膜，并且进行加热处理。接着，利用溅射装置形成厚度为5nm的铝膜。接着，经由铝膜进行氧添加处理。接着，去除上述铝膜而使氧氮化硅膜露出。
(样品9)
作为样品9，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜及该氮化硅膜上的厚度为400nm的氧氮化硅膜，并且进行加热处理。接着，利用溅射装置形成厚度为5nm的ITSO膜。接着，经由ITSO膜进行氧添加处理。接着，去除上述ITSO膜而使氧氮化硅膜露出。注意，用来形成ITSO膜的靶材中In2O3对SnO2和SiO2的组成比为85:10:5[重量％]。
(样品10)
作为样品10，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。
至于对样品2至9进行的加热处理，使用RTA装置在氮气氛下以650℃进行6分钟的处理。通过进行该加热处理，在成膜时包含在氧氮化硅膜中的氧从氧氮化硅膜脱离。
用于样品2至样品10的氮化硅膜的成膜条件为如下：衬底温度为350℃；将流量为200sccm的硅烷气体、流量为2000sccm的氮气体及流量为2000sccm的氨气体被引入到处理室内；压力为100Pa；以及在设置在PECVD装置内的平行板电极之间供应2000W的RF功率。
用于样品2至9的氧氮化硅膜的成膜条件为如下：衬底温度为220℃；将流量为160sccm的硅烷气体、流量为4000sccm的一氧化二氮气体引入到处理室内；压力为200Pa；以及在设置在PECVD装置内的平行板电极之间供应1500W的RF功率。
对样品3至9进行的氧添加处理的条件为如下：利用溅射装置；衬底温度为40℃；将流量为250sccm的氧气体(16O)引入到处理室内；压力为15Pa；以及在设置在溅射装置内的平行板电极之间供应4500W的RF功率以对衬底一侧施加偏置。
对从样品1至10释放的质荷比(M/z)＝32(即，氧(O2))的气体的释放量进行测量。当进行气体的释放量的测量时，利用TDS分析装置。在本实施例中，TDS分析中的膜的表面温度大于或等于50℃且小于或等于550℃。
图50示出样品1至10的TDS测定结果。在图50中，横轴表示样品名称，纵轴表示M/z＝32的气体释放量。
从图50的结果可知，样品1的M/z＝32的气体的释放量为5×1020[/cm3]。样品2的M/z＝32的气体的释放量为3×1018[/cm3]。样品3的M/z＝32的气体的释放量为2×1019[/cm3]。样品4的M/z＝32的气体的释放量为3×1020[/cm3]。样品5的M/z＝32的气体的释放量为5×1019[/cm3]。样品6的M/z＝32的气体的释放量为2×1021[/cm3]。样品7的M/z＝32的气体的释放量为1×1021[/cm3]。样品8的M/z＝32的气体的释放量为5×1020[/cm3]。样品9的M/z＝32的气体的释放量为8×1020[/cm3]。样品10的M/z＝32的气体的释放量为3×1018[/cm3]。
该结果说明：因为样品1是利用溅射装置沉积氧化硅膜的，并因此该氧化硅膜具有过量的氧且没有进行加热处理，故而从样品1释放这样的量的氧。此外，因为样品2在形成氧氮化硅膜之后进行加热处理而使氧从氧氮化硅膜脱离，所以其氧释放量比其他样品少。此外，因为在进行加热处理之后对样品3至9进行氧添加处理，所以从样品3至9释放的氧的量比从样品2释放的氧的量大。此外，样品4至9的氧释放量比样品3多，这是因为是在氧氮化硅膜上设置金属膜、金属氮化物膜或金属氧化物膜来经过该金属膜、该金属氮化物膜或该金属氧化物膜对氧氮化硅膜添加氧。尤其是，从样品6(即，包括氧氮化硅膜和氧氮化硅膜上的氮化钽膜并进行氧添加处理的结构)的氧释放量在这些样品中最大。另外，在样品10中，不使用包含氧的气体来成膜，由此氧释放量少。
如上所述，样品1以及样品3至9每一都包括能够通过加热释放氧的绝缘膜，从样品1以及样品3至9每一个释放的氧的量换算为氧分子时为大于或等于1×1019/cm3。由此，可以使用上述绝缘膜作为本发明的一个实施例的半导体装置的第五绝缘膜。此外，作为源电极上的第三绝缘膜或漏电极上的第四绝缘膜，可以使用样品2及样品10的绝缘膜。
本实施例所示的结构可以与其他实施方式和实施例所示的结构适当地组合。
附图标记说明
100：晶体管；100A：晶体管；100B：晶体管；100C：晶体管；100D：晶体管；100E：晶体管；102：衬底；104：导电膜；106：绝缘膜；107：绝缘膜；108：氧化物半导体膜；108a：氧化物半导体膜；108b：氧化物半导体膜；108c：氧化物半导体膜；112：导电膜；112a：导电膜；112b：导电膜；113：绝缘膜；113a：绝缘膜；113b：绝缘膜；114：绝缘膜；116：绝缘膜；118：绝缘膜；120：导电膜；120a：导电膜；120b：导电膜；130：膜；131：绝缘膜；140a：掩模；140b：掩模；141：蚀刻气体；141a：开口；141b：开口；142：氧；142a：开口；142b：开口；142c：开口；150：晶体管；150A：晶体管；160：晶体管；160A：晶体管；170：晶体管；170A：晶体管；170B：晶体管；501：像素电路；502：像素部；504：驱动电路部；504a：栅极驱动器；504b：源极驱动器；506：保护电路；507：端子部；550：晶体管；552：晶体管；554：晶体管；560：电容元件；562：电容元件；570：液晶元件；572：发光元件；700：显示装置；701：衬底；702：像素部；704：源极驱动电路部；705：衬底；706：栅极驱动电路部；708：FPC端子部；710：信号线；711：布线部；712：密封剂；716：FPC；730：绝缘膜；732：密封膜；734：绝缘膜；736：着色膜；738：着色膜；750：晶体管；752：晶体管；760：连接电极；764：绝缘膜；766：绝缘膜；768：绝缘膜；770：平坦化绝缘膜；772：导电膜；774：导电膜；775：液晶元件；776：液晶层；778：结构体；780：各向异性导电膜；782：发光元件；784：导电膜；786：EL层；788：导电膜；790：电容元件；1100：颗粒；1100a：颗粒；1100b：颗粒；1101：离子；1120：衬底；1130：靶材；5100：颗粒；5120：衬底；8000：显示模块；8001：上盖；8002：下盖；8003：FPC；8004：触摸面板；8005：FPC；8006：显示面板；8007：背光单元；8008：光源；8009：框架；8010：印刷电路板；8011：电池；9000：框体；9001：显示部；9002：显示部；9003：扬声器；9004：LED灯；9005：操作键；9006：连接端；9007：传感器；9008：麦克风；9009：开关；9010：红外端口；9011：记录媒质读取部；9012：支撑部；9013：耳机；9014：天线；9015：快门按钮；9016：图像接收部；9017：充电器。
本申请基于2014年2月28日提交到日本专利局的日本专利申请No.2014-039139，通过引用将其完整内容并入在此。

Claims (33)

1.一种半导体装置的制造方法，包括如下步骤：
在绝缘体上形成栅电极；
在所述栅电极上形成第一绝缘膜；
在所述第一绝缘膜上形成氧化物半导体膜；
在所述氧化物半导体膜上形成与其接触的源电极及漏电极；
在所述源电极、所述漏电极及所述氧化物半导体膜上形成第二绝缘膜；
在所述第二绝缘膜上形成与其接触的第三绝缘膜；
在所述源电极上形成与其接触的第四绝缘膜；以及
在所述漏电极上形成与其接触的第五绝缘膜，
其中，连续形成所述第二绝缘膜及所述第三绝缘膜而不暴露于大气，
并且，在热脱附谱分析中，从所述第四绝缘膜释放的氧分子的第一量及从所述第五绝缘膜释放的氧分子的第二量都小于从所述第三绝缘膜释放的氧分子的第三量。
2.根据权利要求1所述的半导体装置的制造方法，
其中所述第四绝缘膜与所述源电极的内侧表面及所述氧化物半导体膜的顶面接触，
并且所述第五绝缘膜与所述漏电极的内侧表面及所述氧化物半导体膜的所述顶面接触。
3.根据权利要求1所述的半导体装置的制造方法，
其中所述第四绝缘膜和所述第五绝缘膜都包括氮及硅，
并且所述第三绝缘膜包括氧、氮及硅。
4.根据权利要求1所述的半导体装置的制造方法，
其中所述第一量及所述第二量都小于1×1019/cm3，
并且所述第三量大于或等于1×1019/cm3。
5.根据权利要求1所述的半导体装置的制造方法，
其中所述第三量大于或等于1×1021/cm3。
6.根据权利要求1所述的半导体装置的制造方法，还包括如下步骤：
在所述第四绝缘膜、所述第五绝缘膜以及所述氧化物半导体膜上形成膜，
其中所述膜抑制氧脱离，
并且经过所述膜对所述氧化物半导体膜添加氧。
7.根据权利要求6所述的半导体装置的制造方法，
其中所述膜的厚度大于或等于1nm且小于或等于20nm。
8.根据权利要求1所述的半导体装置的制造方法，还包括如下步骤：
在形成所述第三绝缘膜之后进行加热处理，
其中所述加热处理在大于或等于150℃且小于或等于400℃的温度下进行。
9.根据权利要求1所述的半导体装置的制造方法，还包括如下步骤：
在所述栅电极与所述第一绝缘膜之间形成第六绝缘膜。
10.根据权利要求1所述的半导体装置的制造方法，
其中在形成所述第四绝缘膜之后，调节源气体的流量、压力、高频功率和衬底温度中的至少一个来连续地形成所述第三绝缘膜。
11.根据权利要求1所述的半导体装置的制造方法，
其中所述第二绝缘膜包括金属，以及氧和氮中的至少一个，
并且所述金属包括铟、锌、钛、铝、钨、钽和钼中的至少一个。
12.根据权利要求1所述的半导体装置的制造方法，
其中所述第二绝缘膜包括硅，以及氧和氮中的至少一个。
13.一种半导体装置的制造方法，包括如下步骤：
形成第一绝缘膜；
在所述第一绝缘膜上形成氧化物半导体膜；
在所述氧化物半导体膜上形成与其接触的源电极及漏电极；
在所述源电极、所述漏电极及所述氧化物半导体膜上形成第二绝缘膜；
在所述第二绝缘膜上形成与其接触的第三绝缘膜；
在所述源电极上形成与其接触的第四绝缘膜；以及
在所述漏电极上形成与其接触的第五绝缘膜，
其中，连续形成所述第二绝缘膜及所述第三绝缘膜而不暴露于大气，
并且，在热脱附谱分析中，从所述第四绝缘膜释放的氧分子的第一量及从所述第五绝缘膜释放的氧分子的第二量都小于从所述第三绝缘膜释放的氧分子的第三量。
14.根据权利要求13所述的半导体装置的制造方法，
其中所述第四绝缘膜与所述源电极的内侧表面及所述氧化物半导体膜的顶面接触，
并且所述第五绝缘膜与所述漏电极的内侧表面及所述氧化物半导体膜的所述顶面接触。
15.根据权利要求13所述的半导体装置的制造方法，
其中所述第四绝缘膜和所述第五绝缘膜都包括氮及硅，
并且所述第三绝缘膜包括氧、氮及硅。
16.根据权利要求13所述的半导体装置的制造方法，
其中所述第一量及所述第二量都小于1×1019/cm3，
并且所述第三量大于或等于1×1019/cm3。
17.根据权利要求13所述的半导体装置的制造方法，
其中所述第三量大于或等于1×1021/cm3。
18.根据权利要求13所述的半导体装置的制造方法，还包括如下步骤：
在所述第四绝缘膜、所述第五绝缘膜以及所述氧化物半导体膜上形成膜，
其中所述膜抑制氧脱离，
并且经过所述膜对所述氧化物半导体膜添加氧。
19.根据权利要求18所述的半导体装置的制造方法，
其中所述膜的厚度大于或等于1nm且小于或等于20nm。
20.根据权利要求13所述的半导体装置的制造方法，还包括如下步骤：
在形成所述第三绝缘膜之后进行加热处理，
其中所述加热处理在大于或等于150℃且小于或等于400℃的温度下进行。
21.根据权利要求13所述的半导体装置的制造方法，还包括如下步骤：
在形成所述第一绝缘膜之前形成第六绝缘膜。
22.根据权利要求13所述的半导体装置的制造方法，
其中在形成所述第四绝缘膜之后，调节源气体的流量、压力、高频功率和衬底温度中的至少一个来连续地形成所述第三绝缘膜。
23.根据权利要求13所述的半导体装置的制造方法，
其中所述第二绝缘膜包括金属，以及氧和氮中的至少一个，
并且所述金属包括铟、锌、钛、铝、钨、钽和钼中的至少一个。
24.根据权利要求13所述的半导体装置的制造方法，
其中所述第二绝缘膜包括硅，以及氧和氮中的至少一个。
25.一种半导体装置的制造方法，包括如下步骤：
形成第一绝缘膜；
在所述第一绝缘膜上形成氧化物半导体膜；
在所述氧化物半导体膜上形成与其接触的源电极及漏电极；
在所述源电极、所述漏电极及所述氧化物半导体膜上形成第二绝缘膜；
在所述第二绝缘膜上形成与其接触的第三绝缘膜；
在所述源电极上形成与其接触的第四绝缘膜；
在所述漏电极上形成与其接触的第五绝缘膜；以及
在所述第四绝缘膜、所述第五绝缘膜以及所述氧化物半导体膜上形成膜，
其中，连续形成所述第二绝缘膜及所述第三绝缘膜而不暴露于大气，
所述膜抑制氧脱离，
并且，经过所述膜对所述氧化物半导体膜添加氧。
26.根据权利要求25所述的半导体装置的制造方法，
其中所述第四绝缘膜与所述源电极的内侧表面及所述氧化物半导体膜的顶面接触，
并且所述第五绝缘膜与所述漏电极的内侧表面及所述氧化物半导体膜的所述顶面接触。
27.根据权利要求25所述的半导体装置的制造方法，
其中所述第四绝缘膜和所述第五绝缘膜都包括氮及硅，
并且所述第三绝缘膜包括氧、氮及硅。
28.根据权利要求25所述的半导体装置的制造方法，
其中所述膜的厚度大于或等于1nm且小于或等于20nm。
29.根据权利要求25所述的半导体装置的制造方法，还包括如下步骤：
在形成所述第三绝缘膜之后进行加热处理，
其中所述加热处理在大于或等于150℃且小于或等于400℃的温度下进行。
30.根据权利要求25所述的半导体装置的制造方法，还包括如下步骤：
在形成所述第一绝缘膜之前形成第六绝缘膜。
31.根据权利要求25所述的半导体装置的制造方法，
其中在形成所述第四绝缘膜之后，调节源气体的流量、压力、高频功率和衬底温度中的至少一个来连续地形成所述第三绝缘膜。
32.根据权利要求25所述的半导体装置的制造方法，
其中所述第二绝缘膜包括金属，以及氧和氮中的至少一个，
并且所述金属包括铟、锌、钛、铝、钨、钽和钼中的至少一个。
33.根据权利要求25所述的半导体装置的制造方法，
其中所述第二绝缘膜包括硅，以及氧和氮中的至少一个。
CN202011128239.9A 2014-02-28 2015-02-17 半导体装置的制造方法 Pending CN112233982A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-039139 2014-02-28
JP2014039139 2014-02-28
CN201580010830.5A CN106104772B (zh) 2014-02-28 2015-02-17 半导体装置以及具有该半导体装置的显示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201580010830.5A Division CN106104772B (zh) 2014-02-28 2015-02-17 半导体装置以及具有该半导体装置的显示装置

Publications (1)

Publication Number Publication Date
CN112233982A true CN112233982A (zh) 2021-01-15

Family

ID=54007153

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201580010830.5A Active CN106104772B (zh) 2014-02-28 2015-02-17 半导体装置以及具有该半导体装置的显示装置
CN202011128239.9A Pending CN112233982A (zh) 2014-02-28 2015-02-17 半导体装置的制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201580010830.5A Active CN106104772B (zh) 2014-02-28 2015-02-17 半导体装置以及具有该半导体装置的显示装置

Country Status (7)

Country Link
US (2) US9660087B2 (zh)
JP (3) JP6541372B2 (zh)
KR (1) KR20160126991A (zh)
CN (2) CN106104772B (zh)
DE (1) DE112015001024T5 (zh)
TW (1) TWI645568B (zh)
WO (1) WO2015128774A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887291B2 (en) 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
TWI669761B (zh) 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
JP6676316B2 (ja) * 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
KR20230141954A (ko) * 2015-02-12 2023-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US9768109B2 (en) 2015-09-22 2017-09-19 Qualcomm Incorporated Integrated circuits (ICS) on a glass substrate
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN106653766A (zh) * 2016-11-21 2017-05-10 昆山工研院新型平板显示技术中心有限公司 显示器背板的制作方法及具有该显示器背板的显示器
KR20240014625A (ko) * 2017-08-04 2024-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN107919365B (zh) * 2017-11-21 2019-10-11 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
US11069796B2 (en) 2018-08-09 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN109361981B (zh) * 2018-11-05 2020-07-28 全芯科微电子科技(深圳)有限公司 一种蓝牙耳机及其连接状态控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161605A1 (en) * 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130193432A1 (en) * 2012-01-26 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130270549A1 (en) * 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20140001467A1 (en) * 2012-06-29 2014-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5575451B2 (ja) * 2009-10-08 2014-08-20 三菱電機株式会社 薄膜トランジスタの製造方法
KR20230041840A (ko) * 2009-11-13 2023-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN106340542A (zh) * 2010-02-26 2017-01-18 株式会社半导体能源研究所 制造半导体装置的方法
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
DE112011101410B4 (de) 2010-04-23 2018-03-01 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
WO2011145467A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5917035B2 (ja) * 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
TWI556317B (zh) * 2010-10-07 2016-11-01 半導體能源研究所股份有限公司 薄膜元件、半導體裝置以及它們的製造方法
TWI541904B (zh) 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6045176B2 (ja) * 2011-04-15 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
JP5171990B2 (ja) * 2011-05-13 2013-03-27 株式会社神戸製鋼所 Ｃｕ合金膜および表示装置
TWI575751B (zh) * 2011-06-16 2017-03-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102108572B1 (ko) * 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20130207111A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
CN107403840B (zh) 2012-05-10 2021-05-11 株式会社半导体能源研究所 半导体装置
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6006558B2 (ja) 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6320009B2 (ja) 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US10566455B2 (en) * 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
KR102290801B1 (ko) * 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6227396B2 (ja) * 2013-12-20 2017-11-08 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
TWI560882B (en) * 2014-01-17 2016-12-01 E Ink Holdings Inc Semiconductor structure
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161605A1 (en) * 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130193432A1 (en) * 2012-01-26 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130270549A1 (en) * 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20140001467A1 (en) * 2012-06-29 2014-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
WO2015128774A1 (en) 2015-09-03
TW201533913A (zh) 2015-09-01
CN106104772B (zh) 2020-11-10
JP2019195071A (ja) 2019-11-07
JP6541372B2 (ja) 2019-07-10
US20170256648A1 (en) 2017-09-07
CN106104772A (zh) 2016-11-09
US10056492B2 (en) 2018-08-21
TWI645568B (zh) 2018-12-21
KR20160126991A (ko) 2016-11-02
US20150249160A1 (en) 2015-09-03
JP2021082820A (ja) 2021-05-27
US9660087B2 (en) 2017-05-23
DE112015001024T5 (de) 2016-12-22
JP2015179840A (ja) 2015-10-08

Similar Documents

Publication Publication Date Title
CN106104772B (zh) 半导体装置以及具有该半导体装置的显示装置
US20200313002A1 (en) Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
TWI809733B (zh) 半導體裝置
CN106537604B (zh) 半导体装置及其制造方法以及包括该半导体装置的显示装置
TWI754604B (zh) 半導體裝置、使用該半導體裝置的顯示裝置、使用該顯示裝置的顯示模組以及使用該半導體裝置、該顯示裝置及該顯示模組的電子裝置
JP2023106532A (ja) 半導体装置
JP6506545B2 (ja) 半導体装置
JP6523695B2 (ja) 半導体装置
JP6529759B2 (ja) 半導体装置
JP6537264B2 (ja) 半導体装置
JP6541333B2 (ja) 半導体装置
JP2020080410A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination