TWI575751B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於一種設置有包括電晶體等半導體元件的電路的半導體裝置。例如，本發明係關於：安裝在電源電路中的功率裝置；具有記憶體、晶閘管、轉換器、影像感測器等的半導體積體電路；以液晶顯示面板為代表的電光裝置；具有發光元件的發光顯示裝置；以及作為部件安裝有上述裝置的電子裝置。
注意，在本說明書中，半導體裝置是指能夠藉由利用半導體特性工作的所有裝置，因此，電光裝置、發光顯示裝置、半導體電路以及電子裝置都是半導體裝置。
如以液晶顯示裝置為典型那樣，形成在玻璃基板等上的電晶體大多由非晶矽、多晶矽等構成。雖然使用非晶矽的電晶體的場效應遷移率低，但是能夠應對玻璃基板的大面積化。另一方面，雖然使用多晶矽的電晶體的場效應遷移率高，但是卻有不適於玻璃基板的大面積化的缺點。
近年來，除了使用矽的電晶體以外，使用氧化物半導 體製造電晶體，並將這種電晶體應用於電子裝置或光學裝置的技術受到注目。例如，專利文獻1及專利文獻2公開了如下技術：即，使用氧化鋅或In-Ga-Zn-O類氧化物作為氧化物半導體來製造電晶體並將該電晶體用作顯示裝置的像素的切換元件等的技術。
非專利文獻1公開了具有同系物(homologous phase)的InGaO3(ZnO)m(m：自然數)的晶格常數。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[非專利文獻1] M. Nakamura, N. Kimizuka, and T. Mohri, “The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃” , J. Solid State Chem., Vol.93, 1991, pp. 298-315
電晶體的電特性會受到氧化物半導體膜與接觸於該氧化物半導體膜的基底膜或閘極絕緣膜之間的介面的電子狀態的影響。當製造電晶體時或在製造電晶體之後，如果氧化物半導體膜與接觸於該氧化物半導體膜的基底膜或閘極絕緣膜之間的介面雜亂，則介面的缺陷態密度會增大，而導致電晶體的電特性不穩定。
鑒於這種問題，本發明的一個實施例的目的之一在於 提供一種半導體裝置，該半導體裝置具有氧化物半導體膜與接觸於該氧化物半導體膜的基底膜或閘極絕緣膜之間的介面的電子狀態良好的電晶體。
另外，本發明的一個實施例的目的之一在於藉由對將氧化物半導體膜用於通道的電晶體賦予穩定的電特性來製造一種可靠性高的半導體裝置。
在電晶體的通道區中，直接在基底膜上也設置如下氧化物半導體膜，該氧化物半導體膜包括a軸的朝向不同的兩個以上的結晶部分，該結晶部分相對於基底膜呈c軸配向，並且從垂直於ab面、頂面或介面的方向看時至少具有三角形狀或六角形狀的原子排列。
基底膜的原子排列與氧化物半導體膜中的基底膜與氧化物半導體膜之間的介面的原子排列同樣，並且基底膜與氧化物半導體膜之間的原子排列的晶格不匹配度為0.15以下，較佳為0.12以下，更佳為0.10以下，進一步較佳為0.08以下。另外，原子排列的晶格不匹配度是指在下層與上層接觸的面中，將面內的最近鄰原子距離之差用下層的同一面內的最近鄰原子距離除的值。
例如，基底膜具有三角形狀的原子排列，氧化物半導體膜所形成的結晶具有三角形狀的原子排列，並且各個原子間隔(相當於原子所形成的三角形的一條邊的長度)在上述晶格不匹配度的範圍內，即可。
例如，基底膜包括氧化鋯。另外，氧化鋯在包括氧化釔等穩定化材料的情況下具有立方晶體結構且沿(111) 面配向。另外，下面將包括穩定化材料的氧化鋯稱為穩定氧化鋯。
藉由在包括沿(111)面配向的穩定氧化鋯的基底膜上形成氧化物半導體膜，直接在基底膜上也能夠獲得具有晶化度高的結晶區的氧化物半導體膜。
注意，晶化度是指在整個膜中結晶區所占的比率。
另外，當基底膜平坦時，容易實現氧化物半導體膜的晶體生長，所以是較佳的。
另外，上述氧化物半導體膜包括鋅較佳。藉由包括鋅，容易形成如下氧化物半導體膜，該氧化物半導體膜包括a軸的朝向不同的兩個以上的結晶部分，該結晶部分相對於基底膜呈c軸配向，從垂直於ab面、頂面或介面的方向看時至少具有三角形狀或六角形狀的原子排列。
另外，上述氧化物半導體膜包括含有選自銦、鎵、鋅、錫、鈦和鋁中的兩種以上的元素的材料。
上述氧化物半導體膜可以利用濺射法、分子束外延法(MBE：Molecular Beam Epitaxy)法、原子層沉積法(ALD：Atomic Layer Deposition)法或脈衝雷射沉積法(PLD：Pulse Laser Deposition)法形成。
藉由在將氧化物半導體膜形成在適當的基底膜上之後進行加熱處理，或者藉由一邊進行加熱處理一邊形成氧化物半導體膜，直接在基底膜上也能夠形成具有結晶區的氧化物半導體膜。另外，較佳的是，一邊進行加熱處理一邊形成氧化物半導體膜，並在成膜後進行加熱處理。
藉由本發明的一個實施例，能夠製造具有優越的電特性的半導體裝置。
100‧‧‧基板
102‧‧‧基底膜
104‧‧‧閘極電極
106‧‧‧氧化物半導體膜
112‧‧‧閘極絕緣膜
116‧‧‧一對電極
136‧‧‧氧化物半導體膜
204‧‧‧閘極電極
206‧‧‧氧化物半導體膜
212‧‧‧閘極絕緣膜
216‧‧‧一對電極
304‧‧‧閘極電極
305‧‧‧通道區
306‧‧‧氧化物半導體膜
307a‧‧‧源極區
307b‧‧‧汲極區
312‧‧‧閘極絕緣膜
316‧‧‧一對電極
318‧‧‧保護膜
404‧‧‧閘極電極
406‧‧‧氧化物半導體膜
412‧‧‧閘極絕緣膜
416‧‧‧一對電極
418‧‧‧保護膜
506‧‧‧氧化物半導體膜
516‧‧‧一對電極
518‧‧‧保護膜
605‧‧‧通道區
606‧‧‧氧化物半導體膜
607a‧‧‧源極區
607b‧‧‧汲極區
616‧‧‧一對電極
618‧‧‧保護膜
638‧‧‧保護膜
901‧‧‧基底膜
902‧‧‧第一區
903‧‧‧第二區
911‧‧‧基底膜
913‧‧‧第三區
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件群
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排界面
1199‧‧‧ROM
2200‧‧‧像素
2210‧‧‧液晶元件
2220‧‧‧電容器
2230‧‧‧電晶體
3002‧‧‧基底絕緣膜
3004‧‧‧閘極電極
3006‧‧‧氧化物半導體膜
3007‧‧‧氧化物半導體膜
3012‧‧‧閘極絕緣膜
3016‧‧‧一對電極
3018‧‧‧保護絕緣膜
3020‧‧‧保護膜
3022‧‧‧佈線
3024‧‧‧側壁絕緣膜
7001‧‧‧原子
7002‧‧‧原子
7010‧‧‧虛線
9300‧‧‧外殼
9301‧‧‧按鈕
9302‧‧‧麥克風
9303‧‧‧顯示部
9304‧‧‧揚聲器
9305‧‧‧照相機
9310‧‧‧外殼
9311‧‧‧顯示部
9320‧‧‧外殼
9321‧‧‧按鈕
9322‧‧‧麥克風
9323‧‧‧顯示部
在圖式中：圖1A和圖1B是示出有關本發明的一個實施例的氧化物半導體膜的一例的剖面圖；圖2A至圖2D是示出圖8A至圖8C所示的半導體裝置的製造方法的一例的剖面圖；圖3A至圖3D是示出圖9A至圖9C所示的半導體裝置的製造方法的一例的剖面圖；圖4A至圖4D是示出圖10A至圖10C所示的半導體裝置的製造方法的一例的剖面圖；圖5A至圖5D是示出圖11A至圖11C所示的半導體裝置的製造方法的一例的剖面圖；圖6A至圖6C是示出圖12A至圖12C所示的半導體裝置的製造方法的一例的剖面圖；圖7A至圖7D是示出圖13A至圖13C所示的半導體裝置的製造方法的一例的剖面圖；圖8A至圖8C是示出有關本發明的一個實施例的半導體裝置的一例的俯視圖及剖面圖；圖9A至圖9C是示出有關本發明的一個實施例的半導體裝置的一例的俯視圖及剖面圖；圖10A至圖10C是示出有關本發明的一個實施例的 半導體裝置的一例的俯視圖及剖面圖；圖11A至圖11C是示出有關本發明的一個實施例的半導體裝置的一例的俯視圖及剖面圖；圖12A至圖12C是示出有關本發明的一個實施例的半導體裝置的一例的俯視圖及剖面圖；圖13A至圖13C是示出有關本發明的一個實施例的半導體裝置的一例的俯視圖及剖面圖；圖14是示出有關本發明的一個實施例的液晶顯示裝置的一例的電路圖；圖15A和圖15B是示出有關本發明的一個實施例的半導體裝置的一例的電路圖及其電特性的圖；圖16A和圖16B是示出有關本發明的一個實施例的半導體裝置的一例的電路圖及其電特性的圖；圖17A至圖17C是示出有關本發明的一個實施例的CPU的具體例子的塊圖及其一部分的電路圖；圖18A至圖18C是示出有關本發明的一個實施例的電子裝置的一例的立體圖；圖19A和圖19B是分別示出立方晶體結構的單位晶格和六方晶體結構的單位晶格的圖；圖20是示出YSZ膜的XRD結果的圖；圖21A至圖21E是說明有關本發明的一個實施例的氧化物半導體的晶體結構的圖；圖22A至圖22C是說明有關本發明的一個實施例的氧化物半導體的晶體結構的圖； 圖23A至圖23C是說明有關本發明的一個實施例的氧化物半導體的晶體結構的圖；圖24A和圖24B是說明有關本發明的一個實施例的氧化物半導體的晶體結構的圖；圖25是說明藉由計算獲得的場效應遷移率的Vgs依賴性的圖；圖26A至圖26C是說明藉由計算獲得的Ids及場效應遷移率的Vgs依賴性的圖；圖27A至圖27C是說明藉由計算獲得的Ids及場效應遷移率的Vgs依賴性的圖；圖28A至圖28C是說明藉由計算獲得的Ids及場效應遷移率的Vgs依賴性的圖；以及圖29A至圖29C是電晶體的俯視圖及剖面圖。
下面，參照圖式對本發明的實施例進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。另外，本發明不應該被解釋為僅限於以下所示的實施例的記載內容。注意，當使用圖式說明發明結構時，在不同的圖式之間共同使用相同元件符號來表示相同目標。另外，有時使用相同的陰影圖案來表示相同目標，而不特別附加標記。
以下對本發明進行說明。首先對在本說明書中使用的 用詞進行簡單說明。在本說明書中，當將電晶體的源極和汲極中的一方稱為汲極時，將另一方稱為源極。就是說，不根據電位的高低區別源極和汲極。從而，可以將在本說明書中稱作源極的部分換稱為汲極。另外，當簡單地描述為源極時，它表示源極電極和源極區中的一方。另外，當簡單地描述為汲極時，它表示汲極電極和汲極區中的一方。
另外，電壓大多指某個電位與標準電位(例如，接地電位)之間的電位差。由此，可以將電壓和電位互換。
在本說明書中，即使當描述為“連接”時，在現實的電路中，有時也沒有物理連接的部分，而只是佈線延伸的情況。
注意，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。此外，本說明書中的序數詞不表示特定發明的事項的固有名稱。
實施例1
在本實施例中，參照圖8A至圖8C對本發明的一個實施例的半導體裝置的電晶體的一例進行說明。
圖8A是電晶體的俯視圖。沿著圖8A所示的鎖鏈線A-B及鎖鏈線C-D的剖面分別對應於圖8B所示的A-B剖面及圖8C所示的C-D剖面。
在此，對圖8B所示的A-B剖面進行詳細說明。
圖8A至圖8C所示的電晶體具有：基板100；基板 100上的基底膜102；基底膜102上的氧化物半導體膜106；位於氧化物半導體膜106上且至少與氧化物半導體膜106部分接觸的一對電極116；氧化物半導體膜106及一對電極116上的閘極絕緣膜112；以及隔著閘極絕緣膜112與氧化物半導體膜106重疊的閘極電極104。
在本實施例中，氧化物半導體膜106為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)。
CAAC-OS是指一種氧化物半導體，該氧化物半導體包括a軸的朝向不同的兩個以上的結晶部分，該結晶部分相對於基底膜呈c軸配向，從垂直於ab面、頂面或介面的方向看時至少具有三角形狀或六角形狀的原子排列。
從廣義來理解，CAAC-OS是指非單晶並包括如下相的材料，在該相中在從垂直於ab面的方向看時具有三角形狀或六角形狀的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC-OS不是單晶，但是也不只由非晶形成。此外，雖然CAAC-OS包括結晶部分，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
也可以用氮取代構成CAAC-OS的一部分的氧。此外，構成CAAC-OS的各結晶部分的c軸也可以在一定方向上一致(例如，垂直於形成CAAC-OS的基板表面或CAAC-OS的頂面、介面等的方向)。或者，構成CAAC- OS的各結晶部分的ab面的法線也可以朝向一定方向(例如，垂直於基板表面、頂面、介面等的方向)。
藉由改變CAAC-OS的組成等，可以使CAAC-OS成為導體或絕緣體。此外，CAAC-OS根據其組成等而對可見光呈現透明性或不透明性。
以下，參照圖21A至圖24B詳細說明含在CAAC-OS中的晶體結構的一例。另外，在沒有特別的說明時，在圖21A至圖24B中，以上方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖21A至21E中，使用圓圈圍繞的O示出四配位O，而使用雙重圓圈圍繞的O示出三配位O。
圖21A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖21A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖21A的上一半及下一半分別具有三個四配位O。圖21A所示的小組的總電荷為0。
圖21B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都位於ab面上。在圖21B的上一半及下一半分別具有一個四配位O。另外，因為In也具有五配位，所以可以採用圖21B所示的結構。圖21B所示的小組的總電荷為0。
圖21C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖21C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖21C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖21C所示的小組的總電荷為0。
圖21D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖21D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖21D所示的小組的總電荷為+1。
圖21E示出包括兩個Zn的小組。在圖21E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖21E所示的小組的總電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組。
這裏，說明這些小組彼此接合的規則。圖21A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖21B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖21C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣， 金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一個接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。此外，以使層結構的總和電荷成為0的方式使多個小組接合而構成中組。
圖22A示出構成In-Sn-Zn-O類化合物的層結構的中組的模型圖。圖22B示出由三個中組構成的大組。另外，圖22C示出從c軸方向上觀察圖22B的層結構時的原子排列。
在圖22A中，為了容易理解，省略三配位O，只示出四配位O的個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖22A中，以①表示In的上一半及下一半分別具有一個四配位O。此外，與此同樣，在圖22A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖22A中，構成In-Sn-Zn-O類化合物的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包括Sn的小組的總電荷為+1。因此，為了形成包括Sn的層結構，需要用於消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖21E所示的包括兩個Zn的小組。例如，因為如果對於一個包括Sn的小組有包括兩個Zn的一個小組則電荷被消除，而可以使層結構的總電荷成為0。
明確而言，藉由反復圖22B所示的大組來可以得到In-Sn-Zn-O類化合物的結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類化合物的層結構可以由組成式In2SnZnO6(ZnO)m(m是自然數)表示。
此外，當採用In-Sn-Ga-Zn-O類化合物、In-Ga-Zn-O 類化合物、In-Al-Zn-O類化合物、Sn-Ga-Zn-O類化合物、Al-Ga-Zn-O類化合物、Sn-Al-Zn-O類化合物、In-Hf-Zn-O類化合物、In-La-Zn-O類化合物、In-Ce-Zn-O類化合物、In-Pr-Zn-O類化合物、In-Nd-Zn-O類化合物、In-Sm-Zn-O類化合物、In-Eu-Zn-O類化合物、In-Gd-Zn-O類化合物、In-Tb-Zn-O類化合物、In-Dy-Zn-O類化合物、In-Ho-Zn-O類化合物、In-Er-Zn-O類化合物、In-Tm-Zn-O類化合物、In-Yb-Zn-O類化合物、In-Lu-Zn-O類化合物、In-Zn-O類化合物、Sn-Zn-O類化合物、Al-Zn-O類化合物、Zn-Mg-O類化合物、Sn-Mg-O類化合物、In-Mg-O類化合物、In-Ga-O類化合物的材料等時也同樣。
例如，圖23A示出構成In-Ga-Zn-O類化合物的層結構的中組的模型圖。
在圖23A中，構成In-Ga-Zn-O類化合物的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別有三個四配位O的In與上一半具有一個四配位O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖23B示出由三個中組構成的大組。另外，圖23C示出從c軸方向觀察到圖23B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配 位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包括In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類化合物的層結構的中組不侷限於圖23A所示的中組，有可能採用組合In、Ga、Zn的排列不同的中組而成的大組。
明確而言，藉由反復圖23B所示的大組來可以得到In-Ga-Zn-O類化合物的結晶。注意，可以得到的In-Ga-Zn-O類化合物的層結構可以由組成式InGaO3(ZnO)n(n是自然數)表示。
在n=1(InGaZnO4)時，例如有可能採用圖24A所示的晶體結構。另外，在圖24A所示的晶體結構中，如圖21B所說明，因為Ga及In採用五配位，所以也有可能採用In取代Ga的結構。
另外，n=2(InGaZn2O5)時，例如有可能採用圖24B所示的晶體結構。另外，在圖24B所示的晶體結構中，如圖21B所說明，因為Ga及In採用五配位，所以也有可能採用In取代Ga的結構。
在CAAC-OS中，有時根據用作基底的膜而CAAC-OS與用作基底的膜之間的介面附近的晶化度不夠高。明確而言，有時在從用作基底的膜與氧化物半導體膜之間的介面到3nm至15nm的區域中形成非晶區。
例如，要從氧化物半導體膜106與基底膜102之間的介面使氧化物半導體膜106進行晶體生長，使基底膜102 具有與氧化物半導體膜106同樣的原子排列較佳。
例如，基底膜102包含氧化鋯。氧化鋯在含有氧化釔的情況下沿(111)面配向。這種含有氧化釔的氧化鋯被稱為氧化釔穩定氧化鋯(YSZ：Yttria-Stabilized Zirconia)。例如，YSZ可以含有莫耳數比(在此，總和為1)為0.57：0.43至0.99：0.01的氧化鋯和氧化釔。較佳的是，YSZ含有莫耳數比(在此，總和為1)為0.85：0.15至0.98：0.02的氧化鋯和氧化釔。基底膜102例如可以利用濺射法、蒸鍍法、電漿化學氣相沉積法(PCVD法)、脈衝雷射沉積法(PLD法)、原子層沉積法(ALD法)或分子束外延法(MBE法)等形成。
另外，採用適當的條件利用濺射法形成的YSZ主要沿(111)面配向。此外，當利用濺射法時，比較容易在大面積上進行成膜，所以是較佳的。另外，也可以使用氧化鈣、氧化鎂、氧化鈰(二氧化鈰)或氧化鋁(礬土)代替氧化釔來形成穩定氧化鋯，但是為了方便起見，在本說明書中只記載關於上述YSZ。注意，本發明的一個方式不侷限於YSZ，也可以代替使用對氧化鋯添加氧化鈣、氧化鎂、氧化鈰或氧化鋁的穩定氧化鋯。
基底膜102是如下YSZ膜，該YSZ膜具有立方晶體結構的氧化鋯並主要沿(111)面配向，並且利用X射線繞射(XRD：X-Ray Diffraction)法得到的位於29°至31°之間的峰值的半值全幅值(FWHM：Full Width at Half Maximum)為1°以下，較佳為0.6°以下，更佳為0.4°以 下。
因而，藉由作為基底膜102使用YSZ膜，能夠容易使氧化物半導體膜106從基底膜102與氧化物半導體膜106之間的介面進行晶體生長。這是因為如下緣故：當從(111)面一側看具有立方晶體結構的氧化鋯時，它具有正三角形狀的原子排列而能夠與具有同樣的原子排列的CAAC-OS的結晶區匹配。注意，如果原子排列的晶格不匹配度(在下層與上層接觸的面中，當面內的最近鄰原子距離為A，並下層的最近鄰原子距離為B時，將B與A之差用B除的值｜B-A｜/B)增大，則從氧化物半導體膜與基底膜之間的介面不容易發生晶體生長。一般而言，有如下傾向：當原子排列的晶格不匹配度高時，發生晶體生長的部分的厚度變薄，而當原子排列的晶格不匹配度低時，則發生晶體生長的部分的厚度變厚。因此，基底膜102與氧化物半導體膜106的原子排列的晶格不匹配度越低越好。明確而言，選擇能夠實現如下原子排列的晶格不匹配度的材料即可，即原子排列的晶格不匹配度為0.15以下，較佳為0.12以下，更佳為0.10以下，進一步較佳為0.08以下。
例如，藉由在YSZ膜上一邊進行加熱一邊利用濺射法形成氧化物半導體的InGaO3(ZnO)m(m>0)，能夠從與YSZ膜之間的介面附近形成具有六方晶體結構的沿c軸配向的InGaO3(ZnO)m(m>0)的結晶區。
另外，在晶格常數a為0.51nm左右的YSZ中，從垂 直於(111)面的方向看到的最近鄰原子距離的最小值為0.36nm左右。另外，InGaO3(ZnO)的晶格常數a為0.3295nm，InGa(ZnO)2的晶格常數a為0.3292nm，InGaZn3O6的晶格常數a為0.3288nm(參照非專利文獻1)。因此，原子排列的晶格不匹配度為0.09左右而能夠在YSZ上使氧化物半導體的InGaO3(ZnO)m(m>0)進行晶體生長。注意，已知YSZ的晶格常數a根據成分比而發生變化，因此不侷限於上述值。
圖19A示出立方晶的面心立方晶格。在立方晶的面心立方晶格中，當用虛線7010連接位於面心的多個原子7001之間時，形成平行於(111)面且一條邊(最近鄰原子距離)的長度為晶格常數a的二分之根號二倍的正三角形狀。
圖19B示出六方晶的單位晶格。六方晶的單位晶格的底面是一個內角為60°且另一內角為120°的菱形，所以抽出三個原子7002時的排列形成一條邊的長度為晶格常數a的正三角形狀。
就是說，當在圖19A所示的沿(111)面配向的膜(在此為YSZ膜)上層疊圖19B所示的具有六方晶體結構的具有c軸配向的膜(在此為In-Ga-Zn-O膜)時，在虛線7010所示的原子排列與虛線7020所示的原子排列匹配的情況下，容易在沿(111)面配向的膜上使具有六方晶體結構的具有c軸配向的膜進行晶體生長。
另外，要從氧化物半導體膜106與基底膜102之間的 介面使氧化物半導體膜106進行晶體生長，使基底膜102具有充分的平坦性較佳。
明確而言，以將平均面粗糙度(Ra)設定為1nm以下，較佳為0.3nm以下的方式設置基底膜102。在此，Ra是指為了可以應用於曲面而將在JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度(arithmetic mean surface roughness)擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以如下算式1定義。
在此，指定面是粗糙度測量的目標表面，並是由座標(x1,y1,f(x1,y1))、(x1,y2,f(x1,y2))、(x2,y1,f(x2,y1))以及(x2,y2,f(x2,y2))四個點表示的方形的區域。S0表示將指定面投影到xy平面上的長方形的面積，Z0表示測定面的平均高度。藉由利用原子力顯微鏡(AFM：Atomic Force Microscope)可以測量Ra。
在此，著眼於用作基底的膜與氧化物半導體膜，參照圖1A和圖1B說明根據用作基底的膜氧化物半導體膜的結晶狀態如何變化。
在圖1A的剖面中包括：在氧化物半導體膜的被成膜 面具有凹凸的基底膜901，該基底膜901的原子排列與氧化物半導體膜的結晶所形成的原子排列的晶格不匹配度高；以及形成在基底膜901上的包含第一區902及第二區903的氧化物半導體膜。
在此，第一區902與第二區903的不同之處為非晶區和結晶區的比率，與第二區903相比在第一區902中非晶所占的比率高。另外，第一區902的厚度為3nm至15nm左右，但是有時不能明確分辨第一區902與第二區903。
明確而言，第一區902的晶化度低於0.1。另外，第二區903的晶化度為0.1以上，較佳為0.3以上，更佳為0.5以上，進一步較佳為0.7以上。
同樣地，在圖1B的剖面中包括：在氧化物半導體膜的被成膜面具有平坦性的基底膜911，該基底膜911的原子排列與氧化物半導體膜的結晶所形成的原子排列的晶格不匹配度低；以及形成在基底膜911上的包含第三區913的氧化物半導體膜。
在此，第三區913具有與第二區903相同的晶化度。
就是說，藉由用作基底的膜具有平坦性，直接在用作基底的膜上也能夠獲得包含晶化度高的區域的氧化物半導體膜。
另外，藉由用作基底的膜具有與氧化物半導體膜的結晶所形成的原子排列的晶格不匹配度低的原子排列，直接在用作基底的膜上也能夠獲得包含晶化度高的區域的氧化物半導體膜。
例如，作為氧化物半導體膜106，可以使用In-Zn-O類化合物、Sn-Zn-O類化合物、Al-Zn-O類化合物、Zn-Mg-O類化合物、Sn-Mg-O類化合物、In-Mg-O類化合物、In-Ga-O類化合物、In-Ga-Zn-O類化合物、In-Al-Zn-O類化合物、In-Sn-Zn-O類化合物、Sn-Ga-Zn-O類化合物、Al-Ga-Zn-O類化合物、Sn-Al-Zn-O類化合物、In-Hf-Zn-O類化合物、In-La-Zn-O類化合物、In-Ce-Zn-O類化合物、In-Pr-Zn-O類化合物、In-Nd-Zn-O類化合物、In-Sm-Zn-O類化合物、In-Eu-Zn-O類化合物、In-Gd-Zn-O類化合物、In-Tb-Zn-O類化合物、In-Dy-Zn-O類化合物、In-Ho-Zn-O類化合物、In-Er-Zn-O類化合物、In-Tm-Zn-O類化合物、In-Yb-Zn-O類化合物、In-Lu-Zn-O類化合物、In-Sn-Ga-Zn-O類化合物、In-Hf-Ga-Zn-O類化合物、In-Al-Ga-Zn-O類化合物、In-Sn-Al-Zn-O類化合物、In-Sn-Hf-Zn-O類化合物、In-Hf-Al-Zn-O類化合物。
例如，In-Ga-Zn-O類化合物是指具有以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比率沒有限制。
例如，使用In-Sn-Zn-O類化合物的電晶體可以比較容易地得到高場效應遷移率。明確而言，可以將電晶體的場效應遷移率提高到31cm2/Vs以上、40cm2/Vs以上、60cm2/Vs以上、80cm2/Vs以上或者100cm2/Vs以上。注意，即使使用除了In-Sn-Zn-O類化合物以外的材料(例如，In-Ga-Zn-O類化合物)，也可以藉由減小缺陷密度來 提高場效應遷移率。
下面，參照圖25至圖28C對電晶體的場效應遷移率進行說明。
除了使用氧化物半導體的電晶體之外，測量的電晶體的場效應遷移率因各種原因而比本來所得到的場效應遷移率低。作為使遷移率降低的原因有半導體內部的缺陷或半導體與絕緣膜之間的介面的缺陷。這裏，使用Levinson模型理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
以電晶體的本來的場效應遷移率為μ0，且假定在半導體中存在某種位能障壁(晶界等)時測量的場效應遷移率μ可以由算式2表示。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，在Levinson模型中當假定位能障壁的高度E起因於缺陷時，可以由下述算式3表示。
在此，e是基本電荷，N是通道內的單位面積的平均缺陷密度，ε是半導體的介電常數，n是通道的單位面積的載子密度，Cox是單位面積的閘極絕緣膜電容，Vgs是閘極電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。
線性區中的汲極電流Ids可以由下述算式4表示。
在此，L是通道長度，W是通道寬度，並且將L及W設定為10μm。此外，Vds是汲極電壓。
當對上述算式4的兩邊取對數時，可以由下述算式5表示。
由於算式5的右邊是Vgs的函數，所以根據以縱軸為ln(Ids/Vgs)並以橫軸為1/Vgs的直線的傾斜度可以求得缺 陷密度N。也就是說，根據電晶體的Vgs-Ids特性可以得到半導體中的缺陷密度N。
半導體中的缺陷密度N依賴於半導體的成膜時的基板加熱溫度。當作為半導體使用利用In、Sn以及Zn的比率為In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材進行成膜的氧化物半導體時，氧化物半導體中的缺陷密度N是1×1012/cm2左右。
當基於上述氧化物半導體中的缺陷密度N使用算式2及算式3計算時，電晶體的本來的場效應遷移率μ0為120cm2/Vs。從而，可知在氧化物半導體中以及與氧化物半導體接觸的閘極絕緣膜之間的介面沒有缺陷的理想的電晶體的場效應遷移率μ0為120cm2/Vs。然而，在缺陷多的氧化物半導體中，電晶體的場效應遷移率μ為30cm2/Vs左右。
另外，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道與閘極絕緣膜之間的介面散射的影響。離閘極絕緣膜介面有x的距離的位置上的場效應遷移率μ1可以由下述算式6表示。
在此，D是閘極電極所產生的電場強度，B是常數。1 是介面散射所影響到的深度。B及l可以根據電晶體的電特性的實測量求得。根據上述使用氧化物半導體的電晶體的電特性的實測量可以求得B=4.75×107cm/s，l=10nm。可知當D增加即Vgs得到增高時，算式6的第二項也增加，所以場效應遷移率μ1下降。
圖25示出對在氧化物半導體中以及與氧化物半導體接觸的閘極絕緣膜之間的介面沒有缺陷的理想的電晶體的場效應遷移率μ2進行計算的結果。另外，在計算中，使用Synopsys公司製造的Sentaurus Device，並且將氧化物半導體的能隙設定為2.8eV，將電子親和力設定為4.7eV，將相對介電常數設定為15，且將厚度設定為15nm。再者，將閘極的功函數設定為5.5eV，將源極及汲極的功函數設定為4.6eV。此外，將閘極絕緣膜的厚度設定為100nm，將相對介電常數設定為4.1。另外，將通道長度及通道寬度都設定為10μm，而將Vds設定為0.1V。
從圖25可知，當Vgs為1V左右時場效應遷移率μ2具有100cm2/Vs以上的峰值，但是當Vgs更高時，介面散射的影響變大，所以場效應遷移率μ2下降。
圖26A至圖28C示出對這種理想的電晶體進行微型化時的計算結果。另外，假設使用圖29A至圖29C所示的結構的電晶體而進行計算。
接著，對圖29A至圖29C所示的電晶體的結構進行說明。圖29A是電晶體的俯視圖。圖29B是對應於圖29A所示的鎖鏈線A-B的剖面圖。
圖29B所示的電晶體具有：基板100；設置在基板100上的基底絕緣膜3002；設置在基底絕緣膜3002的周圍的保護膜3020；設置在基底絕緣膜3002及保護膜3020上的包含高電阻區3006a及低電阻區3006b的氧化物半導體膜3006；設置在氧化物半導體膜3006上的閘極絕緣膜3012；以隔著閘極絕緣膜3012與氧化物半導體膜3006重疊的方式設置的閘極電極3004；以與閘極電極3004的側面接觸的方式設置的側壁絕緣膜3024；位於氧化物半導體膜3006上且以至少與氧化物半導體膜3006部分接觸的方式設置的一對電極3016；以覆蓋閘極電極3004、側壁絕緣膜3024以及一對電極3016的方式設置的保護絕緣膜3018；以及以藉由設置在保護絕緣膜3018中的開口部與一對電極3016接觸的方式設置的佈線3022。
這裏，低電阻區3006b的電阻率為2×10-3Ωcm，閘極電極3004的寬度為33nm，側壁絕緣膜3024的寬度為5nm，通道寬度為40nm。另外，為了方便起見將通道區稱為高電阻區3006a，但是在此假設通道區為本質半導體。
在計算中，使用Synopsys公司製造的Sentaurus Device。圖26A至圖26C示出圖29B所示的結構的電晶體的Ids(實線)及場效應遷移率μ(虛線)的Vgs依賴性。另外，在假設Vds為1V的情況下計算Ids，並且在假設Vds為0.1V的情況下計算場效應遷移率μ。在此，圖26A示出將閘極絕緣膜的厚度為15nm的情況，圖26B示出其厚度為10nm的情況，圖26C示出其厚度為5nm的情 況。
由圖26A至26C可知，閘極絕緣膜的厚度越薄，截止狀態(在此是指Vgs為-3V至0V的範圍)下的汲極電流Ids越降低。另一方面，場效應遷移率μ的峰值和導通狀態(在此是指Vgs為0V至3V的範圍)下的汲極電流Ids沒有明顯的變化。由圖26A至26C可知，Vgs為1V左右時的Ids超過半導體裝置的記憶體所需要的10μA。
同樣地，關於圖29C所示的電晶體進行計算。圖29C所示的電晶體與圖29B所示的電晶體的不同點在於具有包含高電阻區3007a及低電阻區3007b的氧化物半導體膜3007。明確而言，在圖29C所示的電晶體中，氧化物半導體膜3007中的與側壁絕緣膜3024重疊的區域包括在高電阻區3007a中。換言之，該電晶體的偏置(offset)區的寬度與側壁絕緣膜3024的寬度一樣。另外，將偏置區的寬度也稱為偏置長度(Loff)(參照圖29A)。另外，為了方便起見使左右Loff的寬度相同。
圖27A至圖27C示出在圖29C所示的電晶體中將Loff設定為5nm時的汲極電流Ids(實線)及場效應遷移率μ(虛線)的Vgs依賴性。另外，在假設Vds為1V的情況下計算Ids，並且在假設Vds為0.1V的情況下計算場效應遷移率μ。在此，圖27A示出將閘極絕緣膜的厚度為15nm的情況，圖27B示出其厚度為10nm的情況，圖27C示出其厚度為5nm的情況。
另外，圖28A至圖28C示出在圖29C所示的電晶體 的結構中將Loff設定為15nm時的汲極電流Ids(實線)及場效應遷移率μ(虛線)的Vgs依賴性。另外，在假設Vds為1V的情況下計算Ids，並且在假設Vds為0.1V的情況下計算場效應遷移率μ。在此，圖28A示出將閘極絕緣膜的厚度為15nm的情況，圖28B示出其厚度為10nm的情況，圖28C示出其厚度為5nm的情況。
由圖27A至圖28C所示的計算結果可知，與圖26A至圖26C同樣地，閘極絕緣膜的厚度越薄，截止狀態(在此是指Vgs為-3V至0V的範圍)下的汲極電流Ids越降低。另一方面，可知場效應遷移率μ的峰值和導通狀態(在此是指Vgs為0V至3V的範圍)下的汲極電流Ids沒有明顯的變化。
另外，可知Loff越增加，場效應遷移率μ的峰值越降低，即在圖26A至圖26C中其峰值為80cm2/Vs左右，在圖27A至圖27C中其峰值為60cm2/Vs左右，並且在圖28A至圖28C中其峰值為40cm2/Vs左右。此外，可知截止狀態下的Ids也有同樣的趨勢。另一方面，雖然導通狀態下的Ids隨著偏置長度Loff的增加而降低，但是其降低要比截止狀態下的Ids的降低平緩得多。此外，由所有的計算結果可知，當Vgs為1V左右時Ids超過記憶體等所需要的10μA。
另外，當作為氧化物半導體膜106使用In-Zn-O類化合物時，將原子數比設定為In/Zn=0.5以上且50以下，設定為In/Zn=1以上且20以下較佳，設定為In/Zn=1.5以上 且15以下更佳。藉由將Zn的原子數比設定為上述範圍內，能夠提高電晶體的場效應遷移率。在此，在化合物的原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y的關係較佳。
作為氧化物半導體膜106，也可以使用由化學式InMO3(ZnO)m(m>0)表示的材料。這裏，M是指選自Zn、Ga、Al、Mn、Sn、Hf和Co中的一種或多種金屬元素。例如，作為M也可以使用：Ga；Ga及Al；Ga及Mn；或Ga及Co；等。
為了降低電晶體的截止電流，作為氧化物半導體膜106選擇能隙為2.5eV以上，較佳為2.8eV以上，更佳為3.0eV以上的材料。但是也可以使用具有其能隙在上述範圍內的半導體特性的材料代替氧化物半導體膜。
在氧化物半導體膜中氫的一部分成為施體而產生載子。因此，氧化物半導體膜106中的氫濃度低於5×1018atoms/cm3，較佳為1×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下，進一步較佳為1×1016atoms/cm3以下。
因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。當鹼土金屬不是構成氧化物半導體的元素時，鹼土金屬也是雜質。尤其是，鹼金屬中的鈉(Na)會擴散到與氧化物半導體膜接觸的絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na使構成氧化物半導體的金屬與氧的接合分離或擠進其接合之中。其結果，例如，出現因臨界電壓漂移到負方向而導致的常開啟化、場效應遷移率的降低 等電晶體特性的劣化及特性偏差。從而，降低氧化物半導體膜中的上述雜質的濃度較佳。明確而言，利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的Na濃度為5×1016atoms/cm3以下，較佳為1×1016atoms/cm3以下，更佳為1×1015atoms/cm3以下。同樣地，鋰(Li)濃度的測定值為5×1015atoms/cm3以下，較佳為1×1015atoms/cm3以下。同樣地，鉀(K)濃度的測定值為5×1015atoms/cm3以下，較佳為1×1015atoms/cm3以下。
氧化物半導體膜106是降低了氫、鹼金屬及鹼土金屬等而雜質濃度極低的氧化物半導體膜。因此，藉由將氧化物半導體膜106用於通道區，能夠減小電晶體的截止電流。
藉由使用上述所示的氧化物半導體膜106，能夠減小電晶體的截止電流。例如，可以將通道長度為3μm、通道寬度為1μm時的電晶體的截止電流降低到1×10-18A以下、1×10-21A以下或者1×10-24A以下。
基底膜102採用YSZ膜和藉由加熱處理釋放氧的疊層結構較佳。當使用藉由加熱釋放氧的膜時，能夠修復氧化物半導體膜106中的缺陷，而能夠抑制電晶體的電特性劣化。注意，在基底膜102的疊層結構中，YSZ膜位於與氧化物半導體膜106接觸的一側。例如，可以形成藉由加熱處理釋放氧的氧化矽膜，接著形成YSZ膜。該氧化矽膜的厚度為50nm以上且600nm以下，較佳為200nm以上且500nm以下，並且該YSZ膜的厚度為1nm以上且 50nm以下，較佳為2nm以上且10nm以下。藉由加熱處理釋放氧的膜越厚，氧的釋放量越增加。注意，當厚度過厚時，成膜時間變長而使生產率降低，所以採用適當的厚度較佳。另外，YSZ膜只要頂面的結晶性充分高就不問厚度。但是，較佳的是，減薄YSZ膜，以使從氧化矽膜釋放的氧的至少一部分透過該YSZ膜。
“藉由加熱處理釋放氧”是指如下情況：當利用TDS(Thermal Desorption Spectroscopy：熱脫附譜分析法)分析時，換算為氧原子的氧的釋放量為1.0×1018atoms/cm3以上，或者為1.0×1020atoms/cm3以上。
以下，說明利用TDS分析測定氧的釋放量的方法。
進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度的積分值成正比。藉由比較該積分值與標準樣本，能夠計算出氣體的總釋放量。
例如，根據作為標準樣本的含有既定密度的氫的矽晶片的TDS分析結果以及絕緣膜的TDS分析結果，可以藉由算式7求出絕緣膜中的氧分子的釋放量(NO2)。在此，假設藉由TDS分析而獲得的被檢出為質量數32的所有氣體來自氧分子。作為質量數32的氣體還有CH3OH，但由於存在的可能性低，所以在此不加考慮。此外，含有氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子由於在自然界中的存在比率極低，所以不加考慮。
NH2是將從標準樣本脫離的氫分子換算成密度的值。SH2是對標準樣本進行TDS分析時的離子強度的積分值。在此，標準樣本的基準值是NH2/SH2。SO2是對絕緣膜進行TDS分析時的離子強度的積分值。α是影響到TDS分析中的離子強度的係數。關於算式7的詳細說明，可以參照日本專利申請公開平第6-275697公報。注意，上述絕緣膜的氧的釋放量是使用由電子科學株式會社製造的熱脫附譜裝置EMD-WA1000S/W，並以含有1×1016atoms/cm3的氫原子的矽晶片為標準樣本而測定的。
此外，在TDS分析中，氧的一部分作為氧原子而被檢出。氧分子和氧原子的比率可以根據氧分子的電離率算出。此外，由於上述α含有氧分子的電離率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
此外，NO2為氧分子的釋放量。換算為氧原子時的釋放量是氧分子的釋放量的2倍。
在上述結構中，藉由加熱處理釋放氧的膜也可以是氧過剩的氧化矽(SiOX(X>2))。在氧過剩的氧化矽(SiOX(X>2))中，單位體積中含有的氧原子數多於矽原子數的2倍。單位體積的矽原子數及氧原子數為藉由盧瑟福背散射光譜法(RBS：Rutherford Backscattering Spectrometry)而測定的值。
藉由從基底膜102對氧化物半導體膜106供應氧，可以降低氧化物半導體膜106與基底膜102之間的介面能階密度。由此可以抑制因電晶體的工作等而載子在氧化物半導體膜106與基底膜102之間的介面被俘獲，從而可以獲得電特性劣化少的電晶體。
並且，有時因氧化物半導體膜的氧缺陷而產生電荷。一般來說，氧化物半導體膜中的氧缺陷的一部分成為施體而產生作為載子的電子。由此，電晶體的臨界電壓向負方向漂移。藉由從基底膜102對氧化物半導體膜106供應充分的氧，能夠降低臨界電壓向負方向漂移的原因，即氧化物半導體膜的氧缺陷。
換言之，當將藉由加熱處理釋放氧的膜設置在基底膜102中時，能夠減少氧化物半導體膜106與基底膜102之間的介面態密度及氧化物半導體膜106的氧缺陷，而能夠減小氧化物半導體膜106與基底膜102之間的介面中的載子俘獲的影響。
基板100上的形成電晶體的面具有平坦性較佳。明確而言，其Ra為1nm以下，較佳為0.3nm以下。儘管對材料沒有特別的限制，但是至少需要具有能夠承受後面的加熱處理程度的耐熱性。例如，作為基板100可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以應用使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、使用矽鍺等的化合物半導體基板、SOI(Silicon On Insulator：絕緣體上矽)基板等，並且也可以在這些基板上設置半導體元件並將其用作基板100。
基板100也可以使用撓性基板。在此情況下，可以在撓性基板上直接形成電晶體。此外，作為在撓性基板上設置電晶體的方法，還有如下方法：在非撓性基板上形成電晶體之後，將該電晶體剝離並轉置到撓性基板的基板100上。在此情況下，在非撓性基板與電晶體之間設置剝離層較佳。
閘極電極104可以使用選自Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta、W以及這些元素的氮化物、氧化物、合金中的一種以上形成單層或疊層。
另外，在圖8A至圖8C中，雖然不採用閘極電極104完全覆蓋氧化物半導體膜106的形狀，但是也可以採用閘極電極104完全覆蓋氧化物半導體膜106的形狀，以抑制氧化物半導體膜106的由光引起的劣化和電荷的產生。
一對電極116根據電晶體的工作而用作源極電極及汲極電極。
一對電極116可以使用作為閘極電極104所示的金屬膜、金屬氮化物膜、金屬氧化物膜或合金膜等的單層或疊層。
藉由將含有Cu的膜用於一對電極116，能夠降低佈線的電阻，而在大型顯示裝置等中也能夠減少佈線延遲等的產生。在將Cu用於一對電極116的情況下，由於緊密性會根據基板100的材質而降低，所以採用與基板100的 緊密性好的膜和Cu膜的疊層結構較佳。作為與基板100的緊密性好的膜，可以使用含有Ti、Mo、Mn、Cu或Al等的膜。例如，可以使用Ti膜、氮化鈦膜、Ti-Mo合金膜或者Cu-Mn-Al合金膜。
閘極絕緣膜112可以使用氮化矽、氧化鋁、氧化鉿、氧化釔、氧化鋯或YSZ等的單層或疊層。例如，可以利用電漿CVD法、濺射法等濺射法等形成閘極絕緣膜112。另外，閘極絕緣膜112使用藉由加熱處理釋放氧的膜較佳。當使用藉由加熱處理釋放氧的膜時，能夠修復在氧化物半導體膜106中產生的氧缺陷，而能夠抑制電晶體的電特性劣化。
另外，作為閘極絕緣膜112使用YSZ膜較佳。藉由在CAAC-OS的氧化物半導體膜106上使YSZ膜進行晶體生長而形成，能夠提高氧化物半導體膜106與閘極絕緣膜112之間的介面的電子狀態。在以疊層的方式設置閘極絕緣膜112的情況下，可以將YSZ膜設置在氧化物半導體膜106一側。
如上所述，藉由作為基底膜102使用包含沿(111)面配向的氧化鋯的膜，並將與基底膜102的原子排列的晶格不匹配度低的氧化物半導體膜106設置在基底膜102上，直接在基底膜102上也能夠形成具有晶化度高的結晶區的作為CAAC-OS的氧化物半導體膜106。因而，能夠藉由對電晶體賦予穩定的電特性來製造可靠性高的半導體裝置。
接著，參照圖2A至圖2D對圖8A至圖8C所示的電晶體的製造方法進行說明。
首先，在基板100上形成基底膜102(參照圖2A)。
基板100具有高平坦性較佳，因為平坦性越高，越可以形成結晶性高的基底膜102。因此，預先對基板100進行平坦化處理較佳。作為平坦化處理，例如可以舉出化學機械拋光(CMP：Chemical Mechanical Polishing)或反濺射法等。
通常的濺射法是指將離子碰撞到濺射靶材的方法，而反濺射法是指將離子碰撞到被處理面來改變被處理面的性質的方法。作為將離子碰撞到被處理面的方法，可以舉出在稀有氣體(氦、氖、氬、氪、氙等)氛圍下對被處理面一側施加高頻電壓來在被處理面附近生成電漿的方法等。另外，也可以使用氮或氧等的氛圍代替稀有氣體氛圍。用於反濺射法的裝置不侷限於濺射裝置，還可以利用電漿CVD設備、乾蝕刻裝置等進行同樣的處理。
基底膜102可以利用濺射法、MBE法、PLD法或ALD法等形成。利用濺射法較佳。
下面，對利用濺射法形成基底膜102的方法進行說明。可以作為靶材使用含有金屬鋯的靶材，並利用使氧包含在成膜氣體中的反應濺射法來形成基底膜102。此外，也可以使用含有氧化鋯的靶材，並使稀有氣體和氧中的一種以上包含在成膜氣體中進行成膜。這裏，藉由使釔或氧化釔包含在靶材中，可以形成YSZ膜。另外，也可以包 含鈣、鎂、鈰或鋁代替釔，但是為了方便起見，在本實施例中只說明關於使用含有釔的靶材形成的YSZ膜。
基底膜102是包含沿(111)面配向的氧化鋯的膜。氧化鋯雖然在單獨使用時熱穩定性較低，但是可以藉由使釔等穩定化材料包含在其中來使其結晶狀態穩定。
為了提高YSZ膜的(111)面的配向，重要的是：提高成膜功率；降低成膜壓力；縮短靶材與基板之間的距離(T-S間距離)；以及提高成膜時的基板表面溫度(Tsub)。這些都是為了提高利用濺射現象從靶材飛向基板表面的濺射粒子所具有的能量而進行的。就是說，藉由具有高能量的濺射粒子在達到基板表面之後產生遷移，能夠提高所得到的膜的結晶性。
明確而言，將單位面積的成膜功率設定為5W/cm2以上且50W/cm2以下。有成膜功率越高越提高膜的結晶性的傾向，但是當成膜功率過高時，有時產生異常放電而導致靶材的破裂。另外，濺射電源可以使用DC電源、AC電源或者RF電源，使用RF電源較佳。藉由使用RF電源，不僅能夠使用絕緣性高的靶材(金屬氧化物靶材等)，而且提高基板表面的膜品質的均勻性，還能夠提高膜表面的平坦性。
另外，將成膜壓力設定為0.01Pa以上且0.4Pa以下，較佳為0.05Pa以上且0.3Pa以下。有成膜壓力越低越提高膜的結晶性的傾向，但是當成膜壓力過低時，不能形成濺射所需要的電漿。此外，當成膜壓力過低時，有時由於反 沖離子，膜受到損傷。
另外，將T-S間距離設定為10mm以上且200mm以下，較佳為20mm以上且80mm以下。有T-S間距離越短越提高膜的結晶性的傾向，但是當T-S間距離過短時，不能形成濺射所需要的電漿。此外，當T-S間距離過短時，有時不能使基板表面的膜品質及膜厚度分佈均勻。
另外，將Tsub設定為100℃以上且500℃以下，較佳為150℃以上且450℃以下。有Tsub越高越提高膜的結晶性的傾向，但是當Tsub過高時，氧化鋯的晶系及結晶定向會變動。此外，當Tsub過高(例如高於500℃)時，卻損壞結晶狀態而不能獲得包含具有立方晶體結構的氧化鋯的膜。
在形成基底膜102之後，為了進一步提高基底膜102的結晶性，進行第一加熱處理較佳。第一加熱處理可以在氧化氛圍、惰性氛圍、減壓氛圍或者乾燥空氣氛圍下，以150℃以上且650℃以下，較佳為250℃以上且500℃以下，更佳為300℃以上且450℃以下的溫度進行。第一加熱處理可以採用電阻加熱方式、使用燈加熱器的方法、使用加熱氣體的方法等。但是，當加熱處理的溫度過高(例如高於650℃)時，卻損壞結晶狀態而不能獲得包含具有立方晶體結構的氧化鋯的膜。
氧化氛圍是指包含氧化氣體的氛圍。氧化氣體是氧、臭氧或一氧化二氮等，較佳的是，氧化氣體不包含水、氫等。例如，將引入到加熱處理裝置的氧、臭氧或一氧化二 氮的純度設定為8N(99.999999%)以上，較佳為9N(99.9999999%)以上。作為氧化氛圍，也可以將氧化氣體和惰性氣體混合而使用。在此情況下，採用至少包含10ppm以上的氧化氣體的氛圍。
惰性氛圍是指以氮或稀有氣體等惰性氣體為主要成分的氛圍。明確而言，在惰性氛圍中，氧化氣體等活性氣體的濃度低於10ppm。
減壓氛圍是指處理室的壓力為10Pa以下的氛圍。
乾燥空氣氛圍是指露點為-40℃以下，較佳為-50℃以下的氛圍。
在此，在基底膜102的平坦性不足的情況下，也可以利用與基板100同樣的方法進行平坦化處理。
接著，形成氧化物半導體膜136(參照圖2B)。氧化物半導體膜136可以利用濺射法、MBE法、PLD法或ALD法等形成。利用濺射法較佳。
下面，對利用濺射法形成氧化物半導體膜136的方法進行說明。例如，使用含有可用於氧化物半導體膜106的上述材料的靶材，並使稀有氣體、氮和氧中的一種以上包含在成膜氣體中來形成氧化物半導體膜136。
為了將氧化物半導體膜136形成為具有晶化度高的結晶區且直接在基底膜102上的CAAC-OS，只要在基底膜102的結晶性及平坦性十分高的狀態下，利用與提高基底膜102的結晶性的方法同樣的方法進行成膜即可。換言之，重要的是：提高成膜功率；降低成膜壓力；縮短T-S 間距離；以及提高Tsub。
明確而言，將單位面積的成膜功率設定為5W/cm2以上且50W/cm2以下，將成膜壓力設定為0.01Pa以上且0.4Pa以下，較佳為設定為0.05Pa以上且0.3Pa以下，將T-S間距離設定為10mm以上且200mm以下，較佳為設定為20mm以上且80mm以下，將Tsub設定為100℃以上且500℃以下，較佳為設定為150℃以上且450℃以下。
藉由在形成氧化物半導體膜136之後進行第二加熱處理，能夠提高CAAC-OS的晶化度，所以是較佳的。第二加熱處理可以利用與第一加熱處理同樣的方法。
藉由上述方法直接在基底膜102上可以形成CAAC-OS的氧化物半導體膜136。
接著，對氧化物半導體膜136進行加工來形成島狀的氧化物半導體膜106(參照圖2C)。注意，“進行加工”例如是指藉由使用利用光微影法形成的光阻掩罩進行蝕刻處理，來獲得所希望的形狀的膜。
接著，在氧化物半導體膜106上形成導電膜，對該導電膜進行加工來形成至少與氧化物半導體膜106部分接觸的一對電極116。接著，在氧化物半導體膜106及一對電極116上形成閘極絕緣膜112。成為一對電極116的導電膜及閘極絕緣膜112可以使用上述材料利用濺射法、電漿CVD法、PLD法、ALD法、蒸鍍法或者印刷法等形成。另外，當將YSZ膜用於閘極絕緣膜112時，為了從氧化物半導體膜106與閘極絕緣膜112之間的介面進行晶體生 長，利用與基底膜102同樣的方法形成閘極絕緣膜112較佳。
接著，在閘極絕緣膜112上形成導電膜，對該導電膜進行加工來形成與氧化物半導體膜106重疊的閘極電極104(參照圖2D)。成為閘極電極104的導電膜可以使用上述材料利用濺射法、電漿CVD法、PLD法、ALD法、蒸鍍法或者印刷法等形成。
如上所述，直接在基底膜102上也能夠形成具有晶化度高的結晶區的氧化物半導體膜106。因此，提高基底膜102與氧化物半導體膜106之間的介面的電子狀態而能夠製造具有穩定的電特性的可靠性高的半導體裝置。
藉由上述步驟，可以製造圖8A至圖8C所示的電晶體。
接著，參照圖9A至圖9C對具有與圖8A至圖8C所示的電晶體不同的結構的電晶體進行說明。
圖9A至圖9C是電晶體的俯視圖及剖面圖。圖9A所示的鎖鏈線A-B及鎖鏈線C-D的剖面分別對應於圖9B所示的A-B剖面及圖9C所示的C-D剖面。
下面，對圖9B所示的A-B剖面進行詳細說明。
圖9A至圖9C所示的電晶體具有：基板100；基板100上的基底膜102；基底膜102上的一對電極216；位於一對電極216上且至少與一對電極216部分接觸的氧化物半導體膜206；氧化物半導體膜206及一對電極216上的閘極絕緣膜212；以及隔著閘極絕緣膜212與氧化物半 導體膜206重疊的閘極電極204。
另外，一對電極216、氧化物半導體膜206、閘極絕緣膜212以及閘極電極204分別可以使用與一對電極116、氧化物半導體膜106、閘極絕緣膜112以及閘極電極104同樣的方法及同樣的材料形成。
另外，在圖9A至圖9C中，雖然不採用閘極電極204完全覆蓋氧化物半導體膜206的形狀，但是也可以採用閘極電極204完全覆蓋氧化物半導體膜206的形狀，以抑制氧化物半導體膜206的由光引起的劣化和電荷的產生。
接著，參照圖3A至圖3D對圖9A至圖9C所示的電晶體的製造方法進行說明。
首先，在基板100上形成基底膜102。接著，在基底膜102上形成一對電極216(參照圖3A)。
接著，形成位於一對電極216上且至少與一對電極216部分接觸的氧化物半導體膜206(參照圖3B)。
接著，在氧化物半導體膜206及一對電極216上形成閘極絕緣膜212(參照圖3C)。
接著，形成隔著閘極絕緣膜212與氧化物半導體膜206重疊的閘極電極204(參照圖3D)。
如上所述，直接在基底膜102上也能夠形成具有晶化度高的結晶區的氧化物半導體膜206。因此，提高基底膜102與氧化物半導體膜206的之間介面的電子狀態而能夠製造具有穩定的電特性的可靠性高的半導體裝置。
藉由上述步驟，可以製造圖9A至圖9C所示的電晶 體。
接著，參照圖10A至圖10C對具有與圖8A至圖9C所示的電晶體不同的結構的電晶體進行說明。
圖10A至圖10C是電晶體的俯視圖及剖面圖。圖10A所示的鎖鏈線A-B及鎖鏈線C-D的剖面分別對應於圖10B所示的A-B剖面及圖10C所示的C-D剖面。
下面，對圖10B所示的A-B剖面進行詳細說明。
圖10A至圖10C所示的電晶體具有：基板100；基板100上的基底膜102；位於基底膜102上且具有通道區305、源極區307a以及汲極區307b的氧化物半導體膜306；氧化物半導體膜306及基底膜102上的閘極絕緣膜312；隔著閘極絕緣膜312與氧化物半導體膜306重疊的閘極電極304；閘極電極304及閘極絕緣膜312上的保護膜318；位於保護膜318上且藉由設置在閘極絕緣膜312及保護膜318中的開口部與源極區307a及汲極區307b接觸的一對電極316。
另外，一對電極316、氧化物半導體膜306、閘極電極304以及閘極絕緣膜312分別可以使用與一對電極116、氧化物半導體膜106、閘極電極104以及閘極絕緣膜112同樣的方法及同樣的材料形成。
另外，在圖10A至圖10C中，雖然設置在閘極絕緣膜312及保護膜318中的開口部的頂面形狀為圓形，但是不侷限於此。只要能夠使源極區307a及汲極區307b露出，不問該開口部的形狀。
通道區305也可以具有與閘極電極304大致相同的頂面形狀。另外，源極區307a及汲極區307b含有氮、磷、硼、氫或者稀有氣體等。
另外，雖然為了方便起見使用“通道區”、“源極區”以及“汲極區”等名稱，但是當電晶體不在工作時，通道區305為高電阻區，源極區307a及汲極區307b為低電阻區。
由於電晶體具有源極區307a及汲極區307b，所以與源極電極及汲極電極直接接觸於通道區的結構相比電場集中被緩和，所以能夠降低熱載子劣化等電晶體劣化。
此外，由於電晶體具有源極區307a及汲極區307b，所以能夠降低從汲極一側電場傳播到源極一側的影響。因此，能夠抑制所謂的短通道效應，即隨著通道長度變短臨界電壓向負方向漂移的現象。
接著，參照圖4A至圖4D對圖10A至圖10C所示的電晶體的製造方法進行說明。
首先，在基板100上形成基底膜102。接著，在基底膜102上形成氧化物半導體膜306。然後，在氧化物半導體膜306及基底膜102上形成閘極絕緣膜312(參照圖4A)。
接著，形成隔著閘極絕緣膜312與氧化物半導體膜306重疊的閘極電極304。接著，以閘極電極304為掩模對氧化物半導體膜306的一部分添加氮、磷、硼、氫或者稀有氣體的離子。藉由進行離子的添加或者藉由進行離子 的添加及加熱處理，降低氧化物半導體膜306的被添加離子的區域的電阻，來形成通道區305、源極區307a以及汲極區307b。另外，通道區305為藉由離子的添加沒有被低電阻化的區域(參照圖4B)。
接著，在氧化物半導體膜306及閘極電極304上形成保護膜318(參照圖4C)，並在閘極絕緣膜312及保護膜318中形成使源極區307a及汲極區307b的每一個露出的開口部。接著，形成與氧化物半導體膜306接觸的一對電極316(參照圖4D)。另外，也可以在形成保護膜318或一對電極316之後進行加熱處理代替用來形成源極區307a及汲極區307b的加熱處理。
如上所述，直接在基底膜102上也能夠形成具有晶化度高的結晶區的氧化物半導體膜306。因此，提高基底膜102與氧化物半導體膜306之間的介面的電子狀態而能夠製造具有穩定的電特性的可靠性高的半導體裝置。另外，在氧化物半導體膜306中，有時因添加離子時的損傷源極區307a及汲極區307b的結晶受到破壞。根據本發明的一個實施例的電晶體只要至少通道區305為CAAC-OS即可。“結晶受到破壞”是指結晶性的下降或者非晶化。
藉由上述步驟，可以製造圖10A至圖10C所示的電晶體。
接著，參照圖11A至圖11C對具有與圖8A至圖10C所示的電晶體不同的結構的電晶體進行說明。
圖11A至圖11C是電晶體的俯視圖及剖面圖。圖 11A所示的鎖鏈線A-B及鎖鏈線C-D的剖面分別對應於圖11B所示的A-B剖面及圖11C所示的C-D剖面。
下面，對圖11B所示的A-B剖面進行詳細說明。
圖11A至圖11C所示的電晶體具有：基板100；基板100上的閘極電極404；覆蓋閘極電極404的閘極絕緣膜412；隔著閘極絕緣膜412與閘極電極404重疊的氧化物半導體膜406；位於氧化物半導體膜406上且至少與氧化物半導體膜406部分接觸的一對電極416；氧化物半導體膜406及一對電極416上的保護膜418。
另外，閘極電極404、氧化物半導體膜406以及一對電極416分別可以使用與閘極電極104、氧化物半導體膜106以及一對電極116同樣的方法及同樣的材料形成。
在該結構中，用作氧化物半導體膜406的基底的膜是閘極絕緣膜412。因此，閘極絕緣膜412使用與基底膜102同樣的方法及同樣的材料形成。由此，直接在閘極絕緣膜412上也能夠形成具有晶化度高的結晶區的作為CAAC-OS的氧化物半導體膜406。
保護膜418使用與閘極絕緣膜112同樣的方法及同樣的材料形成。
較佳的是，保護膜418具有相對介電常數低，並且具有充分的厚度。例如，可以使用相對介電常數為3.8的氧化矽膜並將其形成為300nm以上且1000nm以下的厚度。保護膜418的表面會受到大氣成分等的影響而具有輕微的固定電荷，由此有時電晶體的臨界電壓變動。因此，較佳 為的是，將保護膜418的相對介電常數及厚度設定為能夠使表面的固定電荷的影響充分小的範圍內。由於同樣的理由，也可以藉由在保護膜418上形成樹脂膜來降低固定電荷的影響。
另外，在圖11A至圖11C中，雖然不採用閘極電極404完全覆蓋氧化物半導體膜406的形狀，但是也可以採用閘極電極404完全覆蓋氧化物半導體膜406的形狀，以抑制氧化物半導體膜406的由光引起的劣化和電荷的產生。
接著，參照圖5A至圖5D對圖11A至圖11C所示的電晶體的製造方法進行說明。
首先，在基板100上形成閘極電極404。接著，以覆蓋閘極電極404的方式形成閘極絕緣膜412(參照圖5A)。
接著，形成隔著閘極絕緣膜412與閘極電極404重疊的氧化物半導體膜406(參照圖5B)。
接著，形成位於氧化物半導體膜406上且至少與氧化物半導體膜406部分接觸的一對電極416(參照圖5C)。
接著，在氧化物半導體膜406及一對電極416上形成保護膜418(參照圖5D)。
如上所述，直接在閘極絕緣膜412上也能夠形成具有晶化度高的結晶區的氧化物半導體膜406。因此，提高閘極絕緣膜412與氧化物半導體膜406之間的介面的電子狀態而能夠製造具有穩定的電特性的可靠性高的半導體裝 置。
藉由上述步驟，可以製造圖11A至圖11C所示的電晶體。
接著，參照圖12A至圖12C對具有與圖8A至圖11C所示的電晶體不同的結構的電晶體進行說明。
圖12A至圖12C是本發明的一個實施例的電晶體的俯視圖及剖面圖。圖12A所示的鎖鏈線A-B及鎖鏈線C-D的剖面分別對應於圖12B所示的A-B剖面及圖12C所示的C-D剖面。
下面，對圖12B所示的A-B剖面進行詳細說明。
圖12A至圖12C所示的電晶體具有：基板100；基板100上的閘極電極404；覆蓋閘極電極404的閘極絕緣膜412；閘極絕緣膜412上的一對電極516；至少與一對電極516部分接觸且隔著閘極絕緣膜412與閘極電極404重疊的氧化物半導體膜506；氧化物半導體膜506及一對電極516上的保護膜518。
另外，氧化物半導體膜506、一對電極516以及保護膜518分別可以使用與氧化物半導體膜106、一對電極116以及保護膜418同樣的方法及同樣的材料形成。
另外，在圖12A至圖12C中，雖然不採用閘極電極404完全覆蓋氧化物半導體膜506的形狀，但是也可以採用閘極電極404完全覆蓋氧化物半導體膜506的形狀，以抑制氧化物半導體膜506的由光引起的劣化和電荷的產生。
接著，參照圖6A至圖6C對圖12A至圖12C所示的電晶體的製造方法進行說明。
首先，在基板100上形成閘極電極404。接著，以覆蓋閘極電極404的方式形成閘極絕緣膜412。然後，在閘極絕緣膜412上形成一對電極516(參照圖6A)。
接著，形成隔著閘極絕緣膜412與閘極電極404重疊且至少與一對電極516部分接觸的氧化物半導體膜506(參照圖6B)。
接著，在氧化物半導體膜506及一對電極516上形成保護膜518(參照圖6C)。
如上所述，直接在閘極絕緣膜412上也能夠形成具有晶化度高的結晶區的氧化物半導體膜506。因此，提高閘極絕緣膜412與氧化物半導體膜506之間的介面的電子狀態而能夠製造具有穩定的電特性的可靠性高的半導體裝置。
藉由上述步驟，可以製造圖12A至圖12C所示的電晶體。
接著，參照圖13A至圖13C對具有與圖8A至圖12C所示的電晶體不同的結構的電晶體進行說明。
圖13A至圖13C是電晶體的俯視圖及剖面圖。圖13A所示的鎖鏈線A-B及鎖鏈線C-D的剖面分別對應於圖13B所示的A-B剖面及圖13C所示的C-D剖面。
下面，對圖13B所示的A-B剖面進行詳細說明。
圖13A至圖13C所示的電晶體具有：基板100；基板 100上的閘極電極404；覆蓋閘極電極404的閘極絕緣膜412；隔著閘極絕緣膜412位於閘極電極404上且具有通道區605、源極區607a以及汲極區607b的氧化物半導體膜606；該氧化物半導體膜606及閘極絕緣膜412上的保護膜618；位於保護膜618上且藉由設置在閘極絕緣膜412及保護膜618中的開口部與源極區607a及汲極區607b接觸的一對電極616。
另外，一對電極616、氧化物半導體膜606以及保護膜618分別可以使用與一對電極116、氧化物半導體膜106以及保護膜418同樣的方法及同樣的材料形成。
另外，雖然在圖13A至圖13C中閘極電極404與通道區605的頂面形狀大致相同，但是不侷限於此。也可以閘極電極404與通道區605的形狀不同。
另外，源極區607a及汲極區607b含有氮、磷、硼、氫或者稀有氣體等。
另外，雖然為了方便起見使用“通道區”、“源極區”以及“汲極區”等名稱，但是當電晶體不在工作時，通道區605為高電阻區，源極區607a及汲極區607b為低電阻區。
接著，參照圖7A至圖7D對圖13A至圖13C所示的電晶體的製造方法進行說明。
首先，在基板100上形成閘極電極404。接著，以覆蓋閘極電極404的方式形成閘極絕緣膜412。然後，形成隔著閘極絕緣膜412與閘極電極404重疊的氧化物半導體 膜606(參照圖7A)。
接著，使用光阻掩罩等對氧化物半導體膜606的一部分添加氮、磷、硼、氫或者稀有氣體的離子。藉由進行離子的添加或者藉由進行離子的添加及加熱處理，降低氧化物半導體膜606的被添加離子的區域的電阻，來形成通道區605、源極區607a以及汲極區607b(參照圖7B)。另外，也可以以閘極電極404為掩模利用背面曝光技術形成光阻掩罩等。在此情況下，由於可以減少源極區607a及汲極區607b與閘極電極404重疊的面積，所以可以提高電晶體的工作速度。另外，由於可以減少用來形成光阻掩罩等的光掩模數而可以降低電晶體的製造成本，所以是較佳的。
接著，在氧化物半導體膜606及閘極絕緣膜412上形成保護膜638(參照圖7C)。另外，上述離子的添加也可以在形成保護膜638之後進行。由於形成有保護膜638，所以能夠減輕由上述添加對氧化物半導體膜606造成的損傷。
接著，藉由在保護膜638中形成使源極區607a及汲極區607b的每一個露出的開口部，接著形成導電膜並對該導電膜進行加工，來形成與保護膜618及氧化物半導體膜606接觸的一對電極616(參照圖7D)。
如上所述，直接在閘極絕緣膜412上也能夠形成具有晶化度高的結晶區的氧化物半導體膜606。因此，提高閘極絕緣膜412與氧化物半導體膜606之間的介面的電子狀 態而能夠製造具有穩定的電特性的可靠性高的半導體裝置。另外，在氧化物半導體膜606中，有時因添加離子時的損傷源極區607a及汲極區607b的結晶受到破壞。在根據本發明的一個方式中，只要至少通道區605為CAAC-OS即可。
藉由上述步驟，可以製造圖13A至圖13C所示的電晶體。
本實施例可以與其他實施例適當地組合而實施。
實施例2
在本實施例中，對使用實施例1所示的電晶體製造的液晶顯示裝置進行說明。注意，雖然在本實施例中說明將本發明的一個實施例應用於液晶顯示裝置的例子，但是不侷限於此。例如，所屬技術領域的普通技術人員可以很容易地想到將本發明的一個實施例應用於發光裝置之一的EL(Electro Luminescence：電致發光)顯示裝置。
圖14示出主動矩陣驅動方式的液晶顯示裝置的電路圖。液晶顯示裝置包括源極線SL_1至SL_a、閘極線GL_1至GL_b及多個像素2200。像素2200包括電晶體2230、電容器2220及液晶元件2210。多個上述像素2200聚集在一起構成液晶顯示裝置的像素部。注意，在只是指源極線或閘極線時，有時記作源極線SL或閘極線GL。
電晶體2230使用本發明的一個實施例的實施例1所示的電晶體。由於實施例1所示的電晶體為使用電特性良 好的氧化物半導體的電晶體，所以可以獲得顯示品質高的顯示裝置。
閘極線GL與電晶體2230的閘極連接，源極線SL與電晶體2230的源極連接，電晶體2230的汲極與電容器2220的一方的電容電極及液晶元件2210的一方的像素電極連接。電容器2220的另一方的電容電極及液晶元件2210的另一方的像素電極與共用電極連接。另外，可以以同一層或相同材料形成共用電極及閘極線GL。
另外，閘極線GL與閘極驅動電路連接。閘極驅動電路也可以包括實施例1所示的電晶體。
另外，源極線SL與源極驅動電路連接。源極驅動電路也可以包括實施例1所示的電晶體。
另外，也可以將閘極驅動電路及源極驅動電路之一或其兩者形成在另行準備的基板上，並採用COG(Chip On Glass：玻璃覆晶封裝)、引線接合或TAB(Tape Automated Bonding：卷帶式自動接合)等方法連接。
另外，由於電晶體容易因靜電等而損壞，所以設置保護電路較佳。使用非線性元件構成保護電路較佳。
當對閘極線GL施加電晶體2230的臨界電壓以上的電壓時，由源極線SL供應的電荷成為電晶體2230的汲極電流儲存到電容器2220。在完成一行的充電之後，該行的電晶體2230變為截止狀態而不被施加來自源極線SL的電壓，但是藉由儲存在電容器2220中的電荷可以維持需要的電壓。然後，進行下一行的電容器2220的充電。由 此，進行第1行至第b行的充電。汲極電流是指在電晶體中從汲極經過通道流到源極的電流。汲極電流在閘極電壓大於臨界電壓的情況下流過。
另外，當作為電晶體2230使用截止電流小的電晶體時，可以延長維持電壓的期間。利用該效果，在運動少的影像(包括靜態影像)中可以減少顯示的改寫頻率，來可以進一步降低耗電量。此外，由於可以進一步縮小電容器2220的容量，所以可以降低充電所需的耗電量。
如上所述，藉由本發明的一個實施例，可以提供顯示品質高且耗電量小的液晶顯示裝置。
本實施例可以與其他實施例適當地組合而實施。
實施例3
在本實施例中，對使用實施例1所示的電晶體製造半導體記憶體裝置的例子進行說明。
作為揮發性半導體記憶體裝置的典型例子，可以舉出藉由選擇構成記憶元件的電晶體對電容器儲存電荷來儲存資訊的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)、使用正反器等電路保持儲存資料的SRAM(Static Random Access Memory：靜態隨機存取記憶體)。
作為非揮發性半導體記憶體裝置的典型例子，可以舉出快閃記憶體，該快閃記憶體在電晶體的閘極與通道區域之間具有節點，並藉由在該節點中保持電荷來進行儲存。
可以將實施例1所示的電晶體用作包含在上述半導體記憶體裝置中的電晶體的一部分。
首先，使用圖15A和圖15B對使用實施例1所示的電晶體的構成半導體裝置的記憶單元進行說明。
記憶單元包括位元線BL、字線WL、放大器SAmp、電晶體Tr和電容器C(參照圖15A)。
另外，已知電容器C所保持的電壓根據電晶體Tr的截止電流如圖15B所示那樣隨著時間逐漸地降低。當初從V0充電至V1的電壓隨著時間的推移降低至讀出data1的極限的VA。將該期間稱為保持期間T_1。即，當使用兩位準值記憶單元時，需要在保持期間T_1中進行更新。
這裏，藉由使用實施例1所示的電晶體作為電晶體Tr，由於截止電流小，所以可以延長保持期間T_1。即，由於可以減少更新次數，可以減少耗電量。例如，當由使用高純度化了的截止電流為1×10-21A以下，較佳為1×10-24A以下的氧化物半導體膜的電晶體構成記憶單元時，可以在不供應電力的情況下保持資料數日至數十年。
如上所述，根據本發明的一個實施例可以獲得可靠性高且耗電量小的DRAM。
接著，使用圖16A和圖16B對使用實施例1所示的電晶體的半導體記憶體裝置進行說明。
圖16A是構成半導體裝置的記憶單元的電路圖。記憶單元包括：電晶體Tr_1；與電晶體Tr_1的閘極電連接的閘極線GL_1；與電晶體Tr_1的源極連接的源極線 SL_1；電晶體Tr_2；與電晶體Tr_2的源極連接的源極線SL_2；與電晶體Tr_2的汲極連接的汲極線DL_2；電容器C；與電容器C的一端連接的電容線CL；以及與電容器C的另一端、電晶體Tr_1的汲極、電晶體Tr_2的閘極連接的節點N。
另外，本實施例所示的具有記憶單元的半導體裝置是利用根據節點N的電位電晶體Tr_2的臨界電壓發生變動的現象的半導體裝置。例如，圖16B是說明電容線CL的電壓VCL與流過電晶體Tr_2的汲極電流Ids_2的關係的圖。
這裏，節點N可以藉由電晶體Tr_1調整電壓。例如，將源極線SL_1的電位設定為VDD。此時，藉由將閘極線GL_1的電位設定為電晶體Tr_1的臨界電壓Vth加VDD的電位以上，可以將節點N的電壓設定為HIGH。另外，藉由將閘極線GL_1的電位設定為電晶體Tr_1的臨界電壓Vth以下，可以將節點N的電位設定為LOW。
由此，可以得到N=LOW時所示的VCL-Ids_2曲線或N=HIGH時所示的VCL-Ids_2曲線。即，N=LOW時，VCL=0V時Ids_2較小，所以成為資料0；而在N=HIGH時，VCL=0V時Ids_2較大，所以成為資料1。如此，可以儲存資料。
這裏，藉由使用實施例1所示的電晶體作為電晶體Tr_1，可以使該電晶體的截止電流極小，由此可以抑制儲存於節點N中的電荷在電晶體Tr_1的源極與汲極之間非 意圖地洩漏。由此，可以長期保持資料。另外，藉由使用本發明的一個實施例，電晶體Tr_1的臨界電壓被調節，由此可以降低寫入時所需要的電壓，與快閃記憶體等相比，可以降低耗電量。
另外，也可以使用實施例1所示的電晶體作為電晶體Tr_2。
像上述那樣，根據本發明的一個實施例，可以獲得在長期間可靠性高，耗電量小且整合度高的半導體記憶體裝置。
本實施例可以與其他的實施例適當地組合而實施。
實施例4
可以至少在其一部分使用實施例1所示的電晶體或實施例3所示的半導體記憶體裝置來構成CPU(Central Processing Unit：中央處理單元)。
圖17A是示出CPU的具體結構的塊圖。圖17A所示的CPU在基板1190上包括：算術邏輯單元(ALU：Arithmetic logic unit)1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排界面(Bus I/F)1198；可改寫的ROM1199；以及ROM介面(ROM I/F)1189。作為基板1190，使用半導體基板、SOI基板及玻璃基板等。ROM1199和ROM介面1189可以設置在另一晶片上。當然，圖17A所示的CPU只是將其結構簡化而示 出的一例，並且實際上的CPU根據其用途具有多種結構。
藉由匯流排界面1198輸入到CPU的指令輸入到指令解碼器1193且被進行解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。
根據被解碼的指令，ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195進行各種控制。明確地說，ALU控制器1192產生用來控制ALU1191的工作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或掩模狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要求。暫存器控制器1197產生暫存器1196的位址，並根據CPU的狀態進行從暫存器1196的讀出或對暫存器1196的寫入。
另外，時序控制器1195產生控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將時脈信號CLK2供應到上述各種電路。
在圖17A所示的CPU中，在暫存器1196中設置有記憶元件。作為暫存器1196中的記憶元件，可以使用實施例3所示的半導體記憶體裝置。
在圖17A所示的CPU中，暫存器控制器1197根據來 自ALU1191的指示，進行暫存器1196中的保持工作。也就是說，在暫存器1196所具有的記憶元件中，利用正反器進行資料的保持或者利用電容器進行資料的保持。當利用正反器進行資料的保持時，進行對暫存器1196中的記憶元件的電源電壓的供應。當利用電容器進行資料保持時，進行對電容器的資料改寫，而可以停止對暫存器1196中的記憶元件的電源電壓的供應。
如圖17B或圖17C所示那樣，藉由在記憶元件群與被供應有電源電位VDD或電源電位VSS的節點之間設置切換元件，可以停止電源。以下說明圖17B及圖17C的電路。
在圖17B及圖17C中示出儲存電路的結構的一例，其中作為控制對記憶元件的電源電位的供應的切換元件使用實施例1所示的電晶體。
圖17B所示的記憶體裝置包括切換元件1141以及具有多個記憶元件1142的記憶元件群1143。明確地說，作為各記憶元件1142，可以使用實施例3所示的記憶元件。藉由切換元件1141，高位準的電源電位VDD供應到記憶元件群1143所具有的各記憶元件1142。並且，信號IN的電位和低位準的電源電位VSS的電位供應到記憶元件群1143所具有的各記憶元件1142。
在圖17B中，作為切換元件1141，使用將氧化物半導體等能隙大的半導體用作活性層的電晶體，該電晶體的開關受控於供應到其閘極的信號SigA。
此外，在圖17B中，示出切換元件1141只有一個電晶體的結構，但是不侷限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。
另外，圖17C示出記憶體裝置的一例，其中藉由切換元件1141低位準的電源電位VSS供應到記憶元件群1143所具有的各記憶元件1142。藉由切換元件1141可以控制對記憶元件群1143所具有的各記憶元件1142的低位準的電源電位VSS的供應。
在記憶元件群與被施加電源電位VDD或電源電位VSS的節點之間設置切換元件，當暫時停止CPU的工作，停止電源電壓的供應時也可以保持資料，且可以降低耗電量。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊的期間中也可以停止CPU的工作，由此可以降低耗電量。
在此，以CPU為例進行了說明，但是也可以應用於DSP(Digital Signal Processor：數位信號處理器)、定製LSI、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施例可以與上述實施例適當地組合而實施。
實施例5
在本實施例中對應用實施例1至實施例4的電子裝置 的例子進行說明。
圖18A是可攜式資訊終端。圖18A所示的可攜式資訊終端包括外殼9300、按鈕9301、麥克風9302、顯示部9303、揚聲器9304以及照相機9305，並具有作為可攜式電話機的功能。本發明的一個實施例可以應用於顯示部9303及照相機9305。此外，雖然未圖示，本發明的一個實施例也可以應用於主體內部的運算裝置、無線電路或儲存電路。
圖18B是顯示器。圖18B所示的顯示器包括外殼9310以及顯示部9311。本發明的一個實施例可以用於顯示部9311。藉由使用本發明的一個實施例，即使當增大顯示部9311的尺寸時也可以實現顯示品質高的顯示器。
圖18C是數位靜態照相機。圖18C所示的數位靜態照相機包括外殼9320、按鈕9321、麥克風9322以及顯示部9323。本發明的一個實施例可以應用於顯示部9323。此外，雖然未圖示，本發明的一個實施例也可以應用於儲存電路或影像感測器。
藉由使用本發明的一個實施例，可以提高電子裝置的品質並提高其可靠性。
本實施例可以與其他實施例適當地組合而實施。
範例1
本範例示出對用於本發明的一個實施例的YSZ膜的結晶狀態進行評估的結果。
另外，藉由使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來對結晶狀態進行測量。
準備了六種樣本。作為樣本使用在玻璃基板上形成厚度為100nm的YSZ膜。以如下條件形成YSZ膜：利用濺射法；使用直徑為6英寸的圓形的YSZ靶材(ZrO2：Y2O3=92：8[莫耳數比])；成膜功率為500W(RF)；成膜壓力為0.4Pa；作為成膜氣體使用流量為20sccm的氬和流量為20sccm的氧；T-S間距離為135mm。
樣本1至樣本3在Tsub為室溫的狀態下形成，而樣本4至樣本6在Tsub為300℃的狀態下形成。
另外，對樣本1及樣本4在形成YSZ膜之後沒有進行加熱處理，對樣本2及樣本5在形成YSZ膜之後在氮氛圍下以350℃的溫度進行一小時的加熱處理，對樣本3及樣本6在形成YSZ膜之後在氮氛圍下以600℃進行一小時的加熱處理。
表1示出關於各個樣本的Tsub及在YSZ膜的成膜後進行的加熱處理。
圖20示出各個樣本的XRD結果。樣本2至樣本6在(111)面有較強的繞射峰。
由圖20可知，當比較峰值強度時，即使在形成YSZ膜之後進行高溫度的加熱處理也不一定提高結晶性。由此可見，有因高溫度的加熱處理YSZ膜的晶體結構受到破壞的可能性。
表2示出各個樣本的(111)面中的峰值強度、FWHM、晶格常數a以及根據晶格常數a算出的最近鄰原子距離。這裏，最近鄰原子距離相當於圖19A所示的虛線7010的一條邊的長度。
另外，樣本的最近鄰原子距離都在0.36nm至0.37nm的範圍內，由此可知，在本範例所示的YSZ膜上容易實現CAAC-OS的氧化物半導體膜的晶體生長。
明確而言，可知在具有六方晶體結構且其晶格常數a為0.31nm以上且0.42nm以下，較佳為0.33nm以上且0.40nm以下，更佳為0.34nm以上且0.38nm以下的氧化物半導體膜的情況下，直接在本範例所示的YSZ膜上也容易具有晶化度高的結晶區。
911‧‧‧基底膜
913‧‧‧第三區

Claims (5)

  1. 一種半導體裝置，包含：基底膜；前述基底膜上的氧化物半導體膜；前述氧化物半導體膜上的閘極絕緣膜；隔著前述閘極絕緣膜而重疊於前述氧化物半導體膜的閘極電極；與前述氧化物半導體膜電性連接的源極電極；以及與前述氧化物半導體膜電性連接的汲極電極，前述氧化物半導體膜，係具有六方晶系且配向於c軸的結晶區，前述氧化物半導體膜，係包含選自銦、鎵、鋅、錫、鈦和鋁中的兩種以上的元素，前述基底膜與前述氧化物半導體膜，係不同材料，在前述基底膜與前述氧化物半導體膜相接的面，將在前述面內的前述基底膜的最接隣原子間距離與前述氧化物半導體膜的晶格常數的差，除以在前述面內的前述基底膜的最接隣原子間距離的值為0.15以下。
  2. 一種半導體裝置，包含：閘極電極；覆蓋前述閘極電極的閘極絕緣膜；隔著前述閘極絕緣膜而與前述閘極電極重疊的氧化物半導體膜；與前述氧化物半導體膜電性連接的源極電極；以及 與前述氧化物半導體膜電性連接的汲極電極；前述氧化物半導體膜，係具有六方晶系且配向於c軸的結晶區，前述氧化物半導體膜，係包含選自銦、鎵、鋅、錫、鈦和鋁中的兩種以上的元素，前述閘極絕緣膜與前述氧化物半導體膜，係不同的材料，在前述閘極絕緣膜與前述氧化物半導體膜相接的面，將在前述面內的前述閘極絕緣膜的最接隣原子間距離與前述氧化物半導體膜的晶格常數的差，除以在前述面內的前述閘極絕緣膜的最接隣原子間距離的值為0.15以下。
  3. 一種半導體裝置，包含：第1膜；前述第1膜上的氧化物半導體膜；具有與前述氧化物半導體膜重疊的區域的閘極電極；與前述氧化物半導體膜電性連接的源極電極；以及與前述氧化物半導體膜電性連接的汲極電極；前述第1膜，係具有結晶區，前述氧化物半導體膜，係具有結晶區，前述氧化物半導體膜，係包含選自銦、鎵、鋅、錫、鈦和鋁中的兩種以上的元素，在前述第1膜與前述氧化物半導體膜相接的面，將在前述面內的前述第1膜的最接隣原子間距離與前述氧化物半導體膜的晶格常數的差，除以在前述面內的前述第1膜 的最接隣原子間距離的值為0.15以下。
  4. 一種半導體裝置，包含：第1膜；前述第1膜上的氧化物半導體膜；前述氧化物半導體膜上的閘極絕緣膜；隔著前述閘極絕緣膜而重疊於前述氧化物半導體膜的閘極電極；與前述氧化物半導體膜電性連接的源極電極；以及與前述氧化物半導體膜電性連接的汲極電極；前述第1膜，係具有結晶區，前述氧化物半導體膜，係具有結晶區，前述氧化物半導體膜，係包含選自銦、鎵、鋅、錫、鈦和鋁中的兩種以上的元素，在前述第1膜與前述氧化物半導體膜相接的面，將在前述面內的前述第1膜的最接隣原子間距離與前述氧化物半導體膜的晶格常數的差，除以在前述面內的前述第1膜的最接隣原子間距離的值為0.15以下。
  5. 一種半導體裝置，包含：閘極電極；覆蓋前述閘極電極的第1膜；隔著前述第1膜而與前述閘極電極重疊的氧化物半導體膜；與前述氧化物半導體膜電性連接的源極電極；以及與前述氧化物半導體膜電性連接的汲極電極； 前述第1膜，係具有結晶區，前述氧化物半導體膜，係具有結晶區，前述氧化物半導體膜，係包含選自銦、鎵、鋅、錫、鈦和鋁中的兩種以上的元素，在前述第1膜與前述氧化物半導體膜相接的面，將在前述面內的前述第1膜的最接隣原子間距離與前述氧化物半導體膜的晶格常數的差，除以在前述面內的前述第1膜的最接隣原子間距離的值為0.15以下。
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