JP6014362B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、トランジスタなどの半導体素子を含む回路を有する半導体記憶装置に関する。
半導体記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性の半導体記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、トランジスタを選択し、該トランジスタと接続するキャパシタに電荷を蓄積することで、情報を記憶する。
ＤＲＡＭでは、情報を読み出すと同時にキャパシタに蓄積された電荷が失われるため、情報の読み出しの度に再度の書き込みが必要となる。また、ＤＲＡＭを構成するトランジスタがオフ状態のときでも、ソースおよびドレイン間のリーク電流（オフ電流）などによって電荷が失われるため、データの保持期間が短い。このため、所定の周期で書き込み動作（リフレッシュ動作）が必要となり、消費電力が増大してしまう。また、電力の供給がなくなるとデータが失われるため、電力の供給を止めた状態で長期間に渡ってデータを保持するためには、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性の半導体記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりのコストが高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと同様である。
不揮発性の半導体記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く、ＤＲＡＭで必要なリフレッシュ動作が不要であるという利点を有している（特許文献１参照。）。
しかし、書き込みの際に生じるトンネル電流によってフラッシュメモリを構成するゲート絶縁膜が劣化するため、所定回数の書き込みによって半導体記憶装置として機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各メモリセルへの書き込み回数を均一化する手法が採られるが、これを実現するためには複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。したがって、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フラッシュメモリは、フローティングゲートに電荷を注入するため、またはその電荷を除去するために高い電圧が必要となる。また、そのための回路も必要である。さらに、電荷の注入または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
上述した半導体記憶装置を構成するトランジスタは、主にシリコン系半導体が用いられる。ところで、近年になり、酸化物半導体を用いたトランジスタが注目されている。酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタよりも電界効果移動度が高い。そのため、酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタに置き換わる技術として期待されている。
特開昭５７−１０５８８９号公報
従来のＤＲＡＭのように頻繁にリフレッシュ動作を繰り返さなくてもデータの保持が可能であり、かつ書き込み回数にも制限がない、新たな構造の半導体記憶装置を提供することを目的の一つとする。
さらに、上述の新たな構造の半導体記憶装置の集積度を高め、単位面積あたりの記憶容量を増加させることを目的の一つとする。
本発明の一態様である半導体記憶装置は、一対の電極と、一対の電極の側壁と接して設けられた絶縁膜と、該絶縁膜を介して一対の電極間に設けられ、一対の電極の上面の高さよりも上面の高さの低い第１のゲート電極と、第１のゲート電極上に設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜および一対の電極と接して設けられた酸化物半導体膜と、少なくとも酸化物半導体膜上に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜を介して酸化物半導体膜上に設けられた第２のゲート電極と、を有する第１のトランジスタと、一対の電極の一方を第１のトランジスタの該一対の電極の一方と共有するキャパシタと、を有し、該キャパシタに保持される電位に応じてデータが記憶されるメモリセルからなる半導体記憶装置である。
なお、「上面の高さ」とは、特に断りがない限り基板表面を基準としたときの高さをいう。
また、本発明の一態様である半導体記憶装置を構成するメモリセルは、前述のキャパシタに保持される電位の高低によってデータが区別される。
または、本発明の一態様であるメモリセルは、第１のトランジスタの一対の電極の一方およびキャパシタとゲートが接続される第２のトランジスタを有し、キャパシタに保持される電位に応じて、第２のトランジスタのオン、オフが切り替わることを利用してデータが区別される。
なお、第１のトランジスタを構成する一対の電極間距離は、最小加工寸法（Ｆとも表記する。）となるように設けられる。
第１のゲート電極は、間隔がＦであるソース電極およびドレイン電極（一対の電極）の少なくとも側壁と接して設けられた絶縁膜を介してソース電極およびドレイン電極間に設けられる。そのため、第１のゲート電極は、Ｆよりも絶縁膜の厚さの２倍分だけ幅が小さくなる。
なお、第１のゲート電極は、絶縁膜上に、ソース電極およびドレイン電極間を埋めるように導電膜を成膜した後、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理によって、導電膜のソース電極およびドレイン電極上の部分を取り除くことで形成できる。このようにして設けられた第１のゲート電極は、自己整合的に形成されるため、幅をＦ未満とすることができる。そのため、個々のメモリセルのサイズの小さくでき、集積度の高い半導体記憶装置を得ることができる。
第１のゲート電極および第１のゲート絶縁膜について、形成方法を以下に簡単に示す。第１のゲート電極の上面の高さが、一対の電極の上面の高さよりも低くなるように設け、第１のゲート電極および一対の電極上に第１のゲート絶縁膜となる絶縁膜を成膜する。次に、ＣＭＰ処理により第１のゲート絶縁膜となる絶縁膜の一部を除去する。これを、一対の電極が露出するまで行うと、第１のゲート絶縁膜が得られる。このようにして形成した第１のゲート絶縁膜は、絶縁膜を介して一対の電極間にあり、かつ第１のゲート電極上に設けられる。
なお、シリコン系半導体を用いたトランジスタは、しきい値電圧などの電気的特性を制御する技術が確立されているのに対し、酸化物半導体を用いたトランジスタは、当該技術は確立されていない。具体的には、シリコン系半導体材料を用いたトランジスタは、不純物ドーピングなどによって、しきい値電圧の制御が可能であるのに対し、酸化物半導体材料を用いたトランジスタは、不純物ドーピングなどによって、しきい値電圧を制御することが困難である。
上記構造の第１のトランジスタは、第１のゲート電極に電位を印加することでしきい値電圧を制御することができる。なお、電源電位の供給が止まっても第１のゲート電極に電位が固定できるようにするために、第１のゲート電極と接続するキャパシタおよびスイッチを設けてもよい。
なお、第１のゲート電極は、メモリセルを取り囲むように設けられる。そのため、第１のゲート電極がガードリングの機能を有し、半導体記憶装置の静電破壊を防止でき、歩留まりが高く、信頼性の高い半導体記憶装置を得ることができる。
酸化物半導体膜として、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選択すればよい。バンドギャップを前述の数値以上とすることによって、トランジスタのオフ電流を小さくすることができる。なお、バンドギャップが前述の数値以上であり、かつ半導体特性を示す酸化物半導体ではない材料に置き換えても構わない。
また、酸化物半導体膜は、間接的または直接的にキャリアを生成する不純物（水素、アルカリ金属、アルカリ土類金属、希ガス、窒素、リンおよびホウ素など）の濃度が低くなるよう高純度化されていると好ましい。さらに、酸素欠損を極力低減することが好ましい。酸化物半導体膜中の不純物および酸素欠損を低減することによって、酸化物半導体膜中において意図しないキャリアの生成が低減され、トランジスタのオフ電流を小さくすることができる。
このように、第１のトランジスタのオフ電流を小さくすることで、第１のトランジスタをオフ状態としたときにキャパシタの電荷を長期間に渡って保持することができる。したがって、長期間に渡ってデータを保持することのできる半導体記憶装置が得られる。
しきい値電圧が制御され、かつオフ電流の極めて小さいトランジスタを用いることで、リフレッシュ動作の頻度が低く、消費電力の小さい半導体記憶装置を提供することができる。
また、個々のメモリセルの面積の小さい、集積度の高い半導体記憶装置を提供することができる。
また、個々のメモリセルを囲むように等電位の導電膜が設けられるため、ガードリングの機能を有し、静電破壊が起こりにくい半導体記憶装置を提供することができる。
半導体記憶装置を構成するメモリセルの例を示す上面図および断面図。 図１に示すメモリセルをマトリクス状に組み合わせたメモリセルアレイの例を示す回路図。 図１に示す半導体記憶装置の作製方法を説明する断面図。 図１に示す半導体記憶装置の作製方法を説明する断面図。 図１に示す半導体記憶装置の作製方法を説明する断面図。 半導体記憶装置を構成するメモリセルの例を示す上面図および断面図。 図６に示すメモリセルをマトリクス状に組み合わせたメモリセルアレイの例を示す回路図。 図６に示す半導体記憶装置の作製方法を説明する断面図。 図６に示す半導体記憶装置の作製方法を説明する断面図。 図６に示す半導体記憶装置の作製方法を説明する断面図。 本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様である電子機器の例を示す斜視図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 計算によって得られた電界効果移動度のＶｇｓ依存性を説明する図。 計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。 計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。 計算によって得られたＩｄｓおよび電界効果移動度のＶｇｓ依存性を説明する図。 計算に用いたトランジスタの構造を示す断面図。 トランジスタの構造を示す断面図および上面図。 試料１および試料２であるトランジスタのＶｇｓ−Ｉｄｓ特性および電界効果移動度を示す図。 試料１であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性を示す図。 試料２であるトランジスタのＢＴ試験前後のＶｇｓ−Ｉｄｓ特性を示す図。 試料２であるトランジスタのしきい値電圧および電界効果移動度と基板温度の関係を示す図。 酸化物半導体膜を用いたトランジスタのオフ電流を示す図。 酸化物半導体膜のＸＲＤスペクトルを示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、電圧は、ある電位と基準の電位（例えばソース電位、接地電位）との電位差のことを示す場合が多い。よって、電圧を電位に置き換えることができる。また、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤなどのように電位を表記したとしても、厳密に電位ＶＨ、電位ＶＤＤ、電位ＧＮＤとなっていないことがある。よって、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤは、電位ＶＨ近傍、電位ＶＤＤ近傍、電位ＧＮＤ近傍と置き換えることができる。なお、「接地する」と「ＧＮＤに接続する」は同義である。
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「メモリセルＭＣ＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、「メモリセルＭＣ」、「ビット線ＢＬ」、または、単に「メモリセル」、「ビット線」というように表記することもある。
（実施の形態１）
本実施の形態では、本発明の一態様を適用した半導体記憶装置について図１乃至図５を用いて説明する。
図１は、半導体記憶装置であるＤＲＡＭの一つのメモリセルを示す上面図（図１（Ａ）参照。）および断面図（図１（Ｂ）参照。）である。
図１（Ａ）より、メモリセルのサイズは８Ｆ２（縦２Ｆ×横４Ｆ）である。
図１（Ｂ）より、メモリセルは、酸化物半導体膜を用いたトランジスタ１４０と、キャパシタ１３０と、を有する。
なお、メモリセルは、基板１００上の下地絶縁膜１０２上に設けられる。なお、基板１００の表面状態によっては、下地絶縁膜１０２を設けない構造としても構わない。
トランジスタ１４０は、導電膜１２０ａおよび導電膜１２０ｂと、導電膜１２０ａおよび導電膜１２０ｂの側面と接して設けられた第１の絶縁膜１０４と、第１の絶縁膜１０４を介して導電膜１２０ａおよび導電膜１２０ｂ間に設けられ、導電膜１２０ａおよび導電膜１２０ｂの上面の高さよりも上面の高さの低い第１のゲート電極１２２と、第１のゲート電極１２２上に設けられた第１のゲート絶縁膜１０８と、第１のゲート絶縁膜１０８、導電膜１２０ａおよび導電膜１２０ｂと接して設けられた酸化物半導体膜１１８と、酸化物半導体膜１１８上に設けられた第２のゲート絶縁膜１１０と、第２のゲート絶縁膜１１０を介して酸化物半導体膜１１８上に設けられた第２のゲート電極１１６と、を有する。なお、トランジスタ１４０を覆って第２の絶縁膜１１２を設けても構わない。
キャパシタ１３０は、導電膜１２０ｂ、第２のゲート絶縁膜１１０および電極１１４を有する。電極１１４は第２の絶縁膜１１２の側面と接するように図示されているが、これに限定されるものではない。例えば、第２のゲート電極１１６と一部が重畳しても構わないし、第１のゲート電極１２２と同一層である導電膜と一部が重畳しても構わない。なお、電極１１４の代わりに第１のゲート電極１２２と同一層の導電膜を用いても構わない。第１のゲート電極１２２と同一層の導電膜をキャパシタに用いると、導電膜１２０ｂの側面に沿ってキャパシタ１３０を作製することができる。そのため、キャパシタ１３０の誘電体層が同じと仮定したときで導電膜１２０ｂの厚さがＦの３分の１より厚いとき、電極１１４を用いた場合よりも容量を大きくすることができる。なお、ここでは便宜上Ｆを用いて厚さを記載するが、Ｆは上面形状における最小加工寸法であるため、当然ながら導電膜１２０ｂの厚さをＦよりも小さくすることが可能である。
なお、キャパシタ１３０に電極１１４を用いた場合、キャパシタ１３０の誘電体層は第２のゲート絶縁膜１１０および第２の絶縁膜１１２となる。また、キャパシタ１３０に第１のゲート電極１２２と同一層の導電膜を用いた場合、キャパシタ１３０の誘電体層は第１の絶縁膜１０４となる。
ここで、導電膜１２０ａはトランジスタ１４０のソース電極として機能する。また、導電膜１２０ｂはトランジスタ１４０のドレイン電極およびキャパシタ１３０の一対の電極の一方として機能する。
ここで、第１のゲート電極１２２は、トランジスタ１４０のしきい値電圧を制御するためのバックゲート電極としての機能を有する。また、第１のゲート電極１２２と同一層である導電膜がメモリセルを囲むように設けられており、該導電膜はガードリングとしての機能を有し、メモリセルの静電破壊を防止することができる。
トランジスタ１４０の導電膜１２０ａは、ビット線と接続する。ここでは、導電膜１２０ａが延在しビット線を形成している場合について記載する。
また、図示しないが、トランジスタ１４０の第２のゲート電極１１６は、ワード線と接続する。
酸化物半導体膜１１８は、厚さを１ｎｍ以上５０ｎｍ以下とする。好ましくは、厚さを３ｎｍ以上２０ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタでは、酸化物半導体膜１１８の厚さを５ｎｍ程度とすることで、しきい値電圧の変動を抑制でき、安定な電気的特性を有する。
酸化物半導体膜１１８は、少なくともＩｎおよびＺｎを含むことが好ましい。また、酸化物半導体膜１１８は、ＩｎおよびＺｎに加え、トランジスタの電気的特性のばらつきを低減するためにＧａ、Ｓｎ、ＨｆまたはＡｌを有すると好ましい。
または、酸化物半導体膜１１８は、ＩｎおよびＺｎに加え、トランジスタの電気的特性のばらつきを低減するためにランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕから選ばれた一種以上を有してもよい。
酸化物半導体膜１１８として、例えば、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｇａ−Ｏ系材料、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系材料、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系材料を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料を用いたトランジスタでは比較的容易に高い電界効果移動度が得られる。具体的には、トランジスタの電界効果移動度を３１ｃｍ２／Ｖｓ以上、４０ｃｍ２／Ｖｓ以上、６０ｃｍ２／Ｖｓ以上、８０ｃｍ２／Ｖｓ以上または１００ｃｍ２／Ｖｓ以上とすることができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料以外（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系材料）でも、欠陥密度を低減することにより電界効果移動度を高めることができる。
酸化物半導体膜１１８としてＩｎ−Ｚｎ−Ｏ系材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
酸化物半導体膜１１８として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｓｎ、ＨｆおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
酸化物半導体膜１１８は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜１１８に代えて、バンドギャップが前述の数値以上である半導体性を示す材料を用いても構わない。
なお、酸化物半導体膜１１８は、特に水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜１１８であると好ましい。酸化物半導体膜１１８が前述の不純物を有すると、不純物の形成する準位によりバンドギャップ内の再結合が起こり、トランジスタはオフ電流が増大してしまう。そのほかに、酸化物半導体膜中で間接的または直接的にキャリアを生成する不純物として、希ガス、窒素、リンおよびホウ素などがあり、これらも低減されていることが好ましい。
酸化物半導体膜１１８中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、５×１０１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下、より好ましくは１×１０１８ｃｍ−３以下、さらに好ましくは５×１０１７ｃｍ−３以下とする。
また、酸化物半導体膜１１８中のアルカリ金属濃度は、ＳＩＭＳにおいて、ナトリウム濃度が５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下とする。同様に、リチウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。同様に、カリウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。
以上に示した酸化物半導体膜１１８を用いることでトランジスタのオフ電流を小さくできる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を１×１０−１８Ａ以下、１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。そのため、データの保持特性に優れ、消費電力の小さい半導体記憶装置を作製することができる。
酸化物半導体膜１１８は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜１１８は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１３乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１３乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１３において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１３（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１３（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１３（Ａ）に示す小グループは電荷が０である。
図１３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１３（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１３（Ｂ）に示す構造をとりうる。図１３（Ｂ）に示す小グループは電荷が０である。
図１３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１３（Ｃ）に示す小グループは電荷が０である。
図１３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１３（Ｄ）に示す小グループは電荷が＋１となる。
図１３（Ｅ）に、２個のＺｎを含む小グループを示す。図１３（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１３（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１４（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１３（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｍｇ−Ｏ系材料や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系材料、Ｓｎ−Ｏ系材料、Ｚｎ−Ｏ系材料などを用いた場合も同様である。
例えば、図１５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図１５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１５（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
具体的には、図１５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１６（Ａ）に示す結晶構造を取りうる。なお、図１６（Ａ）に示す結晶構造において、図１３（Ｂ）で説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１６（Ｂ）に示す結晶構造を取りうる。なお、図１６（Ｂ）に示す結晶構造において、図１３（Ｂ）で説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
以下に、本発明の一態様である半導体記憶装置に適用可能なトランジスタに用いる酸化物半導体膜の結晶状態について説明する。
結晶状態を評価するに当たり、酸化物半導体膜のＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
まず、脱水素化処理済みの石英基板を準備した。
次に、石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は室温または２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を保持したまま酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
即ち、試料に対し加熱処理を６５０℃の温度で行うことで結晶性を有する酸化物半導体膜が得られることがわかる。
ＣＡＡＣ−ＯＳ膜は、下地となる膜が平坦であると形成されやすい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地となる膜を設ける。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式１にて定義される。
なお、数式１において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
また、基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
導電膜１２０ａおよび導電膜１２０ｂとなる導電膜は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。
第１の絶縁膜１０４、第１のゲート絶縁膜１０８、第２のゲート絶縁膜１１０および第２の絶縁膜１１２となる絶縁膜は、下地絶縁膜１０２と同様の方法および同様の材料を用いて成膜すればよい。
第１のゲート絶縁膜１０８および第２のゲート絶縁膜１１０は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
また、第１のゲート絶縁膜１０８は、酸化物半導体膜１１８が結晶成長しやすいように、十分な平坦性を有することが好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、または１．０×１０２０ｃｍ−３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、イオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料との比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する当該原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式２で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式２の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量について見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
第１のゲート絶縁膜１０８および第２のゲート絶縁膜１１０から酸化物半導体膜１１８に酸素が供給されることで、酸化物半導体膜１１８と第１のゲート絶縁膜１０８および第２のゲート絶縁膜１１０との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１１８と第１のゲート絶縁膜１０８および第２のゲート絶縁膜１１０との界面にキャリアが捕獲されることを抑制することができ、電気的特性の劣化の少ないトランジスタを得ることができる。
さらに、酸化物半導体膜１１８の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜１１８の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、第１のゲート絶縁膜１０８および第２のゲート絶縁膜１１０から酸化物半導体膜１１８に酸素が十分に供給され、好ましくは酸化物半導体膜１１８に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜１１８の酸素欠損を低減することができる。
なお、第２の絶縁膜１１２は、２５０℃以上４５０℃以下の範囲における酸素の拡散係数が、第１のゲート絶縁膜１０８および第２のゲート絶縁膜１１０よりも小さい材料を用いる。例えば、第１のゲート絶縁膜１０８および第２のゲート絶縁膜１１０が加熱処理により酸素を放出する酸化シリコン膜である場合、第２の絶縁膜１１２に酸化アルミニウム膜を用いればよい。このような性質を有する第２の絶縁膜１１２を設けることで、トランジスタ１４０から酸素が外方拡散していくことを防止できる。
第１のゲート電極１２２、第２のゲート電極１１６および電極１１４となる導電膜は、導電膜１２０ａおよび導電膜１２０ｂとなる導電膜と同様の方法および同様の材料を用いて成膜すればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
以下にトランジスタの電界効果移動度について図１７乃至図２０を用いて説明する。なお、わかりやすさのため、説明に用いるトランジスタの構造は、本発明の一態様に係るトランジスタの構造とは異なるものを採用した。
酸化物半導体に限らず、トランジスタの電界効果移動度は、様々な理由によって本来の得られるはずの電界効果移動度よりも低く測定される。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。ここでは、Ｌｅｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出す。
本来のトランジスタの電界効果移動度をμ０とし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定したときに測定される電界効果移動度μは数式３で表される。
ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である。なお、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥが欠陥に由来すると仮定し、数式４で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃｏｘは単位面積当たりのゲート絶縁膜容量、Ｖｇｓはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄｓは、数式５で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍとする。また、Ｖｄｓはドレイン電圧である。
数式５の両辺の対数を取ると、数式６で表される。
数式６の右辺はＶｇｓの関数であるため、縦軸をｌｎ（Ｉｄｓ／Ｖｇｓ）、横軸を１／Ｖｇｓとする直線の傾きから欠陥密度Ｎが求められる。即ち、トランジスタのＶｇｓ−Ｉｄｓ特性から半導体中の欠陥密度Ｎが得られる。
半導体中の欠陥密度Ｎは半導体の成膜時の基板温度に依存する。半導体として、Ｉｎ、ＳｎおよびＺｎの比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて成膜した酸化物半導体を用いた場合、酸化物半導体中の欠陥密度Ｎは１×１０１２／ｃｍ２程度となる。
上述した酸化物半導体中の欠陥密度Ｎをもとに、数式３および数式４を用いて計算すると、本来のトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなる。したがって、酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥がない、理想的なトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとわかる。ところが、欠陥の多い酸化物半導体では、トランジスタの電界効果移動度μは３０ｃｍ２／Ｖｓ程度である。
また、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面散乱によってトランジスタの輸送特性は影響を受ける。ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、数式７で表される。
ここで、Ｄはゲート電極による電界強度、Ｂは定数、ｌは界面散乱の影響が生じる深さである。Ｂおよびｌは、トランジスタの電気的特性の実測より求めることができ、上記酸化物半導体を用いたトランジスタの電気的特性の実測からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍが得られる。Ｄが増加すると、即ちＶｇｓが高くなると、数式７の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥のない、理想的なトランジスタの電界効果移動度μ２を計算した結果を図１７に示す。なお、計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率を４．１とした。また、チャネル長およびチャネル幅はともに１０μｍ、Ｖｄｓは０．１Ｖとした。
図１７で示されるように、Ｖｇｓが１Ｖ近傍で電界効果移動度μ２は１００ｃｍ２／Ｖｓ以上のピークを有するが、Ｖｇｓがさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度μ２が低下することがわかる。
このような理想的なトランジスタを微細化した場合について、計算した結果を図１８乃至図２０に示す。なお、計算には図２１に示した構造のトランジスタを仮定している。
図２１（Ａ）に示すトランジスタは、基板２１００と、基板２１００上に設けられた下地絶縁膜２１０２と、下地絶縁膜２１０２の周辺に設けられた保護絶縁膜２１０４と、下地絶縁膜２１０２および保護絶縁膜２１０４上に設けられた高抵抗領域２１０６ａおよび低抵抗領域２１０６ｂを有する酸化物半導体膜２１０６と、酸化物半導体膜２１０６上に設けられたゲート絶縁膜２１０８と、ゲート絶縁膜２１０８を介して酸化物半導体膜２１０６と重畳して設けられたゲート電極２１１０と、ゲート電極２１１０の側面と接して設けられた側壁絶縁膜２１１２と、少なくとも酸化物半導体膜２１０６と接して設けられた一対の電極２１１４と、を有する。
ここで、低抵抗領域２１０６ｂの抵抗率を２×１０−３Ωｃｍ、ゲート電極２１１０の幅を３３ｎｍ、側壁絶縁膜２１１２の幅を５ｎｍ、チャネル幅を４０ｎｍとする。なお、チャネル領域を便宜上高抵抗領域２１０６ａという名称で記載しているが、ここではチャネル領域を真性半導体と仮定している。
計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１８は、図２１（Ａ）に示される構造のトランジスタのＩｄｓ（実線）および電界効果移動度μ（点線）のＶｇｓ依存性である。なお、ＩｄｓはＶｄｓを１Ｖとし、電界効果移動度μはＶｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図１８（Ａ）に、１０ｎｍとした場合を図１８（Ｂ）に、５ｎｍとした場合を図１８（Ｃ）にそれぞれ示す。
図１８より、ゲート絶縁膜が薄くなるほど、オフ状態（ここではＶｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電流Ｉｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではＶｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓには目立った変化がない。図１８より、Ｖｇｓが１Ｖ近傍でＩｄｓは半導体装置であるメモリなどに必要とされる１０μＡを超えることがわかる。
同様に、図２１（Ｂ）で示されるトランジスタについて計算を行っている。図２１（Ｂ）で示されるトランジスタは、高抵抗領域２１０７ａおよび低抵抗領域２１０７ｂを有する酸化物半導体膜２１０７を有する点で、図２１（Ａ）で示されるトランジスタとは異なる。具体的には、図２１（Ｂ）で示されるトランジスタは、側壁絶縁膜２１１２と重畳する酸化物半導体膜２１０７の領域が高抵抗領域２１０７ａに含まれる。即ち、該トランジスタは側壁絶縁膜２１１２の幅だけオフセット領域を有するトランジスタである。なお、オフセット領域の幅をオフセット長（Ｌｏｆｆ）ともいう。
図２１（Ｂ）で示されるトランジスタにおいて、Ｌｏｆｆを５ｎｍとし、ドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のＶｇｓ依存性を図１９に示す。なお、Ｉｄｓは、Ｖｄｓを１Ｖとし、電界効果移動度μはＶｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図１９（Ａ）に、１０ｎｍとした場合を図１９（Ｂ）に、５ｎｍとした場合を図１９（Ｃ）にそれぞれ示す。
また、図２０は、図２１（Ｂ）に示されるトランジスタの構造から、Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のＶｇｓ依存性である。なお、Ｉｄｓは、Ｖｄｓを１Ｖとし、電界効果移動度μはＶｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２０（Ａ）に、１０ｎｍとした場合を図２０（Ｂ）に、５ｎｍとした場合を図２０（Ｃ）にそれぞれ示す。
図１９および図２０に示した計算結果より、図１８と同様に、いずれもゲート絶縁膜が薄くなるほどオフ状態（ここではＶｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電流Ｉｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではＶｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓには目立った変化がないとわかる。
なお、電界効果移動度μのピークは、図１８では８０ｃｍ２／Ｖｓ程度であるが、図１９では６０ｃｍ２／Ｖｓ程度、図２０では４０ｃｍ２／Ｖｓ程度、Ｌｏｆｆが増加するほど低下することがわかる。また、オフ状態でのＩｄｓも同様の傾向となることがわかる。一方、オン状態のＩｄｓはオフセット長Ｌｏｆｆの増加に伴って減少するが、オフ状態のＩｄｓの低下に比べるとはるかに緩やかである。また、いずれの計算結果からもＶｇｓが１Ｖ近傍で、Ｉｄｓはメモリなどに必要とされる１０μＡを超えることがわかる。
次に、図１で説明したメモリセルをマトリクス状に配置したメモリセルアレイについて回路図である図２を用いて説明する。
メモリセルアレイは、ワード線ＷＬと、ビット線ＢＬと、バックゲート線ＢＧＬと、メモリセルＭＣと、を有する。
メモリセルＭＣにおいて、トランジスタ１４０のゲートはワード線ＷＬと接続し、トランジスタ１４０のソースはビット線ＢＬと接続し、トランジスタ１４０のバックゲートはバックゲート線ＢＧＬと接続する。また、キャパシタ１３０の一対の電極の一方はトランジスタ１４０のドレインと接続し、キャパシタ１３０の一対の電極の他方は接地される。ただし、キャパシタ１３０の一対の電極の他方は必ずしも接地されているわけではなく、バックゲート線ＢＧＬと接続されていてもよい。
ここで、トランジスタ１４０のゲートは第２のゲート電極１１６に、トランジスタ１４０のソースは導電膜１２０ａに、トランジスタ１４０のドレインは導電膜１２０ｂに、トランジスタ１４０のバックゲートは第１のゲート電極１２２に、それぞれ対応する。
なお、バックゲート線ＢＧＬは、スイッチング素子およびキャパシタと接続されていても構わない。その場合、バックゲート線ＢＧＬには、スイッチング素子を介して電位が印加される。また、スイッチング素子をオフ状態にすると、キャパシタに電位が保持される。スイッチング素子は、ノーマリーオフであることが好ましい。そうすることで、スイッチング素子への電源供給を止めた場合にもキャパシタには電位が保持されることになる。例えば、スイッチング素子として、トランジスタ１４０と同様のトランジスタを用いても構わない。
ここで、ノーマリーオフとは、電源による電位の印加がないときにオフ状態であることをいう。
このように、バックゲート線ＢＧＬを設けることによって、トランジスタ１４０のしきい値電圧を制御することができる。例えば、バックゲート線ＢＧＬに負電圧（トランジスタ１４０のソース電位よりも低い電位）を印加し、トランジスタ１４０のしきい値電圧を正方向に変動させることで、ゲート電圧が０Ｖのとき（電源供給なしのとき）にトランジスタ１４０を確実にオフ状態にすることができる。そのため、電源供給なしでも、長期間に渡ってメモリセルＭＣのデータを保持することが可能となる。
ここで、図２に示すメモリセルアレイにデータを書き込む方法および読み出す方法を説明する。
メモリセルアレイへのデータの書き込みは、メモリセルＭＣごとまたは行ごとに行う。
まずは、メモリセルＭＣごとにデータを書き込む方法を説明する。例えば、１行１列にあるメモリセルＭＣにデータ１を書き込む場合、１行目のワード線ＷＬに電位ＶＨを印加した後、１列目のビット線ＢＬの電位をＶＤＤにすればよい。または、１行１列にあるメモリセルＭＣにデータ０を書き込む場合、１行目のワード線ＷＬに電位ＶＨを印加した後、１列目のビット線ＢＬの電位をＧＮＤにすればよい。次に、ワード線ＷＬの電位をＧＮＤ（またはＧＮＤ以下）にすることで、キャパシタ１３０にデータが保持される。この動作を全てのメモリセルＭＣに行えば、メモリセルアレイにデータを書き込むことができる。なお、メモリセルＭＣごとにデータを書き込んだ後、同じ行にある別のメモリセルＭＣにデータを書き込むことでデータが失われてしまう。それを防ぐため、一度書き込んだデータを保持する回路を設け、同じ行の全てのメモリセルＭＣへのデータの書き込みが終了するまで、個々のメモリセルＭＣにデータを書き込むたびに、すでに書き込み済みの個々のメモリセルＭＣに対しても繰り返しデータの書き込みを行う。
または、データの書き込みは行ごとに行う。例えば、１行目のメモリセルＭＣにデータを書き込む場合、１行目のワード線ＷＬに電位ＶＨを印加した後、データ１を書き込みたいメモリセルのある列のビット線の電位をＶＤＤとし、データ０を書き込みたいメモリセルのある列のビット線の電位をＧＮＤとする。次に、ワード線ＷＬの電位をＧＮＤ（またはＧＮＤ以下）にすることで、キャパシタ１３０にデータが保持される。この動作を行ごとに行えば、全てのメモリセルに対してデータを書き込むことができる。
次に、データの読み出し方法について説明する。
まずは、メモリセルＭＣごとにデータを読み出す方法を説明する。例えば、１行１列にあるメモリセルＭＣのデータを読み出す場合、１列目のビット線ＢＬを所定の電位（定電位）とする。次に、１行目のワード線ＷＬの電位をＶＨとすると、１列目のビット線ＢＬの電位がメモリセルＭＣに保持されたデータに応じて変動する。このときのビット線ＢＬの電位をセンスアンプ（図示せず）にて読み出すことができる。この動作をメモリセルＭＣごとに行うことで、全てのメモリセルのデータを読み出すことができる。なお、メモリセルＭＣごとにデータを読み出す場合、データを読み出すたびに同じ行にある別のメモリセルＭＣのデータが失われてしまう。それを防ぐため、一度書き込んだデータを保持する回路を設け、同じ行の全てのメモリセルＭＣへのデータの読み出しが終了するまで、個々のメモリセルＭＣにデータを読み出すたびに、読み出しが済んでいない個々のメモリセルＭＣに対して繰り返しデータの書き込みを行う。
または、データの読み出しは行ごとに行う。例えば、１行目のメモリセルＭＣのデータを読み出す場合、全ビット線ＢＬを所定の電位（定電位）とする。次に、１行目のワード線ＷＬの電位をＶＨとすると、各ビット線ＢＬの電位がデータに応じて変動する。この動作を行ごとに行うことで、全てのメモリセルのデータを読み出すことができる。
以上がメモリセルアレイへのデータの書き込みおよび読み出し方法である。
図１に示すメモリセルの作製方法を図３乃至図５を用いて説明する。
まず、基板１００上にスパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて下地絶縁膜１０２を成膜する（図３（Ａ）参照。）。
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて導電膜を成膜する。次に、該導電膜をフォトリソグラフィ工程によって加工し、導電膜１２０ａおよび導電膜１２０ｂを形成する（図３（Ｂ）参照。）。
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて第１の絶縁膜１０５を成膜する（図３（Ｃ）参照。）。
次に、導電膜１２０ａおよび導電膜１２０ｂが形成する段差を埋めるような形状の導電膜１２３を形成する（図３（Ｄ）参照。）。導電膜１２３は、例えば、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて導電膜を成膜し、該導電膜をＣＭＰ処理などによって平坦化して形成しても構わないし、公知のリフロー技術や平坦化膜成膜技術（バイアススパッタリング法など）を用いて形成しても構わない。
次に、導電膜１２３を選択的にエッチングすることで導電膜１２０ａおよび導電膜１２０ｂの上面よりも高さが低くなるように加工し、第１のゲート電極１２２を形成する（図４（Ａ）参照。）。
次に、導電膜１２０ａおよび導電膜１２０ｂが形成する段差を埋めるような形状の絶縁膜１０９を形成する（図４（Ｂ）参照。）。絶縁膜１０９は、例えば、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて絶縁膜を成膜し、該絶縁膜をＣＭＰ処理などによって平坦化して形成しても構わないし、公知の平坦化膜成膜技術を用いて形成しても構わない。
次に、絶縁膜１０９をＣＭＰ処理により加工し、第１のゲート絶縁膜１０８を形成する（図４（Ｃ）参照。）。ただし、絶縁膜１０９を、ＣＭＰ処理に代えてドライエッチング法を用いて加工し、第１のゲート絶縁膜１０８を形成しても構わない。また、図４（Ｃ）では、第１のゲート絶縁膜１０８と導電膜１２０ａおよび導電膜１２０ｂの上面の高さが一致しているが、この形状に限定されない。例えば、どちらかの膜面が高くなっていても構わない。
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜を成膜する。
酸化物半導体膜は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が膜中に含まれないため、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の組成比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
次に、第１の加熱処理を行う。第１の加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。第１の加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
第１の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を効果的に低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
酸化物半導体膜は、成膜時の基板加熱に加え、第１の加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
なお、酸化物半導体膜に酸素イオンを注入し、加熱処理により酸化物半導体膜に含まれる水素などの不純物を放出させ、該加熱処理と同時に、またはその後の加熱処理（第１の加熱処理など）により酸化物半導体膜を結晶化させてもよい。
次に、酸化物半導体膜をフォトリソグラフィ工程によって加工し、酸化物半導体膜１１８を形成する（図５（Ａ）参照。）。
次に、第２のゲート絶縁膜１１０を成膜する（図５（Ｂ）参照。）。第２のゲート絶縁膜１１０は、第１の絶縁膜１０４または第１のゲート絶縁膜１０８の形成方法を参照して成膜すればよい。
次に、第２のゲート電極１１６を形成する（図５（Ｃ）参照。）。第２のゲート電極１１６は、導電膜１２０ａおよび導電膜１２０ｂ、または第１のゲート電極１２２の形成方法を参照して形成すればよい。
ここで、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の方法で行えばよい。第２の加熱処理を行うことで、第１のゲート絶縁膜１０８、第２のゲート絶縁膜１１０などから酸素が放出され、酸化物半導体膜１１８中の酸素欠損、酸化物半導体膜１１８と第１のゲート絶縁膜１０８および第２のゲート絶縁膜１１０との界面準位密度を低減することができる。そのため、得られるメモリセルの信頼性を高めることができる。
次に、第２の絶縁膜１１２を成膜し、その後電極１１４を形成すれば図１（Ｂ）に示すメモリセルを作製することができる。
以下に、本発明の一態様である半導体記憶装置に適用することのできる酸化物半導体を用いたトランジスタの電気的特性について説明する。
図２２は、作製したトランジスタ（試料１および試料２）の構造を示す上面図および断面図である。図２２（Ａ）はトランジスタの上面図である。また、図２２（Ｂ）は図２２（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
図２２（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８および層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
なお、図２２（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
図２２（Ｂ）に示す構造のトランジスタ（試料１および試料２）の作製方法を以下に説明する。
まず、基板６００の表面に対し、アルゴン雰囲気でプラズマ処理を行った。プラズマ処理は、スパッタリング装置を用い、基板６００側にバイアス電力を２００Ｗ（ＲＦ）印加して３分間行った。
続けて、真空状態を保ったまま、下地絶縁膜６０２である酸化シリコン膜を３００ｎｍの厚さで成膜した。
酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を１５００Ｗ（ＲＦ）として成膜した。ターゲットは、石英ターゲットを用いた。なお、成膜時の基板加熱温度は１００℃とした。
次に、下地絶縁膜６０２の表面をＣＭＰ処理し、Ｒａ＝０．２ｎｍ程度まで平坦化した。
次に、酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。
次に、試料２のみ加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を保持したままさらに酸素雰囲気で１時間の加熱処理を行った。
次に、フォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体膜６０６を形成した。
次に、タングステン膜を５０ｎｍの厚さで成膜した。
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜した。なお、成膜時の基板加熱温度は２００℃とした。
次に、フォトリソグラフィ工程によってタングステン膜を加工して、一対の電極６１４を形成した。
次に、ゲート絶縁膜６０８である酸化シリコン膜を１００ｎｍの厚さで成膜した。なお、酸化シリコン膜の比誘電率は３．８とした。
ゲート絶縁膜６０８である酸化シリコン膜は、下地絶縁膜６０２と同様の方法で成膜した。
次に、窒化タンタル膜およびタングステン膜を、この順番でそれぞれ１５ｎｍおよび１３５ｎｍの厚さで成膜した。
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で電力を１０００Ｗ（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（ＤＣ）として成膜した。なお、成膜時の基板加熱温度は２００℃とした。
次に、フォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して、ゲート電極６１０を形成した。
次に、層間絶縁膜６１６となる酸化窒化シリコン膜を３００ｎｍの厚さで成膜した。
層間絶縁膜６１６となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜した。なお、成膜時の基板加熱温度は３２５℃とした。
次に、フォトリソグラフィ工程によって層間絶縁膜６１６となる酸化窒化シリコン膜を加工した。
次に、層間絶縁膜６１６となる感光性ポリイミドを１５００ｎｍの厚さで成膜した。
次に、層間絶縁膜６１６となる酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフォトマスクを用いて層間絶縁膜６１６となる感光性ポリイミドを露光し、その後現像し、次に感光性ポリイミド膜を硬化させるために加熱処理を行い、硬化した感光性ポリイミドおよび酸化窒化シリコン膜とを有する層間絶縁膜６１６を形成した。加熱処理は、窒素雰囲気において、３００℃の温度で行った。
次に、チタン膜、アルミニウム膜およびチタン膜を、この順番でそれぞれ５０ｎｍ、１００ｎｍおよび５ｎｍの厚さで成膜した。
チタン膜は、二層ともにスパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
アルミニウム膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜した。なお、成膜時に基板加熱は行っていない。
次に、フォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工して、配線６１８を形成した。
次に、保護膜６２０である感光性ポリイミド膜を１５００ｎｍの厚さで成膜した。
次に、配線６１８のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイミドを露光し、その後現像して、保護膜６２０に配線６１８を露出する開口部を形成した。
次に、感光性ポリイミド膜を硬化させるために加熱処理を行った。加熱処理は、層間絶縁膜６１６で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行った。
以上の工程で、図２２（Ｂ）に示す構造のトランジスタを作製した。
次に、図２２（Ｂ）に示す構造のトランジスタの電気的特性を評価した。
図２２（Ｂ）に示す構造のトランジスタにおけるＶｇｓ−Ｉｄｓ特性を測定し、試料１の結果を図２３（Ａ）に、試料２の結果を図２３（Ｂ）にそれぞれ示す。なお、測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが片側３μｍ（合計６μｍ）である。また、Ｖｄｓは１０Ｖとした。
また、試料１と試料２とを比較すると、酸化物半導体膜の成膜後に加熱処理を行うことでトランジスタの電界効果移動度が高くなることがわかる。発明者等は、これが加熱処理により酸化物半導体膜中の不純物濃度が低減されたためである、と考えた。したがって、酸化物半導体膜の成膜後に行う加熱処理によって酸化物半導体膜中の不純物濃度を低減し、その結果、トランジスタの電界効果移動度を理想的な電界効果移動度に近づけることができたとわかる。
このように、酸化物半導体膜の成膜後に加熱処理を行うことで、酸化物半導体膜中の不純物濃度が低減され、その結果トランジスタの電界効果移動度が高まることがわかる。
次に、試料１および試料２に対しＢＴ試験を行った。ＢＴ試験について以下に説明する。
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。なお、図には、ＢＴ試験前後のＶｇｓ−Ｉｄｓ特性の変動をわかりやすくするため、矢印を付している。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２は、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性の高いトランジスタであることがわかる。
次に、試料２のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍとした。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。
図２６（Ａ）に基板温度としきい値電圧の関係を、図２６（Ｂ）に基板温度と電界効果移動度の関係を示す。
図２６（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃（０．３８Ｖ）〜１５０℃（−１．０８Ｖ）であった。
また、図２６（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃（３７．４ｃｍ２／Ｖｓ）〜１５０℃（３３．４ｃｍ２／Ｖｓ）であった。
このように、試料２は、上述の温度範囲において電気的特性の変動が小さいことがわかる。
以上に示したトランジスタは、高い電界効果移動度を有し、信頼性が高いことがわかる。
同様に、本発明の一態様である半導体記憶装置に適用可能なトランジスタの、チャネル幅が１μｍ当たりのオフ電流を評価した。
試料２と同様の方法で試料を作製した。なお、測定に用いたトランジスタは、Ｌを３μｍ、Ｗを１０ｃｍ、Ｌｏｖを２μｍ、ｄＷを０μｍとしている。
図２７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
以下にトランジスタのオフ電流の測定方法を簡単に説明する。ここでは便宜上測定対象となるトランジスタを第１のトランジスタと呼ぶ。
第１のトランジスタのドレインはフローティングゲートＦＧと接続され、フローティングゲートＦＧは第２のトランジスタのゲートと接続される。
まず、第１のトランジスタをオフ状態とし、次に、フローティングゲートＦＧに電荷を与える。なお、第２のトランジスタには一定のドレイン電圧が印加されている。
このとき、フローティングゲートＦＧの電荷が第１のトランジスタを通じて徐々にリークする。フローティングゲートＦＧの電荷が抜けると、第２のトランジスタのソース電位が変化する。このソース電位の時間に対する変化量から第１のトランジスタからリークする電荷量が見積もられ、オフ電流を測定することができる。
図２７より、作製したトランジスタは、測定時の基板温度が８５℃のときオフ電流は１×１０−２１Ａ／μｍ（１ｚＡ／μｍ）であった。
このように、作製したトランジスタのオフ電流は極めて小さいことがわかる。
以上に示すように、信頼性が高く、オフ電流の小さいトランジスタで構成された、信頼性が高く、リフレッシュ動作の頻度の低いメモリセルを得ることができる。
通常バックゲートを設ける場合、バックゲート電極をソース電極およびドレイン電極から分離するためにトランジスタのサイズを大きくする必要があるが、第１のゲート電極１２２をバックゲート電極として用いることで、バックゲート電極を有する微細なトランジスタを作製することができる。そのため、図１に示したメモリセルで構成される半導体記憶装置の集積度を高めることができる。
本実施の形態に示したメモリセルは、トランジスタのしきい値電圧が制御され、かつトランジスタのオフ電流が極めて小さいため、リフレッシュ動作の頻度を低減することができる。そのため、消費電力の小さい半導体記憶装置を提供することができる。
また、トランジスタにバックゲート電極を設けてもメモリセルの面積を大きくする必要がないため、集積度の高い半導体記憶装置を提供することができる。
また、第１のゲート電極と同一層である導電膜がメモリセルを囲むように設けられるため、該導電膜がガードリングとしての機能を有し、メモリセルの静電破壊が起こりにくい半導体記憶装置を提供することができる。
本実施の形態は、適宜他の実施の形態と組み合わせて用いても構わない。
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体記憶装置と構成の異なる半導体記憶装置について図６乃至図１０を用いて説明する。
図６は、メモリセルを示す上面図（図６（Ａ）参照。）および断面図（図６（Ｂ）参照。）である。
図６（Ａ）より、一つのメモリセルのサイズは８Ｆ２（縦２Ｆ×横４Ｆ）である。
図６（Ｂ）より、メモリセルは、第１のトランジスタ２５０と、第２のトランジスタ２４０と、キャパシタ２３０と、を有する。
なお、メモリセルは、基板２００と、基板２００上の下地絶縁膜２０２上に設けられる。なお、基板２００の表面状態によっては、下地絶縁膜２０２を設けない構造としても構わない。
第１のトランジスタ２５０は、高抵抗領域２２６ａ、低抵抗領域２２６ｂおよび低抵抗領域２２６ｃを有する半導体膜２２６と、半導体膜２２６上に設けられたゲート絶縁膜２２８と、ゲート絶縁膜２２８を介して高抵抗領域２２６ａと重畳して設けられた導電膜２２０ｂと、を有する。
第２のトランジスタ２４０は、導電膜２２０ｂと、ゲート絶縁膜２２８に設けられた開口部を介して低抵抗領域２２６ｂと接続する、導電膜２２０ｂと同一層かつ同一材料である導電膜２２０ａと、ゲート絶縁膜２２８の上面、導電膜２２０ａおよび導電膜２２０ｂの側面と接して設けられた第１の絶縁膜２０４と、第１の絶縁膜２０４を介して導電膜２２０ａおよび導電膜２２０ｂ間に設けられ、導電膜２２０ａおよび導電膜２２０ｂの上面の高さよりも上面の高さの低い第１のゲート電極２２２と、第１のゲート電極２２２上に設けられた第１のゲート絶縁膜２０８と、第１のゲート絶縁膜２０８、導電膜２２０ａおよび導電膜２２０ｂと接して設けられた酸化物半導体膜２１８と、酸化物半導体膜２１８上に設けられた第２のゲート絶縁膜２１０と、第２のゲート絶縁膜２１０を介して酸化物半導体膜２１８に重畳して設けられた第２のゲート電極２１６と、を有する。なお、第２のトランジスタ２４０を覆って第２の絶縁膜２１２を設けても構わない。
キャパシタ２３０は、導電膜２２０ｂ、第２のゲート絶縁膜２１０および電極２１４を有する。
なお、基板２００、下地絶縁膜２０２、導電膜２２０ｂ、導電膜２２０ａ、第１の絶縁膜２０４、第１のゲート電極２２２、第１のゲート絶縁膜２０８、酸化物半導体膜２１８、第２のゲート絶縁膜２１０、第２のゲート電極２１６、第２の絶縁膜２１２および電極２１４は、それぞれ基板１００、下地絶縁膜１０２、導電膜１２０ｂ、導電膜１２０ａ、第１の絶縁膜１０４、第１のゲート電極１２２、第１のゲート絶縁膜１０８、酸化物半導体膜１１８、第２のゲート絶縁膜１１０、第２のゲート電極１１６、第２の絶縁膜１１２および電極１１４と同様の方法および同様の材料を用いて形成すればよい。
半導体膜２２６は、多結晶シリコン、単結晶シリコン、多結晶ゲルマニウム、単結晶ゲルマニウム、ガリウムヒ素などに代表される公知の半導体材料を用いればよい。
ここで、導電膜２２０ａは第１のトランジスタ２５０のソース電極および第２のトランジスタ２４０のソース電極として機能する。また、導電膜２２０ｂは、第１のトランジスタ２５０のゲート電極、第２のトランジスタ２４０のドレイン電極およびキャパシタ２３０の一対の電極の一方として機能する。また、高抵抗領域２２６ａ、低抵抗領域２２６ｂおよび低抵抗領域２２６ｃは、それぞれ第１のトランジスタ２５０のチャネル領域、ソース領域およびドレイン領域として機能する。
ここで、第１のゲート電極２２２は、第２のトランジスタ２４０のしきい値電圧を制御するためのバックゲート電極としての機能を有する。また、第１のゲート電極２２２と同一層である導電膜がメモリセルを囲むように設けられるため、該導電膜がガードリングとしての機能を有し、メモリセルの静電破壊を防止することができる。
導電膜２２０ａは、ビット線と接続する。ここでは、導電膜２２０ａが延在しビット線を形成している場合について記載する。
また、図示しないが、第２のゲート電極２１６はワード線と接続し、低抵抗領域２２６ｃはソース線と接続する。
次に、図６で説明したメモリセルをマトリクス状に配置したメモリセルアレイについて回路図である図７を用いて説明する。
メモリセルアレイは、ワード線ＷＬと、ビット線ＢＬと、ソース線ＳＬと、バックゲート線ＢＧＬと、メモリセルＭＣと、を有する。
メモリセルＭＣにおいて、第１のトランジスタ２５０のソースおよび第２のトランジスタ２４０のソースはビット線ＢＬと接続し、第１のトランジスタ２５０のドレインはソース線ＳＬと接続し、第２のトランジスタ２４０のゲートはワード線ＷＬと接続し、第１のトランジスタ２５０のゲートは第２のトランジスタ２４０のドレインおよびキャパシタ２３０の一対の電極の一方と接続し、第２のトランジスタ２４０のバックゲートはバックゲート線ＢＧＬと接続し、キャパシタ２３０の一対の電極の他方は接地する。
メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿２＿１は、ビット線ＢＬ＿１を共有しており、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２は、ワード線ＷＬ＿１およびソース線ＳＬ＿１を共有している。即ち、各列でビット線ＢＬを、各行でワード線ＷＬおよびソース線ＳＬを共有している。
ここで、第１のトランジスタ２５０のゲートは導電膜２２０ｂに、第１のトランジスタ２５０のソースは低抵抗領域２２６ｂに、第１のトランジスタ２５０のドレインは低抵抗領域２２６ｃに、第２のトランジスタ２４０のゲートは第２のゲート電極２１６に、第２のトランジスタ２４０のソースは導電膜２２０ａに、第２のトランジスタ２４０のドレインは導電膜２２０ｂに、第２のトランジスタ２４０のバックゲートは第１のゲート電極２２２に、それぞれ対応する。
なお、バックゲート線ＢＧＬは、スイッチング素子およびキャパシタと接続されていても構わない。その場合、バックゲート線ＢＧＬには、スイッチング素子を介して電位が印加される。また、スイッチング素子をオフ状態にすると、キャパシタに電位が保持される。スイッチング素子は、ノーマリーオフであることが好ましい。そうすることで、スイッチング素子への電源供給を止めた場合にもキャパシタには電位が保持されることになる。例えば、スイッチング素子として、第２のトランジスタ２４０と同様のトランジスタを用いても構わない。
このように、バックゲート線ＢＧＬを設けることによって、第２のトランジスタ２４０のしきい値電圧を制御することができる。例えば、バックゲート線ＢＧＬに負電圧（第２のトランジスタ２４０のソース電位よりも低い電位）を印加し、第２のトランジスタ２４０のしきい値電圧を正方向に変動させることで、ゲート電圧が０Ｖのとき（電源供給なしのとき）に第２のトランジスタ２４０を確実にオフ状態にすることができる。そのため、電源供給なしでも、長期間に渡ってメモリセルＭＣのデータを保持することが可能となる。
ここで、図７に示すメモリセルアレイにデータを書き込む方法および読み出す方法を説明する。
まずは、メモリセルアレイへのデータの書き込み方法を示す。
データの書き込みは行ごとに行う。ここでは、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２からデータを書き込む。
まず、ワード線ＷＬ＿１を電位ＶＨ（ＶＤＤよりも第２のトランジスタ２４０のしきい値電圧（Ｖｔｈ）以上高い電位）とし、ワード線ＷＬ＿２、ソース線ＳＬ＿１およびソース線ＳＬ＿２を電位ＧＮＤとする。次に、データ１を書き込むメモリセルＭＣがある列に対応するビット線ＢＬを電位ＶＤＤとし、データ０を書き込むメモリセルＭＣがある列に対応するビット線ＢＬを電位ＧＮＤとする。このようにすることで、データ１を書き込むメモリセルＭＣのキャパシタ２３０の電位はＶＤＤとなり、データ０を書き込むメモリセルＭＣのキャパシタ２３０の電位はＧＮＤとなる。
次に、行を移動して、同様の方法でメモリセルＭＣ＿２＿１およびメモリセルＭＣ＿２＿２にデータを書き込む。
以上のような方法で、メモリセルアレイにデータを書き込むことができる。
次に、メモリセルアレイに書き込んだデータの保持方法を示す。
書き込んだデータの保持は、ワード線ＷＬ＿１、ワード線ＷＬ＿２、ビット線ＢＬ＿１、ビット線ＢＬ＿２、ソース線ＳＬ＿１およびソース線ＳＬ＿２を浮遊電位（フロートともいう。）とする。または、ワード線ＷＬ＿１、ワード線ＷＬ＿２、ビット線ＢＬ＿１、ビット線ＢＬ＿２、ソース線ＳＬ＿１およびソース線ＳＬ＿２をＧＮＤ（またはＧＮＤ以下）とする。
以上のような方法で、メモリセルアレイに書き込んだデータを保持することができる。
次に、メモリセルアレイに保持されたデータを読み出す方法を示す。
保持されたデータの読み出しは行ごとに行う。ここでは、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２からデータを読み出す。
まず、ソース線ＳＬ＿１を電位ＶＤＤとし、ソース線ＳＬ＿２、ワード線ＷＬ＿１およびワード線ＷＬ＿２を電位ＧＮＤとする。なお、図示しないが、ビット線ＢＬ＿１およびビット線ＢＬ＿２は、プルダウン回路と接続する。プルダウン回路と接続することによって、ビット線ＢＬにプルダウン回路以外何も接続していないとき、ビット線ＢＬを電位ＧＮＤに固定することができる。即ち、メモリセルＭＣがデータ１を保持しているとき、第１のトランジスタ２５０がオンし、ビット線ＢＬが電位ＶＤＤとなる。または、メモリセルＭＣがデータ０を保持しているとき、第１のトランジスタ２５０がオフしているため、ビット線ＢＬは電位ＧＮＤとなる。こうしてビット線ＢＬの電位によってデータを読み出すことができる。
次に、行を移動して、同様の方法でメモリセルＭＣ＿２＿１およびメモリセルＭＣ＿２＿２からデータを読み出す。
以上のような方法で、メモリセルアレイに保持されたデータを読み出すことができる。
以上がメモリセルアレイへのデータの書き込みおよび読み出し方法である。
図６に示すメモリセルの作製方法を図８乃至図１０を用いて説明する。
まず、基板２００上に下地絶縁膜２０２を成膜する。次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて半導体膜２７６を成膜する（図８（Ａ）参照。）。
なお、基板２００、下地絶縁膜２０２および半導体膜２７６を有するＳＯＩ基板などの半導体基板を用いても構わない。
次に、半導体膜２７６に対し、フォトリソグラフィ工程によって選択的に不純物を添加することで、高抵抗領域２２６ａ、低抵抗領域２２６ｂおよび低抵抗領域２２６ｃを形成する（図８（Ｂ）参照。）。
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて絶縁膜を成膜し、フォトリソグラフィ工程によって加工してゲート絶縁膜２２８を形成する（図８（Ｃ）参照。）。
次に、導電膜２２０ａおよび導電膜２２０ｂを形成する（図８（Ｄ）参照。）。
次に、第１の絶縁膜２０５を成膜する（図９（Ａ）参照。）。
次に、第１のゲート電極２２２を形成する（図９（Ｂ）参照。）。
次に、第１のゲート絶縁膜２０８を形成する（図９（Ｃ）参照。）。
次に、酸化物半導体膜を成膜する。
次に、第１の加熱処理を行う。第１の加熱処理は、実施の形態１に示した第１の加熱処理を参酌する。
なお、酸化物半導体膜に酸素イオンを注入し、加熱処理により酸化物半導体膜に含まれる水素などの不純物を放出させ、該加熱処理と同時に、またはその後の加熱処理（第１の加熱処理など）により酸化物半導体膜を結晶化させてもよい。
次に、酸化物半導体膜を加工して、酸化物半導体膜２１８を形成する（図１０（Ａ）参照。）。
次に、第２のゲート絶縁膜２１０を成膜する（図１０（Ｂ）参照。）。
次に、第２のゲート電極２１６を形成する（図１０（Ｃ）参照。）。
ここで、第２の加熱処理を行ってもよい。第２の加熱処理は、実施の形態１に示した第２の加熱処理を参酌する。
次に、第２の絶縁膜２１２を成膜し、その後電極２１４を形成すれば図６（Ｂ）に示すメモリセルを作製することができる。
通常バックゲートを設ける場合、バックゲート電極をソース電極およびドレイン電極から分離するためにトランジスタのサイズを大きくする必要があるが、第１のゲート電極２２２をバックゲート電極として用いることで、バックゲート電極を有する微細なトランジスタを作製することができる。そのため、図６に示したメモリセルで構成される半導体記憶装置の集積度を高めることができる。
本実施の形態に示したメモリセルは、トランジスタのしきい値電圧が制御され、かつトランジスタのオフ電流が極めて小さいため、メモリセルに書き込んだデータを長期間に渡って保持することができる。そのため、消費電力の小さい半導体記憶装置を提供することができる。
また、トランジスタにバックゲート電極を設けてもメモリセルの面積を大きくする必要がないため、集積度の高い半導体記憶装置を提供することができる。
また、第１のゲート電極と同一層である導電膜がメモリセルを囲むように設けられるため、該導電膜がガードリングとしての機能を有し、メモリセルの静電破壊が起こりにくい半導体記憶装置を提供することができる。
本実施の形態は、適宜他の実施の形態と組み合わせて用いても構わない。
（実施の形態３）
実施の形態１または実施の形態２で示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、実施の形態１または実施の形態２で示した半導体記憶装置が設けられている。
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する半導体記憶装置において、論理（値）を反転させる論理素子によるデータの保持を行うか、キャパシタによるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持を行う場合、レジスタ１１９６内の半導体記憶装置への電源電圧の供給が行われる。キャパシタによるデータの保持を行う場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の半導体記憶装置への電源電圧の供給を停止することができる。
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノードとのに、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）および図１１（Ｃ）の回路の説明を行う。
図１１（Ｂ）および図１１（Ｃ）では、半導体記憶装置への電源電位の供給を制御するスイッチング素子に、酸化物半導体を用いたトランジスタを含む記憶回路の構成の一例を示す。
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、半導体記憶装置１１４２を複数有する半導体記憶装置群１１４３とを有している。具体的に、各半導体記憶装置１１４２には、実施の形態１または実施の形態２に示す半導体記憶装置を用いることができる。半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが与えられている。さらに、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳが与えられている。
図１１（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１１（Ｃ）には、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３の少なくともいずれかを適用した電子機器の例について説明する。
図１２（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、電子機器の内部にあるＣＰＵおよびメモリモジュールに適用することができる。
図１２（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、電子機器の内部にあるメモリモジュールに適用することができる。
本発明の一態様を用いることで、電子機器の品質を高めることができる。また消費電力を低減し、信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１００ 基板
１０２ 下地絶縁膜
１０４ 第１の絶縁膜
１０５ 第１の絶縁膜
１０８ 第１のゲート絶縁膜
１０９ 絶縁膜
１１０ 第２のゲート絶縁膜
１１２ 第２の絶縁膜
１１４ 電極
１１６ 第２のゲート電極
１１８ 酸化物半導体膜
１２０ａ 導電膜
１２０ｂ 導電膜
１２２ 第１のゲート電極
１２３ 導電膜
１３０ キャパシタ
１４０ トランジスタ
２００ 基板
２０２ 下地絶縁膜
２０４ 第１の絶縁膜
２０５ 第１の絶縁膜
２０８ 第１のゲート絶縁膜
２１０ 第２のゲート絶縁膜
２１２ 第２の絶縁膜
２１４ 電極
２１６ 第２のゲート電極
２１８ 酸化物半導体膜
２２０ａ 導電膜
２２０ｂ 導電膜
２２２ 第１のゲート電極
２２６ 半導体膜
２２６ａ 高抵抗領域
２２６ｂ 低抵抗領域
２２６ｃ 低抵抗領域
２２８ ゲート絶縁膜
２３０ キャパシタ
２４０ 第２のトランジスタ
２５０ 第１のトランジスタ
２７６ 半導体膜
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 一対の電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
１１４１ スイッチング素子
１１４２ 半導体記憶装置
１１４３ 半導体記憶装置群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２１００ 基板
２１０２ 下地絶縁膜
２１０４ 保護絶縁膜
２１０６ 酸化物半導体膜
２１０６ａ 高抵抗領域
２１０６ｂ 低抵抗領域
２１０７ 酸化物半導体膜
２１０７ａ 高抵抗領域
２１０７ｂ 低抵抗領域
２１０８ ゲート絶縁膜
２１１０ ゲート電極
２１１２ 側壁絶縁膜
２１１４ 一対の電極
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (1)

  1. 同一平面上に、第１の導電膜と、前記第１の導電膜と離間した第２の導電膜と、を形成し、
    前記第１の導電膜の側面、及び前記第２の導電膜の側面と接する、第１の絶縁膜を形成し、
    前記第１の導電膜と、前記第２の導電膜との間に、前記第１の絶縁膜を介して、第３の導電膜を形成し、
    前記第３の導電膜をエッチングして、前記第３の導電膜の上面の位置を、前記第１の導電膜の上面の位置、及び前記第２の導電膜の上面の位置より低くし、
    前記第３の導電膜上に、第２の絶縁膜を形成し、
    前記第２の絶縁膜上に、酸化物半導体膜を形成し、
    前記酸化物半導体膜上に、第３の絶縁膜を形成し、
    前記第３の絶縁膜上に、第４の導電膜を形成する半導体装置の作製方法であって、
    前記第１の導電膜は、ソース電極又はドレイン電極の一方として機能し、
    前記第２の導電膜は、前記ソース電極又は前記ドレイン電極の他方として機能し、
    前記第２の絶縁膜は、第１のゲート絶縁膜として機能し、
    前記第３の導電膜は、第１のゲート電極として機能し、
    前記第３の絶縁膜は、第２のゲート絶縁膜として機能し、
    前記第４の導電膜は、第２のゲート電極として機能する、ことを特徴とする半導体装置の作製方法。
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