KR100292974B1 - 반도체장치와그제조방법 - Google Patents

Abstract

본 발명은 트랜지스터소자가 일체로 형성된 단결정 반도체박막이 절연박막상에 적층됨과 더불어 관통구멍이 형성되고 상기 절연박막의 이면에는 전극과 차광막이 형성된 양면배선구조를 갖춘 반도체장치 및 그 제조방법에 관한 것으로, 상기 단결정 반도체박막상에는 트랜지스터인 스위칭소자, 이 스위칭소자와 전기적으로 접속된 화소전극 및 상기 스위칭소자를 주사 및 구동하기 위한 구동회로가 형성된다. 이에 따라, 반도체장치로서 소형의 고밀도 광밸브장치도 용이하게 제공할 수 있다.

Description

반도체장치와 그 제조방법

제1도는 본 발명에 따른 반도체장치의 기본구조의 일부를 나타내는 개략단면도,

제2도는 종래 반도체장치의 일예의 일부를 나타내는 개략단면도,

제3도는 본 발명에 따른 반도체장치의 제 1실시예의 일부를 나타내는 개략단면도로서, 패드전극이 배선패턴과 대향하는 면에 형성되어 있는 예를 나타낸 도면,

제4a도는 본 발명에 따른 반도체장치의 제 2실시예의 일부를 나타내는 개략단면도로서, 게이트전극이 채널형성영역의 양측면에 배치되어 있는 예를 나타낸 도면,

제4b도는 본 발명에 따른 반도체장치의 제 3실시예의 일부를 나타내는 개략단면도로서, 차광막이 지지기판측의 게이트전극상에 형성되어 있는 예를 나타낸 도면,

제5도는 본 발명에 따른 반도체장치의 제 4실시예의 일부를 나타내는 개략 단면도로서 DRAM 구조의 일예를 나타내는 도면,

제6도는 본 발명에 따른 반도체장치의 제 5실시예의 일부를 나타내는 개략 단면도로서, 반도체 집적회로의 배선패턴이 상부면 및 하부면의 배선으로 분할되어 있는 예를 나타낸 도면,

제7도는 본 발명에 따른 반도체장치의 제 6실시예의 일부를 나타내는 개략단면도로서, 지지기판이 단층구조인 예를 나타낸 도면,

제8도는 본 발명에 따른 반도체장치의 제 7실시예의 일부를 나타내는 개략단면도로서, 지지기판에 가스배출구가 형성되어 있는 예를 나타낸 도면,

제9도는 본 발명에 따른 반도체장치의 제 8실시예의 일부를 나타내는 개략 단면도로서 MROM구조를 나타내는 도면,

제10도는 본 발명에 따른 반도체장치의 제 9실시예의 일부를 나타내는 개략단면도로서 광밸브(light valve) 구동기판으로 사용된 반도체장치의 일예를 나타내는 도면,

제11도는 본 발명에 따른 반도체장치의 제조방법중 제 1공정을 설명하기 위한 공정도,

제12도는 본 발명에 따른 반도체장치의 제조방법중 제 2공정을 설명하기 위한 공정도,

제13도는 본 발명에 따른 반도체장치의 제조방법중 제 3공정을 설명하기 위한 공정도,

제14도는 본 발명에 따른 반도체장치의 제조방법중 제 3 및 제 4공정을 설명하기 위한 공정도,

제15a도 내지 제15c도는 본 발명에 따른 제 10실시예의 반도체장치에 대한 제조방법을 설명하기 위한 공정도,

제16도는 본 발명에 따른 반도체장치의 제 11실시예를 나타내는 도면으로 광밸브기판을 나타내는 상부 평면도,

제17도는 제 16도의 A-A'선에 따른 단면도,

제18도는 기판을 이용한 반도체장치를 사용하는 광밸브장치를 나타내는 단면도,

제19a도 내지 제19g도는 광밸브장치용 반도체기판의 제조공정을 설명하기 위한 도면으로 본 발명의 제 12실시예를 나타낸 도면,

제20도는 본 발명의 광밸브장치용 반도체기판의 패드도출부를 설명하기 위한 도면,

제21a도 내지 제21d도는 본 발명에 따른 제 13실시예를 나타내는 광밸브장치로서의 반도체장치를 구성하기 위한 공정을 나타내는 도면으로, 제21a도는 반도체기판의 레이아웃을 나타내는 상부 평면도, 제21b도는 상기 반도체기판을 사용하는 복합기판을 나타내는 단면도, 제21c도는 화소영역의 일부를 나타내는 확대 설명도, 제21d도는 광밸브장치를 나타내는 단면도,

제22a도 및 제22b도는 본 발명에 따른 광밸브장치를 나타내는 화소영역을 나타내는 확대 상부 평면도 및 단면도,

제23a도 내지 제23e도는 본 발명에 따른 제 14실시예를 나타내는 도면으로 광밸브장치에 사용되는 반도체장치의 화소부의 제조공정을 나타내는 공정도,

제24도는 본 발명에 따른 제 15실시예의 반도체장치로서 광밸브장치를 설명하기 위한 확대 사시도,

제25a도 및 제25b도는 반도체장치가 광밸브장치로 구성된 본 발명에 따른 제 16실시예를 나타낸 단면도,

제26a도 내지 제26e도는 본 발명에 따른 제 17실시예의 반도체장치로서의 광밸브장치의 제조방법을 나타내는 공정도,

제27도는 본 발명에 따른 제 18실시예의 반도체장치로서 광밸브장치를 설명하는 확대 사시도,

제28도는 본 발명에 따른 반도체장치로서 광밸브장치를 이용한 화상프로젝션 시스템을 설명하기 위한 단면도이다.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 박막 적층 2 : 지지층

3 : 표면절연막 4 : 단결정 반도체박막

6 : 소오스영역 7 : 드레인영역

9 : 게이트전극 11 : 소오스전극

12 : 드레인전극 14 : 접착제막

15 : 지지기판 20 : 차광막

61 : 레지스트막 71 : 광밸브기판

72 : 투명전극 76 : 액정층

81 : SOI기판 113 : 화소전극

114 : 스위치소자 120 : 배선패턴

121 : 보호막 124 : 차광막

127 : 액정층 129 : 주사선

130 : 신호선 131 : X구동부

132 : Y구동부 167 : 집적회로칩

168 : 화소영역 194 : 액정층

206 : 트랜지스터

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 트랜지스터 소자들이 집적 형성된 박막 적층(laminated layer)과 이 적층을 지지하기 위한 지지층으로 구성된 구조를 갖춘 반도체기판과, 이 반도체기판과 액정층 및 대향기판이 일체화된 광밸브(light valve)장치에 관한 것이다.

종래의 액티브 매트릭스장치(active matrix device)에 있어서는 글라스기판상에 퇴적된 비정질 실리콘박막 또는 다결정 실리콘박막의 표면상에 박막트랜지스터가 형성된다. 상기 비정질 실리콘박막과 다결정 실리콘박막은 그 구조가 비교적 큰 화면을 갖는 액티브 매트릭스 액정표시장치의 제조에 적합하도록 화학적 기상성장(CVD)법에 의해 글라스기판상에 용이하게 퇴적될 수 있다. 상기 비정질 또는 다결정 실리콘박막상에 형성된 트랜지스터 소자들은 대체로 절연게이트형 전계효과 트랜지스터이다. 현재, 비정질 실리콘을 사용하는 액티브 매트릭스 액정표시장치로서는 대략 3-10인치의 것이 상업적으로 생산되고 있는데, 상기 비정질 실리콘박막은 350℃ 이하의 저온에서 형성될 수 있기 때문에 큰 면적을 갖는 액정패널에 적합한 반면, 다결정 실리콘 박막을 사용하는 액티브 매트릭스 액정표시장치는 현재 2인치 정도의 소형 액정표시패널이 상업적으로 생산되고 있다.

그러나, 종래의 비정질 실리콘박막 또는 다결정 실리콘박막을 사용하는 액티브 매트릭스 액정표시장치는 비교적 큰 프레임의 화면을 필요로 하는 직시형(direct view 型) 표시장치에는 적합하지만, 장치의 치수의 소형화 및 화소의 고밀도화에는 반드시 적합한 것은 아니다. 이러한 직시형 표시장치와는 별도로 최근에는 미세화된 고밀도의 화소를 가진 초소형 표시장치 또는 광밸브장치에 대한 요구가 증대되고 있다. 이러한 초소형 광밸브장치는 예를 들면 투사(projection)형 화상장치의 1차 화상 형성면으로 사용되어 투사형 고품위 TV(HDTV)시스템에 적용될 수 있다. 또, 미세 반도체 제조기술을 이용하여 10㎛정도의 화소치수와 대략 수cm의 전체치수를 갖는 초소형 광밸브장치를 제조할 수 있다.

그러나, 종래의 비정질 또는 다결정 실리콘박막을 사용하는 경우에는 상기 미세 반도체 제조기술을 적용하여 서브미크론급의 트랜지스터 소자를 형성할 수 없게 된다. 예를 들면, 비정질 실리콘박막은 약 1cm²/Vsec의 이동도를 가지므로 고속동작이 필요한 구동회로가 동일 기판상에 형성될 수 없다. 한편, 이와 반대로 다결정 실리콘박막의 경우에는 결정입자가 대략 수 ㎛의 크기를 가짐에 따라 능동 소자의 소형화가 제한된다는 문제가 야기된다.

또한, 폭 넓게 사용되는 반도체장치에는 단결정 기판의 표면상에 트랜지스터가 형성되어 있다. 제 2도는 반도체기판의 단면도로서, 일반적으로 이 반도체 기판은 실리콘으로 이루어 단결정 반도체기판(101)으로 형성된다.

즉, 상기 단결정 반도체기판(101)에는 그 표면에 불순물 확산 및 막형성 공정에 의해 트랜지스터 등이 고밀도로 집적 형성된다. 제2도에 도시한 예에서 단결정 반도체기판(101)상에는 절연게이트형 전계효과 트랜지스터가 형성되는 바, 트랜지스터가 형성되는 소자영역은 필드절연막(102)에 의해 에워싸이게 되고, 그 소자 영역에는 불순물 도우핑(doping) 공정에 의해 소오스영역(103)과 드레인영역(104)이 형성되며, 상기 소오스영역(103)과 드레인영역(104)사이에는 트랜지스터의 채널을 형성하기 위한 영역(105)이 형성되고, 이 채널영역(105)상에는 게이트산화막(106)을 매개하여 게이트전극(107)이 배설된다. 상기 게이트전극(107)과 소오스영역(103) 및 드레인영역(104) 등으로 이루어진 트랜지스터 소자는 층간절연막(108)으로 피복되고, 이 층간절연막(108)이 형성된 접촉구멍(contact hole)을 통해 각 트랜지스터의 배선을 위해 소오스전극(109)과 드레인전극(110)이 배설된다.

상기한 바와 같이, 종래의 실리콘 단결정으로 이루어진 반도체기판은 상기한 비정질 실리콘박막과 다결정 실리콘박막보다 동작의 고속화 및 트랜지스터의 고밀도화 등에 유리하다.

그러나, 실리콘 단결정 기판은 불투명체이므로 기판의 투명성이 필요한 광밸브장치와 같은 장치에는 그대로 적용할 수 없다.

한편, 최근에는 그러한 종류의 광밸브장치를 사용하는 화상 프로젝션 시스템이 실용화되고 있는바, 이러한 화상 프로젝션 시스템은 소형 경량이면서 투사 화상의 고정세화(高精細化)가 요구되고 있다. 이러한 요구에 따라 상기한 종류의 광밸브장치에 사용되는 반도체장치 집적회로는 보다 고밀도화 되는 것이 필요하게 된다.

그런데, 종래의 반도체장치에는 단결정 반도체기판(101)의 일측면에 대해 불순물 도우핑 공정 및 막형성 공정을 순차 수행함므로써 트랜지스터 소자가 형성되는데, 이러한 공정들은 막이 순차 적층되도록 항상 일측면에 대해서만 실행된다. 따라서, 하부층이 상부층에 의해 가공 적층되면, 더 이상 부가적인 가공이 수행될 수 없게 되므로 공정설계가 여러 가지 점에서 제한된다는 문제가 초래된다.

상기 반도체기판(101)은 상호 대향하는 표면과 이면을 가지고 있지만, 종래의 반도체장치는 반도체 기판(101)의 표면만을 사용하여 형성됨에 따라 집적회로의 배선은 표면에만 집중되고 이면은 활용되지 않고 있다. 그러므로, 배선밀도에서 면적의 제한이 야기되어 집적회로의 보다 높은 고밀도화가 기대될 수 없다는 문제가 초래된다.

만일 반도체기판의 이면이 배선면으로 사용될 수 있다면 집적밀도는 효과적으로 2배로 향상될 수 있다. 그럼에도 불구하고, 종래의 구조에서는 이러한 양면 배선이 불가능하였다. 집적도를 증대시키기 위해 반도체 기판의 일측면상에서의 다층 배선이 제안되어 있기는 하지만, 이러한 다층 배선 작업에 따르면 반도체 기판면의 평탄도가 저하되어 단차부(step 部)에서의 개구결함이나 기타의 단락결함의 문제가 초래된다.

종래의 구조에 있어서, 트랜지스터 소자들이 단결정 반도체 기판의 표면상에 직접 집적되므로 이 단결정 반도체기판은 그 상부에 형성되는 트랜지스터 소자와 일체적인 관계로 된다. 즉, 집적회로는 항상 단결정 반도체기판에 의해 지지된다. 그러나, 반도체장치의 사용목적에 따라 지지기판으로서 단결정 반도체기판을 사용하는 것은 종종 부적절하게 된다. 또, 이 지지기판은 자유롭게 세트(set)될 수 없으므로 기존의 구조는 반도체 장치의 적용범위에 있어서 융통성이 확보될 수 없다는 문제가 있다.

본 발명은 상기한 여러 가지 종래 기술의 문제점을 감안하여 이루어진 것으로, 단결정 반도체박막과 동일한 재료로 이루어진 지지기판에 절연막을 매개하여 상기 단결정 반도체박막을 부착하고, 그 단결정 반도체박막상에 전극 및 여러 가지 소자군을 형성하며, 이어 상기 지지기판을 제거하고 상기 절연막상에도 전극 등을 형성함으로써, 양면 배선이 가능하게 가공된 단결정 반도체박막을 가진 단결정 반도체장치를 제공함에 목적이 있다.

본 발명의 다른 목적은 단결정 반도체기판의 깊이 방향의 내부에 절연막을 형성하고, 상기 단결정 반도체기판의 표면상에 여러 가지 소자군을 형성하며, 상기 단결정 반도체기판의 기저부를 제거하여 상기 절연막을 외부에 노출시키고, 상기 노출된 절연막상에 전극 및 차광막을 형성함으로써, 광에 의한 어떠한 영향없이 안정한 동작을 수행할 수 있는 고밀도화된 반도체장치를 제공하는 것이다.

본 발명의 또 다른 목적은 상기한 소자군이 형성된 단결정 반도체의 표면상에 접착제 또는 접착제막을 매개로 기판을 적층 고착함으로써 지지기판의 종류가 자유롭게 선택될 수 있도록 하는 것이다.

본 발명의 또 다른 목적은 상기 소자들이 형성된 단결정 반도체 표면상에 지지기판으로서 투명절연성 지지기판을 형성함으로써 대용량의 고정세 화상을 표시할 수 있는 반도체장치로서의 광밸브장치를 제공하는 것이다.

본 발명의 또 다른 목적은 단결정 반도체박막상의 트랜지스터 소자의, 게이트전극이 형성된 측과 채널영역에 대하여 반대측의 절연막 표면에 차광막을 형성함으로써 트랜지스터 소자의 어떠한 광누설도 방지할 수 있는 반도체장치로서의 광밸브장치를 제공하는 것이다.

본 발명의 기타의 목적 및 특징은 실시예에 따라 이하에서 상세하게 설명된다.

제 1도는 본 발명에 따른 반도체장치의 기본 구조의 일부를 나타낸 단면도로서, 도시한 바와 같이 본 발명에 따른 반도체장치는 트랜지스터 소자가 집적 형성된 박막 적층(laminated layer)(1)과 이 박막 적층(1)을 지지하기 위한 지지층(2)을 가지고 있고, 상기 박막 적층(1)은 전극의 형성이 가능한 평탄면을 가진 표면절연막(3)을 가지고 있다.

상기 표면절연막(3)의 아래에는 단결정 반도체 박막(4)이 배설되는데, 이 단결정 반도체 박막(4)에는 각 트랜지스터 소자의 채널형성영역(5)이 형성되어 있고, 또한 이 채널형성영역에 연접하여 소오스영역(6)과 드레인영역(7)이 형성되어 있다. 상기 단결정 반도체박막(4)의 아래에는 게이트산화막(8)을 매개로 트랜지스터 소자의 게이트전극(9)을 형성하는 중간 전극막이 배설되어 있는 한편, 상기 중간 전극막의 아래에는 이면층막(10)이 배설되어 있다. 이 이면층막(10)에는 소오스영역(6)과 드레인영역(7)까지 연장되는 접촉구멍이 형성되어 있고, 이 접촉구멍을 통해 소오스전극(11)과 드레인전극(12)이 배설되어 있는데, 이들 소오스전극(11)과 드레인전극(12)은 모두 상기 이면층막(10)의 일측 면상에 배선가공되어 있다. 또, 이면층막(10)은 트랜지스터 소자가 형성되는 소자영역을 감싸는 필드절연층(13)과 상기 게이트전극(9)을 피복하는 절연층 등으로 이루어져 있다. 이상에서 설명한 박막 적층(1)은 지지층(2)에 의해 지지되어 있는데, 지지층(2)은 상기 이면층막(10)에 대해 면접착으로 고정되어 있다.

바람직하게는, 상기 지지층(2)은 상기 이면층막(10)에 도포된 접착제막(14)과, 이 접착제막(14)에 의해 고정적으로 면잡착된 지지기판(15)으로 이루어진 2층 구조를 가지고 있다. 또는, 이와 달리 상기 지지층(2)은 접착제로 성형된 단층 구조를 갖도록 하여도 된다. 이 고정 면접착에 사용되는 접착제는 예를 들면 이산화 실리콘을 주성분으로 하는 유동성 재료로 된 액체물질을 사용할 수 있다. 상기 지지기판(15)에는 상기 접착제의 열처리중에 발생하는 기체를 배출하기 위한 관통구멍이 미리 형성되어 있어도 된다. 또, 지지기판(15)의 재료로서는 실리콘 등의 반도체 외에도 석영 등과 같이 광학적으로 투명한 재료를 자유롭게 선택할 수 있다.

상기 박막 적층(1)에 집적 형성된 각 트랜지스터 소자는 단결정 반도체박막(4)내에서 상기 게이트전극(9)에 대하여 자기정합적으로 형성된 소오스영역(6)과 드레인영역(7)을 갖고 있다. 채널형성영역(5)과 소오스영역(6) 및 드레인영역(7)이 형성된 상기 단결정 반도체박막(4)상에 위치하는 표면절연막(3)은 평탄면을 갖고 있으므로 필요에 따라 각종 전극을 자유롭게 형성할 수 있다. 예를 들면, 드레인 영역(7)에 대향 배치되어 상기 표면절연막(3)상에 대향전극을 형성함으로써 용량 소자를 형성할 수 있다. 이와 같이 하면, DRAM구조를 갖는 반도체장치를 제조하는 것이 가능하게 된다. 이에 반해, 상기 드레인영역(7)에 대하여 전기적으로 접속되고 또한 화소를 구성하도록 상기 표면절연막(3)상에 투명전극을 형성할 수 있는데, 이러한 구조를 갖는 반도체장치는 광밸브용 구동기판으로서 응용할 수 있다. 또한, 상기 표면절연막(3)을 통해 연장형성되는 접촉구멍을 매개하여 각 트랜지스터 소자의 단자부에 도통하도록 상기 표면절연막(3)상에 배선전극을 형성하여도 된다. 이와 같이 하면, 상기 집적회로의 배선을 박막 적층(1)의 양면에서 형성할 수 있으므로 유효 배선밀도를 향상시킬 수 있다. 이에 대해, 상기 단결정 반도체박막(4)에 형성된 각 트랜지스터 소자의 채널형성영역(5)을 적어도 피복하도록 상기 표면절연막(3)상에 광누설방지용 차광막을 형성할 수도 있고, 또는 상기 단결정 반도체 박막(4)에 형성된 각 트랜지스터 소자의 채널형성영역(5)과 정합하도록 상기 표면절연막(3)상에 추가적인 게이트전극을 형성할 수 있다. 상기 트랜지스터의 성능은 1쌍의 대향 게이트전극에 의해 채널형성영역(5)을 제어함으로써 향상될 수 있다. 또한, 상기 표면절연막(3)상에 외부접속용 패드전극을 형성할 수 있는 바, 이 패드 전극은 비교적 큰 면적을 가지므로 이면측의 집적회로 배선으로부터 분리하여 표면측에 배설함으로써 집적회로의 실장밀도를 실질적으로 개선할 수 있다.

상기 단결정 반도체 박막(4)에 형성된 채널형성영역(5)에 대하여 표면절연막(3)측에서 가공처리를 행할 수 있는 바, 예를 들면 상기 표면절연막(3)을 통해 불순물을 상기 채널형성영역(5)에 선택적으로 도우핑 함으로써 상기 채널형성영역(5)의 도전율을 각각 선택적으로 설정할 수 있고, 이에 따라 MROM(mask ROM)구조를 갖는 반도체장치를 얻을 수 있다.

이어서, 제 1도에 도시한 기본구조를 가진 반도체장치의 제조방법을 제 15도(a) 내지 제 15도(c)를 참조하여 설명한다. 먼저, 임시기판(20)상에 절연막(21)을 매개로 적층된 단결정 반도체 박막(22)을 가진 SOI 기판(23)을 형성하는 제 1공정을 제 15도(a)에 도시한 바와 같이 수행한다. 그후, 상기 단결정 반도체 박막(22)에 대해 반도체 집적회로를 형성하는 제 2공정을 수행한다. 이어서, 상기와 같이 형성된 집적회로의 표면에 대하여 상기 임시기판(20)과 반대측에서 접착층(25)을 매개하여 지지기판(24)을 고정적으로 면접착하는 제 3공정을 수행한다[제15도(b)참조]. 또, 상기 임시기판(20)을 제거하고 평탄한 절연막(21)을 외부에 노출시키는 제 4공정을 제 15도(c)에 도시한 바와 같이 수행하고, 최종적으로 노출된 평탄한 절연막의 표면에 대하여 적어도 전극형성을 포함하는 처리를 행하는 제 5공정을 실시한다.

바람직하게는, 상기 제 1공정에 있어서, 먼저 실리콘으로 이루어진 임시기판상에 이산화 실리콘으로 이루어진 절연막을 매개하여 단결정 실리콘으로 이루어진 반도체기판을 열접착으로 고정하고, 그후 상기 반도체기판을 연마하여 박형화 해서 SOI 기판을 형성한다. 절연막을 형성할 때에는 상기 실리콘 임시기판상에 먼저 표면처리로서 실리콘 질화막을 퇴적하고, 이어서 CVD법에 의해 이산화 실리콘층을 퇴적하는 것이 바람직하다. 이 CVD 이산화 실리콘층은 반도체기판에 대하여 접착성이 우수하므로 반도체기판을 강고(强固)하게 열접착 고정할 수 있다. 상기 표면처리로서 퇴적된 질화실리콘층은 후속 공정에서 에칭 정지층(etching stopper)으로서 작용하게 되는데, 상기 제 4공정에서 상기 질화실리콘층을 에칭 정지층으로서 사용하여 임시기판을 에칭 제거할 수 있고, 이에 따라 평탄한 절연막이 외부에 노출된다.

상기한 제 3공정은 예를 들면 이산화 실리콘을 주성분으로 하는 유동성 접착제를 사용하여, 상기 지지기판을 반도체 집적회로의 표면에 면접착 관계로 고정함으로써 수행한다. 이에 반해, 반도체 집적회로의 표면에 대하여 대량의 접착제를 공급하고 고화시켜 단층 구조를 가진 지지기판을 형성하도록 하여도 된다.

본 발명에 따른 반도체장치에 있어서는, 박막 적층에 트랜지스터 소자가 집적적으로 형성되어 있는 바, 상기 박막 적층의 이면에는 트랜지스터 소자의 배선 패턴이 형성되어 있으며 또한 그 표면측은 평탄한 노출면으로 되어 있다. 따라서, 상기 노출된 평탄면에 대하여 각종 전극을 설계사양에 따라 적절히 선택하여 추가 형성할 수 있다. 소위 양면 배선(double-side wiring)이 가능하게 되어 반도체장치의 집적밀도가 높아지게 된다. 각 트랜지스터 소자의 채널형성영역은 단결정 반도체 박막내에 형성되어 있고, 이것을 피복하도록 표면절연막이 형성되어 있다. 이 표면절연막을 매개로 단결정 반도체 박막에 대하여 추가 가공처리를 행하는 것이 가능하다. 소위 양면 가공이 가능하게 되어 반도체 프로세스의 공정설계에 대한 자유도(自由度)가 증가한다. 상기 박막 적층의 이면측에는 지지기판이 상기 접착제층을 매개로 면접착 관계로 고정 접착되고, 이에 따라 지지기판에 대한 재질 및 그 지지기판의 형상을 설계사양에 따라 자유롭게 선택할 수 있다.

상기한 바와 같은 다양한 장점을 가진 반도체장치는 SOI 기판을 이용하여 제조할 수 있다. 먼저, SOI 기판에 대해 통상의 반도체 제조 프로세스를 적용하여 박막 트랜지스터 소자군을 형성하고, 그러한 소자군이 형성된 상기 SOI 기판의 표면에 접착제를 사용하여 지지기판을 면접착 형태로 고정한다. 그후, SOI 기판의 임시기판부를 제거하여 평탄한 절연막면을 외부에 노출시킨다. 따라서, 박막트랜지스터 소자군을 SOI 기판으로부터 지지기판으로 전사함으로써 용이하게 양면 가공 및 양면배선이 가능한 반도체장치를 얻을 수 있다.

SOI 기판을 사용함으로써 종래의 단결정 실리콘 웨이퍼의 경우와 마찬가지로 LSI 제조기술을 이용하는 것이 가능하게 되어 상당히 미세한 박막 트랜지스터 소자를 형성할 수 있다. SOI 기판은 상기한 바와 같이 임시기판상에 절연막을 매개로 예를 들면 실리콘으로 이루어진 단결정 반도체박막을 적층한 구조를 갖는다. 이 단결정 반도체 박막은 다결정 반도체박막 또는 비정질 반도체박막에 비하여 물리적 특성이 우수하므로 LSI 제조에 적합하게 된다. 만약 다결정 실리콘박막을 사용하면 그 결정입자의 크기가 수㎛ 정도이기 때문에 필연적으로 박막 트랜지스터 소자의 미세화가 제한된다. 또한, 다결정 실리콘박막은 대략 600℃의 막형성 온도를 가지므로 1000℃ 이상의 고온 열처리공정이 필요한 미세화 기술이나 LSI 제조기술을 충분히 활용하는 것은 어렵다. 또, 비정질 실리콘박막을 사용하는 경우에는 약 300℃의 막형성 온도를 가지므로 LSI제조기술에 필요한 고온열처리를 실시할 수 없다. 이에 반하여, 단결정 실리콘 박막은 결정 균일성이 우수하고 또한 열적으로 안정적이기 때문에 고온처리를 자유롭게 행하여 미세한 단결정 박막 트랜지스터 소자를 형성할 수 있음과 동시에, 다결정 실리콘박막 또는 비정질 실리콘박막에 비하여 큰 전하 이동도를 가지고 있기 때문에 고속응답성이 우수한 트랜지스터 소자를 얻을 수 있다.

다음으로, 본 발명의 바람직한 제 1실시예에 대해 상세히 설명한다.

제 3도는 집적회로 배선과 외부접속 패드전극을 상하 양면상에 분리하여 형성한 본 발명의 제 1실시예를 나타낸 도면으로, 도시한 바와 같이 박막 적층(1)에는 각 절연게이트형 전계효과 트랜지스터 소자가 집적 형성되어 있다. 트랜지스터 소자의 채널형성영역(5)과 소오스영역(6) 및 드레인영역(7)은 공통의 단결정 실리콘 박막(4)에 형성되어 있고, 상기 단결정 실리콘박막(4)은 평탄한 면을 가진 표면 절연막(3)으로 피복되어 있다. 상기 채널형성영역(5)의 아래에는 게이트산화막(8)을 매개로 게이트전극(9)이 배설되어 있고, 상기 게이트전극(9)의 아래에는 이면층막(10)이 형성되어 있는데, 이 이면층막(10)은 예를 들면 상기 게이트전극(9)을 피복하여 보호하기 위한 층간 절연막으로 구성되어 있다. 또, 상기 트랜지스터 소자를 감싸도록 필드절연막(13)이 형성되어 있고, 상기 이면층막(10)에는 접촉구멍이 형성되어 있으며, 이 접촉구멍을 통해 상기 소오스영역(6)과 도통하는 소오스전극(11) 및, 상기 드레인영역(7)과 도통하는 드레인전극(12)이 형성되어 있다. 이들 소오스전극(11)과 드레인전극(12)은 소정 패턴에 따라 배선되어 각 트랜지스터 소자 사이를 이면층막(10)의 일면을 따라서 연결되어 있다. 상기 이면층막(10)의 일면에는 접착제막(14)을 매개로 지지기판(15)이 면접착 형태로 고정되어 있고 박막적층(1)을 지지하고 있다.

상기 박막 적층(1)의 일부분에는 관통구멍(16)이 형성되어 있는데, 이 관통 구멍(16)은 상기 필드절연막(13)을 선택적으로 에칭함으로써 형성할 수 있다. 상기 표면절연막(3)에는 상기 관통구멍(16)을 통해 상기 드레인전극(12)에 전기적으로 접속하는 패드전극(17)이 형성되어 있는데, 이 패드전극(17)은 예를 들면 반도체장치와 외부회로사이의 전기적인 접속을 위한 것으로, 이 패드전극(17)에 대하여 와이어 본딩이 행해진다. 이 때문에, 상기 패드전극(17)의 치수는 약 100㎛각(角)정도로 트랜지스터 소자의 치수에 비하여 현저하게 크게 설정된다. 이와 같이, 특히 큰 면적을 점유하는 패드전극을 상기 집적회로의 이면측 배선과 분리하여 표면측에 형성함으로써 이면의 면적을 유효하게 활용할 수 있다. 또한, 상기 패드전극은 평탄성이 상당히 양호한 표면절연막(3)상에 진공증착에 의해 금속알루미늄 등으로 강고하게 형성함에 따라 높은 신뢰성의 와이어 본딩을 행할 수 있다.

제4도(a)는 본 발명에 따른 반도체장치의 제 2실시예를 나타낸 도면으로, 제3도에 도시한 실시예와 동일한 구성요소에는 이해의 용이함을 위해 동일한 참조부호가 병기되어 있다. 본 제 2실시예에서는 미리 형성된 게이트전극(9)에 추가적인 게이트전극(18)이 설치되어 있는데, 이 추가적인 게이트전극(18)은 상기 단결정 실리콘박막(4)에 형성된 채널형성영역(5)과 정합하도록 상기 표면절연막(3)상에 패터닝 가공되어 있다. 따라서, 상기 채널형성영역(5)은 1쌍의 게이트전극(9,18)에 의해 상하 방향으로 그 도통상태가 제어된다. 이러한 구조에 따르면, 트랜지스터 소자의 임계치 전압이 실질적으로 단결정 실리콘박막(4)의 재료특성에 의해서 결정되고, 그 외의 치수 또는 형상 인수 등의 영향을 거의 받지 않게 되어 소자 특성의 변동이 저감된다. 또, 상기 채널형성영역의 도전상태를 상하에서 동시에 제어함으로써 트랜지스터 소자의 온(ON)/오프(OFF) 특성을 현저하게 향상시킬 수 있으므로 고전류화를 달성할 수 있다. 또한, 게이트전극이 일측에만 형성된 종래 기술과는 달리, 백채널(back channel)을 유효하게 방지할 수 있으므로 트랜지스터의 특성이 향상된다. 따라서, 채널형성영역의 채널길이를 종래에 비해 작게 할 수 있고 서브 미크론급까지 미세화할 수 있다.

본 발명에 있어서는 SOI 기판을 사용하여 박막 트랜지스터 소자들을 형성한 다음, 그 트랜지스터 소자들을 지지기판(15)으로 전사하여 반도체장치를 제조한다. 이러한 전사의 결과, 종래와는 달리 게이트전극(9)은 채널형성영역(5)의 하측에 위치함과 동시에, 채널형성영역(5)의 상측은 추가 가공처리를 위하여 개방되어 있다. 이러한 구조에 의해 추가적인 게이트전극(18)이 상당히 용이하게 형성될 수 있는 이점이 있다.

이상에서 설명한 바와 같이, 본 발명은 SOI 기판을 사용하여 단결정 실리콘 박막에 대하여 트랜지스터 소자를 형성하고 있다. 상기 단결정 실리콘박막은 미세 가공성 및 고속응답성에서 다결정 실리콘박막이나 비정질 실리콘박막 보다 우수하지만, 채널형성 영역내에서 광누설전류가 비교적 많이 흐를 수 있다는 결함이 있는바, 이 광누설전류는 트랜지스터 소자의 오프셋 전류를 증가시키게 되어 온/오프 특성을 열화시킨다. 이러한 광누설전류의 발생을 방지하기 위해 추가적인 게이트 전극(18)은 차광특성을 가진 차광막인 것이 바람직하다. 예를 들면, 상기 표면절연막(3)의 평탄면에 대하여 전체적으로 금속 알루미늄을 퇴적한 다음, 소정의 패터닝을 수행하여 추가적인 게이트전극(18)을 형성함으로써 유효한 차광막을 얻을 수 있다.

제 4도(b)는 본 발명에 따른 반도체장치의 제 3실시예를 나타내는 도면으로, 제 1도에 도시한 실시예와 동일한 구성요소에는 이해의 용이함을 위해 동일한 참조 부호가 병기되어 있다. 본 실시예에 있어서는 게이트전극(9)에 추가하여 그 게이트전극의 지지층(2)측에 그 게이트전극과 적층구조를 갖는 차광막(20)이 설치되어 있다.

본 제 3실시예의 경우는 지지층(2)이 투명한 경우이고 광은 지지층(2)의 방향으로부터 입사된다. 또한, 상기한 제4도(a)의 실시예에 있어서 채널형성영역(5)상에차광막(18)이 형성되어 있는 경우에 있어서도 지지기판(15)상에서 광이 반사되어 광이 게이트전극(9)으로부터 입사된다. 트랜지스터 소자를 단결정 실리콘상에 형성하는 경우, 게이트산화막(8)과 접촉하는 게이트전극(9)은 다결정 실리콘막으로 제조하는 것이 트랜지스터 소자의 안정한 동작을 위해 바람직하다. 다결정 실리콘박막을 게이트전극(9)으로 하면 채널형성영역(5)으로의 광조사를 방지하기 위한 차광막이 필요하게 된다. 상기 차광막(20)으로서는 Cr, Ta, W 등의 도전성 막을 사용할 수 있다. 상기 차광막(20)이 도전성 박막인 경우에는 게이트전극으로서의 기능도 겸할 수 있다. 또한, 차광막으로서 실리콘 게르마늄 등과 같은 반도체 또는 질화막 등과 같은 절연막을 사용할 수 있다.

제 5도는 본 발명에 따른 반도체장치의 제 4실시예를 나타낸 도면으로, 마찬가지로 선행 실시예와 동일한 구성요소에 대해서는 본 실시예의 용이한 이해를 위해 동일한 참조부호가 병기되어 있고, 본 실시예는 소위 "DRAM 구조"를 갖는 반도체장치에 관한 것이다.

도시한 바와 같이, 단결정 실리콘 반도체박막(4)에 형성된 각 트랜지스터 소자의 드레인 영역(7)에 대향하여 상기 표면절연막(3)상에는 대향전극(19)이 패터닝 형성되어 있다. 상기 드레인영역(7)과 대향전극(19)사이에는 표면절연막(3)으로 이루어진 유전체층이 개재된 구조로 되어 캐패시터(용량)소자를 구성한다. 즉, 집적 형성된 각 트랜지스터 소자에 대응하여 정보기록용 용량소자가 결합되어 DRAM을 형성하게 된다. 본 발명에 따르면, 표면절연막(3)의 평탄면에 대해 단지 대향전극을 간단히 패터닝함으로써 간단히 DRAM을 제조할 수 있다. 상기 게이트전극(9)에 전압을 인가하여 상기 채널형성영역(5)을 도전상태로 한 다음, 상기 소오스영역(6)으로부터 드레인영역(7)에 전하를 공급하고, 이어서 상기 채널형성영역(5)을 비도통 상태로 한다. 따라서, 상기와 같이 공급된 전하는 캐패시터 소자에 기억정보로서 일시 축적되고, 이와 같이 하여 정보가 기록된다. 이 기록정보를 독출하기 위해서는 채널형성영역(5)을 재차 도통상태로 해서 일단 축적된 전하를 소오스영역(6)으로 유입하여 그 전하량을 검출하면 된다.

제 6도는 본 발명에 따른 반도체장치의 제 5실시예를 나타낸 도면으로, 이 제 5실시예에서는 상기 트랜지스터 소자의 단자전극, 즉 소오스전극 및 드레인전극 중 하나는 이면측에는 없고 표면측에 형성되어 있다. 이와 같이 트랜지스터 소자의 배선을 박막적층(1)의 상하로 분할함으로써, 각 면에서의 배선밀도를 향상시킬 수 있다. 종래와 같이 일면측에만 소오스전극 및 드레인전극을 형성하는 경우에는 트랜지스터 소자의 미세화를 저해하게 된다. 본 실시예에서는 소오스전극(11)의 배선이 이면측으로 유도되는 한편, 드레인전극(31)은 표면절연막(3)에 개구된 접촉구멍(32)을 매개로 표면상에 설치되어 있다. 상기한 바와 같이 본 발명에 따른 반도체장치는 SOI 기판으로부터 지지기판으로 박막 트랜지스터 소자를 전사하여 얻기 때문에, 단결정 실리콘박막(4)에 형성된 드레인영역(7)은 표면절연막(3)을 매개로 표면측에 위치하게 된다. 따라서, 상기 표면절연막(3)을 매개로 극히 용이하게 전극접속을 행할 수 있다. 이와 같이, 집적회로의 양면 배선을 수행할 수 있어 종래에 비하여 대용량화가 가능하다.

제 7도는 본 발명에 따른 반도체장치의 제 6실시예를 나타낸 도면으로, 상기한 실시예와는 달리 본 실시예에서는 단층구조를 갖는 지지층(42)을 사용하고 있는바, 이 지지층(42)은 반도체 집적회로가 형성되어 있는 박막 적층(1)의 이면측에 대하여 다량의 접착제를 공급하고 또한 고화시켜 성형할 수 있다. 상기한 선행 실시예들과는 달리, 본 실시예에서는 별도의 지지기판을 사용할 필요가 없으므로 제조비용을 저감할 수 있음과 더불어 반도체장치의 전체 두께를 얇게 할 수 있다. 또, 상기한 구조를 갖는 반도체장치는 시트(sheet)형상으로 형성되므로 예를 들면 IC카드내에 적절하게 실장될 수 있다.

제 8도는 본 발명에 따른 반도체장치의 제 7실시예의 일부를 나타내는 단면도로서, 이 제 8도는 본 실시예를 용이하게 이해할 수 있도록 선행 도면과는 상하관계가 역으로 배치되어 있고, 또 제 8도는 본 실시예를 쉽게 이해할 수 있도록 반완성품 상태를 도시하고 있다. 도시한 바와 같이 반완성품 상태에서 SOI기판(51)이 잔존하고 있고, 이 SOI 기판(51)은 트랜지스터 소자군이 형성된 박막 적층(1)과, 절연막(3)을 매개로 상기 박막 적층(1)을 임시로 지지하고 있는 임시기판(52)으로 구성된다. 상기 임시기판(52)상에는 절연막(3)을 매개로 단결정 실리콘박막(4)이 퇴적 형성되어 있고, 이 단결정 실리콘박막(4)에는 각 트랜지스터 소자의 채널형성영역(5)과 소오스영역(6) 및 드레인영역(7)이 형성되어 있다. 상기 트랜지스터 소자군이 집적적으로 형성된 SOI 기판(51)상에는 접착제막(14)을 매개로 지지기판(15)이 면접촉 관계로 고정 접착되어 있다. 또, 상기 지지기판(15)에는 미리 소정 간격으로 관통구멍(53)이 형성되어 있는데, 이 관통구멍(53)은 접착제막(14)의 열처리중에 발생하는 기체를 배출하기 위한 것이다. 만약 이러한 관통구멍이 설치되어 있지 않는 경우에는 접착제막(14)의 열경화 과정에서 발생하는 기체의 배출수단이 없게 되어 균일하면서 강고한 지지기판(15)의 면접착 고정을 행하는 것이 어렵게 되는 경우가 있다. 예를 들면, 상기 발생한 기체가 접착제막(14)에 포함되어 기포를 형성하는 경우, 반도체장치의 신뢰성이 열화된다. 그러므로, 본 실시예에서는 이러한 결점을 제거하기 위해 기체 배출용 관통구멍(53)을 사전에 지지기판(15)에 형성하고 있는 것이다.

또, 접착제막(14)을 사용하여 지지기판(15)을 면접착 관계로 고정한 다음, SOI 기판(51)을 구성하는 임시기판(52)을 연마 및 에칭에 의해 제거하여 평탄한 절연막(3)이 외부에 노출되도록 한다.

제 9도는 본 발명에 따른 반도체장치의 제 8실시예의 일부를 나타내는 단면도로서, 본 발명은 소위 "MROM 구조"에 관한 것이다. 이 MROM, 즉 마스크 ROM은 어레이 형상으로 형성된 트랜지스터 소자의 각 채널형성영역에 정보를 기록하는 것이다. 정보는 채널형성영역의 도전율을 선택적으로 설정함으로써 기록된다. 본 발명에 있어서는 도시한 바와 같이 트랜지스터 소자들을 SOI 기판상에 일체로 형성한 다음, 반도체장치를 지지기판(15)으로 전사한 구조로 되어 있다. 그러므로, 종래의 반도체장치와는 달리, 게이트전극(9)은 단결정 실리콘박막(4)에 형성된 채널 형성영역(5)의 아래에 위치하고, 상기 채널형성영역(5)의 상측은 표면절연막(3)을 매개해서 개방되어 있다. 이러한 구조에 따르면, 채널형성영역(5)의 도전율을 상기 표면측에서 선택적으로 설정 및 제어할 수 있다. 구체적으로는, 기억될 정보패턴에 따라 표면절연막(3)상에 레지스트막(61)을 패터닝 형성하고, 이에 따라 각 트랜지스터 소자의 소자영역은 선택적으로 마스크(mask)된다. 이후, 반도체장치의 표면측에 대하여 전체적으로 이온주입을 행하면 마스크되어 있지 않은 소자영역에만 선택적으로 불순물이온이 도우핑되어 채널형성영역(5)의 도전율이 증가되고, 이에 따라 정보가 트랜지스터 소자 어레이에 기록된다. 이 정보를 독출하기 위해서는 게이트전극(9)에 소정의 전압을 인가함으로써 상기 소오스전극(11)과 상기 드레인전극(12)사이에서 발생되는 전위차를 검출하면 된다.

본 실시예에 따르면, 정보기록동작은 반도체장치 제조공정의 최종공정에서 실행된다. 따라서, 정보기록을 행하기 전의 반완성품을 미리 대량으로 제조하여 두는 것이 가능하다. 요구 사양에 따라 최종적으로 정보기록처리를 행함으로써 상당히 효율적인 제조관리를 행할 수 있다.

제 10도는 본 발명에 따른 반도체장치의 제 9실시예의 일부를 나타낸 개략 단면도로서, 본 실시예는 광밸브기판으로 사용되는 반도체장치에 관련된다. 반도체장치로 이루어진 광밸브기판(71)은 도시한 바와 같이 트랜지스터 소자군이 집적적으로 형성된 박막 적층(1)과, 투명 지지기판(15) 및, 상기 박막 적층(1)과 투명 지지기판(15)을 면접착 관계로 고정 접착하기 위한 접착제막(14)으로 구성되어 있다. 각 트랜지스터 소자는 절연게이트형 전계효과 트랜지스터로 구성되어, 단결정 실리콘 박막(4)으로 형성된 채널형성영역(5)과, 소오스영역(6) 및 드레인영역(7)과, 상기 채널형성영역(5)의 아래에 게이트산화막(8)을 매개로 배설된 게이트전극(9)으로 구성되어 있다. 또, 상기 단결정 실리콘박막(4)을 피복하도록 표면절연막(3)이 배설되어 있는데, 이 표면절연막(3)은 매우 평탄한 표면을 갖고 있다. 이 평탄면에는 각 트랜지스터 소자에 대응하여 화소를 구성하는 투명전극(72)이 배설되어 있고, 각 투명전극(72)은 상기 표면절연막(3)에 개구된 접촉구멍(73)을 통해 대응하는 트랜지스터 소자의 드레인영역에 전기적으로 접속되어 있다. 트랜지스터 소자는 투명전극(72)에 대한 스위치로서의 기능을 수행하여 게이트전극(9)에 소정 전압을 인가해서 채널형성영역(5)을 도통상태로 함과 동시에, 상기 소오스전극(11)에 소정의 구동전압을 인가함으로써 상기 투명전극(72)을 구동하는 기능을 하게 된다.

상기 투명전극(72)은 매우 평탄한 표면을 갖는 표면절연막(3)상에 형성되므로 우수한 평탄성 및 치수정밀도를 갖고 있다. 상기 투명전극(72)에 대응하는 트랜지스터 소자 또는 스위칭 소자가 형성된 박막 적층(1)은 상기 접착제막(14)을 매개하여 투명 지지기판(15)에 의해 지지되고 있다. 상기한 반도체장치는 광밸브장치로서 사용되는 경우에 입사광의 투과성을 제어하기 위해 광학적으로 투명해야만 된다. 그러므로, 본 실시예에서는 지지기판(15)이 예를 들면 석영 글라스(glass)와 같은 투명재료로 구성되고 접착제막(14)도 투명한 재료로 구성된다. 따라서, 투명전극(72)과 접착제막(14) 및 투명 지지기판(15)으로 이루어진 적층구조는 전체적으로도 투명하여, 각 화소마다 광밸브기능을 실현할 수 있다.

상기한 구조를 갖는 광밸브기판(71)에 대하여 소정의 간극을 두고서 대향기판(74)이 대향 배치되어 있는데, 이 대향기판(74)은 글라스재료로 이루어지고 그 내면에는 공통전극(75)이 형성되어 있다. 상기 광밸브기판(71)과 대향기판(74)사이의 간극에는 각 화소에 대한 입사광을 광학적으로 조절하기 위한 예를 들면 액정층(76)과 같은 전광(電光)물질이 충전되어 있는 바, 화소를 구성하는 투명전극(72)과 공통전극(75)사이에 인가되는 구동전압의 크기에 따라 입사광에 대한 투과율이 변화하여 광밸브기능을 수행한다. 전광물질층으로서 사용하는 경우에는 균일한 광밸브기능을 얻기 위하여 액정층(76)의 두께를 상당히 균일하게 제어할 필요가 있다. 이 경우에, 상기 광밸브기판(71)의 최상부에 위치하는 표면절연막(3)은 상당히 평탄한 면을 가지고 있으므로 균일한 두께를 확보하는 것이 용이하다.

또, 액정층(76)을 사용하는 경우에는 일반적으로 배향처리를 실시할 필요가 있지만, 광밸브기판(71)의 표면이 상당히 우수한 평탄성을 가지고 있기 때문에 균일한 배향처리를 행할 수 있다.

이어서, 본 발명의 제 10실시예에 따른 반도체장치의 제조공정에 대해 제 11도 내지 제 14도를 참조하여 이하에서 상세히 설명한다. 제 11도는 반도체장치 제조방법의 제 1공정을 나타내는 공정도로서, 이 공정에서는 먼저 SOI 기판(81)이 준비되는데, 이 SOI 기판(81)은 임시기판(82)상에 표면절연막(3)을 매개하여 적층된 단결정 반도체박막(4)을 가지고 있다. 이 반도체 박막(4)은 예를 들면 단결정 실리콘으로 구성되어 있다.

상기한 구조를 갖는 SOI 기판(81)은 예를 들면 절연물질 또는 반도체물질로 이루어진 임시기판(82)의 표면상에 화학적 기상성장법 등에 의해 다결정 실리콘박막을 퇴적시키고 나서 레이저 빔의 조사 등에 의해 가열처리를 실시하여 상기 다결정박막을 재결정화(再結晶化)하여 단결정구조로 전환해서 제조할 수 있다. 그러나, 일반적으로 다결정의 재결정화에 의해 얻어진 단결정은 반드시 균일한 결정 방위를 갖고 있지 않고 또 격자 결함밀도가 비교적 크다. 이 때문에, 재결정화방법에 의해제조된 SOI 기판에 대하여 실리콘 웨이퍼와 마찬가지로 미세화 기술 또는 LSI 제조기술을 적용하기에는 어느 정도 제한이 생긴다. 그러므로, 이러한 점을 감안하여 본 실시예에서는 반도체 제조 프로세스에서 폭 넓게 사용되고 있는 실리콘 웨이퍼와 마찬가지로 결정방위의 균일성 및 저밀도의 격자결함을 갖는 단결정 실리콘박막(4)을 임시기판(82)상에 형성하도록 하였다. 이러한 방법에 대해 이하에서 상세하게 설명한다.

먼저, 단결정 실리콘판과 임시기판(82)이 준비되는데, 이 임시기판(82)은 예를 들면 실리콘재료로 구성되어 있다. 한편, 단결정 실리콘판은 예를 들면 LSI 제조에 사용되는 고품질의 실리콘 웨이퍼를 사용하는 것이 바람직한데, 그 결정축이 방위 〈100〉에 대하여 0.0°± 0.1°의 범위의 균일성을 가지며, 그 단결정 격자결함 밀도는 500/cm²이하이다. 또한, 이 단결정 실리콘판의 이면은 평탄화 처리되어 있다. 한편, 임시기판(82)의 표면에는 절연막(3)이 형성되어 있는데, 이 절연막(3)은 예를 들면 화학적 기상성장법 또는 CVD법을 이용하여 이산화 실리콘을 퇴적함으로써 형성된다. 또한, CVD법으로 이산화 실리콘을 퇴적하기 이전에 표면처리로서 상기 임시기판(82)의 표면상에 질화 실리콘층을 퇴적하는 것이 바람직하며, 이와 같은 퇴적처리에 의해 형성된 절연막(3)도 평탄면을 갖는다.

이어서, 평탄면을 가진 단결정 실리콘판과 임시기판(82)을 절연막(3)을 매개로 중첩하고 가열함으로써 양 판부재를 서로 열압착한다. 이때, 이들 양 판부재에 대하여 접착성이 우수한 이산화 실리콘으로 이루어진 절연막(3)을 매개하여 열압착처리가 실시되므로 양 판부재는 상호 강고하게 고정접착된다.

계속해서, 단결정 실리콘판의 표면을 연마한다. 이에 따라 상기 절연막(3)상에는 소정의 두께로 연마된 단결정 실리콘박막(4)이 형성된다. 따라서, 제 11도에 도시한 바와 같이, 실리콘 임시기판(82)과 단결정 실리콘박막(4)을 가진 SOI 기판(81)이 얻어진다. 여기서, 상기 단결정 실리콘판을 박막화하기 위하여 연마처리를 에칭처리로 대체하여도 된다. 이와 같이 하여 얻어진 단결정 실리콘박막(4)은 실리콘 웨이퍼의 품질이 실질적으로 그대로 보존되므로, 결정방위의 균일성과 격자 결함밀도에 관하여 우수한 반도체기판재료를 얻는 것이 가능하게 된다.

이어서, 본 발명에 따른 반도체장치 제조방법의 제 2공정에 대해 제 12도를 참조하여 상세히 설명한다. 이 공정에서는 상기 단결정 실리콘박막(4)에 대하여 반도체 집적회로를 형성하여 박막 적층(1)을 형성한다. 구체적으로는, 먼저 상기 단결정 실리콘박막(4)을 선택적으로 열산화하여 각 소자영역을 제외하고 필드절연막(13)으로 전환한다. 그에 따라 소자영역은 상기 필드절연막(13)에 의해 에워싸인 형상으로 된다. 계속해서, 상기 소자영역의 표면을 열산화하여 게이트 절연막(8)을 형성하고, 이 게이트 절연막(8)상에 중간 전극막을 퇴적하고 소정의 패터닝을 수행하여 게이트전극(9)을 형성한다.

제 4도(b)에 도시한 본 발명의 제 3실시예의 경우에는, 상기 중간 전극막은 게이트전극과 차광막이 적층된 구조이지만, 이후 게이트전극(9)과 차광막을 일체로 가공하면 된다. 또, 상기 게이트전극(9)을 마스크로 사용하여 상기 단결정 실리콘 박막(4)에 대하여 이온주입법에 의해 불순물을 도우핑 함으로써 소오스영역(6)과 드레인영역(7)을 형성한다. 따라서, 상기 소오스영역(6)과 드레인영역(7)은 상기 게이트전극(9)에 대하여 자기정합적으로 형성된다. 상기 도우핑된 소오스영역(6)과 상기 드레인영역(7)사이에는 비도우핑된 채널형성영역(5)이 형성된다. 이온주입의 종료후 소자영역의 전면에 보호막(10)을 피복하고, 이어 상기 보호막(10)에 접촉구멍을 개구하고 상기 소오스영역(6)에 접속되는 소오스전극(11)과 상기 드레인영역(7)에 접속되는 드레인전극(12)을 형성한다. 따라서, 상기 보호막(10)과 필드절연층(13)의 표면에 트랜지스터 소자군으로 구성된 집적회로의 배선이 행해지고, 이와 동시에 상기 게이트전극(9)에 대한 배선도 행해진다.

다음으로, 본 발명에 따른 반도체장치 제조방법의 제 3공정에 대해 제 13도를 참조하여 이하에서 설명한다. 이 제 3공정에서는 지지기판을 상기 임시기판(82)의 반대측에 면접착 관계로 고정접착한다. 이를 위해, 반도체 집적회로가 형성된 박막 적층(1)의 표면에 먼저 접착제를 도포하여 접착제층(14)을 형성한다. 이 접착제의 재료로서는 폴리이미드수지 또는 에폭시수지를 사용할 수 있는데, 상기 폴리이미드수지는 내열성이 우수하고 불순물 함유량이 적다는 점에서 우수한 한편, 에폭시수지는 작업성이 우수하며 강력한 접착성을 갖고 있다는 점에서 우수하다. 그러나, 이들 유기재료는 그 선팽창 계수가 실리콘 재료와는 크게 다르므로 반도체장치의 사용목적에 따라 신뢰성에 문제가 발생할 수 있고, 또 상기한 유기재료는 반드시 알칼리 이온을 함유하고 있어 반도체장치의 신뢰성에 악영향을 받는 경우도 발생할 수 있다. 따라서, 본 실시예에서는 접착제로서 이산화실리콘 입자를 용매에 산포된 조성을 갖는 유동성 무기재료를 사용하였다. 이러한 이산화실리콘 접착제는 열처리를 수행함에 따라 치밀한 이산화 실리콘막을 형성할 수 있으며, 이 이산화 실리콘막은 거의 알칼리 이온을 포함하지 않으므로 신뢰성이 우수할 뿐만 아니라 기판재료와 같은 정도의 높은 선팽창 계수를 갖고 있기 때문에 열스트레스를 감소시킬 수 있다. 이 이산화 실리콘 접착제는 스피너(spinner)처리, 디핑(dipping)처리 또는 스프레이 처리 등과 같은 간단한 방법에 의해 집적회로의 표면에 도포할 수 있다. 상기 이산화 실리콘 접착제는 유동성이 있으므로 단차 평활성이 우수하게 된다.

또, 제 14도에 도시한 바와 같이, 도포된 접착제층(14)의 표면에 지지기판(15)을 접착하는데, 이 지지기판(15)의 재료는 반도체장치의 사용목적에 따라 적절하게 선택될 수 있고, 예를 들면 실리콘이나 석영 글라스가 그 재료로서 선택된다. 이러한 상태에서의 열처리에 의해 상기 접착제막(14)에 포함된 용매가 증발함과 동시에 이산화 실리콘 입자의 융합이 진행되어, 지지기판(15)과 SOI 기판(81)은 상호 견고하게 면접착 고정된다. 이와 같이 열처리가 실시된 접착제막(14)은 열산화막과 거의 동일한 품질을 갖는 치밀한 이산화 실리콘막을 형성하게 된다. 여기서, 상기 접착제에 포함되는 용매로서는 무기 또는 유기성 재료이고, 유기용매는 상당히 두꺼운 접착제막을 형성하는 경우에 적합한데, 이 두께를 상당한 범위로 크게 하면 접착제막 그 자체로 지지기판을 구성할 수 있다. 이 경우에는 완성된 반도체장치는 시트형상으로 되어 특히 박형장치에 적용할 수 있다.

최종적으로, 지지기판(15)과 SOI 기판(81)이 접합된 상태에서 임시기판(82)을 제거하여 평탄면을 가진 절연막(3)을 노출시키게 되는데, 이러한 제거처리는 예를 들면 실리콘 임시기판(82)을 에칭함으로써 수행된다. 이때, 상기 절연막(3)과 상기 임시기판(82)사이의 경계에 표면처리로서 질화실리콘층이 형성되어 있으므로, 이것이 유효하게 에칭 정지층으로서 기능한다. 즉, 실리콘과 질화실리콘 사이의 에칭속도의 상위에 의하여 실리콘 임시기판(82)의 에칭제거는 실리콘 질화막에 도달하는 단계에서 실질적으로 종료하고, 이에 따라 제 1도에 도시한 반도체장치를 최종적으로 얻을 수 있게 된다. 여기서, 제 14도에 도시한 구성은 용이한 이해를 위해 제 1도에 도시한 구성과는 상하관계가 반전되어 있다. 상기 노출된 절연막(3)은 상당히 우수한 평탄성을 가지고 있음과 동시에 그 절연막(3)의 하부에는 단결정 실리콘박막(4)이 배설되어 있다. 따라서, 이 평탄한 표면 절연막(3)상에 대하여 적어도 전극 형성을 포함하는 여러 가지의 추가 처리를 용이하게 수행할 수 있음과 더불어, 단결정 실리콘박막(4)에 대해서도 필요한 경우 추가 처리를 용이하게 수행할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따르면 SOI 기판에 형성된 집적회로를 지지기판에 전사한 후, SOI 기판의 임시기판부를 제거하는 구조로 되어 있으므로, 반도체장치는 미리 배선 등이 실시된 일면 이외에 노출된 타면을 가지고 있음과 더불어, 그 바로 아래에는 단결정 반도체박막이 위치하고 있다. 또, 이 노출된면에 대하여 추가적인 전극 형성 및 배선 형성 처리를 수행할 수 있으므로, 본 발명에 따른 반도체장치는 양면 배선구조가 가능하게 되어 그 실장밀도가 종래에 비하여 현저하게 향상되는 효과를 달성할 수 있다. 예를 들면 집적회로의 배선을 상하 양면으로 분할함으로써 배설밀도는 실질적으로 2배로 되어 집적회로의 미세화가 가능하게 된다. 또한, 집적회로가 형성된 박막 적층의 이면에 배선패턴을 형성함과 더불어 그 표면에는 외부 접속용 패드전극을 형성함으로써 표면 및 이면의 양면을 유효하게 활용할 수 있다는 효과가 있다. 또한, 반도체장치의 설계사양에 따라 반도체장치의 노출면에 각종 전극을 추가 형성함으로써 다양한 용도에 따른 반도체 장치를 극히 용이하게 제조할 수 있다는 효과가 있다. 예를 들면, 화소를 규정하는 투명전극을 형성함으로써 광밸브구동용 반도체장치 기판이 얻어지게 된다. 또, DRAM은 캐패시터 전극을 형성함으로써 용이하게 제조할 수 있고, 추가적인 게이트 전극을 형성함으로써 온/오프비가 우수한 트랜지스터 소자를 가진 반도체장치를 제조할 수도 있다. 또한, 이 추가적인 게이트전극을 차광성 재료로 구성함으로써 오프셋 전류가 작은 트랜지스터 소자로 이루어진 반도체장치를 제조할 수 있다.

본 발명에 따른 반도체장치의 구조에 있어서는 단결정 반도체박막이 표면절연막의 바로 아래에 배설됨에 따라 상기 표면절연막을 매개로 추가적인 처리를 실시할 수 있으므로 소위 양면 처리가 가능하다는 효과가 얻어진다. 예를 들면, 트랜지스터 소자의 채널형성영역에 대하여 상기 표면 절연막을 매개로 불순물을 선택적으로 도우핑함으로써 극히 용이하게 MROM을 제조할 수 있다.

본 발명에 따르면, 반도체 집적회로가 형성된 박막 적층은 접착제층을 매개로 지지기판에 의해 지지되고 있으므로, 종래와 같이 박막 적층과 지지기판이 일체적이면서 비분할적인 관계가 초래되지 않기 때문에 반도체장치의 사용목적 등에 따라서 지지기판용 재료를 적절하게 선택할 수 있다는 효과가 있다. 예를 들면 반도체장치를 광밸브 구동기판으로 사용하는 경우에는 지지기판으로서 석영과 같은 투명재료를 선택할 수 있다. 또한, 반도체장치를 IC 카드 등에 내장하는 경우에는 접착제층의 두께 자체를 크게 하여 지지기판으로 함으로써 시트형상의 반도체장치를 용이하게 제조할 수 있다.

본 발명에 따르면, 전사기술을 사용하여 양면가공 및 양면배선이 가능한 반도체장치를 제조하고 있으므로, 복잡한 가공처리 없이 고성능 및 고밀도의 반도체 장치를 얻을 수 있다는 효과가 있다. 특히, SOI 기판에 대해 통상의 LSI 제조기술을 적용하여 집적회로를 형성한 후, 그 지지기판에 집적회로를 전사함으로써 통상의 LSI 제조기술을 충분하게 활용할 수 있는 효과가 있다. 또, SOI 기판의 표면에 형성되는 반도체박막을 실리콘 웨이퍼의 열압착 및 연마 처리로 형성함으로써 결정 방위의 균일성과 격자결함 밀도가 우수한 기판재료를 사용하여 반도체장치를 제조할 수 있다는 효과도 달성된다.

제 16도는 본 발명의 제 11실시예에 따른 광밸브장치용 반도체장치를 나타낸 상부 평면도로, 참조부호 111은 상부면에 다수의 화소전극(113)이 매트릭스형상으로 형성되어 있는 절연성 투명박막을 나타내는 바, 이 절연성 투명박막(111)에 있어서 화소전극(113)을 제외한 부분에는 반도체 단결정 박막이 형성되어 있고, 각 화소전극(113)에 인접한 개소에는 스위치소자(114)가 형성되어 있다.

한편, 화소전극(113)군의 주변에는 X구동부(131), Y구동부(132), 패드도출부(125) 및 이들 소자를 접속하는 배선패턴(120)이 설치되어 있다. 상기 스위치소자(114)는 드레인전극이 각각 대응하는 화소전극(113)에 접속되고 게이트전극이 주사선(129)에 접속되며 소오스전극이 신호선(130)에 접속되어 있는 전계효과 트랜지스터이다. 또, 상기 주사선(129)에는 Y구동부(132)가 접속되고, 상기 신호선(130)에는 X구동부(131)가 접속되며, 각 구동부에는 패드도출부(125)를 매개로 도시되지 않은 외부회로가 접속된다. 상기 패드도출부(125)는 제 17도를 참조하여 설명되는 바와 같이 절연성 투명박막의 하부면으로 관통하여 있고, 여기에 패드도출부(125)의 표면이 노출되어 있다. 상기한 박막기판의 최상부에는 편광판이 있지만, 여기서는 설명의 편의상 생략한다.

제17도는 제16도의 A-A'선을 따르는 단면도로서, X구동부(131)와 배선패턴(120), 차광막 및 패드 도출부(125)의 관계를 나타내고 있다. 상기 패드 도출부(125)는 제17도로부터 알 수 있는 바와 같이 상기 절연성 투명박막(111)의 상면에서 하면으로 관통하고 화소전극부를 피해서 하부에서 외부로 표출하도록 설치되어 있다. 이러한 패드 도출부(125)에는 도시하지 않은 외부신호선이 접속되고 이것을 통해 신호가 각 구동부(131,132)로 전송된다. 상기 X구동부(131)와 배선패턴(120)은 전기절연보호막(119)에 의해 둘러싸이고 그 위에 접착제층(122)을 매개로 투명 전기절연성 기판(123)이 고착되며, 상기 투명전기절연성 기판(123)상에는 편광판(133)이 배치되어 있다. 상기 절연성 투명박막(111)의 하부면에는 패드 도출부(125)의 표면이 노출되고, 상기 X구동부(131)에 대향하는 위치에는 차광막(124)이 설치되어 있다.

제18도는 제17도의 반도체장치를 이용하여 광밸브장치를 구성한 실시예를 나타낸 단면으로, 제16도의 절연성 투명박막의 하부면에는 상기 화소전극군에 대향하는 위치에 일정한 간극을 두고서 대향기판이 설치되어 있다. 상기 간극에는 액정(127)이 충전되어 있고 그 측면은 수지에 의해 밀봉되어 있다. 한편, 상기 대향기판은 배향막(126), 투명전극(136) 및 글라스기판(128)으로 구성되어 있다.

상기 광밸브장치는 제16도의 B-B'선을 따라 절단된 것으로, 화소전극(113)은 설명의 편의상 스위치소자(114)에 비하여 축소하여 도시하고 있다.

상기 화소전극(113)은 상기 절연투명박막(111)의 상부면에 단결정박막 반도체층을 전면에 열압착한 기판을 준비하고 상기 단결정박막 반도체층의 일부를 소정형상으로 에칭제거한 다음, 하부의 절연성 투명박막(111)의 표면에 그 반도체층의 일부를 노출시키고, 그 노출된 면상에 상기 다수의 전극(113)을 매트릭스형상으로 형성하는 바, 이러한 수단은 일반적으로 이용되고 있는 수단이어도 된다.

상기 스위치소자는 단결정박막 반도체층(112)에 게이트전극(115)과 1쌍의 불순물 확산영역, 즉 소오스전극(116)과 드레인전극(117)으로 구성된 절연게이트형 전계효과 트랜지스터를 형성하고 있고, 상기 드레인전극(117)에는 대응하는 화소전극(113)이 접속됨과 더불어 상기 게이트전극(115)은 절연막(118)을 매개로 상기 스위치소자(114)의 채널형성영역상에 배치되어 있다. 상기 스위치소자(114)상에는 절연막(119)을 매개하여 알루미늄으로 이루어진 배선패턴(120)이 형성되어 있고, 이 배선패턴(120)은 제17도에 도시한 바와 같이 상기 절연막(119)에 형성된 접촉구멍을 매개로 상기 스위칭소자(114)의 소오스전극(116)에 전기적으로 접속됨과 더불어 상기 패드 도출부(125)에도 전기적으로 접속되어 있다. 또, 상기 배선패턴(120)의 표면상에는 보호막(121)이 형성되고, 그 위에 투명전기절연성 기판(123)이 접착제층을 매개로 배치되어, 기계적인 스트레스에 의한 손상을 방지할 수 있다. 제17도를 참조하여 설명한 바와 같이 상기 절연성 기판(123)상에는 편광판(133)이 배치되어 있다.

상기 스위칭소자(114)와 상기 Y구동부(132)의 하측에는 상기 절연성 투명박막(111)을 매개로 차광막(124)이 형성되어 광에 의한 불필요한 동작을 방지하게 된다. 외부신호는 도시되지 않은 패드 도출부로부터 입력되어, 잘 알려진 액정패널의 동작을 실행한다. 즉, 각 스위치소자의 게이트전극(115)은 제16도에 도시한 바와 같이 주사선(129)에 접속되어 Y구동부(132)에 의해 주사선신호가 인가됨에 따라 각각의 스위치소자의 온/오프가 순서대로 제어된다. 즉, X구동부(131)로부터 출력된 화상신호는 신호선(130)을 매개로 도통상태의 선택된 스위치소자(114)를 경유해서 화소전극(113)에 인가된다. 따라서, 화상신호의 크기에 따른 전하가 각 화소전극(113)에 공급되어 축적된다. 상기 액정층(127)은 상기 축적된 전하에 의해 여기하여 그 투과율을 변화시켜 광밸브기능을 수행하는 기능을 갖게 된다. 상기 스위치소자(114)는 비선택시에 비도통상태이므로 화소전극(113)에는 이전에 기록된 화상신호를 전하로서 래치한다.

상기 스위치소자(114)는 상기 차광막(124)에 의해 차광되어 있으므로 스위치소자(114)가 오프인 경우에는 광누설전류가 발생되지 않게 되어 상기 화소전극(113)에 저장된 전하가 누설되지 않게 되고, 그에 따라 안정한 광밸브기능이 실현된다.

또, 상기 스위칭소자(114)는 전하이동도가 매우 높은 단결정 실리콘박막(112)에 형성되어 있으므로 고속신호응답성을 가진 광밸브장치를 구성할 수 있다. 또한, 상기 스위치소자(114)와 함께 X구동부(131)와 Y구동부(132)로 구성되는 회로를 동일 실리콘박막상에 형성할 수 있으므로 제조공정이 단순하게 되는 효과가 달성된다. 또한, 본 실시예에서는 상기 편광판(133)이 형성된 광밸브장치에 대해 설명하였지만, 예컨대 액정층으로서 고분자재료중에 액정을 산포한 폴리머산포형 액정을 사용하면 상기 편광판을 형성할 필요가 없다.

제19도(a) 내지 제19도(g)는 본 발명에 따른 광밸브장치용 반도체장치의 제조공정에 대한 제12실시예를 나타낸 도면으로, 먼저 제19도(a)에 도시한 기판을 준비입는데, 이 기판은 실리콘기판(151)상에 상기 절연성 투명박막으로 이루어진 이산화 실리콘층(111)을 매개로 상기 실리콘 단결정박막(112)을 접착함으로써 형성한다. 상기 실리콘기판(151)은 상기 단결정박막(112)의 표면을 가공할 때의 기계적인 강도를 유지하기 위해 사용된다.

다음에, 주지된 방법에 의해 화소전극에 대응하는 위치에 있는 상기 실리콘 단결정박막(112)을 제거하고, 이어서 잔여의 실리콘박막에는 주지된 방법으로 X구동부(131)와 Y구동부(132) 및 스위치소자(114) 등을 형성하며, 또한 단결정박막이 제거되어 이산화 실리콘층(111)이 노출된 부분에는 투명 도전층을 피복하여 제19도(b)에 도시한 바와 같이 화소전극(113)을 형성한다. 상기 형성된 화소전극(113) 및 그 구동소자(131,132,114)상에는 도시되지 않은 보호막과 배선패턴 등을 형성한다. 제19도(b)는 이와 같이 하여 형성된 상태를 나타낸다.

또, 제19도(c)에 도시한 바와 같이, 그 위에 이산화 실리콘 등으로 대표되는 접착제막(122)을 도포하고, 편광판이 부착된 글라스기판(123)을 횡방향으로 형성한다.

이어서, 이러한 구조를 상부면에 실리콘기판(151)이 위치되도록 상하 반전시키고, 이 실리콘기판(151)을 에칭에 의해 완전히 제거하여 이산화 실리콘층(111)을 외부에 노출시키게 되는데, 이 상태가 제19도(d)에 도시되어 있다. 이 상태에서 제19도(e)에 도시한 바와 같이 소정 위치에 상기 패드 도출부(125)용 다수의 관통 구멍을 에칭공정에 의해 개구한다. 이와 같이 관통구멍이 개구된 상태에서 그 위에 알루미늄 등과 같은 금속층(152)을 차광가능한 두께로 전면에 퇴적시키는데, 이 상태가 제19도(f)에 도시되어 있다.

상기 퇴적된 금속층(152)을 패터닝 처리하여 화소전극에 대응하는 부분 등의 소망하지 않는 부분을 제거해서 패드 도출부(125) 및 차광막(124)을 동시에 형성하고, 이후 화소부에 대응하는 위치에 배향막(126)을 형성하는데, 이 완결상태가 제19도(g)에 도시되어 있다.

제20도는 상기 패드 도출부(125)와 배선패턴(120)사이의 접속관계를 설명하기 위한 상세 단면도로서, 패드 도출부(125)는 이산화 실리콘층(111)을 하면에서 상면으로 관통하여 구동부(131 또는 132)를 구성하는 트랜지스터의 배선패턴(120)에 접속되어 있다.

상기한 바와 같이, 본 발명에 따르면, 화소전극과 스위치소자의 두께가 달라서 그들의 단차를 피할 수 없는 경우라도 상기 스위치소자와 화소전극이 상기 접착제막(122)내에 매립되어 상기 액정층(127)측으로 표출되지 않는 구조이기 때문에, 액정층을 형성하고 그 액정측을 배향하기 위한 배향막을 평탄면상에 형성할 수 있다. 따라서, 광밸브장치를 형성한 때에 그 표시화상의 콘트라스트가 일정하지 않은 결함을 방지할 수 있다.

또한, 상기 패드도출부(125)를 절연성 투명박막의 배향막형성측에 표출시켜 형성했기 때문에 패드도출부(125)를 위해 새로운 스페이스를 설치할 필요가 없으므로 소형화 할 수 있고, 차광막과 패드도출부(125)를 동시에 형성할 수 있다는 이점이 있다.

더욱이, 상기 스위치소자(114)는 전하이동도가 극히 높은 실리콘 단결정박막(112)에 형성되므로 고속 신호응답성을 갖는 광밸브장치를 구성할 수 있다는 효과가 있다.

제21도(a) 내지 제21도(d)는 본 발명에 따른 제13 실시예를 나타내는 설명도로서, 제21도(a)는 본 발명에서 사용되는 기판(161)의 평면형상을 나타내고, 제21도(b)는 상기 기판(161)으로부터 제조된 원칩구조의 단면을 개략적으로 나타낸다. 도시한 바와 같이 기판(161)은 예컨대 6인치의 직경을 갖는 웨이퍼형상을 가지며, 또 그 기판(161)은 예컨대 석영으로 이루어진 지지층(162)과, 예를 들면 실리콘으로 이루어져 상기 지지층(162)상에 형성된 단결정 반도체층(163), 유기접착제로서 저융점을 갖는 글라스 등으로 이루어져 상기 지지층(162)과 단결정 반도체층(163) 사이에 형성된 접착제막(164), 상기 단결정 반도체층(163)상의 절연층(165) 및, 이 절연층(165)상에 형성된 차광막(166)으로 구성된 5층 구조를 가지고 있다. 이 기판(161)에있어서는 상기 단결정 반도체층(163)에 대하여 미세화 반도체 제조기술을 적용해서 칩구획마다 예를 들면 액티브 매트릭스 표시장치의 구동회로와 화소전극이 형성되어 있다.

제21도(c)는 상기 기판(161)으로부터 얻어진 집적회로칩을 나타내는 확대평면도로서, 도시한 바와 같이 상기 집적회로칩(167)은 그 일측이 예컨대 1.5cm의 길이를 갖고 있으므로 종래의 액티브 매트릭스 표시장치에 비해 현저하게 소형화되어 있다. 또, 상기 집적회로칩(167)은 매트릭스형상으로 배치된 미세 화소전극과 각 화소전극에 대응하는 절연게이트형 전계효과 트랜지스터가 형성된 화소영역(168)과, 각 트랜지스터에 대하여 화상신호를 공급하기 위한 구동회로, 즉 X구동부가 형성된 X구동영역(169)과, 상기 각 트랜지스터를 순서대로 주사하기 위한 주사회로, 즉 Y구동영역(170)을 가지고 있다. 본 발명에 의하면, 비정질박막 또는 다결정박막에 비하여 높은 전하이동성과 저결정결함을 갖는 단결정박막을 사용하여 고속응답성이 필요한 X 및 Y구동부를 화소영역과 동일면상에 형성할 수 있다.

제21도(d)는 상기한 집적회로칩(167)을 사용하여 조립된 소형 및 초고밀도 액티브 매트릭스형 광밸브장치를 나타내는 단면으로, 도시한 바와 같이 상기 광밸브장치는 상기 집적회로칩(167)에 대해 소정의 간극을 매개로 대향배치된 대향기판(171)과, 상기 간극에 충전된 전광물질층인 예를 들면 액정층(172)으로 구성된다. 또한, 상기 집적회로칩(167)의 표면에는 상기 액정층(172)내에 함유된 액정분자를 배향시키기 위한 배향막(173)이 피복되어 있고, 상기 집적회로칩(167)의 화소영역(168)에 형성된 각 화소전극은 대응하는 트랜지스터 소자의 도통에 의해 선택적으로 여기되어 상기 액정층(172)에 작용하여 그 투과성을 제어하고 광밸브장치로서 기능한다. 상기 각 화소전극의 크기는 약 10㎛ 정도이므로 상당히 고정세(高精細)한 액티브 매트릭스 액정형 광밸브장치를 제공하는 것이 가능하게 된다.

제22도(a)는 제21도(c)에 도시한 화소영역(168)의 A부분을 확대한 평면도로서, 하나의 화소가 도시되어 있다. 도면에 있어서, 상기 화소(174)는 화소전극(175)과, 신호에 따라 상기 화소전극(175)을 여기시키기 위한 트랜지스터(176), 상기 트랜지스터(176)에 신호를 공급하기 위한 신호선(177) 및, 상기 트랜지스터(176)를 주사하기 위한 주사선(178)으로 구성되고, 상기 신호선(177)은 X구동부에 접속되어 있고 상기 주사선(178)은 Y구동부에 접속되어 있다.

제22도(b)는 동일한 하나의 화소(174)를 나타내는 개략단면도로서, 트랜지스터(176)는 단결정 박막층(163)에 형성된 드레인영역, 소오스영역 및, 게이트절연막을 매개로 채널영역상에 형성된 게이트전극(179)으로 구성되어 있다. 즉, 트랜지스터(176)는 절연게이트형 전계효과 트랜지스터이다. 게이트전극(179)은 주사선(178)의 일부로 구성되어 있고, 드레인영역에는 상기 화소전극(175)이 접속되어 있으며, 상기 소오스영역에는 소오스전극(180)이 접속되어 있는데, 이 소오스전극(180)은 신호선(177)의 일부를 구성한다. 상기 차광막(166)은 트랜지스터(176)에 차광막측으로부터 인가되는 입사광을 차단하여, 상기 트랜지스터(176)의 소오스영역과 드레인영역사이에서 발생하는 광누설전류를 방지하게 된다. 또한, 상기 차광막(166)을 일정한 전위로 유지시킴으로써, 인접한 화소의 액정구동전극(175)사이의 전위를 차폐함과 동시에 상기 화소전극 사이를 투과하는 표류광을 차단한다. 또한, 상기 차광막(166)과 액정구동전극(175)은 절연막(165)을 매개로 평면적으로 중첩되는 부분을 갖기 때문에 캐패시턴스를 확보할 수 있어서 화소전극(175)에 기록된 전압을 유지할 수 있다.

제23도(a) 내지 제23도(e)는 본 발명에 따른 광밸브장치용 반도체장치의 특히 화소부분의 제조방법을 나타낸 제14실시예로, 제23도(a)에 도시한 바와 같이 단결정 반도체기판(185)상에는 절연막(165)을 매개로 단결정 반도체층(163)을 형성한다. 구체적으로는, 일예로 단결정 실리콘기판에 산소이온을 도우핑한 후에 어닐링 처리함으로써 실리콘기판의 표면상에 단결정 실리콘층을 잔존시킨 상태에서 기판 실리콘과의 사이를 산화실리콘으로 절연할 수 있다. 또 다른 예에서는 산화막을 표면에 형성한 실리콘 단결정기판과 실리콘 단결정기판을 접합하고 상기 박막층의 두께까지 일측의 실리콘 기판을 제거함으로써 실현할 수 있다.

이어서, 제23도(b)에 도시한 바와 같이 상기 단결정 반도체층(163)에는 통상의 반도체 미세 가공기술에 의해 화소전극(175), 구동회로, 제어회로 등을 형성한다.

또, 제23도(c)에 도시한 바와 같이 단결정 반도체기판(185)과 지지층(162)을 접착제층(164)을 매개로 상호 접합하는데, 상기 지지층(162)은 글라스 또는 석영과 같은 절연체로 구성된다.

제23도(d)는 단결정 반도체기판(185)상의 절연층(165)과 단결정 반도체층(163)을 잔존시킨 상태로 상기 반도체기판(185)을 제거한 상태를 나타내는 도면으로, 여기서 사용되는 제거방법은 연마 또는 에칭방법이고, 이때 상기 절연층은 에칭 정지층 또는 연마동작의 종점을 검출하기 위해 사용할 수 있다.

최종적으로, 제23도(e)에 도시한 바와 같이 상기 단결정 반도체층(163)에 형성된 트랜지스터 등과 같이 광에 감수성 있는 소자부분을 금속막 등으로 이루어진 차광막(166)으로 피복한다.

제24도는 본 발명에 따른 반도체장치로서의 광밸브장치의 제15 실시예를 나타내는 개략적인 사시도로서, 도시한 바 같이 광밸브장치는 구동기판(161)과, 이 구동기판에 대항 배치된 대향기판(171) 및, 상기 구동기판(161)과 상기 대향기판(171)사이에 배치된 전광물질층인 예를 들면 액정층(172)으로 구성되어 있다.

상기 구동기판(161)에는 화소를 규정하는 화소전극 또는 구동전극(175)과, 소정의 신호에 따라서 상기 구동전극을 여기시키기 위한 구동회로가 형성되어 있다. 또, 상기 구동기판(161)은 석영으로 이루어진 지지층(162)과, 단결정 실리콘 반도체박막(163), 접착제막(164), 절연막(165) 및 차광막(166)으로 구성되는 5층구조를 가진다. 또한, 석영 글라스 지지층(162)의 이면에는 편광판(181)이 접착되어 있다. 그리고, 구동부는 상기 단결정 실리콘 반도체박막(163)에 형성된 집적회로로 구성되는데, 이 집적회로는 매트릭스형상으로 배치된 다수의 절연게이트형 전계효과 트랜지스터(176)를 포함하여 구성되고, 상기 트랜지스터(176)의 드레인전극은 대응하는 화소전극(175)에 접속되어 있고, 게이트전극은 주사선(178)에 접속되어 있으며, 소오스전극은 신호선(177)에 접속되어 있다. 또한, 상기 집적회로는 X구동부(169)를 포함하며 열상(列狀) 신호선(177)에 접속되어 있다.

또한, 상기 집적회로는 Y구동부(170)를 포함하며 행상(行狀)의 주사선(178)에 접속되어 있다. 상기 X구동부(169)와 Y구동부(170)는 상기 단결정 반도체박막(163)에 형성된 화상신호 프로세서(186)에 접속되어 외부로부터 인가되는 화상신호에 따라 상기 화상신호 프로세서(186)를 매개하여 구동된다. 한편, 상기 대향기판(171)은 글라스지지판(182)과, 이 글라스지지판(182)의 외부면상에 형성된 편광판(183) 및, 상기 글라스지지판(182)의 내부면측에 형성된 대향전극 또는 공통전극(184)으로 구성되어 있다. 상기 차광막(166)은 절연막(165)을 매개로 입사광의 영향에 의해 변화되는 특성을 갖는 상기 단결정 반도체박막(163)의 트랜지스터 또는 PN접합부와 같은 부분을 피복한다.

이어서, 상기한 실시예의 동작에 대해 제24도를 참조하여 상세하게 설명한다. 상기 각 트랜지스터 소자(176)의 게이트전극은 주사선(178)에 접속되어 있으며, Y구동부(170)에 의해 주사신호가 인가되어 그 트랜지스터 소자의 온/오프를 순차 제어한다. 상기 X구동부(169)로부터 출력된 표시신호는 신호선(177)을 매개하여 도통상태에 있는 선택된 트랜지스터(176)에 인가된다. 상기와 같이 인가된 표시신호는 대응하는 화소전극(175)에 전송되어 화소전극을 여기시키는 동시에 상기 액정(172)을 작용시켜서 투과율을 실질적으로 100%로 한다.

한편, 비선택시에는 트랜지스터 소자(176)가 비도통상태로 되어 상기 화소전극에 기록된 표시신호를 전하로서 유지한다. 또한, 액정층(172)은 비저항이 높고 통상은 용량성으로 작용한다. 또, 이들 구동트랜지스터 소자(176)의 스위칭성능을 표시하기 위하여 온/오프 전류비가 이용되는데, 액정동작에 필요한 전류비는 기록 시간과 래치시간으로부터 간단하게 구해진다. 상기 표시신호가 예컨대 TV신호인 경우에는 약 60μsec의 1주사기간동안 표시신호의 90% 이상이 기록되어야만 된다.

한편, 1필드기간인 약 16μsec에서 전하의 90%이상이 래치되어야만 되므로, 온/오프 전류비는 5자리수(figure)(즉, 10⁵) 이상을 필요로 한다. 이때 구동트랜지스터 소자는 전하이동도가 극히 높은 단결정 실리콘 반도체박막(163)상에 형성되어 있으므로 온/오프 전류비는 6자리수(즉, 10⁶) 이상을 확보할 수 있다. 따라서 상당히 고속의 신호응답성을 가진 액티브 매트릭스형 광밸브장치를 얻을 수 있다. 또, 단결정박막의 높은 이동도를 이용하여 동일 실리콘 단결정 반도체박막상에 주변회로(169,170)를 형성할 수 있고, 또한 상기 차광막(166)이 형성되어 있으므로 광밸브장치로서 강한 입사광에도 영향받지 않고서 동작할 수 있게 된다.

상기한 바와 같이, 본 발명에 따르면 지지층상에 형성된 반도체 단결정박막에 대하여 반도체 미세화기술을 이용하여 화소전극과 구동회로를 집적적으로 형성함으로써 얻어지는 집적회로칩 기판을 사용하여 광밸브장치가 형성되므로, 상당히 높은 화소밀도를 갖는 광밸브장치를 제공할 수 있는 효과가 있다. 또한, 집적회로칩과 동일한 정도로 할 수 있으므로 극히 소형의 광밸브장치를 얻을 수 있는 효과가 있다. 또, 단결정박막에 집적회로기술을 사용할 수 있으므로 LSI와 등가적인 여러 가지의 기능을 가진 회로를 용이하게 부가할 수 있는 효과가 있다. 또한, 단결정박막을 사용하여 스위칭트랜지스터 뿐만 아니라 구동회로를 동시에 내장할 수 있는 효과가 있다. 또, 강한 입사광에 대해서도 차광막에 의해 정상적인 동작이 확보될 수 있고, 상기 차광막과 화소전극 사이에 용량을 확보하고 화소에 기록된 신호의 래치시간을 연장시켜 화소사이의 전계를 차단함으로써 화소사이의 누화를 방지함에 따라 광개폐장치의 화질을 상당히 향상시킬 수 있는 효과가 있다.

제25도(a)와 제25도(b)는 본 발명에 따른 반도체장치를 사용한 광밸브장치의 제16 실시예를 나타낸 것으로, 광밸브장치의 단면구조를 설명하기 위한 도면이다. 본 실시예에서는 상기 반도체장치의 지지기판을 제거하고, 얇은 절연막상의 반도체 박막을 광밸브장치의 한쪽의 기판으로서 사용한 것이다.

제25도(a)는 상기한 광밸브장치를 나타낸 단면도로서, 기판(191)은 단결정 반도체박막(193), 절연막(195) 및, 그 절연막(195)상에 형성된 차광막(196)으로 구성된 박막이다. 상기 기판(191)과 투명전극(197)을 형성한 지지기판(192)사이에는 전광물질층(194)이 형성되는데, 이 전광물질층(194)은 액정, 또는 폴리머 재료중에 액정을 산포한 폴리머액정 등을 이용할 수 있다. 상기 단결정 반도체박막(193)상에는 미세화 반도체 제조기술을 적용하여 구획마다 액티브 매트릭스 표시장치의 구동회로와 화소전극이 형성되어 있다.

제25도(b)는 한 개의 화소를 나타내는 개략단면도로서, 도시한 바와 같이 화소전극(204)과, 드레인전극(205), 신호에 응답하여 드레인전극(205)을 여기시키는 트랜지스터(206), 상기 신호를 상기 트랜지스터(206)에 공급하는 신호선 및, 상기 트랜지스터를 주사하기 위한 주사선으로 구성되는데, 여기서 상기 신호선 및 주사선은 도시되어 있지 않다. 한편, 상기 신호선은 X구동부에 접속되어 있고, 상기 주사선은 Y구동부에 접속되어 있다. 또, 상기 트랜지스터(206)는 단결정 박막(193)에 형성된 소오스영역(211), 드레인영역(212) 및, 게이트 절연막을 매개로 채널영역상에 형성된 게이트전극(209)으로 구성된 절연게이트형 전계효과 트랜지스터이다. 그리고, 상기 게이트전극(209)은 주사선의 일부로 구성되어 있고, 드레인영역(212)에는 드레인전극(205)을 매개로 화소전극(204)이 접속되어 있고, 상기 소오스영역(211)에는 소오스전극(210)이 접속되어 있다. 소오스전극(210)은 신호선의 일부를 구성한다. 상기 차광막(196)은 상기 트랜지스터(206)에 입사되는 입사광을 차단하여 상기 트랜지스터(206)의 소오스영역(211)과 드레인영역(212)사이에서 발생하는 광누설전류를 방지함과 더불어, 그 차광막(196)은 화소전극사이를 투과하는 표류광을 차단하게 된다. 또한, 상기 차광막(196)과 드레인전극(205)은 절연막(195)을 매개하여 평면적으로 중첩부분을 가지므로, 여기에서 용량을 확보할 수 있어서 화소전극(204)에 기록된 전압을 유지할 수 있다.

제26도(a) 내지 제26도(e)는 본 발명의 제17 실시예에 따른 반도체장치를 사용하는 광밸브장치의 제조방법을 나타낸 도면으로, 제26도(a)에 도시한 바와 같이, 단결정 실리콘기판(215)상에는 절연막(195)과 단결정 반도체박막(193)을 형성한다. 구체적으로는, 일예로서 상기 단결정 실리콘기판에 산소이온을 도우핑한 다음에 어닐링처리함으로써 상기 실리콘기판의 표면상에 단결정실리콘층을 잔존시킨 상태에서 실리콘기판과의 사이를 산화실리콘으로 절연할 수 있다. 또는 다른 예로서, 산화막을 표면에 형성한 실리콘 단결정기판과 실리콘 단결정기판을 접합하고, 한쪽의 실리콘기판을 박막층의 두께를 남기고서 제거할 수 있다.

제26도(b)는 단결정 반도체박막(193)에 통상의 반도체 미세 가공으로 화소전극과 구동회로 및 제어회로 등을 형성한 것을 나타낸다. 제26도(c)는 단결정 반도체기판(215)과 지지기판(192)을 폴리머액정형 액정층(194)을 매개하여 접착한 것을 나타낸 것이고, 지지기판(192)은 글라스 또는 석영 등과 같은 절연체이다.

제26도(d)는 단결정 반도체기판(215)상의 절연층(195)과 단결정 반도체박막(193)을 잔존시킨채 단결정 반도체기판(215)을 제거한 것을 나타낸 것인데, 이 제거방법은 연마 또는 에칭 등의 방법을 사용할 수 있다. 이때, 절연층은 애칭 정지층 또는 연마의 종료점을 검출하기 위한 것이다.

제26도(e)는 절연막(195)상의 전계효과 트랜지스터의 적어도 그 채널영역을 덮도록 하여 차광막(196)을 형성한 것을 나타낸 것이다.

이상의 공정에 의하여 광밸브장치를 얻을 수 있다.

제27도는 본 발명에 따른 반도체장치를 이용하는 광밸브장치의 제 18실시예를 나타낸 개략적인 확대사시도로서, 도시한 바와 같이 광밸브장치는 실리콘 반도체박막(193)과, 이 반도체박막(193)에 대향 배치된 글라스지지기판(192) 및, 상기 반도체박막(193)과 상기 지지기판(192) 사이에 배치된 폴리머산포형 액정층(194)으로 구성되어 있다. 상기 실리콘 반도체박막(193)에는 화소를 규정하는 화소전극 또는 구동전극(205)과, 소정의 신호에 응답하여 상기 구동전극(205)을 여기시키기 위한 구동회로가 형성되어 있다. 또, 상기 지지기판(192)의 이면에는 투명한 도전막으로 이루어진 공통전극(197)이 형성되어 있다. 그리고, 상기 구동회로는 그 단결정 실리콘 반도체박막(193)에 형성된 집적회로로 이루어지고, 상기 집적회로는 매트릭스형상으로 배열된 다수의 절연게이트형 전계효과 트랜지스터(206)를 포함하고 있다. 각 트랜지스터(206)의 드레인전극은 대응하는 전극(205)에 접속되어 있고, 게이트전극은 주사선(208)에 접속되어 있으며, 소오스전극은 신호선(207)에 접속되어 있다. 또, 상기 집적회로는 X구동부(199)를 포함하며 열상(列狀)의 신호선(207)에 접속되어 있고, 또한 Y구동부(200)를 포함하며 행상(行狀)의 주사선(208)에 접속되어 있다. 차광막(196)은 입사광의 영향에 의해 특성이 변화하는 상기 반도체박막(193)의 트랜지스터 또는 PN접합부를 절연층(195)를 매개하여 피복한다. 여기서, 본 광밸브장치의 구동방법은 본 발명의 제15 실시예에서 설명한 것과 동일하다.

상기한 본 발명에 따른 반도체장치를 사용한 광밸브장치에 있어서, 예컨대 상기 반도체 박막층이 형성된 기판측 또는 대향기판측의 각 화소전극에 대응해서 컬러필터를 형성하는 경우에는 컬러 화상을 표시할 수 있음은 물론이다.

상기한 바와 같이, 본 발명에 따르면 지지층상에 형성된 반도체 단결정박막상에 대하여 반도체 미세화 기술을 이용해서 화소전극 및 구동회로를 집적적으로 형성하여 얻어지는 집적회로칩 기판을 사용해서 광밸브장치를 형성할 수 있다는 효과가 있다. 따라서, 상당히 높은 화소밀도를 가지는 광밸브장치를 제공할 수 있는 효과가 있고, 또 다른 효과로는 집적회로칩과 동일한 정도로 할 수 있으므로 초소형의 광밸브장치를 얻을 수 있는 효과가 있다. 또, 단결정 박막층에 대해 집적회로기술을 적용할 수 있으므로 LSI와 동일한 정도의 다양한 기능을 갖는 회로를 용이하게 부가할 수 있고, 또 단결정 박막을 사용하여 스위칭트랜지스터 뿐만 아니라 구동회로를 동시에 내장할 수 있다는 효과가 있다. 그리고 상기 차광막은 입사광이 강렬하더라도 정상적인 동작을 확보할 수 있고, 또한 그 차광막은 화소전극과의 사이에 용량을 가지고 있으므로 화소에 기록된 신호의 유지시간을 연장하고 화소사이의 전계를 차단함으로써 상기 화소사이의 누화를 방지할 수 있음에 따라 광밸브 장치의 화질을 상당히 향상시킬 수 있다는 현저한 효과가 있다.

제28도는 본 발명에 따른 반도체장치로서 광밸브장치를 이용한 화상프로젝터의 모식적인 확대 단면도이다. 이 화상프로젝터(230)는 3개의 액티브 매트릭스 투과형 광밸브장치(231-233)를 내장하고 있고, 백색광원 램프(234)로부터 방사된 백색광은 반사미러(M1)에 의해 반사된 다음, 3색분해필터(235)에 의해 적색광과 청색광 및 녹색광으로 분해된다. 상기 적색광은 2색성 미러(DM1)에 의해 선택적으로 반사된 다음 반사미러(M2)에 의해 반사된다. 이후, 상기 적색광은 집광렌즈(C1)에 의해 집광되어 제1 광밸브장치(231)에 입사된다. 이어서, 그 적색광은 화상신호에 따라 상기 광밸브장치(231)에 의해 변조되어 2색성 미러(DM3,DM4)를 통해 전송된 다음, 그 적색광은 확대렌즈(236)에 의해 확대되어 전방에 투영된다.

이와 마찬가지로 상기 2색성 미러(DM1)를 통과한 청색광은 2색성 미러(DM2)에 의해 선택적으로 반사되어 집광렌즈(C2)에 의해 집광된 후, 제2 광밸브장치(232)에 입사된다. 여기서, 그 청색광은 화상신호에 따라 변조된 다음에 상기 2색성 미러(DM3,DM4)를 통해 확대렌즈(236)에 입사된다. 또한, 녹색광은 상기 2색성 미러(DM1,DM2)를 통과한 후, 집광렌즈(C3)에 의하여 집광되어 제3 광밸브장치(233)에 입사된다. 여기서, 그 녹색광은 화상신호에 따라 변조된 후, 반사 미러(M3)와 2색성 미러(DM4)에 의해 확대렌즈(236)를 향해 반사된다.

따라서, 상기한 바와 같이 3개의 광밸브장치에 의해 각기 변조된 3원색광은 최종적으로 확대렌즈(236)에 의해 합성되어 전방으로 확대된 2차원 화상을 투영한다. 여기서 사용되는 광밸브장치의 치수는 cm 단위이고, 이 치수에 대응하여 여러 가지의 광학부품과 백색광 램프의 치수도 소형화 할 수 있고, 그에 따라 화상프로젝터(230)의 전체적인 형상과 치수도 종래에 비해 현저하게 소형화 할 수 있다.

Claims (18)

1. 지지층상에 단결정 반도체박막이 형성된 반도체장치에 있어서, 평탄면을 가진 표면절연막과, 상기 표면절연막의 아래에 배치되어 트랜지스터 소자를 형성하기 위한 소오스영역과 드레인영역 및 채널형성영역을 가진 단결정 반도체박막, 상기 표면절연막이 형성된 측과는 반대면측에서 단결정 반도체박막상에 배치되어 게이트절연체를 형성하는 절연막, 상기 단결정 반도체박막이 형성된 측과 반대면측에서 상기 절연막상에 배치되어 상기 트랜지스터소자의 게이트전극을 형성하는 전극막, 상기 절연막이 형성된 측과는 반대면측에서 최소한 상기 전극막상에 배치된 이면 절연막 및, 상기 소오스영역과 상기 드레인영역중의 적어도 한쪽 영역의 하측에서 상기 이면절연막의 근방까지 연장배치된 적어도 하나의 전극을 포함하는 박막층과, 상기 이면절연막에 면접착 관계로 고정되어 있는 지지층을 포함하여 구성된 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 지지층은 상기 이면절연막에 도포된 접착제막과, 이 접착제막에 의해 면접착 관계로 고정되어 있는 지지기판으로 구성된 2층 구조를 갖는 것을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 상기 지지층은 접착제에 의해 성형된 단층구조를 갖는 것을 특징으로 하는 반도체장치.
4. 제2항에 있어서, 상기 지지기판에는 상기 접착제로부터 발생되는 기체를 배출하기 위한 관통공이 설치된 것을 특징으로 하는 반도체장치.
5. 제1항에 있어서, 상기 지지층은 광학적으로 투명한 재료로 형성된 것을 특징으로 하는 반도체장치.
6. 제1항에 있어서, 상기 각 트랜지스터 소자는 상기 게이트전극과 자기정합적으로 상기 단결정 반도체박막내에 형성된 소오스영역과 드레인영역을 갖춘 것을 특징으로 하는 반도체장치.
7. 제1항에 있어서, 상기 단결정 반도체박막에 형성된 상기 각 트랜지스터 소자의 드레인영역에 대향 배치되고, 또한 용량소자를 구성하도록 상기 표면절연막상에 형성된 대향전극을 더 포함하여 구성된 것을 특징으로 하는 반도체장치.
8. 제5항에 있어서, 상기 단결정 반도체박막에 형성된 상기 각 트랜지스터소자의 드레인영역에 전기적으로 접속되고, 또한 화소를 구성하도록 상기 표면절연막상에 형성된 투명전극을 더 포함하여 구성된 것을 특징으로 하는 반도체장치.
9. 제1항에 있어서, 상기 표면절연막을 매개하여 형성된 접촉구멍을 통해 상기 각 트랜지스터 소자의 단자부와 접촉되도록 상기 표면절연막상에 형성된 배선전극을 더 포함하여 구성된 것을 특징으로 하는 반도체장치.
10. 제1항에 있어서, 상기 채널형성영역에서의 광누설전류를 방지하기 위해 상기 단결정 반도체박막에 형성된 최소한 상기 각 트랜지스터소자의 채널 형성영역을 덮도록 상기 표면절연막상에 형성된 차광막을 더 포함하여 구성된 것을 특징으로 하는 반도체장치.
11. 제1항에 있어서, 상기 단결정 반도체박막에 형성된 상기 각 트랜지스터 소자의 채널형성영역과 정합되도록 상기 표면절연막상에 형성된 추가적인 게이트전극을 더 포함하여 구성된 것을 특징으로 하는 반도체장치.
12. 제1항에 있어서, 상기 단결정 반도체박막에 형성된 상기 각 트랜지스터 소자는 상기 표면절연막을 통해 선택적으로 도입되는 불순물에 의해 선택적으로 설정되는 도전성을 갖는 채널형성영역을 갖춘 것을 특징으로 하는 반도체장치.
13. 제1항에 있어서, 상기 표면절연막상에 형성된 외부접속 패드전극을 더 포함하여 구성된 것을 특징으로 하는 반도체장치.
14. 절연막을 통해 임시기판상에 적층된 단결정 반도체박막을 갖춘 SOI기판을 형성하는 제1 공정과 ; 상기 단결정 반도체박막에 소오스영역과 드레인영역 및 채널영역이 배열되고, 상기 단결정 반도체박막상에 게이트전극이 배치되며, 또한 상기 단결정 반도체 박막상에 소오스전극 및 드레인전극 중 적어도 하나가 배치되도록, 상기 단결정 반도체박막에 대해 반도체집적회로를 형성하는 제2공정; 상기 임시기판과의 대향측에 상기 반도체집적회로의 표면과 면접착 관계로 지지기판을 고정하는 제3 공정; 상기 임시기판을 제거하여 평탄절연막을 외부에 노출시키는 제4 공정 및; 상기 절연막의 노출된 평탄면에 대하여 적어도 전극 형성을 포함하는 처리를 수행하는 제5 공정으로 구성된 것을 특징으로 하는 반도체장치의 제조방법.
15. 제14항에 있어서, 상기 제1 공정은 실리콘 임시기판상에 이산화 실리콘으로 이루어진 절연막을 매개하여 단결정 실리콘 반도체기판을 열압착에 의해 고정한 다음, 상기 반도체기판을 연마하여 상기 SOI기판을 박형화하는 것을 특징으로 하는 반도체장치의 제조방법.
16. 제15항에 있어서, 상기 제1 공정은 상기 실리콘 임시기판상에 표면처리로서 질화실리콘층을 퇴적하고, 이어서 CVD법에 의해 이산화 실리콘층을 퇴적하여 상기 절연막을 형성한 다음, 열압착에 의해 상기 반도체기판을 고정하는 것을 특징으로 하는 반도체장치의 제조방법.
17. 제14항에 있어서, 상기 제3 공정은 이산화 실리콘을 주성분으로 하는 접착제를 사용하여 상기 지지기판을 면접착 관계로 고정하는 것을 특징으로 하는 반도체장치의 제조방법.
18. 제14항에 있어서, 제3 공정은 상기 반도체집적회로의 표면에 접착제를 공급하여 응고시켜 단층구조를 갖는 지지기판을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.