CN108292683A - 半导体装置、包括该半导体装置的显示装置以及包括该半导体装置的电子设备 - Google Patents

半导体装置、包括该半导体装置的显示装置以及包括该半导体装置的电子设备 Download PDF

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Abstract

在包括氧化物半导体的晶体管中，在抑制电特性变动的同时提高可靠性。提供一种包括晶体管的半导体装置。晶体管包括被用作第一栅电极的第一导电膜、第一栅极绝缘膜、包括沟道区域的第一氧化物半导体膜、第二栅极绝缘膜、被用作第二栅电极的第二氧化物半导体膜及第二导电膜。第二氧化物半导体膜包括其载流子密度比第一氧化物半导体膜高的区域。第二导电膜包括与第一导电膜接触的区域。

Description

半导体装置、包括该半导体装置的显示装置以及包括该半导 体装置的电子设备
技术领域
本发明的一个方式涉及一种具有氧化物半导体膜的半导体装置及包括该半导体装置的显示装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或组合物(composition of matter)。更具体而言，本发明的一个方式涉及一种半导体装置、显示装置、发光装置、照明装置、蓄电装置、存储装置、摄像装置、它们的驱动方法或它们的制造方法。
注意，在本说明书等中，半导体装置是指通过利用半导体特性而能够工作的所有装置。除了晶体管等半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。摄像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池或有机薄膜太阳能电池等)及电子设备有时包括半导体装置。
背景技术
通过利用形成在具有绝缘表面的衬底上的半导体薄膜来构成晶体管(也称为场效应晶体管(FET)或薄膜晶体管(TFT))的技术受到关注。该晶体管被广泛地应用于如集成电路(IC)及图像装置(显示装置)等电子器件。作为可以应用于晶体管的半导体薄膜，以硅为代表的半导体材料被周知。另外，作为其他材料，氧化物半导体受到关注。
例如,已公开了作为氧化物半导体使用In-Ga-Zn类氧化物制造晶体管的技术(参照专利文献1)。另外，也公开了一种技术，其中使用氧化物薄膜制造具有自对准顶栅结构的晶体管(参照专利文献2)。
此外，已公开了如下半导体装置：将由于加热而释放氧的绝缘层用作其中形成沟道的氧化物半导体层的基底绝缘层，来降低该氧化物半导体层的氧缺陷(参照专利文献3)。
[专利文献1]日本专利申请公开第2007-96055号公报
[专利文献2]日本专利申请公开第2009-278115号公报
[专利文献3]日本专利申请公开第2012-009836号公报
发明内容
作为包括氧化物半导体膜的晶体管，例如可以举出反交错型(也称为底栅结构)晶体管或交错型(也称为顶栅结构)晶体管等。当将包括氧化物半导体膜的晶体管用于显示装置时，使用反交错型晶体管的情况多于使用交错型晶体管的情况，这是因为反交错型晶体管的制造工序比较简单且能够抑制其制造成本。然而，有如下问题：随着在显示装置中屏幕的大型化或者高清晰化日益进步，反交错型晶体管因栅电极与源电极之间的寄生电容及栅电极与漏电极之间的寄生电容而信号迟延等增大，这会导致显示装置的显示质量的降低。于是，作为包括氧化物半导体膜的交错型晶体管，期待着具有稳定的电特性及较高的可靠性的晶体管的开发。
当将氧化物半导体膜用于沟道区域制造晶体管时，形成在氧化物半导体膜的沟道区域中的氧缺陷对晶体管特性造成负面影响，所以会成为问题。例如，当在氧化物半导体膜的沟道区域中形成氧缺陷时，因该氧缺陷而形成载流子。当在氧化物半导体膜中的沟道区域中形成有载流子时，发生在沟道区域中包括氧化物半导体膜的晶体管的电特性的变动，例如发生阈值电压的漂移。此外，有各晶体管的电特性不均匀的问题。由此，在氧化物半导体膜的沟道区域中氧缺陷越少越优选。另一方面，将氧化物半导体膜用于沟道区域的晶体管优选具有如下结构：与源电极及漏电极接触的氧化物半导体膜的氧缺陷较多且其电阻较低，以降低与源电极和漏电极的接触电阻。
鉴于上述问题，本发明的一个方式的目的之一是在包括氧化物半导体的晶体管中抑制电特性的变动。本发明的一个方式的目的之一是在包括氧化物半导体的晶体管中提高可靠性。本发明的一个方式的目的之一是提供一种包括氧化物半导体的通态电流(on-state current)大的晶体管。本发明的一个方式的目的之一是提供一种包括氧化物半导体的关态电流(off-state current)小的晶体管。本发明的一个方式的目的之一是提供一种功耗得到降低的半导体装置。本发明的一个方式的目的之一是提供一种新颖的半导体装置。本发明的一个方式的目的之一是提供一种新颖的半导体装置的制造方法。
注意，上述目的的记载不妨碍其他目的的存在。本发明的一个方式并不一定必须实现所有上述目的。此外，可以从说明书等的记载得知并抽取上述目的以外的目的。
本发明的一个方式是一种半导体装置，包括：晶体管，其中，晶体管包括：第一导电膜；第一导电膜上的第一绝缘膜；包括隔着第一绝缘膜与第一导电膜重叠的区域的第一氧化物半导体膜；第一氧化物半导体膜上的第二绝缘膜；包括隔着第二绝缘膜与第一氧化物半导体膜重叠的区域的第二氧化物半导体膜；第二氧化物半导体膜上的第二导电膜；以及第一氧化物半导体膜上、第二氧化物半导体膜上及第二导电膜上的第三绝缘膜，第一氧化物半导体膜包括与第二绝缘膜接触的沟道区域、与第三绝缘膜接触的源区域以及与第三绝缘膜接触的漏区域，第二氧化物半导体膜包括其载流子密度比沟道区域高的区域，并且，第二导电膜包括与第一导电膜接触的区域。
本发明的其他方式是一种半导体装置，包括：晶体管，其中，晶体管包括：第一导电膜；第一导电膜上的第一绝缘膜；包括隔着第一绝缘膜与第一导电膜重叠的区域的第一氧化物半导体膜；第一氧化物半导体膜上的第二绝缘膜；包括隔着第二绝缘膜与第一氧化物半导体膜重叠的区域的第二氧化物半导体膜；第二氧化物半导体膜上的第二导电膜；以及第一氧化物半导体膜上、第二氧化物半导体膜上及第二导电膜上的第三绝缘膜，第一氧化物半导体膜包括与第二绝缘膜接触的沟道区域、与第三绝缘膜接触的源区域以及与第三绝缘膜接触的漏区域，第二氧化物半导体膜包括其载流子密度比沟道区域高的区域，第一绝缘膜、第二绝缘膜及第二氧化物半导体膜包括第一开口部，并且，第二导电膜包括在第一开口部中与第一导电膜接触的区域。
在上述各结构中，第二导电膜优选具有遮光性。第二导电膜的薄层电阻优选为10Ω/square(Ω/sq.)以下。
在上述各结构中，优选的是，晶体管还包括第三导电膜以及第四导电膜，第三导电膜包括通过设置在第三绝缘膜中的第二开口部在源区域中与第一氧化物半导体膜电连接的区域，第四导电膜包括通过设置在第三绝缘膜中的第三开口部在漏区域中与第一氧化物半导体膜电连接的区域。
在上述各结构中，优选的是，第一氧化物半导体膜和第二氧化物半导体膜中的至少一个包含In、Zn以及M(M为Al、Ga、Y或Sn)。
在上述各结构中，优选的是，当第二氧化物半导体膜包含In、Zn以及M时，包括In的含量为M的含量以上的区域。此外，优选的是，当第一氧化物半导体膜包含In、Zn以及M时，包括In的含量为M的含量以上的区域。
在上述各结构中，第三绝缘膜优选包含氮和氢中的至少一个。
在上述各结构中，优选的是，第一氧化物半导体膜包括结晶部，并且结晶部具有c轴取向性。
本发明的其他方式是一种包括上述各方式的半导体装置及显示元件的显示装置。此外，本发明的其他方式是一种包括上述方式的半导体装置及传感器的电子设备。本说明书中的显示装置是指图像显示装置。此外，如下模块也全部都包括在本发明的一个方式中：在显示装置中安装有连接器诸如FPC(Flexible Printed Circuit：柔性电路板)或TCP(Tape Carrier Package：载带封装)的模块；在TCP端部中设置有印刷线路板的模块；或者IC(集成电路)通过COG(Chip On Glass：玻璃上芯片)方式直接安装在显示装置上的模块。
通过本发明的一个方式可以在包括氧化物半导体的晶体管中抑制电特性的变动。通过本发明的一个方式可以在包括氧化物半导体的晶体管中提高可靠性。通过本发明的一个方式可以提供一种包括氧化物半导体的通态电流大的晶体管。通过本发明的一个方式可以提供一种包括氧化物半导体的关态电流小的晶体管。通过本发明的一个方式可以提供一种功耗得到降低的半导体装置。通过本发明的一个方式可以提供一种新颖的半导体装置。通过本发明的一个方式可以提供一种新颖的半导体装置的制造方法。
注意，这些效果的记载不妨碍其他效果的存在。本发明的一个方式并不一定需要实现所有上述效果。另外，可以从说明书、附图、权利要求书等的记载得知并抽取上述效果以外的效果。
附图说明
图1是说明半导体装置的顶面及截面的图；
图2是说明半导体装置的顶面及截面的图；
图3是说明半导体装置的截面的图；
图4是说明半导体装置的截面的图；
图5是说明半导体装置的截面的图；
图6是说明半导体装置的截面的图；
图7是说明半导体装置的截面的图；
图8是说明半导体装置的制造方法的截面图；
图9是说明半导体装置的制造方法的截面图；
图10是说明半导体装置的制造方法的截面图；
图11是说明半导体装置的制造方法的截面图；
图12是说明半导体装置的制造方法的截面图；
图13是说明半导体装置的制造方法的截面图；
图14是说明根据本发明的一个方式的氧化物半导体的原子个数比的范围的图；
图15是说明InMZnO4的结晶的图；
图16是氧化物半导体的叠层结构的能带图；
图17是说明利用XRD的CAAC-OS及单晶氧化物半导体的结构分析的图以及示出CAAC-OS的选区电子衍射图案的图；
图18是CAAC-OS的截面TEM图像、平面TEM图像及其分析图像；
图19是示出nc-OS的电子衍射图案的图及nc-OS的截面TEM图像；
图20是a-like OS的截面TEM图像；
图21是示出电子照射所引起的In-Ga-Zn氧化物的结晶部的变化的图；
图22是示出显示装置的一个方式的俯视图；
图23是示出显示装置的一个方式的截面图；
图24是示出显示装置的一个方式的截面图；
图25是示出显示装置的一个方式的截面图；
图26是示出显示装置的一个方式的截面图；
图27是示出显示装置的一个方式的截面图；
图28是说明显示装置的方框图及电路图；
图29是用来说明本发明的一个方式的电路图及时序图；
图30是用来说明本发明的一个方式的图表及电路图；
图31是用来说明本发明的一个方式的电路图及时序图；
图32是用来说明本发明的一个方式的电路图及时序图；
图33是用来说明本发明的一个方式的方框图、电路图以及波形图；
图34是用来说明本发明的一个方式的电路图及时序图；
图35是用来说明本发明的一个方式的电路图；
图36是用来说明本发明的一个方式的电路图；
图37是说明显示模块的图；
图38是说明电子设备的图；
图39是说明电子设备的图；
图40是说明显示装置的立体图；
图41是说明根据实施例的薄层电阻的测量结果的图；
图42是说明根据实施例的接触孔链电阻的测量结果的图；
图43是说明根据实施例的晶体管的截面的图；
图44是说明根据实施例的晶体管的Id-Vg特性的图；
图45是说明根据实施例的晶体管的Id-Vg特性的图；
图46是说明根据实施例的晶体管的可靠性测试结果的图；
图47是说明根据实施例的光照射时的晶体管的Id-Vg特性的图；
图48是说明根据实施例的光照射时的晶体管的Id-Vg特性的图；
图49是说明根据实施例的晶体管的TEM图像的图；
图50是说明根据实施例的TDS分析结果的图；
图51是说明根据实施例的TDS分析结果的图；
图52是说明根据实施例的TDS分析结果的图；
图53是说明根据实施例的ESR测量结果的图；
图54是说明根据实施例的3个信号的自旋密度的测量结果的图；
图55是说明根据实施例的TDS分析结果的图；
图56是说明根据实施例的TDS分析结果的图；
图57是说明根据实施例的TDS分析结果的图；
图58是说明根据实施例的晶体管的截面的图；
图59是说明根据实施例的晶体管的Id-Vg特性的图；
图60是说明根据实施例的晶体管的Id-Vg特性的图；
图61是说明根据实施例的晶体管的Id-Vg特性的图；
图62是说明根据实施例的晶体管的Id-Vg特性的图；
图63是说明根据实施例的晶体管的Id-Vg特性的图；
图64是说明根据实施例的晶体管的可靠性测试结果的图；
图65是说明根据实施例的光照射时的晶体管的Id-Vg特性的图；
图66是说明根据实施例的光照射时的晶体管的Id-Vg特性的图；
图67是说明根据实施例的光照射时的晶体管的Id-Vg特性的图。
具体实施方式
以下，参照附图详细地说明本发明的实施方式。注意，本发明不局限于下述说明，其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅局限在以下所示的实施方式所记载的内容中。
此外，为了便于理解，有时在附图等中示出的各结构的位置、大小及范围等并不表示其实际的位置、大小及范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小、范围等。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其有时并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地置换为“第二”或“第三”等而进行说明。此外，本说明书等中所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
注意，在本说明书等中，当利用附图说明发明的结构时，有时在不同的附图中共同使用表示相同的部分的符号。
注意，在本说明书等中，例如在导电性充分低时，有时即便在表示为“半导体”时也具有“绝缘体”的特性。此外，“半导体”与“绝缘体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书等所记载的“半导体”换称为“绝缘体”。同样地，有时可以将本说明书等所记载的“绝缘体”换称为“半导体”。或者，有时可以将本说明书等所记载的“绝缘体”换称为“半绝缘体”。
另外，在本说明书等中，例如在导电性充分高时，有时即便在表示为“半导体”时也具有“导电体”的特性。此外，“半导体”和“导电体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。同样地，有时可以将本说明书所记载的“导电体”换称为“半导体”。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。注意，在本说明书等中，沟道区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，源极和漏极可以相互调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者其中形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书等中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者其中形成沟道的区域中的源极与漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书等中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授收，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
此外，电压大多指某个电位与基准电位(例如，接地电位(GND)或源电位)之间的电位差。由此，可以将电压改称为电位。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”换称为“导电膜”。此外，例如，有时可以将“绝缘膜”换称为“绝缘层”。
在本说明书等中，在没有特别的说明的情况下，关态电流是指晶体管处于关闭状态(也称为非导通状态、遮断状态)的漏极电流。在没有特别的说明的情况下，在n沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs低于阈值电压Vth的状态，在p沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs高于阈值电压Vth的状态。例如，n沟道晶体管的关态电流有时是指栅极与源极间的电压Vgs低于阈值电压Vth时的漏极电流。
晶体管的关态电流有时取决于Vgs。因此，“晶体管的关态电流为I以下”有时是指存在使晶体管的关态电流成为I以下的Vgs的值。晶体管的关态电流有时是指：当Vgs为预定的值时的关闭状态；当Vgs为预定的范围内的值时的关闭状态；或者当Vgs为能够获得充分低的关态电流的值时的关闭状态等。
作为一个例子，设想一种n沟道晶体管，该n沟道晶体管的阈值电压Vth为0.5V，Vgs为0.5V时的漏极电流为1×10-9A，Vgs为0.1V时的漏极电流为1×10-13A，Vgs为-0.5V时的漏极电流为1×10-19A，Vgs为-0.8V时的漏极电流为1×10-22A。在Vgs为-0.5V时或在Vgs为-0.5V至-0.8V的范围内，该晶体管的漏极电流为1×10-19A以下，所以有时称该晶体管的关态电流为1×10-19A以下。由于存在使该晶体管的漏极电流成为1×10-22A以下的Vgs，因此有时称该晶体管的关态电流为1×10-22A以下。
在本说明书等中，有时以每沟道宽度W的电流值表示具有沟道宽度W的晶体管的关态电流。另外，有时以每预定的沟道宽度(例如1μm)的电流值表示具有沟道宽度W的晶体管的关态电流。在为后者时，关态电流的单位有时以具有电流/长度的次元的单位(例如，A/μm)表示。
晶体管的关态电流有时取决于温度。在本说明书中，在没有特别的说明的情况下，关态电流有时表示在室温、60℃、85℃、95℃或125℃下的关态电流。或者，有时表示在保证包括该晶体管的半导体装置等的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃以上且35℃以下中的任一温度)下的关态电流。“晶体管的关态电流为I以下”有时是指在室温、60℃、85℃、95℃、125℃、保证包括该晶体管的半导体装置的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃以上且35℃以下中的任一温度)下存在使晶体管的关态电流成为I以下的Vgs的值。
晶体管的关态电流有时取决于漏极与源极间的电压Vds。在本说明书中，在没有特别的说明的情况下，关态电流有时表示Vds为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V时的关态电流。或者，有时表示保证包括该晶体管的半导体装置等的可靠性的Vds时或者包括该晶体管的半导体装置等所使用的Vds时的关态电流。“晶体管的关态电流为I以下”有时是指：在Vds为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、保证包括该晶体管的半导体装置的可靠性的Vds或包括该晶体管的半导体装置等被使用的Vds下存在使晶体管的关态电流成为I以下的Vgs的值。
在上述关态电流的说明中，可以将漏极换称为源极。也就是说，关态电流有时指晶体管处于关闭状态时流过源极的电流。
在本说明书等中，有时将关态电流记作泄漏电流。在本说明书等中，关态电流例如有时指在晶体管处于关闭状态时流在源极与漏极间的电流。
另外，在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括角度为-5°以上且5°以下的情况。此外，“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括角度为85°以上且95°以下的情况。另外，“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
另外，在本说明书中，六方晶系包括三方晶系和菱方晶系。
实施方式1
在本实施方式中，以下参照图1至图16说明本发明的一个方式的半导体装置及半导体装置的制造方法的一个例子。
<半导体装置的结构例子1>
图1A是本发明的一个方式的半导体装置所包括的晶体管100的俯视图。此外，图1B相当于沿着图1A所示的点划线X1-X2的切断面的截面图，图1C相当于沿着图1A所示的点划线Y1-Y2的切断面的截面图。注意，在图1A中，为了明确起见，省略晶体管100的构成要素的一部分(衬底102及绝缘膜等)进行图示。
有时将图1A中的点划线X1-X2方向称为晶体管100的沟道长度(L)方向，将点划线Y1-Y2方向称为晶体管100的沟道宽度(W)方向。
晶体管100包括：衬底102上的用作第一栅电极(也称为底栅电极)的导电膜106；衬底102及导电膜106上的绝缘膜104；绝缘膜104上的氧化物半导体膜108；氧化物半导体膜108上的绝缘膜110；绝缘膜110上的用作第二栅电极(也称为顶栅电极)的氧化物半导体膜112及导电膜114；以及绝缘膜104、氧化物半导体膜108、氧化物半导体膜112及导电膜114上的绝缘膜116。氧化物半导体膜108包括与氧化物半导体膜112及导电膜114重叠且与绝缘膜110接触的沟道区域108i、与绝缘膜116接触的源区域108s以及与绝缘膜116接触的漏区域108d。
晶体管100包括绝缘膜116上的绝缘膜118、通过设置在绝缘膜116及绝缘膜118中的开口部141s在源区域108s中与氧化物半导体膜108电连接的导电膜120s、以及通过设置在绝缘膜116及绝缘膜118中的开口部141d在漏区域108d中与氧化物半导体膜108电连接的导电膜120d。
在本说明书等中，有时将绝缘膜104、绝缘膜110、绝缘膜116以及绝缘膜118分别称为第一绝缘膜、第二绝缘膜、第三绝缘膜以及第四绝缘膜。此外，在晶体管100中，绝缘膜104被用作第一栅极绝缘膜，绝缘膜110被用作第二栅极绝缘膜。因此，在本说明书等中，有时将绝缘膜104称为第一栅极绝缘膜，将绝缘膜110称为第二栅极绝缘膜。此外，导电膜120s被用作源电极，导电膜120d被用作漏电极。因此，在本说明书等中，有时将导电膜120s称为源电极，将导电膜120d称为漏电极。
氧化物半导体膜112具有对绝缘膜110供应氧的功能。当氧化物半导体膜112具有对绝缘膜110供应氧的功能时，可以使绝缘膜110包含过剩氧。当绝缘膜110具有过剩氧区域时，可以对氧化物半导体膜108，更具体而言，对沟道区域108i供应该过剩氧。因此，可以提供可靠性高的半导体装置。
此外，为了对氧化物半导体膜108供应过剩氧，也可以向形成在氧化物半导体膜108的下方的绝缘膜104供应过剩氧。但是，此时，包含在绝缘膜104中的氧有可能也供应到氧化物半导体膜108所具有的源区域108s及漏区域108d。当对源区域108s及漏区域108d供应过剩氧时，有时源区域108s及漏区域108d的电阻会上升。
另一方面，当形成在氧化物半导体膜108的上方的绝缘膜110包含过剩氧时，可以只对沟道区域108i选择性地供应过剩氧。或者，可以在对沟道区域108i、源区域108s及漏区域108d供应过剩氧之后，选择性地提高源区域108s及漏区域108d的载流子密度。
绝缘膜116至少包含氮和氢中的至少一个。通过绝缘膜116采用氮和氢中的至少一个的结构，可以对氧化物半导体膜108及氧化物半导体膜112供应氮和氢中的至少一个。其结果是，可以在氧化物半导体膜108中形成源区域108s及漏区域108d。
氧化物半导体膜112在对绝缘膜110供应氧之后从绝缘膜116或导电膜114被供应氮和氢中的至少一个，在导带附近形成施主能级，载流子密度得到提高。换言之，氧化物半导体膜112还被用作氧化物导电体(OC：Oxide Conductor)。因此，氧化物半导体膜112具有至少高于氧化物半导体膜108的沟道区域108i的载流子密度。
一般而言，由于氧化物半导体的能隙大，因此对可见光具有透光性。另一方面，氧化物导电体是在导带附近具有施主能级的氧化物半导体。因此，在氧化物导电体中，起因于施主能级的吸收的影响小，而对可见光具有与氧化物半导体大致相同的透光性。由此，为了防止光入射到氧化物半导体膜112，优选在氧化物半导体膜112上包括导电膜114。
导电膜114优选包含具有遮光性的材料。此外，优选包含导电性高的材料，即薄层电阻优选为低。具体而言，导电膜114的薄层电阻优选为100Ω/sq.以下，更优选为10Ω/sq.以下。因此，导电膜114优选包含金属。
当导电膜114具有过剩地供应氮和氢中的至少一个的功能时，有时对氧化物半导体膜108的沟道区域108i供应氮和氢中的至少一个。因此，导电膜114的供应氮和氢中的至少一个的功能优选为低。此外，导电膜114的透过氮和氢中的至少一个的功能优选为低。
氧化物半导体膜108所包括的源区域108s、漏区域108d以及氧化物半导体膜112可以都包含形成氧缺陷的元素。作为上述形成氧缺陷的元素，典型地可以举出氢、硼、碳、氮、氟、磷、硫、氯、稀有气体等。另外，作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。
当杂质元素添加到氧化物半导体膜中时，氧化物半导体膜中的金属元素与氧的键合被切断而形成氧缺陷。或者，当对氧化物半导体膜添加杂质元素时，氧化物半导体膜中的与金属元素键合的氧与杂质元素键合，氧从金属元素脱离，而形成氧缺陷。其结果是，在氧化物半导体膜中载流子密度增高且导电率得到提高。
晶体管100优选具有绝缘膜110的侧端部、氧化物半导体膜112的侧端部、导电膜114的侧端部对齐的区域。换言之，在晶体管100中，绝缘膜110的上端部与氧化物半导体膜112的上端部大致一致，氧化物半导体膜112的上端部与导电膜114的下端部大致一致。例如，通过将导电膜114用作掩模对绝缘膜110进行加工，可以实现上述结构。
晶体管100包括通过设置在绝缘膜104、绝缘膜110及氧化物半导体膜112中的开口部143使导电膜106与导电膜114连接的区域，使导电膜106与导电膜114电连接。因此，对导电膜106及导电膜114供应相同的电位。
为了降低晶体管100的功耗或使晶体管100的电特性稳定化，导电膜106与导电膜114的接触电阻或接触孔链电阻优选为低。
如此，晶体管100具有在氧化物半导体膜108的上下包括被用作栅电极的导电膜的结构。
《S-channel结构》
如图1C所示，氧化物半导体膜108隔着第一栅极绝缘膜及第二栅极绝缘膜夹在被用作第一栅电极的导电膜106与被用作第二栅电极的氧化物半导体膜112及导电膜114。导电膜106的沟道宽度方向的长度比氧化物半导体膜108的沟道宽度方向的长度长。此外，氧化物半导体膜112的沟道宽度方向的长度比氧化物半导体膜108的沟道宽度方向的长度长。此外，导电膜114的沟道宽度方向的长度比氧化物半导体膜108的沟道宽度方向的长度长。另外，导电膜106及导电膜114包括在设置在绝缘膜104、绝缘膜110及氧化物半导体膜112中的开口部143彼此连接的区域，且彼此电连接，所以氧化物半导体膜108的沟道宽度方向的侧面的至少一个隔着绝缘膜110与导电膜114对置。换言之，氧化物半导体膜108的沟道宽度方向的整体隔着第一栅极绝缘膜及第二栅极绝缘膜被导电膜106及导电膜114覆盖。
换言之，在晶体管100的沟道宽度方向上，导电膜106及导电膜114隔着第一栅极绝缘膜及第二栅极绝缘膜围绕氧化物半导体膜108。
通过采用上述结构，利用用作第一栅电极的导电膜106及用作第二栅电极的导电膜114的电场电围绕晶体管100所包括的氧化物半导体膜108。如晶体管100所示，可以将利用第一栅电极及第二栅电极的电场电围绕形成有沟道区域的氧化物半导体膜的晶体管的装置结构称为Surrounded channel(简称：S-channel)结构。
因为晶体管100具有S-channel结构，所以可以使用导电膜106及导电膜114对氧化物半导体膜108有效地施加用来引起沟道的电场。由此，晶体管100的电流驱动能力得到提高，从而可以得到高通态电流特性。此外，由于可以增大通态电流，所以可以使晶体管100微型化。此外，由于晶体管100具有由导电膜106及导电膜114围绕的结构，所以可以提高晶体管100的机械强度。
通过采用上述结构，由于在氧化物半导体膜108中载流子流过的区域为较广的范围，即氧化物半导体膜108的绝缘膜104一侧、氧化物半导体膜108的绝缘膜110一侧以及氧化物半导体膜108中，所以晶体管100的载流子移动量得到增加。其结果是，在晶体管100的通态电流增大的同时，场效应迁移率变大，具体而言场效应迁移率成为10cm2/V·s以上。此外，这里的场效应迁移率是晶体管的饱和区域中的电流驱动力的指标，即外观上的场效应迁移率，而不是作为氧化物半导体膜的物性值的迁移率的近似值。
在晶体管100的沟道宽度方向上，也可以在隔着氧化物半导体膜108与形成有开口部143的部分相反的一侧形成与开口部143不同的开口部。
<半导体装置的构成要素>
以下对本实施方式的半导体装置所包括的构成要素进行详细说明。
《氧化物半导体膜》
作为本发明的一个方式的晶体管100的氧化物半导体膜108可以使用氧化物半导体。以下，对氧化物半导体进行说明。
氧化物半导体优选至少包含铟或锌。特别优选包含铟及锌。另外，优选的是，除此之外，还包含铝、镓、钇或锡等。另外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
在此考虑氧化物半导体包含铟、元素M及锌的情况。注意，元素M为铝、镓、钇或锡等。作为其他的可用作元素M的元素，除了上述元素以外，还有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M可以组合多个上述元素。
首先，参照图14A、图14B及图14C说明根据本发明的一个方式的氧化物半导体所包含的铟、元素M及锌的优选的原子个数比范围。注意，在图14中，没有记载氧的原子个数比。将氧化物半导体所包含的铟、元素M及锌的原子个数比的各项分别称为[In]、[M]及[Zn]。
在图14A、图14B及图14C中，虚线表示[In]:[M]:[Zn]＝(1+α):(1-α):1的原子个数比(-1≤α≤1，α为-1以上且1以下)的线、[In]:[M]:[Zn]＝(1+α):(1-α):2的原子个数比的线、[In]:[M]:[Zn]＝(1+α):(1-α):3的原子个数比的线、[In]:[M]:[Zn]＝(1+α):(1-α):4的原子个数比的线及[In]:[M]:[Zn]＝(1+α):(1-α):5的原子个数比的线。
点划线表示[In]:[M]:[Zn]＝1:1:β的原子个数比(β≥0，β为0以上)的线、[In]:[M]:[Zn]＝1:2:β的原子个数比的线、[In]:[M]:[Zn]＝1:3:β的原子个数比的线、[In]:[M]:[Zn]＝1:4:β的原子个数比的线、[In]:[M]:[Zn]＝2:1:β的原子个数比的线及[In]:[M]:[Zn]＝5:1:β的原子个数比的线。
此外，图14所示的具有[In]:[M]:[Zn]＝0:2:1的原子个数比或其近似值的氧化物半导体容易具有尖晶石型结晶结构。
图14A和图14B示出根据本发明的一个方式的氧化物半导体所包含的铟、元素M及锌的优选的原子个数比范围的例子。
作为一个例子，图15示出[In]:[M]:[Zn]＝1:1:1的InMZnO4的结晶结构。图15是在从平行于b轴的方向上观察时的InMZnO4的结晶结构。图15所示的包含元素M、锌及氧的层(以下、(M，Zn)层)中的金属元素表示元素M或锌。此时，元素M和锌的比例相同。元素M和锌可以相互置换，其排列不规则。
InMZnO4具有层状结晶结构(也称为层状结构)，如图15所示，包含铟及氧的层(下面称为In层):(M，Zn)层＝1:2。
铟和元素M可以相互置换。因此，可以用铟取代(M，Zn)层中的元素M，将该层表示为(In，M，Zn)层。在此情况下，具有In层:(In，M，Zn)层＝1:2的层状结构。
具有[In]:[M]:[Zn]＝1:1:2的原子个数比的氧化物半导体具有In层:(M，Zn)层＝1:3的层状结构。就是说，当[Zn]相对于[In]及[M]增大时，在氧化物半导体晶化的情况下，相对于In层的(M，Zn)层的比例增加。
注意，在氧化物半导体中，在In层:(M，Zn)层＝1:非整数时，有时具有多种In层:(M，Zn)层＝1:整数的层状结构。例如，在[In]:[M]:[Zn]＝1:1:1.5的情况下，有时具有In层:(M，Zn)层＝1:2的层状结构和In层:(M，Zn)层＝1:3的层状结构混在一起的结构。
例如，当使用溅射装置形成氧化物半导体时，形成其原子个数比与靶材的原子个数比不同的膜。尤其是，根据成膜时的衬底温度，有时膜的[Zn]小于靶材的[Zn]。
有时在氧化物半导体中，多个相共存(例如，二相共存、三相共存等)。例如，在是[In]:[M]:[Zn]＝0:2:1的原子个数比的附近值的原子个数比的情况下，尖晶石型结晶结构和层状结晶结构的二相容易共存。在是[In]:[M]:[Zn]＝1:0:0的原子个数比的附近值的原子个数比的情况下，方铁锰矿型结晶结构和层状结晶结构的二相容易共存。当在氧化物半导体中多个相共存时，在不同的结晶结构之间有时形成晶界(也称为grain boundary)。
通过增高铟含量，可以提高氧化物半导体的载流子迁移率(电子迁移率)。这是因为：在包含铟、元素M及锌的氧化物半导体中，重金属的s轨道主要有助于载流子传导，通过增高铟含量，s轨道重叠的区域变大，由此铟含量高的氧化物半导体的载流子迁移率比铟含量低的氧化物半导体高。
另一方面，氧化物半导体的铟含量及锌含量变低时，载流子迁移率变低。因此，在是[In]:[M]:[Zn]＝0:1:0的原子个数比及其附近值的原子个数比(例如，图14C中的区域C)的情况下，绝缘性变高。
因此，根据本发明的一个方式的氧化物半导体优选具有图14A的以区域A表示的原子个数比，此时该氧化物容易具有载流子迁移率高且晶界少的层状结构。
图14B中的区域B示出[In]:[M]:[Zn]＝4:2:3至4.1的原子个数比及其附近值。附近值例如包含[In]:[M]:[Zn]＝5:3:4的原子个数比。具有以区域B表示的原子个数比的氧化物半导体尤其是具有高的结晶性及优异的载流子迁移率的氧化物半导体。
注意，氧化物半导体形成层状结构的条件不是根据原子个数比唯一决定的。根据原子个数比，形成层状结构的难以有差异。另一方面，即使在原子个数比相同的情况下，也根据形成条件，有时具有层状结构，有时不具有层状结构。因此，图示的区域是表示氧化物半导体具有层状结构时的原子个数比的区域，区域A至区域C的境界不严格。
接着，说明将氧化物半导体用于晶体管的结构。
通过将氧化物半导体用于晶体管，可以减少晶界中的载流子散乱等，因此可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
此外，作为晶体管的沟道区域优选使用载流子密度低的氧化物半导体。例如，将氧化物半导体的载流子密度设定为低于8×1011/cm3，优选为低于1×1011/cm3，更优选为低于1×1010/cm3且1×10-9/cm3以上。
另外，因为在高纯度本征或实质上高纯度本征的氧化物半导体中，载流子发生源少，所以可以降低载流子密度。此外，高纯度本征或实质上高纯度本征的氧化物半导体的缺陷态密度低，所以有时其陷阱态密度也降低。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低沟道区域的氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低靠近的膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体中的硅或碳的浓度、与氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当碱金属或碱土金属被包含在氧化物半导体中时，有时形成缺陷态而形成载流子。因此，将包含有碱金属或碱土金属的氧化物半导体用于沟道区域的晶体管容易具有常开启特性。由此，优选降低沟道区域的氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氮被包含在氧化物半导体中时，产生作为载流子的电子，并载流子密度增加，而氧化物半导体容易被n型化。其结果，在沟道区域中包含含有氮的氧化物半导体的晶体管容易具有常开启型特性。因此，优选尽可能地减少沟道区域的氧化物半导体中的氮。例如，利用SIMS分析测得的氧化物半导体中的氮浓度为小于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧缺陷。当氢进入该氧缺陷时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合而产生作为载流子的电子。因此，在沟道区域中包含含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在沟道区域的氧化物半导体中，利用SIMS测得的氢浓度低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质充分得到降低的氧化物半导体用于晶体管的沟道区域，可以赋予稳定的电特性。
氧化物半导体膜的能隙优选为2eV以上、2.5eV以上或3eV以上。
氧化物半导体膜的厚度为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且60nm以下。
在氧化物半导体膜是In-M-Zn氧化物的情况下，用来形成In-M-Zn氧化物的溅射靶材的金属元素的原子个数比优选为In:M:Zn＝1:1:0.5、In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、In:M:Zn＝2:1:1.5、In:M:Zn＝2:1:2.3、In:M:Zn＝2:1:3、In:M:Zn＝3:1:2、In:M:Zn＝4:2:4.1、In:M:Zn＝5:1:7等。
注意，所形成的氧化物半导体膜中的金属元素的原子个数比可以与上述溅射靶材中的金属元素的原子个数比在±40％左右的范围内不同。例如，当作为溅射靶材使用原子个数比为In:Ga:Zn＝4:2:4.1的靶材时，所形成的氧化物半导体膜的原子个数比可能接近In:Ga:Zn＝4:2:3。另外，当作为溅射靶材使用原子个数比为In:Ga:Zn＝5:1:7的靶材时，所形成的氧化物半导体膜的原子个数比可能接近In:Ga:Zn＝5:1:6。
另一方面，源区域108s及漏区域108d与绝缘膜116接触。当源区域108s及漏区域108d与绝缘膜116接触时，源区域108s及漏区域108d被添加来自绝缘膜116的氢和氮中的至少一个，因此载流子密度增高。
氧化物半导体膜108不局限于上述结构，可以根据所需的晶体管的半导体特性及电特性(场效应迁移率、阈值电压等)来使用具有适当的组成的材料。另外，优选适当地设定氧化物半导体膜的载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子数比、原子间距离、密度等，以得到所需的晶体管的半导体特性。
氧化物半导体膜108可以为非单晶结构。非单晶结构例如包括下述CAAC-OS(CAxis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶结构、下述微晶结构或非晶结构。在非单晶结构中，非晶结构的缺陷态密度最高，而CAAC-OS的缺陷态密度最低。
此外，氧化物半导体膜108也可以为具有非晶结构的区域、微晶结构的区域、多晶结构的区域、CAAC-OS的区域和单晶结构的区域中的两种以上的区域的单层膜或层叠有该膜的结构。
在氧化物半导体膜108中，有时沟道区域108i的结晶性与源区域108s及漏区域108d不同。具体而言，在氧化物半导体膜108中，有时源区域108s及漏区域108d的结晶性比沟道区域108i低。这是因为在对源区域108s及漏区域108d添加杂质元素时源区域108s及漏区域108d会受到损伤而使结晶性降低的缘故。
氧化物半导体膜112可以使用与上述氧化物半导体膜108相同的材料及制造方法形成。例如，作为氧化物半导体膜112，可以使用In氧化物、In-Sn氧化物、In-Zn氧化物、In-Ga氧化物、Zn氧化物、Al-Zn氧化物或In-Ga-Zn氧化物等。尤其是，优选使用In-Sn氧化物或In-Ga-Zn氧化物。此外，作为氧化物半导体膜112可以使用铟锡氧化物(简称：ITO)、包含硅的铟锡氧化物(简称：ITSO)等材料。另外，通过氧化物半导体膜112与氧化物半导体膜108包含同一金属元素，可以抑制制造成本。
例如，当作为氧化物半导体膜112使用In-M-Zn氧化物时，氧化物半导体膜112优选包括用来形成In-M-Zn氧化物的溅射靶材的金属元素的原子个数比优选为In为M以上的区域。作为这种溅射靶材的金属元素的原子个数比，可以举出In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝4：2：4.1、In：M：Zn＝5：1：7等以及其附近。注意，氧化物半导体膜112的组成不局限于上述溅射靶材的组成。另外，作为氧化物半导体膜112的结构可以为单层结构或两层以上的叠层结构。
作为氧化物半导体膜112，可以使用以In-Ga-Zn氧化物为代表的氧化物半导体。通过从绝缘膜116供应氮和氢中的至少一个，该氧化物半导体的载流子密度得到提高。换言之，氧化物半导体膜112所包含的氧化物半导体用作氧化物导电体(OC：Oxide Conductor)。由此，可以将该氧化物半导体用作栅电极。
例如，当第二栅电极具有包括氧化物半导体膜112及导电膜114的结构时，优选采用作为氧化物半导体膜112使用上述氧化物导电体(OC)且作为导电膜114使用金属膜的叠层结构。
当作为第二栅电极使用氧化物半导体与具有遮光性的金属膜的叠层结构时，由于可以阻挡光到达形成在氧化物半导体膜112的下方的沟道区域108i，所以是优选的。此外，当作为氧化物半导体膜112使用氧化物半导体或氧化物导电体(OC)与具有遮光性的金属膜的叠层结构时，通过在氧化物半导体或氧化物导电体(OC)上形成金属膜(例如，钛膜、钨膜等)可以产生如下效果：金属膜中的构成元素扩散至氧化物半导体或氧化物导电体(OC)一侧而实现低电阻化；由于金属膜的成膜时的损伤(例如，溅射损伤等)而实现低电阻化；或者由于氧化物半导体或氧化物导电体(OC)中的氧扩散至金属膜中形成氧缺陷而实现低电阻化。
《用作第一栅极绝缘膜的绝缘膜》
绝缘膜104可以通过适当地利用溅射法、CVD法、蒸镀法、脉冲激光沉积(PLD)法、印刷法、涂敷法等形成。绝缘膜104例如可以是氧化物绝缘膜及氮化物绝缘膜的单层或叠层。注意，为了提高绝缘膜104与氧化物半导体膜108的界面特性，绝缘膜104中的至少与氧化物半导体膜108接触的区域优选使用氧化物绝缘膜形成。另外，通过作为绝缘膜104使用因加热而释放氧的氧化物绝缘膜，可以利用加热处理使绝缘膜104所包含的氧移动到氧化物半导体膜108中。
绝缘膜104的厚度可以为50nm以上、100nm以上且3000nm以下或200nm以上且1000nm以下。通过增加绝缘膜104的厚度，可以使绝缘膜104的氧释放量增加，而能够减少绝缘膜104与氧化物半导体膜108之间的界面能级，并且减少包含在氧化物半导体膜108的沟道区域108i中的氧缺陷。
绝缘膜104例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物等，并且以单层或叠层设置。在本实施方式中，作为绝缘膜104，使用氮化硅膜和氧氮化硅膜的叠层结构。如此，在绝缘膜104具有叠层结构时，作为下侧的层使用氮化硅膜，作为上侧的层使用氧氮化硅膜，由此可以对氧化物半导体膜108高效地供应氧。
注意，在本说明书等中，氧氮化硅是指其组成中氧含量多于氮含量的物质，优选在55原子％以上且65原子％以下、1原子％以上且20原子％以下、25原子％以上且35原子％以下、0.1原子％以上且10原子％以下的浓度范围内分别包含氧、氮、硅和氢。氮氧化硅是指其组成中氮含量多于氧含量的物质，优选在55原子％以上且65原子％以下、1原子％以上且20原子％以下、25原子％以上且35原子％以下、0.1原子％以上且10原子％以下的浓度范围内分别包含氮、氧、硅和氢。
绝缘膜104中的至少与氧化物半导体膜108接触的区域优选为氧化物绝缘膜，并且优选包括超过化学计量组成的氧的区域(氧过剩区域)。换言之，绝缘膜104是能够释放氧的绝缘膜。此外，为了在绝缘膜104中设置氧过剩区域，例如在氧气氛下形成绝缘膜104即可。或者，也可以对形成后的绝缘膜104添加氧。后面说明对形成后的绝缘膜104添加氧的方法。
作为绝缘膜104可以适用硅酸铪(HfSiOx)、添加有氮的硅酸铪(HfSixOyNz)、添加有氮的铝酸铪(HfAlxOyNz)、氧化铪、氧化钇等high-k材料。包含该铪或钇的材料的相对介电常数比氧化硅或氧氮化硅高。因此，通过作为绝缘膜104使用上述high-k材料，与使用氧化硅膜的情况相比，可以使绝缘膜104的厚度变大，所以可以减少隧道电流引起的泄漏电流。即，可以实现关态电流小的晶体管。再者，与具有非晶结构的氧化铪相比，具有结晶结构的氧化铪的相对介电常数较高。因此，为了形成关态电流低的晶体管，优选使用具有结晶结构的氧化铪。作为结晶结构的例子，可以举出单斜晶系或立方晶系等。注意，本发明的一个方式不局限于此。
注意，在本实施方式中，绝缘膜104层叠导电膜106一侧上的氮化硅膜以及氧化物半导体膜108一侧上的氧化硅膜形成。与氧化硅膜相比，氮化硅膜的相对介电常数较高且为了得到与氧化硅膜相等的静电容量所需要的厚度较大。因此，通过作为晶体管100的第一栅极绝缘膜包括氮化硅膜，可以增加第一栅极绝缘膜的物理厚度。因此，可以通过抑制晶体管100的绝缘耐压的下降并提高绝缘耐压来抑制晶体管100的静电破坏。
《用作第二栅极绝缘膜的绝缘膜》
绝缘膜110用作晶体管100的栅极绝缘膜。此外，绝缘膜110具有对氧化物半导体膜108供应氧的功能，尤其是对沟道区域108i供应氧的功能。例如，绝缘膜110可以使用氧化物绝缘膜或氮化物绝缘膜的单层或叠层形成。注意，为了提高与氧化物半导体膜108的界面特性，绝缘膜110中的至少与氧化物半导体膜108接触的区域优选使用氧化物绝缘膜形成。作为绝缘膜110例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅等。
绝缘膜110的厚度可以为5nm以上且400nm以下、5nm以上且300nm以下或者10nm以上且250nm以下。
绝缘膜110的缺陷优选少，典型的是通过电子自旋共振法(ESR：Electron SpinResonance)观察的信号优选少。例如，作为上述信号可举出在g值为2.001时观察的E’中心。此外，E’中心起因于硅的悬空键。作为绝缘膜110使用起因于E’中心的自旋密度为3×1017spins/cm3以下、优选为5×1016spins/cm3以下的氧化硅膜或氧氮化硅膜即可。
在绝缘膜110中有时观察到除了上述信号以外起因于二氧化氮(NO2)的信号。该信号因N的核自旋而分裂成三个信号，各个g值为2.037以上且2.039以下(第一信号)、g值为2.001以上且2.003以下(第二信号)及g值为1.964以上且1.966以下(第三信号)。
例如，作为绝缘膜110优选使用起因于二氧化氮(NO2)的自旋密度为1×1017spins/cm3以上且低于1×1018spins/cm3的绝缘膜。
包括二氧化氮(NO2)的氮氧化物(NOx)在绝缘膜110中形成能级。该能级位于氧化物半导体膜108的能隙中。由此，当氮氧化物(NOx)扩散到绝缘膜110与氧化物半导体膜108的界面时，有时该能级在绝缘膜110一侧俘获电子。其结果是，被俘获的电子留在绝缘膜110与氧化物半导体膜108的界面附近，由此使晶体管的阈值电压向正方向漂移。因此，当作为绝缘膜110使用氮氧化物的含量少的膜时，可以降低晶体管的阈值电压的漂移。
作为氮氧化物(NOx)的释放量少的绝缘膜例如可以使用氧氮化硅膜。该氧氮化硅膜是在热脱附谱分析法(TDS:Thermal Desorption Spectroscopy)中氨释放量比氮氧化物(NOx)的释放量多的膜，典型的是氨释放量为1×1018cm-3以上且5×1019cm-3以下。此外，上述氨释放量为TDS中的加热处理温度为50℃以上且650℃以下或50℃以上且550℃以下的范围内的总量。
由于当进行加热处理时，氮氧化物(NOx)与氨及氧起反应，所以通过使用氨释放量多的绝缘膜可以减少氮氧化物(NOx)。
当使用SIMS对绝缘膜110进行分析时，膜中的氮浓度优选为6×1020atoms/cm3以下。
此外，作为绝缘膜110也可以使用硅酸铪(HfSiOx)、添加有氮的硅酸铪(HfSixOyNz)、添加有氮的铝酸铪(HfAlxOyNz)、氧化铪等high-k材料。通过使用该high-k材料，可以降低晶体管的栅极漏电流。
另外，绝缘膜110也可以利用使用有机硅烷气体的CVD法形成。作为有机硅烷气体，可以使用正硅酸乙酯(TEOS：化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三(二甲氨基)硅烷(SiH(N(CH3)2)3)等含有硅的化合物。通过利用使用有机硅烷气体的CVD法，可以形成覆盖性高的绝缘膜110。
《第三绝缘膜》
绝缘膜116包含氮和氢中的至少一个。作为绝缘膜116，例如可以举出氮化物绝缘膜。该氮化物绝缘膜例如可以使用氮化硅、氮氧化硅、氮化铝、氮氧化铝等形成。绝缘膜116中的氢浓度优选为1×1022atoms/cm3以上。此外，绝缘膜116与氧化物半导体膜108的源区域108s及漏区域108d接触。此外，绝缘膜116包括与氧化物半导体膜112接触的区域。因此，与绝缘膜116接触的源区域108s、漏区域108d及氧化物半导体膜112中的氢浓度变高，而可以增高源区域108s、漏区域108d及氧化物半导体膜112的载流子密度。有时，源区域108s、漏区域108d及氧化物半导体膜112由于与绝缘膜116接触而各具有膜中的氢浓度互相相同的区域。
《第四绝缘膜》
可以使用氧化物绝缘膜或氮化物绝缘膜的单层或叠层形成绝缘膜118。绝缘膜118例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物等，并且以单层或叠层设置。
绝缘膜118优选具有阻挡来自外部的氢、水等的阻挡膜的功能。
绝缘膜118的厚度可以为30nm以上且500nm以下或者100nm以上且400nm以下。
《用作第一栅电极及一对电极的导电膜》
通过利用溅射法、真空蒸镀法、脉冲激光沉积(PLD)法及热CVD法等，可以形成导电膜106及导电膜120s、120d。此外，导电膜106及导电膜120s、120d例如可以使用选自铝、铬、铜、钽、钛、钼、镍、铁、钴、钨中的金属元素、以上述金属元素为成分的合金或组合上述金属元素的合金等。另外，还可以使用选自锰和锆中的一种或多种的金属元素。导电膜106及导电膜120s、120d可以具有单层结构或两层以上的叠层结构。例如，可以举出：包含硅的铝膜的单层结构；包含锰的铜膜的单层结构；在铝膜上层叠钛膜的两层结构；在氮化钛膜上层叠钛膜的两层结构；在氮化钛膜上层叠钨膜的两层结构；在氮化钽膜或氮化钨膜上层叠钨膜的两层结构；在包含锰的铜膜上层叠铜膜的两层结构；在钛膜上层叠铜膜的两层结构；依次层叠钛膜、铝膜及钛膜的三层结构；以及依次层叠包含锰的铜膜、铜膜及包含锰的铜膜的三层结构；等。另外，还可以使用组合铝与选自钛、钽、钨、钼、铬、钕、钪中的一种或多种而形成的合金膜或氮化膜。
尤其是，作为导电膜106及导电膜120s、120d，优选使用包含铜的材料。当作为导电膜106、120s、120d使用包含铜的材料时，可以降低电阻。例如，即使作为衬底102使用大面积衬底，也可以抑制信号的延迟等。
导电膜106及导电膜120s、120d可以使用包含铟及锡的氧化物(简称：ITO)、包含钨及铟的氧化物、包含钨、铟、锌的氧化物、包含钛及铟的氧化物、包含钛、铟、锡的氧化物、包含铟及锌的氧化物、包含铟、镓、锌的氧化物、包含硅、铟、锡的氧化物(简称：ITSO)等具有透光性的导电性材料。另外，也可以采用上述具有透光性的导电性材料和上述金属元素的叠层结构。
导电膜106及导电膜120s、120d的厚度可以为30nm以上且500nm以下或100nm以上且400nm以下。
《用作第二栅电极的导电膜114》
用作第二栅电极的导电膜114可以使用与上述用作第一栅电极的导电膜106及用作一对电极的导电膜120s、120d相同的材料及制造方法形成。或者，也可以为这些膜的叠层结构。
导电膜114的供应氮和氢中的至少一个的功能优选为低。此外，导电膜114的透过氮和氢中的至少一个的功能优选为低。具体而言，例如，导电膜114优选使用铜、钼、钨、钛及钽或者这些的氮化物。如氮化钼、氮化钽及氮化钛那样的包含氮及金属的氮化物的导电性高，对铜或氢具有高阻挡性且稳定，所以是优选的。
《衬底》
衬底102可以使用各种衬底，对衬底的种类没有特别的限制。作为衬底的一个例子，可以举出半导体衬底(例如，单晶衬底或硅衬底)、SOI衬底、玻璃衬底、石英衬底、陶瓷衬底、蓝宝石衬底、塑料衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等。作为玻璃衬底的例子，有钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、钠钙玻璃等。作为柔性衬底、贴合薄膜、基材薄膜等的例子，可以举出以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)为代表的塑料衬底。另外，可以举出丙烯酸等合成树脂。或者，作为例子，可以举出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。另外，例如可以举出聚酰胺、聚酰亚胺、芳族聚酰胺、环氧、无机蒸镀薄膜、纸类等。尤其是，通过使用半导体衬底、单晶衬底或SOI衬底等制造晶体管，能够制造特性、尺寸或形状等的偏差小、电流能力高且尺寸小的晶体管。当利用上述晶体管构成电路时，可以实现电路的低功耗化或电路的高集成化。
当作为衬底102使用玻璃衬底时，通过使用第六代(1500mm×1850mm)、第七代(1870mm×2200mm)、第八代(2200mm×2400mm)、第九代(2400mm×2800mm)、第十代(2950mm×3400mm)等的大面积衬底，可以制造大型显示装置。
另外，作为衬底102也可以使用柔性衬底，在该柔性衬底上直接形成晶体管。或者，也可以在衬底102与晶体管之间设置剥离层。剥离层可以在如下情况下使用，即在剥离层上制造半导体装置的一部分或全部，然后将其从衬底102分离并转置到其他衬底上的情况。此时，也可以将晶体管转置到耐热性低的衬底或柔性衬底上。另外，作为上述剥离层，例如可以使用钨膜与氧化硅膜的无机膜的叠层结构或在衬底上形成有聚酰亚胺等树脂膜的结构等。
作为被转置晶体管的衬底，除了上述可以形成晶体管的衬底之外，例如还可以使用纸衬底、玻璃纸衬底、芳族聚酰胺薄膜衬底、聚酰亚胺薄膜衬底、石材衬底、木材衬底、布衬底(包括天然纤维(丝、棉、麻)、合成纤维(尼龙、聚氨酯、聚酯)或再生纤维(醋酯纤维、铜氨纤维、人造纤维、再生聚酯)等)、皮革衬底、橡胶衬底等。通过使用上述衬底，可以形成特性良好的晶体管或功耗低的晶体管，可以制造不容易发生故障并具有耐热性的装置，或者可以实现轻量化或薄型化。
<半导体装置的结构例子2至6>
接着，参照图2至图7说明与图1A、图1B及图1C所示的半导体装置不同的结构。
《半导体装置的结构例子2》
图2A是晶体管100A的俯视图，图2B是沿着图2A的点划线X1-X2的截面图，图2C是沿着图2A的点划线Y1-Y2的截面图。
图2A、图2B及图2C所示的晶体管100A的与上述晶体管100之间的不同之处在于氧化物半导体膜112及导电膜114的形状。具体而言，晶体管100A所包括的氧化物半导体膜112的下端部位于绝缘膜110的上端部的内侧。换言之，绝缘膜110的侧端部位于氧化物半导体膜112的侧端部的外侧。
例如，使用相同掩模对氧化物半导体膜112、导电膜114及绝缘膜110进行加工，利用湿蚀刻法对氧化物半导体膜112及导电膜114进行加工，利用干蚀刻法对绝缘膜110进行加工，由此可以实现上述结构。
另外，通过作为氧化物半导体膜112及导电膜114采用上述结构，有时在氧化物半导体膜108中形成区域108f。区域108f形成在沟道区域108i和源区域108s之间、以及沟道区域108i和漏区域108d之间。
区域108f被用作高电阻区域或低电阻区域。高电阻区域是具有与沟道区域108i相等的电阻，并不与被用作栅电极的氧化物半导体膜112及导电膜114重叠的区域。当区域108f是高电阻区域时，区域108f被用作所谓的偏移(offset)区域。在区域108f被用作偏置区域的情况下，为了抑制晶体管100A的通态电流的降低，可以将区域108f的沟道长度(L)方向上的长度设定为1μm以下。
低电阻区域是具有低于沟道区域108i且高于源区域108s及漏区域108d的电阻的区域。当区域108f是低电阻区域时，区域108f被用作所谓的LDD(Lightly Doped Drain：轻掺杂漏)区域。在区域108f被用作LDD区域时，可以缓和漏区域的电场，因此可以降低起因于漏区域的电场的晶体管的阈值电压变动。
当区域108f是低电阻区域时，例如从绝缘膜116对区域108f供应氢和氮中的至少一个，或者，将绝缘膜110、氧化物半导体膜112及导电膜114用作掩模从导电膜114的上方添加杂质元素，由此该杂质经过绝缘膜110添加到氧化物半导体膜108而形成区域108f。
《半导体装置的结构例子3》
接着，参照图3A及图3B说明图2A、图2B及图2C所示的半导体装置的变形例子。
图3A及图3B是晶体管100B的截面图。晶体管100B的俯视图与图2A所示的晶体管100A相同，因此援用图2A进行说明。图3A是沿着图2A的点划线X1-X2的截面图，图3B是沿着图2A的点划线Y1-Y2的截面图。
晶体管100B的与上述晶体管100A之间的不同之处在于设置有被用作平坦化绝缘膜的绝缘膜122。晶体管100B的其他结构与晶体管100A相同，并发挥相同的效果。
绝缘膜122具有使起因于晶体管等的凹凸等平坦的功能。绝缘膜122只要具有绝缘性即可，使用无机材料或有机材料形成。作为该无机材料，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氮化铝等。作为该有机材料，例如可以举出丙烯酸树脂或聚酰亚胺树脂等感光性树脂材料。
注意，在图3A和图3B中，绝缘膜122中的开口部的形状小于开口部141s、141d，但是不局限于此，例如，绝缘膜122中的开口部的形状也可以与开口部141s、141d相同或者大于开口部141s、141d。
另外，在图3A和图3B中，例示出在绝缘膜122上设置导电膜120s、120d的结构，但是不局限于此，例如可以采用在绝缘膜118上设置导电膜120s、120d，且在导电膜120s、120d上设置绝缘膜122的结构。
《半导体装置的结构例子4》
接着，参照图4及图5说明图1A、图1B及图1C所示的半导体装置的变形例子。
图4A和图4B是晶体管100C的截面图。晶体管100C的俯视图与图1A所示的晶体管100相同，因此援用图1A进行说明。图4A是沿着图1A的点划线X1-X2的截面图，图4B是沿着图1A的点划线Y1-Y2的截面图。
晶体管100C的与上述晶体管100之间的不同之处在于绝缘膜110的形状。晶体管100C的其他结构与晶体管100相同，并发挥相同的效果。
晶体管100C所包括的绝缘膜110位于氧化物半导体膜112的内侧。换言之，绝缘膜110的侧面位于氧化物半导体膜112的下端部的内侧。例如，在对氧化物半导体膜112及导电膜114进行加工之后，利用使用蚀刻剂的湿蚀刻等对绝缘膜110进行侧蚀，由此可以实现图4A和图4B所示的结构。通过作为绝缘膜110采用上述结构，在氧化物半导体膜112下形成空心区域147。
空心区域147包含空气，并被用作栅极绝缘膜的一部分。空心区域147的相对介电常数与空气相同，即大致为1。因此，通过采用晶体管100C的结构，在被用作栅电极的氧化物半导体膜112被施加电压时，被施加到空心区域147之下方的沟道区域108i的电压低于被施加到绝缘膜110之下方的沟道区域108i的电压。因此，空心区域147之下方的沟道区域108i实际上被用作重叠区域(也称为Lov区域)。Lov区域是与被用作栅电极的氧化物半导体膜112重叠并具有低于沟道区域108i的电阻的区域。
图5A和图5B是晶体管100D的截面图。晶体管100D的俯视图与图1A所示的晶体管100相同，因此援用图1A进行说明。图5A是沿着图1A的点划线X1-X2的截面图，图5B是沿着图1A的点划线Y1-Y2的截面图。
晶体管100D的与上述晶体管100之间的不同之处在于绝缘膜110的形状及绝缘膜116的形状。晶体管100D的其他结构与晶体管100相同，并发挥相同的效果。
晶体管100D所包括的绝缘膜110位于氧化物半导体膜112及导电膜114的内侧。换言之，绝缘膜110的侧面位于氧化物半导体膜112的下端部的内侧。例如，在对氧化物半导体膜112及导电膜114进行加工之后，利用使用蚀刻剂的湿蚀刻等对绝缘膜110进行侧蚀，由此可以实现图5A和图5B所示的结构。另外，在将绝缘膜110加工为上述结构之后形成绝缘膜116，由此绝缘膜116也形成在氧化物半导体膜112的下侧，绝缘膜116与位于氧化物半导体膜112之下的氧化物半导体膜108接触。
通过采用上述结构，源区域108s及漏区域108d位于氧化物半导体膜112的下端部的内侧。因此，晶体管100D具有Lov区域。
通过采用如晶体管100C及晶体管100D所示那样具有Lov区域的结构，在沟道区域108i与源区域108s或漏区域108d之间不会形成高电阻区域，因此可以增高晶体管的通态电流。
《半导体装置的结构例子5》
接着，参照图6及图7说明图1A、图1B及图1C所示的半导体装置的变形例子。
图6A和图6B是晶体管100E的截面图。晶体管100E的俯视图与图1A所示的晶体管100相同，因此援用图1A进行说明。图6A是沿着图1A的点划线X1-X2的截面图，图6B是沿着图1A的点划线Y1-Y2的截面图。
晶体管100E的与上述晶体管100之间的不同之处在于氧化物半导体膜108的结构。晶体管100E的其他结构与晶体管100相同，并发挥相同的效果。
晶体管100E所包括的氧化物半导体膜108包括：绝缘膜116上的氧化物半导体膜108_1；氧化物半导体膜108_1上的氧化物半导体膜108_2；以及氧化物半导体膜108_2上的氧化物半导体膜108_3。
另外，沟道区域108i、源区域108s及漏区域108d分别具有氧化物半导体膜108_1、氧化物半导体膜108_2及氧化物半导体膜108_3的三层叠层结构。
图7A和图7B是晶体管100F的截面图。晶体管100F的俯视图与图1A所示的晶体管100相同，因此援用图1A进行说明。图7A是沿着图1A的点划线X1-X2的截面图，图7B是沿着图1A的点划线Y1-Y2的截面图。
晶体管100F的与上述晶体管100之间的不同之处在于氧化物半导体膜108的结构。晶体管100F的其他结构与上述晶体管100相同，并发挥相同的效果。
晶体管100F所包括的氧化物半导体膜108包括：绝缘膜116上的氧化物半导体膜108_2；以及氧化物半导体膜108_2上的氧化物半导体膜108_3。
另外，沟道区域108i、源区域108s及漏区域108d都具有氧化物半导体膜108_2及氧化物半导体膜108_3的两层叠层结构。
晶体管100F在沟道区域108i中具有氧化物半导体膜108_2及氧化物半导体膜108_3的叠层结构。
《能带结构》
这里，对氧化物半导体采用两层结构或三层结构的情况进行说明。参照图16，对与氧化物半导体S1、氧化物半导体S2及氧化物半导体S3的叠层结构接触的绝缘体的能带图及与氧化物半导体S2及氧化物半导体S3的叠层结构接触的绝缘体的能带图进行说明。此外，在图16中，将氧化物半导体膜108_1、108_2及108_3所包含的氧化物半导体称为氧化物半导体S1、S2及S3，将绝缘膜104及110所包含的绝缘体称为绝缘体I1及I2。
图16A是包括绝缘体I1、氧化物半导体S1、氧化物半导体S2、氧化物半导体S3及绝缘体I2的叠层结构的厚度方向上的能带图的一个例子。另外，图16B是包括绝缘体I1、氧化物半导体S2、氧化物半导体S3及绝缘体I2的叠层结构的厚度方向上的能带图的一个例子。注意，为了便于理解，能带图示出绝缘体I1、氧化物半导体S1、氧化物半导体S2、氧化物半导体S3及绝缘体I2的导带底的能级(Ec)。
优选的是，氧化物半导体S1、氧化物半导体S3的导带底的能级比氧化物半导体S2更靠近真空能级，典型的是，氧化物半导体S2的导带底的能级与氧化物半导体S1、氧化物半导体S3的导带底的能级的差为0.15eV以上、0.5eV以上且2eV以下或者1eV以下。就是说，氧化物半导体S1、氧化物半导体S3的电子亲和势与氧化物半导体S2的电子亲和势的差为0.15eV以上、0.5eV以上且2eV以下或者1eV以下。
如图16A及图16B所示，在氧化物半导体S1、氧化物半导体S2、氧化物半导体S3中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为导带底的能级连续地变化或者连续地接合。为了实现这种能带图，优选降低形成在氧化物半导体S1与氧化物半导体S2的界面或者氧化物半导体S2与氧化物半导体S3的界面的混合层的缺陷态密度。
具体而言，通过使氧化物半导体S1和氧化物半导体S2、氧化物半导体S2和氧化物半导体S3包含氧之外的共同元素(主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物半导体S2为In-Ga-Zn氧化物的情况下，作为氧化物半导体S1、氧化物半导体S3优选使用In-Ga-Zn氧化物、Ga-Zn氧化物、氧化镓等。
此时，氧化物半导体S2成为载流子的主要路径。因为可以降低氧化物半导体S1与氧化物半导体S2的界面以及氧化物半导体S2与氧化物半导体S3的界面的缺陷态密度，所以界面散射对载流子传导的影响小，从而可以得到大通态电流。
在电子被陷阱能级俘获时，被俘获的电子像固定电荷那样动作，导致晶体管的阈值电压向正方向漂移。通过设置氧化物半导体S1、氧化物半导体S3，可以使陷阱能级远离氧化物半导体S2。通过采用该结构，可以防止晶体管的阈值电压向正方向漂移。
作为氧化物半导体S1、氧化物半导体S3，使用其导电率比氧化物半导体S2充分低的材料。此时，氧化物半导体S2、氧化物半导体S2与氧化物半导体S1的界面以及氧化物半导体S2与氧化物半导体S3的界面主要被用作沟道区域。例如，作为氧化物半导体S1、氧化物半导体S3，可以使用具有在图14C中以绝缘性高的区域C表示的原子个数比的氧化物半导体。注意，图14C中的区域C表示[In]:[M]:[Zn]＝0:1:0或其附近值的原子个数比。
尤其是，当作为氧化物半导体S2使用具有以区域A表示的原子个数比的氧化物半导体时，作为氧化物半导体S1及氧化物半导体S3优选使用[M]/[In]为1以上，优选为2以上的氧化物半导体。另外，作为氧化物半导体S3，优选使用能够得到充分高的绝缘性的[M]/([Zn]+[In])为1以上的氧化物半导体。
<半导体装置的制造方法1>
接着，使用图8至图11说明图1所示的晶体管100的制造方法的一个例子。图8至图11是说明晶体管100的制造方法的沟道长度(L)方向及沟道宽度(W)方向的截面图。
首先，在衬底102上形成将成为导电膜106的导电膜，然后将该导电膜加工为岛状来形成导电膜106(参照图8A)。
通过适当地利用溅射法、CVD法、蒸镀法、脉冲激光沉积(PLD)法、印刷法及涂敷法等，可以形成导电膜106。在本实施方式中，作为导电膜106，利用溅射法形成厚度为100nm的钨膜。或者，利用溅射法形成厚度为10nm的氮化钽膜及厚度为100nm的铜膜。
接着，在衬底102及导电膜106上形成绝缘膜104，在绝缘膜104上形成氧化物半导体膜。然后，将该氧化物半导体膜加工为岛状，由此形成氧化物半导体膜107(参照图8B)。
通过适当地利用溅射法、CVD法、蒸镀法、脉冲激光沉积(PLD)法、印刷法及涂敷法等，可以形成绝缘膜104。在本实施方式中，利用PECVD装置，作为绝缘膜104形成厚度为400nm的氮化硅膜及厚度为50nm的氧氮化硅膜。
此外，也可以在形成绝缘膜104之后，对绝缘膜104添加氧。作为对绝缘膜104添加的氧，有氧自由基、氧原子、氧原子离子、氧分子离子等。作为氧的添加方法，有离子掺杂法、离子注入法、等离子体处理等。另外，也可以在绝缘膜上形成抑制氧脱离的膜之后，经过该膜对绝缘膜104添加氧。
作为上述抑制氧脱离的膜，可以使用如下具有导电性的材料来形成：选自铟、锌、镓、锡、铝、铬、钽、钛、钼、镍、铁、钴、钨的金属元素；以上述金属元素为成分的合金；组合上述金属元素的合金；包含上述金属元素的金属氮化物；包含上述金属元素的金属氧化物；以及包含上述金属元素的金属氮氧化物等。
当利用等离子体处理添加氧时，通过利用微波使氧激发而产生高密度的氧等离子体，可以增加对绝缘膜104添加的氧量。
可以通过溅射法、涂敷法、脉冲激光蒸镀法、激光烧蚀法、热CVD法等形成氧化物半导体膜107。在氧化物半导体膜上通过光刻工序形成掩模，然后使用该掩模对氧化物半导体膜的一部分进行蚀刻，由此可以将氧化物半导体膜加工为氧化物半导体膜107。另外，通过使用印刷法，可以直接形成元件分离的氧化物半导体膜107。
在通过溅射法形成氧化物半导体膜的情况下，RF电源装置、AC电源装置、DC电源装置等适用于用来产生等离子体的电源装置。稀有气体(典型的是氩)、氧、稀有气体和氧的混合气体适用于形成氧化物半导体膜时的溅射气体。此外，当采用稀有气体和氧的混合气体时，优选增高相对于稀有气体的氧比例。
另外，在例如利用溅射法形成氧化物半导体膜的情况下，通过将衬底温度设定为150℃以上且750℃以下、150℃以上且450℃以下或者200℃以上且350℃以下形成氧化物半导体膜，可以提高结晶性。
在本实施方式中，作为氧化物半导体膜107，使用溅射装置，作为溅射靶材使用In-Ga-Zn金属氧化物(In:Ga:Zn＝4:2:4.1[原子个数比])，形成厚度为40nm的氧化物半导体膜。
另外，也可以在形成氧化物半导体膜107之后进行加热处理来实现氧化物半导体膜107的脱氢化或脱水化。作为加热处理的温度，典型地为150℃以上且低于衬底的应变点、250℃以上且450℃以下或者300℃以上且450℃以下。
可以在包含氦、氖、氩、氙、氪等稀有气体或包含氮的惰性气体气氛中进行加热处理。或者，也可以在惰性气体气氛中进行加热之后在氧气氛中进行加热。另外，上述惰性气体气氛及氧气氛优选不包含氢、水等。处理时间可以是3分钟以上且24小时以下。
该加热处理可以使用电炉、RTA装置等。通过使用RTA装置，可以限定于短时间内在衬底的应变点以上的温度下进行加热处理。由此，可以缩短加热处理时间。
边对氧化物半导体膜进行加热边形成该氧化物半导体膜，或者在形成氧化物半导体膜之后进行加热处理，由此，利用二次离子质谱分析法测得的氧化物半导体膜中的氢浓度可以为5×1019atoms/cm3以下、1×1019atoms/cm3以下、5×1018atoms/cm3以下、1×1018atoms/cm3以下、5×1017atoms/cm3以下或者1×1016atoms/cm3以下。
接着，在绝缘膜104及氧化物半导体膜107上形成绝缘膜110_0(参照图8C)。
作为绝缘膜110_0，可以通过使用PECVD法形成氧化硅膜或氧氮化硅膜。此时，作为源气体，优选使用包含硅的沉积气体及氧化性气体。作为包含硅的沉积气体的典型例子，有硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化性气体，有氧、臭氧、一氧化二氮、二氧化氮等。
另外，作为绝缘膜110_0，可以在如下条件下利用PECVD法形成缺陷量少的氧氮化硅膜：相对于沉积气体流量的氧化性气体流量大于20倍且小于100倍，或者为40倍以上且80倍以下；并且处理室内的压力低于100Pa，或为50Pa以下。
此外，作为绝缘膜110_0，可以在如下条件形成致密的氧化硅膜或氧氮化硅膜：将设置在PECVD装置的抽成真空的处理室内的衬底保持在280℃以上且400℃以下的温度，将源气体引入处理室内而将处理室内的压力设定为20Pa以上且250Pa以下，更优选为100Pa以上且250Pa以下，并对设置在处理室内的电极供应高频功率。
另外，可以通过使用微波的等离子体CVD法形成绝缘膜110_0。微波是指300MHz至300GHz的频率范围。微波的电子温度低，并且其电子能量小。此外，在被供应的电力中，用于加速电子的比例少，能够用于更多分子的离解及电离，并且能够使密度高的等离子体(高密度等离子体)激发。因此，等离子体对被形成面及沉积物造成的损伤少，由此能够形成缺陷少的绝缘膜110_0。
另外，可以通过使用有机硅烷气体的CVD法形成绝缘膜110_0。作为有机硅烷气体，可以使用正硅酸乙酯(TEOS：化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三(二甲氨基)硅烷(SiH(N(CH3)2)3)等含有硅的化合物。通过利用使用有机硅烷气体的CVD法，能够形成覆盖性高的绝缘膜110_0。
在本实施方式中，作为绝缘膜110_0，使用PECVD装置形成厚度为150nm的氧氮化硅膜。
接着，在绝缘膜110_0上形成氧化物半导体膜112_0。在形成氧化物半导体膜112_0时，氧从氧化物半导体膜112_0添加到绝缘膜110_0(参照图8D)。
优选使用溅射法在包含氧气体的气氛下形成氧化物半导体膜112_0。通过在包含氧气体的气氛下形成氧化物半导体膜112_0，可以有效地对绝缘膜110_0添加氧。
在图8D中，以箭头示意性地示出添加到绝缘膜110_0的氧。此外，作为氧化物半导体膜112_0，可以使用与上述氧化物半导体膜107相同的材料。
在本实施方式中，作为氧化物半导体膜112_0，使用溅射装置，作为溅射靶材使用In-Ga-Zn金属氧化物(In:Ga:Zn＝5：1：7[原子个数比])，形成厚度为20nm的氧化物半导体膜。
接着，利用光刻在氧化物半导体膜112_0上的所希望的位置形成掩模，然后对氧化物半导体膜112_0、绝缘膜110_0及绝缘膜104的一部分进行蚀刻，形成到达导电膜106的开口部143(参照图9A)。
作为开口部143的形成方法，可以适当地使用湿蚀刻法及/或干蚀刻法。在本实施方式中，利用干蚀刻法形成开口部143。
接着，以覆盖开口部143的方式在氧化物半导体膜112_0上形成导电膜114_0。通过以覆盖开口部143的方式形成导电膜114_0，使导电膜106与导电膜114_0电连接(参照图9B)。
接着，利用光刻工序在导电膜114_0上的所希望的位置形成掩模140(参照图9C)。
接着，从掩模140上进行蚀刻对导电膜114_0、氧化物半导体膜112_0及绝缘膜110_0进行加工，然后去除掩模140，由此形成岛状的导电膜114_0、岛状的氧化物半导体膜112、岛状的绝缘膜110(参照图9D)。
在本实施方式中，利用干蚀刻法对导电膜114_0、氧化物半导体膜112_0及绝缘膜110_0进行加工。
在对导电膜114、氧化物半导体膜112及绝缘膜110进行加工时，在没有与导电膜114重叠的区域中的氧化物半导体膜107的厚度有时变小。或者，在对导电膜114、氧化物半导体膜112及绝缘膜110进行加工时，没有与氧化物半导体膜107重叠的区域中的绝缘膜104的厚度有时变小。
接着，从绝缘膜104、氧化物半导体膜107、氧化物半导体膜112及导电膜114上添加杂质元素145(参照图10A)。
作为杂质元素145的添加方法，有离子掺杂法、离子注入法、等离子体处理法等。在采用等离子体处理法的情况下，通过在包含所添加的杂质元素的气体气氛下产生等离子体，然后进行等离子体处理，能够添加杂质元素。作为产生上述等离子体的装置，可以使用干蚀刻装置、灰化装置、等离子体CVD装置或高密度等离子体CVD装置等。
另外，作为杂质元素145的源气体，可以使用B2H6、PH3、CH4、N2、NH3、AlH3、AlCl3、SiH4、Si2H6、F2、HF、H2和稀有气体中的一种以上。或者，也可以使用由稀有气体稀释的B2H6、PH3、N2、NH3、AlH3、AlCl3、F2、HF和H2中的一种以上。通过使用由稀有气体稀释的B2H6、PH3、N2、NH3、AlH3、AlCl3、F2、HF和H2中的一种以上将杂质元素145添加到氧化物半导体膜107及氧化物半导体膜112，可以将稀有气体、氢、硼、碳、氮、氟、磷、硫及氯中的一种以上添加到氧化物半导体膜107及氧化物半导体膜112。
或者，也可以在添加稀有气体之后，将B2H6、PH3、CH4、N2、NH3、AlH3、AlCl3、SiH4、Si2H6、F2、HF和H2中的一种以上添加到氧化物半导体膜107及氧化物半导体膜112。
或者，也可以在添加B2H6、PH3、CH4、N2、NH3、AlH3、AlCl3、SiH4、Si2H6、F2、HF及H2中的一种以上之后，将稀有气体添加到氧化物半导体膜107及氧化物半导体膜112。
杂质元素145的添加通过适当地设定加速电压或剂量等的注入条件来控制即可。例如，在通过离子注入法添加氩时，将加速电压设定为10kV以上且100kV以下，并将剂量设定为1×1013ions/cm2以上且1×1016ions/cm2以下即可，例如可以设定为1×1014ions/cm2。此外，在通过离子注入法添加磷离子时，将加速电压设定为30kV，并将剂量设定为1×1013ions/cm2以上且5×1016ions/cm2以下即可，例如可以设定为1×1015ions/cm2。
另外，在本实施方式中，例示出在去除掩模140之后添加杂质元素145的结构，但是不局限于此，例如，也可以在留下掩模140的状态下添加杂质元素145。
另外，在本实施方式中，作为杂质元素145，使用掺杂装置对氧化物半导体膜107及氧化物半导体膜112添加氩。注意，虽然本实施方式例示出作为杂质元素145添加氩的结构，但是不局限于此，例如也可以采用添加氮的结构。此外，例如，也可以不进行添加杂质元素145。
接着，在绝缘膜104、氧化物半导体膜107、氧化物半导体膜112及导电膜114上形成绝缘膜116。通过形成绝缘膜116，与绝缘膜116接触的氧化物半导体膜107成为源区域108s及漏区域108d。另外，不与绝缘膜116接触的氧化物半导体膜107，换言之与绝缘膜110接触的氧化物半导体膜107成为沟道区域108i。由此，形成包括沟道区域108i、源区域108s及漏区域108d的氧化物半导体膜108(参照图10B)。
作为绝缘膜116可以选择能够用于绝缘膜116的材料形成。在本实施方式中，作为绝缘膜116，使用PECVD装置形成厚度为100nm的氮化硅膜。
通过作为绝缘膜116使用氮化硅膜，氮化硅膜中的氢进入与绝缘膜116接触的氧化物半导体膜112、源区域108s及漏区域108d中，因此氧化物半导体膜112、源区域108s及漏区域108d的载流子密度可以得到提高。
接着，在绝缘膜116上形成绝缘膜118(参照图10C)。
作为绝缘膜118可以选择能够用于绝缘膜118的材料形成。在本实施方式中，作为绝缘膜118，使用PECVD装置形成厚度为300nm的氧氮化硅膜。
接着，在利用光刻在绝缘膜118上的所希望的位置形成掩模之后，对绝缘膜118的一部分及绝缘膜116的一部分进行蚀刻，由此形成到达源区域108s的开口部141s以及到达漏区域108d的开口部141d(参照图11A)。
作为对绝缘膜118及绝缘膜116进行蚀刻的方法，可以适当地使用湿蚀刻法及/或干蚀刻法。在本实施方式中，利用干蚀刻法对绝缘膜118及绝缘膜116进行加工。
接着，以覆盖开口部141s、141d的方式在绝缘膜118上形成导电膜120(参照图11B)。
作为导电膜120可以选择可用于导电膜120s、120d的材料形成。在本实施方式中，作为导电膜120，使用溅射装置形成厚度为50nm的钛膜、厚度为400nm的铝膜和厚度为100nm的钛膜的叠层膜。
接着，在利用光刻工序在导电膜120上的所希望的位置形成掩模之后，对导电膜120的一部分进行蚀刻，由此形成导电膜120s、120d(参照图11C)。
作为导电膜120的加工方法，可以适当地使用湿蚀刻法及/或干蚀刻法。在本实施方式中，利用干蚀刻法对导电膜120进行加工，由此形成导电膜120s、120d。
通过上述工序，可以制造图1所示的晶体管100。
构成晶体管100的膜(绝缘膜、氧化物半导体膜、导电膜等)可以通过溅射法、化学气相沉积(CVD)法、真空蒸镀法、脉冲激光沉积(PLD)法、原子层沉积(ALD)法形成。或者，可以通过涂敷法或印刷法形成。作为成膜方法的典型例子，有溅射法、等离子体增强化学气相沉积(PECVD)法，但也可以使用热CVD法。作为热CVD法的例子，可以举出有机金属化学气相沉积(MOCVD)法。
通过热CVD法进行的成膜可以按以如下方式来执行：通过将处理室内的压力设定为大气压或减压，将源气体及氧化剂同时供应到处理室内，并使其在衬底附近或衬底上相互反应而沉积在衬底上。如此，由于热CVD法不产生等离子体来形成膜，因此具有不产生起因于等离子体损伤的缺陷的优点。
另外，可以以如下方法进行利用ALD法的成膜：将处理室内的压力设定为大气压或减压，将用于反应的源气体引入处理室并起反应，并且按该顺序反复地引入气体。另外，也可以将源气体与惰性气体(氩或氮等)用作载流子气体一并地进行引入。例如，也可以将两种以上的源气体依次供应到处理室内。此时，在第一源气体起反应之后引入惰性气体，然后引入第二源气体，以防止多种源气体混合。或者，也可以不引入惰性气体而通过真空排气将第一源气体排出，然后引入第二源气体。第一源气体附着到衬底表面且起反应来形成第一层，之后引入的第二源气体附着且起反应，由此第二层层叠在第一层上而形成薄膜。通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以根据反复引入气体的次数来进行调节，因此，ALD法可以准确地调节厚度而适用于制造微型FET。
通过MOCVD法等热CVD法可以形成上述导电膜、绝缘膜、氧化物半导体膜、金属氧化膜等的膜，例如，当形成In-Ga-Zn-O膜时，使用三甲基铟(In(CH3)3)、三甲基镓(Ga(CH3)3)及二甲基锌(Zn(CH3)2)。不局限于上述组合，也可以使用三乙基镓(Ga(C2H5)3)代替三甲基镓，并且可以使用二乙基锌(Zn(C2H5)2)代替二甲基锌。
例如，在使用利用ALD法的成膜装置形成氧化铪膜时，使用如下两种气体：通过使包含溶剂和铪前体的液体(铪醇盐、四二甲基酰胺铪(TDMAH、Hf[N(CH3)2]4))或四(乙基甲基酰胺)铪等铪酰胺)气化而得到的源气体；以及被用作氧化剂的臭氧(O3)。
例如，在使用利用ALD法的成膜装置形成氧化铝膜时，使用如下两种气体：通过使包含溶剂和铝前体的液体(三甲基铝(TMA、Al(CH3)3)等)气化而得到的源气体；以及被用作氧化剂的H2O。作为其它材料有三(二甲基酰胺)铝、三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的成膜装置形成氧化硅膜时，使六氯乙硅烷附着在被成膜面上，供应氧化性气体(O2、一氧化二氮)的自由基使其与附着物起反应。
例如，在使用利用ALD法的成膜装置形成钨膜时，依次引入WF6气体和B2H6气体形成初始钨膜，然后使用WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在使用利用ALD法的成膜装置形成氧化物半导体膜如In-Ga-Zn-O膜时，使用In(CH3)3气体和O3气体形成In-O层，然后使用Ga(CH3)3气体和O3气体形成GaO层，之后使用Zn(CH3)2气体和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以使用这些气体来形成混合化合物层如In-Ga-O层、In-Zn-O层、Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。
<半导体装置的制造方法2>
接着，使用图12及图13说明图3所示的晶体管100B的制造方法的例子。图12及图13是说明晶体管100B的制造方法的沟道长度(L)方向及沟道宽度(W)方向的截面图。
首先，与上述晶体管100的制造方法同样地，在衬底102上形成导电膜106、绝缘膜104、氧化物半导体膜107、氧化物半导体膜112_0及导电膜114_0(参照图8、图9A及图9B)。
接着，利用光刻工序在导电膜114_0上的所希望的位置形成掩模140(参照图9C)。
接着，通过从掩模140上进行蚀刻，对导电膜114_0及氧化物半导体膜112_0进行加工，形成岛状的导电膜114及岛状的氧化物半导体膜112(参照图12A)。
在本实施方式中，使用湿蚀刻法对导电膜114_0及氧化物半导体膜112_0进行加工。
接着，通过从掩模140上进行蚀刻，对绝缘膜110_0进行加工，形成岛状的绝缘膜110(参照图12B)。
在本实施方式中，利用干蚀刻法对绝缘膜110_0进行加工。
接着，在去除掩模140之后，从绝缘膜104、氧化物半导体膜107、氧化物半导体膜112及导电膜114上添加杂质元素145(参照图12C)。
当添加杂质元素145时，氧化物半导体膜107的表面露出的区域(后面将成为源区域108s及漏区域108d的区域)被添加较多的杂质。另一方面，氧化物半导体膜107的不与氧化物半导体膜112重叠且与绝缘膜110重叠的区域(后面将成为区域108f的区域)因为经过绝缘膜110被添加杂质元素145，所以杂质元素145的添加量比源区域108s及漏区域108d少。
另外，在本实施方式中，作为杂质元素145，使用掺杂装置对氧化物半导体膜107及氧化物半导体膜112添加氩。
注意，虽然本实施方式例示出作为杂质元素145添加氩的结构，但是不局限于此，例如也可以采用添加氮的结构。此外，例如，也可以不进行添加杂质元素145。当不进行添加杂质元素145的工序时，区域108f的杂质浓度与杂质区域108i相等。
接着，在绝缘膜104、氧化物半导体膜107、绝缘膜110、氧化物半导体膜112及导电膜114上形成绝缘膜116。通过形成绝缘膜116，与绝缘膜116接触的氧化物半导体膜107成为源区域108s及漏区域108d。另外，不与绝缘膜116接触的氧化物半导体膜107，换言之与绝缘膜110接触的氧化物半导体膜107成为沟道区域108i。由此，形成包括沟道区域108i、源区域108s及漏区域108d的氧化物半导体膜108(参照图12D)。
在沟道区域108i和源区域108s之间、沟道区域108i和漏区域108d之间形成区域108f。
接着，在绝缘膜116上形成绝缘膜118(参照图13A)。
接着，在利用光刻在绝缘膜118上的所希望的位置形成掩模之后，对绝缘膜118的一部分及绝缘膜116的一部分进行蚀刻，由此形成到达源区域108s的开口部141s以及到达漏区域108d的开口部141d(参照图13B)。
接着，在绝缘膜118上形成绝缘膜122(参照图13C)。
绝缘膜122被用作平坦化绝缘膜。绝缘膜122在与开口部141s及开口部141d重叠的位置具有开口部。
在本实施方式中，作为绝缘膜122，使用旋涂装置涂敷感光性丙烯酸类树脂，然后使该丙烯酸类树脂的所希望的区域感光，由此形成具有开口部的绝缘膜122。
接着，以覆盖开口部141s、141d的方式在绝缘膜122上形成导电膜120(参照图13D)。
接着，在利用光刻工序在导电膜120上的所希望的位置形成掩模之后，对导电膜120的一部分进行蚀刻，由此形成导电膜120s、120d。
在本实施方式中，在导电膜120的加工中使用干蚀刻法。另外，在导电膜120的加工时，有时绝缘膜122的顶部的一部分被去除。
通过上述工序，可以制造图3所示的晶体管100B。
在上述晶体管100B的制造中，绝缘膜104、氧化物半导体膜107、绝缘膜110_0、氧化物半导体膜112_0、导电膜114、杂质元素145、绝缘膜116、绝缘膜118、开口部141s、141d及导电膜120可以援用<1-4.半导体装置的制造方法1>中记载的内容形成。
在本实施方式中，示出晶体管包括氧化物半导体膜的情况的例子，但是本发明的一个方式不局限于此。在本发明的一个方式中，晶体管也可以不包括氧化物半导体膜。例如，晶体管的沟道区域、沟道区域附近、源区域或漏区域也可以使用包含Si(硅)、Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)等的材料形成。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式2
在本实施方式中，参照图17至图21对氧化物半导体的结构等进行说明。
<氧化物半导体的结构>
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体有CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶氧化物半导体。作为结晶氧化物半导体，有单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及nc-OS等。
一般而言，非晶结构具有如下特征：具有各向同性而不具有不均匀结构；处于亚稳态且原子的配置没有被固定化；键角不固定；具有短程有序性而不具有长程有序性；等。
就是说，不能将稳定的氧化物半导体称为完全非晶(completely amorphous)氧化物半导体。另外，不能将不具有各向同性(例如，在微小区域中具有周期结构)的氧化物半导体称为完全非晶氧化物半导体。另一方面，a-like OS不具有各向同性但却是具有空洞(void)的不稳定结构。在不稳定这一点上，a-like OS在物性上接近于非晶氧化物半导体。
<CAAC-OS>
首先，说明CAAC-OS。
CAAC-OS是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半导体之一。
说明使用X射线衍射(XRD：X-Ray Diffraction)对CAAC-OS进行分析时的情况。例如，当利用out-of-plane法分析包含分类为空间群R-3m的InGaZnO4结晶的CAAC-OS的结构时，如图17A所示，在衍射角(2θ)为31°附近出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可确认到在CAAC-OS中结晶具有c轴取向性，并且c轴朝向大致垂直于形成CAAC-OS的膜的面(也称为被形成面)或顶面的方向。注意，除了2θ为31°附近的峰值以外，有时在2θ为36°附近时也出现峰值。2θ为36°附近的峰值起因于分类为空间群Fd-3m的结晶结构。因此，优选的是，在CAAC-OS中不出现该峰值。
另一方面，当利用从平行于被形成面的方向使X射线入射到样品的in-plane法分析CAAC-OS的结构时，在2θ为56°附近出现峰值。该峰值来源于InGaZnO4结晶的(110)面。并且，即使将2θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)，也如图17B所示的那样观察不到明确的峰值。另一方面，当对单晶InGaZnO4将2θ固定为56°附近来进行φ扫描时，如图17C所示，观察到来源于相等于(110)面的结晶面的六个峰值。因此，由使用XRD的结构分析可以确认到CAAC-OS中的a轴和b轴的取向没有规律性。
接着，说明利用电子衍射分析的CAAC-OS。例如，当对包含InGaZnO4结晶的CAAC-OS在平行于CAAC-OS的被形成面的方向上入射束径为300nm的电子束时，有可能出现图17D所示的衍射图案(也称为选区电子衍射图案)。在该衍射图案中包含起因于InGaZnO4结晶的(009)面的斑点。因此，电子衍射也示出CAAC-OS所包含的颗粒具有c轴取向性，并且c轴朝向大致垂直于被形成面或顶面的方向。另一方面，图17E示出对相同的样品在垂直于样品面的方向上入射束径为300nm的电子束时的衍射图案。从图17E观察到环状的衍射图案。因此，使用束径为300nm的电子束的电子衍射也示出CAAC-OS所包含的颗粒的a轴和b轴不具有取向性。此外，可以认为图17E中的第一环起因于InGaZnO4结晶的(010)面和(100)面等。另外，可以认为图17E中的第二环起因于(110)面等。
另外，在利用透射电子显微镜(TEM：Transmission Electron Microscope)观察所获取的CAAC-OS的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，可以观察到多个颗粒。然而，即使在高分辨率TEM图像中，有时也观察不到颗粒与颗粒之间的明确的边界，即晶界(grain boundary)。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。
图18A示出从大致平行于样品面的方向观察所获取的CAAC-OS的截面的高分辨率TEM图像。利用球面像差校正(Spherical Aberration Corrector)功能得到高分辨率TEM图像。尤其将利用球面像差校正功能获取的高分辨率TEM图像称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式会社制造的原子分辨率分析型电子显微镜JEM-ARM200F等观察Cs校正高分辨率TEM图像。
从图18A可确认到其中金属原子排列为层状的颗粒。并且可知一个颗粒的尺寸为1nm以上或者3nm以上。因此，也可以将颗粒称为纳米晶(nc：nanocrystal)。另外，也可以将CAAC-OS称为具有CANC(C-Axis Aligned nanocrystals：c轴取向纳米晶)的氧化物半导体。颗粒反映CAAC-OS的被形成面或顶面的凸凹并平行于CAAC-OS的被形成面或顶面。
另外，图18B及图18C示出从大致垂直于样品面的方向观察所获取的CAAC-OS的平面的Cs校正高分辨率TEM图像。图18D及图18E是通过对图18B及图18C进行图像处理得到的图像。下面说明图像处理的方法。首先，通过对图18B进行快速傅里叶变换(FFT：FastFourier Transform)处理，获取FFT图像。接着，以保留所获取的FFT图像中的离原点2.8nm-1至5.0nm-1的范围的方式进行掩模处理。接着，对经过掩模处理的FFT图像进行快速傅立叶逆变换(IFFT：Inverse Fast Fourier Transform)处理而获取经过处理的图像。将所获取的图像称为FFT滤波图像。FFT滤波图像是从Cs校正高分辨率TEM图像中提取出周期分量的图像，其示出晶格排列。
在图18D中，以虚线示出晶格排列被打乱的部分。由虚线围绕的区域是一个颗粒。并且，以虚线示出的部分是颗粒与颗粒的联结部。虚线呈现六角形，由此可知颗粒为六角形。注意，颗粒的形状并不局限于正六角形，不是正六角形的情况较多。
在图18E中，以虚线示出晶格排列一致的区域与其他晶格排列一致的区域之间的部分。在虚线附近也无法确认到明确的晶界。当以虚线附近的晶格点为中心周围的晶格点相接时，可以形成畸变的六角形、五角形及/或七角形等。即，可知通过使晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变：a-b面方向上的原子排列的密度低或因金属元素被取代而使原子间的键合距离产生变化等。
如上所示，CAAC-OS具有c轴取向性，其多个颗粒(纳米晶)在a-b面方向上连结而结晶结构具有畸变。因此，也可以将CAAC-OS称为具有CAA crystal(c-axis-aligned a-b-plane-anchored crystal)的氧化物半导体。
CAAC-OS是结晶性高的氧化物半导体。氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此，可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。
此外，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅和过渡金属元素等。例如，与氧的键合力比构成氧化物半导体的金属元素强的硅等元素会夺取氧化物半导体中的氧，由此打乱氧化物半导体的原子排列，导致结晶性下降。另外，由于铁或镍等重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体的原子排列，导致结晶性下降。
<nc-OS>
接着，对nc-OS进行说明。
说明使用XRD对nc-OS进行分析的情况。例如，当利用out-of-plane法分析nc-OS的结构时，不出现表示取向性的峰值。换言之，nc-OS的结晶不具有取向性。
另外，例如，当使包含InGaZnO4结晶的nc-OS薄片化，并在平行于被形成面的方向上使束径为50nm的电子束入射到厚度为34nm的区域时，观察到如图19A所示的环状衍射图案(纳米束电子衍射图案)。另外，图19B示出将束径为1nm的电子束入射到相同的样品时的衍射图案(纳米束电子衍射图案)。从图19B观察到环状区域内的多个斑点。因此，nc-OS在入射束径为50nm的电子束时观察不到秩序性，但是在入射束径为1nm的电子束时确认到秩序性。
另外，当使束径为1nm的电子束入射到厚度小于10nm的区域时，如图19C所示，有时观察到斑点被配置为准正六角形的电子衍射图案。由此可知，nc-OS在厚度小于10nm的范围内包含秩序性高的区域，即结晶。注意，因为结晶朝向各种各样的方向，所以也有观察不到有规律性的电子衍射图案的区域。
图19D示出从大致平行于被形成面的方向观察到的nc-OS的截面的Cs校正高分辨率TEM图像。在nc-OS的高分辨率TEM图像中有如由辅助线所示的部分那样能够观察到结晶部的区域和观察不到明确的结晶部的区域。nc-OS所包含的结晶部的尺寸为1nm以上且10nm以下，尤其大多为1nm以上且3nm以下。注意，有时将其结晶部的尺寸大于10nm且是100nm以下的氧化物半导体称为微晶氧化物半导体(micro crystalline oxide semiconductor)。例如，在nc-OS的高分辨率TEM图像中，有时无法明确地观察到晶界。注意，纳米晶的来源有可能与CAAC-OS中的颗粒相同。因此，下面有时将nc-OS的结晶部称为颗粒。
如此，在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的颗粒之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。
另外，由于在颗粒(纳米晶)之间结晶取向没有规律性，所以也可以将nc-OS称为包含RANC(Random Aligned nanocrystals：无规取向纳米晶)的氧化物半导体或包含NANC(Non-Aligned nanocrystals：无取向纳米晶)的氧化物半导体。
nc-OS是规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS的缺陷态密度比a-like OS或非晶氧化物半导体低。但是，在nc-OS中的不同的颗粒之间观察不到晶体取向的规律性。所以，nc-OS的缺陷态密度比CAAC-OS高。
<a-like OS>
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。
图20示出a-like OS的高分辨率截面TEM图像。图20A示出电子照射开始时的a-like OS的高分辨率截面TEM图像。图20B示出照射4.3×108e-/nm2的电子(e-)之后的a-likeOS的高分辨率截面TEM图像。由图20A和图20B可知，a-like OS从电子照射开始时被观察到在纵向方向上延伸的条状明亮区域。另外，可知明亮区域的形状在照射电子之后变化。明亮区域被估计为空洞或低密度区域。
由于a-like OS包含空洞，所以其结构不稳定。为了证明与CAAC-OS及nc-OS相比a-like OS具有不稳定的结构，下面示出电子照射所导致的结构变化。
作为样品，准备a-like OS、nc-OS和CAAC-OS。每个样品都是In-Ga-Zn氧化物。
首先，取得各样品的高分辨率截面TEM图像。由高分辨率截面TEM图像可知，每个样品都具有结晶部。
已知InGaZnO4结晶的单位晶格具有所包括的三个In-O层和六个Ga-Zn-O层共计九个层在c轴方向上以层状层叠的结构。这些彼此靠近的层之间的间隔与(009)面的晶格表面间隔(也称为d值)几乎相等，由结晶结构分析求出其值为0.29nm。由此，以下可以将晶格条纹的间隔为0.28nm以上且0.30nm以下的部分看作InGaZnO4结晶部。晶格条纹对应于InGaZnO4结晶的a-b面。
图21示出调查了各样品的结晶部(22至30处)的平均尺寸(Average crystalsize)的例子。注意，结晶部尺寸对应于上述晶格条纹的长度。由图21可知，在a-like OS中，结晶部根据有关取得TEM图像等的电子的累积照射量(Cumulative electron dose)逐渐变大。由图21可知，在利用TEM的观察初期尺寸为1.2nm左右的结晶部(也称为初始晶核)在电子(e-)的累积照射量为4.2×108e-/nm2时生长到1.9nm左右。另一方面，可知nc-OS和CAAC-OS在开始电子照射时到电子的累积照射量为4.2×108e-/nm2的范围内，结晶部的尺寸都没有变化。由图21可知，无论电子的累积照射量如何，nc-OS及CAAC-OS的结晶部尺寸分别为1.3nm左右及1.8nm左右。此外，使用日立透射电子显微镜H-9000NAR进行电子束照射及TEM的观察。作为电子束照射条件，加速电压为300kV；电流密度为6.7×105e-/(nm2·s)；照射区域的直径为230nm。
如此，有时电子照射引起a-like OS中的结晶部的生长。另一方面，在nc-OS和CAAC-OS中，几乎没有电子照射所引起的结晶部的生长。也就是说，a-like OS与CAAC-OS及nc-OS相比具有不稳定的结构。
此外，由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体地，a-likeOS的密度为具有相同组成的单晶氧化物半导体的78.6％以上且低于92.3％。nc-OS的密度及CAAC-OS的密度为具有相同组成的单晶氧化物半导体的92.3％以上且低于100％。注意，难以形成其密度低于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在原子个数比满足In:Ga:Zn＝1:1:1的氧化物半导体中，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，例如，在原子个数比满足In:Ga:Zn＝1:1:1的氧化物半导体中，a-like OS的密度为5.0g/cm3以上且低于5.9g/cm3。另外，例如，在原子个数比满足In:Ga:Zn＝1:1:1的氧化物半导体中，nc-OS的密度和CAAC-OS的密度为5.9g/cm3以上且低于6.3g/cm3。
注意，当不存在相同组成的单晶氧化物半导体时，通过以任意比例组合组成不同的单晶氧化物半导体，可以估计出相当于所希望的组成的单晶氧化物半导体的密度。根据组成不同的单晶氧化物半导体的组合比例使用加权平均估计出相当于所希望的组成的单晶氧化物半导体的密度即可。注意，优选尽可能减少所组合的单晶氧化物半导体的种类来估计密度。
如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化物半导体例如可以是包括非晶氧化物半导体、a-like OS、nc-OS和CAAC-OS中的两种以上的叠层膜。
<氧化物半导体的载流子密度>
以下，对氧化物半导体的载流子密度进行说明。
作为给氧化物半导体的载流子密度带来影响的因子，可以举出氧化物半导体中的氧缺陷(Vo)或氧化物半导体中的杂质等。
当氧化物半导体中的氧缺陷增多时，氢与该氧缺陷键合(也可以将该状态称为VoH)，而缺陷态密度增高。或者，当氧化物半导体中的杂质增多时，起因于该杂质的增多，缺陷态密度也增高。由此，可以通过控制氧化物半导体中的缺陷态密度，控制氧化物半导体的载流子密度。
下面，对将氧化物半导体用于沟道区域的晶体管进行说明。
在以抑制晶体管的阈值电压的负向漂移或降低晶体管的关态电流为目的的情况下，优选减少氧化物半导体的载流子密度。在以降低氧化物半导体的载流子密度为目的的情况下，可以降低氧化物半导体中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。高纯度本征的氧化物半导体的载流子密度低于8×1015cm-3，优选低于1×1011cm-3，更优选低于1×1010cm-3，且为1×10-9cm-3以上，即可。
另一方面，在以增加晶体管的通态电流或提高晶体管的场效应迁移率为目的的情况下，优选增加氧化物半导体的载流子密度。在以增加氧化物半导体的载流子密度为目的的情况下，稍微增加氧化物半导体的杂质浓度，或者稍微增高氧化物半导体的缺陷态密度即可。或者，优选缩小氧化物半导体的带隙即可。例如，在得到晶体管的Id-Vg特性的导通/截止比的范围中，杂质浓度稍高或缺陷态密度稍高的氧化物半导体可以被看作实质上本征。此外，因电子亲和势大而带隙小的热激发电子(载流子)密度增高的氧化物半导体可以被看作实质上本征。另外，在使用电子亲和势较大的氧化物半导体的情况下，晶体管的阈值电压更低。
上述载流子密度增高的氧化物半导体稍微被n型化。因此，也可以将载流子密度增高的氧化物半导体称为“Slightly-n”。
实质上本征的氧化物半导体的载流子密度优选为1×105cm-3以上且低于1×1018cm-3，进一步优选为1×107cm-3以上且1×1017cm-3以下，进一步优选为1×109cm-3以上且5×1016cm-3以下，进一步优选为1×1010cm-3以上且1×1016cm-3以下，进一步优选为1×1011cm-3以上且1×1015cm-3以下。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施方式3
在本实施方式中，使用图22至图32说明包括在前面的实施方式中例示的晶体管的显示装置的一个例子。
图22是示出显示装置的一个例子的俯视图。图22所示的显示装置700包括：设置在第一衬底701上的像素部702；设置在第一衬底701上的源极驱动电路部704及栅极驱动电路部706；以围绕像素部702、源极驱动电路部704及栅极驱动电路部706的方式设置的密封剂712；以及以与第一衬底701对置的方式设置的第二衬底705。注意，由密封剂712密封第一衬底701及第二衬底705。也就是说，像素部702、源极驱动电路部704及栅极驱动电路部706被第一衬底701、密封剂712及第二衬底705密封。注意，虽然在图22中未图示，但是在第一衬底701与第二衬底705之间设置有显示元件。
另外，在显示装置700中，在第一衬底701上的不由密封剂712围绕的区域中设置有分别电连接于像素部702、源极驱动电路部704、栅极驱动电路部706及栅极驱动电路部706的FPC端子部708(Flexible printed circuit：柔性印刷电路)。另外，FPC端子部708连接于FPC716，并且通过FPC716对像素部702、源极驱动电路部704及栅极驱动电路部706供应各种信号等。另外，像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708各与信号线710连接。由FPC716供应的各种信号等是通过信号线710供应到像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708的。
另外，也可以在显示装置700中设置多个栅极驱动电路部706。另外，作为显示装置700，虽然示出将源极驱动电路部704及栅极驱动电路部706形成在与像素部702相同的第一衬底701上的例子，但是并不局限于该结构。例如，可以只将栅极驱动电路部706形成在第一衬底701上，或者可以只将源极驱动电路部704形成在第一衬底701上。此时，也可以采用将形成有源极驱动电路或栅极驱动电路等的衬底(例如，由单晶半导体膜、多晶半导体膜形成的驱动电路衬底)形成于第一衬底701的结构。另外，对另行形成的驱动电路衬底的连接方法没有特别的限制，而可以采用COG(Chip On Glass：玻璃覆晶封装)方法、引线键合方法等。
另外，显示装置700所包括的像素部702、源极驱动电路部704及栅极驱动电路部706包括多个晶体管，作为该晶体管可以适用本发明的一个方式的半导体装置的晶体管。
另外，显示装置700可以包括各种元件。作为该元件，例如可以举出电致发光(EL)元件(包含有机物及无机物的EL元件、有机EL元件、无机EL元件、LED等)、发光晶体管元件(根据电流发光的晶体管)、电子发射元件、液晶元件、电子墨水元件、电泳元件、电湿润(electrowetting)元件、等离子体显示面板(PDP)、MEMS(微电子机械系统)、显示器(例如光栅光阀(GLV)、数字微镜设备(DMD)、数码微快门(DMS)元件、干涉调制(IMOD)元件等)、压电陶瓷显示器等。
此外，作为使用EL元件的显示装置的一个例子，有EL显示器等。作为使用电子发射元件的显示装置的一个例子，有场致发射显示器(FED)或SED方式平面型显示器(SED：Surface-conduction Electron-emitter Display、表面传导电子发射显示器)等。作为使用液晶元件的显示装置的一个例子，有液晶显示器(透射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式液晶显示器、投射式液晶显示器)等。作为使用电子墨水元件或电泳元件的显示装置的一个例子，有电子纸等。注意，当实现半透射式液晶显示器或反射式液晶显示器时，使像素电极的一部分或全部具有反射电极的功能，即可。例如，使像素电极的一部分或全部包含铝、银等，即可。并且，此时也可以将SRAM等存储电路设置在反射电极下。由此，可以进一步降低功耗。
作为显示装置700的显示方式，可以采用逐行扫描方式或隔行扫描方式等。另外，作为当进行彩色显示时在像素中控制的颜色要素，不局限于RGB(R表示红色，G表示绿色，B表示蓝色)这三种颜色。例如，可以由R像素、G像素、B像素及W(白色)像素的四个像素构成。或者，如PenTile排列，也可以由RGB中的两个颜色构成一个颜色要素，并根据颜色要素选择不同的两个颜色来构成。或者可以对RGB追加黄色(yellow)、青色(cyan)、品红色(magenta)等中的一种以上的颜色。另外，各个颜色要素的点的显示区域的大小可以不同。但是，所公开的发明不局限于彩色显示的显示装置，而也可以应用于黑白显示的显示装置。
另外，为了将白色光(W)用于背光(有机EL元件、无机EL元件、LED、荧光灯等)使显示装置进行全彩色显示，也可以使用着色层(也称为滤光片)。作为着色层，例如可以适当地组合红色(R)、绿色(G)、蓝色(B)、黄色(Y)等而使用。通过使用着色层，可以与不使用着色层的情况相比进一步提高颜色再现性。此时，也可以通过设置包括着色层的区域和不包括着色层的区域，将不包括着色层的区域中的白色光直接用于显示。通过部分地设置不包括着色层的区域，在显示明亮的图像时，有时可以减少着色层所引起的亮度降低而减少功耗两成至三成左右。但是，在使用有机EL元件或无机EL元件等自发光元件进行全彩色显示时，也可以从具有各发光颜色的元件发射R、G、B、Y、W。通过使用自发光元件，有时与使用着色层的情况相比进一步减少功耗。
此外，作为彩色化的方式，除了经过滤色片将来自上述白色光的发光的一部分转换为红色、绿色及蓝色的方式(滤色片方式)之外，还可以使用分别使用红色、绿色及蓝色的发光的方式(三色方式)以及将来自蓝色光的发光的一部分转换为红色或绿色的方式(颜色转换方式或量子点方式)。
在本实施方式中，使用图23及图24说明作为显示元件使用液晶元件及EL元件的结构。图23是沿着图22所示的点划线Q-R的截面图，作为显示元件使用液晶元件的结构。另外，图24是沿着图22所示的点划线Q-R的截面图，作为显示元件使用EL元件的结构。
下面，首先说明图23及图24所示的共同部分，接着说明不同的部分。
<显示装置的共同部分的说明>
图23及图24所示的显示装置700包括：引绕布线部711；像素部702；源极驱动电路部704；以及FPC端子部708。另外，引绕布线部711包括信号线710。另外，像素部702包括晶体管750及电容器790。另外，源极驱动电路部704包括晶体管752。
晶体管750及晶体管752具有与上述晶体管100同样的结构。晶体管750及晶体管752也可以采用使用上述实施方式所示的其他晶体管的结构。
在本实施方式中使用的晶体管包括高度纯化且氧缺陷的形成被抑制的氧化物半导体膜。该晶体管可以降低关态电流。因此，可以延长图像信号等电信号的保持时间，在开启电源的状态下也可以延长写入间隔。因此，可以降低刷新工作的频度，由此可以发挥抑制功耗的效果。
另外，在本实施方式中使用的晶体管能够得到较高的场效应迁移率，因此能够进行高速驱动。例如，通过将这种能够进行高速驱动的晶体管用于液晶显示装置，可以在同一衬底上形成像素部的开关晶体管及用于驱动电路部的驱动晶体管。也就是说，因为作为驱动电路不需要另行使用由硅片等形成的半导体装置，所以可以缩减半导体装置的构件数。另外，在像素部中也可以通过使用能够进行高速驱动的晶体管提供高品质的图像。
电容器790包括下部电极及上部电极。下部电极通过对与晶体管750所包括的氧化物半导体膜为同一膜的氧化物半导体膜进行加工而形成。上部电极通过对与晶体管750所包括的源电极或漏电极的导电膜为同一膜的导电膜进行加工而形成。另外，在下部电极与上部电极之间设置绝缘膜，该绝缘膜为对与晶体管750所包括的用作第三绝缘膜及第四绝缘膜为同一膜的绝缘膜进行加工而形成的。就是说，电容器790具有将用作电介质的绝缘膜夹在一对电极之间的叠层型结构。
另外，在图23及图24中，在晶体管750、晶体管752及电容器790上设置有平坦化绝缘膜770。
作为平坦化绝缘膜770，可以使用具有耐热性的有机材料如聚酰亚胺树脂、丙烯酸树脂、聚酰亚胺酰胺树脂、苯并环丁烯类树脂、聚酰胺树脂、环氧树脂等。也可以通过层叠多个由这些材料形成的绝缘膜，形成平坦化绝缘膜770。另外，也可以采用不设置平坦化绝缘膜770的结构。
在图23及图24中示出像素部702所包括的晶体管750及源极驱动电路部704所包括的晶体管752使用相同的结构的晶体管的结构，但是不局限于此。例如，像素部702及源极驱动电路部704也可以使用不同晶体管。
另外，当像素部702及源极驱动电路部704使用不同晶体管时，可以组合使用实施方式1所示的交错型晶体管和反交错型晶体管。具体而言，可以举出如下结构：像素部702中使用交错型晶体管而源极驱动电路部704中使用反交错型晶体管的结构；或者像素部702中使用反交错型晶体管而源极驱动电路部704中使用交错型晶体管的结构等。另外，也可以将上述源极驱动电路部704换称为栅极驱动部。此外，反交错晶体管可以具有沟道蚀刻结构，也可以具有沟道保护结构。此外，反交错晶体管优选具有上述S-channel结构。此外，也可以自由地组合这些晶体管的结构。
信号线710与用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。信号线710也可以使用在与用作晶体管750、752的源电极及漏电极的导电膜不同的工序中形成的导电膜，诸如使用通过与用作栅电极的氧化物半导体膜在同一工序中形成的氧化物半导体膜。作为信号线710，例如，当使用包含铜元素的材料时，起因于布线电阻的信号延迟等较少，而可以实现大屏幕的显示。
另外，FPC端子部708包括连接电极760、各向异性导电膜780及FPC716。连接电极760与用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。另外，连接电极760与FPC716所包括的端子通过各向异性导电膜780电连接。
另外，作为第一衬底701及第二衬底705，例如可以使用玻璃衬底。另外，作为第一衬底701及第二衬底705，也可以使用具有柔性的衬底。作为该具有柔性的衬底，例如可以举出塑料衬底等。
另外，在第一衬底701与第二衬底705之间设置有结构体778。结构体778是通过选择性地对绝缘膜进行蚀刻而得到的柱状的间隔物，用来控制第一衬底701与第二衬底705之间的距离(液晶盒厚(cell gap))。另外，作为结构体778，也可以使用球状的间隔物。
另外，在第二衬底705一侧，设置有用作黑矩阵的遮光膜738、用作滤色片的着色膜736、与遮光膜738及着色膜736接触的绝缘膜734。
<使用液晶元件的显示装置的结构例子>
图23所示的显示装置700包括液晶元件775。液晶元件775包括导电膜772、导电膜774及液晶层776。导电膜774设置在第二衬底705一侧并被用作对置电极。图23所示的显示装置700可以通过由施加到导电膜772与导电膜774之间的电压改变液晶层776的取向状态，由此控制光的透过及非透过而显示图像。
导电膜772与用作晶体管750所包括的源电极及漏电极的导电膜连接。导电膜772形成在平坦化绝缘膜770上并被用作像素电极，即显示元件的一个电极。此外，导电膜772被用作反射电极。图23所示的显示装置700是由导电膜772反射外光并经过着色膜736进行显示的所谓的反射型彩色液晶显示装置。
作为导电膜772，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。作为对可见光具有透光性的导电膜，例如，优选使用包含选自铟(In)、锌(Zn)、锡(Sn)中的一种的材料。作为对可见光具有反射性的导电膜，例如，优选使用包含铝或银的材料。在本实施方式中，作为导电膜772使用对可见光具有反射性的导电膜。
在图23所示的显示装置700中，对像素部702的平坦化绝缘膜770的一部分设置有凹凸。例如，使用树脂膜形成平坦化绝缘膜770，使该树脂膜的表面具有凹凸，由此可以形成该凹凸。用作反射电极的导电膜772沿着上述凹凸而形成。由此，在外光入射到导电膜772的情况下，可以在导电膜772的表面上使光漫反射，由此可以提高可见度。
另外，图23所示的显示装置700例示出反射式彩色液晶显示装置，但是显示装置700的方式不局限于此。例如，也可以采用作为导电膜772利用使可见光透过的导电膜的透射型彩色液晶显示装置。当采用透射型彩色液晶显示装置时，也可以不设置平坦化绝缘膜770上的凹凸。
在此，图25示出透射型彩色液晶显示装置。图25是沿着图22所示的点划线Q-R的截面图，且图25示出作为显示元件使用液晶元件的结构。此外，图25所示的显示装置700是作为液晶元件的驱动方式使用水平电场方式(例如，FFS模式)的结构的一个例子。在图25所示的结构的情况下，被用作像素电极的导电膜772上设置有绝缘膜773，绝缘膜773上设置有导电膜774。此时，导电膜774具有公共电极的功能，可以由隔着绝缘膜773在导电膜772与导电膜774之间产生的电场控制液晶层776的取向状态。
注意，虽然在图23及图25中未图示，但是也可以分别在导电膜772和导电膜774中的一个或两个与液晶层776接触的一侧设置取向膜。此外，虽然在图23及图25中未图示，但是也可以适当地设置偏振构件、相位差构件、抗反射构件等光学构件(光学衬底)等。例如，也可以使用利用偏振衬底及相位差衬底的圆偏振。此外，作为光源，也可以使用背光、侧光等。
在作为显示元件使用液晶元件的情况下，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手征向列相、均质相等。
此外，在采用水平电场方式的情况下，也可以使用不使用取向膜的呈现蓝相的液晶。蓝相是液晶相的一种，是指当使胆甾型液晶的温度上升时即将从胆甾相转变到均质相之前出现的相。因为蓝相只在较窄的温度范围内出现，所以将其中混合了几wt％以上的手征试剂的液晶组合物用于液晶层，以扩大温度范围。由于包含呈现蓝相的液晶和手征试剂的液晶组成物的响应速度快，并且其具有光学各向同性。由此，包含呈现蓝相的液晶和手征试剂的液晶组成物不需要取向处理。另外，因不需要设置取向膜而不需要摩擦处理，因此可以防止由于摩擦处理而引起的静电破坏，由此可以降低制造工序中的液晶显示装置的不良和破损。此外，呈现蓝相的液晶材料的视角依赖性小。
另外，当作为显示元件使用液晶元件时，可以使用：TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：平面内转换)模式、FFS(Fringe Field Switching：边缘电场转换)模式、ASM(Axially Symmetric aligned Micro-cell：轴对称排列微单元)模式、OCB(Optical Compensated Birefringence：光学补偿弯曲)模式、FLC(FerroelectricLiquid Crystal：铁电性液晶)模式以及AFLC(AntiFerroelectric Liquid Crystal：反铁电性液晶)模式等。
另外，也可以使用常黑型液晶显示装置，例如采用垂直取向(VA)模式的透过型液晶显示装置。作为垂直取向模式，可以举出几个例子，例如可以使用MVA(Multi-DomainVertical Alignment：多畴垂直取向)模式、PVA(Patterned Vertical Alignment：垂直取向构型)模式、ASV模式等。
<使用发光元件的显示装置>
图24所示的显示装置700包括发光元件782。发光元件782包括导电膜784、EL层786及导电膜788。图24所示的显示装置700通过发光元件782所包括的EL层786发光，可以显示图像。此外，EL层786具有有机化合物或量子点等无机化合物。
作为可以用于有机化合物的材料，可以举出荧光性材料或磷光性材料等。此外，作为可以用于量子点的材料，可以举出胶状量子点、合金型量子点、核壳(Core Shell)型量子点、核型量子点等。另外，也可以使用包含第12族与第16族、第13族与第15族或第14族与第16族的元素群的材料。或者，可以使用包含镉(Cd)、硒(Se)、锌(Zn)、硫(S)、磷(P)、铟(In)、碲(Te)、铅(Pb)、镓(Ga)、砷(As)、铝(Al)等元素的量子点材料。
导电膜784连接于晶体管750所具有的用作源电极及漏电极的导电膜。导电膜784被用作形成在平坦化绝缘膜770上的像素电极，即，显示元件的一个电极。作为导电膜784，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。作为对可见光具有透光性的导电膜，例如优选使用包含选自铟(In)、锌(Zn)和锡(Sn)中的一种的材料。作为对可见光具有反射性的导电膜，例如优选使用包含铝或银的材料。
在图24所示的显示装置700中，平坦化绝缘膜770及导电膜784上设置有绝缘膜730。绝缘膜730覆盖导电膜784的一部分。发光元件782采用顶部发射结构。因此，导电膜788具有透光性且使EL层786发射的光透过。注意，虽然在本实施方式中例示出顶部发射结构，但是不局限于此。例如，也可以应用向导电膜784一侧发射光的底部发射结构或向导电膜784一侧及导电膜788一侧的双方发射光的双面发射结构。
另外，在与发光元件782重叠的位置上设置有着色膜736，并在与绝缘膜730重叠的位置、引绕布线部711及源极驱动电路部704中设置有遮光膜738。着色膜736及遮光膜738被绝缘膜734覆盖。由密封膜732填充发光元件782与绝缘膜734之间。注意，虽然例示出在图24所示的显示装置700中设置着色膜736的结构，但是并不局限于此。例如，在通过分别涂布来形成EL层786时，也可以采用不设置着色膜736的结构。
<在显示装置中设置输入输出装置的结构例子>
也可以在图24及图25所示的显示装置700中设置输入输出装置。作为该输入输出装置例如可以举出触摸面板等。
图26及图27示出对图24及图25所示的显示装置700设置触摸面板791的结构。
图26是在图24所示的显示装置700中设置触摸面板791的截面图，图27是在图25所示的显示装置700中设置触摸面板791的截面图。
首先，以下说明图26及图27所示的触摸面板791。
图26及图27所示的触摸面板791是设置在衬底705与着色膜736之间的所谓In-Cell型触摸面板。触摸面板791在形成遮光膜738及着色膜736之前形成在衬底705一侧即可。
触摸面板791包括遮光膜738、绝缘膜792、电极793、电极794、绝缘膜795、电极796、绝缘膜797。例如，通过接近手指或触屏笔等检测对象，可以检测出电极793与电极794的互电容的变化。
此外，在图26及图27所示的晶体管750的上方示出电极793、电极794的交叉部。电极796通过设置在绝缘膜795中的开口部与夹住电极794的两个电极793电连接。此外，在图26及图27中示出设置有电极796的区域设置在像素部702中的结构，但是不局限于此，例如也可以形成在源极驱动电路部704中。
电极793及电极794设置在与遮光膜738重叠的区域。此外，如图26所示，电极793优选以不与发光元件782重叠的方式设置。此外，如图27所示，电极793优选以不与液晶元件775重叠的方式设置。换言之，电极793在与发光元件782及液晶元件775重叠的区域具有开口部。也就是说，电极793具有网格形状。通过采用这种结构，电极793可以具有不遮断发光元件782所发射的光的结构。或者，电极793也可以具有不遮断透过液晶元件775的光的结构。因此，由于因配置触摸面板791而导致的亮度下降极少，所以可以实现可见度高且功耗得到降低的显示装置。此外，电极794也可以具有相同的结构。
电极793及电极794由于不与发光元件782重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。或者，电极793及电极794由于不与液晶元件775重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。
因此，与使用可见光的透过率高的氧化物材料的电极相比，可以降低电极793及电极794的电阻，由此可以提高触摸面板的传感器灵敏度。
例如，电极793、794、796也可以使用导电纳米线。该纳米线的直径平均值可以为1nm以上且100nm以下，优选为5nm以上且50nm以下，更优选为5nm以上且25nm以下。此外，作为上述纳米线可以使用Ag纳米线、Cu纳米线、Al纳米线等金属纳米线或碳纳米管等。例如，在作为电极664、665、667中的任一个或全部使用Ag纳米线的情况下，能够实现89％以上的可见光透过率及40Ω/sq.以上且100Ω/sq.以下的薄层电阻值。
虽然在图26及图27中示出In-Cell型触摸面板的结构，但是不局限于此。例如，也可以采用形成在显示装置700上的所谓On-Cell型触摸面板或贴合于显示装置700而使用的所谓Out-Cell型触摸面板。
如此，本发明的一个方式的显示装置可以与各种方式的触摸面板组合而使用。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式4
在本实施方式中，使用图28说明包括本发明的一个方式的半导体装置的显示装置。
<显示装置的电路结构>
图28A所示的显示装置包括：具有显示元件的像素的区域(以下称为像素部502)；配置在像素部502外侧并具有用来驱动像素的电路的电路部(以下称为驱动电路部504)；具有保护元件的功能的电路(以下称为保护电路506)；以及端子部507。此外，也可以不设置保护电路506。
驱动电路部504的一部分或全部与像素部502优选形成在同一衬底上。由此，可以减少构件的数量及端子的数量。当驱动电路部504的一部分或全部与像素部502不形成在同一衬底上时，驱动电路部504的一部分或全部可以通过COG或TAB(Tape AutomatedBonding：卷带自动结合)安装。
像素部502包括用来驱动配置为X行(X为2以上的自然数)Y列(Y为2以上的自然数)的多个显示元件的电路(以下称为像素电路501)，驱动电路部504包括输出用来选择像素的信号(扫描信号)的电路(以下称为栅极驱动器504a)以及供应用来驱动像素中的显示元件的信号(数据信号)的电路(以下称为源极驱动器504b)等驱动电路。
栅极驱动器504a具有移位寄存器等。栅极驱动器504a通过端子部507接收用来驱动移位寄存器的信号并输出信号。例如，栅极驱动器504a被输入起始脉冲信号、时钟信号等并输出脉冲信号。栅极驱动器504a具有控制被供应扫描信号的布线(以下称为扫描线GL_1至GL_X)的电位的功能。另外，也可以设置多个栅极驱动器504a，并通过多个栅极驱动器504a各别控制扫描线GL_1至GL_X。或者，栅极驱动器504a具有供应初始化信号的功能。但是，不局限于此，栅极驱动器504a也可以供应其他信号。
源极驱动器504b具有移位寄存器等。源极驱动器504b通过端子部507接收用来驱动移位寄存器的信号和从其中得出数据信号的信号(图像信号)。源极驱动器504b具有根据图像信号生成写入到像素电路501的数据信号的功能。另外，源极驱动器504b具有依照由于起始脉冲信号、时钟信号等的输入产生的脉冲信号来控制数据信号的输出的功能。另外，源极驱动器504b具有控制被供应数据信号的布线(以下称为数据线DL_1至DL_Y)的电位的功能。或者，源极驱动器504b具有供应初始化信号的功能。但是，不局限于此，源极驱动器504b可以供应其他信号。
源极驱动器504b例如使用多个模拟开关等来构成。源极驱动器504b通过依次使多个模拟开关开启而可以输出对图像信号进行时间分割所得到的信号作为数据信号。此外，也可以使用移位寄存器等构成源极驱动器504b。
脉冲信号及数据信号分别通过被供应扫描信号的多个扫描线GL之一及被供应数据信号的多个数据线DL之一被输入到多个像素电路501的每一个。另外，栅极驱动器504a控制多个像素电路501的每一个中的数据信号的写入及保持。例如，脉冲信号通过扫描线GL_m(m是X以下的自然数)从栅极驱动器504a被输入到第m行第n列的像素电路501，数据信号根据扫描线GL_m的电位通过数据线DL_n(n是Y以下的自然数)从源极驱动器504b被输入到第m行第n列的像素电路501。
图28A所示的保护电路506例如连接于作为栅极驱动器504a和像素电路501之间的布线的扫描线GL。或者，保护电路506连接于作为源极驱动器504b和像素电路501之间的布线的数据线DL。或者，保护电路506可以连接于栅极驱动器504a和端子部507之间的布线。或者，保护电路506可以连接于源极驱动器504b和端子部507之间的布线。此外，端子部507是指设置有用来从外部的电路对显示装置输入电力、控制信号及图像信号的端子的部分。
保护电路506是在对与其连接的布线供应一定范围之外的电位时使该布线与其他布线之间导通的电路。
如图28A所示，通过对像素部502和驱动电路部504设置保护电路506，可以提高显示装置对因ESD(Electro Static Discharge：静电放电)等而产生的过电流的耐性。但是，保护电路506的结构不局限于此，例如，也可以采用将栅极驱动器504a与保护电路506连接的结构或将源极驱动器504b与保护电路506连接的结构。或者，也可以采用将端子部507与保护电路506连接的结构。
另外，虽然在图28A中示出由栅极驱动器504a和源极驱动器504b形成驱动电路部504的例子，但不局限于此。例如，也可以只形成栅极驱动器504a并安装另外准备的形成有源极驱动电路的衬底(例如，由单晶半导体膜或多晶半导体膜形成的驱动电路衬底)。
另外，图28A所示的多个像素电路501例如可以采用图28B所示的结构。
图28B所示的像素电路501包括液晶元件570、晶体管550以及电容器560。可以将前面的实施方式所示的晶体管适用于晶体管550。
根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个的电位。根据被写入的数据设定液晶元件570的取向状态。此外，也可以对多个像素电路501的每一个所具有的液晶元件570的一对电极中的一个供应公共电位。此外，对一个行内的像素电路501所具有的液晶元件570的一对电极之一供应的电位可以不同于对另一行内的像素电路501所具有的液晶元件570的一对电极之一供应的电位。
例如，作为包括液晶元件570的显示装置的驱动方法也可以使用如下模式：TN模式；STN模式；VA模式；ASM(Axially Symmetric Aligned Micro-cell：轴对称排列微单元)模式；OCB(Optically Compensated Birefringence：光学补偿弯曲)模式；FLC(Ferroelectric Liquid Crystal：铁电性液晶)模式；AFLC(AntiFerroelectric LiquidCrystal：反铁电液晶)模式；MVA模式；PVA(Patterned Vertical Alignment：垂直取向构型)模式；IPS模式；FFS模式或TBA(Transverse Bend Alignment：横向弯曲取向)模式等。另外，作为显示装置的驱动方法，除了上述驱动方法之外，还有ECB(ElectricallyControlled Birefringence：电控双折射)模式、PDLC(Polymer Dispersed LiquidCrystal：聚合物分散液晶)模式、PNLC(Polymer Network Liquid Crystal：聚合物网络液晶)模式、宾主模式等。但是，不局限于此，作为液晶元件及其驱动方式可以使用各种液晶元件及驱动方式。
在第m行第n列的像素电路501中，晶体管550的源电极和漏电极中的一个与数据线DL_n电连接，源电极和漏电极中的另一个与液晶元件570的一对电极中的另一个电极电连接。晶体管550的栅电极与扫描线GL_m电连接。晶体管550具有控制数据信号的写入的功能。
电容器560的一对电极中的一个电极与被供应电位的布线(以下，称为电位供应线VL)电连接，另一个电极与液晶元件570的一对电极中的另一个电极电连接。此外，根据像素电路501的规格适当地设定电位供应线VL的电位。电容器560具有储存被写入的数据的存储电容器的功能。
例如，在包括图28B所示的像素电路501的显示装置中，通过图28A所示的栅极驱动器504a依次选择各行的像素电路501，并使晶体管550开启而写入数据信号。
当晶体管550被关闭时，被写入数据的像素电路501成为保持状态。通过按行依次进行上述步骤，可以显示图像。
图28A所示的多个像素电路501例如可以采用图28C所示的结构。
图28C所示的像素电路501包括晶体管552、554、电容器562以及发光元件572。可以将前面的实施方式所示的晶体管应用于晶体管552和/或晶体管554。
晶体管552的源电极和漏电极中的一个电连接于被供应数据信号的布线(以下，称为信号线DL_n)。并且，晶体管552的栅电极电连接于被供应栅极信号的布线(以下，称为扫描线GL_m)。
晶体管552具有控制数据信号的写入的功能。
电容器562的一对电极中的一个电极电连接于被供应电位的布线(以下，称为电位供应线VL_a)，另一个电极电连接于晶体管552的源电极和漏电极中的另一个。
电容器562具有储存被写入的数据的存储电容器的功能。
晶体管554的源电极和漏电极中的一个电连接于电位供应线VL_a。并且，晶体管554的栅电极电连接于晶体管552的源电极和漏电极中的另一个。
发光元件572的阳极和阴极中的一个电连接于电位供应线VL_b，另一个电连接于晶体管554的源电极和漏电极中的另一个。
作为发光元件572，例如可以使用有机电致发光元件(也称为有机EL元件)等。注意，发光元件572并不局限于有机EL元件，也可以使用由无机材料构成的无机EL元件。
此外，电位供应线VL_a和电位供应线VL_b中的一个被供应高电源电位VDD，另一个被供应低电源电位VSS。
例如，在包括图28C所示的像素电路501的显示装置中，通过图28A所示的栅极驱动器504a依次选择各行的像素电路501，并使晶体管552开启而写入数据信号。
当晶体管552被关闭时，被写入数据的像素电路501成为保持状态。并且，流过晶体管554的源电极与漏电极之间的电流量根据写入的数据信号的电位被控制，发光元件572以对应于流过的电流量的亮度发光。通过按行依次进行上述步骤，可以显示图像。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式5
在本实施方式中，参照图29至图32对能够应用上述实施方式所说明的晶体管的电路结构的例子进行说明。
注意，在本实施方式中，下面将上面实施方式所说明的包括氧化物半导体的晶体管称为OS晶体管而进行说明。
<反相器电路的结构例子>
图29A示出可适用于驱动电路所包括的移位寄存器及缓冲器等的反相器的电路图。反相器800将输入到输入端子IN的信号的逻辑被反转的信号输出到输出端子OUT。反相器800包括多个OS晶体管。信号SBG是能够切换OS晶体管的电特性的信号。
图29B是反相器800的一个例子。反相器800包括OS晶体管810及OS晶体管820。反相器800可以只使用n沟道晶体管，所以与使用CMOS(Complementary Metal OxideSemiconductor：互补金属氧化物半导体)制造反相器(CMOS反相器)的情况相比，可以以低成本制造反相器800。
另外，包括OS晶体管的反相器800也可以设置在由Si晶体管构成的CMOS上。因为反相器800可以与CMOS电路重叠，所以可以抑制追加反相器800导致的电路面积的增大。
OS晶体管810、820包括被用作前栅极的第一栅极、被用作背栅极的第二栅极、被用作源极和漏极中的一个的第一端子以及被用作源极和漏极中的另一个的第二端子。
OS晶体管810的第一栅极与第二端子连接。OS晶体管810的第二栅极与供应信号SBG的布线连接。OS晶体管810的第一端子与供应电压VDD的布线连接。OS晶体管810的第二端子与输出端子OUT连接。
OS晶体管820的第一栅极与输入端子IN连接。OS晶体管820的第二栅极与输入端子IN连接。OS晶体管820的第一端子与输出端子OUT连接。OS晶体管820的第二端子与供应电压VSS的布线连接。
图29C是用来说明反相器800的工作的时序图。图29C的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、信号SBG的信号波形以及OS晶体管810的阈值电压的变化。
通过将信号SBG施加到OS晶体管810的第二栅极，可以控制OS晶体管810的阈值电压。
信号SBG具有用来使阈值电压向负方向漂移的电压VBG_A以及用来使阈值电压向正方向漂移的电压VBG_B。通过对第二栅极施加电压VBG_A，可以使OS晶体管810的阈值电压向负方向漂移而成为阈值电压VTH_A。另外，通过对第二栅极施加电压VBG_B，可以使OS晶体管810的阈值电压向正方向漂移而成为阈值电压VTH_B。
为了使上述说明可视化，图30A示出晶体管的电特性之一的Id-Vg曲线。
通过将第二栅极的电压提高到电压VBG_A，可以将示出上述OS晶体管810的电特性的曲线向图30A中的以虚线840表示的曲线漂移。另外，通过将第二栅极的电压降低到电压VBG_B，可以将示出上述OS晶体管810的电特性的曲线向图30A中的以实线841表示的曲线漂移。通过将信号SBG切换为电压VBG_A或电压VBG_B，如图30A所示，可以使OS晶体管810的阈值电压向正方向漂移或向负方向漂移。
通过使阈值电压向正方向漂移而成为阈值电压VTH_B，可以使OS晶体管810处于电流不容易流过的状态。图30B视觉性地示出此时的状态。
如图30B所示，可以使流过OS晶体管810的电流IB极小。因此，在施加到输入端子IN的信号为高电平而OS晶体管820成为开启状态(ON)时，可以急剧降低输出端子OUT的电压。
如图30B所示，可以使OS晶体管810处于电流不容易流过的状态，所以可以在图29C所示的时序图中使输出端子的信号波形831产生急剧的变化。因为可以减少流过供应电压VDD的布线与供应电压VSS的布线之间的贯通电流，所以可以以低功耗进行工作。
另外，通过使阈值电压向负方向漂移而成为阈值电压VTH_A，可以使OS晶体管810处于电流容易流过的状态。图30C视觉性地示出此时的状态。如图30C所示，可以将此时流过的电流IA设定为至少大于电流IB的值。因此，在施加到输入端子IN的信号为低电平而OS晶体管820成为关闭状态(OFF)时，可以急剧提高输出端子OUT的电压。如图30C所示，可以使OS晶体管810处于电流容易流过的状态，所以可以在图29C所示的时序图中使输出端子的信号波形832产生急剧的变化。
注意，信号SBG对OS晶体管810的阈值电压的控制优选在切换OS晶体管820的状态之前，即在时刻T1和T2之前进行。例如，如图29C所示，优选在将施加到输入端子IN的信号切换为高电平的时刻T1之前将OS晶体管810的阈值电压从阈值电压VTH_A切换为阈值电压VTH_B。另外，如图29C所示，优选在将施加到输入端子IN的信号切换为低电平的时刻T2之前将OS晶体管810的阈值电压从阈值电压VTH_B切换为阈值电压VTH_A。
注意，虽然图29C的时序图示出根据施加到输入端子IN的信号切换信号SBG的结构，但是也可以采用别的结构。例如，可以采用使处于浮动状态的OS晶体管810的第二栅极保持用来控制阈值电压的电压的结构。图31A示出能够实现该结构的电路结构的一个例子。
在图31A中，除了图29B所示的电路结构之外还包括OS晶体管850。OS晶体管850的第一端子与OS晶体管810的第二栅极连接。OS晶体管850的第二端子与供应电压VBG_B(或电压VBG_A)的布线连接。OS晶体管850的第一栅极与供应信号SF的布线连接。OS晶体管850的第二栅极与供应电压VBG_B(或电压VBG_A)的布线连接。
参照图31B的时序图对图31A的工作进行说明。
在将施加到输入端子IN的信号切换为高电平的时刻T3之前，将用来控制OS晶体管810的阈值电压的电压施加到OS晶体管810的第二栅极。将信号SF设定为高电平而OS晶体管850成为开启状态，对节点NBG施加用来控制阈值电压的电压VBG_B。
在节点NBG成为电压VBG_B之后，使OS晶体管850处于关闭状态。因为OS晶体管850的关态电流极小，所以通过使其维持关闭状态，可以保持节点NBG所保持的阈值电压VBG_B。因此，对OS晶体管850的第二栅极施加电压VBG_B的工作的次数减少，所以可以减少改写电压VBG_B所需要的功耗。
注意，虽然在图29B及图31A的电路结构中示出通过外部控制对OS晶体管810的第二栅极施加电压的结构，但是也可以采用别的结构。例如，也可以采用基于施加到输入端子IN的信号生成用来控制阈值电压的电压而将其施加到OS晶体管810的第二栅极的结构。图32A示出能够实现该结构的电路结构的一个例子。
图32A示出在图29B所示的电路结构中的输入端子IN与OS晶体管810的第二栅极之间追加CMOS反相器860的结构。CMOS反相器860的输入端子与输入端子IN连接。CMOS反相器860的输出端子与OS晶体管810的第二栅极连接。
参照图32B的时序图对图32A的工作进行说明。图32B的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、CMOS反相器860的输出波形IN_B以及OS晶体管810的阈值电压的变化。
作为使施加到输入端子IN的信号的逻辑反转的信号的输出波形IN_B可以被用作用来控制OS晶体管810的阈值电压的信号。因此，如图30A至图30C所说明，可以控制OS晶体管810的阈值电压。例如，在图32B所示的时刻T4，施加到输入端子IN的信号为高电平而OS晶体管820成为开启状态。此时，输出波形IN_B为低电平。因此，可以使OS晶体管810处于电流不容易流过的状态，所以可以急剧降低输出端子OUT的电压上升。
另外，在图32B所示的时刻T5，施加到输入端子IN的信号为低电平而OS晶体管820成为关闭状态。此时，输出波形IN_B为高电平。因此，可以使OS晶体管810处于电流容易流过的状态，所以可以急剧提高输出端子OUT的电压。
如上所述，在本实施方式的结构中，根据输入端子IN的信号的逻辑而切换包括OS晶体管的反相器的背栅极的电压。通过采用该结构，可以控制OS晶体管的阈值电压。通过根据施加到输入端子IN的信号控制OS晶体管的阈值电压，可以使输出端子OUT的电压产生急剧的变化。另外，可以减少供应电源电压的布线之间的贯通电流。因此，可以实现低功耗化。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式6
在本实施方式中，参照图33至图36对将上述实施方式所说明的包括氧化物半导体的晶体管(OS晶体管)用于多个电路的半导体装置的例子进行说明。
<半导体装置的电路结构例子>
图33A是半导体装置900的方框图。半导体装置900包括电源电路901、电路902、电压生成电路903、电路904、电压生成电路905及电路906。
电源电路901是生成基准电位VORG的电路。电压VORG不局限于一个电压，也可以为多个电压。电压VORG是可以基于从半导体装置900的外部被施加的电压V0而生成的。半导体装置900可以基于从外部被施加的一个电源电压而生成电压VORG。因此，即使不从外部输入多个电源电压，半导体装置900也可以工作。
电路902、904及906是基于不同的电源电压而工作的电路。例如，电路902的电源电压是通过电压VORG和电压VSS(VORG>VSS)而被施加的电压。例如，电路904的电源电压是通过电压VPOG和电压VSS(VPOG>VORG)而被施加的电压。例如，电路906的电源电压是通过电压VORG和电压VNEG(VORG>VSS>VNEG)而被施加的电压。另外，如果将电压VSS设定为与接地(GND)同等的电位，可以减少电源电路901生成的电压的种类。
电压生成电路903是生成电压VPOG的电路。电压生成电路903可以基于从电源电路901被施加的电压VORG而生成电压VPOG。因此，包括电路904的半导体装置900可以基于从外部被施加的一个电源电压而工作。
电压生成电路905是生成电压VNEG的电路。电压生成电路905可以基于从电源电路901被施加的电压VORG而生成电压VNEG。因此，包括电路906的半导体装置900可以基于从外部被施加的一个电源电压而工作。
图33B是基于电压VPOG而工作的电路904的一个例子，图33C是用来使电路904工作的信号波形的一个例子。
图33B示出晶体管911。施加到晶体管911的栅极的信号例如基于电压VPOG和电压VSS而生成。该信号在进行使晶体管911成为导通状态的工作时为电压VPOG，在进行使其成为非导通状态的工作时为电压VSS。如图33C所示，电压VPOG高于电压VORG。因此，晶体管911可以更确实地进行使源极(S)与漏极(D)之间成为导通状态的工作。其结果，可以实现误动作得到减少的电路904。
图33D是基于电压VNEG而工作的电路906的一个例子，图33E是用来使电路906工作的信号波形的一个例子。
图33D示出具有背栅极的晶体管912。施加到晶体管912的栅极的信号例如基于电压VORG和电压VSS而生成。该信号在进行使晶体管911成为导通状态的工作时为电压VORG，在进行使其成为非导通状态的工作时为电压VSS。另外，施加到晶体管912的背栅极的电压基于电压VNEG而生成。如图33E所示，电压VNEG低于电压VSS(GND)。因此，可以使晶体管912的阈值电压向正方向漂移。所以，可以更确实地使晶体管912成为非导通状态，由此可以减少流过源极(S)与漏极(D)之间的电流。其结果，可以实现误动作得到减少且功耗低的电路906。
另外，电压VNEG也可以直接被施加到晶体管912的背栅极。或者，可以基于电压VORG和电压VNEG生成施加到晶体管912的栅极的信号，而将该信号施加到晶体管912的背栅极。
另外，图34A和图34B示出图33D和图33E的变形例子。
在图34A所示的电路图中，在电压生成电路905与电路906之间包括能够通过控制电路921控制其导通状态的晶体管922。晶体管922是n沟道OS晶体管。控制电路921所输出的控制信号SBG是控制晶体管922的导通状态的信号。另外，电路906所包括的晶体管912A、912B是与晶体管922相同的OS晶体管。
图34B的时序图示出控制信号SBG，并且以节点NBG的电位变化示出晶体管912A、912B的背栅极的电位的状态。在控制信号SBG为高电平时，晶体管922成为导通状态，节点NBG成为电压VNEG。然后，在控制信号SBG为低电平时，节点NBG处于电浮动状态。因为晶体管922是OS晶体管，所以关态电流小。因此，即使节点NBG处于电浮动状态，也可以保持被施加的电压VNEG。
另外，图35A示出能够应用于上述电压生成电路903的电路结构的一个例子。图35A所示的电压生成电路903是包括二极管D1至D5、电容器C1至C5及反相器INV的5级电荷泵。时钟信号CLK直接或者通过反相器INV被施加到电容器C1至C5。当反相器INV的电源电压是通过电压VORG和电压VSS而被施加的电压时，可以得到通过时钟信号CLK而升压到电压VORG的5倍的正电压的电压VPOG。注意，二极管D1至D5的正向电压为0V。另外，通过改变电荷泵的级数，可以得到所希望的电压VPOG。
另外，图35B示出能够应用于上述电压生成电路905的电路结构的一个例子。图35B所示的电压生成电路905是包括二极管D1至D5、电容器C1至C5及反相器INV的4级电荷泵。时钟信号CLK直接或者通过反相器INV被施加到电容器C1至C5。当反相器INV的电源电压是通过电压VORG和电压VSS而被施加的电压时，可以得到通过时钟信号CLK从接地电位即电压VSS降压到电压VORG的4倍的负电压的电压VNEG。注意，二极管D1至D5的正向电压为0V。另外，通过改变电荷泵的级数，可以得到所希望的电压VNEG。
注意，上述电压生成电路903的电路结构不局限于图35A所示的电路图的结构。图36A至图36C示出电压生成电路903的变形例子。在图36A至图36C所示的电压生成电路903A至903C中，改变供应到各布线的电压或者改变元件的配置，由此可以实现电压生成电路903的变形例子。
图36A所示的电压生成电路903A包括晶体管M1至M10、电容器C11至C14以及反相器INV1。时钟信号CLK直接或通过反相器INV1被供应到晶体管M1至M10的栅极。可以得到通过时钟信号CLK而升压到电压VORG的4倍的正电压的电压VPOG。另外，通过改变电荷泵的级数，可以得到所希望的电压VPOG。在图36A所示的电压生成电路903A中，通过作为晶体管M1至M10采用OS晶体管可以减少关态电流，而可以抑制保持在电容器C11至C14中的电荷的泄漏。因此，可以将电压VORG高效地升压到电压VPOG。
另外，图36B所示的电压生成电路903B包括晶体管M11至M14、电容器C15、C16以及反相器INV2。时钟信号CLK直接或通过反相器INV2被供应到晶体管M11至M14的栅极。可以得到通过时钟信号CLK而升压到电压VORG的2倍的正电压的电压VPOG。在图36B所示的电压生成电路903B中，通过作为晶体管M11至M14采用OS晶体管可以减少关态电流，而可以抑制保持在电容器C15、C16中的电荷的泄漏。因此，可以将电压VORG高效地升压到电压VPOG。
另外，图36C所示的电压生成电路903C包括电感器Ind1、晶体管M15、二极管D6及电容器C17。晶体管M15的导通状态被控制信号EN控制。可以得到通过控制信号EN使电压VORG升压的电压VPOG。因为在图36C所示的电压生成电路903C中使用电感器Ind1进行升压，所以可以以高转换效率进行升压。
如上所述，在本实施方式的结构中，可以在半导体装置内部生成包括在该半导体装置中的电路所需要的电压。因此，可以减少从半导体装置的外部被施加的电源电压的个数。
本实施方式所示的结构等可以与其他实施方式所示的结构适当地组合而使用。
实施方式7
在本实施方式中，参照图37至图40对包括本发明的一个方式的半导体装置的显示模块、电子设备进行说明。
〈显示模块>
图37所示的显示模块7000在上盖7001与下盖7002之间包括连接于FPC7003的触摸面板7004、连接于FPC7005的显示面板7006、背光7007、框架7009、印刷电路板7010、电池7011。
例如可以将本发明的一个方式的半导体装置用于显示面板7006。
上盖7001及下盖7002可以根据触摸面板7004及显示面板7006的尺寸适当地改变形状或尺寸。
触摸面板7004能够是电阻膜式触摸屏或电容式触摸屏，并且能够被形成为与显示面板7006重叠。此外，也可以使显示面板7006的对置衬底(密封衬底)具有触摸屏的功能。另外，也可以在显示面板7006的各像素内设置光传感器，而形成光学触摸屏。
背光7007具有光源7008。注意，虽然在图37中例示出在背光7007上配置光源7008的结构，但是不局限于此。例如，可以在背光7007的端部设置光源7008，并使用光扩散板。当使用有机EL元件等自发光型发光元件时，或者当使用反射式面板等时，可以采用不设置背光7007的结构。
框架7009除了具有保护显示面板7006的功能以外还具有用来遮断因印刷电路板7010的工作而产生的电磁波的电磁屏蔽的功能。此外，框架7009也可以具有散热板的功能。
印刷电路板7010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路。作为对电源电路供应电力的电源，既可以采用外部的商业电源，又可以采用利用另行设置的电池7011的电源。当使用商业电源时，可以省略电池7011。
此外，在显示模块7000中还可以设置偏振片、相位差板、棱镜片等构件。
<电子设备1>
此外，图38A至图38E示出电子设备的一个例子。
图38A是安装有取景器8100的照相机8000的外观图。
照相机8000包括外壳8001、显示部8002、操作按钮8003、快门按钮8004等。另外，照相机8000安装有可装卸的镜头8006。
在此，照相机8000具有能够从外壳8001拆卸下镜头8006而交换的结构，镜头8006和外壳也可以被形成为一体。
通过按下快门按钮8004，照相机8000可以进行成像。另外，显示部8002被用作触摸屏，也可以通过触摸显示部8002进行成像。
照相机8000的外壳8001包括具有电极的嵌入器，除了可以与取景器8100连接以外，还可以与闪光灯装置等连接。
取景器8100包括外壳8101、显示部8102以及按钮8103等。
外壳8101包括嵌合到照相机8000的嵌入器的嵌入器，可以将取景器8100安装到照相机8000。另外，该嵌入器包括电极，可以将从照相机8000经过该电极接收的图像等显示到显示部8102上。
按钮8103被用作电源按钮。通过利用按钮8103，可以切换显示部8102的显示或非显示。
本发明的一个方式的显示装置可以适用于照相机8000的显示部8002及取景器8100的显示部8102。
另外，在图38A中，照相机8000与取景器8100是分开且可拆卸的电子设备，但是也可以在照相机8000的外壳8001中内置有具备显示装置的取景器。
图38B是示出头戴显示器8200的外观的图。
头戴显示器8200包括安装部8201、透镜8202、主体8203、显示部8204以及电缆8205等。另外，在安装部8201中内置有电池8206。
通过电缆8205，将电力从电池8206供应到主体8203。主体8203具备无线接收器等，能够将所接收的图像数据等的图像信息显示到显示部8204上。另外，通过利用设置在主体8203中的相机捕捉使用者的眼球及眼睑的动作，并根据该信息算出使用者的视点的坐标，可以利用使用者的视点作为输入方法。
另外，也可以对安装部8201的被使用者接触的位置设置多个电极。主体8203也可以具有通过检测出根据使用者的眼球的动作而流过电极的电流，识别使用者的视点的功能。此外，主体8203可以具有通过检测出流过该电极的电流来监视使用者的脉搏的功能。安装部8201可以具有温度传感器、压力传感器、加速度传感器等各种传感器，也可以具有将使用者的生物信息显示在显示部8204上的功能。另外，主体8203也可以检测出使用者的头部的动作等，并与使用者的头部的动作等同步地使显示在显示部8204上的图像变化。
可以对显示部8204适用本发明的一个方式的显示装置。
图38C、图38D及图38E是示出头戴显示器8300的外观的图。
头戴显示器8300包括外壳8301、显示部8302、带状的固定工具8304以及一对透镜8305。
使用者可以通过透镜8305看到显示部8302上的显示。优选的是，弯曲配置显示部8302。通过弯曲配置显示部8302，使用者可以感受高真实感。
可以将本发明的一个方式的显示装置适用于显示部8302。因为包括本发明的一个方式的半导体装置的显示装置具有极高的分辨率，所以即使如图38E那样地使用透镜8305放大，也可以不使使用者看到像素而可以显示现实感更高的映像。
<电子设备2>
接着，图39A至图39G示出与图38A至图38E所示的电子设备不同的电子设备的例子。
图39A至图39G所示的电子设备包括外壳9000、显示部9001、扬声器9003、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦克风9008等。
图39A至图39G所示的电子设备具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图像、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；通过利用各种软件(程序)控制处理的功能；进行无线通信的功能；通过利用无线通信功能来连接到各种计算机网络的功能；通过利用无线通信功能，进行各种数据的发送或接收的功能；读出储存在存储介质中的程序或数据来将其显示在显示部上的功能；等。注意，图39A至图39G所示的电子设备可具有的功能不局限于上述功能，而可以具有各种功能。另外，虽然在图39A至图39G中未图示，但是电子设备可以包括多个显示部。此外，也可以在该电子设备中设置照相机等而使其具有如下功能：拍摄静态图像的功能；拍摄动态图像的功能；将所拍摄的图像储存在存储介质(外部存储介质或内置于照相机的存储介质)中的功能；将所拍摄的图像显示在显示部上的功能；等。
下面，详细地说明图39A至图39G所示的电子设备。
图39A是示出电视装置9100的透视图。可以将例如是50英寸以上或100英寸以上的大型的显示部9001组装到电视装置9100。
图39B是示出便携式信息终端9101的透视图。便携式信息终端9101例如具有电话机、电子笔记本和信息阅读装置等中的一种或多种的功能。具体而言，可以将其用作智能手机。另外，便携式信息终端9101可以设置有扬声器9003、连接端子9006、传感器9007等。另外，便携式信息终端9101可以将文字及图像信息显示在其多个面上。例如，可以将三个操作按钮9050(还称为操作图标或只称为图标)显示在显示部9001的一个面上。另外，可以将由虚线矩形表示的信息9051显示在显示部9001的另一个面上。此外，作为信息9051的例子，可以举出提示收到来自电子邮件、SNS(Social Networking Services：社交网络服务)或电话等的信息的显示；电子邮件或SNS等的标题；电子邮件或SNS等的发送者姓名；日期；时间；电量；以及天线接收强度等。或者，可以在显示有信息9051的位置上显示操作按钮9050等代替信息9051。
图39C是示出便携式信息终端9102的透视图。便携式信息终端9102具有将信息显示在显示部9001的三个以上的面上的功能。在此，示出信息9052、信息9053、信息9054分别显示于不同的面上的例子。例如，便携式信息终端9102的使用者能够在将便携式信息终端9102放在上衣口袋里的状态下确认其显示(这里是信息9053)。具体而言，将打来电话的人的电话号码或姓名等显示在能够从便携式信息终端9102的上方观看这些信息的位置。使用者可以确认到该显示而无需从口袋里拿出便携式信息终端9102，由此能够判断是否接电话。
图39D是示出手表型便携式信息终端9200的透视图。便携式信息终端9200可以执行移动电话、电子邮件、文章的阅读及编辑、音乐播放、网络通信、电脑游戏等各种应用程序。此外，显示部9001的显示面被弯曲，能够在所弯曲的显示面上进行显示。另外，便携式信息终端9200可以进行被通信标准化的近距离无线通信。例如，通过与可进行无线通信的耳麦相互通信，可以进行免提通话。此外，便携式信息终端9200包括连接端子9006，可以通过连接器直接与其他信息终端进行数据的交换。另外，也可以通过连接端子9006进行充电。此外，充电工作也可以利用无线供电进行，而不通过连接端子9006。
图39E、图39F和图39G是示出能够折叠的便携式信息终端9201的透视图。另外，图39E是展开状态的便携式信息终端9201的透视图，图39F是从展开状态和折叠状态中的一个状态变为另一个状态的中途的状态的便携式信息终端9201的透视图，图39G是折叠状态的便携式信息终端9201的透视图。便携式信息终端9201在折叠状态下可携带性好，在展开状态下因为具有无缝拼接的较大的显示区域而其显示的一览性强。便携式信息终端9201所包括的显示部9001由铰链9055所连接的三个外壳9000来支撑。通过铰链9055使两个外壳9000之间弯折，可以从便携式信息终端9201的展开状态可逆性地变为折叠状态。例如，可以以1mm以上且150mm以下的曲率半径使便携式信息终端9201弯曲。
图40A和图40B是包括多个显示面板的显示装置的透视图。图40A是多个显示面板被卷绕时的透视图，图40B是展开多个显示面板时的透视图。
图40A和图40B所示的显示装置9500包括多个显示面板9501、轴部9511、轴承部9512。多个显示面板9501都包括显示区域9502、具有透光性的区域9503。
多个显示面板9501具有柔性。以其一部分互相重叠的方式设置相邻的两个显示面板9501。例如，可以重叠相邻的两个显示面板9501的各具有透光性的区域9503。通过使用多个显示面板9501，可以实现屏幕大的显示装置。另外，根据使用情况可以卷绕显示面板9501，所以可以实现通用性高的显示装置。
图40A和图40B示出相邻的显示面板9501的显示区域9502彼此分开的情况，但是不局限于此，例如，也可以通过没有间隙地重叠相邻的显示面板9501的显示区域9502，实现连续的显示区域9502。
本实施方式所示的电子设备具有包括用来显示某些信息的显示部的特征。注意，本发明的一个方式的半导体装置也可以应用于不包括显示部的电子设备。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施例1
在本实施例中示出对能够用于本发明的一个方式的晶体管的栅电极的材料的薄层电阻及接触电阻进行测量的结果。
以下说明在本实施例中使用的样品的制造方法。关于样品A1及样品A2，使用能够用于第二栅电极的材料形成薄膜，测量该膜的薄层电阻。此外，关于样品A3至样品A5，使用能够用作第一栅电极(也称为底栅电极、BGE)的材料及能够用作第二栅电极(也称为顶栅电极、TGE)的材料形成叠层膜，测量该叠层膜的接触孔链电阻。此外，本说明书等的接触孔链电阻是指以锁链状串联连接100个导电膜的接触结构(接触孔)的元件(接触孔链)的电阻值。此外，以下示出样品A1至A5的结构。
[表1]
[表2]
〈样品A1至A5的制造>
作为样品A1，在玻璃衬底上形成相当于氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜形成厚度为10nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。接着，在该氧化物半导体膜上形成相当于导电膜114的导电膜。作为该导电膜，利用溅射装置依次形成厚度为50nm的钨膜及厚度为100nm的钛膜。
作为样品A2，在玻璃衬底上形成相当于氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为100nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。
作为样品A3，在玻璃衬底上形成相当于导电膜106的导电膜。作为该导电膜，利用溅射装置依次形成厚度为10nm的钛膜及厚度为200nm的铜膜。接着，在该导电膜上形成绝缘膜，在该绝缘膜上形成相当于氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为10nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。接着，在该绝缘膜及氧化物半导体膜中形成相当于开口部143的开口部(接触孔)。此外，作为该开口部(接触孔)，形成直径为2.5μm的100个孔。接着，在包括该开口部的绝缘膜及氧化物半导体膜上形成相当于导电膜114的导电膜。作为该导电膜，利用溅射法依次形成厚度为50nm的钨膜及厚度为100nm的钛膜。样品A3具有包括通过100个开口部(接触孔)串联连接相当于导电膜106的导电膜及相当于导电膜114的导电膜的区域的结构。
作为样品A4，在玻璃衬底上形成相当于导电膜106的导电膜。作为该导电膜，利用溅射装置依次形成厚度为10nm的钛膜及厚度为200nm的铜膜。接着，在该导电膜上形成绝缘膜，在该绝缘膜中形成相当于开口部143的开口部(接触孔)。此外，作为该开口部(接触孔)，形成直径为2.5μm的100个孔。接着，在包括该开口部的绝缘膜上形成相当于氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为10nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。接着，在该氧化物半导体膜上形成相当于导电膜114的导电膜。作为该导电膜，利用溅射装置依次形成厚度为15nm的钨膜及厚度为100nm的钛膜。样品A4具有包括通过100个开口部(接触孔)串联连接相当于导电膜106的导电膜及相当于氧化物半导体膜112的氧化物半导体膜的区域的结构。
作为样品A5，在玻璃衬底上形成相当于导电膜106的导电膜。作为该导电膜，利用溅射装置依次形成厚度为10nm的钛膜及厚度为200nm的铜膜。接着，在该导电膜上形成绝缘膜，在该绝缘膜中形成相当于开口部143的开口部(接触孔)。此外，作为该开口部(接触孔)，形成直径为2.5μm的100个孔。接着，在包括该开口部的绝缘膜上形成相当于氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为100nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。样品A5具有包括通过100个开口部(接触孔)串联连接相当于导电膜106的导电膜及相当于氧化物半导体膜112的导电膜的区域的结构。
<薄层电阻及接触孔链电阻的测量>
对上述制造的样品A1及样品A2的薄层电阻进行测量。图41示出测量结果。样品A1及样品A2的薄层电阻分别是2.41Ω/sq.及508Ω/sq.。
换言之，样品A1的薄层电阻比样品A2低。如此，通过将相当于氧化物半导体膜112的氧化物半导体膜与相当于导电膜114的导电膜的叠层结构用于第二栅电极，可以降低第二栅电极的薄层电阻。
对上述制造的样品A3至样品A5的接触孔链电阻进行测量。图42示出测量结果。样品A3、样品A4及样品A5的接触孔链电阻分别是3.0×102Ω、5.6×107Ω及1.9×108Ω。
换言之，样品A3的接触孔链电阻比样品A4及样品A5低。如此，通过第一栅电极与第二栅电极接触的区域具有包括相当于导电膜106的导电膜与相当于导电膜114的导电膜接触的区域的结构，可以降低第一栅电极与第二栅电极的接触孔链电阻。
本实施例所示的结构可以与其他实施方式或实施例所示的结构适当地组合而实施。
实施例2
在本实施例中，制造相当于本发明的一个方式的晶体管的样品并进行该晶体管的电特性的测量及截面形状的观察。
下面，说明在本实施例中使用的样品的制造方法。在本实施例中，制造相当于图3A及图3B所示的晶体管100B的样品B1。注意，在下面的说明中，关于与图3A及图3B所示的晶体管100B的结构相同的结构使用相同的符号。
为了比较，如图43A及图43B所示，也制造相当于具有第二栅电极不包括导电膜114的结构的晶体管100G的样品B2。注意，在图43A及图43B的说明中，关于与图3A及图3B所示的晶体管100B的结构相同的结构使用相同的符号。
〈晶体管的制造方法>
《样品B1的制造》
作为制造样品B1的衬底102使用玻璃衬底。在衬底102上形成导电膜106。作为导电膜106，利用溅射装置依次形成厚度为10nm的氮化钽膜及厚度为100nm的铜膜。
接着，在衬底102及导电膜106上形成绝缘膜104。在本实施例中，作为绝缘膜104，使用PECVD装置在真空中连续地依次形成绝缘膜104_1、绝缘膜104_2、绝缘膜104_3及绝缘膜104_4。作为绝缘膜104_1，使用厚度为50nm的氮化硅膜。另外，作为绝缘膜104_2，使用厚度为300nm的氮化硅膜。另外，作为绝缘膜104_3，使用厚度为50nm的氮化硅膜。另外，作为绝缘膜104_4，使用厚度为50nm的氧氮化硅膜。
接着，在绝缘膜104上形成氧化物半导体膜，将该氧化物半导体膜加工为岛状，由此形成氧化物半导体膜108。作为氧化物半导体膜108，形成厚度为40nm的氧化物半导体膜。此外，氧化物半导体膜108的形成条件为如下：使用溅射装置；作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。另外，作为氧化物半导体膜108的加工，采用湿蚀刻法。
接着，在绝缘膜104及氧化物半导体膜108上形成后面成为绝缘膜110的绝缘膜。作为该绝缘膜，使用PECVD装置在真空中连续地形成厚度为30nm的氧氮化硅膜、厚度为100nm的氧氮化硅膜及厚度为20nm的氧氮化硅膜。
接着，进行热处理。作为该热处理，在氮和氧的混合气体气氛下以350℃进行1小时的热处理。
接着，在该绝缘膜上形成后面成为氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为20nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In：Ga：Zn＝5：1：7[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。
接着，在该氧化物半导体膜上形成掩模，使用该掩模在该氧化物半导体膜、与该氧化物半导体膜的下侧接触的绝缘膜及绝缘膜104中形成开口部143。另外，在开口部143的加工中使用干蚀刻装置。
接着，在后面成为氧化物半导体膜112的氧化物半导体膜上形成后面成为导电膜114的导电膜。作为该导电膜，利用溅射装置依次形成厚度为15nm的钨膜及厚度为100nm的钛膜。
接着，通过将上述形成的导电膜及氧化物半导体膜加工为岛状，形成导电膜114及氧化物半导体膜112。此外，在形成导电膜114及氧化物半导体膜112之后，连续地对与氧化物半导体膜112的下侧接触的绝缘膜进行加工，由此形成绝缘膜110。
另外，作为导电膜114及氧化物半导体膜112的加工使用湿蚀刻法，作为绝缘膜110的加工使用干蚀刻法。
接着，从绝缘膜104、氧化物半导体膜108、绝缘膜110、氧化物半导体膜112及导电膜114上进行杂质元素的添加处理。在杂质元素的添加处理中使用掺杂装置，作为杂质元素使用氩。
接着，在绝缘膜104、氧化物半导体膜108、绝缘膜110、氧化物半导体膜112及导电膜114上形成绝缘膜116。作为绝缘膜116，利用PECVD装置形成厚度为100nm的氮化硅膜。
接着，在绝缘膜116上形成绝缘膜118。作为绝缘膜118，利用PECVD装置形成厚度为300nm的氧氮化硅膜。
接着，在绝缘膜118上形成掩模，使用该掩模在绝缘膜116、118中形成开口部141a、141b。另外，在开口部141a、141b的加工中使用干蚀刻装置。
接着，在绝缘膜118上形成绝缘膜122。作为绝缘膜122，使用厚度为1.5μm的丙烯酸类感光性树脂。此外，作为绝缘膜122，在与开口部141a、141b重叠的区域中设置开口部。
接着，在绝缘膜122上以填充开口部141a、141b的方式形成导电膜，将该导电膜加工为岛状，由此形成导电膜120s、120d。
作为导电膜120s、120d，利用溅射装置在真空中连续地形成厚度为50nm的含锰的铜膜及厚度为100nm的铜膜。
通过上述工序，制造相当于图3A及图3B所示的晶体管100B的样品B1。
注意，在本实施例中，作为相当于晶体管100B的样品B1，使用沟道宽度W为50μm且沟道宽度L为2.0μm、3.0μm及6.0μm的晶体管。另外，作为沟道宽度L不同的各晶体管，在衬底上形成20个晶体管。
《样品B2的制造》
作为样品B2，与样品B1同样地，在衬底102上形成导电膜106、绝缘膜104及氧化物半导体膜108。
接着，在绝缘膜104及氧化物半导体膜108上形成后面成为绝缘膜110的绝缘膜。作为该绝缘膜，使用PECVD装置在真空中连续地形成厚度为30nm的氧氮化硅膜、厚度为100nm的氧氮化硅膜及厚度为20nm的氧氮化硅膜。
接着，进行热处理。作为该热处理，在氮和氧的混合气体气氛下以350℃进行1小时的热处理。
接着，在该绝缘膜上形成掩模，使用该掩模在该绝缘膜及绝缘膜104中形成开口部143。另外，在开口部143的加工中使用干蚀刻装置。
接着，在该绝缘膜上形成后面成为氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为100nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In：Ga：Zn＝5：1：7[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。
接着，通过将上述形成的氧化物半导体膜加工为岛状，形成氧化物半导体膜112。此外，在形成氧化物半导体膜112之后，连续地对与氧化物半导体膜112的下侧接触的绝缘膜进行加工，由此形成绝缘膜110。
另外，作为氧化物半导体膜112的加工使用湿蚀刻法，作为绝缘膜110的加工使用干蚀刻法。
接着，从绝缘膜104、氧化物半导体膜108、绝缘膜110及氧化物半导体膜112上进行杂质元素的添加处理。在杂质元素的添加处理中使用掺杂装置，作为杂质元素使用氩。
接着，在绝缘膜104、氧化物半导体膜108、绝缘膜110及氧化物半导体膜112上形成绝缘膜116。作为绝缘膜116，利用PECVD装置形成厚度为100nm的氮化硅膜。
接着，在绝缘膜116上形成绝缘膜118。作为绝缘膜118，利用PECVD装置形成厚度为300nm的氧氮化硅膜。
接着，在绝缘膜118上形成掩模，使用该掩模在绝缘膜116、118中形成开口部141a、141b。另外，在开口部141a、141b的加工中使用干蚀刻装置。
接着，在绝缘膜118上形成绝缘膜122。作为绝缘膜122，使用厚度为1.5μm的丙烯酸类感光性树脂。此外，作为绝缘膜122，在与开口部141a、141b重叠的区域中设置开口部。
接着，在绝缘膜122上以填充开口部141a、141b的方式形成导电膜，将该导电膜加工为岛状，由此形成导电膜120s、120d。
作为导电膜120s、120d，利用溅射装置在真空中连续地形成厚度为50nm的含锰的铜膜及厚度为100nm的铜膜。
通过上述工序，制造相当于图43A及图43B所示的晶体管100G的样品B2。
注意，在本实施例中，作为相当于晶体管100G的样品B2，使用沟道宽度W为50μm且沟道宽度L为2.0μm、3.0μm及6.0μm的晶体管。另外，作为沟道宽度L不同的各晶体管，在衬底上形成20个晶体管。
<晶体管的电特性评价>
图44及图45示出在本实施例中制造的样品B1及B2的漏极电流-栅极电压(Id-Vg)特性。此外，图44是样品B1的测量结果，图45是样品B2的测量结果。
图44A及图45A示出沟道宽度为50μm及沟道长度为2.0μm的尺寸的样品的特性，图44B及图45B示出沟道宽度为50μm及沟道长度为3.0μm的尺寸的样品的特性，图44C及图45C示出沟道宽度为50μm及沟道长度为6.0μm的尺寸的样品的特性。在图44及图45中，第一纵轴表示Id(A)，第二纵轴表示场效应迁移率(μFE(cm2/Vs))，横轴为Vg(V)。
作为晶体管的Id-Vg特性的测量条件，施加到被用作晶体管的第一栅电极的导电膜106的电压(以下，也称为栅电压(Vg))以及施加到被用作第二栅电极的氧化物半导体膜112及导电膜114的电压也称为电压(Vbg))从-15V每隔0.25V变化到+20V。另外，将对被用作源电极的导电膜120s施加的电压(以下，也称为源电压(Vs))设定为0V(comm)，将对被用作漏电极的导电膜120d施加的电压(以下，也称为漏电压(Vd))设定为1V或10V。
如图44及图45所示，在本实施例中制造的样品B1及样品B2无论沟道长度(L)如何，都呈现良好的电特性。
<利用栅极BT测试的可靠性评价>
接着，对上述沟道宽度为50μm及沟道长度为6.0μm的尺寸的样品B1及样品B2的可靠性进行评价。作为可靠性评价，采用对栅电极施加应力电压的栅极BT(Bias Temperature)测试。注意，作为栅极BT测试，采用以下所示的四种测试方法。
《PBTS：Positive Bias Temperature Stress》
PBTS在如下条件下进行：栅极电压(Vg)为+30V，漏极电压(Vd)及源极电压(Vs)为0V(COMMON)，应力温度为60℃，应力施加时间为1小时，测定环境为黑暗环境。换而言之，将晶体管的源电极及漏电极设定为相同电位，在一定时间内对栅电极施加与源电极及漏电极不同的电位。施加到栅电极的电位高于源电极及漏电极的电位(施加到正一侧)。
《NBTS：Negative Bias Temperature Stress>
NBTS在如下条件下进行：栅极电压(Vg)为-30V，漏极电压(Vd)及源极电压(Vs)为0V(COMMON)，应力温度为60℃，应力施加时间为1小时，测定环境为黑暗环境。换而言之，将晶体管的源电极及漏电极设定为相同电位，在一定时间内对栅电极施加与源电极及漏电极不同的电位。施加到栅电极的电位低于源电极及漏电极的电位(施加到负一侧)。
《PBITS：Positive Bias Illumination Temperature Stress》
PBITS在如下条件下进行：栅极电压(Vg)为+30V，漏极电压(Vd)及源极电压(Vs)为0V(COMMON)，应力温度为60℃，应力施加时间为1小时，测定环境为光环境(使用白色LED照射10000lx左右的光)黑暗环境。换而言之，将晶体管的源电极及漏电极设定为相同电位，在一定时间内对栅电极施加与源电极及漏电极不同的电位。施加到栅电极的电位高于源电极及漏电极的电位(施加到正一侧)。
《NBITS：Negative Bias Illumination Temperature Stress》
NBITS在如下条件下进行：栅极电压(Vg)为-30V，漏极电压(Vd)及源极电压(Vs)为0V(COMMON)，应力温度为60℃，应力施加时间为1小时，测定环境为光环境(使用白色LED照射10000lx左右的光)。换而言之，将晶体管的源电极及漏电极设定为相同电位，在一定时间内对栅电极施加与源电极及漏电极不同的电位。施加到栅电极的电位低于源电极及漏电极的电位(施加到负一侧)。
注意，栅极BT测试是一种加速试验，它可以在短时间内评价由于使用很长时间而产生的晶体管的特性变化。尤其是，栅极BT测试前后的晶体管的阈值电压的变化量(△Vth)是用于检查可靠性的重要指标。可以说，在栅极BT测试前后，阈值电压的变化量(△Vth)越少，则晶体管的可靠性越高。
△Vth是指阈值电压(Vth)的变化量，是从施加应力之后的Vth减去施加应力之前的Vth的值。
图46示出样品B1及样品B2的栅极BT测试结果。
从图46的结果可知，样品B1的NBITS测试中的变动比样品B2小。这是因为通过样品B1包括导电膜114防止光照射到氧化物半导体膜108的沟道区域。因此，第二栅电极优选具有包括导电膜114的结构。
<光照射时的晶体管的电特性评价>
接着，对上述沟道长度为6μm及沟道宽度为50μm的尺寸的样品B1及样品B2的光照射时的晶体管的电特性进行测定。作为晶体管的电特性，测定漏极电流(Id)-栅极电压(Vg)特性。在如下条件下测定光照射时的电特性：应力温度为60℃；使用白色LED照射10000Lx左右的光。
图47及图48示出样品B1及样品B2的晶体管的电特性。在图47及图48中，示出将源电极(Vs)设定为0V(comm)，将漏极电压(Vd)设定为1V及10V，在-15V至+15V的范围内每隔0.25V施加栅极电压(Vg及Vbg)的结果。此外，在图47及图48中，纵轴表示漏极电流(Id)，横轴表示栅极电压(Vg)。此外，图47示出样品B1的测量结果，图48示出样品B2的测量结果。另外，图47A及图48A示出光照射时的晶体管的电特性，图47B及图48B示出不照射光时的晶体管的电特性。
从图47及图48所示的电特性的结果可得到，样品B2的光照射时的晶体管的电特性是阈值电压成为负值的电特性(也称为常开启特性)。另一方面，样品B1的光照射时的晶体管的电特性是阈值电压成为正值的电特性(也称为常关闭特性)。换言之，第二栅电极优选具有包括导电膜114的结构。
如上所述，本发明的一个方式的晶体管也可以说是在光照射时电特性的变动小且功耗小的晶体管。
<晶体管的截面观察>
接着，观察上述制造的沟道宽度为50μm及沟道长度为2.0μm的尺寸的晶体管的截面。图49A及图49B示出该晶体管的截面观察的结果。此外，当观察截面时使用透射电子显微镜(TEM：Transmission Electron Microscope)。
图49A是样品B1的截面，图49B是样品B2的截面，分别相当于图2A所示的点划线X1-X2方向的截面。此外,共同的附图标记附上对应于图3A或图43A的要素。
如图49A及图49B所示，在本实施例中制造的样品B1及样品B2具有良好的截面形状。此外，样品B1的第二栅电极宽度(TGE宽度)为1.70μm。另外，样品B2的第二栅电极宽度(TGE宽度)为1.75μm。
本实施例所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施例3
在本实施例中，示出对能够用于本发明的一个方式的晶体管的第二栅电极的导电膜进行氢及氧的释放量的评价的结果。
作为能够用于第二栅电极的导电膜的氢及氧的释放量的评价的方法，使用热脱附谱分析法(TDS)。在导电膜的TDS分析中，对从导电膜释放的氢分子及从导电膜下的绝缘膜释放的氧分子的量进行测量及评价。
首先，为了对导电膜的氢的释放量进行评价，制造以下的样品C1至样品C4。
<样品C1至C4的制造>
作为样品C1，利用溅射装置在玻璃衬底上形成厚度为30nm的钨膜。
作为样品C2，利用溅射装置在玻璃衬底上形成厚度为30nm的钛膜。
作为样品C3，利用溅射装置在玻璃衬底上形成厚度为30nm的氮化钽膜。
作为样品C4，利用溅射装置在玻璃衬底上形成厚度为30nm的氮化钛膜。
<利用TDS分析的氢的释放量的评价1>
为了对上述制造的样品C1至样品C4的氢分子的释放量进行评价，进行TDS分析。图50A至图50D示出TDS分析结果。
从图50A至图50D所示的TDS分析结果可以对从各种导电膜释放的氢分子量进行评价。
如图50A、图50C及图50D所示，几乎观察不到从钨膜、氮化钽膜及氮化钛膜释放氢。另一方面，如图50B所示，观察到从钛膜释放多量的氢分子。过剩的氢的释放有可能使沟道区域的氧化物半导体膜n型化。因此，作为用于导电膜114的材料，优选使用钨、氮化钽及氮化钛。
接着，为了对透过导电膜的氢的量进行评价，制造以下的样品C5至样品C9。
<样品C5至C9的制造>
作为样品C5，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。
作为样品C6，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。接着，利用溅射装置在该氮化硅膜上形成厚度为30nm的钨膜。
作为样品C7，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。接着，利用溅射装置在该氮化硅膜上形成厚度为30nm的钛膜。
作为样品C8，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。接着，利用溅射装置在该氮化硅膜上形成厚度为30nm的氮化钽膜。
作为样品C9，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。接着，利用溅射装置在该氮化硅膜上形成厚度为30nm的氮化钛膜。
<利用TDS分析的氢的释放量的评价2>
为了对上述制造的样品C5至C9的氢分子的释放量进行评价，进行TDS分析。图51A至图51D示出TDS分析结果。
从图51所示的TDS分析结果可以对从各种导电膜下的氮化硅膜释放的氢分子量进行评价。换言之，可知在从氮化硅膜释放的氢分子量少时，导电膜能够阻碍该氢。
如图51A至图51D所示，确认到在350℃以上从样品C5(氮化硅膜)释放氢分子。另一方面，如图51A所示，确认不到在350℃以上且480℃以下从样品C6(氮化硅膜上的钨膜)释放氢分子。换言之，通过在氮化硅膜上形成钨膜，可以阻挡从氮化硅释放的氢分子。此外，如图51C及图51D所示，确认到在350℃以上从样品C8(氮化硅膜上的氮化钽膜)及样品C9(氮化硅膜上的氮化钛膜)释放的氢分子量较少。换言之，通过在氮化硅膜上形成氮化钽膜或氮化钛膜，可以阻挡从氮化硅释放的氢分子。但是，如图51B所示，确认到从样品C7(氮化硅膜上的钛膜)除了从钛膜释放的氢以外在250℃以上释放多量的氢分子。换言之，通过在氮化硅膜上形成钨膜、氮化钽膜或氮化钛膜，可以阻挡从氮化硅释放的氢分子。因此，作为用于导电膜114的材料优选使用钨、氮化钽及氮化钛。
接着，为了对导电膜所吸收的氧量进行评价，制造以下的样品C10、及C11-1至样品C14-2。
<样品C10及C11-1至C14-2的制造>
作为样品C10，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮氧化硅膜。
作为样品C11-1，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮氧化硅膜。接着，利用溅射装置在该氮氧化硅膜上形成钨膜。接着，在以250℃进行1小时的热处理之后，利用湿蚀刻法去除钨膜，使氮氧化硅膜露出。
作为样品C11-2，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮氧化硅膜。接着，利用溅射装置在该氮氧化硅膜上形成厚度为10nm的氧化物半导体膜。该氧化物半导体膜的形成条件为如下：作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。接着，利用溅射装置在该氧化物半导体膜上形成钨膜。接着，在以250℃进行1小时的热处理之后，利用湿蚀刻法去除氧化物半导体膜及钨膜，使氮氧化硅膜露出。
作为样品C12-1，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮氧化硅膜。接着，利用溅射装置在该氮氧化硅膜上形成钛膜。接着，在以250℃进行1小时的热处理之后，利用湿蚀刻法去除钛膜，使氮氧化硅膜露出。
作为样品C12-2，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮氧化硅膜。接着，利用溅射装置在该氮氧化硅膜上形成厚度为10nm的氧化物半导体膜。该氧化物半导体膜的形成条件为如下：作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。接着，利用溅射装置在该氧化物半导体膜上形成钛膜。接着，在以250℃进行1小时的热处理之后，利用湿蚀刻法去除氧化物半导体膜及钛膜，使氮氧化硅膜露出。
作为样品C13-1，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮氧化硅膜。接着，利用溅射装置在该氮氧化硅膜上形成氮化钽膜。接着，在以250℃进行1小时的热处理之后，利用湿蚀刻法去除氮化钽膜，使氮氧化硅膜露出。
作为样品C13-2，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮氧化硅膜。接着，利用溅射装置在该氮氧化硅膜上形成厚度为10nm的氧化物半导体膜。该氧化物半导体膜的形成条件为如下：作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。接着，利用溅射装置在该氧化物半导体膜上形成氮化钽膜。接着，在以250℃进行1小时的热处理之后，利用湿蚀刻法去除氧化物半导体膜及氮化钽膜，使氮氧化硅膜露出。
作为样品C14-1，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮氧化硅膜。接着，利用溅射装置在该氮氧化硅膜上形成氮化钛膜。接着，在以250℃进行1小时的热处理之后，利用湿蚀刻法去除氮化钛膜，使氮氧化硅膜露出。
作为样品C14-2，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮氧化硅膜。接着，利用溅射装置在该氮氧化硅膜上形成厚度为10nm的氧化物半导体膜。该氧化物半导体膜的形成条件为如下：作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。接着，利用溅射装置在该氧化物半导体膜上形成氮化钛膜。接着，在以250℃进行1小时的热处理之后，利用湿蚀刻法去除氧化物半导体膜及氮化钛膜，使氮氧化硅膜露出。
<利用TDS分析的氧的释放量的评价>
为了对上述制造的样品C10及样品C11-1至C14-2的氧分子的释放量进行评价，进行TDS分析。图52A至图52E示出TDS分析结果。
从图52所示的TDS分析结果可以对从氮氧化硅膜释放的氧分子量进行评价。换言之，可知当从氮氧化硅膜释放氧分子量少时，导电膜吸收氮氧化硅膜所包含的氧。
如图52A所示，确认到从样品C10(氮氧化硅膜)释放氧分子。此外，如图52B至图52E所示，确认到与样品C10同样地从在氮氧化硅膜上形成氧化物半导体膜之后形成各种导电膜的样品C11-2、样品C12-2、样品C13-2及样品C14-2中的氮氧化硅膜释放氧分子。另一方面，几乎确认不到从在氮氧化硅膜上直接形成有各种导电膜的样品C11-1、样品C12-1、样品C13-1及样品C14-1中的氮氧化硅膜释放氧分子。
换言之，通过在氮氧化硅膜上形成氧化物半导体膜且在该氧化物半导体膜上形成导电膜，可以抑制氮氧化硅所包含的氧吸收该导电膜。
通过绝缘膜110包含充分的氧，可以对沟道区域的氧化物半导体膜供应氧，由此可以减少沟道区域的氧缺陷。换言之，用于绝缘膜110的绝缘膜的氧释放量优选较多。
因此，可以说形成在绝缘膜110上的第二栅电极优选具有包括氧化物半导体膜及导电膜的结构。
本实施例所示的结构可以与其他实施方式或实施例所示的结构适当地组合而实施。
实施例4
在本实施例中，对能够用于本发明的一个方式的晶体管的第二栅电极的导电膜的成膜时的绝缘膜的成膜损伤进行评价。
在导电膜的成膜时的绝缘膜的成膜损伤评价中利用电子自旋共振(ElectronSpin Resonance，简称：ESR)测量。
以下说明在本实施例中使用的样品的制造方法。此外，以下示出样品D1-1至样品D6-2的结构。
[表3]
<样品D1-1至D6-2的制造>
作为样品D1-1及样品D1-2，在石英衬底上形成相当于氧化物半导体膜108的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为40nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。接着，在该氧化物半导体膜上形成相当于绝缘膜110的绝缘膜。作为该绝缘膜，形成厚度为100nm的氧氮化硅膜。接着，在该绝缘膜上形成相当于氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为10nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。通过上述工序，制造样品D1-2。此外，样品D1-1利用湿蚀刻法去除相当于上述形成的氧化物半导体膜112的氧化物半导体膜而得到。
样品D2-1及样品D2-2通过在样品D1-1及样品D1-2上形成相当于导电膜114的导电膜来制造。作为该导电膜，利用溅射装置形成钨膜。
样品D3-1及样品D3-2通过在样品D1-1及样品D1-2上形成相当于导电膜114的导电膜来制造。作为该导电膜，利用溅射装置形成钛膜。
样品D4-1及样品D4-2通过在样品D1-1及样品D1-2上形成相当于导电膜114的导电膜来制造。作为该导电膜，利用溅射装置形成氮化钽膜。
样品D5-1及样品D5-2通过在样品D1-1及样品D1-2上形成相当于导电膜114的导电膜来制造。作为该导电膜，利用溅射装置形成氮化钛膜。
样品D6-1及样品D6-2通过在样品D1-1及样品D1-2上形成相当于导电膜114的导电膜来制造。作为该导电膜，利用溅射装置形成铜膜。
<ESR测量>
对上述制造的样品D1-1至D6-2进行ESR测量。在ESR测量中，测量温度为85K，8.92GHz的高频功率(微波功率)为10mW，并且磁场的方向平行于每个样品的膜表面。注意，起因于NOx的信号的自旋密度的检测下限为1.0×1016spins/cm3。可以说自旋数越小绝缘膜中缺陷越少。
图53示出所测量的ESR信号。注意，当绝缘膜包含氮氧化物(NOx)时，有时观察到起因于NOx特有的具有3个峰值的信号。该具有3个峰值的信号被观察为g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号及g值为1.964以上且1.966以下的第三信号。可知该第一至第三信号起因于NOx，并且具有N的核自旋所引起的超微细结构。另外，由于自旋种类具有各向异性，起因于NOx的信号为非对称性的波形。
图54示出样品D1-1至样品D6-2的起因于NOx的具有3个峰值的信号的自旋密度的测量结果。另外，在此示出将所测量的自旋数换算为每单位体积的自旋密度。
不包括相当于氧化物半导体膜112的氧化物且作为导电膜包含氮化钽或氮化钛的样品D4-1及样品D5-1的具有3个峰值的信号的自旋密度高，由此可知样品D4-1及样品D5-1是缺陷量多的绝缘膜。这是因为在通过使用氮的反应性溅射法形成导电膜时产生NOx。另一方面，包括相当于氧化物半导体膜112的氧化物半导体的样品D1-2、D2-2、D3-2、D4-2、D5-2及D6-2具有起因于NOx的信号的低自旋密度，该自旋密度为测量下限以下。
由此，通过在相当于绝缘膜110的绝缘膜上形成相当于氧化物半导体膜112的氧化物半导体膜，可以抑制形成导电膜时产生的该绝缘膜的损伤。
因此，可以说是第二栅电极优选具有包括氧化物半导体膜112及导电膜114的结构。
本实施例所示的结构可以与其他实施方式或实施例所示的结构适当地组合而实施。
实施例5
在本实施例中，示出对能够用于本发明的一个方式的晶体管的第二栅电极的导电膜进行氢及氧的释放量的评价的结果。
作为能够用于第二栅电极的导电膜的氢及氧的释放量的评价的方法，使用热脱附谱分析法(TDS)。在导电膜的TDS分析中，对从导电膜释放的氢分子及从导电膜下的绝缘膜释放的氧分子的量进行测量及评价。
首先，为了对导电膜的氢的释放量进行评价，制造样品E1。
<样品E1的制造>
作为样品E1，利用溅射装置在玻璃衬底上形成厚度为50nm的铜膜。
<利用TDS分析的氢的释放量的评价3>
为了对上述制造的样品E1的氢分子的释放量进行评价，进行TDS分析。图55示出TDS分析结果。
从图55所示的TDS分析结果几乎观察不到从铜膜释放氢。过剩的氢的释放有可能使沟道区域的氧化物半导体膜n型化。因此，可以说作为用于导电膜114的材料优选使用铜。
接着，为了对透过导电膜的氢的量进行评价，制造以下的样品E2至样品E6。
<样品E2至E6的制造>
作为样品E2，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。
作为样品E3，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。接着，利用溅射装置在该氮化硅膜上形成厚度为100nm的铜膜。
作为样品E4，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。接着，利用溅射装置在该氮化硅膜上形成厚度为100nm的铜膜。接着，利用溅射装置在该铜膜上形成厚度为50nm的钛膜。
作为样品E5，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。接着，利用溅射装置在该氮化硅膜上形成厚度为100nm的铜膜。接着，利用溅射装置在该铜膜上形成厚度为50nm的钨膜。
作为样品E6，利用PECVD装置在玻璃衬底上形成厚度为100nm的氮化硅膜。接着，利用溅射装置在该氮化硅膜上形成厚度为100nm的铜膜。接着，利用溅射装置在该铜膜上形成厚度为50nm的氮化钛膜。
<利用TDS分析的氢的释放量的评价4>
为了对上述制造的样品E2至样品E6的氢分子的释放量进行评价，进行TDS分析。图56及图57示出TDS分析结果。
从图56及图57所示的TDS分析结果可以对从各种导电膜下的氮化硅膜释放的氢分子量进行评价。换言之，可知在从氮化硅膜释放的氢分子量少时，导电膜能够阻碍该氢。
如图56所示，确认到在250℃以上从样品E2(氮化硅膜)释放氢分子。另一方面，确认不到在直到350℃左右从样品E3(氮化硅膜上的铜膜)释放氢分子。换言之，通过在氮化硅膜上形成铜膜，可以阻挡从氮化硅释放的氢分子。
此外，如图57B及图57C所示，确认到在直到350℃左右从样品E5(氮化硅膜上的铜膜及钨膜)及样品E6(氮化硅膜上的铜膜及氮化钛膜)释放的氢分子量较少。换言之，通过在氮化硅膜上形成铜膜，在该铜膜上形成钨膜或氮化钛膜，可以阻挡从氮化硅释放的氢分子。但是，如图57A所示，确认到从样品E4(氮化硅膜上的铜膜及钛膜)除了从钛膜释放的氢以外在250℃以上释放多量的氢分子。换言之，通过在氮化硅膜上形成铜膜、钨膜及氮化钛膜，可以阻挡从氮化硅释放的氢分子。因此，作为用于导电膜114的材料优选使用铜、钨及氮化钛。
本实施例所示的结构可以与其他实施方式或实施例所示的结构适当地组合而实施。
实施例6
在本实施例中，制造相当于本发明的一个方式的晶体管的样品并进行该晶体管的电特性的测量及截面形状的观察。
下面，说明在本实施例中使用的样品的制造方法。在本实施例中，制造相当于图3A及图3B所示的晶体管100B的样品F1及样品F2。注意，在下面的说明中，关于与图3A及图3B所示的晶体管100B的结构相同的结构使用相同的符号。
为了比较，如图43A及图43B所示，也制造相当于具有第二栅电极不包括导电膜114的结构的晶体管100G的样品F3，如图58A及图58B所示，也制造相当于具有第二栅电极不包括氧化物半导体膜112的结构的晶体管100H的样品F4及样品F5。注意，在图58A及图58B的说明中，关于与图3A及图3B所示的晶体管100B的结构相同的结构使用相同的符号。
<晶体管的制造方法>
《样品F1的制造》
作为制造样品F1的衬底102使用玻璃衬底。在衬底102上形成导电膜106。作为导电膜106，利用溅射装置依次形成厚度为10nm的钛膜及厚度为100nm的铜膜。
接着，在衬底102及导电膜106上形成绝缘膜104。在本实施例中，作为绝缘膜104，使用PECVD装置在真空中连续地依次形成绝缘膜104_1、绝缘膜104_2、绝缘膜104_3及绝缘膜104_4。作为绝缘膜104_1，使用厚度为50nm的氮化硅膜。另外，作为绝缘膜104_2，使用厚度为300nm的氮化硅膜。另外，作为绝缘膜104_3，使用厚度为50nm的氮化硅膜。另外，作为绝缘膜104_4，使用厚度为50nm的氧氮化硅膜。
接着，在绝缘膜104上形成氧化物半导体膜，将该氧化物半导体膜加工为岛状，由此形成氧化物半导体膜108。作为氧化物半导体膜108，形成厚度为40nm的氧化物半导体膜。此外，氧化物半导体膜108的形成条件为如下：使用溅射装置；作为溅射靶材使用In:Ga:Zn＝4:2:4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。另外，作为氧化物半导体膜108的加工，采用湿蚀刻法。
接着，在绝缘膜104及氧化物半导体膜108上形成后面成为绝缘膜110的绝缘膜。作为该绝缘膜，使用PECVD装置在真空中连续地形成厚度为30nm的氧氮化硅膜、厚度为50nm的氧氮化硅膜及厚度为20nm的氧氮化硅膜。
接着，进行热处理。作为该热处理，在氮和氧的混合气体气氛下以350℃进行1小时的热处理。
接着，在该绝缘膜上形成后面成为氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为10nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In：Ga：Zn＝4：2：4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。
接着，在该氧化物半导体膜上形成掩模，使用该掩模在该氧化物半导体膜、与该氧化物半导体膜的下侧接触的绝缘膜及绝缘膜104中形成开口部143。另外，在开口部143的加工中使用干蚀刻装置。
接着，在后面成为氧化物半导体膜112的氧化物半导体膜上形成后面成为导电膜114的导电膜。作为该导电膜，利用溅射装置依次形成厚度为50nm的氮化钛膜及厚度为100nm的铜膜。
接着，通过将上述形成的导电膜及氧化物半导体膜加工为岛状，形成导电膜114及氧化物半导体膜112。此外，在形成导电膜114及氧化物半导体膜112之后，连续地对与氧化物半导体膜112的下侧接触的绝缘膜进行加工，由此形成绝缘膜110。
另外，作为导电膜114及氧化物半导体膜112的加工使用湿蚀刻法，作为绝缘膜110的加工使用干蚀刻法。
接着，从绝缘膜104、氧化物半导体膜108、绝缘膜110、氧化物半导体膜112及导电膜114上进行杂质元素的添加处理。在杂质元素的添加处理中使用掺杂装置，作为杂质元素使用氩及氮。
接着，在绝缘膜104、氧化物半导体膜108、绝缘膜110、氧化物半导体膜112及导电膜114上形成绝缘膜116。作为绝缘膜116，利用PECVD装置形成厚度为100nm的氮化硅膜。
接着，在绝缘膜116上形成绝缘膜118。作为绝缘膜118，利用PECVD装置形成厚度为300nm的氧氮化硅膜。
接着，在绝缘膜118上形成掩模，使用该掩模在绝缘膜116、118中形成开口部141a、141b。另外，在开口部141a、141b的加工中使用干蚀刻装置。
接着，在绝缘膜118上形成绝缘膜122。作为绝缘膜122，使用厚度为1.5μm的丙烯酸类感光性树脂。此外，作为绝缘膜122，在与开口部141a、141b重叠的区域中设置开口部。
接着，在绝缘膜122上以填充开口部141a、141b的方式形成导电膜，将该导电膜加工为岛状，由此形成导电膜120s、120d。
作为导电膜120s、120d，利用溅射装置在真空中连续地形成厚度为10nm的钛膜及厚度为100nm的铜膜。
通过上述工序，制造相当于图3A及图3B所示的晶体管100B的样品F1。
注意，在本实施例中，作为相当于晶体管100B的样品F1，使用沟道宽度W为50μm且沟道长度L为1.5μm、2.0μm、3.0μm及6.0μm的晶体管。另外，作为沟道宽度L不同的各晶体管，在衬底上形成20个晶体管。
《样品F2的制造》
样品F2的与样品F1的不同之处只是形成导电膜114的材料，其他工序与样品F1相同。
作为将成为样品F2的导电膜114的导电膜，利用溅射装置依次形成厚度为10nm的钛膜及厚度为100nm的铜膜。
注意，在本实施例中，作为相当于晶体管100B的样品F2，使用沟道宽度W为50μm且沟道长度L为1.5μm、2.0μm、3.0μm及6.0μm的晶体管。另外，作为沟道宽度L不同的各晶体管，在衬底上形成20个晶体管。
《样品F3的制造》
作为样品F3，与样品F1同样地，在衬底102上形成导电膜106、绝缘膜104及氧化物半导体膜108。
接着，在绝缘膜104及氧化物半导体膜108上形成后面成为绝缘膜110的绝缘膜。作为该绝缘膜，使用PECVD装置在真空中连续地形成厚度为30nm的氧氮化硅膜、厚度为50nm的氧氮化硅膜及厚度为20nm的氧氮化硅膜。
接着，进行热处理。作为该热处理，在氮和氧的混合气体气氛下以350℃进行1小时的热处理。
接着，在该绝缘膜上形成掩模，使用该掩模在该绝缘膜及绝缘膜104中形成开口部143。另外，在开口部143的加工中使用干蚀刻装置。
接着，在该绝缘膜上形成后面成为氧化物半导体膜112的氧化物半导体膜。作为该氧化物半导体膜，形成厚度为100nm的氧化物半导体膜。此外，该氧化物半导体膜的形成条件为如下：使用溅射装置；作为溅射靶材使用In：Ga：Zn＝4：2：4.1[原子个数比]的金属氧化物；作为对该溅射靶材施加的电源使用AC电源。
接着，通过将上述形成的氧化物半导体膜加工为岛状，形成氧化物半导体膜112。此外，在形成氧化物半导体膜112之后，连续地对与氧化物半导体膜112的下侧接触的绝缘膜进行加工，由此形成绝缘膜110。
另外，作为氧化物半导体膜112的加工使用湿蚀刻法，作为绝缘膜110的加工使用干蚀刻法。
接着，从绝缘膜104、氧化物半导体膜108、绝缘膜110及氧化物半导体膜112上进行杂质元素的添加处理。在杂质元素的添加处理中使用掺杂装置，作为杂质元素使用氩及氮。
接着，在绝缘膜104、氧化物半导体膜108、绝缘膜110及氧化物半导体膜112上形成绝缘膜116。作为绝缘膜116，利用PECVD装置形成厚度为100nm的氮化硅膜。
接着，在绝缘膜116上形成绝缘膜118。作为绝缘膜118，利用PECVD装置形成厚度为300nm的氧氮化硅膜。
接着，在绝缘膜118上形成掩模，使用该掩模在绝缘膜116、118中形成开口部141a、141b。另外，在开口部141a、141b的加工中使用干蚀刻装置。
接着，在绝缘膜118上形成绝缘膜122。作为绝缘膜122，使用厚度为1.5μm的丙烯酸类感光性树脂。此外，作为绝缘膜122，在与开口部141a、141b重叠的区域中设置开口部。
接着，在绝缘膜122上以填充开口部141a、141b的方式形成导电膜，将该导电膜加工为岛状，由此形成导电膜120s、120d。
作为导电膜120s、120d，利用溅射装置在真空中连续地形成厚度为10nm的钛膜及厚度为100nm的铜膜。
通过上述工序，制造相当于图43A及图43B所示的晶体管100G的样品F3。
注意，在本实施例中，作为相当于晶体管100G的样品F3，使用沟道宽度W为50μm且沟道长度L为1.5μm、2.0μm、3.0μm及6.0μm的晶体管。另外，作为沟道宽度L不同的各晶体管，在衬底上形成20个晶体管。
《样品F4的制造》
作为样品F4，与样品F1同样地，在衬底102上形成导电膜106、绝缘膜104及氧化物半导体膜108。
接着，在绝缘膜104及氧化物半导体膜108上形成后面成为绝缘膜110的绝缘膜。作为该绝缘膜，使用PECVD装置在真空中连续地形成厚度为30nm的氧氮化硅膜、厚度为50nm的氧氮化硅膜及厚度为20nm的氧氮化硅膜。
接着，进行热处理。作为该热处理，在氮和氧的混合气体气氛下以350℃进行1小时的热处理。
接着，在该绝缘膜上形成掩模，使用该掩模在该绝缘膜及绝缘膜104中形成开口部143。另外，在开口部143的加工中使用干蚀刻装置。
接着，在该绝缘膜上形成后面成为导电膜114的导电膜。作为该导电膜，利用溅射装置依次形成厚度为50nm的氮化钛膜及厚度为100nm的铜膜。
接着，通过将上述形成的导电膜加工为岛状，形成导电膜114。此外，在形成导电膜114之后，连续地对与导电膜114的下侧接触的绝缘膜进行加工，由此形成绝缘膜110。
另外，作为导电膜114的加工使用湿蚀刻法，作为绝缘膜110的加工使用干蚀刻法。
接着，从绝缘膜104、氧化物半导体膜108、绝缘膜110及导电膜114上进行杂质元素的添加处理。在杂质元素的添加处理中使用掺杂装置，作为杂质元素使用氩及氮。
接着，在绝缘膜104、氧化物半导体膜108、绝缘膜110及导电膜114上形成绝缘膜116。作为绝缘膜116，利用PECVD装置形成厚度为100nm的氮化硅膜。
接着，在绝缘膜116上形成绝缘膜118。作为绝缘膜118，利用PECVD装置形成厚度为300nm的氧氮化硅膜。
接着，在绝缘膜118上形成掩模，使用该掩模在绝缘膜116、118中形成开口部141a、141b。另外，在开口部141a、141b的加工中使用干蚀刻装置。
接着，在绝缘膜118上形成绝缘膜122。作为绝缘膜122，使用厚度为1.5μm的丙烯酸类感光性树脂。此外，作为绝缘膜122，在与开口部141a、141b重叠的区域中设置开口部。
接着，在绝缘膜122上以填充开口部141a、141b的方式形成导电膜，将该导电膜加工为岛状，由此形成导电膜120s、120d。
作为导电膜120s、120d，利用溅射装置在真空中连续地形成厚度为10nm的钛膜及厚度为100nm的铜膜。
通过上述工序，制造相当于图58A及图58B所示的晶体管100H的样品F4。
注意，在本实施例中，作为相当于晶体管100H的样品F4，使用沟道宽度W为50μm且沟道长度L为1.5μm、2.0μm、3.0μm及6.0μm的晶体管。另外，作为沟道宽度L不同的各晶体管，在衬底上形成20个晶体管。
《样品F5的制造》
样品F5的与样品F3的不同之处只是形成导电膜114的材料，其他工序与样品F4相同。
作为将成为样品F5的导电膜114的导电膜，利用溅射装置依次形成厚度为10nm的钛膜及厚度为100nm的铜膜。
注意，在本实施例中，作为相当于晶体管100H的样品F5，使用沟道宽度W为50μm且沟道长度L为1.5μm、2.0μm、3.0μm及6.0μm的晶体管。另外，作为沟道宽度L不同的各晶体管，在衬底上形成20个晶体管。
<晶体管的电特性评价>
图59至图63示出在本实施例中制造的样品F1至F5的漏极电流-栅极电压(Id-Vg)特性。此外，图59是样品F1的测量结果，图60是样品F2的测量结果，图61是样品F3的测量结果，图62是样品F4的测量结果，图63是样品F5的测量结果。
图59A、图60A、图61A、图62A及图63A示出沟道宽度为50μm及沟道长度为1.5μm的尺寸的样品的特性，图59B、图60B、图61B、图62B及图63B示出沟道宽度为50μm及沟道长度为2.0μm的尺寸的样品的特性，图59C、图60C、图61C、图62C及图63C示出沟道宽度为50μm及沟道长度为3.0μm的尺寸的样品的特性，图59D、图60D、图61D、图62D及图63D示出沟道宽度为50μm及沟道长度为6.0μm的尺寸的样品的特性。在图59至图63中，第一纵轴表示Id(A)，第二纵轴表示场效应迁移率(μFE(cm2/Vs))，横轴为Vg(V)。
作为晶体管的Id-Vg特性的测量条件，施加到被用作晶体管的第一栅电极的导电膜106的电压(以下，也称为栅电压(Vg))以及施加到被用作第二栅电极的氧化物半导体膜112及导电膜114的电压也称为电压(Vbg))从-15V每隔0.25V变化到+20V。另外，将对被用作源电极的导电膜120s施加的电压(以下，也称为源电压(Vs))设定为0V(comm)，将对被用作漏电极的导电膜120d施加的电压(以下，也称为漏电压(Vd))设定为1V或10V。
如图59至图63所示，在本实施例中制造的样品F1至样品F3无论沟道长度(L)如何，都呈现良好的电特性。另一方面，得到如下结果：样品4及样品F5的短沟道长度的1.5μm及2μm的电特性的偏差大，阈值电压成为负值的电特性(也称为常关闭特性)。因此，可以说作为第二栅电极包括氧化物半导体膜112的本发明的一个方式的结构是优选的。
<利用栅极BT测试的可靠性评价>
接着，对上述沟道宽度为50μm且沟道长度为3.0μm的尺寸的样品F1至F3的可靠性进行评价。作为可靠性评价，采用对栅电极施加应力电压的栅极BT(Bias Temperature)测试。注意，作为栅极BT测试，采用以下所示的四种测试方法。
《PBTS：Positive Bias Temperature Stress》
PBTS在如下条件下进行：栅极电压(Vg)为+20V，漏极电压(Vd)及源极电压(Vs)为0V(COMMON)，应力温度为60℃，应力施加时间为1小时，测定环境为黑暗环境。换而言之，将晶体管的源电极及漏电极设定为相同电位，在一定时间内对栅电极施加与源电极及漏电极不同的电位。施加到栅电极的电位高于源电极及漏电极的电位(施加到正一侧)。
《NBTS：Negative Bias Temperature Stress>
NBTS在如下条件下进行：栅极电压(Vg)为-20V，漏极电压(Vd)及源极电压(Vs)为0V(COMMON)，应力温度为60℃，应力施加时间为1小时，测定环境为黑暗环境。换而言之，将晶体管的源电极及漏电极设定为相同电位，在一定时间内对栅电极施加与源电极及漏电极不同的电位。施加到栅电极的电位低于源电极及漏电极的电位(施加到负一侧)。
《PBITS：Positive Bias Illumination Temperature Stress》
PBITS在如下条件下进行：栅极电压(Vg)为+20V，漏极电压(Vd)及源极电压(Vs)为0V(COMMON)，应力温度为60℃，应力施加时间为1小时，测定环境为光环境(使用白色LED照射10000lx左右的光)黑暗环境。换而言之，将晶体管的源电极及漏电极设定为相同电位，在一定时间内对栅电极施加与源电极及漏电极不同的电位。施加到栅电极的电位高于源电极及漏电极的电位(施加到正一侧)。
《NBITS：Negative Bias Illumination Temperature Stress》
NBITS在如下条件下进行：栅极电压(Vg)为-20V，漏极电压(Vd)及源极电压(Vs)为0V(COMMON)，应力温度为60℃，应力施加时间为1小时，测定环境为光环境(使用白色LED照射10000lx左右的光)。换而言之，将晶体管的源电极及漏电极设定为相同电位，在一定时间内对栅电极施加与源电极及漏电极不同的电位。施加到栅电极的电位低于源电极及漏电极的电位(施加到负一侧)。
注意，栅极BT测试是一种加速试验，它可以在短时间内评价由于使用很长时间而产生的晶体管的特性变化。尤其是，栅极BT测试前后的晶体管的阈值电压的变化量(△Vth)是用于检查可靠性的重要指标。可以说，在栅极BT测试前后，阈值电压的变化量(△Vth)越少，则晶体管的可靠性越高。
△Vth是指阈值电压(Vth)的变化量，是从施加应力之后的Vth减去施加应力之前的Vth的值。
图64示出样品F1至样品F3的栅极BT测试结果。
从图64的结果可知，样品F1至样品F3的各种栅极BT测试中的变动较小。
<光照射时的晶体管的电特性评价>
接着，对上述沟道长度为3μm及沟道宽度为50μm的尺寸的样品F1至样品F3的光照射时的晶体管的电特性进行测定。作为晶体管的电特性，测定漏极电流(Id)-栅极电压(Vg)特性。在光照射时使用白色LED照射10000Lx左右的光。
图65及图67示出样品F1至样品F3的晶体管的电特性。在图65至图67中，示出将源电极(Vs)设定为0V(comm)，将漏极电压(Vd)设定为1V及10V，在-15V至+15V的范围内每隔0.25V施加栅极电压(Vg及Vbg)的结果。此外，在图65至图67中，纵轴表示漏极电流(Id)，横轴表示栅极电压(Vg)。此外，图65示出样品F1的测量结果，图66示出样品F2的测量结果，图67示出样品F3的测量结果。另外，图65A、图66A及图67A示出光照射时的晶体管的电特性，图65B、图66B及图67B示出不照射光时的晶体管的电特性。
从图67所示，可得到样品F3的光照射时的晶体管的电特性是阈值电压成为负值的电特性(也称为常开启特性)的结果。另一方面，如图65及图66所示，样品F1及F2的光照射时的晶体管的电特性是阈值电压成为正值的电特性(也称为常关闭特性)。换言之，作为第二栅电极优选为具有包括氧化物半导体膜112及导电膜114的本发明的一个方式的结构。
如上所述，本发明的一个方式的晶体管是在光照射时电特性的变动小且功耗小的晶体管。
本实施例所示的结构可以与其他实施方式或其他实施例所示的结构适当地组合而使用。
符号说明
100 晶体管
100A 晶体管
100B 晶体管
100C 晶体管
100D 晶体管
100E 晶体管
100F 晶体管
100G 晶体管
100H 晶体管
102 衬底
104 绝缘膜
104_1 绝缘膜
104_2 绝缘膜
104_3 绝缘膜
104_4 绝缘膜
106 导电膜
107 氧化物半导体膜
108 氧化物半导体膜
108_1 氧化物半导体膜
108_2 氧化物半导体膜
108_3 氧化物半导体膜
108d 漏区域
108f 区域
108i 沟道区域
108s 源区域
110 绝缘膜
110_0 绝缘膜
112 氧化物半导体膜
112_0 氧化物半导体膜
114 导电膜
114_0 导电膜
116 绝缘膜
118 绝缘膜
120 导电膜
120d 导电膜
120s 导电膜
122 绝缘膜
140 掩模
141a 开口部
141b 开口部
141d 开口部
141s 开口部
143 开口部
145 杂质元素
147 空心区域
501 像素电路
502 像素部
504 驱动电路部
504a 栅极驱动器
504b 源极驱动器
506 保护电路
507 端子部
550 晶体管
552 晶体管
554 晶体管
560 电容器
562 电容器
570 液晶元件
572 发光元件
664 电极
665 电极
667 电极
700 显示装置
701 衬底
702 像素部
704 源极驱动电路部
705 衬底
706 栅极驱动电路部
708 FPC端子部
710 信号线
711 布线部
712 密封剂
716 FPC
730 绝缘膜
732 密封膜
734 绝缘膜
736 着色膜
738 遮光膜
750 晶体管
752 晶体管
760 连接电极
770 平坦化绝缘膜
772 导电膜
773 绝缘膜
774 导电膜
775 液晶元件
776 液晶层
778 结构体
780 各向异性导电膜
782 发光元件
784 导电膜
786 EL层
788 导电膜
790 电容器
791 触摸面板
792 绝缘膜
793 电极
794 电极
795 绝缘膜
796 电极
797 绝缘膜
800 反相器
810 OS晶体管
820 OS晶体管
831 信号波形
832 信号波形
840 虚线
841 实线
850 OS晶体管
860 CMOS反相器
900 半导体装置
901 电源电路
902 电路
903 电压产生电路
903A 电压产生电路
903B 电压产生电路
903C 电压产生电路
904 电路
905 电压产生电路
906 电路
911 晶体管
912 晶体管
912A 晶体管
912B 晶体管
921 控制电路
922 晶体管
7000 显示模块
7001 上盖
7002 下盖
7003 FPC
7004 触摸面板
7005 FPC
7006 显示面板
7007 背光
7008 光源
7009 框架
7010 印刷电路板
7011 电池
8000 照相机
8001 外壳
8002 显示部
8003 操作按钮
8004 快门按钮
8006 镜头
8100 取景器
8101 外壳
8102 显示部
8103 按钮
8200 头戴显示器
8201 安装部
8202 透镜
8203 主体
8204 显示部
8205 电缆
8206 电池
8300 头戴显示器
8301 外壳
8302 显示部
8304 固定工具
8305 透镜
9000 外壳
9001 显示部
9003 扬声器
9005 操作键
9006 连接端子
9007 传感器
9008 麦克风
9050 操作按钮
9051 信息
9052 信息
9053 信息
9054 信息
9055 铰链
9100 电视装置
9101 便携式信息终端
9102 便携式信息终端
9200 便携式信息终端
9201 便携式信息终端
9500 显示装置
9501 显示面板
9502 显示区域
9503 区域
9511 轴部
9512 轴承部

Claims (12)

1.一种半导体装置，包括：
晶体管，
其中，所述晶体管包括：
第一导电膜；
所述第一导电膜上的第一绝缘膜；
包括隔着所述第一绝缘膜与所述第一导电膜重叠的区域的第一氧化物半导体膜；
所述第一氧化物半导体膜上的第二绝缘膜；
包括隔着所述第二绝缘膜与所述第一氧化物半导体膜重叠的区域的第二氧化物半导体膜；
所述第二氧化物半导体膜上的第二导电膜；以及
所述第一氧化物半导体膜上、所述第二氧化物半导体膜上及所述第二导电膜上的第三绝缘膜，
所述第一氧化物半导体膜包括与所述第二绝缘膜接触的沟道区域、与所述第三绝缘膜接触的源区域以及与所述第三绝缘膜接触的漏区域，
所述第二氧化物半导体膜包括其载流子密度比所述沟道区域高的区域，
并且，所述第二导电膜包括与所述第一导电膜接触的区域。
2.根据权利要求1所述的半导体装置，
其中所述晶体管还包括第三导电膜以及第四导电膜，
所述第三导电膜包括通过设置在所述第三绝缘膜中的第一开口部在所述源区域中与所述第一氧化物半导体膜电连接的区域，
并且所述第四导电膜包括通过设置在所述第三绝缘膜中的第二开口部在所述漏区域中与所述第一氧化物半导体膜电连接的区域。
3.一种半导体装置，包括：
晶体管，
其中，所述晶体管包括：
第一导电膜；
所述第一导电膜上的第一绝缘膜；
包括隔着所述第一绝缘膜与所述第一导电膜重叠的区域的第一氧化物半导体膜；
所述第一氧化物半导体膜上的第二绝缘膜；
包括隔着所述第二绝缘膜与所述第一氧化物半导体膜重叠的区域的第二氧化物半导体膜；
所述第二氧化物半导体膜上的第二导电膜；以及
所述第一氧化物半导体膜上、所述第二氧化物半导体膜上及所述第二导电膜上的第三绝缘膜，
所述第一氧化物半导体膜包括与所述第二绝缘膜接触的沟道区域、与所述第三绝缘膜接触的源区域以及与所述第三绝缘膜接触的漏区域，
所述第二氧化物半导体膜包括其载流子密度比所述沟道区域高的区域，
所述第一绝缘膜、所述第二绝缘膜及所述第二氧化物半导体膜包括开口部，
并且，所述第二导电膜包括在所述开口部中与所述第一导电膜接触的区域。
4.根据权利要求3所述的半导体装置，
其中所述开口部是第一开口部，
所述晶体管还包括第三导电膜以及第四导电膜，
所述第三导电膜包括通过设置在所述第三绝缘膜中的第二开口部在所述源区域中与所述第一氧化物半导体膜电连接的区域，
并且所述第四导电膜包括通过设置在所述第三绝缘膜中的第三开口部在所述漏区域中与所述第一氧化物半导体膜电连接的区域。
5.根据权利要求1或权利要求3所述的半导体装置，
其中所述第二导电膜具有遮光性。
6.根据权利要求1或权利要求3所述的半导体装置，
其中所述第二导电膜的薄层电阻为10Ω/sq.以下。
7.根据权利要求1或权利要求3所述的半导体装置，
其中所述第二氧化物半导体膜包含In、Zn及M(M为Al、Ga、Y或Sn)，
并且所述第二氧化物半导体膜包括所述In的含量为所述M的含量以上的区域。
8.根据权利要求1或权利要求3所述的半导体装置，
其中所述第一氧化物半导体膜包含In、Zn及M(M为Al、Ga、Y或Sn)，
并且所述第一氧化物半导体膜包括所述In的含量为所述M的含量以上的区域。
9.根据权利要求1或权利要求3所述的半导体装置，
其中所述第三绝缘膜包含氮和氢中的至少一个。
10.根据权利要求1至权利要求9中任一项所述的半导体装置，
其中所述第一氧化物半导体膜包括结晶部，
并且所述结晶部具有c轴取向性。
11.一种显示装置，包括：
权利要求1或权利要求3所述的半导体装置；以及
显示元件。
12.一种电子设备，包括：
权利要求1或权利要求3所述的半导体装置；以及
传感器。
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