WO2017085591A1 - 半導体装置、該半導体装置を有する表示装置、及び該半導体装置を有する電子機器 - Google Patents

半導体装置、該半導体装置を有する表示装置、及び該半導体装置を有する電子機器 Download PDF

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保坂泰靖
島行徳
中田昌孝
神長正美
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株式会社半導体エネルギー研究所
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Definitions

  • One embodiment of the present invention relates to a semiconductor device including an oxide semiconductor film and a display device including the semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). More specifically, the present invention relates to a semiconductor device, a display device, a light-emitting device, a lighting device, a power storage device, a storage device, an imaging device, a driving method thereof, or a manufacturing method thereof.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • An imaging device, a display device, a liquid crystal display device, a light emitting device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
  • a technique for forming a transistor also referred to as a field effect transistor (FET) or a thin film transistor (TFT)) by using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention.
  • the transistor is widely applied to an electronic device such as an integrated circuit (IC) or an image device (display device).
  • IC integrated circuit
  • display device display device
  • As a semiconductor thin film applicable to a transistor a semiconductor material typified by silicon is widely known, but an oxide semiconductor has attracted attention as another material.
  • Patent Document 1 For example, a technique for manufacturing a transistor using an In—Ga—Zn-based oxide as an oxide semiconductor is disclosed (see Patent Document 1). In addition, a technique for manufacturing an oxide thin film transistor having a self-aligned top gate structure is disclosed (see Patent Document 2).
  • a semiconductor device in which an insulating layer from which oxygen is released by heating is used as a base insulating layer of an oxide semiconductor layer that forms a channel to reduce oxygen vacancies in the oxide semiconductor layer (see Patent Document 3). ).
  • Examples of the transistor including an oxide semiconductor film include an inverted staggered type (also referred to as a bottom gate structure) and a staggered type (also referred to as a top gate structure).
  • an inverted staggered transistor may be used rather than a staggered transistor because a manufacturing process is relatively simple and manufacturing cost can be reduced.
  • a signal delay or the like is increased in an inverted staggered transistor due to a parasitic capacitance between a gate electrode, a source electrode, and a drain electrode. Therefore, there is a problem that the image quality of the display device deteriorates. Therefore, development of a structure having stable electrical characteristics and high reliability is desired for a staggered transistor including an oxide semiconductor film.
  • oxygen vacancies formed in the channel region of the oxide semiconductor film are problematic because they affect transistor characteristics. For example, when an oxygen vacancy is formed in the channel region of the oxide semiconductor film, carriers are generated due to the oxygen vacancy. When carriers are generated in the channel region of the oxide semiconductor film, a change in electrical characteristics of the transistor including the oxide semiconductor film in the channel region, for example, a threshold voltage shift occurs. Further, there arises a problem that electric characteristics vary from transistor to transistor. Therefore, it is preferable that oxygen vacancies be less in the channel region of the oxide semiconductor film.
  • an oxide semiconductor film in contact with a source electrode and a drain electrode has many oxygen vacancies in order to reduce contact resistance with the source electrode and the drain electrode.
  • the lower one is preferable.
  • an object of one embodiment of the present invention is to suppress a change in electrical characteristics of a transistor including an oxide semiconductor. Another object of one embodiment of the present invention is to improve reliability of a transistor including an oxide semiconductor. Another object of one embodiment of the present invention is to provide a transistor including an oxide semiconductor and having high on-state current. Another object of one embodiment of the present invention is to provide a transistor including an oxide semiconductor and having low off-state current. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption. Another object of one embodiment of the present invention is to provide a novel semiconductor device. Another object of one embodiment of the present invention is to provide a novel method for manufacturing a semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a transistor, the transistor including a first conductive film, a first insulating film over the first conductive film, and the first insulating film interposed therebetween.
  • the first oxide semiconductor film having a region overlapping with the first conductive film, the second insulating film over the first oxide semiconductor film, and the first oxide film with the second insulating film interposed therebetween A second oxide semiconductor film having a region overlapping with the oxide semiconductor film; a second conductive film over the second oxide semiconductor film; and a second oxide semiconductor film over the first oxide semiconductor film And a third insulating film over the second conductive film.
  • the first oxide semiconductor film includes a channel region in contact with the second insulating film and a source region in contact with the third insulating film. And a drain region in contact with the third insulating film, and the second oxide semiconductor film has a higher carrier density than the channel region. Having a second conductive film, a semiconductor device having a region in contact with the first conductive film.
  • the transistor includes a first conductive film, a first insulating film over the first conductive film, and a first insulating film.
  • a first oxide semiconductor film having a region overlapping with the first conductive film, a second insulating film over the first oxide semiconductor film, and a second insulating film interposed therebetween
  • a second oxide semiconductor film having a region overlapping with the first oxide semiconductor film; a second conductive film over the second oxide semiconductor film; over the first oxide semiconductor film;
  • the second oxide semiconductor film has a carrier density higher than that of the channel region.
  • the first insulating film, the second insulating film, and the second oxide semiconductor film have a first opening, and the second conductive film has a first opening.
  • the semiconductor device having a region in contact with the first conductive film.
  • the second conductive film has a light shielding property.
  • the sheet resistance of the second conductive film is preferably 10 ⁇ / square ( ⁇ / sq.) Or less.
  • the transistor further includes a third conductive film and a fourth conductive film, and the third conductive film is a second opening provided in the third insulating film.
  • the source region has a region electrically connected to the first oxide semiconductor film, and the fourth conductive film has a third opening provided in the third insulating film.
  • the drain region preferably includes a region electrically connected to the first oxide semiconductor film.
  • At least one of the first oxide semiconductor film and the second oxide semiconductor film includes In, Zn, M (M is Al, Ga, Y, or Sn), Preferably it has.
  • the In content include a region in which the content of In is greater than or equal to the content of M.
  • the first oxide semiconductor film preferably includes a region in which the In content is greater than or equal to the M content.
  • the third insulating film preferably includes at least one of nitrogen and hydrogen.
  • the first oxide semiconductor film preferably includes a crystal part, and the crystal part preferably has c-axis orientation.
  • another embodiment of the present invention is a display device including the semiconductor device of any of the above embodiments and a display element.
  • Another embodiment of the present invention is an electronic device including the semiconductor device of the above embodiment and a sensor.
  • the display device in this specification refers to an image display device.
  • a connector such as a FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package) is attached to the display device, a module provided with a printed wiring board at the end of TCP, or a COG (Chip On Glass) on the display device. All modules in which an IC (integrated circuit) is directly mounted by a method are also included in one embodiment of the present invention.
  • variation in electrical characteristics of a transistor including an oxide semiconductor can be suppressed.
  • reliability of a transistor including an oxide semiconductor can be improved.
  • a transistor having an oxide semiconductor and a large on-state current can be provided.
  • a transistor having an oxide semiconductor and having low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a novel semiconductor device can be provided.
  • a novel method for manufacturing a semiconductor device can be provided.
  • 3A and 3B illustrate a top surface and a cross section of a semiconductor device.
  • 3A and 3B illustrate a top surface and a cross section of a semiconductor device.
  • FIG. 6 illustrates a cross section of a semiconductor device.
  • FIG. 6 illustrates a cross section of a semiconductor device.
  • 6A and 6B illustrate a cross section of a semiconductor device.
  • 6A and 6B illustrate a cross section of a semiconductor device.
  • 10 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • 10 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • 10 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • 10 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • 10 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • 10 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • 6A and 6B illustrate a range of an atomic ratio of an oxide semiconductor according to one embodiment of the present invention.
  • FIG. 6 illustrates a crystal of InMZnO 4 .
  • FIG. 11 is a band diagram of a stacked structure of an oxide semiconductor.
  • FIGS. 4A to 4C illustrate structural analysis by XRD of a CAAC-OS and a single crystal oxide semiconductor, and a diagram illustrating a limited-field electron diffraction pattern of the CAAC-OS.
  • FIG. 14 is a top view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • 10A and 10B are a block diagram and a circuit diagram illustrating a display device.
  • 6A and 6B are a circuit diagram and a timing chart for illustrating one embodiment of the present invention.
  • 5A and 5B are a graph and a circuit diagram for illustrating one embodiment of the present invention.
  • 6A and 6B are a circuit diagram and a timing chart for illustrating one embodiment of the present invention.
  • 6A and 6B are a circuit diagram and a timing chart for illustrating one embodiment of the present invention.
  • FIG. 4A and 4B are a block diagram, a circuit diagram, and a waveform diagram for illustrating one embodiment of the present invention.
  • 6A and 6B are a circuit diagram and a timing chart for illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • the figure explaining a display module. 10A and 10B each illustrate an electronic device.
  • 10A and 10B each illustrate an electronic device.
  • FIG. 14 is a perspective view illustrating a display device.
  • the figure explaining the measurement result of contact chain resistance based on an Example. 6A and 6B illustrate a cross section of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor according to an example.
  • 10A and 10B illustrate a reliability test result of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor during light irradiation according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor during light irradiation according to an example.
  • 6A and 6B illustrate a TEM image of a transistor according to an example.
  • the figure explaining the TDS analysis result based on an Example.
  • the figure explaining the TDS analysis result based on an Example.
  • FIG. 6A and 6B illustrate a cross section of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor according to an example.
  • 10A and 10B illustrate a reliability test result of a transistor according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor during light irradiation according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor during light irradiation according to an example.
  • 6A and 6B illustrate an Id-Vg characteristic of a transistor during light irradiation according to an example.
  • the ordinal numbers attached as the first and second are used for convenience, and may not indicate the process order or the stacking order. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • the “semiconductor” in this specification and the like can be called an “insulator” in some cases.
  • an “insulator” in this specification and the like can be called a “semiconductor” in some cases.
  • the “insulator” in this specification and the like can be referred to as a “semi-insulator” in some cases.
  • the semiconductor device may have characteristics as a “conductor”. Further, the boundary between the “semiconductor” and the “conductor” is ambiguous, and there are cases where it cannot be strictly distinguished. Therefore, a “semiconductor” in this specification and the like can be called a “conductor” in some cases. Similarly, a “conductor” in this specification and the like can be called a “semiconductor” in some cases.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows through the drain, channel region, and source. Can do.
  • a channel region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification and the like, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification and the like, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • “electrically connected” includes a case of being connected via “something having an electric action”.
  • the “having some electric action” is not particularly limited as long as it can exchange electric signals between the connection targets.
  • “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • the voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND) or a source potential). Therefore, a voltage can be rephrased as a potential.
  • a reference potential for example, a ground potential (GND) or a source potential. Therefore, a voltage can be rephrased as a potential.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • off-state current refers to drain current when a transistor is off (also referred to as a non-conduction state or a cutoff state).
  • the off state is a state where the voltage Vgs between the gate and the source is lower than the threshold voltage Vth in the n-channel transistor, and the voltage Vgs between the gate and the source in the p-channel transistor unless otherwise specified. Is higher than the threshold voltage Vth.
  • the off-state current of an n-channel transistor sometimes refers to a drain current when the voltage Vgs between the gate and the source is lower than the threshold voltage Vth.
  • the transistor off current may depend on Vgs. Therefore, the off-state current of the transistor being I or less sometimes means that there exists a value of Vgs at which the off-state current of the transistor is I or less.
  • the off-state current of a transistor may refer to an off-state current in an off state at a predetermined Vgs, an off state in a Vgs within a predetermined range, or an off state in Vgs at which a sufficiently reduced off current is obtained.
  • the drain current when Vgs is 0.5 V is 1 ⁇ 10 ⁇ 9 A
  • the drain current when Vgs is 0.1 V is 1 ⁇ 10 ⁇ 13 A.
  • the n-channel transistor has a drain current of 1 ⁇ 10 ⁇ 19 A when Vgs is ⁇ 0.5 V and a drain current of 1 ⁇ 10 ⁇ 22 A when Vgs is ⁇ 0.8 V. Since the drain current of the transistor is 1 ⁇ 10 ⁇ 19 A or less when Vgs is ⁇ 0.5 V or Vgs is in the range of ⁇ 0.5 V to ⁇ 0.8 V, the off-state current of the transistor is 1 It may be said that it is below x10 ⁇ -19> A. Since there is Vgs at which the train current of the transistor is 1 ⁇ 10 ⁇ 22 A or less, the off-state current of the transistor may be 1 ⁇ 10 ⁇ 22 A or less.
  • the off-state current of a transistor having a channel width W may be represented by a current value flowing around the channel width W.
  • the current value flows around a predetermined channel width (for example, 1 ⁇ m).
  • the unit of off-current may be represented by a unit having a dimension of current / length (for example, A / ⁇ m).
  • Transistor off-state current may depend on temperature.
  • off-state current may represent off-state current at room temperature, 60 ° C., 85 ° C., 95 ° C., or 125 ° C. unless otherwise specified.
  • the temperature at which the reliability of the semiconductor device or the like including the transistor is guaranteed, or the temperature at which the semiconductor device or the like including the transistor is used (for example, any one temperature of 5 ° C. to 35 ° C.) May represent the off-state current.
  • the off-state current of a transistor is I or less means that room temperature, 60 ° C., 85 ° C., 95 ° C., 125 ° C., a temperature at which the reliability of the semiconductor device including the transistor is guaranteed, or the transistor is included. There may be a case where there is a value of Vgs at which the off-state current of the transistor is I or less at a temperature (for example, any one temperature of 5 ° C. to 35 ° C.) at which the semiconductor device or the like is used.
  • the off-state current of the transistor may depend on the voltage Vds between the drain and the source.
  • the off-state current is Vds of 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V unless otherwise specified. Or an off-current at 20V.
  • Vds in which reliability of a semiconductor device or the like including the transistor is guaranteed, or an off-current in Vds used in the semiconductor device or the like including the transistor may be represented.
  • the off-state current of the transistor is equal to or less than I.
  • Vds is 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V
  • Vgs at which the off-state current of the transistor is less than or equal to Vds at which Vds guarantees the reliability of the semiconductor device including the transistor or Vds used in the semiconductor device or the like including the transistor. May be pointed to.
  • the drain may be read as the source. That is, the off-state current sometimes refers to a current that flows through the source when the transistor is off.
  • off-state current may refer to current that flows between a source and a drain when a transistor is off, for example.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • FIG. 1A is a top view of a transistor 100 included in the semiconductor device of one embodiment of the present invention.
  • 1B is a cross-sectional view of a cross section taken along the dashed-dotted line X1-X2 shown in FIG. 1A
  • FIG. 1C is the dashed-dotted line Y1-Y2 shown in FIG. It is sectional drawing of the cut surface in the middle. Note that in FIG. 1A, some components of the transistor 100 (a substrate 102, an insulating film, and the like) are omitted for clarity.
  • a channel length (L) direction of the transistor 100 may be referred to as a channel length (L) direction of the transistor 100, and a one-dot chain line Y1-Y2 direction may be referred to as a channel width (W) direction of the transistor 100 in some cases.
  • the transistor 100 includes a conductive film 106 functioning as a first gate electrode (also referred to as a bottom gate electrode) over a substrate 102, an insulating film 104 over the substrate 102 and the conductive film 106, and an oxide semiconductor film over the insulating film 104.
  • a first gate electrode also referred to as a bottom gate electrode
  • an insulating film 104 over the substrate 102 and the conductive film 106
  • an oxide semiconductor film over the insulating film 104.
  • 108, the insulating film 110 over the oxide semiconductor film 108, the oxide semiconductor film 112 and the conductive film 114 functioning as a second gate electrode (also referred to as a top gate electrode) over the insulating film 110, the insulating film 104,
  • the oxide semiconductor film 108, the oxide semiconductor film 112, and the insulating film 116 over the conductive film 114 are included.
  • the oxide semiconductor film 108 overlaps with the oxide semiconductor film 112 and the conductive film 114 and is in contact with the insulating film 110.
  • the source region 108 s is in contact with the insulating film 116.
  • the drain region 108 d is in contact with the insulating film 116. And having.
  • the transistor 100 is electrically connected to the oxide semiconductor film 108 in the source region 108 s through the insulating film 118 over the insulating film 116, the opening 141 s provided in the insulating film 118, and the opening 141 s.
  • the conductive film 120d is electrically connected to the oxide semiconductor film 108 in the drain region 108d through the film 120s and the opening 141d provided in the insulating film 116 and the insulating film 118.
  • the insulating film 104 is a first insulating film
  • the insulating film 110 is a second insulating film
  • the insulating film 116 is a third insulating film
  • the insulating film 118 is a fourth insulating film.
  • the insulating film 104 functions as a first gate insulating film
  • the insulating film 110 functions as a second gate insulating film. Therefore, in this specification and the like, the insulating film 104 may be referred to as a first gate insulating film, and the insulating film 110 may be referred to as a second gate insulating film.
  • the conductive film 120s functions as a source electrode, and the conductive film 120d functions as a drain electrode. Therefore, in this specification and the like, the conductive film 120s may be referred to as a source electrode and the conductive film 120d may be referred to as a drain electrode.
  • the oxide semiconductor film 112 has a function of supplying oxygen to the insulating film 110.
  • excess oxygen can be contained in the insulating film 110.
  • the insulating film 110 includes the excess oxygen region, the excess oxygen can be supplied into the oxide semiconductor film 108, more specifically, the channel region 108i. Therefore, a highly reliable semiconductor device can be provided.
  • excess oxygen may be supplied to the insulating film 104 formed below the oxide semiconductor film 108.
  • oxygen contained in the insulating film 104 can be supplied to the source region 108s and the drain region 108d included in the oxide semiconductor film 108.
  • the resistance of the source region 108s and the drain region 108d may increase.
  • the insulating film 110 formed over the oxide semiconductor film 108 has excess oxygen, it is possible to selectively supply excess oxygen only to the channel region 108i.
  • the carrier density of the source region 108s and the drain region 108d may be selectively increased.
  • the insulating film 116 has at least one of nitrogen and hydrogen. With the structure in which the insulating film 116 includes at least one of nitrogen and hydrogen, at least one of nitrogen and hydrogen can be supplied to the oxide semiconductor film 108 and the oxide semiconductor film 112. As a result, the source region 108 s and the drain region 108 d can be formed in the oxide semiconductor film 108.
  • the oxide semiconductor film 112 is supplied with at least one of nitrogen and hydrogen from the insulating film 116 or the conductive film 114, so that a donor level is formed in the vicinity of the conduction band. , Carrier density increases.
  • the oxide semiconductor film 112 also has a function as an oxide conductor (OC: Oxide Conductor). Therefore, the oxide semiconductor film 112 has a higher carrier density than at least the channel region 108 i of the oxide semiconductor film 108.
  • an oxide semiconductor has a large energy gap and thus has a light-transmitting property with respect to visible light.
  • an oxide conductor is an oxide semiconductor having a donor level in the vicinity of the conduction band. Therefore, the oxide conductor is less influenced by absorption due to the donor level, and has a light-transmitting property similar to that of an oxide semiconductor with respect to visible light. Therefore, in order to prevent light from entering the oxide semiconductor film 112, the conductive film 114 is preferably provided over the oxide semiconductor film 112.
  • the conductive film 114 is preferably a light-shielding material. Further, a material having high conductivity is preferable, that is, it is preferable that the sheet resistance is low. Specifically, the sheet resistance of the conductive film 114 is preferably 100 ⁇ / sq. Or less, more preferably 10 ⁇ / sq. It may be the following. Therefore, the conductive film 114 preferably includes a metal.
  • the conductive film 114 when the conductive film 114 has a function of supplying at least one of nitrogen and hydrogen in excess, at least one of nitrogen and hydrogen may be supplied to the channel region 108 i of the oxide semiconductor film 108 in some cases. Therefore, the conductive film 114 preferably has a low function of supplying at least one of nitrogen and hydrogen. The conductive film 114 preferably has a low function of transmitting at least one of nitrogen and hydrogen.
  • the source region 108s, the drain region 108d, and the oxide semiconductor film 112 included in the oxide semiconductor film 108 may each include an element that forms oxygen vacancies.
  • Typical examples of the element that forms oxygen vacancies include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, and a rare gas.
  • Typical examples of rare gas elements include helium, neon, argon, krypton, and xenon.
  • the bond between the metal element and oxygen in the oxide semiconductor film is cut, and oxygen vacancies are formed.
  • oxygen bonded to the metal element in the oxide semiconductor film is bonded to the impurity element, so that oxygen is released from the metal element and oxygen vacancies are formed. The As a result, the carrier density in the oxide semiconductor film is increased and the conductivity is increased.
  • the side end portion of the insulating film 110, the side end portion of the oxide semiconductor film 112, and the side end portion of the conductive film 114 have a region where they are aligned.
  • the upper end portion of the insulating film 110 and the upper end portion of the oxide semiconductor film 112 are approximately aligned, and the upper end portion of the oxide semiconductor film 112 and the lower end portion of the conductive film 114 are approximately aligned. It is a configuration.
  • the above structure can be obtained by processing the insulating film 110 using the conductive film 114 as a mask.
  • the transistor 100 includes a region where the conductive film 106 and the conductive film 114 are in contact with each other through an opening 143 provided in the insulating film 104, the insulating film 110, and the oxide semiconductor film 112. Connected to. Therefore, the same potential is applied to the conductive film 106 and the conductive film 114.
  • the contact resistance (contact resistance) or the contact chain resistance between the conductive film 106 and the conductive film 114 is preferably low.
  • the transistor 100 has a structure in which the conductive film functioning as the gate electrode is provided above and below the oxide semiconductor film 108.
  • the oxide semiconductor film 108 includes a conductive film 106 functioning as a first gate electrode with the first gate insulating film and the second gate insulating film interposed therebetween. And between the oxide semiconductor film 112 and the conductive film 114 which function as the second gate electrode.
  • the length of the conductive film 106 in the channel width direction is longer than the length of the oxide semiconductor film 108 in the channel width direction.
  • the length of the oxide semiconductor film 112 in the channel width direction is longer than the length of the oxide semiconductor film 108 in the channel width direction.
  • the length of the conductive film 114 in the channel width direction is longer than the length of the oxide semiconductor film 108 in the channel width direction.
  • the conductive film 106 and the conductive film 114 each have a region in contact with the opening 143 provided in the insulating film 104, the insulating film 110, and the oxide semiconductor film 112, and are electrically connected to each other. At least one of the side surfaces in the channel width direction of the oxide semiconductor film 108 faces the conductive film 114 with the insulating film 110 interposed therebetween. That is, the entire oxide semiconductor film 108 in the channel width direction is covered with the conductive film 106 and the conductive film 114 with the first gate insulating film and the second gate insulating film interposed therebetween.
  • the conductive film 106 and the conductive film 114 surround the oxide semiconductor film 108 with the first gate insulating film and the second gate insulating film interposed therebetween.
  • the oxide semiconductor film 108 included in the transistor 100 is electrically formed by an electric field of the conductive film 106 functioning as the first gate electrode and the conductive film 114 functioning as the second gate electrode. Can be enclosed.
  • a device structure of a transistor that electrically surrounds an oxide semiconductor film in which a channel region is formed by an electric field of the first gate electrode and the second gate electrode is a surround channel (abbreviation: S-channel). It can be called a structure.
  • the transistor 100 Since the transistor 100 has an S-channel structure, an electric field for inducing a channel by the conductive film 106 and the conductive film 114 can be effectively applied to the oxide semiconductor film 108. Therefore, the current driving capability of the transistor 100 is improved, and high on-current characteristics can be obtained. Further, since the on-state current can be increased, the transistor 100 can be miniaturized. In addition, since the transistor 100 has a structure surrounded by the conductive film 106 and the conductive film 114, the mechanical strength of the transistor 100 can be increased.
  • the carrier flow region in the oxide semiconductor film 108 includes the oxide semiconductor film 108 on the insulating film 104 side, the oxide semiconductor film 108 on the insulating film 110 side, and the oxide semiconductor film. Therefore, the amount of carrier movement in the transistor 100 increases. As a result, the on-state current of the transistor 100 is increased and the field effect mobility is increased. Specifically, the field effect mobility is 10 cm 2 / V ⁇ s or more. Note that the field-effect mobility here is not an approximate value of mobility as a physical property value of the oxide semiconductor film but an index of current driving force in a saturation region of the transistor and is an apparent field-effect mobility.
  • an opening different from the opening 143 may be formed on the opposite side of the oxide semiconductor film 108 from the portion where the opening 143 is formed.
  • Oxide semiconductor film An oxide semiconductor can be used for the oxide semiconductor film 108 in the transistor 100 which is one embodiment of the present invention.
  • the oxide semiconductor will be described below.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the oxide semiconductor has indium, an element M, and zinc
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • a plurality of the above-described elements may be combined as the element M.
  • FIGS. 14A, 14B, and 14C a preferable range of the atomic ratio of indium, the element M, and zinc included in the oxide semiconductor of one embodiment of the present invention is described.
  • FIG. 14 does not describe the atomic ratio of oxygen.
  • terms of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor are [In], [M], and [Zn].
  • FIGS. 14A and 14B illustrate an example of a preferable range of the atomic ratio of indium, the element M, and zinc included in the oxide semiconductor according to one embodiment of the present invention.
  • FIG. 15 shows the crystal structure of InMZnO 4 when observed from a direction parallel to the b-axis.
  • a metal element in a layer containing element M, zinc, and oxygen (hereinafter referred to as (M, Zn) layer) shown in FIG. 15 represents element M or zinc.
  • M, Zn oxygen
  • InMZnO 4 has a layered crystal structure (also referred to as a layered structure), and as shown in FIG. 15, a layer containing indium and oxygen (hereinafter referred to as an In layer) is 1 while an (M, Zn) layer is 2 It becomes.
  • indium and element M can be substituted for each other. Therefore, the element M in the (M, Zn) layer can be replaced with indium and expressed as an (In, M, Zn) layer. In that case, a layered structure in which the In layer is 1 and the (In, M, Zn) layer is 2 is employed.
  • a film having an atomic ratio that deviates from the atomic ratio of the target is formed.
  • [Zn] of the film may be smaller than [Zn] of the target.
  • a plurality of phases may coexist in an oxide semiconductor (two-phase coexistence, three-phase coexistence, etc.).
  • the biphasic crystal structure and the layered crystal structure have two phases. Easy to coexist.
  • a grain boundary also referred to as a grain boundary
  • the carrier mobility (electron mobility) of the oxide semiconductor can be increased. This is because, in an oxide semiconductor containing indium, element M, and zinc, the s orbital of heavy metal mainly contributes to carrier conduction, and by increasing the indium content, the region where the s orbital overlaps becomes larger. This is because an oxide semiconductor with a high indium content has higher carrier mobility than an oxide semiconductor with a low indium content.
  • the oxide semiconductor according to one embodiment of the present invention preferably has an atomic ratio shown in Region A in FIG. 14A, which has a high carrier mobility and a low-boundary grain structure. .
  • An oxide semiconductor having an atomic ratio represented by the region B is an excellent oxide semiconductor particularly having high crystallinity and high carrier mobility.
  • the conditions under which an oxide semiconductor forms a layered structure are not uniquely determined by the atomic ratio. Depending on the atomic ratio, there is a difference in difficulty for forming a layered structure. On the other hand, even if the atomic ratio is the same, there may be a layered structure or a layered structure depending on the formation conditions. Therefore, the illustrated region is a region where the oxide semiconductor has an atomic ratio with a layered structure, and the boundaries between the regions A to C are not strict.
  • an oxide semiconductor with low carrier density is preferably used.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has few carrier generation sources, and thus can have a low carrier density.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor has a low density of defect states, and thus may have a low density of trap states.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated in some cases. Therefore, a transistor in which an oxide semiconductor containing an alkali metal or an alkaline earth metal is used for a channel region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor in the channel region.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ . 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • an oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen in a channel region is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18. Less than atoms / cm 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be imparted by using an oxide semiconductor in which impurities are sufficiently reduced for a channel region of a transistor.
  • the oxide semiconductor film preferably has an energy gap of 2 eV or more, 2.5 eV or more, or 3 eV or more.
  • the thickness of the oxide semiconductor film is 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 60 nm.
  • the oxide semiconductor film is an In-M-Zn oxide
  • the atomic ratio of metal elements in the oxide semiconductor film to be formed may vary by about plus or minus 40% of the atomic ratio of metal elements included in the sputtering target.
  • the source region 108 s and the drain region 108 d are in contact with the insulating film 116.
  • the source region 108s and the drain region 108d are in contact with the insulating film 116, at least one of hydrogen and nitrogen is added from the insulating film 116 to the source region 108s and the drain region 108d, so that the carrier density is increased.
  • the oxide semiconductor film 108 is not limited to the above structure, and a material having an appropriate composition may be used depending on required semiconductor characteristics and electrical characteristics (such as field-effect mobility and threshold voltage) of a transistor. Good.
  • the oxide semiconductor film in order to obtain the required semiconductor characteristics of the transistor, it is preferable that the oxide semiconductor film have appropriate carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, and the like. .
  • the oxide semiconductor film 108 may have a non-single crystal structure.
  • the non-single crystal structure includes, for example, a CAAC-OS (C Axis Crystalline Oxide Semiconductor) described later, a polycrystalline structure, a microcrystalline structure described later, or an amorphous structure.
  • the amorphous structure has the highest density of defect states
  • the CAAC-OS has the lowest density of defect states.
  • the oxide semiconductor film 108 includes a single-layer film including two or more of an amorphous structure region, a microcrystalline structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region, Or the structure where this film
  • the channel region 108i may have different crystallinity from the source region 108s and the drain region 108d. Specifically, in the oxide semiconductor film 108, the source region 108s and the drain region 108d may have lower crystallinity than the channel region 108i. This is because when the impurity element is added to the source region 108s and the drain region 108d, the source region 108s and the drain region 108d are damaged, and crystallinity is lowered.
  • the oxide semiconductor film 112 can be formed using a material and a manufacturing method similar to those of the oxide semiconductor film 108 described above.
  • the oxide semiconductor film 112 includes an In oxide, an In—Sn oxide, an In—Zn oxide, an In—Ga oxide, a Zn oxide, an Al—Zn oxide, or an In—Ga—Zn oxide. Etc. can be used.
  • an In—Sn oxide or an In—Ga—Zn oxide is preferably used.
  • a material such as indium tin oxide (abbreviation: ITO) or indium tin oxide containing silicon (abbreviation: ITSO) can be used.
  • ITO indium tin oxide
  • ITSO indium tin oxide containing silicon
  • the atomic ratio of the metal element of the sputtering target used for forming the In-M-Zn oxide is such that In is M or more. It is preferable to have a certain area.
  • the oxide semiconductor film 112 is not limited to the composition of the above sputtering target.
  • the oxide semiconductor film 112 can have a single-layer structure or a stacked structure including two or more layers.
  • oxide semiconductor film 112 an oxide semiconductor typified by In—Ga—Zn oxide can be used.
  • the oxide semiconductor has high carrier density when at least one of nitrogen and hydrogen is supplied from the insulating film 116.
  • the oxide semiconductor included in the oxide semiconductor film 112 functions as an oxide conductor (OC: Oxide Conductor). Therefore, the oxide semiconductor can be used as a gate electrode.
  • the second gate electrode has a structure including the oxide semiconductor film 112 and the conductive film 114
  • the above oxide conductor (OC) is used for the oxide semiconductor film 112
  • a metal film is used for the conductive film 114.
  • a laminated structure using is preferable.
  • the use of a stacked structure of an oxide semiconductor and a light-shielding metal film as the second gate electrode is preferable because the channel region 108 i formed below the oxide semiconductor film 112 can be shielded from light. .
  • the oxide semiconductor film 112 is formed over the oxide semiconductor or oxide conductor (OC).
  • a metal film for example, a titanium film, a tungsten film, etc.
  • a constituent element in the metal film is diffused to the oxide semiconductor or oxide conductor (OC) side and the resistance is reduced.
  • the resistance is reduced by time damage (for example, sputtering damage), or oxygen in the oxide semiconductor or the oxide conductor (OC) diffuses into the metal film, thereby reducing the resistance. .
  • the insulating film 104 can be formed using a sputtering method, a CVD method, an evaporation method, a pulse laser deposition (PLD) method, a printing method, a coating method, or the like as appropriate.
  • the insulating film 104 can be formed by a single layer or a stacked layer of an oxide insulating film and a nitride insulating film, for example. Note that in order to improve interface characteristics with the oxide semiconductor film 108, at least a region in contact with the oxide semiconductor film 108 in the insulating film 104 is preferably formed using an oxide insulating film.
  • oxygen contained in the insulating film 104 can be transferred to the oxide semiconductor film 108 by heat treatment.
  • the thickness of the insulating film 104 can be 50 nm or more, 100 nm or more and 3000 nm or less, or 200 nm or more and 1000 nm or less.
  • the insulating film 104 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, Ga—Zn oxide, or the like may be used, and the insulating film 104 can be provided as a single layer or a stacked layer.
  • a stacked structure of a silicon nitride film and a silicon oxynitride film is used as the insulating film 104.
  • oxygen can be efficiently introduced into the oxide semiconductor film 108 by using the insulating film 104 as a stacked structure and using a silicon nitride film on the lower layer side and a silicon oxynitride film on the upper layer side.
  • silicon oxynitride refers to a composition having a higher oxygen content than nitrogen, preferably oxygen is 55 atomic% or more and 65 atomic% or less, and nitrogen is 1 atomic% or more.
  • the term includes 20 atomic% or less, silicon in a range of 25 atomic% to 35 atomic%, and hydrogen in a range of 0.1 atomic% to 10 atomic%.
  • Silicon nitride oxide refers to a composition having a nitrogen content higher than that of oxygen.
  • nitrogen is 55 atomic% to 65 atomic%
  • oxygen is 1 atomic% to 20 atomic%
  • silicon is 25 This means that the concentration is in the range of atomic% to 35 atomic% and hydrogen in the concentration range of 0.1 atomic% to 10 atomic%.
  • the insulating film 104 is an oxide insulating film, and has a region containing oxygen in excess of the stoichiometric composition (oxygen-excess region). More preferred.
  • the insulating film 104 is an insulating film capable of releasing oxygen.
  • the insulating film 104 may be formed in an oxygen atmosphere. Alternatively, oxygen may be added to the insulating film 104 after deposition. A method for adding oxygen to the insulating film 104 after film formation will be described later.
  • hafnium silicate hafnium silicate to which nitrogen is added (HfSi x O y N z ), hafnium aluminate to which nitrogen is added (HfAl x O y N z ), hafnium oxide
  • a high-k material such as yttrium oxide can be preferably used.
  • the material containing hafnium or yttrium has a higher dielectric constant than silicon oxide or silicon oxynitride.
  • hafnium oxide having a crystal structure has a higher dielectric constant than hafnium oxide having an amorphous structure. Therefore, in order to obtain a transistor with low off-state current, it is preferable to use hafnium oxide having a crystal structure. Examples of the crystal structure include a monoclinic system and a cubic system. Note that one embodiment of the present invention is not limited thereto.
  • the insulating film 104 is formed by stacking a silicon nitride film on the conductive film 106 side and a silicon oxide film on the oxide semiconductor film 108 side.
  • the silicon nitride film has a relative dielectric constant higher than that of the silicon oxide film, and has a large film thickness necessary for obtaining a capacitance equivalent to that of the silicon oxide film. Therefore, by including a silicon nitride film as the first gate insulating film of the transistor 100, the first gate insulating film can be physically thickened. Accordingly, a decrease in the withstand voltage of the transistor 100 can be suppressed, and further, the withstand voltage can be improved, so that electrostatic breakdown of the transistor 100 can be suppressed.
  • the insulating film 110 functions as a gate insulating film of the transistor 100.
  • the insulating film 110 has a function of supplying oxygen to the oxide semiconductor film 108, particularly the channel region 108i.
  • the insulating film 110 can be formed using a single layer or a stacked layer of an oxide insulating film or a nitride insulating film.
  • a region in the insulating film 110 which is in contact with the oxide semiconductor film 108 is preferably formed using at least the oxide insulating film.
  • the insulating film 110 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, or the like may be used.
  • the thickness of the insulating film 110 can be 5 nm to 400 nm, 5 nm to 300 nm, or 10 nm to 250 nm.
  • the insulating film 110 preferably has few defects. Typically, it is preferable that the number of signals observed by an electron spin resonance (ESR) be small.
  • the signal described above includes the E ′ center where the g value is observed at 2.001.
  • the E ′ center is caused by silicon dangling bonds.
  • As the insulating film 110 a silicon oxide film or a silicon oxynitride film whose spin density due to the E ′ center is 3 ⁇ 10 17 spins / cm 3 or less, preferably 5 ⁇ 10 16 spins / cm 3 or less is used. Good.
  • a signal due to nitrogen dioxide (NO 2 ) may be observed in addition to the above signal.
  • the signal is split into three signals by N nuclear spins, each having a g value of 2.037 or more and 2.039 or less (referred to as the first signal), and a g value of 2.001 or more and 2.003.
  • the g value is observed below (referred to as the second signal) and from 1.964 to 1.966 (referred to as the third signal).
  • the insulating film 110 an insulating film whose spin density due to nitrogen dioxide (NO 2 ) is 1 ⁇ 10 17 spins / cm 3 or more and less than 1 ⁇ 10 18 spins / cm 3 is preferably used.
  • NO 2 nitrogen dioxide
  • nitrogen oxide (NO x ) containing nitrogen dioxide (NO 2 ) forms a level in the insulating film 110.
  • the level is located in the energy gap of the oxide semiconductor film 108. Therefore, when nitrogen oxide (NOx) diffuses to the interface between the insulating film 110 and the oxide semiconductor film 108, the level may trap electrons on the insulating film 110 side. As a result, trapped electrons remain in the vicinity of the interface between the insulating film 110 and the oxide semiconductor film 108, so that the threshold voltage of the transistor is shifted in the positive direction. Therefore, when the insulating film 110 is a film with a low content of nitrogen oxides, the threshold voltage shift of the transistor can be reduced.
  • a silicon oxynitride film can be used as the insulating film that emits less nitrogen oxide (NO x ).
  • the silicon oxynitride film is a film in which the amount of ammonia released is larger than the amount of nitrogen oxide (NO x ) released in a temperature programmed desorption gas analysis (TDS).
  • TDS temperature programmed desorption gas analysis
  • the discharge amount is 1 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 19 cm ⁇ 3 or less.
  • the amount of ammonia released is the total amount when the temperature of the heat treatment in TDS is 50 ° C. or higher and 650 ° C. or lower, or 50 ° C. or higher and 550 ° C. or lower.
  • nitrogen oxide (NO x ) reacts with ammonia and oxygen in the heat treatment, nitrogen oxide (NO x ) is reduced by using an insulating film that releases a large amount of ammonia.
  • the nitrogen concentration in the film is preferably 6 ⁇ 10 20 atoms / cm 3 or less.
  • hafnium silicate HfSiO x
  • hafnium silicate added with nitrogen HfSi x O y N z
  • hafnium aluminate added with nitrogen HfAl x O y N z
  • hafnium oxide or the like
  • High-k materials may be used. By using the high-k material, gate leakage of the transistor can be reduced.
  • the insulating film 110 may be formed by a CVD method using an organosilane gas.
  • the organic silane gas include ethyl silicate (TEOS: chemical formula Si (OC 2 H 5 ) 4 ), tetramethylsilane (TMS: chemical formula Si (CH 3 ) 4 ), tetramethylcyclotetrasiloxane (TMCTS), and octamethylcyclotetrasiloxane.
  • silicon-containing compounds such as (OMCTS), hexamethyldisilazane (HMDS), triethoxysilane (SiH (OC 2 H 5 ) 3 ), trisdimethylaminosilane (SiH (N (CH 3 ) 2 ) 3 ) it can.
  • HMDS hexamethyldisilazane
  • SiH (OC 2 H 5 ) 3 triethoxysilane
  • SiH (N (CH 3 ) 2 ) 3 ) trisdimethylaminosilane
  • the insulating film 116 includes at least one of nitrogen and hydrogen.
  • An example of the insulating film 116 is a nitride insulating film.
  • the nitride insulating film can be formed using, for example, silicon nitride, silicon nitride oxide, aluminum nitride, aluminum nitride oxide, or the like.
  • the concentration of hydrogen contained in the insulating film 116 is preferably 1 ⁇ 10 22 atoms / cm 3 or more.
  • the insulating film 116 is in contact with the source region 108s and the drain region 108d of the oxide semiconductor film 108.
  • the insulating film 116 has a region in contact with the oxide semiconductor film 112.
  • each of the source region 108s, the drain region 108d, and the oxide semiconductor film 112 may have a region where the hydrogen concentration in the film is the same by being in contact with the insulating film 116.
  • an oxide insulating film or a nitride insulating film can be formed as a single layer or a stacked layer.
  • the insulating film 118 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, Ga—Zn oxide, or the like may be used, and the insulating film 118 can be provided as a single layer or a stacked layer.
  • the insulating film 118 is preferably a film that functions as a barrier film of hydrogen, water, etc. from the outside.
  • the thickness of the insulating film 118 can be greater than or equal to 30 nm and less than or equal to 500 nm, or greater than or equal to 100 nm and less than or equal to 400 nm.
  • the conductive film 106 and the conductive films 120s and 120d can be formed by a sputtering method, a vacuum evaporation method, a pulse laser deposition (PLD) method, a thermal CVD method, or the like.
  • a metal element selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, nickel, iron, cobalt, and tungsten, or the above-described metal element is used as a component.
  • an alloy in which the above-described metal elements are combined can be used.
  • the conductive film 106 and the conductive films 120s and 120d may have a single-layer structure or a stacked structure including two or more layers.
  • a material containing copper for the conductive film 106 and the conductive films 120s and 120d.
  • the resistance can be reduced. For example, signal delay and the like can be suppressed even when a large-area substrate is used as the substrate 102.
  • the conductive film 106 and the conductive films 120s and 120d are formed using an oxide containing indium and tin (abbreviation: ITO), an oxide containing tungsten and indium, an oxide containing tungsten, indium, and zinc, and titanium and indium.
  • Oxide containing titanium, indium and tin, oxide containing indium and zinc, oxide containing indium, gallium and zinc, oxide containing silicon, indium and tin (abbreviation: A light-transmitting conductive material such as ITSO) can also be used.
  • ITSO oxide containing silicon, indium and tin
  • a stacked structure of the above light-transmitting conductive material and the above metal element can be employed.
  • the thickness of the conductive film 106 and the conductive films 120s and 120d can be 30 nm to 500 nm, or 100 nm to 400 nm.
  • Conductive film 114 functioning as second gate electrode is formed using a material and a manufacturing method similar to those of the conductive film 106 functioning as the first gate electrode and the conductive films 120 s and 120 d functioning as the pair of electrodes described above. Can be formed. Or these laminated structures may be sufficient.
  • the conductive film 114 preferably has a low function of supplying at least one of nitrogen and hydrogen.
  • the conductive film 114 preferably has a low function of transmitting at least one of nitrogen and hydrogen.
  • copper, molybdenum, tungsten, titanium, and tantalum, or nitrides thereof are preferable.
  • Nitride including nitrogen and metal such as molybdenum nitride, tantalum nitride, and titanium nitride is preferable because it has high conductivity, high barrier property against copper or hydrogen, and is stable.
  • the substrate 102 various substrates can be used and are not particularly limited.
  • the substrate include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI substrate, a glass substrate, a quartz substrate, a ceramic substrate, a sapphire substrate, a plastic substrate, a metal substrate, a stainless steel substrate, and a stainless steel foil.
  • the glass substrate include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • Examples of a flexible substrate, a laminated film, a base film and the like include the following.
  • plastics represented by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), and polyethersulfone (PES).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • Another example is a synthetic resin such as acrylic.
  • examples include polypropylene, polyester, polyvinyl fluoride, and polyvinyl chloride.
  • examples include polyamide, polyimide, aramid, epoxy, an inorganic vapor deposition film, and papers.
  • a transistor by manufacturing a transistor using a semiconductor substrate, a single crystal substrate, an SOI substrate, or the like, a transistor with small variation in characteristics, size, or shape, high current capability, and small size can be manufactured. . When a circuit is formed using such transistors, the power consumption of the circuit can be reduced or the circuit can be highly integrated.
  • the sixth generation (1500 mm ⁇ 1850 mm), the seventh generation (1870 mm ⁇ 2200 mm), the eighth generation (2200 mm ⁇ 2400 mm), the ninth generation (2400 mm ⁇ 2800 mm), the tenth generation.
  • a large area substrate such as a generation (2950 mm ⁇ 3400 mm)
  • a large display device can be manufactured.
  • a flexible substrate may be used as the substrate 102, and the transistor may be formed directly over the flexible substrate.
  • a separation layer may be provided between the substrate 102 and the transistor. The separation layer can be used for separation from the substrate 102 and transfer to another substrate after the semiconductor device is partially or entirely completed thereon. At that time, the transistor can be transferred to a substrate having poor heat resistance or a flexible substrate. Note that, for example, a structure in which an inorganic film of a tungsten film and a silicon oxide film is stacked or a structure in which a resin film such as polyimide is formed over a substrate can be used for the above-described release layer.
  • Examples of a substrate on which a transistor is transferred include a paper substrate, a cellophane substrate, an aramid film substrate, a polyimide film substrate, a stone substrate, a wood substrate, a cloth substrate (natural fiber) in addition to the above-described substrate capable of forming a transistor.
  • a substrate on which a transistor is transferred includes a paper substrate, a cellophane substrate, an aramid film substrate, a polyimide film substrate, a stone substrate, a wood substrate, a cloth substrate (natural fiber) in addition to the above-described substrate capable of forming a transistor.
  • synthetic fibers including nylon, polyurethane, polyester
  • recycled fibers including acetate, cupra, rayon, recycled polyester
  • leather substrates rubber substrates, and the like.
  • FIG. 2A is a top view of the transistor 100A
  • FIG. 2B is a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG. 2A
  • FIG. 2C is FIG. 2A. It is sectional drawing between dashed-dotted lines Y1-Y2.
  • the lower end portion of the oxide semiconductor film 112 included in the transistor 100A is formed inside the upper end portion of the insulating film 110.
  • the side end portion of the insulating film 110 is located outside the side end portion of the oxide semiconductor film 112.
  • the oxide semiconductor film 112, the conductive film 114, and the insulating film 110 are processed with the same mask, the oxide semiconductor film 112 and the conductive film 114 are formed by a wet etching method, and the insulating film 110 is formed by a dry etching method.
  • the above structure can be obtained by processing each.
  • the region 108f may be formed in the oxide semiconductor film 108 in some cases.
  • the region 108f is formed between the channel region 108i and the source region 108s, and between the channel region 108i and the drain region 108d.
  • the region 108f functions as either a high resistance region or a low resistance region.
  • the high resistance region is a region which has the same resistance as the channel region 108 i and does not overlap with the oxide semiconductor film 112 and the conductive film 114 which function as gate electrodes.
  • the region 108f functions as a so-called offset region.
  • the region 108f may be 1 ⁇ m or less in the channel length (L) direction in order to suppress a decrease in on-state current of the transistor 100A.
  • the low resistance region is a region having a resistance lower than that of the channel region 108i and higher than that of the source region 108s and the drain region 108d.
  • the region 108f functions as a so-called LDD (Lightly Doped Drain) region.
  • LDD Lightly Doped Drain
  • the region 108f is a low-resistance region
  • at least one of hydrogen and nitrogen is supplied from the insulating film 116 to the region 108f, or the insulating film 110, the oxide semiconductor film 112, and the conductive film 114 are formed.
  • an impurity element is added from above the conductive film 114, and the impurity is added to the oxide semiconductor film 108 through the insulating film 110.
  • FIG. 3A and 3B are cross-sectional views of the transistor 100B.
  • a top view of the transistor 100B is similar to the transistor 100A illustrated in FIG. 2A, and thus will be described with reference to FIG. 3A is a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG. 2A, and FIG. 3B is a cross-sectional view taken along the dashed-dotted line Y1-Y2 in FIG.
  • the transistor 100B is different from the transistor 100A described above in that an insulating film 122 functioning as a planarization insulating film is provided.
  • Other configurations are similar to those of the transistor 100A described above, and have the same effects.
  • the insulating film 122 has a function of flattening unevenness caused by a transistor or the like.
  • the insulating film 122 only needs to be insulative and is formed using an inorganic material or an organic material.
  • the inorganic material include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, and aluminum nitride.
  • photosensitive resin materials such as an acrylic resin or a polyimide resin, are mentioned, for example.
  • the shape of the opening included in the insulating film 122 is smaller than the openings 141s and 141d.
  • the shape is not limited to this, and for example, the openings 141s and 141d are used.
  • the shape may be the same as or larger than the openings 141s and 141d.
  • 3A and 3B illustrate the structure in which the conductive films 120s and 120d are provided over the insulating film 122, but the present invention is not limited thereto.
  • the conductive films 120s and 120d are provided over the insulating film 118.
  • the insulating film 122 may be provided over the conductive films 120s and 120d.
  • FIG. 4A and 4B are cross-sectional views of the transistor 100C.
  • a top view of the transistor 100C is similar to the transistor 100 illustrated in FIG. 1A, and thus will be described with reference to FIG. 4A is a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG. 1A, and FIG. 4B is a cross-sectional view taken along the dashed-dotted line Y1-Y2 in FIG.
  • the transistor 100C is different from the transistor 100 described above in the shape of the insulating film 110. Other configurations are similar to those of the transistor 100 described above, and have the same effects.
  • the insulating film 110 included in the transistor 100C is located on the inner side than the oxide semiconductor film 112.
  • the side surface of the insulating film 110 is located inside the lower end portion of the oxide semiconductor film 112.
  • the insulating film 110 is side-etched by wet etching using an etchant or the like, whereby the structure illustrated in FIGS. 4A and 4B can be obtained.
  • a hollow region 147 is formed below the oxide semiconductor film 112.
  • the hollow region 147 has air and functions as a part of the gate insulating film. Note that the relative dielectric constant of the hollow region 147 is approximately 1 as in the case of air. Therefore, with the structure of the transistor 100C, when a voltage is applied to the oxide semiconductor film 112 functioning as a gate electrode, a voltage applied to the channel region 108i below the hollow region 147 is reduced below the insulating film 110. The voltage is lower than the voltage applied to the channel region 108i. Therefore, the channel region 108 i below the hollow region 147 effectively functions as an overlap region (also referred to as a Lov region). Note that the Lov region is a region that overlaps with the oxide semiconductor film 112 functioning as a gate electrode and has lower resistance than the channel region 108i.
  • FIG. 5A and 5B are cross-sectional views of the transistor 100D.
  • a top view of the transistor 100D is similar to the transistor 100 illustrated in FIG. 1A, and thus will be described with reference to FIG. 5A is a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG. 1A, and FIG. 5B is a cross-sectional view taken along the dashed-dotted line Y1-Y2 in FIG.
  • the transistor 100D is different in the shape of the transistor 100, the insulating film 110, and the insulating film 116 described above. Other configurations are similar to those of the transistor 100 described above, and have the same effects.
  • the insulating film 110 included in the transistor 100D is located inside the oxide semiconductor film 112 and the conductive film 114.
  • the side surface of the insulating film 110 is located inside the lower end portion of the oxide semiconductor film 112.
  • the insulating film 110 is side-etched by wet etching using an etchant or the like, whereby the structure illustrated in FIGS. it can.
  • the insulating film 116 is formed so that the insulating film 116 also enters below the oxide semiconductor film 112, and the insulating film 116 is located below the oxide semiconductor film 112. In contact with the oxide semiconductor film 108 located at
  • the source region 108 s and the drain region 108 d are located on the inner side than the lower end portion of the oxide semiconductor film 112.
  • the transistor 100D has a Lov region.
  • a high-resistance region is not formed between the channel region 108i and the source region 108s and the drain region 108d, so that the on-state current of the transistor is increased. Is possible.
  • FIG. 6A and 6B are cross-sectional views of the transistor 100E.
  • a top view of the transistor 100E is similar to the transistor 100 illustrated in FIG. 1A, and thus will be described with reference to FIG. 6A is a cross-sectional view taken along one-dot chain line X1-X2 in FIG. 1A, and FIG. 6B is a cross-sectional view taken along one-dot chain line Y1-Y2 in FIG.
  • the transistor 100E is different from the transistor 100 described above in the structure of the oxide semiconductor film 108. Other configurations are similar to those of the transistor 100 described above, and have the same effects.
  • the oxide semiconductor film 108 included in the transistor 100E includes the oxide semiconductor film 108_1 over the insulating film 116, the oxide semiconductor film 108_2 over the oxide semiconductor film 108_1, and the oxide semiconductor film 108_3 over the oxide semiconductor film 108_2. Have.
  • the channel region 108i, the source region 108s, and the drain region 108d each have a three-layer structure of the oxide semiconductor film 108_1, the oxide semiconductor film 108_2, and the oxide semiconductor film 108_3.
  • FIG. 7A and 7B are cross-sectional views of the transistor 100F.
  • a top view of the transistor 100F is similar to the transistor 100 illustrated in FIG. 1A, and thus will be described with reference to FIG. 7A is a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG. 1A, and FIG. 7B is a cross-sectional view taken along the dashed-dotted line Y1-Y2 in FIG.
  • the transistor 100F is different from the transistor 100 described above in the structure of the oxide semiconductor film 108. Other configurations are similar to those of the transistor 100 described above, and have the same effects.
  • the oxide semiconductor film 108 included in the transistor 100F includes an oxide semiconductor film 108_2 over the insulating film 116 and an oxide semiconductor film 108_3 over the oxide semiconductor film 108_2.
  • the channel region 108i, the source region 108s, and the drain region 108d each have a two-layer structure of the oxide semiconductor film 108_2 and the oxide semiconductor film 108_3.
  • the transistor 100F has a stacked structure of the oxide semiconductor film 108_2 and the oxide semiconductor film 108_3 in the channel region 108i.
  • the oxide semiconductor has a two-layer structure or a three-layer structure.
  • the band diagram of the insulator in contact with the stacked structure of the oxide semiconductor S1, the oxide semiconductor S2, and the oxide semiconductor S3, and the band diagram of the insulator in contact with the stacked structure of the oxide semiconductor S2 and the oxide semiconductor S3, This will be described with reference to FIG. Note that in FIG. 16, the oxide semiconductors included in the oxide semiconductor films 108_1, 108_2, and 108_3 are denoted as oxide semiconductors S1, S2, and S3, and the insulator included in the insulating films 104 and 110 is defined as the insulators I1 and I2. It expresses.
  • FIG. 16A is an example of a band diagram in the film thickness direction of a stacked structure including the insulator I1, the oxide semiconductor S1, the oxide semiconductor S2, the oxide semiconductor S3, and the insulator I2.
  • FIG. 16B is an example of a band diagram in the film thickness direction of the stacked structure including the insulator I1, the oxide semiconductor S2, the oxide semiconductor S3, and the insulator I2. Note that the band diagram shows the energy level (Ec) at the lower end of the conduction band of the insulator I1, the oxide semiconductor S1, the oxide semiconductor S2, the oxide semiconductor S3, and the insulator I2 for easy understanding.
  • Ec energy level
  • the energy level at the bottom of the conduction band is closer to the vacuum level than the oxide semiconductor S2, typically, the energy level at the bottom of the conduction band of the oxide semiconductor S2;
  • the difference from the energy level at the lower end of the conduction band of the oxide semiconductor S1 and the oxide semiconductor S3 is preferably 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less. That is, the difference between the electron affinity of the oxide semiconductor S1 and the oxide semiconductor S3 and the electron affinity of the oxide semiconductor S2 is 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less. preferable.
  • the energy level at the lower end of the conduction band changes gently. In other words, it can be said that it is continuously changed or continuously joined.
  • the defect state density of the mixed layer formed at the interface between the oxide semiconductor S1 and the oxide semiconductor S2 or the interface between the oxide semiconductor S2 and the oxide semiconductor S3 is lowered. Good.
  • the oxide semiconductor S1 and the oxide semiconductor S2 and the oxide semiconductor S2 and the oxide semiconductor S3 have a common element (main component) in addition to oxygen, so that the density of defect states is low.
  • a layer can be formed.
  • the oxide semiconductor S2 is an In—Ga—Zn oxide semiconductor, an In—Ga—Zn oxide semiconductor, a Ga—Zn oxide semiconductor, gallium oxide, or the like is used as the oxide semiconductor S1 or the oxide semiconductor S3. Good.
  • the main path of carriers is the oxide semiconductor S2. Since the defect level density at the interface between the oxide semiconductor S1 and the oxide semiconductor S2 and the interface between the oxide semiconductor S2 and the oxide semiconductor S3 can be lowered, the influence on the carrier conduction due to interface scattering is small. High on-current can be obtained.
  • the trapped electrons behave like fixed charges, so that the threshold voltage of the transistor shifts in the positive direction.
  • the trap level can be kept away from the oxide semiconductor S2. With this structure, the threshold voltage of the transistor can be prevented from shifting in the positive direction.
  • the oxide semiconductor S1 and the oxide semiconductor S3 are made of a material having sufficiently low conductivity as compared with the oxide semiconductor S2.
  • the oxide semiconductor S2, the interface between the oxide semiconductor S2 and the oxide semiconductor S1, and the interface between the oxide semiconductor S2 and the oxide semiconductor S3 mainly function as a channel region.
  • the oxide semiconductor S2 when an oxide semiconductor having an atomic ratio indicated by the region A is used for the oxide semiconductor S2, [M] / [In] is 1 or more, preferably 2 or more in the oxide semiconductor S1 and the oxide semiconductor S3. It is preferable to use an oxide semiconductor.
  • the oxide semiconductor S3 it is preferable to use an oxide semiconductor in which [M] / ([Zn] + [In]) is 1 or more, which can obtain sufficiently high insulation.
  • FIGS. 8A to 11B are cross-sectional views in the channel length (L) direction and the channel width (W) direction, which illustrate a method for manufacturing the transistor 100.
  • a conductive film to be the conductive film 106 is formed over the substrate 102, and then the conductive film is processed into an island shape to form the conductive film 106 (see FIG. 8A).
  • the conductive film 106 can be formed using a sputtering method, a CVD method, an evaporation method, a pulsed laser deposition (PLD) method, a printing method, a coating method, or the like as appropriate.
  • a tungsten film with a thickness of 100 nm is formed as the conductive film 106 by a sputtering method.
  • a tantalum nitride film with a thickness of 10 nm and a copper film with a thickness of 100 nm are formed by a sputtering method.
  • the insulating film 104 is formed over the substrate 102 and the conductive film 106, and an oxide semiconductor film is formed over the insulating film 104. After that, the oxide semiconductor film is processed into an island shape, so that the oxide semiconductor film 107 is formed (see FIG. 8B).
  • the insulating film 104 can be formed using a sputtering method, a CVD method, a vapor deposition method, a pulsed laser deposition (PLD) method, a printing method, a coating method, or the like as appropriate.
  • a 400-nm-thick silicon nitride film and a 50-nm-thick silicon oxynitride film are formed as the insulating film 104 using a PECVD apparatus.
  • oxygen may be added to the insulating film 104 after the insulating film 104 is formed.
  • oxygen added to the insulating film 104 include oxygen radicals, oxygen atoms, oxygen atom ions, and oxygen molecular ions.
  • examples of the method for adding oxygen include an ion doping method, an ion implantation method, a plasma treatment method, and the like.
  • oxygen may be added to the insulating film 104 through the film.
  • a metal element selected from indium, zinc, gallium, tin, aluminum, chromium, tantalum, titanium, molybdenum, nickel, iron, cobalt, and tungsten, and the metal element described above are included.
  • Conductive materials such as alloys described above, alloys combining the above metal elements, metal nitrides including the above metal elements, metal oxides including the above metal elements, and metal nitride oxides including the above metal elements Can be used.
  • the amount of oxygen added to the insulating film 104 can be increased by exciting oxygen with a microwave to generate high-density oxygen plasma.
  • the oxide semiconductor film 107 can be formed by a sputtering method, a coating method, a pulsed laser deposition method, a laser ablation method, a thermal CVD method, or the like. Note that the oxide semiconductor film 107 can be processed by forming a mask over the oxide semiconductor film by a lithography process and then etching part of the oxide semiconductor film using the mask. Alternatively, the element-separated oxide semiconductor film 107 may be directly formed by a printing method.
  • an RF power supply device When an oxide semiconductor film is formed by a sputtering method, an RF power supply device, an AC power supply device, a DC power supply device, or the like can be used as appropriate as a power supply device for generating plasma.
  • a sputtering gas for forming the oxide semiconductor film a rare gas (typically argon), oxygen, a rare gas, and a mixed gas of oxygen are used as appropriate. Note that in the case of a mixed gas of a rare gas and oxygen, it is preferable to increase the gas ratio of oxygen to the rare gas.
  • the substrate temperature is set to 150 ° C. to 750 ° C., 150 ° C. to 450 ° C., or 200 ° C. to 350 ° C.
  • crystallinity can be increased.
  • heat treatment may be performed to dehydrogenate or dehydrate the oxide semiconductor film 107.
  • the temperature of the heat treatment is typically 150 ° C. or higher and lower than the substrate strain point, 250 ° C. or higher and 450 ° C. or lower, or 300 ° C. or higher and 450 ° C. or lower.
  • the heat treatment can be performed in an inert gas atmosphere containing nitrogen or a rare gas such as helium, neon, argon, xenon, or krypton.
  • heating may be performed in an oxygen atmosphere.
  • the inert atmosphere and the oxygen atmosphere do not contain hydrogen, water, or the like.
  • the treatment time may be 3 minutes or more and 24 hours or less.
  • an electric furnace, an RTA apparatus, or the like can be used for the heat treatment.
  • the RTA apparatus heat treatment can be performed at a temperature equal to or higher than the strain point of the substrate for a short time. Therefore, the heat treatment time can be shortened.
  • the hydrogen concentration obtained by secondary ion mass spectrometry in the oxide semiconductor film is 5 ⁇ 10 19 atoms / cm 3 or less, or 1 ⁇ 10 19 atoms / cm 3 or less, 5 ⁇ 10 18 atoms / cm 3 or less, or 1 ⁇ 10 18 atoms / cm 3 or less, or 5 ⁇ 10 17 atoms / cm 3 or less Or 1 ⁇ 10 16 atoms / cm 3 or less.
  • an insulating film 110_0 is formed over the insulating film 104 and the oxide semiconductor film 107 (see FIG. 8C).
  • a silicon oxide film or a silicon oxynitride film can be formed by a PECVD method.
  • a deposition gas and an oxidation gas containing silicon as the source gas.
  • the deposition gas containing silicon include silane, disilane, trisilane, and fluorinated silane.
  • the oxidizing gas include oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide.
  • the flow rate of the oxidizing gas is greater than 20 times and less than 100 times, or greater than or equal to 40 times and less than or equal to 80 times, and the pressure in the treatment chamber is less than 100 Pa or less than 50 Pa.
  • the substrate placed in the processing chamber evacuated in the PECVD apparatus is held at 280 ° C. or higher and 400 ° C. or lower, and a source gas is introduced into the processing chamber so that the pressure in the processing chamber is 20 Pa or higher and 250 Pa.
  • a dense silicon oxide film or silicon oxynitride film can be formed as the insulating film 110_0 under conditions where the pressure is higher than or equal to 100 Pa and lower than or equal to 250 Pa and high-frequency power is supplied to an electrode provided in the treatment chamber.
  • the insulating film 110_0 may be formed by a plasma CVD method using a microwave.
  • Microwave refers to the frequency range from 300 MHz to 300 GHz.
  • the electron temperature is low and the electron energy is small.
  • the ratio used for accelerating electrons is small, it can be used for dissociation and ionization of more molecules, and high density plasma (high density plasma) can be excited. . Therefore, the insulating film 110_0 with little plasma damage to the deposition surface and deposits and few defects can be formed.
  • the insulating film 110_0 can be formed by a CVD method using an organosilane gas.
  • the organic silane gas include ethyl silicate (TEOS: chemical formula Si (OC 2 H 5 ) 4 ), tetramethylsilane (TMS: chemical formula Si (CH 3 ) 4 ), tetramethylcyclotetrasiloxane (TMCTS), and octamethylcyclotetrasiloxane.
  • silicon-containing compounds such as (OMCTS), hexamethyldisilazane (HMDS), triethoxysilane (SiH (OC 2 H 5 ) 3 ), trisdimethylaminosilane (SiH (N (CH 3 ) 2 ) 3 ) it can.
  • HMDS hexamethyldisilazane
  • SiH (OC 2 H 5 ) 3 triethoxysilane
  • SiH (N (CH 3 ) 2 ) 3 ) trisdimethylaminosilane
  • a silicon oxynitride film with a thickness of 150 nm is formed using a PECVD apparatus.
  • the oxide semiconductor film 112_0 is formed over the insulating film 110_0. Note that when the oxide semiconductor film 112_0 is formed, oxygen is added from the oxide semiconductor film 112_0 to the insulating film 110_0 (see FIG. 8D).
  • a sputtering method is preferably used in an atmosphere containing oxygen gas at the time of formation.
  • oxygen can be preferably added to the insulating film 110_0.
  • oxygen added to the insulating film 110_0 is schematically represented by an arrow.
  • the oxide semiconductor film 112_0 can be formed using a material similar to that of the oxide semiconductor film 107 described above.
  • an oxide semiconductor film with a thickness of 20 nm is formed.
  • the oxide semiconductor film 112_0, the insulating film 110_0, and part of the insulating film 104 are etched, whereby the conductive film 106 is formed.
  • the reaching opening 143 is formed (see FIG. 9A).
  • the opening 143 As a method for forming the opening 143, a wet etching method and / or a dry etching method can be used as appropriate. In this embodiment, the opening 143 is formed using a dry etching method.
  • a conductive film 114_0 is formed over the oxide semiconductor film 112_0 so as to cover the opening 143.
  • the conductive film 106 and the conductive film 114_0 are electrically connected to each other (see FIG. 9B).
  • a mask 140 is formed by a lithography process at a desired position on the conductive film 114_0 (see FIG. 9C).
  • etching is performed on the mask 140 to process the conductive film 114_0, the oxide semiconductor film 112_0, and the insulating film 110_0, and then the island 140 is removed by removing the mask 140. Then, an island-shaped oxide semiconductor film 112 and an island-shaped insulating film 110 are formed (see FIG. 9D).
  • the conductive film 114_0, the oxide semiconductor film 112_0, and the insulating film 110_0 are processed by a dry etching method.
  • the thickness of the oxide semiconductor film 107 in a region where the conductive film 114 does not overlap may be reduced.
  • the thickness of the insulating film 104 in a region where the oxide semiconductor film 107 does not overlap with the conductive film 114 may be thin.
  • the impurity element 145 is added over the insulating film 104, the oxide semiconductor film 107, the oxide semiconductor film 112, and the conductive film 114 (see FIG. 10A).
  • the impurity element 145 As a method for adding the impurity element 145, there are an ion doping method, an ion implantation method, a plasma treatment method, and the like.
  • the impurity element can be added by performing plasma treatment by generating plasma in a gas atmosphere containing the impurity element to be added.
  • a dry etching apparatus, an ashing apparatus, a plasma CVD apparatus, a high-density plasma CVD apparatus, or the like can be used as an apparatus for generating the plasma.
  • source gases for the impurity element 145 B 2 H 6 , PH 3 , CH 4 , N 2 , NH 3 , AlH 3 , AlCl 3 , SiH 4 , Si 2 H 6 , F 2 , HF, H 2 and rare
  • One or more of the gases can be used.
  • one or more of B 2 H 6 , PH 3 , N 2 , NH 3 , AlH 3 , AlCl 3 , F 2 , HF, and H 2 diluted with a rare gas can be used.
  • One or more of B 2 H 6 , PH 3 , N 2 , NH 3 , AlH 3 , AlCl 3 , F 2 , HF, and H 2 diluted with a rare gas is used to convert the impurity element 145 into the oxide semiconductor film 107 and By adding the oxide semiconductor film 112, one or more of a rare gas, hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, and chlorine can be added to the oxide semiconductor film 107 and the oxide semiconductor film 112. it can.
  • one of B 2 H 6 , PH 3 , CH 4 , N 2 , NH 3 , AlH 3 , AlCl 3 , SiH 4 , Si 2 H 6 , F 2 , HF, and H 2 may be added to the oxide semiconductor film 107 and the oxide semiconductor film 112.
  • rare A gas may be added to the oxide semiconductor film 107 and the oxide semiconductor film 112.
  • the addition of the impurity element 145 may be controlled by appropriately setting implantation conditions such as an acceleration voltage and a dose.
  • the acceleration voltage may be 10 kV to 100 kV and the dose may be 1 ⁇ 10 13 ions / cm 2 to 1 ⁇ 10 16 ions / cm 2 , for example, 1 ⁇ It may be 10 14 ions / cm 2 .
  • an acceleration voltage of 30 kV and a dose amount of 1 ⁇ 10 13 ions / cm 2 or more and 5 ⁇ 10 16 ions / cm 2 or less may be used, for example, 1 ⁇ 10 15 ions. / Cm 2 is sufficient.
  • the structure in which the impurity element 145 is added after the mask 140 is removed is illustrated; however, the present invention is not limited to this.
  • the impurity element 145 is left in a state where the mask 140 remains. Addition may be performed.
  • argon is added to the oxide semiconductor film 107 and the oxide semiconductor film 112 as the impurity element 145 using a doping apparatus.
  • a doping apparatus for example, a structure in which nitrogen is added may be used. Further, for example, the step of adding the impurity element 145 may not be performed.
  • the insulating film 116 is formed over the insulating film 104, the oxide semiconductor film 107, the oxide semiconductor film 112, and the conductive film 114. Note that when the insulating film 116 is formed, the oxide semiconductor film 107 in contact with the insulating film 116 becomes the source region 108s and the drain region 108d. In addition, the oxide semiconductor film 107 that is not in contact with the insulating film 116, in other words, the oxide semiconductor film 107 that is in contact with the insulating film 110 serves as a channel region 108i. Accordingly, the oxide semiconductor film 108 including the channel region 108i, the source region 108s, and the drain region 108d is formed (see FIG. 10B).
  • the insulating film 116 can be formed by selecting a material that can be used for the insulating film 116.
  • a 100-nm-thick silicon nitride film is formed as the insulating film 116 using a PECVD apparatus.
  • the oxide semiconductor film 112 By using a silicon nitride film as the insulating film 116, hydrogen in the silicon nitride film enters the oxide semiconductor film 112, the source region 108 s, and the drain region 108 d in contact with the insulating film 116, so that the oxide semiconductor film 112 and the source region
  • the carrier density of 108s and the drain region 108d can be increased.
  • an insulating film 118 is formed over the insulating film 116 (see FIG. 10C).
  • the insulating film 118 can be formed by selecting a material that can be used for the insulating film 118.
  • a 300-nm-thick silicon oxynitride film is formed as the insulating film 118 using a PECVD apparatus.
  • the insulating film 118 and a part of the insulating film 116 are etched, whereby the opening 141s reaching the source region 108s and the drain region 108d are formed. And reaching opening 141d (see FIG. 11A).
  • a wet etching method and / or a dry etching method can be used as appropriate.
  • the insulating film 118 and the insulating film 116 are processed using a dry etching method.
  • a conductive film 120 is formed over the insulating film 118 so as to cover the openings 141s and 141d (see FIG. 11B).
  • the conductive film 120 can be formed by selecting a material that can be used for the conductive films 120s and 120d.
  • a sputtering apparatus is used to form a stacked film of a titanium film with a thickness of 50 nm, an aluminum film with a thickness of 400 nm, and a titanium film with a thickness of 100 nm.
  • part of the conductive film 120 is etched to form conductive films 120s and 120d (see FIG. 11C). .
  • a wet etching method and / or a dry etching method can be used as appropriate.
  • the conductive film 120 is processed using a dry etching method to form the conductive films 120 s and 120 d.
  • the transistor 100 illustrated in FIG. 1 can be manufactured.
  • a film (an insulating film, an oxide semiconductor film, a conductive film, or the like) included in the transistor 100 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, a pulse laser deposition (PLD) method, an atomic layer formation, or the like. It can be formed using a film (ALD) method. Alternatively, it can be formed by a coating method or a printing method. As a film forming method, a sputtering method and a plasma enhanced chemical vapor deposition (PECVD) method are typical, but a thermal CVD method may be used. An example of the thermal CVD method is a metal organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal organic chemical vapor deposition
  • the inside of a chamber is set to atmospheric pressure or reduced pressure, and a raw material gas and an oxidant are simultaneously sent into the chamber, reacted in the vicinity of the substrate or on the substrate, and deposited on the substrate.
  • the thermal CVD method is a film forming method that does not generate plasma, and thus has an advantage that no defect is generated due to plasma damage.
  • film formation is performed by setting the inside of the chamber to atmospheric pressure or reduced pressure, introducing and reacting a source gas for reaction into the chamber, and repeating this.
  • An inert gas such as argon or nitrogen
  • two or more kinds of source gases may be sequentially supplied to the chamber.
  • an inert gas is introduced after the reaction of the first source gas so that a plurality of types of source gases are not mixed, and a second source gas is introduced.
  • the second source gas may be introduced after the first source gas is exhausted by evacuation instead of introducing the inert gas.
  • the first source gas is adsorbed and reacted on the surface of the substrate to form the first layer, and the second source gas introduced later is adsorbed and reacted to make the second layer the first layer.
  • a thin film is formed by being laminated on top. By repeating this gas introduction sequence a plurality of times until the desired thickness is achieved, a thin film having excellent step coverage can be formed. Since the thickness of the thin film can be adjusted by the number of repeated gas introductions, precise film thickness adjustment is possible, which is suitable for manufacturing a fine FET.
  • a thermal CVD method such as an MOCVD method can form a film such as the above-described conductive film, insulating film, oxide semiconductor film, or metal oxide film.
  • a film such as the above-described conductive film, insulating film, oxide semiconductor film, or metal oxide film.
  • an In—Ga—Zn—O film is formed.
  • trimethylindium (In (CH 3 ) 3 ), trimethyl gallium (Ga (CH 3 ) 3 ), and dimethyl zinc are used (Zn (CH 3 ) 2 ).
  • triethylgallium (Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (Zn (C 2 H 5 ) 2 ) is used instead of dimethylzinc. You can also.
  • a hafnium oxide film is formed by a film formation apparatus using ALD
  • a liquid containing a solvent and a hafnium precursor hafnium alkoxide or tetrakisdimethylamide hafnium (TDMAH, Hf [N (CH 3 ) 2 ] 4 )
  • hafnium precursor hafnium alkoxide or tetrakisdimethylamide hafnium (TDMAH, Hf [N (CH 3 ) 2 ] 4 )
  • TDMAH, Hf [N (CH 3 ) 2 ] 4 tetrakisdimethylamide hafnium
  • two gases of ozone (O 3 ) are used as an oxidizing agent.
  • a raw material gas obtained by vaporizing a liquid such as trimethylaluminum (TMA, Al (CH 3 ) 3 )
  • a liquid such as trimethylaluminum (TMA, Al (CH 3 ) 3
  • TMA trimethylaluminum
  • H 2 O Two types of gas, H 2 O, are used as the oxidizing agent.
  • Other materials include tris (dimethylamido) aluminum, triisobutylaluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptanedionate) and the like.
  • hexachlorodisilane is adsorbed on the film formation surface, and radicals of oxidizing gas (O 2 , dinitrogen monoxide) are supplied and adsorbed. React with things.
  • an initial tungsten film is formed by sequentially introducing WF 6 gas and B 2 H 6 gas, and then WF 6 gas and H 2 gas.
  • WF 6 gas and H 2 gas are sequentially introducing WF 6 gas and B 2 H 6 gas, and then WF 6 gas and H 2 gas.
  • SiH 4 gas may be used instead of B 2 H 6 gas.
  • an oxide semiconductor film such as an In—Ga—Zn—O film is formed by a film formation apparatus using ALD
  • an In—O layer is formed using In (CH 3 ) 3 gas and O 3 gas.
  • a GaO layer is formed using Ga (CH 3 ) 3 gas and O 3 gas, and then a ZnO layer is formed using Zn (CH 3 ) 2 gas and O 3 gas.
  • a mixed compound layer such as an In—Ga—O layer, an In—Zn—O layer, or a Ga—Zn—O layer may be formed using these gases.
  • O 3 may be used of H 2 O gas obtained by bubbling water with an inert gas such as Ar in place of the gas, but better to use an O 3 gas containing no H are preferred.
  • FIGS. 12 and 13 are cross-sectional views in the channel length (L) direction and the channel width (W) direction for describing the manufacturing method of the transistor 100B.
  • the conductive film 106, the insulating film 104, the oxide semiconductor film 107, the oxide semiconductor film 112_0, and the conductive film 114_0 are formed over the substrate 102 (FIG. 8). And FIGS. 9A and 9B).
  • a mask 140 is formed by a lithography process at a desired position on the conductive film 114_0 (see FIG. 9C).
  • the conductive film 114_0 and the oxide semiconductor film 112_0 are processed by etching from above the mask 140, so that the island-shaped conductive film 114 and the island-shaped oxide semiconductor film 112 are formed (FIG. A)).
  • the conductive film 114_0 and the oxide semiconductor film 112_0 are processed by a wet etching method.
  • the insulating film 110_0 is processed by etching from above the mask 140 to form the island-shaped insulating film 110 (see FIG. 12B).
  • the insulating film 110_0 is processed using a dry etching method.
  • an impurity element 145 is added over the insulating film 104, the oxide semiconductor film 107, the oxide semiconductor film 112, and the conductive film 114 (see FIG. 12C).
  • the impurity element 145 when the impurity element 145 is added, a large amount of impurities are added to a region where the surface of the oxide semiconductor film 107 is exposed (a region to be the source region 108s and the drain region 108d later).
  • an impurity element 145 is added through the insulating film 110 to a region where the oxide semiconductor film 112 of the oxide semiconductor film 107 does not overlap and the insulating film 110 overlaps (a region to be a region 108f later). Therefore, the amount of the impurity element 145 added is smaller than that of the source region 108s and the drain region 108d.
  • argon is added to the oxide semiconductor film 107 and the oxide semiconductor film 112 as the impurity element 145 using a doping apparatus.
  • the structure in which argon is added as the impurity element 145 is illustrated, but the present invention is not limited thereto, and for example, a structure in which nitrogen is added may be used. Further, for example, the step of adding the impurity element 145 may not be performed. When the step of adding the impurity element 145 is not performed, the region 108f has an impurity concentration equivalent to that of the channel region 108i.
  • the insulating film 116 is formed over the insulating film 104, the oxide semiconductor film 107, the insulating film 110, the oxide semiconductor film 112, and the conductive film 114.
  • the oxide semiconductor film 107 in contact with the insulating film 116 becomes the source region 108s and the drain region 108d.
  • the oxide semiconductor film 107 that is not in contact with the insulating film 116 in other words, the oxide semiconductor film 107 that is in contact with the insulating film 110 serves as a channel region 108i.
  • the oxide semiconductor film 108 including the channel region 108i, the source region 108s, and the drain region 108d is formed (see FIG. 12D).
  • a region 108f is formed between the channel region 108i and the source region 108s, and between the channel region 108i and the drain region 108d.
  • an insulating film 118 is formed over the insulating film 116 (see FIG. 13A).
  • the insulating film 118 and a part of the insulating film 116 are etched, whereby the opening 141s reaching the source region 108s and the drain region 108d are formed. And an opening 141d to be reached (see FIG. 13B).
  • an insulating film 122 is formed over the insulating film 118 (see FIG. 13C).
  • the insulating film 122 functions as a planarization insulating film.
  • the insulating film 122 has openings at positions overlapping with the openings 141 s and 141 d.
  • a photosensitive acrylic resin is applied using a spin coater, and then a desired region of the acrylic resin is exposed to expose the insulating film 122 having an opening.
  • a conductive film 120 is formed over the insulating film 122 so as to cover the openings 141s and 141d (see FIG. 13D).
  • a part of the conductive film 120 is etched to form conductive films 120s and 120d.
  • a dry etching method is used for processing the conductive film 120. Further, when the conductive film 120 is processed, part of the upper portion of the insulating film 122 may be removed.
  • the transistor 100B illustrated in FIG. 3 can be manufactured.
  • the semiconductor device can be formed by using the contents described in Manufacturing method 1> of semiconductor device.
  • a transistor does not necessarily include an oxide semiconductor film.
  • a material having Si (silicon), Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), or the like in the channel region of the transistor, the vicinity of the channel region, the source region, or the drain region. May be formed.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor a CAAC-OS (c-axis-aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor) : Amorphous-like oxide semiconductor) and amorphous oxide semiconductors.
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
  • Amorphous structures are generally isotropic, have no heterogeneous structure, are metastable, have no fixed atomic arrangement, have a flexible bond angle, have short-range order, but long-range order It is said that it does not have.
  • a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor.
  • an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a complete amorphous oxide semiconductor.
  • an a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically similar to an amorphous oxide semiconductor.
  • CAAC-OS First, the CAAC-OS will be described.
  • CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction)
  • XRD X-ray Diffraction
  • CAAC-OS having an InGaZnO 4 crystal classified into the space group R-3m is subjected to structural analysis by an out-of-plane method
  • a diffraction angle (2 ⁇ ) as illustrated in FIG. Shows a peak near 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, in CAAC-OS, the crystal has a c-axis orientation, and the plane on which the c-axis forms a CAAC-OS film (formation target) It can also be confirmed that it faces a direction substantially perpendicular to the upper surface.
  • a peak may also appear when 2 ⁇ is around 36 °.
  • the peak where 2 ⁇ is around 36 ° is attributed to the crystal structure classified into the space group Fd-3m. Therefore, the CAAC-OS preferably does not show the peak.
  • FIG. 17E shows a diffraction pattern obtained when an electron beam with a probe diameter of 300 nm is incident on the same sample in a direction perpendicular to the sample surface.
  • a ring-shaped diffraction pattern is confirmed from FIG. Therefore, it can be seen that the a-axis and the b-axis of the pellet included in the CAAC-OS have no orientation even by electron diffraction using an electron beam with a probe diameter of 300 nm.
  • the first ring in FIG. 17E is considered to originate from the (010) plane and the (100) plane of the InGaZnO 4 crystal. Further, the second ring in FIG. 17E is considered to be due to the (110) plane or the like.
  • FIG. 18A shows a high-resolution TEM image of a cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface.
  • a spherical aberration correction function was used for observation of the high-resolution TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • the Cs-corrected high resolution TEM image can be observed, for example, with an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 18A shows a pellet that is a region where metal atoms are arranged in layers. It can be seen that the size of one pellet is 1 nm or more and 3 nm or more. Therefore, the pellet can also be referred to as a nanocrystal (nc).
  • the CAAC-OS can also be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
  • CANC C-Axis aligned nanocrystals.
  • the pellet reflects the unevenness of the CAAC-OS formation surface or top surface and is parallel to the CAAC-OS formation surface or top surface.
  • FIGS. 18B and 18C show Cs-corrected high-resolution TEM images of the plane of the CAAC-OS observed from a direction substantially perpendicular to the sample surface.
  • FIGS. 18D and 18E are images obtained by performing image processing on FIGS. 18B and 18C, respectively.
  • an image processing method will be described.
  • an FFT image is obtained by performing a fast Fourier transform (FFT) process on FIG.
  • FFT-processed mask image is subjected to an inverse fast Fourier transform (IFFT) process to obtain an image-processed image.
  • IFFT inverse fast Fourier transform
  • the image acquired in this way is called an FFT filtered image.
  • the FFT filtered image is an image obtained by extracting periodic components from the Cs-corrected high-resolution TEM image, and shows a lattice arrangement.
  • FIG. 18D the portion where the lattice arrangement is disturbed is indicated by a broken line.
  • a region surrounded by a broken line is one pellet.
  • the location shown with the broken line is the connection part of a pellet and a pellet. Since the broken line has a hexagonal shape, it can be seen that the pellet has a hexagonal shape.
  • the shape of a pellet is not necessarily a regular hexagonal shape, and is often a non-regular hexagonal shape.
  • FIG. 18E a dotted line is shown between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned.
  • a clear crystal grain boundary cannot be confirmed even in the vicinity of the dotted line.
  • a distorted hexagon, pentagon, and / or heptagon can be formed. That is, it can be seen that the formation of crystal grain boundaries is suppressed by distorting the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the atomic arrangement is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Conceivable.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of pellets (nanocrystals) are connected in the ab plane direction and have a strain. Therefore, the CAAC-OS can also be referred to as an oxide semiconductor having CAA crystal (c-axis-aligned ab-plane-anchored crystal).
  • CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • nc-OS is analyzed by XRD.
  • XRD X-ray diffraction
  • FIG. 19B shows a diffraction pattern (nanobeam electron diffraction pattern) obtained when an electron beam having a probe diameter of 1 nm is incident on the same sample. From FIG. 19B, a plurality of spots are observed in the ring-shaped region. Therefore, nc-OS does not confirm order when an electron beam with a probe diameter of 50 nm is incident, but confirms order when an electron beam with a probe diameter of 1 nm is incident.
  • the nc-OS has a highly ordered region, that is, a crystal in a thickness range of less than 10 nm. Note that there are some regions where a regular electron diffraction pattern is not observed because the crystal faces in various directions.
  • FIG. 19D shows a Cs-corrected high-resolution TEM image of a cross section of the nc-OS observed from a direction substantially parallel to the formation surface.
  • the nc-OS has a region in which a crystal part can be confirmed, such as a portion indicated by an auxiliary line, and a region in which a clear crystal part cannot be confirmed in a high-resolution TEM image.
  • a crystal part included in the nc-OS has a size of 1 nm to 10 nm, particularly a size of 1 nm to 3 nm in many cases. Note that an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor.
  • the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image.
  • the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
  • nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • nc-OS is an oxide semiconductor having RANC (Random Aligned nanocrystals), or an oxide having NANC (Non-Aligned nanocrystals). It can also be called a semiconductor.
  • Nc-OS is an oxide semiconductor having higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
  • FIG. 20 shows a high-resolution cross-sectional TEM image of the a-like OS.
  • FIG. 20A is a high-resolution cross-sectional TEM image of the a-like OS at the start of electron irradiation.
  • FIG. 20B is a high-resolution cross-sectional TEM image of the a-like OS after irradiation with electrons (e ⁇ ) of 4.3 ⁇ 10 8 e ⁇ / nm 2 .
  • the a-like OS has a striped bright region extending in the vertical direction from the start of electron irradiation. It can also be seen that the shape of the bright region changes after electron irradiation.
  • the bright region is assumed to be a void or a low density region.
  • the a-like OS Since it has a void, the a-like OS has an unstable structure.
  • the a-like OS has an unstable structure as compared with the CAAC-OS and the nc-OS, a change in structure due to electron irradiation is shown.
  • Each sample is an In—Ga—Zn oxide.
  • a high-resolution cross-sectional TEM image of each sample is acquired.
  • Each sample has a crystal part by a high-resolution cross-sectional TEM image.
  • a unit cell of an InGaZnO 4 crystal has a structure in which three In—O layers and six Ga—Zn—O layers have a total of nine layers stacked in the c-axis direction.
  • the spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis. Therefore, in the following, a portion where the interval between lattice fringes is 0.28 nm or more and 0.30 nm or less is regarded as a crystal part of InGaZnO 4 .
  • the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.
  • FIG. 21 is an example in which the average size (Average crystal size) of the crystal parts (from 22 to 30) of each sample was investigated. Note that the length of the lattice stripes described above is the size of the crystal part. From FIG. 21, it can be seen that the crystal part of the a-like OS becomes larger in accordance with the cumulative electron dose associated with the acquisition of the TEM image or the like. From FIG. 21, the crystal part (also referred to as initial nucleus), which was about 1.2 nm in the initial observation by TEM, has a cumulative electron (e ⁇ ) irradiation dose of 4.2 ⁇ 10 8 e ⁇ / nm. In FIG. 2 , it can be seen that the crystal has grown to a size of about 1.9 nm.
  • FIG. 21 shows that the crystal part sizes of the nc-OS and the CAAC-OS are approximately 1.3 nm and 1.8 nm, respectively, regardless of the cumulative electron dose.
  • a Hitachi transmission electron microscope H-9000NAR was used for electron beam irradiation and TEM observation.
  • the electron beam irradiation conditions were an acceleration voltage of 300 kV, a current density of 6.7 ⁇ 10 5 e ⁇ / (nm 2 ⁇ s), and an irradiation region diameter of 230 nm.
  • the crystal part may be grown by electron irradiation.
  • the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.
  • the a-like OS has a structure with a lower density than the nc-OS and the CAAC-OS. Specifically, the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition. Further, the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition. An oxide semiconductor having a density of less than 78% of the single crystal is difficult to form.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3.
  • the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
  • the density corresponding to the single crystal having a desired composition can be estimated by combining single crystals having different compositions at an arbitrary ratio. What is necessary is just to estimate the density corresponding to the single crystal of a desired composition using a weighted average with respect to the ratio which combines the single crystal from which a composition differs. However, the density is preferably estimated by combining as few kinds of single crystals as possible.
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
  • oxygen vacancies (Vo) in the oxide semiconductor As factors that affect the carrier density of an oxide semiconductor, oxygen vacancies (Vo) in the oxide semiconductor, impurities in the oxide semiconductor, and the like can be given.
  • the density of defect states increases when hydrogen is bonded to the oxygen vacancies (this state is also referred to as VoH).
  • this state is also referred to as VoH.
  • the carrier density of an oxide semiconductor can be controlled by controlling the density of defect states in the oxide semiconductor.
  • the object is to suppress a negative shift in the threshold voltage of the transistor or to reduce the off-state current of the transistor, it is preferable to reduce the carrier density of the oxide semiconductor.
  • the impurity concentration in the oxide semiconductor may be reduced and the defect state density may be reduced.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the carrier density of the high-purity intrinsic oxide semiconductor is less than 8 ⁇ 10 15 cm ⁇ 3 , preferably less than 1 ⁇ 10 11 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and 1 ⁇ 10 What is necessary is just to be -9 cm ⁇ -3 > or more.
  • the carrier density of an oxide semiconductor for the purpose of improving the on-state current of a transistor or the field effect mobility of a transistor, it is preferable to increase the carrier density of an oxide semiconductor.
  • the impurity concentration of the oxide semiconductor may be slightly increased or the defect state density of the oxide semiconductor may be slightly increased.
  • the band gap of the oxide semiconductor is preferably made smaller.
  • an oxide semiconductor with a slightly high impurity concentration or a slightly high defect state density can be regarded as intrinsic in the range where the on / off ratio of the Id-Vg characteristics of the transistor can be obtained.
  • an oxide semiconductor having a high electron affinity and a reduced band gap and, as a result, an increased density of thermally excited electrons (carriers) can be regarded as substantially intrinsic. Note that in the case where an oxide semiconductor having higher electron affinity is used, the threshold voltage of the transistor becomes lower.
  • the oxide semiconductor whose carrier density is increased is slightly n-type. Therefore, an oxide semiconductor with an increased carrier density may be referred to as “Slightly-n”.
  • the carrier density of the substantially intrinsic oxide semiconductor is preferably 1 ⁇ 10 5 cm ⁇ 3 or more and less than 1 ⁇ 10 18 cm ⁇ 3, more preferably 1 ⁇ 10 7 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • 1 ⁇ 10 9 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less are more preferable, 1 ⁇ 10 10 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less are more preferable, and 1 ⁇ 10 11 cm ⁇ 3 or more.
  • 1 ⁇ 10 15 cm ⁇ 3 or less is more preferable.
  • FIG. 22 is a top view showing an example of the display device.
  • a display device 700 illustrated in FIG. 22 includes a pixel portion 702 provided over a first substrate 701, a source driver circuit portion 704 and a gate driver circuit portion 706 provided over the first substrate 701, a pixel portion 702,
  • the sealant 712 is disposed so as to surround the source driver circuit portion 704 and the gate driver circuit portion 706, and the second substrate 705 is provided so as to face the first substrate 701.
  • the first substrate 701 and the second substrate 705 are sealed with a sealant 712. That is, the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 are sealed with the first substrate 701, the sealant 712, and the second substrate 705.
  • a display element is provided between the first substrate 701 and the second substrate 705.
  • the display device 700 includes a pixel portion 702, a source driver circuit portion 704, a gate driver circuit portion 706, and a gate driver circuit portion in a region different from the region surrounded by the sealant 712 over the first substrate 701. 706 and an FPC terminal portion 708 (FPC: Flexible printed circuit) electrically connected to each other.
  • FPC Flexible printed circuit
  • an FPC 716 is connected to the FPC terminal portion 708, and various signals are supplied to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 by the FPC 716.
  • a signal line 710 is connected to each of the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708.
  • Various signals and the like supplied by the FPC 716 are supplied to the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708 through the signal line 710.
  • a plurality of gate driver circuit portions 706 may be provided in the display device 700.
  • the display device 700 an example in which the source driver circuit portion 704 and the gate driver circuit portion 706 are formed over the same first substrate 701 as the pixel portion 702 is shown; however, the display device 700 is not limited to this structure.
  • only the gate driver circuit portion 706 may be formed on the first substrate 701, or only the source driver circuit portion 704 may be formed on the first substrate 701.
  • a substrate on which a source driver circuit, a gate driver circuit, or the like is formed eg, a driver circuit substrate formed of a single crystal semiconductor film or a polycrystalline semiconductor film
  • a driver circuit substrate formed of a single crystal semiconductor film or a polycrystalline semiconductor film may be formed over the first substrate 701. .
  • COG Chip On Glass
  • wire bonding method or the like can be used.
  • the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 included in the display device 700 each include a plurality of transistors, and a transistor that is a semiconductor device of one embodiment of the present invention can be used. .
  • the display device 700 can have various elements.
  • the element include, for example, an electroluminescence (EL) element (an EL element including an organic substance and an inorganic substance, an organic EL element, an inorganic EL element, an LED, and the like), a light-emitting transistor element (a transistor that emits light in response to current), an electron Emission element, liquid crystal element, electronic ink element, electrophoretic element, electrowetting element, plasma display panel (PDP), MEMS (micro electro mechanical system) display (for example, grating light valve (GLV), digital micromirror Devices (DMD), digital micro shutter (DMS) elements, interferometric modulation (IMOD) elements, etc.), piezoelectric ceramic displays, and the like.
  • EL electroluminescence
  • a light-emitting transistor element a transistor that emits light in response to current
  • an electron Emission element for example, grating light valve (GLV), digital micromirror Devices (DMD), digital micro shutter (DMS) elements,
  • An example of a display device using an EL element is an EL display.
  • a display device using an electron-emitting device there is a field emission display (FED), a SED type flat display (SED: Surface-conduction Electron-emitter Display), or the like.
  • FED field emission display
  • SED SED type flat display
  • a display device using a liquid crystal element there is a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct view liquid crystal display, a projection liquid crystal display) and the like.
  • An example of a display device using an electronic ink element or an electrophoretic element is electronic paper.
  • part or all of the pixel electrode may have a function as a reflective electrode.
  • part or all of the pixel electrode may have aluminum, silver, or the like.
  • a memory circuit such as an SRAM can be provided under the reflective electrode. Thereby, power consumption can be further reduced.
  • the color elements controlled by the pixels when performing color display are not limited to three colors of RGB (R represents red, G represents green, and B represents blue).
  • RGB red
  • G represents green
  • B represents blue
  • it may be composed of four pixels: an R pixel, a G pixel, a B pixel, and a W (white) pixel.
  • one color element may be configured by two colors of RGB, and two different colors may be selected and configured depending on the color element.
  • one or more colors such as yellow, cyan, and magenta may be added to RGB.
  • the size of the display area may be different for each dot of the color element.
  • the disclosed invention is not limited to a display device for color display and can be applied to a display device for monochrome display.
  • a colored layer (also referred to as a color filter) may be used in order to display white light (W) in a backlight (an organic EL element, an inorganic EL element, an LED, a fluorescent lamp, or the like) and display a full color display device.
  • a backlight an organic EL element, an inorganic EL element, an LED, a fluorescent lamp, or the like
  • red (R), green (G), blue (B), yellow (Y), and the like can be used in appropriate combination for the colored layer.
  • the colored layer the color reproducibility can be increased as compared with the case where the colored layer is not used.
  • white light in a region having no colored layer may be directly used for display by arranging a region having a colored layer and a region having no colored layer.
  • a decrease in luminance due to the colored layer can be reduced during bright display, and power consumption can be reduced by about 20% to 30%.
  • a self-luminous element such as an organic EL element or an inorganic EL element
  • R, G, B, Y, and W may be emitted from elements having respective emission colors.
  • power consumption may be further reduced as compared with the case where a colored layer is used.
  • colorization method in addition to a method (color filter method) in which part of the light emission from the white light emission described above is converted into red, green, and blue through a color filter, red, green, and blue light emission is performed.
  • a method of using each (three-color method) or a method of converting a part of light emission from blue light emission into red or green (color conversion method, quantum dot method) may be applied.
  • FIG. 23 is a cross-sectional view taken along one-dot chain line QR shown in FIG. 22 and has a configuration using a liquid crystal element as a display element.
  • FIG. 24 is a cross-sectional view taken along the alternate long and short dash line QR shown in FIG. 22 and has a configuration using an EL element as a display element.
  • the display device 700 illustrated in FIGS. 23 and 24 includes a lead wiring portion 711, a pixel portion 702, a source driver circuit portion 704, and an FPC terminal portion 708. Further, the lead wiring portion 711 includes a signal line 710. In addition, the pixel portion 702 includes a transistor 750 and a capacitor 790. In addition, the source driver circuit portion 704 includes a transistor 752.
  • the transistor 750 and the transistor 752 have the same structure as the transistor 100 described above. Note that as the structures of the transistor 750 and the transistor 752, other transistors described in the above embodiment may be used.
  • the transistor used in this embodiment includes an oxide semiconductor film which is highly purified and suppresses formation of oxygen vacancies.
  • the transistor can have low off-state current. Therefore, the holding time of an electric signal such as an image signal can be increased, and the writing interval can be set longer in the power-on state. Therefore, since the frequency of the refresh operation can be reduced, there is an effect of suppressing power consumption.
  • the transistor used in this embodiment can be driven at high speed because relatively high field-effect mobility can be obtained.
  • the switching transistor in the pixel portion and the driver transistor used in the driver circuit portion can be formed over the same substrate. That is, since it is not necessary to use a semiconductor device formed of a silicon wafer or the like as a separate drive circuit, the number of parts of the semiconductor device can be reduced.
  • a high-quality image can be provided by using a transistor that can be driven at high speed.
  • the capacitor 790 includes an oxide semiconductor film included in the transistor 750, a lower electrode formed through a step of processing the same oxide semiconductor film, a conductive film functioning as a source electrode and a drain electrode included in the transistor 750, And an upper electrode formed through a step of processing the same conductive film. Further, an insulating film formed through a step of forming the same insulating film as the third insulating film and the fourth insulating film included in the transistor 750 is provided between the lower electrode and the upper electrode. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric is sandwiched between a pair of electrodes.
  • a planarization insulating film 770 is provided over the transistor 750, the transistor 752, and the capacitor 790.
  • planarization insulating film 770 an organic material having heat resistance such as polyimide resin, acrylic resin, polyimide amide resin, benzocyclobutene resin, polyamide resin, or epoxy resin can be used. Note that the planarization insulating film 770 may be formed by stacking a plurality of insulating films formed using these materials. Further, the planarization insulating film 770 may be omitted.
  • FIG. 23 and FIG. 24 exemplify a structure in which the transistor 750 included in the pixel portion 702 and the transistor 752 included in the source driver circuit portion 704 use transistors having the same structure; however, the present invention is not limited to this.
  • the pixel portion 702 and the source driver circuit portion 704 may use different transistors.
  • the staggered transistor described in Embodiment 1 and the inverted staggered transistor may be used in combination.
  • a structure in which a staggered transistor is used for the pixel portion 702 and an inverted staggered transistor is used for the source driver circuit portion 704, or an inverted staggered transistor is used for the pixel portion 702, and the source driver circuit portion 704 is used.
  • a configuration using a staggered transistor can be given.
  • the source driver circuit portion 704 may be replaced with a gate driver circuit portion.
  • the inverted staggered transistor may have a channel etch type structure or a channel protection type structure.
  • a structure having the S-channel structure described above is also preferable for an inverted starbuck transistor. Further, these transistor structures may be used in any combination.
  • the signal line 710 is formed through the same process as the conductive film functioning as the source and drain electrodes of the transistors 750 and 752.
  • the signal line 710 is a conductive film formed through a different process from the source and drain electrodes of the transistors 750 and 752, for example, an oxide semiconductor formed through the same process as an oxide semiconductor film functioning as a gate electrode.
  • a membrane may be used.
  • a material containing a copper element is used as the signal line 710, signal delay due to wiring resistance is small and display on a large screen is possible.
  • the FPC terminal portion 708 includes a connection electrode 760, an anisotropic conductive film 780, and an FPC 716.
  • the connection electrode 760 is formed through the same process as the conductive film functioning as the source and drain electrodes of the transistors 750 and 752.
  • the connection electrode 760 is electrically connected to a terminal included in the FPC 716 through an anisotropic conductive film 780.
  • first substrate 701 and the second substrate 705 for example, glass substrates can be used.
  • a flexible substrate may be used as the first substrate 701 and the second substrate 705.
  • the flexible substrate include a plastic substrate.
  • a structure body 778 is provided between the first substrate 701 and the second substrate 705.
  • the structure body 778 is a columnar spacer obtained by selectively etching an insulating film, and is provided to control the distance (cell gap) between the first substrate 701 and the second substrate 705. Note that a spherical spacer may be used as the structure body 778.
  • a light shielding film 738 functioning as a black matrix, a colored film 736 functioning as a color filter, and an insulating film 734 in contact with the light shielding film 738 and the colored film 736 are provided.
  • a display device 700 illustrated in FIG. 23 includes a liquid crystal element 775.
  • the liquid crystal element 775 includes a conductive film 772, a conductive film 774, and a liquid crystal layer 776.
  • the conductive film 774 is provided on the second substrate 705 side and functions as a counter electrode.
  • a display device 700 illustrated in FIG. 23 can display an image by controlling transmission and non-transmission of light by changing the alignment state of the liquid crystal layer 776 depending on voltages applied to the conductive films 772 and 774.
  • the conductive film 772 is connected to a conductive film functioning as a source electrode and a drain electrode of the transistor 750.
  • the conductive film 772 is formed over the planarization insulating film 770 and functions as a pixel electrode, that is, one electrode of a display element.
  • the conductive film 772 functions as a reflective electrode.
  • a display device 700 illustrated in FIG. 23 is a so-called reflective color liquid crystal display device that displays light through a colored film 736 by reflecting light with a conductive film 772 using external light.
  • a conductive film that is transparent to visible light or a conductive film that is reflective to visible light can be used.
  • a conductive film that transmits visible light for example, a material containing one kind selected from indium (In), zinc (Zn), and tin (Sn) may be used.
  • a material containing aluminum or silver is preferably used. In this embodiment, a conductive film that reflects visible light is used as the conductive film 772.
  • unevenness is provided in part of the planarization insulating film 770 of the pixel portion 702.
  • the unevenness can be formed, for example, by forming the planarization insulating film 770 with a resin film and providing the unevenness on the surface of the resin film.
  • the conductive film 772 functioning as a reflective electrode is formed along the unevenness. Accordingly, when external light is incident on the conductive film 772, light can be diffusely reflected on the surface of the conductive film 772, and visibility can be improved.
  • the display device 700 illustrated in FIG. 23 is described as an example of a reflective color liquid crystal display device; however, the present invention is not limited to this, for example, the conductive film 772 is transmitted by using a light-transmitting conductive film in visible light.
  • Type color liquid crystal display device In the case of a transmissive color liquid crystal display device, the unevenness provided in the planarization insulating film 770 may not be provided.
  • FIG. 25 is a cross-sectional view taken along one-dot chain line QR shown in FIG. 22 and has a configuration using a liquid crystal element as a display element.
  • a display device 700 illustrated in FIG. 25 is an example of a configuration using a horizontal electric field method (eg, an FFS mode) as a driving method of a liquid crystal element.
  • the insulating film 773 is provided over the conductive film 772 functioning as the pixel electrode, and the conductive film 774 is provided over the insulating film 773.
  • the conductive film 774 functions as a common electrode (also referred to as a common electrode), and the alignment of the liquid crystal layer 776 is generated by an electric field generated between the conductive film 772 and the conductive film 774 through the insulating film 773. The state can be controlled.
  • an alignment film may be provided on one or both of the conductive film 772 and the conductive film 774 on the side in contact with the liquid crystal layer 776.
  • an optical member optical substrate
  • a polarizing member such as a polarizing member, a phase difference member, or an antireflection member
  • circularly polarized light using a polarizing substrate and a retardation substrate may be used.
  • a backlight, a sidelight, or the like may be used as the light source.
  • thermotropic liquid crystal When a liquid crystal element is used as the display element, a thermotropic liquid crystal, a low molecular liquid crystal, a polymer liquid crystal, a polymer dispersed liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like can be used. These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, and the like depending on conditions.
  • a liquid crystal exhibiting a blue phase without using an alignment film may be used.
  • the blue phase is one of the liquid crystal phases.
  • the temperature of the cholesteric liquid crystal is increased, the blue phase appears immediately before the transition from the cholesteric phase to the isotropic phase. Since the blue phase appears only in a narrow temperature range, a liquid crystal composition mixed with several percent by weight or more of a chiral agent is used for the liquid crystal layer in order to improve the temperature range.
  • a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent has a short response speed and is optically isotropic, so that alignment treatment is unnecessary.
  • a liquid crystal material exhibiting a blue phase has a small viewing angle dependency.
  • a liquid crystal element when used as a display element, a TN (Twisted Nematic) mode, an IPS (In-Plane-Switching) mode, an FFS (Fringe Field Switching) mode, an ASM (Axial Symmetrical Aligned MicroOcell) mode.
  • a Compensated Birefringence mode, an FLC (Ferroelectric Liquid Crystal) mode, an AFLC (Antiferroelectric Liquid Crystal) mode, and the like can be used.
  • a normally black liquid crystal display device such as a transmissive liquid crystal display device employing a vertical alignment (VA) mode may be used.
  • VA vertical alignment
  • the vertical alignment mode There are several examples of the vertical alignment mode. For example, an MVA (Multi-Domain Vertical Alignment) mode, a PVA (Patterned Vertical Alignment) mode, an ASV mode, and the like can be used.
  • a display device 700 illustrated in FIG. 24 includes a light-emitting element 782.
  • the light-emitting element 782 includes a conductive film 784, an EL layer 786, and a conductive film 788.
  • the display device 700 illustrated in FIG. 24 can display an image when the EL layer 786 included in the light-emitting element 782 emits light.
  • the EL layer 786 includes an organic compound or an inorganic compound such as a quantum dot.
  • Examples of materials that can be used for the organic compound include fluorescent materials and phosphorescent materials.
  • Examples of materials that can be used for the quantum dots include colloidal quantum dot materials, alloy type quantum dot materials, core / shell type quantum dot materials, and core type quantum dot materials.
  • a material including an element group of Group 12 and Group 16, Group 13 and Group 15, or Group 14 and Group 16 may be used.
  • a quantum dot material having an element such as aluminum (Al) may be used.
  • the conductive film 784 is connected to a conductive film functioning as a source electrode and a drain electrode of the transistor 750.
  • the conductive film 784 is formed over the planarization insulating film 770 and functions as a pixel electrode, that is, one electrode of a display element.
  • a conductive film that transmits visible light or a conductive film that reflects visible light can be used.
  • a material containing one kind selected from indium (In), zinc (Zn), and tin (Sn) may be used.
  • As the conductive film having reflectivity in visible light for example, a material containing aluminum or silver is preferably used.
  • the insulating film 730 is provided over the planarization insulating film 770 and the conductive film 784.
  • the insulating film 730 covers part of the conductive film 784.
  • the light-emitting element 782 has a top emission structure. Therefore, the conductive film 788 has a light-transmitting property and transmits light emitted from the EL layer 786.
  • the top emission structure is illustrated, but is not limited thereto. For example, a bottom emission structure in which light is emitted to the conductive film 784 side or a dual emission structure in which light is emitted to both the conductive film 784 and the conductive film 788 can be used.
  • a coloring film 736 is provided at a position overlapping with the light emitting element 782, and a light shielding film 738 is provided at a position overlapping with the insulating film 730, the lead wiring portion 711, and the source driver circuit portion 704. Further, the coloring film 736 and the light shielding film 738 are covered with an insulating film 734. A space between the light emitting element 782 and the insulating film 734 is filled with a sealing film 732. Note that in the display device 700 illustrated in FIG. 24, the structure in which the colored film 736 is provided is illustrated, but the present invention is not limited to this. For example, in the case where the EL layer 786 is formed by separate coating, the coloring film 736 may not be provided.
  • an input / output device may be provided in the display device 700 illustrated in FIGS.
  • Examples of the input / output device include a touch panel.
  • FIGS. 26 and 27 show a configuration in which the touch panel 791 is provided in the display device 700 shown in FIGS.
  • FIG. 26 is a cross-sectional view of a configuration in which the touch panel 791 is provided on the display device 700 illustrated in FIG. 24, and FIG. 27 is a cross-sectional view of a configuration in which the touch panel 791 is provided on the display device 700 illustrated in FIG.
  • a touch panel 791 shown in FIGS. 26 and 27 is a so-called in-cell type touch panel provided between the substrate 705 and the colored film 736.
  • the touch panel 791 may be formed on the substrate 705 side before the light shielding film 738 and the coloring film 736 are formed.
  • the touch panel 791 includes a light-blocking film 738, an insulating film 792, an electrode 793, an electrode 794, an insulating film 795, an electrode 796, and an insulating film 797.
  • a change in mutual capacitance between the electrode 793 and the electrode 794 can be detected when a detection target such as a finger or a stylus comes close.
  • the intersection of the electrode 793 and the electrode 794 is clearly shown.
  • the electrode 796 is electrically connected to two electrodes 793 sandwiching the electrode 794 through an opening provided in the insulating film 795.
  • 26 and 27 exemplify the structure in which the region where the electrode 796 is provided is provided in the pixel portion 702, the invention is not limited to this.
  • the region may be formed in the source driver circuit portion 704.
  • the electrode 793 and the electrode 794 are provided in a region overlapping with the light shielding film 738.
  • the electrode 793 is preferably provided so as not to overlap with the light-emitting element 782.
  • the electrode 793 is preferably provided so as not to overlap with the liquid crystal element 775.
  • the electrode 793 has an opening in a region overlapping with the light-emitting element 782 and the liquid crystal element 775. That is, the electrode 793 has a mesh shape.
  • the electrode 793 can be configured not to block light emitted from the light-emitting element 782.
  • the electrode 793 can have a structure that does not block light transmitted through the liquid crystal element 775. Therefore, since the reduction in luminance due to the arrangement of the touch panel 791 is extremely small, a display device with high visibility and low power consumption can be realized.
  • the electrode 794 may have a similar structure.
  • a metal material with low visible light transmittance can be used for the electrode 793 and the electrode 794.
  • a metal material with low visible light transmittance can be used for the electrode 793 and the electrode 794.
  • the resistance of the electrode 793 and the electrode 794 can be reduced as compared with an electrode using an oxide material having a high visible light transmittance, and the sensor sensitivity of the touch panel can be improved.
  • conductive nanowires may be used for the electrodes 793, 794, and 796.
  • the nanowire may have an average diameter of 1 nm to 100 nm, preferably 5 nm to 50 nm, more preferably 5 nm to 25 nm.
  • metal nanowires such as Ag nanowire, Cu nanowire, or Al nanowire, or a carbon nanotube etc. may be used.
  • the light transmittance in visible light is 89% or more, and the sheet resistance value is 40 ⁇ / sq. 100 ⁇ / sq. It can be as follows.
  • FIGS. 26 and 27 the configuration of the in-cell type touch panel is illustrated, but the present invention is not limited to this.
  • a so-called on-cell touch panel formed over the display device 700 or a so-called out-cell touch panel used by being attached to the display device 700 may be used.
  • the display device of one embodiment of the present invention can be used in combination with various forms of touch panels.
  • a display device illustrated in FIG. 28A includes a circuit portion (hereinafter, referred to as a pixel portion 502) including a pixel of a display element and a circuit that is disposed outside the pixel portion 502 and drives the pixel. , A driver circuit portion 504), a circuit having a function of protecting an element (hereinafter referred to as a protection circuit 506), and a terminal portion 507. Note that the protection circuit 506 may be omitted.
  • part or all of the drive circuit portion 504 is formed on the same substrate as the pixel portion 502. Thereby, the number of parts and the number of terminals can be reduced.
  • part or all of the driver circuit portion 504 is formed by COG or TAB (Tape Automated Bonding). Can be implemented.
  • the pixel portion 502 includes a circuit (hereinafter referred to as a pixel circuit 501) for driving a plurality of display elements arranged in X rows (X is a natural number of 2 or more) and Y columns (Y is a natural number of 2 or more).
  • the driver circuit portion 504 outputs a signal for selecting a pixel (scanning signal) (hereinafter referred to as a gate driver 504a) and a circuit for supplying a signal (data signal) for driving a display element of the pixel (a data signal).
  • a drive circuit such as a source driver 504b).
  • the gate driver 504a has a shift register and the like.
  • the gate driver 504a receives a signal for driving the shift register via the terminal portion 507, and outputs a signal.
  • the gate driver 504a receives a start pulse signal, a clock signal, and the like and outputs a pulse signal.
  • the gate driver 504a has a function of controlling the potential of a wiring to which a scan signal is supplied (hereinafter referred to as scan lines GL_1 to GL_X).
  • scan lines GL_1 to GL_X a plurality of gate drivers 504a may be provided, and the scanning lines GL_1 to GL_X may be divided and controlled by the plurality of gate drivers 504a.
  • the gate driver 504a has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the gate driver 504a can supply another signal.
  • the source driver 504b has a shift register and the like. In addition to a signal for driving the shift register, the source driver 504b receives a signal (image signal) as a source of a data signal through the terminal portion 507.
  • the source driver 504b has a function of generating a data signal to be written in the pixel circuit 501 based on the image signal.
  • the source driver 504b has a function of controlling output of a data signal in accordance with a pulse signal obtained by inputting a start pulse, a clock signal, or the like.
  • the source driver 504b has a function of controlling the potential of a wiring to which a data signal is supplied (hereinafter referred to as data lines DL_1 to DL_Y).
  • the source driver 504b has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the source driver 504b can supply another signal.
  • the source driver 504b is configured using a plurality of analog switches, for example.
  • the source driver 504b can output a signal obtained by time-dividing the image signal as a data signal by sequentially turning on the plurality of analog switches. Further, the source driver 504b may be configured using a shift register or the like.
  • Each of the plurality of pixel circuits 501 receives a pulse signal through one of the plurality of scanning lines GL to which the scanning signal is applied, and receives the data signal through one of the plurality of data lines DL to which the data signal is applied. Entered.
  • writing and holding of data signals are controlled by the gate driver 504a.
  • the pixel circuit 501 in the m-th row and the n-th column receives a pulse signal from the gate driver 504a through the scanning line GL_m (m is a natural number less than or equal to X), and the data line DL_n (n) according to the potential of the scanning line GL_m. Is a natural number less than or equal to Y), a data signal is input from the source driver 504b.
  • the protection circuit 506 shown in FIG. 28A is connected to, for example, the scanning line GL that is a wiring between the gate driver 504a and the pixel circuit 501.
  • the protection circuit 506 is connected to a data line DL that is a wiring between the source driver 504 b and the pixel circuit 501.
  • the protection circuit 506 can be connected to a wiring between the gate driver 504 a and the terminal portion 507.
  • the protection circuit 506 can be connected to a wiring between the source driver 504 b and the terminal portion 507.
  • the terminal portion 507 is a portion where a terminal for inputting a power supply, a control signal, and an image signal from an external circuit to the display device is provided.
  • the protection circuit 506 is a circuit that brings the wiring and another wiring into a conductive state when a potential outside a certain range is applied to the wiring to which the protection circuit 506 is connected.
  • the configuration of the protection circuit 506 is not limited thereto, and for example, a configuration in which the protection circuit 506 is connected to the gate driver 504a or a configuration in which the protection circuit 506 is connected to the source driver 504b may be employed. Alternatively, the protection circuit 506 may be connected to the terminal portion 507.
  • FIG. 28A shows an example in which the driver circuit portion 504 is formed by the gate driver 504a and the source driver 504b; however, the present invention is not limited to this structure.
  • the gate driver 504a may be formed, and a substrate on which a separately prepared source driver circuit is formed (for example, a driver circuit substrate formed using a single crystal semiconductor film or a polycrystalline semiconductor film) may be mounted.
  • the plurality of pixel circuits 501 illustrated in FIG. 28A can have a structure illustrated in FIG. 28B, for example.
  • a pixel circuit 501 illustrated in FIG. 28B includes a liquid crystal element 570, a transistor 550, and a capacitor 560.
  • the transistor described in the above embodiment can be applied to the transistor 550.
  • One potential of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specification of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set by written data. Note that a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Further, a different potential may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • a driving method of a display device including the liquid crystal element 570, a TN mode, an STN mode, a VA mode, an ASM (axially aligned micro-cell) mode, an OCB (Optically Compensated Birefringence) mode, and an FLC (Frequential) mode.
  • AFLC Anti Ferroelectric Liquid Crystal
  • MVA mode MVA mode
  • PVA Powerned Vertical Alignment
  • IPS mode Packed Vertical Alignment
  • FFS mode Transverse Bend Alignment
  • TBA Transverse Bend Alignment
  • ECB Electrode Controlled Birefringence
  • PDLC Polymer Dispersed Liquid Crystal
  • PNLC Polymer Network Liquid Crystal mode
  • the present invention is not limited to this, and various liquid crystal elements and driving methods thereof can be used.
  • one of the source electrode and the drain electrode of the transistor 550 is electrically connected to the data line DL_n, and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 570.
  • the In addition, the gate electrode of the transistor 550 is electrically connected to the scan line GL_m.
  • the transistor 550 has a function of controlling data writing of the data signal.
  • One of the pair of electrodes of the capacitor 560 is electrically connected to a wiring to which a potential is supplied (hereinafter, potential supply line VL), and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 570.
  • potential supply line VL a wiring to which a potential is supplied
  • the capacitor 560 functions as a storage capacitor for storing written data.
  • the pixel circuits 501 in each row are sequentially selected by the gate driver 504a illustrated in FIG. Write data.
  • the pixel circuit 501 in which data is written is in a holding state when the transistor 550 is turned off. By sequentially performing this for each row, an image can be displayed.
  • the plurality of pixel circuits 501 illustrated in FIG. 28A can have a structure illustrated in FIG. 28C, for example.
  • the pixel circuit 501 illustrated in FIG. 28C includes transistors 552 and 554, a capacitor 562, and a light-emitting element 572.
  • the transistor described in any of the above embodiments can be applied to one or both of the transistor 552 and the transistor 554.
  • One of the source electrode and the drain electrode of the transistor 552 is electrically connected to a wiring to which a data signal is supplied (hereinafter referred to as a signal line DL_n). Further, the gate electrode of the transistor 552 is electrically connected to a wiring to which a gate signal is supplied (hereinafter referred to as a scanning line GL_m).
  • the transistor 552 has a function of controlling data writing of the data signal.
  • One of the pair of electrodes of the capacitor 562 is electrically connected to a wiring to which a potential is applied (hereinafter referred to as a potential supply line VL_a), and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 552. Is done.
  • the capacitor element 562 functions as a storage capacitor for storing written data.
  • One of the source electrode and the drain electrode of the transistor 554 is electrically connected to the potential supply line VL_a. Further, the gate electrode of the transistor 554 is electrically connected to the other of the source electrode and the drain electrode of the transistor 552.
  • One of an anode and a cathode of the light-emitting element 572 is electrically connected to the potential supply line VL_b, and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 554.
  • the light-emitting element 572 for example, an organic electroluminescence element (also referred to as an organic EL element) or the like can be used.
  • the light-emitting element 572 is not limited thereto, and an inorganic EL element made of an inorganic material may be used.
  • one of the potential supply line VL_a and the potential supply line VL_b is supplied with the high power supply potential VDD, and the other is supplied with the low power supply potential VSS.
  • the pixel circuits 501 in each row are sequentially selected by the gate driver 504a illustrated in FIG. Write.
  • the pixel circuit 501 in which data is written is in a holding state when the transistor 552 is turned off. Further, the amount of current flowing between the source electrode and the drain electrode of the transistor 554 is controlled in accordance with the potential of the written data signal, and the light-emitting element 572 emits light with luminance corresponding to the amount of flowing current. By sequentially performing this for each row, an image can be displayed.
  • the transistor including an oxide semiconductor described in the above embodiment is referred to as an OS transistor and described below.
  • FIG. 29A is a circuit diagram of an inverter that can be applied to a shift register, a buffer, or the like included in a driver circuit.
  • the inverter 800 outputs a signal obtained by inverting the logic of the signal applied to the input terminal IN to the output terminal OUT.
  • the inverter 800 includes a plurality of OS transistors.
  • the signal SBG is a signal that can switch the electrical characteristics of the OS transistor.
  • FIG. 29B is an example of the inverter 800.
  • the inverter 800 includes an OS transistor 810 and an OS transistor 820. Since the inverter 800 can be manufactured using only an n-channel transistor, it can be manufactured at a lower cost than a case where an inverter (CMOS inverter) is manufactured using a CMOS (Complementary Metal Oxide Semiconductor).
  • CMOS inverter Complementary Metal Oxide Semiconductor
  • the inverter 800 having an OS transistor can also be arranged on a CMOS composed of Si transistors. Since the inverter 800 can be arranged so as to overlap with a CMOS circuit, an increase in circuit area corresponding to the addition of the inverter 800 can be suppressed.
  • the OS transistors 810 and 820 include a first gate that functions as a front gate, a second gate that functions as a back gate, a first terminal that functions as one of a source and a drain, and a second gate that functions as the other of a source and a drain. Terminal.
  • the first gate of the OS transistor 810 is connected to the second terminal.
  • a second gate of the OS transistor 810 is connected to a wiring for supplying the signal SBG .
  • a first terminal of the OS transistor 810 is connected to a wiring that supplies the voltage VDD.
  • the second terminal of the OS transistor 810 is connected to the output terminal OUT.
  • the first gate of the OS transistor 820 is connected to the input terminal IN.
  • a second gate of the OS transistor 820 is connected to the input terminal IN.
  • the first terminal of the OS transistor 820 is connected to the output terminal OUT.
  • a second terminal of the OS transistor 820 is connected to a wiring that supplies the voltage VSS.
  • FIG. 29C is a timing chart for explaining the operation of the inverter 800.
  • changes in the signal waveform of the input terminal IN, the signal waveform of the output terminal OUT, the signal waveform of the signal SBG, and the threshold voltage of the OS transistor 810 are shown.
  • the threshold voltage of the OS transistor 810 can be controlled.
  • Signal S BG has a voltage V BG_B for shifted in the positive voltage V BG_A, the threshold voltage for negative shift the threshold voltage.
  • FIG. 30A shows an Id-Vg curve which is one of the electrical characteristics of the transistor.
  • the above-described electrical characteristics of the OS transistor 810 can be shifted to a curve represented by a broken line 840 in FIG. 30A by increasing the voltage of the second gate like the voltage V BG_A .
  • the above-described electrical characteristics of the OS transistor 810 can be shifted to a curve represented by a solid line 841 in FIG. 30A by reducing the voltage of the second gate like the voltage V BG_B .
  • OS transistor 810 by switching the signal S BG and so the voltage V BG_A or voltage V BG_B, can be shifted in the positive or negative shift of the threshold voltage.
  • the OS transistor 810 can be in a state in which current does not easily flow.
  • FIG. 30B visualizes this state.
  • the OS transistor 810 can be in a state in which current easily flows.
  • FIG. 30C this state is visualized. As shown in FIG. 30 (C), it can be larger than at least the current I B of the current I A flowing at this time. Therefore, when the signal supplied to the input terminal IN is at a low level and the OS transistor 820 is in an off state (OFF), the voltage of the output terminal OUT can be rapidly increased. As shown in FIG. 30C, since the current flowing through the OS transistor 810 can be easily flown, the signal waveform 832 at the output terminal in the timing chart shown in FIG. Can do.
  • the control of the threshold voltage of the OS transistor 810 by the signal S BG previously the state of the OS transistor 820 is switched, i.e. it is preferably performed before time T1 and T2.
  • the threshold voltage V TH_A is changed from the threshold voltage V TH_A to the threshold voltage V TH_B before the time T1 when the signal applied to the input terminal IN switches to the high level. It is preferable to switch the threshold voltage.
  • the OS transistor 810 is switched from the threshold voltage V TH_B to the threshold voltage V TH_A before the time T2 when the signal applied to the input terminal IN switches to the low level. It is preferable to switch the threshold voltage.
  • the voltage for controlling the threshold voltage may be held in the second gate of the OS transistor 810 in a floating state.
  • An example of a circuit configuration that can realize this configuration is illustrated in FIG.
  • FIG. 31A includes an OS transistor 850 in addition to the circuit configuration illustrated in FIG.
  • the first terminal of the OS transistor 850 is connected to the second gate of the OS transistor 810.
  • the second terminal of the OS transistor 850 is connected to a wiring for applying the voltage V BG_B (or voltage V BG_A ).
  • the first gate of the OS transistor 850 is connected to a wiring for providing signal S F.
  • a second gate of the OS transistor 850 is connected to a wiring that supplies the voltage V BG_B (or the voltage V BG_A ).
  • FIG. 31A The operation in FIG. 31A will be described with reference to the timing chart in FIG.
  • the voltage for controlling the threshold voltage of the OS transistor 810 is applied to the second gate of the OS transistor 810 before the time T3 when the signal applied to the input terminal IN switches to the high level.
  • the OS transistor 850 is turned on the signal S F to the high level, providing a voltage V BG_B for controlling a threshold voltage in the node N BG.
  • FIGS. 29B and 31A a configuration in which the voltage applied to the second gate of the OS transistor 810 is given by external control is shown, but another configuration may be used.
  • a voltage for controlling the threshold voltage may be generated based on a signal supplied to the input terminal IN and supplied to the second gate of the OS transistor 810.
  • FIG. 29B An example of a circuit configuration that can realize this configuration is illustrated in FIG. 29B
  • CMOS inverter 860 is provided between the input terminal IN and the second gate of the OS transistor 810.
  • FIG. The input terminal of the CMOS inverter 860 is connected to the input terminal IN.
  • the output terminal of the CMOS inverter 860 is connected to the second gate of the OS transistor 810.
  • the timing chart in FIG. 32B shows changes in the signal waveform of the input terminal IN, the signal waveform of the output terminal OUT, the output waveform IN_B of the CMOS inverter 860, and the threshold voltage of the OS transistor 810.
  • the output waveform IN_B which is a signal obtained by inverting the logic of the signal applied to the input terminal IN, can be a signal for controlling the threshold voltage of the OS transistor 810. Therefore, as described in FIGS. 30A to 30C, the threshold voltage of the OS transistor 810 can be controlled. For example, at time T4 in FIG. 32B, a signal supplied to the input terminal IN is high and the OS transistor 820 is turned on. At this time, the output waveform IN_B is at a low level. Therefore, the OS transistor 810 can be set in a state in which current does not easily flow, and the voltage increase at the output terminal OUT can be sharply decreased.
  • the signal applied to the input terminal IN is at a low level, so that the OS transistor 820 is turned off.
  • the output waveform IN_B is at a high level. Therefore, the OS transistor 810 can be in a state in which current easily flows, and the voltage of the output terminal OUT can be rapidly increased.
  • the voltage of the back gate in the inverter having the OS transistor is switched in accordance with the signal logic of the input terminal IN.
  • the threshold voltage of the OS transistor can be controlled.
  • the voltage of the output terminal OUT can be changed abruptly.
  • the through current between the wirings supplying the power supply voltage can be reduced. Therefore, low power consumption can be achieved.
  • FIG. 33A is a block diagram of the semiconductor device 900.
  • the semiconductor device 900 includes a power supply circuit 901, a circuit 902, a voltage generation circuit 903, a circuit 904, a voltage generation circuit 905, and a circuit 906.
  • the power supply circuit 901 is a circuit that generates a reference voltage V ORG .
  • the voltage V ORG may be a plurality of voltages instead of a single voltage.
  • the voltage V ORG can be generated based on the voltage V 0 given from the outside of the semiconductor device 900.
  • the semiconductor device 900 can generate the voltage V ORG based on a single power supply voltage given from the outside. Therefore, the semiconductor device 900 can operate without applying a plurality of power supply voltages from the outside.
  • the circuits 902, 904, and 906 are circuits that operate with different power supply voltages.
  • the power supply voltage of the circuit 902 is a voltage applied by the voltage V ORG and the voltage V SS (V ORG > V SS ).
  • the power supply voltage of the circuit 904 is a voltage applied by the voltage V POG and the voltage V SS (V POG > V ORG ).
  • the power supply voltage of the circuit 906 is a voltage applied by the voltage V ORG and the voltage V NEG (V ORG > V SS > V NEG ). Note that if the voltage VSS is set to the same potential as the ground (GND), the types of voltages generated by the power supply circuit 901 can be reduced.
  • the voltage generation circuit 903 is a circuit that generates the voltage V POG .
  • the voltage generation circuit 903 can generate the voltage V POG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 904 can operate based on a single power supply voltage supplied from the outside.
  • the voltage generation circuit 905 is a circuit that generates a voltage V NEG .
  • the voltage generation circuit 905 can generate the voltage V NEG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 906 can operate based on a single power supply voltage given from the outside.
  • FIG. 33B illustrates an example of a circuit 904 that operates at the voltage V POG
  • FIG. 33C illustrates an example of a waveform of a signal for operating the circuit 904.
  • the transistor 911 is illustrated.
  • Signal applied to the gate of the transistor 911 is generated, for example, based on the voltage V POG and voltage V SS.
  • the signal is a voltage V SS during operation of the conductive state of transistor 911 voltage V POG, during operation of the non-conductive state.
  • the voltage V POG is larger than the voltage V ORG as illustrated in FIG. Therefore, the transistor 911 can more reliably perform an operation of bringing the source (S) and the drain (D) into conduction.
  • the circuit 904 can be a circuit in which malfunctions are reduced.
  • FIG. 33D illustrates an example of a circuit 906 that operates at the voltage V NEG
  • FIG. 33E illustrates an example of a waveform of a signal for operating the circuit 906.
  • FIG. 33D illustrates a transistor 912 having a back gate.
  • Signal applied to the gate of the transistor 912 for example, generated based on the voltage V ORG and the voltage V SS.
  • the signal voltage V ORG during operation of the conductive state of transistor 911, a voltage V SS during operation of a non-conductive state.
  • the voltage applied to the back gate of the transistor 912 is generated based on the voltage V NEG .
  • the voltage V NEG is smaller than the voltage V SS (GND) as illustrated in FIG. Therefore, the threshold voltage of the transistor 912 can be controlled to shift positively. Therefore, the transistor 912 can be more reliably turned off, and the current flowing between the source (S) and the drain (D) can be reduced.
  • the circuit 906 can be a circuit in which malfunctions are reduced and power consumption is reduced.
  • the voltage V NEG may be directly applied to the back gate of the transistor 912.
  • a signal to be supplied to the gate of the transistor 912 may be generated based on the voltage V ORG and the voltage V NEG and the signal may be supplied to the back gate of the transistor 912.
  • FIGS. 34 (A) and 34 (B) show modified examples of FIGS. 33 (D) and (E).
  • a transistor 922 whose conduction state can be controlled by the control circuit 921 is illustrated between the voltage generation circuit 905 and the circuit 906.
  • the transistor 922 is an n-channel OS transistor.
  • Control signal S BG control circuit 921 is output a signal for controlling the conduction state of the transistor 922.
  • transistors 912A and 912B included in the circuit 906 are OS transistors which are the same as the transistor 922.
  • the timing chart of FIG. 34 (B) includes a control signal S BG, transistor 912A, indicated by a change in the potential of the state nodes N BG back gate potential of 912B.
  • Control signal S BG is transistor 922 in a conducting state at the high level, the node N BG becomes voltage V NEG. Thereafter, when the control signal SBG is at a low level, the node NBG becomes electrically floating. Since the transistor 922 is an OS transistor, the off-state current is small. Therefore, even if the node NBG is electrically floating, the voltage V NEG once applied can be held.
  • FIG. 35A illustrates an example of a circuit configuration which can be applied to the voltage generation circuit 903 described above.
  • a voltage generation circuit 903 illustrated in FIG. 35A is a five-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV.
  • the clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV.
  • the power supply voltage of the inverter INV is a voltage applied by the voltage V ORG and the voltage V SS
  • a voltage V POG that is boosted to a positive voltage five times the voltage V ORG can be obtained by the clock signal CLK.
  • the forward voltage of the diodes D1 to D5 is 0V.
  • a desired voltage V POG can be obtained by changing the number of stages of the charge pump.
  • FIG. 35B shows an example of a circuit configuration applicable to the voltage generation circuit 905 described above.
  • a voltage generation circuit 905 illustrated in FIG. 35B is a four-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV.
  • the clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV.
  • the power supply voltage of the inverter INV is a voltage applied by the voltage V ORG and the voltage V SS
  • the voltage V that is stepped down to the negative voltage that is four times the voltage V ORG from the voltage V SS by the clock signal CLK.
  • NEG can be obtained.
  • the forward voltage of the diodes D1 to D5 is 0V.
  • the desired voltage V NEG can be obtained by changing the number of stages of the charge pump.
  • circuit configuration of the voltage generation circuit 903 described above is not limited to the configuration of the circuit diagram illustrated in FIG.
  • modification examples of the voltage generation circuit 903 are illustrated in FIGS.
  • the voltage applied to each wiring is changed or the arrangement of elements is changed. It is feasible.
  • a voltage generation circuit 903A illustrated in FIG. 36A includes transistors M1 to M10, capacitors C11 to C14, and an inverter INV1.
  • the clock signal CLK is supplied directly to the gates of the transistors M1 to M10 or via the inverter INV1.
  • a voltage V POG that is boosted to a positive voltage four times the voltage V ORG can be obtained by the clock signal CLK. Note that a desired voltage V POG can be obtained by changing the number of stages.
  • the voltage generation circuit 903A illustrated in FIG. 36A can reduce off-state current by using the transistors M1 to M10 as OS transistors, and can suppress leakage of charges held in the capacitors C11 to C14. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • a voltage generation circuit 903B illustrated in FIG. 36B includes transistors M11 to M14, capacitors C15 and C16, and an inverter INV2.
  • the clock signal CLK is supplied directly to the gates of the transistors M11 to M14 or via the inverter INV2. With the clock signal CLK, it is possible to obtain a voltage V POG that is boosted to a positive voltage that is twice the voltage V ORG .
  • a voltage generation circuit 903B illustrated in FIG. 36B can reduce off-state current by using the transistors M11 to M14 as OS transistors, and can suppress leakage of charges held in the capacitors C15 and C16. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • a voltage generation circuit 903C illustrated in FIG. 36C includes an inductor Ind1, a transistor M15, a diode D6, and a capacitor C17.
  • the conduction state of the transistor M15 is controlled by the control signal EN.
  • a voltage V POG obtained by boosting the voltage V ORG can be obtained by the control signal EN. Since the voltage generation circuit 903C illustrated in FIG. 36C uses the inductor Ind1 to increase the voltage, the voltage generation circuit 903C can increase the voltage with high conversion efficiency.
  • a voltage necessary for a circuit included in the semiconductor device can be generated internally. Therefore, the semiconductor device can reduce the number of power supply voltages given from the outside.
  • a display module 7000 illustrated in FIG. 37 includes a touch panel 7004 connected to the FPC 7003, a display panel 7006 connected to the FPC 7005, a backlight 7007, a frame 7009, a printed circuit board 7010, a battery, between an upper cover 7001 and a lower cover 7002. 7011.
  • the semiconductor device of one embodiment of the present invention can be used for the display panel 7006, for example.
  • the shape and dimensions of the upper cover 7001 and the lower cover 7002 can be changed as appropriate in accordance with the sizes of the touch panel 7004 and the display panel 7006.
  • a resistive film type or capacitive type touch panel can be used by being superimposed on the display panel 7006.
  • the counter substrate (sealing substrate) of the display panel 7006 can have a touch panel function.
  • an optical sensor can be provided in each pixel of the display panel 7006 to form an optical touch panel.
  • the backlight 7007 has a light source 7008.
  • FIG. 37 illustrates the configuration in which the light source 7008 is provided over the backlight 7007, the present invention is not limited to this.
  • the light source 7008 may be disposed at the end of the backlight 7007 and a light diffusing plate may be used.
  • the backlight 7007 may not be provided.
  • the frame 7009 has a function as an electromagnetic shield for blocking electromagnetic waves generated by the operation of the printed circuit board 7010 in addition to the protective function of the display panel 7006.
  • the frame 7009 may have a function as a heat sink.
  • the printed circuit board 7010 includes a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal.
  • the power source for supplying power to the power supply circuit may be an external commercial power source or a power source using a battery 7011 provided separately.
  • the battery 7011 can be omitted when a commercial power source is used.
  • the display module 7000 may be additionally provided with a member such as a polarizing plate, a phase difference plate, and a prism sheet.
  • FIGS. 38A to 38E illustrate examples of electronic devices.
  • FIG. 38A is a diagram illustrating an appearance of the camera 8000 with the viewfinder 8100 attached.
  • the camera 8000 includes a housing 8001, a display portion 8002, operation buttons 8003, a shutter button 8004, and the like.
  • the camera 8000 is attached with a detachable lens 8006.
  • the camera 8000 is configured such that the lens 8006 can be removed from the housing 8001 and replaced, but the lens 8006 and the housing may be integrated.
  • the camera 8000 can take an image by pressing a shutter button 8004.
  • the display portion 8002 has a function as a touch panel and can capture an image by touching the display portion 8002.
  • the housing 8001 of the camera 8000 has a mount having electrodes, and can be connected to a stroboscope or the like in addition to the finder 8100.
  • the finder 8100 includes a housing 8101, a display portion 8102, a button 8103, and the like.
  • the housing 8101 has a mount that engages with the mount of the camera 8000, and the finder 8100 can be attached to the camera 8000.
  • the mount includes an electrode, and an image received from the camera 8000 via the electrode can be displayed on the display portion 8102.
  • the button 8103 has a function as a power button.
  • a button 8103 can be used to switch display on the display portion 8102 on and off.
  • the display device of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100.
  • the camera 8000 and the viewfinder 8100 are separate electronic devices and can be attached to and detached from each other.
  • a finder including a display device is incorporated in the housing 8001 of the camera 8000. Also good.
  • FIG. 38B is a diagram showing the appearance of the head mounted display 8200.
  • the head mounted display 8200 includes a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205, and the like.
  • a battery 8206 is built in the mounting portion 8201.
  • the cable 8205 supplies power from the battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can display video information such as received image data on the display portion 8204.
  • the mounting portion 8201 may be provided with a plurality of electrodes at positions where the user touches the mounting portion 8201.
  • the main body 8203 may have a function of recognizing the user's viewpoint by detecting a current flowing through the electrode in accordance with the movement of the user's eyeball. Moreover, you may have a function which monitors a user's pulse by detecting the electric current which flows into the said electrode.
  • the mounting portion 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and may have a function of displaying the user's biological information on the display portion 8204. Further, the movement of the user's head or the like may be detected, and the video displayed on the display unit 8204 may be changed in accordance with the movement.
  • the display device of one embodiment of the present invention can be applied to the display portion 8204.
  • FIG. 38 (C), (D), and (E) are views showing the appearance of the head mounted display 8300.
  • FIG. 38 (C), (D), and (E) are views showing the appearance of the head mounted display 8300.
  • the head mounted display 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can visually recognize the display on the display portion 8302 through the lens 8305.
  • the display portion 8302 is preferably arranged curved. By arranging the display portion 8302 to be curved, the user can feel a high sense of realism.
  • the display device of one embodiment of the present invention can be applied to the display portion 8302.
  • a display device including the semiconductor device of one embodiment of the present invention can have extremely high definition; therefore, even when the display device is enlarged using the lens 8305 as illustrated in FIG. Therefore, it is possible to display a more realistic video.
  • FIGS. 39A to 39G examples of electronic devices that are different from the electronic devices illustrated in FIGS. 38A to 38E are illustrated in FIGS. 39A to 39G.
  • An electronic device illustrated in FIGS. 39A to 39G includes a housing 9000, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (force , Displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration , Including a function of measuring odor or infrared light), a microphone 9008, and the like.
  • the electronic devices illustrated in FIGS. 39A to 39G have various functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function for displaying a calendar, date or time, a function for controlling processing by various software (programs), Wireless communication function, function for connecting to various computer networks using the wireless communication function, function for transmitting or receiving various data using the wireless communication function, and reading and displaying the program or data recorded on the recording medium It can have a function of displaying on the section. Note that the functions of the electronic devices illustrated in FIGS. 39A to 39G are not limited to these, and the electronic devices can have various functions. Although not illustrated in FIGS.
  • the electronic device may have a plurality of display portions.
  • the electronic device is equipped with a camera, etc., to capture still images, to capture moving images, to store captured images on a recording medium (externally or built into the camera), and to display captured images on the display unit And the like.
  • FIG. 39A is a perspective view showing the television device 9100.
  • the television device 9100 can incorporate the display portion 9001 with a large screen, for example, a display portion 9001 with a size of 50 inches or more, or 100 inches or more.
  • FIG. 39B is a perspective view showing the portable information terminal 9101.
  • the portable information terminal 9101 has one or a plurality of functions selected from, for example, a telephone, a notebook, an information browsing device, or the like. Specifically, it can be used as a smartphone.
  • the portable information terminal 9101 may include a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the portable information terminal 9101 can display characters and image information on the plurality of surfaces.
  • three operation buttons 9050 also referred to as operation icons or simply icons
  • information 9051 indicated by a broken-line rectangle can be displayed on another surface of the display portion 9001.
  • a display for notifying an incoming call such as an e-mail, SNS (social networking service), a telephone call, a title such as an e-mail or SNS, a sender name such as an e-mail or SNS, a date and time, and a time , Battery level, antenna reception strength and so on.
  • an operation button 9050 or the like may be displayed instead of the information 9051 at a position where the information 9051 is displayed.
  • FIG. 39C is a perspective view showing the portable information terminal 9102.
  • the portable information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001.
  • information 9052, information 9053, and information 9054 are displayed on different planes.
  • the user of the portable information terminal 9102 can check the display (information 9053 here) in a state where the portable information terminal 9102 is stored in the chest pocket of clothes.
  • the telephone number or name of the caller of the incoming call is displayed at a position where it can be observed from above portable information terminal 9102.
  • the user can check the display and determine whether to receive a call without taking out the portable information terminal 9102 from the pocket.
  • FIG. 39D is a perspective view showing a wristwatch-type portable information terminal 9200.
  • the portable information terminal 9200 can execute various applications such as a mobile phone, electronic mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface.
  • the portable information terminal 9200 can execute short-range wireless communication with a communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication.
  • the portable information terminal 9200 includes a connection terminal 9006 and can directly exchange data with other information terminals via a connector. Charging can also be performed through the connection terminal 9006. Note that the charging operation may be performed by wireless power feeding without using the connection terminal 9006.
  • FIG. 39E, 39F, and 39G are perspective views showing a foldable portable information terminal 9201.
  • FIG. 39E is a perspective view of a state in which the portable information terminal 9201 is expanded
  • FIG. 39F is a state in the middle of changing from one of the expanded state or the folded state of the portable information terminal 9201 to the other.
  • FIG. 39G is a perspective view of the portable information terminal 9201 folded.
  • the portable information terminal 9201 is excellent in portability in the folded state, and in the expanded state, the portable information terminal 9201 is excellent in display listability due to a seamless wide display area.
  • a display portion 9001 included in the portable information terminal 9201 is supported by three housings 9000 connected by a hinge 9055.
  • the portable information terminal 9201 By bending between the two housings 9000 via the hinge 9055, the portable information terminal 9201 can be reversibly deformed from the expanded state to the folded state.
  • the portable information terminal 9201 can be bent with a curvature radius of 1 mm to 150 mm.
  • 40A and 40B are perspective views of a display device having a plurality of display panels.
  • 40A is a perspective view of a form in which a plurality of display panels are wound
  • FIG. 40B is a perspective view of a state in which the plurality of display panels are developed.
  • the display device 9500 includes a plurality of display panels 9501, a shaft portion 9511, and a bearing portion 9512.
  • the plurality of display panels 9501 each include a display region 9502 and a region 9503 having a light-transmitting property.
  • the plurality of display panels 9501 have flexibility. Further, two adjacent display panels 9501 are provided so that a part of them overlap each other. For example, a light-transmitting region 9503 of two adjacent display panels 9501 can be overlapped. By using a plurality of display panels 9501, a large-screen display device can be obtained. In addition, since the display panel 9501 can be taken up depending on the use state, a display device with excellent versatility can be obtained.
  • 40A and 40B illustrate a state in which the display area 9502 is separated by the adjacent display panel 9501.
  • the present invention is not limited to this, and for example, the display area 9502 of the adjacent display panel 9501 is illustrated.
  • the display area 9502 may be a continuous display area by overlapping them with no gap.
  • the electronic device described in this embodiment has a display portion for displaying some information. Note that the semiconductor device of one embodiment of the present invention can also be applied to an electronic device that does not include a display portion.
  • Sample A1 and Sample A2 a thin film was formed using a material that can be used as the second gate electrode, and the sheet resistance of the film was measured.
  • samples A3 to A5 a material that can be used as a first gate electrode (also referred to as a bottom gate electrode or BGE) and a second gate electrode (also referred to as a top gate electrode or TGE) can be used.
  • a laminated film was formed with the material, and the contact chain resistance of the laminated film was measured.
  • the contact chain resistance in this specification and the like is a resistance value of an element (contact chain) in which 100 contact structures (contact holes) between conductive films are connected in series in a chain shape.
  • the structures of Samples A1 to A5 are shown below.
  • an oxide semiconductor film corresponding to the oxide semiconductor film 112 was formed over a glass substrate.
  • an oxide semiconductor film having a thickness of 10 nm was formed.
  • a conductive film corresponding to the conductive film 114 was formed over the oxide semiconductor film.
  • a 50-nm-thick tungsten film and a 100-nm-thick titanium film were sequentially formed using a sputtering apparatus.
  • an oxide semiconductor film corresponding to the oxide semiconductor film 112 was formed over a glass substrate.
  • an oxide semiconductor film having a thickness of 100 nm was formed.
  • a conductive film corresponding to the conductive film 106 was formed on a glass substrate.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 200 nm were sequentially formed using a sputtering apparatus.
  • an insulating film was formed over the conductive film, and an oxide semiconductor film corresponding to the oxide semiconductor film 112 was formed over the insulating film.
  • an oxide semiconductor film having a thickness of 10 nm was formed.
  • a 50-nm-thick tungsten film and a 100-nm-thick titanium film were sequentially formed using a sputtering apparatus.
  • a conductive film corresponding to the conductive film 106 and a conductive film corresponding to the conductive film 114 have a structure in which 100 openings are connected in series in the opening (contact hole).
  • a conductive film corresponding to the conductive film 106 was formed on a glass substrate.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 200 nm were sequentially formed using a sputtering apparatus.
  • an insulating film was formed over the conductive film, and an opening (contact hole) corresponding to the opening 143 was formed in the insulating film.
  • the openings (contact holes) 100 holes having a diameter of 2.5 ⁇ m were used.
  • an oxide semiconductor film corresponding to the oxide semiconductor film 112 was formed over the insulating film having the opening.
  • an oxide semiconductor film having a thickness of 10 nm was formed.
  • a conductive film corresponding to the conductive film 114 was formed over the oxide semiconductor film.
  • a tungsten film having a thickness of 15 nm and a titanium film having a thickness of 100 nm were sequentially formed using a sputtering apparatus.
  • a conductive film corresponding to the conductive film 106 and an oxide semiconductor film corresponding to the oxide semiconductor film 112 have a structure in which 100 openings are connected in series in the opening (contact hole). .
  • a conductive film corresponding to the conductive film 106 was formed on a glass substrate.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 200 nm were sequentially formed using a sputtering apparatus.
  • an insulating film was formed over the conductive film, and an opening (contact hole) corresponding to the opening 143 was formed in the insulating film.
  • the openings (contact holes) 100 holes having a diameter of 2.5 ⁇ m were used.
  • an oxide semiconductor film corresponding to the oxide semiconductor film 112 was formed over the insulating film having the opening.
  • an oxide semiconductor film having a thickness of 100 nm was formed.
  • a conductive film corresponding to the conductive film 106 and a conductive film corresponding to the oxide semiconductor film 112 have a structure in which 100 openings are connected in series in the opening (contact hole).
  • sample A1 has a lower sheet resistance than sample A2.
  • the sheet resistance of the second gate electrode is obtained. It was shown that can be reduced.
  • the contact chain resistances of the samples A3 to A5 prepared above were measured. The measurement results are shown in FIG.
  • the contact chain resistances of Sample A3, Sample A4, and Sample A5 were 3.0 ⁇ 10 2 ⁇ , 5.6 ⁇ 10 7 ⁇ , and 1.9 ⁇ 10 8 ⁇ , respectively.
  • sample A3 has a lower contact chain resistance than sample A4 and sample A5.
  • the region in which the first gate electrode and the second gate electrode are in contact with each other has the structure in which the conductive film corresponding to the conductive film 106 and the conductive film corresponding to the conductive film 114 are in contact with each other. It has been shown that the contact chain resistance between the first gate electrode and the second gate electrode can be reduced.
  • FIGS. 43A and 43B a sample B2 corresponding to the transistor 100G in which the second gate electrode does not have the conductive film 114 as shown in FIGS. 43A and 43B was also manufactured. Note that in FIGS. 43A and 43B, structures having functions similar to those of the transistor 100B illustrated in FIGS. 3A and 3B will be described using similar reference numerals.
  • a glass substrate was used as the substrate 102 for producing the sample B1.
  • a conductive film 106 was formed over the substrate 102.
  • a tantalum nitride film having a thickness of 10 nm and a copper film having a thickness of 100 nm were sequentially formed using a sputtering apparatus.
  • an insulating film 104 was formed over the substrate 102 and the conductive film 106.
  • the insulating film 104 the insulating film 104_1, the insulating film 104_2, the insulating film 104_3, and the insulating film 104_4 were sequentially formed in vacuum using a PECVD apparatus.
  • the insulating film 104_1 was a silicon nitride film with a thickness of 50 nm.
  • the insulating film 104_2 is a silicon nitride film with a thickness of 300 nm.
  • the insulating film 104_3 is a silicon nitride film with a thickness of 50 nm.
  • the insulating film 104_4 was a silicon oxynitride film with a thickness of 50 nm.
  • an oxide semiconductor film was formed over the insulating film 104, and the oxide semiconductor film was processed into an island shape, whereby the oxide semiconductor film 108 was formed.
  • the oxide semiconductor film 108 an oxide semiconductor film having a thickness of 40 nm was formed.
  • a wet etching method was used for processing the oxide semiconductor film 108.
  • an insulating film to be the insulating film 110 later was formed over the insulating film 104 and the oxide semiconductor film 108.
  • a silicon oxynitride film with a thickness of 30 nm, a silicon oxynitride film with a thickness of 100 nm, and a silicon oxynitride film with a thickness of 20 nm are continuously formed in a vacuum using a PECVD apparatus. Formed.
  • heat treatment was performed.
  • heat treatment was performed at 350 ° C. for one hour in a mixed gas atmosphere of nitrogen and oxygen.
  • an oxide semiconductor film which later becomes the oxide semiconductor film 112 was formed over the insulating film.
  • an oxide semiconductor film having a thickness of 20 nm was formed.
  • a mask is formed over the oxide semiconductor film, and the opening 143 is formed in the oxide semiconductor film, the insulating film in contact with the lower side of the oxide semiconductor film, and the insulating film 104 using the mask. did. Note that a dry etching apparatus was used for processing the opening 143.
  • a conductive film to be a conductive film 114 later was formed over the oxide semiconductor film to be the oxide semiconductor film 112 later.
  • a tungsten film having a thickness of 15 nm and a titanium film having a thickness of 100 nm were sequentially formed using a sputtering apparatus.
  • the conductive film 114 and the oxide semiconductor film 112 were formed by processing the formed conductive film and the oxide semiconductor film into an island shape. Further, after the conductive film 114 and the oxide semiconductor film 112 were formed, the insulating film in contact with the lower side of the oxide semiconductor film 112 was processed to form the insulating film 110.
  • impurity element addition treatment was performed over the insulating film 104, the oxide semiconductor film 108, the insulating film 110, the oxide semiconductor film 112, and the conductive film 114.
  • impurity element addition treatment a doping apparatus was used, and argon was used as the impurity element.
  • the insulating film 116 was formed over the insulating film 104, the oxide semiconductor film 108, the insulating film 110, the oxide semiconductor film 112, and the conductive film 114.
  • a silicon nitride film having a thickness of 100 nm was formed using a PECVD apparatus.
  • an insulating film 118 was formed on the insulating film 116.
  • a silicon oxynitride film having a thickness of 300 nm was formed using a PECVD apparatus.
  • a mask was formed over the insulating film 118, and openings 141a and 141b were formed in the insulating films 116 and 118 using the mask.
  • a dry etching apparatus was used for processing the openings 141a and 141b.
  • an insulating film 122 was formed on the insulating film 118.
  • an acrylic photosensitive resin having a thickness of 1.5 ⁇ m was used as the insulating film 122. Note that as the insulating film 122, openings were provided in regions overlapping with the openings 141a and 141b.
  • a conductive film was formed on the insulating film 122 so as to fill the openings 141a and 141b, and the conductive film was processed into an island shape, thereby forming conductive films 120s and 120d.
  • a copper film containing manganese having a thickness of 50 nm and a copper film having a thickness of 100 nm were continuously formed in a vacuum using a sputtering apparatus.
  • the channel width W was 50 ⁇ m
  • the channel width L was 2.0 ⁇ m, 3.0 ⁇ m, and 6.0 ⁇ m. Note that 20 transistors each having a channel width L were formed on the substrate.
  • an insulating film to be the insulating film 110 later was formed over the insulating film 104 and the oxide semiconductor film 108.
  • a silicon oxynitride film with a thickness of 30 nm, a silicon oxynitride film with a thickness of 100 nm, and a silicon oxynitride film with a thickness of 20 nm are continuously formed in a vacuum using a PECVD apparatus. Formed.
  • heat treatment was performed.
  • heat treatment was performed at 350 ° C. for one hour in a mixed gas atmosphere of nitrogen and oxygen.
  • a mask was formed over the insulating film, and an opening 143 was formed in the insulating film and the insulating film 104 using the mask. Note that a dry etching apparatus was used for processing the opening 143.
  • an oxide semiconductor film which later becomes the oxide semiconductor film 112 was formed over the insulating film.
  • an oxide semiconductor film having a thickness of 100 nm was formed.
  • the oxide semiconductor film 112 was formed by processing the formed oxide semiconductor film into an island shape.
  • the insulating film 110 was formed by processing the insulating film in contact with the lower side of the oxide semiconductor film 112.
  • impurity element addition treatment was performed on the insulating film 104, the oxide semiconductor film 108, the insulating film 110, and the oxide semiconductor film 112.
  • impurity element addition treatment a doping apparatus was used, and argon was used as the impurity element.
  • the insulating film 116 was formed over the insulating film 104, the oxide semiconductor film 108, the insulating film 110, and the oxide semiconductor film 112.
  • a silicon nitride film having a thickness of 100 nm was formed using a PECVD apparatus.
  • an insulating film 118 was formed on the insulating film 116.
  • a silicon oxynitride film having a thickness of 300 nm was formed using a PECVD apparatus.
  • a mask was formed over the insulating film 118, and openings 141a and 141b were formed in the insulating films 116 and 118 using the mask.
  • a dry etching apparatus was used for processing the openings 141a and 141b.
  • an insulating film 122 was formed on the insulating film 118.
  • an acrylic photosensitive resin having a thickness of 1.5 ⁇ m was used as the insulating film 122. Note that as the insulating film 122, openings were provided in regions overlapping with the openings 141a and 141b.
  • a conductive film was formed on the insulating film 122 so as to fill the openings 141a and 141b, and the conductive film was processed into an island shape, thereby forming conductive films 120s and 120d.
  • a copper film containing manganese having a thickness of 50 nm and a copper film having a thickness of 100 nm were continuously formed in a vacuum using a sputtering apparatus.
  • the channel width W is set to 50 ⁇ m and the channel width L is set to 2.0 ⁇ m, 3.0 ⁇ m, and 6.0 ⁇ m as the sample B2 corresponding to the transistor 100G. Note that 20 transistors each having a channel width L were formed on the substrate.
  • ⁇ Electrical characteristics evaluation of transistor> 44 and 45 show drain current-gate voltage (Id-Vg) characteristics of Samples B1 and B2 manufactured in this example, respectively. 44 shows the measurement result of sample B1, and FIG. 45 shows the measurement result of sample B2.
  • 44A and 45A show characteristics of a channel width of 50 ⁇ m and a channel length of 2.0 ⁇ m.
  • FIGS. 44B and 45B show the channel width of 50 ⁇ m and the channel length of 3.
  • 44 (C) and FIG. 45 (C) are characteristics of a channel width of 50 ⁇ m and a channel length of 6.0 ⁇ m.
  • the first vertical axis represents Id (A)
  • the second vertical axis represents field effect mobility ( ⁇ FE (cm 2 / Vs)
  • the horizontal axis represents Vg (V).
  • measurement conditions for the Id-Vg characteristics of the transistor include a voltage applied to the conductive film 106 functioning as the first gate electrode of the transistor (hereinafter also referred to as a gate voltage (Vg)) and a second gate electrode.
  • Vg gate voltage
  • Vbg voltage applied to the functioning oxide semiconductor film 112 and the conductive film 114
  • voltage was applied from ⁇ 15V to + 20V in steps of 0.25V.
  • a voltage applied to the conductive film 120s functioning as the source electrode (hereinafter also referred to as source voltage (Vs)) is 0 V (comm), and a voltage applied to the conductive film 120d functioning as the drain electrode (hereinafter referred to as drain voltage (hereinafter referred to as drain voltage (hereinafter referred to as drain voltage)).
  • Vd) was set to 1V or 10V.
  • ⁇ PBTS Positive Bias Temperature Stress
  • the gate voltage (Vg) was +30 V
  • the drain voltage (Vd) and the source voltage (Vs) were 0 V (COMMON)
  • the stress temperature was 60 ° C.
  • the stress application time was 1 hour
  • the measurement environment was a dark environment. . That is, the source electrode and the drain electrode of the transistor were set to the same potential, and a potential different from that of the source electrode and the drain electrode was applied to the gate electrode for a certain period of time. Further, the potential applied to the gate electrode is higher than the potential of the source electrode and the drain electrode (applied to the plus side).
  • ⁇ NBTS Negative Bias Temperature Stress
  • the gate voltage (Vg) is set to -30 V
  • the drain voltage (Vd) and the source voltage (Vs) are set to 0 V (COMMON)
  • the stress temperature is set to 60 ° C.
  • the stress application time is set to 1 hour
  • the measurement environment is performed in a dark environment. It was. That is, the source electrode and the drain electrode of the transistor were set to the same potential, and a potential different from that of the source electrode and the drain electrode was applied to the gate electrode for a certain period of time. Further, the potential applied to the gate electrode is lower than the potential of the source electrode and the drain electrode (applied to the minus side).
  • ⁇ PBITS Positive Bias Illumination Temperature Stress
  • the gate voltage (Vg) is +30 V
  • the drain voltage (Vd) and the source voltage (Vs) are 0 V (COMMON)
  • the stress temperature is 60 ° C.
  • the stress application time is 1 hour
  • the measurement environment is a photo environment (white LED) About 10,000 Lx). That is, the source electrode and the drain electrode of the transistor were set to the same potential, and a potential different from that of the source electrode and the drain electrode was applied to the gate electrode for a certain period of time. Further, the potential applied to the gate electrode is higher than the potential of the source electrode and the drain electrode (applied to the plus side).
  • ⁇ NBITS Negative Bias Illumination Temperature Stress
  • the gate voltage (Vg) is ⁇ 30 V
  • the drain voltage (Vd) and the source voltage (Vs) are 0 V (COMMON)
  • the stress temperature is 60 ° C.
  • the stress application time is 1 hour
  • the measurement environment is a photo environment (white) LED was performed at about 10,000 Lx). That is, the source electrode and the drain electrode of the transistor were set to the same potential, and a potential different from that of the source electrode and the drain electrode was applied to the gate electrode for a certain period of time. Further, the potential applied to the gate electrode is lower than the potential of the source electrode and the drain electrode (applied to the minus side).
  • the gate BT test is a kind of acceleration test, and changes in transistor characteristics caused by long-term use can be evaluated in a short time.
  • the change amount ( ⁇ Vth) of the threshold voltage of the transistor before and after the gate BT test is an important index for examining reliability. Before and after the gate BT test, the smaller the threshold voltage change amount ( ⁇ Vth), the higher the reliability.
  • ⁇ Vth indicates the amount of change in threshold voltage (Vth), and is a value obtained by subtracting Vth before stress from Vth after stress.
  • FIG. 46 shows the gate BT test results of Sample B1 and Sample B2.
  • the variation in the NBITS test was smaller in the sample B1 than in the sample B2. This is because the sample B1 includes the conductive film 114, which prevents the channel region of the oxide semiconductor film 108 from being irradiated with light. Therefore, the second gate electrode preferably has the conductive film 114.
  • FIG. 48 show the electrical characteristics of the transistors of Sample B1 and Sample B2.
  • the source electrode (Vs) is set to 0V (commm)
  • the drain voltage (Vd) is set to 1V and 10V
  • the gate voltage (Vg and Vbg) is applied from -15V to + 15V at intervals of 0.25V. Results are shown.
  • the vertical axis represents the drain current (Id)
  • the horizontal axis represents the gate voltage (Vg).
  • FIG. 47 shows the measurement result of sample B1
  • FIG. 48 shows the measurement result of sample B2.
  • FIGS. 47A and 48A show the electrical characteristics of the transistor when irradiated with light
  • FIGS. 47B and 48B show the electrical characteristics of the transistor when not irradiated with light.
  • the electrical characteristics of the transistor when the sample B2 is irradiated with light have a result that the threshold voltage is negative (also referred to as normally-on characteristics). It was.
  • the electrical characteristics of the transistor were such that the threshold voltage was positive (also referred to as normally-off characteristics). That is, a structure including the conductive film 114 as the second gate electrode is preferable.
  • the transistor of one embodiment of the present invention is a transistor with small variation in electric characteristics and low power consumption even during light irradiation.
  • FIG. 49A is a cross section of the sample B1
  • FIG. 49B is a cross section of the sample B2, each of which corresponds to a cross section in the direction of dashed-dotted line X1-X2 in FIG. Note that elements corresponding to those in FIG. 3A or FIG. 43A are denoted by common reference numerals.
  • the sample B1 and the sample B2 manufactured in this example had a good cross-sectional shape.
  • the second gate electrode width (TGE width) of Sample B1 was 1.70 ⁇ m.
  • Sample B2 had a second gate electrode width (TGE width) of 1.75 ⁇ m.
  • This example shows the results of evaluation of hydrogen and oxygen release amounts for a conductive film that can be used for the second gate electrode of the transistor of one embodiment of the present invention.
  • TDS temperature programmed desorption gas analysis method
  • tungsten film having a thickness of 30 nm was formed on a glass substrate by using a sputtering apparatus.
  • a titanium film having a thickness of 30 nm was formed on a glass substrate using a sputtering apparatus.
  • a tantalum nitride film having a thickness of 30 nm was formed on a glass substrate using a sputtering apparatus.
  • a titanium nitride film having a thickness of 30 nm was formed on a glass substrate using a sputtering apparatus.
  • TDS analysis was performed in order to evaluate the amount of hydrogen molecules released from the samples C1 to C4 produced above. Results of TDS analysis are shown in FIGS.
  • FIGS. 50A, 50C, and 50D almost no hydrogen release was observed from the tungsten film, the tantalum nitride film, and the titanium nitride film.
  • FIG. 50B many hydrogen molecules were released from the titanium film. Excess hydrogen release may cause the oxide semiconductor film in the channel region to be n-type. Therefore, it can be said that tungsten, tantalum nitride, and titanium nitride are preferable as a material used for the conductive film 114.
  • Samples C5 to C9 a silicon nitride film having a thickness of 100 nm was formed on a glass substrate by using a PECVD apparatus.
  • a silicon nitride film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a tungsten film having a thickness of 30 nm was formed on the silicon nitride film by using a sputtering apparatus.
  • a silicon nitride film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a titanium film having a thickness of 30 nm was formed on the silicon nitride film using a sputtering apparatus.
  • a silicon nitride film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a tantalum nitride film having a thickness of 30 nm was formed on the silicon nitride film using a sputtering apparatus.
  • a silicon nitride film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a titanium nitride film having a thickness of 30 nm was formed on the silicon nitride film using a sputtering apparatus.
  • TDS analysis was performed in order to evaluate the amount of hydrogen molecules released from the prepared samples C5 to C9.
  • the TDS analysis results are shown in FIGS.
  • the amount of hydrogen molecules released from the silicon nitride film under various conductive films can be evaluated. That is, it can be seen that when the amount of hydrogen molecules released from the silicon nitride film is small, the conductive film can block the hydrogen.
  • the sample C8 (tantalum nitride film on the silicon nitride film) and the sample C9 (titanium nitride film on the silicon nitride film) show hydrogen molecules at 350 ° C. or higher. Low release was confirmed. That is, it was shown that hydrogen molecules released from silicon nitride can be blocked by forming a tantalum nitride film or a titanium nitride film on the silicon nitride film. However, as shown in FIG. 51B, from the sample C7 (titanium film on the silicon nitride film), in addition to releasing hydrogen from the titanium film, release of many hydrogen molecules was confirmed at 250 ° C. or higher.
  • Sample C10 a silicon nitride oxide film having a thickness of 100 nm was formed on a glass substrate by using a PECVD apparatus.
  • a silicon nitride oxide film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a tungsten film was formed over the silicon nitride oxide film using a sputtering apparatus. Subsequently, after heat treatment at 250 ° C. for 1 hour, the tungsten film was removed using a wet etching method to expose the silicon nitride oxide film.
  • a silicon nitride oxide film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, an oxide semiconductor film having a thickness of 10 nm was formed over the silicon nitride oxide film using a sputtering apparatus.
  • a tungsten film was formed over the oxide semiconductor film using a sputtering apparatus. Subsequently, heat treatment was performed at 250 ° C. for 1 hour, and then the oxide semiconductor film and the tungsten film were removed using a wet etching method to expose the silicon nitride oxide film.
  • a silicon nitride oxide film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a titanium film was formed over the silicon nitride oxide film using a sputtering apparatus. Subsequently, after heat treatment at 250 ° C. for 1 hour, the titanium film was removed using a wet etching method to expose the silicon nitride oxide film.
  • a silicon nitride oxide film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, an oxide semiconductor film having a thickness of 10 nm was formed over the silicon nitride oxide film using a sputtering apparatus.
  • a titanium film was formed over the oxide semiconductor film using a sputtering apparatus. Subsequently, heat treatment was performed at 250 ° C. for 1 hour, and then the oxide semiconductor film and the titanium film were removed using a wet etching method to expose the silicon nitride oxide film.
  • a silicon nitride oxide film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a tantalum nitride film was formed over the silicon nitride oxide film using a sputtering apparatus. Subsequently, after heat treatment at 250 ° C. for 1 hour, the tantalum nitride film was removed using a wet etching method to expose the silicon nitride oxide film.
  • a silicon nitride oxide film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, an oxide semiconductor film having a thickness of 10 nm was formed over the silicon nitride oxide film using a sputtering apparatus.
  • a tantalum nitride film was formed over the oxide semiconductor film using a sputtering apparatus. Subsequently, after heat treatment at 250 ° C. for 1 hour, the oxide semiconductor film and the tantalum nitride film were removed using a wet etching method to expose the silicon nitride oxide film.
  • a silicon nitride oxide film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a titanium nitride film was formed over the silicon nitride oxide film using a sputtering apparatus. Subsequently, after heat treatment at 250 ° C. for 1 hour, the titanium nitride film was removed using a wet etching method to expose the silicon nitride oxide film.
  • a silicon nitride oxide film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, an oxide semiconductor film having a thickness of 10 nm was formed over the silicon nitride oxide film using a sputtering apparatus.
  • a titanium nitride film was formed over the oxide semiconductor film using a sputtering apparatus. Subsequently, heat treatment was performed at 250 ° C. for 1 hour, and then the oxide semiconductor film and the titanium nitride film were removed using a wet etching method to expose the silicon nitride oxide film.
  • TDS analysis was performed in order to evaluate the amount of released oxygen molecules of the sample C10 and the samples C11-1 to C14-2. The results of TDS analysis are shown in FIGS.
  • the amount of oxygen molecules released from the silicon nitride oxide film can be evaluated from the result of the TDS analysis shown in FIG. That is, it can be seen that when the amount of oxygen molecules released from the silicon nitride oxide film is small, the conductive film absorbed oxygen contained in the silicon nitride oxide film.
  • the conductive film can be prevented from absorbing oxygen contained in the silicon nitride oxide. It has been shown.
  • the insulating film 110 When the insulating film 110 has sufficient oxygen, oxygen can be supplied to the oxide semiconductor film in the channel region, and oxygen vacancies in the channel region can be reduced. That is, it is preferable that the insulating film used for the insulating film 110 has a large oxygen release amount.
  • the second gate electrode formed over the insulating film 110 preferably includes an oxide semiconductor film and a conductive film.
  • the film formation damage of the insulating film during the formation of the conductive film that can be used for the second gate electrode of the transistor of one embodiment of the present invention was evaluated.
  • ESR electron spin resonance
  • an oxide semiconductor film corresponding to the oxide semiconductor film 108 was formed over a quartz substrate.
  • an oxide semiconductor film with a thickness of 40 nm was formed.
  • an insulating film corresponding to the insulating film 110 was formed over the oxide semiconductor film.
  • a silicon oxynitride film having a thickness of 100 nm was formed.
  • an oxide semiconductor film corresponding to the oxide semiconductor film 112 was formed over the insulating film.
  • an oxide semiconductor film having a thickness of 10 nm was formed.
  • Sample D1-2 was fabricated through the above steps.
  • Sample D1-1 was obtained by removing the oxide semiconductor film corresponding to the oxide semiconductor film 112 formed by a wet etching method.
  • Sample D2-1 and Sample D2-2 were prepared by forming a conductive film corresponding to the conductive film 114 over Sample D1-1 and Sample D1-2.
  • a tungsten film was formed using a sputtering apparatus.
  • Sample D3-1 and Sample D3-2 were prepared by forming a conductive film corresponding to the conductive film 114 over Sample D1-1 and Sample D1-2.
  • a conductive film a titanium film was formed using a sputtering apparatus.
  • Sample D4-1 and sample D4-2 were produced by forming a conductive film corresponding to the conductive film 114 over the sample D1-1 and the sample D1-2.
  • a tantalum nitride film was formed using a sputtering apparatus.
  • Sample D5-1 and Sample D5-2 were prepared by forming a conductive film corresponding to the conductive film 114 over Sample D1-1 and Sample D1-2.
  • a conductive film a titanium nitride film was formed using a sputtering apparatus.
  • Sample D6-1 and sample D6-2 were prepared by forming a conductive film corresponding to the conductive film 114 over the sample D1-1 and the sample D1-2.
  • a copper film was formed using a sputtering apparatus.
  • ESR measurement was performed on the fabricated samples D1-1 to D6-2.
  • the measurement temperature was 85 K
  • the high-frequency power (microwave power) of 8.92 GHz was 10 mW
  • the direction of the magnetic field was parallel to the film surface of the produced sample.
  • the detection lower limit of the spin density of the signal resulting from NO x was 1.0 ⁇ 10 16 spins / cm 3 . It can be said that the smaller the spin number, the fewer defects in the insulating film.
  • the measured ESR signal is shown in FIG. Note that in the case where the insulating film includes nitride oxide (NO x ), a signal having three characteristic lines derived from NO x may be observed. These three signals are a first signal having a g value of 2.037 to 2.039, a second signal having a g value of 2.001 to 2.003, and a g value of 1.964 to 1. Observed as a third signal of 966 or less. These three signals are attributed to NO x and are understood as signals having a hyperfine structure due to N nuclear spins. Further, the signal resulting from NO x has an asymmetric waveform because the spin species has anisotropy.
  • NO x nitride oxide
  • Samples D4-1 and D5-1 which do not have an oxide corresponding to the oxide semiconductor film 112 and have tantalum nitride or titanium nitride as a conductive film have high spin density of three signals and insulation with a large amount of defects. It turns out that it is a film
  • the sample D1-2 having an oxide semiconductor, corresponding to the oxide semiconductor film 112, D2-2, D3-2, D4-2, D5-2, and D6-2 is spin signal caused by NO x The density was small and was below the lower limit of measurement.
  • a structure including the oxide semiconductor film 112 and the conductive film 114 is preferable as the second gate electrode.
  • This example shows the results of evaluation of hydrogen and oxygen release amounts for a conductive film that can be used for the second gate electrode of the transistor of one embodiment of the present invention.
  • TDS temperature programmed desorption gas analysis method
  • sample E1 a copper film having a thickness of 50 nm was formed on a glass substrate using a sputtering apparatus.
  • Sample E2 a silicon nitride film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus.
  • a silicon nitride film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a copper film having a thickness of 100 nm was formed on the silicon nitride film using a sputtering apparatus.
  • a 100 nm thick silicon nitride film was formed on a glass substrate using a PECVD apparatus. Subsequently, a copper film having a thickness of 100 nm was formed on the silicon nitride film using a sputtering apparatus. Subsequently, a titanium film having a thickness of 50 nm was formed on the copper film using a sputtering apparatus.
  • a silicon nitride film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a copper film having a thickness of 100 nm was formed on the silicon nitride film using a sputtering apparatus. Subsequently, a tungsten film having a thickness of 50 nm was formed on the copper film using a sputtering apparatus.
  • a silicon nitride film having a thickness of 100 nm was formed on a glass substrate using a PECVD apparatus. Subsequently, a copper film having a thickness of 100 nm was formed on the silicon nitride film using a sputtering apparatus. Subsequently, a titanium nitride film having a thickness of 50 nm was formed on the copper film using a sputtering apparatus.
  • the amount of hydrogen molecules released from the silicon nitride film under various conductive films can be evaluated. That is, it can be seen that when the amount of hydrogen molecules released from the silicon nitride film is small, the conductive film can block the hydrogen.
  • release of hydrogen molecules was confirmed from the sample E2 (silicon nitride film) at 250 ° C. or higher.
  • release of hydrogen molecules was not confirmed up to about 350 ° C. from sample E3 (copper film on the silicon nitride film). That is, it was shown that hydrogen molecules released from silicon nitride can be blocked by forming a copper film on the silicon nitride film.
  • FIGS. 43A and 43B the sample F3 corresponding to the transistor 100G in which the second gate electrode does not include the conductive film 114 and FIGS. 58A and 58B.
  • Sample F4 and Sample F5 corresponding to the transistor 100H in which the second gate electrode does not include the oxide semiconductor film 112 were also manufactured.
  • 58A and 58B structures having functions similar to those of the transistor 100B illustrated in FIGS. 3A and 3B are described using the same reference numerals.
  • a glass substrate was used as the substrate 102 for producing the sample F1.
  • a conductive film 106 was formed over the substrate 102.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 100 nm were sequentially formed using a sputtering apparatus.
  • an insulating film 104 was formed over the substrate 102 and the conductive film 106.
  • the insulating film 104 the insulating film 104_1, the insulating film 104_2, the insulating film 104_3, and the insulating film 104_4 were sequentially formed in vacuum using a PECVD apparatus.
  • the insulating film 104_1 was a silicon nitride film with a thickness of 50 nm.
  • the insulating film 104_2 is a silicon nitride film with a thickness of 300 nm.
  • the insulating film 104_3 is a silicon nitride film with a thickness of 50 nm.
  • the insulating film 104_4 was a silicon oxynitride film with a thickness of 50 nm.
  • an oxide semiconductor film was formed over the insulating film 104, and the oxide semiconductor film was processed into an island shape, whereby the oxide semiconductor film 108 was formed.
  • the oxide semiconductor film 108 an oxide semiconductor film having a thickness of 40 nm was formed.
  • a wet etching method was used for processing the oxide semiconductor film 108.
  • an insulating film to be the insulating film 110 later was formed over the insulating film 104 and the oxide semiconductor film 108.
  • a silicon oxynitride film with a thickness of 30 nm, a silicon oxynitride film with a thickness of 50 nm, and a silicon oxynitride film with a thickness of 20 nm are continuously formed in a vacuum using a PECVD apparatus. Formed.
  • heat treatment was performed.
  • heat treatment was performed at 350 ° C. for one hour in a mixed gas atmosphere of nitrogen and oxygen.
  • an oxide semiconductor film which later becomes the oxide semiconductor film 112 was formed over the insulating film.
  • an oxide semiconductor film having a thickness of 10 nm was formed.
  • a mask is formed over the oxide semiconductor film, and the opening 143 is formed in the oxide semiconductor film, the insulating film in contact with the lower side of the oxide semiconductor film, and the insulating film 104 using the mask. did. Note that a dry etching apparatus was used for processing the opening 143.
  • a conductive film to be a conductive film 114 later was formed over the oxide semiconductor film to be the oxide semiconductor film 112 later.
  • a titanium nitride film having a thickness of 50 nm and a copper film having a thickness of 100 nm were sequentially formed using a sputtering apparatus.
  • the conductive film 114 and the oxide semiconductor film 112 were formed by processing the formed conductive film and the oxide semiconductor film into an island shape. Further, after the conductive film 114 and the oxide semiconductor film 112 were formed, the insulating film in contact with the lower side of the oxide semiconductor film 112 was processed to form the insulating film 110.
  • impurity element addition treatment was performed over the insulating film 104, the oxide semiconductor film 108, the insulating film 110, the oxide semiconductor film 112, and the conductive film 114.
  • a doping apparatus was used, and argon and nitrogen were used as the impurity element.
  • the insulating film 116 was formed over the insulating film 104, the oxide semiconductor film 108, the insulating film 110, the oxide semiconductor film 112, and the conductive film 114.
  • a silicon nitride film having a thickness of 100 nm was formed using a PECVD apparatus.
  • an insulating film 118 was formed on the insulating film 116.
  • a silicon oxynitride film having a thickness of 300 nm was formed using a PECVD apparatus.
  • a mask was formed over the insulating film 118, and openings 141a and 141b were formed in the insulating films 116 and 118 using the mask.
  • a dry etching apparatus was used for processing the openings 141a and 141b.
  • an insulating film 122 was formed on the insulating film 118.
  • an acrylic photosensitive resin having a thickness of 1.5 ⁇ m was used as the insulating film 122. Note that as the insulating film 122, openings were provided in regions overlapping with the openings 141a and 141b.
  • a conductive film was formed on the insulating film 122 so as to fill the openings 141a and 141b, and the conductive film was processed into an island shape, thereby forming conductive films 120s and 120d.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 100 nm were continuously formed in a vacuum using a sputtering apparatus.
  • the channel width W is 50 ⁇ m
  • the channel width L is 1.5 ⁇ m, 2.0 ⁇ m, 3.0 ⁇ m, and 6.0 ⁇ m. Note that 20 transistors each having a channel width L were formed on the substrate.
  • the sample F2 is different from the sample F1 only in the material for forming the conductive film 114, and the other processes are the same as those of the sample F1.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 100 nm were sequentially formed using a sputtering apparatus.
  • the channel width W is 50 ⁇ m
  • the channel width L is 1.5 ⁇ m, 2.0 ⁇ m, 3.0 ⁇ m, and 6.0 ⁇ m. Note that 20 transistors each having a channel width L were formed on the substrate.
  • an insulating film to be the insulating film 110 later was formed over the insulating film 104 and the oxide semiconductor film 108.
  • a silicon oxynitride film with a thickness of 30 nm, a silicon oxynitride film with a thickness of 50 nm, and a silicon oxynitride film with a thickness of 20 nm are continuously formed in a vacuum using a PECVD apparatus. Formed.
  • heat treatment was performed.
  • heat treatment was performed at 350 ° C. for one hour in a mixed gas atmosphere of nitrogen and oxygen.
  • a mask was formed over the insulating film, and an opening 143 was formed in the insulating film and the insulating film 104 using the mask. Note that a dry etching apparatus was used for processing the opening 143.
  • an oxide semiconductor film which later becomes the oxide semiconductor film 112 was formed over the insulating film.
  • an oxide semiconductor film having a thickness of 100 nm was formed.
  • the oxide semiconductor film 112 was formed by processing the formed oxide semiconductor film into an island shape.
  • the insulating film 110 was formed by processing the insulating film in contact with the lower side of the oxide semiconductor film 112.
  • impurity element addition treatment was performed on the insulating film 104, the oxide semiconductor film 108, the insulating film 110, and the oxide semiconductor film 112.
  • a doping apparatus was used, and argon and nitrogen were used as the impurity element.
  • the insulating film 116 was formed over the insulating film 104, the oxide semiconductor film 108, the insulating film 110, and the oxide semiconductor film 112.
  • a silicon nitride film having a thickness of 100 nm was formed using a PECVD apparatus.
  • an insulating film 118 was formed on the insulating film 116.
  • a silicon oxynitride film having a thickness of 300 nm was formed using a PECVD apparatus.
  • a mask was formed over the insulating film 118, and openings 141a and 141b were formed in the insulating films 116 and 118 using the mask.
  • a dry etching apparatus was used for processing the openings 141a and 141b.
  • an insulating film 122 was formed on the insulating film 118.
  • an acrylic photosensitive resin having a thickness of 1.5 ⁇ m was used as the insulating film 122. Note that as the insulating film 122, openings were provided in regions overlapping with the openings 141a and 141b.
  • a conductive film was formed on the insulating film 122 so as to fill the openings 141a and 141b, and the conductive film was processed into an island shape, thereby forming conductive films 120s and 120d.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 100 nm were continuously formed in a vacuum using a sputtering apparatus.
  • the channel width W is 50 ⁇ m
  • the channel width L is 1.5 ⁇ m, 2.0 ⁇ m, 3.0 ⁇ m, and 6.0 ⁇ m. Note that 20 transistors each having a channel width L were formed on the substrate.
  • Sample F4 As Sample F4, as in Sample F1, a conductive film 106, an insulating film 104, and an oxide semiconductor film 108 were formed over the substrate 102.
  • an insulating film to be the insulating film 110 later was formed over the insulating film 104 and the oxide semiconductor film 108.
  • a silicon oxynitride film with a thickness of 30 nm, a silicon oxynitride film with a thickness of 50 nm, and a silicon oxynitride film with a thickness of 20 nm are continuously formed in a vacuum using a PECVD apparatus. Formed.
  • heat treatment was performed.
  • heat treatment was performed at 350 ° C. for one hour in a mixed gas atmosphere of nitrogen and oxygen.
  • a mask was formed over the insulating film, and an opening 143 was formed in the insulating film and the insulating film 104 using the mask. Note that a dry etching apparatus was used for processing the opening 143.
  • a conductive film to be a conductive film 114 later was formed over the insulating film.
  • a titanium nitride film having a thickness of 50 nm and a copper film having a thickness of 100 nm were sequentially formed using a sputtering apparatus.
  • the conductive film 114 was formed by processing the formed conductive film into an island shape.
  • the insulating film 110 was formed by processing the insulating film in contact with the lower side of the conductive film 114.
  • a wet etching method was used for processing the conductive film 114, and a dry etching method was used for processing the insulating film 110.
  • impurity element addition treatment was performed over the insulating film 104, the oxide semiconductor film 108, the insulating film 110, and the conductive film 114.
  • a doping apparatus was used, and argon and nitrogen were used as the impurity element.
  • the insulating film 116 was formed over the insulating film 104, the oxide semiconductor film 108, the insulating film 110, and the conductive film 114.
  • a silicon nitride film having a thickness of 100 nm was formed using a PECVD apparatus.
  • an insulating film 118 was formed on the insulating film 116.
  • a silicon oxynitride film having a thickness of 300 nm was formed using a PECVD apparatus.
  • a mask was formed over the insulating film 118, and openings 141a and 141b were formed in the insulating films 116 and 118 using the mask.
  • a dry etching apparatus was used for processing the openings 141a and 141b.
  • an insulating film 122 was formed on the insulating film 118.
  • an acrylic photosensitive resin having a thickness of 1.5 ⁇ m was used as the insulating film 122. Note that as the insulating film 122, openings were provided in regions overlapping with the openings 141a and 141b.
  • a conductive film was formed on the insulating film 122 so as to fill the openings 141a and 141b, and the conductive film was processed into an island shape, thereby forming conductive films 120s and 120d.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 100 nm were continuously formed in a vacuum using a sputtering apparatus.
  • the channel width W is 50 ⁇ m
  • the channel width L is 1.5 ⁇ m, 2.0 ⁇ m, 3.0 ⁇ m, and 6.0 ⁇ m. Note that 20 transistors each having a channel width L were formed on the substrate.
  • the sample F5 differs from the sample F3 only in the material for forming the conductive film 114, and the other processes are the same as those of the sample F4.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 100 nm were sequentially formed using a sputtering apparatus.
  • the channel width W is 50 ⁇ m
  • the channel width L is 1.5 ⁇ m, 2.0 ⁇ m, 3.0 ⁇ m, and 6.0 ⁇ m. Note that 20 transistors each having a channel width L were formed on the substrate.
  • 59 to 63 show drain current-gate voltage (Id-Vg) characteristics of Samples F1 to F5 manufactured in this example, respectively.
  • 59 shows the measurement result of sample F1
  • FIG. 60 shows the measurement result of sample F2
  • FIG. 61 shows the measurement result of sample F3
  • FIG. 62 shows the measurement result of sample F4
  • FIG. 63 shows the sample. It is a measurement result of F5.
  • 59A, 60A, 61A, 62A, and 63A are characteristics of a channel width of 50 ⁇ m and a channel length of 1.5 ⁇ m.
  • 59 (B), FIG. 60 (B), FIG. 61 (B), FIG. 62 (B), and FIG. 63 (B) are characteristics of a channel width of 50 ⁇ m and a channel length of 2.0 ⁇ m.
  • 60 (C), 61 (C), 62 (C), and 63 (C) are characteristics of a channel width of 50 ⁇ m and a channel length of 3.0 ⁇ m.
  • 63 (D) are characteristics of a channel width of 50 ⁇ m and a channel length of 6.0 ⁇ m. 59 to 63, the first vertical axis represents Id (A), the second vertical axis represents field effect mobility ( ⁇ FE (cm 2 / Vs)), and the horizontal axis represents Vg (V). To express.
  • measurement conditions for the Id-Vg characteristics of the transistor include a voltage applied to the conductive film 106 functioning as the first gate electrode of the transistor (hereinafter also referred to as a gate voltage (Vg)) and a second gate electrode.
  • Vg gate voltage
  • Vbg voltage applied to the functioning oxide semiconductor film 112 and the conductive film 114
  • voltage was applied from ⁇ 15V to + 20V in steps of 0.25V.
  • a voltage applied to the conductive film 120s functioning as the source electrode (hereinafter also referred to as source voltage (Vs)) is 0 V (comm), and a voltage applied to the conductive film 120d functioning as the drain electrode (hereinafter referred to as drain voltage (hereinafter referred to as drain voltage (hereinafter referred to as drain voltage)).
  • Vd) was set to 1V or 10V.
  • the samples F1 to F3 manufactured in this example have good electrical characteristics regardless of the channel length (L).
  • Sample 4 and Sample F5 had electrical characteristics (also referred to as normally-on characteristics) in which the channel lengths were 1.5 ⁇ m and 2 ⁇ m, which showed large variations and a negative threshold voltage. Therefore, the structure of one embodiment of the present invention including the oxide semiconductor film 112 as the second gate electrode is preferable.
  • ⁇ PBTS Positive Bias Temperature Stress
  • the gate voltage (Vg) was +20 V
  • the drain voltage (Vd) and the source voltage (Vs) were 0 V (COMMON)
  • the stress temperature was 60 ° C.
  • the stress application time was 1 hour
  • the measurement environment was a dark environment. . That is, the source electrode and the drain electrode of the transistor were set to the same potential, and a potential different from that of the source electrode and the drain electrode was applied to the gate electrode for a certain period of time. Further, the potential applied to the gate electrode is higher than the potential of the source electrode and the drain electrode (applied to the plus side).
  • ⁇ NBTS Negative Bias Temperature Stress
  • the gate voltage (Vg) is set to -20 V
  • the drain voltage (Vd) and the source voltage (Vs) are set to 0 V (COMMON)
  • the stress temperature is set to 60 ° C.
  • the stress application time is set to 1 hour
  • the measurement environment is performed in a dark environment. It was. That is, the source electrode and the drain electrode of the transistor were set to the same potential, and a potential different from that of the source electrode and the drain electrode was applied to the gate electrode for a certain period of time. Further, the potential applied to the gate electrode is lower than the potential of the source electrode and the drain electrode (applied to the minus side).
  • ⁇ PBITS Positive Bias Illumination Temperature Stress
  • the gate voltage (Vg) is +20 V
  • the drain voltage (Vd) and the source voltage (Vs) are 0 V (COMMON)
  • the stress temperature is 60 ° C.
  • the stress application time is 1 hour
  • the measurement environment is a photo environment (white LED) About 10,000 Lx). That is, the source electrode and the drain electrode of the transistor were set to the same potential, and a potential different from that of the source electrode and the drain electrode was applied to the gate electrode for a certain period of time. Further, the potential applied to the gate electrode is higher than the potential of the source electrode and the drain electrode (applied to the plus side).
  • ⁇ NBITS Negative Bias Illumination Temperature Stress
  • the gate voltage (Vg) is -20 V
  • the drain voltage (Vd) and the source voltage (Vs) are 0 V (COMMON)
  • the stress temperature is 60 ° C.
  • the stress application time is 1 hour
  • the measurement environment is a photo environment (white) LED was performed at about 10,000 Lx). That is, the source electrode and the drain electrode of the transistor were set to the same potential, and a potential different from that of the source electrode and the drain electrode was applied to the gate electrode for a certain period of time. Further, the potential applied to the gate electrode is lower than the potential of the source electrode and the drain electrode (applied to the minus side).
  • the gate BT test is a kind of acceleration test, and changes in transistor characteristics caused by long-term use can be evaluated in a short time.
  • the change amount ( ⁇ Vth) of the threshold voltage of the transistor before and after the gate BT test is an important index for examining reliability. Before and after the gate BT test, the smaller the threshold voltage change amount ( ⁇ Vth), the higher the reliability.
  • ⁇ Vth indicates the amount of change in threshold voltage (Vth), and is a value obtained by subtracting Vth before stress from Vth after stress.
  • 65 and 67 show the electrical characteristics of the transistors of Samples F1 to F3.
  • the source electrode (Vs) is set to 0 V (commm)
  • the drain voltage (Vd) is set to 1 V and 10 V
  • the gate voltage (Vg and Vbg) is applied from -15 V to +15 V at 0.25 V intervals. Results are shown.
  • the vertical axis represents the drain current (Id)
  • the horizontal axis represents the gate voltage (Vg).
  • FIG. 65 shows the measurement result of the sample F1
  • FIG. 66 shows the measurement result of the sample F2
  • FIG. 67 shows the measurement result of the sample F3.
  • FIGS. 65A, 66A, and 67A show the electrical characteristics of the transistor at the time of light irradiation
  • FIGS. 65B, 66B, and 67B show the electrical characteristics of the transistor. The electrical characteristics of the transistor when not irradiated with light are shown respectively.
  • the electrical characteristics of the transistor when the sample F3 was irradiated with light were such that the threshold voltage was negative (also referred to as normally-on characteristics).
  • the electrical characteristics of the transistors become electrical characteristics (also referred to as normally-off characteristics) in which the threshold voltage is positive even during light irradiation. was gotten.
  • the structure of one embodiment of the present invention including the oxide semiconductor film 112 and the conductive film 114 as the second gate electrode is preferable.
  • the transistor of one embodiment of the present invention is a transistor with small variation in electrical characteristics even during light irradiation and low power consumption.

Abstract

酸化物半導体を有するトランジスタにおいて、 電気特性の変動を抑制すると共に、 信頼性を向上させ る。 トランジスタを有する半導体装置である。 トランジスタは、 第１のゲート電極として機能する第１の 導電膜と、 第１のゲート絶縁膜と、 チャネル領域を有する第１の酸化物半導体膜と、 第２のゲート絶 縁膜と、 第２のゲート電極として機能する第２の酸化物半導体膜及び第２の導電膜とを有する。 第２ の酸化物半導体膜は、第１の酸化物半導体膜よりキャリア密度が高い領域を有する。第２の導電膜は、 第１の導電膜と接する領域を有する。

Description

半導体装置、該半導体装置を有する表示装置、及び該半導体装置を有する電子機器
　本発明の一態様は、酸化物半導体膜を有する半導体装置、及び該半導体装置を有する表示装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。より具体的には、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。
　なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
　絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トランジスタ（ＦＥＴ）または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　例えば、酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１参照）。また、自己整列トップゲート構造を有する酸化物薄膜のトランジスタを作製する技術が開示されている（特許文献２参照）。
　また、チャネルを形成する酸化物半導体層の下地絶縁層に、加熱により酸素を放出する絶縁層を用い、該酸化物半導体層の酸素欠損を低減する半導体装置が開示されている（特許文献３参照）。
特開２００７−９６０５５号公報 特開２００９−２７８１１５号公報 特開２０１２−００９８３６号公報
　酸化物半導体膜を有するトランジスタとしては、例えば、逆スタガ型（ボトムゲート構造ともいう）またはスタガ型（トップゲート構造ともいう）等が挙げられる。酸化物半導体膜を有するトランジスタを表示装置に適用する場合、スタガ型のトランジスタよりも逆スタガ型のトランジスタの方が、作製工程が比較的簡単であり製造コストを抑えられるため、利用される場合が多い。しかしながら、表示装置の画面の大型化、または表示装置の画質の高精細化が進むと、逆スタガ型のトランジスタでは、ゲート電極とソース電極及びドレイン電極との間の寄生容量によって信号遅延等が大きくなり、表示装置の画質が劣化するという問題がある。そこで、酸化物半導体膜を有するスタガ型のトランジスタにおいて、安定した電気特性及び高い信頼性を有する構造の開発が望まれている。
　また、酸化物半導体膜をチャネル領域に用いてトランジスタを作製する場合、酸化物半導体膜のチャネル領域中に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜のチャネル領域中に酸素欠損が形成されると、該酸素欠損に起因してキャリアが生成される。酸化物半導体膜のチャネル領域中にキャリアが生成されると、酸化物半導体膜をチャネル領域に有するトランジスタの電気特性の変動、例えばしきい値電圧のシフトが生じる。また、トランジスタごとに電気特性がばらつくという問題が生じる。したがって、酸化物半導体膜のチャネル領域においては、酸素欠損が少ない方が好ましい。一方で、酸化物半導体膜をチャネル領域に用いるトランジスタにおいて、ソース電極及びドレイン電極と接する酸化物半導体膜としては、ソース電極及びドレイン電極との接触抵抗を低減するために酸素欠損が多く、抵抗が低い方が好ましい。
　上記問題に鑑み、本発明の一態様では、酸化物半導体を有するトランジスタにおいて、電気特性の変動を抑制することを課題の一つとする。または、本発明の一態様では、酸化物半導体を有するトランジスタにおいて、信頼性を向上させることを課題の一つとする。または、本発明の一態様では、酸化物半導体を有するオン電流が大きいトランジスタを提供することを課題の一つとする。または、本発明の一態様では、酸化物半導体を有するオフ電流が小さいトランジスタを提供することを課題の一つとする。または、本発明の一態様では、消費電力が低減された半導体装置を提供することを課題の一つとする。または、本発明の一態様では、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様では、新規な半導体装置の作製方法を提供することを課題の一つとする。
　なお、上記の課題の記載は、他の課題の存在を妨げない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかであり、明細書等の記載から上記以外の課題を抽出することが可能である。
　本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の導電膜と、第１の導電膜上の第１の絶縁膜と、第１の絶縁膜を間に挟んで第１の導電膜と重なる領域を有する、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の絶縁膜と、第２の絶縁膜を間に挟んで第１の酸化物半導体膜と重なる領域を有する、第２の酸化物半導体膜と、第２の酸化物半導体膜上の第２の導電膜と、第１の酸化物半導体膜上、第２の酸化物半導体膜上、及び第２の導電膜上の第３の絶縁膜と、を有し、第１の酸化物半導体膜は、第２の絶縁膜と接するチャネル領域と、第３の絶縁膜と接するソース領域と、第３の絶縁膜と接するドレイン領域と、を有し、第２の酸化物半導体膜は、チャネル領域よりキャリア密度が高い領域を有し、第２の導電膜は、第１の導電膜と接する領域を有する半導体装置である。
　また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の導電膜と、第１の導電膜上の第１の絶縁膜と、第１の絶縁膜を間に挟んで第１の導電膜と重なる領域を有する、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の絶縁膜と、第２の絶縁膜を間に挟んで第１の酸化物半導体膜と重なる領域を有する、第２の酸化物半導体膜と、第２の酸化物半導体膜上の第２の導電膜と、第１の酸化物半導体膜上、第２の酸化物半導体膜上、及び第２の導電膜上の第３の絶縁膜と、を有し、第１の酸化物半導体膜は、第２の絶縁膜と接するチャネル領域と、第３の絶縁膜と接するソース領域と、第３の絶縁膜と接するドレイン領域と、を有し、第２の酸化物半導体膜は、チャネル領域よりキャリア密度が高い領域を有し、第１の絶縁膜、第２の絶縁膜、及び第２の酸化物半導体膜は、第１の開口部を有し、第２の導電膜は、第１の開口部において、第１の導電膜と接する領域を有する半導体装置である。
　上記各構成において、第２の導電膜は、遮光性を有すると好ましい。また、第２の導電膜のシート抵抗が、１０Ω／ｓｑｕａｒｅ（Ω／ｓｑ．）以下であると好ましい。
　また、上記各構成において、トランジスタは、さらに、第３の導電膜と、第４の導電膜と、を有し、第３の導電膜は、第３の絶縁膜に設けられた第２の開口部を介して、ソース領域において第１の酸化物半導体膜に電気的に接続する領域を有し、第４の導電膜は、第３の絶縁膜に設けられた第３の開口部を介して、ドレイン領域において第１の酸化物半導体膜に電気的に接続する領域を有すると好ましい。
　また、上記各構成において、第１の酸化物半導体膜、及び第２の酸化物半導体膜の少なくとも一方は、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ａｌ、Ｇａ、Ｙ、またはＳｎ）と、を有すると好ましい。
　また、上記各構成において、第２の酸化物半導体膜がＩｎ、Ｚｎ、およびＭを有する場合、Ｉｎの含有量が、Ｍの含有量以上である領域を有すると好ましい。また、第１の酸化物半導体膜がＩｎ、Ｚｎ、およびＭを有する場合、Ｉｎの含有量が、Ｍの含有量以上である領域を有すると好ましい。
　また、上記各構成において、第３の絶縁膜は、窒素および水素の少なくとも一方を有すると好ましい。
　また、上記各構成において、第１の酸化物半導体膜は、結晶部を有し、結晶部は、ｃ軸配向性を有すると好ましい。
　また、本発明の他の一態様は、上記各態様の半導体装置と表示素子とを有する表示装置である。また、本発明の他の一態様は、上記態様の半導体装置とセンサとを有する電子機器である。本明細書中における表示装置とは、画像表示デバイスを指す。また、表示装置にコネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）、ＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、または表示装置にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て本発明の一態様に含む。
　本発明の一態様により、酸化物半導体を有するトランジスタにおいて、電気特性の変動を抑制することができる。または、本発明の一態様により、酸化物半導体を有するトランジスタにおいて、信頼性を向上させることができる。または、本発明の一態様により、酸化物半導体を有するオン電流が大きいトランジスタを提供することができる。または、本発明の一態様により、酸化物半導体を有するオフ電流が小さいトランジスタを提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置の作製方法を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 本発明の一態様に係る酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ　ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置を説明するブロック図及び回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのグラフおよび回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのブロック図、回路図および波形図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 表示モジュールを説明する図。 電子機器を説明する図。 電子機器を説明する図。 表示装置を説明する斜視図。 実施例に係る、シート抵抗の測定結果を説明する図。 実施例に係る、コンタクトチェーン抵抗の測定結果を説明する図。 実施例に係る、トランジスタの断面を説明する図。 実施例に係る、トランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、トランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、トランジスタの信頼性試験結果を説明する図。 実施例に係る、光照射時のトランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、光照射時のトランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、トランジスタのＴＥＭ像を説明する図。 実施例に係る、ＴＤＳ分析結果を説明する図。 実施例に係る、ＴＤＳ分析結果を説明する図。 実施例に係る、ＴＤＳ分析結果を説明する図。 実施例に係る、ＥＳＲ測定結果を説明する図。 実施例に係る、３本シグナルスピン密度の測定結果を説明する図。 実施例に係る、ＴＤＳ分析結果を説明する図。 実施例に係る、ＴＤＳ分析結果を説明する図。 実施例に係る、ＴＤＳ分析結果を説明する図。 実施例に係る、トランジスタの断面を説明する図。 実施例に係る、トランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、トランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、トランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、トランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、トランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、トランジスタの信頼性試験結果を説明する図。 実施例に係る、光照射時のトランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、光照射時のトランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る、光照射時のトランジスタのＩｄ−Ｖｇ特性を説明する図。
　以下、本発明の実施の態様について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることが可能である。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されない。
　なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いており、工程順又は積層順を示さない場合がある。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書において、「上に」「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
　また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。または、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある。
　また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができる。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受が可能なものであれば、特に限定されない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。そのため、電圧を電位と言い換えることが可能である。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
　トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
　一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのトレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
　また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
　トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃以上３５℃以下のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃以上３５℃以下のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
　トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
　上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
　また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
　また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
　本実施の形態においては、本発明の一態様の半導体装置及び半導体装置の作製方法の一例について、図１乃至図１６を用いて以下説明する。
＜半導体装置の構成例１＞
　図１（Ａ）は、本発明の一態様の半導体装置が有するトランジスタ１００の上面図である。また、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図であり、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図である。なお、図１（Ａ）においては明瞭化のため、トランジスタ１００の構成要素の一部（基板１０２及び絶縁膜等）を省略して図示している。
　また、図１（Ａ）における一点鎖線Ｘ１−Ｘ２方向をトランジスタ１００のチャネル長（Ｌ）方向、一点鎖線Ｙ１−Ｙ２方向をトランジスタ１００のチャネル幅（Ｗ）方向と呼称する場合がある。
　トランジスタ１００は、基板１０２上の第１のゲート電極（ボトムゲート電極ともいう）として機能する導電膜１０６と、基板１０２及び導電膜１０６上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の第２のゲート電極（トップゲート電極ともいう）として機能する酸化物半導体膜１１２及び導電膜１１４と、絶縁膜１０４、酸化物半導体膜１０８、酸化物半導体膜１１２、及び導電膜１１４上の絶縁膜１１６と、を有する。また、酸化物半導体膜１０８は、酸化物半導体膜１１２及び導電膜１１４と重なり、且つ絶縁膜１１０と接するチャネル領域１０８ｉと、絶縁膜１１６と接するソース領域１０８ｓと、絶縁膜１１６と接するドレイン領域１０８ｄと、を有する。
　また、トランジスタ１００は、絶縁膜１１６上の絶縁膜１１８、絶縁膜１１６及び絶縁膜１１８に設けられた開口部１４１ｓを介して、ソース領域１０８ｓにおいて酸化物半導体膜１０８に電気的に接続される導電膜１２０ｓ、および絶縁膜１１６及び絶縁膜１１８に設けられた開口部１４１ｄを介して、ドレイン領域１０８ｄにおいて酸化物半導体膜１０８に電気的に接続される導電膜１２０ｄを有する。
　なお、本明細書等において、絶縁膜１０４を第１の絶縁膜、絶縁膜１１０を第２の絶縁膜、絶縁膜１１６を第３の絶縁膜、および絶縁膜１１８を第４の絶縁膜と、それぞれ呼称する場合がある。また、トランジスタ１００において、絶縁膜１０４は、第１のゲート絶縁膜としての機能を有し、絶縁膜１１０は、第２のゲート絶縁膜としての機能を有する。そのため、本明細書等において、絶縁膜１０４を第１のゲート絶縁膜と、絶縁膜１１０を第２のゲート絶縁膜と呼称する場合がある。また、導電膜１２０ｓは、ソース電極としての機能を有し、導電膜１２０ｄは、ドレイン電極としての機能を有する。そのため、本明細書等において、導電膜１２０ｓをソース電極と、導電膜１２０ｄをドレイン電極と呼称する場合がある。
　酸化物半導体膜１１２は、絶縁膜１１０に酸素を供給する機能を有する。酸化物半導体膜１１２が、絶縁膜１１０に酸素を供給する機能を有することで、絶縁膜１１０中に過剰酸素を含ませることが可能となる。絶縁膜１１０が過剰酸素領域を有することで、酸化物半導体膜１０８、より具体的にはチャネル領域１０８ｉ中に当該過剰酸素を供給することができる。よって、信頼性の高い半導体装置を提供することができる。
　なお、酸化物半導体膜１０８中に過剰酸素を供給させるためには、酸化物半導体膜１０８の下方に形成される絶縁膜１０４に過剰酸素を供給してもよい。ただし、この場合、絶縁膜１０４中に含まれる酸素は、酸化物半導体膜１０８が有するソース領域１０８ｓ、及びドレイン領域１０８ｄにも供給され得る。ソース領域１０８ｓ、及びドレイン領域１０８ｄ中に過剰酸素が供給されると、ソース領域１０８ｓ、及びドレイン領域１０８ｄの抵抗が高くなる場合がある。
　一方で、酸化物半導体膜１０８の上方に形成される絶縁膜１１０に過剰酸素を有する構成とすることで、チャネル領域１０８ｉにのみ選択的に過剰酸素を供給させることが可能となる。または、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄに過剰酸素を供給させたのち、ソース領域１０８ｓ、及びドレイン領域１０８ｄのキャリア密度を選択的に高めればよい。
　絶縁膜１１６は、窒素および水素の少なくとも一方を有する。絶縁膜１１６が窒素および水素の少なくとも一方を有する構成とすることで、酸化物半導体膜１０８、及び酸化物半導体膜１１２に窒素および水素の少なくとも一方を供給することができる。その結果、酸化物半導体膜１０８にソース領域１０８ｓ及びドレイン領域１０８ｄを形成することができる。
　また、酸化物半導体膜１１２は、絶縁膜１１０に酸素を供給したのち、絶縁膜１１６または導電膜１１４から窒素および水素の少なくとも一方が供給されることで、伝導帯近傍にドナー準位が形成され、キャリア密度が高くなる。別言すると、酸化物半導体膜１１２は、酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）としての機能も有する。したがって、酸化物半導体膜１１２は、酸化物半導体膜１０８の少なくともチャネル領域１０８ｉよりもキャリア密度が高くなる。
　一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。そのため、酸化物半導体膜１１２に光が入射しないようするためには、酸化物半導体膜１１２上に導電膜１１４を有することが好ましい。
　導電膜１１４は、遮光性を有する材料が好ましい。また、導電性が高い材料が好ましく、すなわちシート抵抗が低いことが好ましい。具体的には、導電膜１１４のシート抵抗は、好ましくは１００Ω／ｓｑ．以下、より好ましくは１０Ω／ｓｑ．以下であるとよい。そのため、導電膜１１４は金属を有すると好ましい。
　また、導電膜１１４が、過剰に窒素および水素の少なくとも一方を供給する機能を有すると、酸化物半導体膜１０８のチャネル領域１０８ｉに窒素および水素の少なくとも一方を供給してしまう場合がある。そのため、導電膜１１４は、窒素および水素の少なくとも一方を供給する機能が低いことが好ましい。また、導電膜１１４は、窒素および水素の少なくとも一方を透過する機能が低い方が好ましい。
　また、酸化物半導体膜１０８が有するソース領域１０８ｓ、及びドレイン領域１０８ｄ、及び酸化物半導体膜１１２は、それぞれ、酸素欠損を形成する元素を有していてもよい。上記酸素欠損を形成する元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
　不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と酸素の結合が切断され、酸素欠損が形成される。または、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。
　また、トランジスタ１００において、絶縁膜１１０の側端部と、酸化物半導体膜１１２の側端部と、導電膜１１４の側端部とが、揃う領域を有すると好ましい。別言すると、トランジスタ１００において、絶縁膜１１０の上端部と酸化物半導体膜１１２の上端部とが概略揃う構成であり、酸化物半導体膜１１２の上端部と導電膜１１４の下端部とが概略揃う構成である。例えば、導電膜１１４をマスクとして絶縁膜１１０を加工することで、上記構造とすることができる。
　また、トランジスタ１００は、絶縁膜１０４、絶縁膜１１０、及び酸化物半導体膜１１２に設けられた開口部１４３を介して、導電膜１０６と導電膜１１４とが接する領域を有し、両者が電気的に接続される。そのため、導電膜１０６と導電膜１１４には、同じ電位が与えられる。
　トランジスタ１００の消費電力を低減するため、またはトランジスタ１００の電気特性を安定化させるためには、導電膜１０６と導電膜１１４とのコンタクト抵抗（接触抵抗）またはコンタクトチェーン抵抗は、低い方が好ましい。
　このように、トランジスタ１００は、酸化物半導体膜１０８の上下にゲート電極として機能する導電膜を有する構成である。
≪Ｓ−ｃｈａｎｎｅｌ構造≫
　図１（Ｃ）に示すように、酸化物半導体膜１０８は、第１のゲート絶縁膜と、第２のゲート絶縁膜とを間に挟んで、第１のゲート電極として機能する導電膜１０６と、第２のゲート電極として機能する酸化物半導体膜１１２及び導電膜１１４とに挟持される。導電膜１０６のチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向の長さよりも長い。また、酸化物半導体膜１１２のチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向の長さよりも長い。また、導電膜１１４のチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向の長さよりも長い。また、導電膜１０６と導電膜１１４とは、絶縁膜１０４、絶縁膜１１０、及び酸化物半導体膜１１２に設けられる開口部１４３において接する領域を有し、両者が電気的に接続されているため、酸化物半導体膜１０８のチャネル幅方向の側面の少なくとも一方は、絶縁膜１１０を介して導電膜１１４と対向している。すなわち、酸化物半導体膜１０８のチャネル幅方向全体は、第１のゲート絶縁膜及び第２のゲート絶縁膜を介して導電膜１０６及び導電膜１１４に覆われている。
　別言すると、トランジスタ１００のチャネル幅方向において、導電膜１０６、及び導電膜１１４は、第１のゲート絶縁膜及び第２のゲート絶縁膜を介して酸化物半導体膜１０８を囲む構成である。
　このような構成とすることで、トランジスタ１００が有する酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０６、及び第２のゲート電極として機能する導電膜１１４の電界によって電気的に囲むことができる。トランジスタ１００のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（略称：Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
　トランジスタ１００は、Ｓ−ｃｈａｎｎｅｌ構造を有するため、導電膜１０６及び導電膜１１４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができる。したがって、トランジスタ１００の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１００を微細化することが可能となる。また、トランジスタ１００は、導電膜１０６及び導電膜１１４によって囲まれた構造を有するため、トランジスタ１００の機械的強度を高めることができる。
　また、上記構成とすることによって、酸化物半導体膜１０８においてキャリアの流れる領域が、酸化物半導体膜１０８の絶縁膜１０４側と、酸化物半導体膜１０８の絶縁膜１１０側と、さらに酸化物半導体膜１０８の膜中との広い範囲となるため、トランジスタ１００はキャリアの移動量が増加する。その結果、トランジスタ１００のオン電流が大きくなると共に、電界効果移動度が大きくなり、具体的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけの電界効果移動度である。
　なお、トランジスタ１００のチャネル幅方向において、開口部１４３が形成されている箇所と酸化物半導体膜１０８を挟んだ反対側に、開口部１４３と異なる開口部を形成してもよい。
＜半導体装置の構成要素＞
　以下に本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
≪酸化物半導体膜≫
　本発明の一態様であるトランジスタ１００における酸化物半導体膜１０８には、酸化物半導体を用いることができる。以下に、酸化物半導体について説明する。
　酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない。
　まず、図１４（Ａ）、図１４（Ｂ）、及び図１４（Ｃ）を用いて、本発明の一態様に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図１４には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
　図１４（Ａ）、図１４（Ｂ）、及び図１４（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１，αは−１以上１以下）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
　また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０，ベータは０以上）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
　また、図１４に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
　図１４（Ａ）および図１４（Ｂ）では、本発明の一態様に係る酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
　一例として、図１５に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図１５は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図１５に示す元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
　ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図１５に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、（Ｍ，Ｚｎ）層が２となる。
　また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
　また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］及び［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
　ただし、酸化物半導体中において、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が非整数である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
　例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
　また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
　また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
　一方、酸化物半導体中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図１４（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
　従って、本発明の一態様に係る酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図１４（Ａ）の領域Ａで示される原子数比を有することが好ましい。
　また、図１４（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
　なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
　続いて、酸化物半導体をトランジスタに用いる構成について説明する。
　なお、酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタのチャネル領域には、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、チャネル領域の酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体をチャネル領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、チャネル領域における酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体をチャネル領域に有するランジスタはノーマリーオン特性となりやすい。従って、チャネル領域の酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体をチャネル領域に有するトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、チャネル領域の酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物半導体膜は、エネルギーギャップが２ｅＶ以上、または２．５ｅＶ以上、または３ｅＶ以上であると好ましい。
　また、酸化物半導体膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
　また、酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が好ましい。
　なお、成膜される酸化物半導体膜の金属元素の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％程度変動することがある。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。また、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：７を用いる場合、成膜される酸化物半導体膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６近傍となる場合がある。
　一方で、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、絶縁膜１１６と接する。ソース領域１０８ｓ、及びドレイン領域１０８ｄが絶縁膜１１６と接することで、絶縁膜１１６からソース領域１０８ｓ、及びドレイン領域１０８ｄに水素及び窒素の少なくとも一方が添加されるため、キャリア密度が高くなる。
　なお、酸化物半導体膜１０８としては、上記の構造に限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の材料を用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切にすることが好ましい。
　また、酸化物半導体膜１０８は、非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
　なお、酸化物半導体膜１０８が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、及び単結晶構造の領域の二種以上を有する単層膜、あるいはこの膜が積層された構造であってもよい。
　なお、酸化物半導体膜１０８において、チャネル領域１０８ｉと、ソース領域１０８ｓ及びドレイン領域１０８ｄとの結晶性が異なる場合がある。具体的には、酸化物半導体膜１０８において、チャネル領域１０８ｉよりもソース領域１０８ｓ及びドレイン領域１０８ｄの方が、結晶性が低い場合がある。これは、ソース領域１０８ｓ及びドレイン領域１０８ｄに不純物元素が添加された際に、ソース領域１０８ｓ及びドレイン領域１０８ｄにダメージが入ってしまい、結晶性が低下するためである。
　また、酸化物半導体膜１１２としては、先に示す酸化物半導体膜１０８と同様の材料、及び作製方法を用いて形成することができる。例えば、酸化物半導体膜１１２としては、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、またはＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。特に、Ｉｎ−Ｓｎ酸化物、またはＩｎ−Ｇａ−Ｚｎ酸化物を用いると好ましい。また、酸化物半導体膜１１２としては、インジウム錫酸化物（略称：ＩＴＯ）、シリコンを含むインジウム錫酸化物（略称：ＩＴＳＯ）など材料を用いることができる。また、酸化物半導体膜１１２と、酸化物半導体膜１０８と、が同一の金属元素を有する構成とすることで、製造コストを抑制することが可能となる。
　例えば、酸化物半導体膜１１２として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、ＩｎがＭ以上である領域を有することが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等およびその近傍が挙げられる。なお、酸化物半導体膜１１２としては、上記のスパッタリングターゲットの組成に限定されない。また、酸化物半導体膜１１２の構造としては、単層構造または２層以上の積層構造とすることができる。
　なお、酸化物半導体膜１１２として、Ｉｎ−Ｇａ−Ｚｎ酸化物に代表される酸化物半導体を用いることができる。該酸化物半導体は、絶縁膜１１６から窒素および水素の少なくとも一方が供給されることで、キャリア密度が高くなる。別言すると、酸化物半導体膜１１２が有する酸化物半導体は、酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）として機能する。したがって、該酸化物半導体は、ゲート電極として用いることができる。
　例えば、第２のゲート電極が、酸化物半導体膜１１２と、導電膜１１４とを有する構造の場合、酸化物半導体膜１１２に上述の酸化物導電体（ＯＣ）を用い、導電膜１１４に金属膜を用いる積層構造が好ましい。
　第２のゲート電極として、酸化物半導体と遮光性を有する金属膜との積層構造を用いる場合、酸化物半導体膜１１２の下方に形成されるチャネル領域１０８ｉを遮光することができるため、好適である。また、酸化物半導体膜１１２として、酸化物半導体または酸化物導電体（ＯＣ）と、遮光性を有する金属膜との積層構造を用いる場合、酸化物半導体または酸化物導電体（ＯＣ）上に、金属膜（例えば、チタン膜、タングステン膜など）を形成することで、金属膜中の構成元素が酸化物半導体または酸化物導電体（ＯＣ）側に拡散し低抵抗化する、金属膜の成膜時のダメージ（例えば、スパッタリングダメージなど）により低抵抗化する、あるいは金属膜中に酸化物半導体または酸化物導電体（ＯＣ）中の酸素が拡散することで、酸素欠損が形成され低抵抗化する。
≪第１のゲート絶縁膜として機能する絶縁膜≫
　絶縁膜１０４は、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁膜１０４は、例えば、酸化物絶縁膜および窒化物絶縁膜を単層または積層して形成することができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１０４において少なくとも酸化物半導体膜１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜１０４として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜１０４に含まれる酸素を、酸化物半導体膜１０８に移動させることが可能である。
　絶縁膜１０４の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、または２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１０４を厚くすることで、絶縁膜１０４の酸素放出量を増加させることができると共に、絶縁膜１０４と酸化物半導体膜１０８との界面における界面準位、並びに酸化物半導体膜１０８のチャネル領域１０８ｉに含まれる酸素欠損を低減することが可能である。
　絶縁膜１０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁膜１０４として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このように、絶縁膜１０４を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化シリコン膜を用いることで、酸化物半導体膜１０８中に効率よく酸素を導入することができる。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものを指し、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものを指し、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
　なお、絶縁膜１０４において少なくとも酸化物半導体膜１０８と接する領域は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１０４は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０４に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０４を形成すればよい。または、成膜後の絶縁膜１０４に酸素を添加してもよい。成膜後の絶縁膜１０４に酸素を添加する方法については後述する。
　また、絶縁膜１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を好適に用いることができる。該ハフニウムやイットリウムを有する材料は、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、絶縁膜１０４に上記ｈｉｇｈ−ｋ材料を用いることで、酸化シリコン膜を用いる場合と比べて膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
　なお、本実施の形態では、絶縁膜１０４として導電膜１０６側に窒化シリコン膜を、酸化物半導体膜１０８側に酸化シリコン膜を、積層して形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きい。そのため、トランジスタ１００の第１のゲート絶縁膜として、窒化シリコン膜を含むことで、第１のゲート絶縁膜を物理的に厚膜化することができる。よって、トランジスタ１００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ１００の静電破壊を抑制することができる。
≪第２のゲート絶縁膜として機能する絶縁膜≫
　絶縁膜１１０は、トランジスタ１００のゲート絶縁膜として機能する。また、絶縁膜１１０は、酸化物半導体膜１０８、特にチャネル領域１０８ｉに酸素を供給する機能を有する。例えば、絶縁膜１１０としては、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１１０において、酸化物半導体膜１０８と接する領域は、少なくとも酸化物絶縁膜を用いて形成することが好ましい。絶縁膜１１０として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよい。
　また、絶縁膜１１０の厚さは、５ｎｍ以上４００ｎｍ以下、または５ｎｍ以上３００ｎｍ以下、または１０ｎｍ以上２５０ｎｍ以下とすることができる。
　また、絶縁膜１１０は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。絶縁膜１１０としては、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜、または酸化窒化シリコン膜を用いればよい。
　また、絶縁膜１１０には、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
　例えば、絶縁膜１１０として、二酸化窒素（ＮＯ２）起因のスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁膜を用いると好適である。
　なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁膜１１０中に準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁膜１１０及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１０側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１０及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁膜１１０としては、窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
　窒素酸化物（ＮＯｘ）の放出量が少ない絶縁膜としては、例えば、酸化窒化シリコン膜を用いることができる。当該酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
　窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁膜を用いることで窒素酸化物（ＮＯｘ）が低減される。
　なお、絶縁膜１１０をＳＩＭＳで分析した場合、膜中の窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下であると好ましい。
　また、絶縁膜１１０として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウムなどのｈｉｇｈ−ｋ材料を用いてもよい。当該ｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
　また、絶縁膜１１０を、有機シランガスを用いたＣＶＤ法を用いて成膜してもよい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶縁膜１１０を形成することができる。
≪第３の絶縁膜≫
　絶縁膜１１６は、窒素および水素の少なくとも一方を有する。絶縁膜１１６としては、例えば、窒化物絶縁膜が挙げられる。該窒化物絶縁膜としては、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。絶縁膜１１６に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、絶縁膜１１６は、酸化物半導体膜１０８のソース領域１０８ｓ、及びドレイン領域１０８ｄと接する。また、絶縁膜１１６は、酸化物半導体膜１１２と接する領域を有する。したがって、絶縁膜１１６と接するソース領域１０８ｓ、ドレイン領域１０８ｄ、及び酸化物半導体膜１１２中の水素濃度が高くなり、ソース領域１０８ｓ、ドレイン領域１０８ｄ、及び酸化物半導体膜１１２のキャリア密度を高めることができる。なお、ソース領域１０８ｓ、ドレイン領域１０８ｄ、及び酸化物半導体膜１１２としては、それぞれ絶縁膜１１６と接することで、膜中の水素濃度が同じ領域を有する場合がある。
≪第４の絶縁膜≫
　絶縁膜１１８としては、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。絶縁膜１１８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
　また、絶縁膜１１８としては、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。
　絶縁膜１１８の厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
≪第１のゲート電極、及び一対の電極として機能する導電膜≫
　導電膜１０６、及び導電膜１２０ｓ、１２０ｄとしては、スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等を用いて形成することができる。また、導電膜１０６、及び導電膜１２０ｓ、１２０ｄとしては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、導電膜１０６、及び導電膜１２０ｓ、１２０ｄは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
　特に、導電膜１０６、及び導電膜１２０ｓ、１２０ｄとしては、銅を含む材料を用いると好適である。導電膜１０６、１２０ｓ、１２０ｄに銅を含む材料を用いると、抵抗を低くすることができる。例えば、基板１０２として大面積の基板を用いた場合においても信号の遅延等を抑制することができる。
　また、導電膜１０６、及び導電膜１２０ｓ、１２０ｄは、インジウムと錫と含む酸化物（略称：ＩＴＯ）、タングステンとインジウムとを含む酸化物、タングステンとインジウムと亜鉛とを含む酸化物、チタンとインジウムとを含む酸化物、チタンとインジウムと錫とを含む酸化物、インジウムと亜鉛とを含む酸化物、インジウムとガリウムと亜鉛とを含む酸化物、シリコンとインジウムと錫とを含む酸化物（略称：ＩＴＳＯ）等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
　導電膜１０６、及び導電膜１２０ｓ、１２０ｄの厚さとしては、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
≪第２のゲート電極として機能する導電膜１１４≫
　第２のゲート電極として機能する導電膜１１４は、先に示す第１のゲート電極として機能する導電膜１０６、及び一対の電極として機能する導電膜１２０ｓ、１２０ｄと同様の材料及び作製方法を用いて形成することができる。または、これらの積層構造であってもよい。
　また、導電膜１１４は、窒素および水素の少なくとも一方を供給する機能が低いことが好ましい。また、導電膜１１４は、窒素および水素の少なくとも一方を透過する機能が低い方が好ましい。具体的には、例えば、銅、モリブデン、タングステン、チタン、及びタンタル、またはこれらの窒化物が好ましい。窒化モリブデン、窒化タンタル及び窒化チタンのような窒素と金属とを有する窒化物は、導電性が高く、銅または水素に対し高いバリア性を有し、安定であるため好ましい。
≪基板≫
　基板１０２としては、様々な基板を用いることができ、特に限定されることはない。基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、セラミック基板、サファイア基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下が挙げられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
　なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
　また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板１０２とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタを耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成、または基板上にポリイミド等の樹脂膜が形成された構成等を用いることができる。
　トランジスタが転載される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
＜半導体装置の構成例２乃至６＞
　次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置と異なる構成について、図２乃至図７を用いて説明する。
≪半導体装置の構成例２≫
　図２（Ａ）は、トランジスタ１００Ａの上面図であり、図２（Ｂ）は図２（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図２（Ｃ）は図２（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
　図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、先に示すトランジスタ１００と酸化物半導体膜１１２及び導電膜１１４の形状が異なる。具体的には、トランジスタ１００Ａが有する酸化物半導体膜１１２の下端部は、絶縁膜１１０の上端部よりも内側に形成される。別言すると、絶縁膜１１０の側端部は、酸化物半導体膜１１２の側端部よりも外側に位置する。
　例えば、酸化物半導体膜１１２と、導電膜１１４と、絶縁膜１１０と、を同じマスクで加工し、酸化物半導体膜１１２及び導電膜１１４をウェットエッチング法で、絶縁膜１１０をドライエッチング法で、それぞれ加工することで、上記構造とすることができる。
　また、酸化物半導体膜１１２及び導電膜１１４を上記の構造とすることで、酸化物半導体膜１０８中に、領域１０８ｆが形成される場合がある。領域１０８ｆは、チャネル領域１０８ｉとソース領域１０８ｓとの間、及びチャネル領域１０８ｉとドレイン領域１０８ｄとの間に形成される。
　領域１０８ｆは、高抵抗領域あるいは低抵抗領域のいずれか一方として機能する。高抵抗領域とは、チャネル領域１０８ｉと同等の抵抗を有し、ゲート電極として機能する酸化物半導体膜１１２及び導電膜１１４が重畳しない領域である。領域１０８ｆが高抵抗領域の場合、領域１０８ｆは、所謂オフセット領域として機能する。領域１０８ｆがオフセット領域として機能する場合においては、トランジスタ１００Ａのオン電流の低下を抑制するために、チャネル長（Ｌ）方向において、領域１０８ｆを１μｍ以下とすればよい。
　また、低抵抗領域とは、チャネル領域１０８ｉよりも抵抗が低く、且つソース領域１０８ｓ及びドレイン領域１０８ｄよりも抵抗が高い領域である。領域１０８ｆが低抵抗領域の場合、領域１０８ｆは、所謂、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域として機能する。領域１０８ｆがＬＤＤ領域として機能する場合においては、ドレイン領域の電界緩和が可能となるため、ドレイン領域の電界に起因したトランジスタのしきい値電圧の変動を低減することができる。
　なお、領域１０８ｆを低抵抗領域とする場合には、例えば、絶縁膜１１６から領域１０８ｆに水素および窒素の少なくとも一方を供給する、あるいは、絶縁膜１１０、酸化物半導体膜１１２、及び導電膜１１４をマスクとして、導電膜１１４の上方から不純物元素を添加することで、当該不純物が絶縁膜１１０を介し、酸化物半導体膜１０８に添加されることで形成される。
≪半導体装置の構成例３≫
　次に、図２（Ａ）（Ｂ）（Ｃ）に示す半導体装置の変形例について、図３（Ａ）（Ｂ）を用いて説明する。
　図３（Ａ）（Ｂ）は、トランジスタ１００Ｂの断面図である。トランジスタ１００Ｂの上面図としては、図２（Ａ）に示すトランジスタ１００Ａと同様であるため、図２（Ａ）を援用して説明する。図３（Ａ）は図２（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図３（Ｂ）は図２（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
　トランジスタ１００Ｂは、先に示すトランジスタ１００Ａに平坦化絶縁膜として機能する絶縁膜１２２が設けられている点が異なる。それ以外の構成については、先に示すトランジスタ１００Ａと同様の構成であり、同様の効果を奏する。
　絶縁膜１２２は、トランジスタ等に起因する凹凸等を平坦化させる機能を有する。絶縁膜１２２としては、絶縁性であればよく、無機材料または有機材料を用いて形成される。該無機材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム等が挙げられる。該有機材料としては、例えば、アクリル樹脂、またはポリイミド樹脂等の感光性の樹脂材料が挙げられる。
　なお、図３（Ａ）（Ｂ）においては、絶縁膜１２２が有する開口部の形状は、開口部１４１ｓ、１４１ｄよりも小さい形状としたが、これに限定されず、例えば、開口部１４１ｓ、１４１ｄと同じ形状、または開口部１４１ｓ、１４１ｄよりも大きい形状としてもよい。
　また、図３（Ａ）（Ｂ）においては、絶縁膜１２２上に導電膜１２０ｓ、１２０ｄを設ける構成について例示したがこれに限定されず、例えば、絶縁膜１１８上に導電膜１２０ｓ、１２０ｄを設け、導電膜１２０ｓ、１２０ｄ上に絶縁膜１２２を設ける構成としてもよい。
≪半導体装置の構成例４≫
　次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置の変形例について、図４及び図５を用いて説明する。
　図４（Ａ）（Ｂ）は、トランジスタ１００Ｃの断面図である。トランジスタ１００Ｃの上面図としては、図１（Ａ）に示すトランジスタ１００と同様であるため、図１（Ａ）を援用して説明する。図４（Ａ）は図１（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図４（Ｂ）は図１（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
　トランジスタ１００Ｃは、先に示すトランジスタ１００と絶縁膜１１０の形状が異なる。それ以外の構成については、先に示すトランジスタ１００と同様の構成であり、同様の効果を奏する。
　トランジスタ１００Ｃが有する絶縁膜１１０は、酸化物半導体膜１１２よりも内側に位置する。別言すると、絶縁膜１１０の側面は、酸化物半導体膜１１２の下端部よりも内側に位置する。例えば、酸化物半導体膜１１２及び導電膜１１４を加工した後に、エッチャントを用いたウェットエッチング等により絶縁膜１１０をサイドエッチングすることで、図４（Ａ）（Ｂ）に示す構成とすることができる。なお、絶縁膜１１０を上記構造とすることで、酸化物半導体膜１１２の下方には、中空領域１４７が形成される。
　中空領域１４７は、空気を有し、ゲート絶縁膜の一部として機能する。なお、中空領域１４７の比誘電率は、空気と同じく、概ね１となる。したがって、トランジスタ１００Ｃの構造とすることで、ゲート電極として機能する酸化物半導体膜１１２に電圧が印加された場合、中空領域１４７の下方のチャネル領域１０８ｉに与えられる電圧が、絶縁膜１１０の下方のチャネル領域１０８ｉに与えられる電圧よりも低くなる。よって、中空領域１４７の下方のチャネル領域１０８ｉは、実効的にオーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。なお、Ｌｏｖ領域とは、ゲート電極として機能する酸化物半導体膜１１２と重なり、且つチャネル領域１０８ｉよりも抵抗が低い領域である。
　図５（Ａ）（Ｂ）は、トランジスタ１００Ｄの断面図である。トランジスタ１００Ｄの上面図としては、図１（Ａ）に示すトランジスタ１００と同様であるため、図１（Ａ）を援用して説明する。図５（Ａ）は図１（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図５（Ｂ）は図１（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
　トランジスタ１００Ｄは、先に示すトランジスタ１００と絶縁膜１１０と、絶縁膜１１６の形状が異なる。それ以外の構成については、先に示すトランジスタ１００と同様の構成であり、同様の効果を奏する。
　トランジスタ１００Ｄが有する絶縁膜１１０は、酸化物半導体膜１１２及び導電膜１１４よりも内側に位置する。別言すると、絶縁膜１１０の側面は、酸化物半導体膜１１２の下端部よりも内側に位置する。例えば、酸化物半導体膜１１２及び導電膜１１４を加工したあとに、エッチャントを用いたウェットエッチング等により絶縁膜１１０をサイドエッチングすることで、図５（Ａ）（Ｂ）に示す構成とすることができる。また、絶縁膜１１０を上記構造としたのち、絶縁膜１１６を形成することで、絶縁膜１１６が、酸化物半導体膜１１２の下側にも入り込み、絶縁膜１１６が、酸化物半導体膜１１２の下方に位置する酸化物半導体膜１０８と接する。
　上記構成とすることで、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、酸化物半導体膜１１２の下端部よりも内側に位置する。よって、トランジスタ１００Ｄは、Ｌｏｖ領域を有する。
　トランジスタ１００Ｃ、及びトランジスタ１００ＤのようにＬｏｖ領域を有する構造とすることで、チャネル領域１０８ｉと、ソース領域１０８ｓ及びドレイン領域１０８ｄとの間に高抵抗領域が形成されないため、トランジスタのオン電流を高めることが可能となる。
≪半導体装置の構成例５≫
　次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置の変形例について、図６及び図７を用いて説明する。
　図６（Ａ）（Ｂ）は、トランジスタ１００Ｅの断面図である。トランジスタ１００Ｅの上面図としては、図１（Ａ）に示すトランジスタ１００と同様であるため、図１（Ａ）を援用して説明する。図６（Ａ）は図１（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図６（Ｂ）は図１（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
　トランジスタ１００Ｅは、先に示すトランジスタ１００と酸化物半導体膜１０８の構造が異なる。それ以外の構成については、先に示すトランジスタ１００と同様の構成であり、同様の効果を奏する。
　トランジスタ１００Ｅが有する酸化物半導体膜１０８は、絶縁膜１１６上の酸化物半導体膜１０８＿１と、酸化物半導体膜１０８＿１上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。
　また、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿１、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の３層の積層構造である。
　図７（Ａ）（Ｂ）は、トランジスタ１００Ｆの断面図である。トランジスタ１００Ｆの上面図としては、図１（Ａ）に示すトランジスタ１００と同様であるため、図１（Ａ）を援用して説明する。図７（Ａ）は図１（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図７（Ｂ）は図１（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
　トランジスタ１００Ｆは、先に示すトランジスタ１００と酸化物半導体膜１０８の構造が異なる。それ以外の構成については、先に示すトランジスタ１００と同様の構成であり、同様の効果を奏する。
　トランジスタ１００Ｆが有する酸化物半導体膜１０８は、絶縁膜１１６上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。
　また、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の２層の積層構造である。
　また、トランジスタ１００Ｆは、チャネル領域１０８ｉにおいては、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の積層構造である。
≪バンド構造≫
　ここで、酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、について、図１６を用いて説明する。なお、図１６においては、酸化物半導体膜１０８＿１、１０８＿２、及び１０８＿３が有する酸化物半導体を酸化物半導体Ｓ１、Ｓ２、及びＳ３と表し、絶縁膜１０４及び１１０が有する絶縁体を絶縁体Ｉ１及びＩ２と表す。
　図１６（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図１６（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
　酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
　図１６（Ａ）、および図１６（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
　酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図１４（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図１４（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
　特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
＜半導体装置の作製方法１＞
　次に、図１に示すトランジスタ１００の作製方法の一例について、図８乃至図１１を用いて説明する。なお、図８乃至図１１は、トランジスタ１００の作製方法を説明するチャネル長（Ｌ）方向、及びチャネル幅（Ｗ）方向の断面図である。
　まず、基板１０２上に導電膜１０６となる導電膜を形成し、その後、当該導電膜を島状に加工することで、導電膜１０６を形成する（図８（Ａ）参照）。
　導電膜１０６としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態においては、導電膜１０６として、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。または、厚さ１０ｎｍの窒化タンタル膜と厚さ１００ｎｍの銅膜をスパッタリング法により形成する。
　次に、基板１０２、及び導電膜１０６上に、絶縁膜１０４を形成し、絶縁膜１０４上に酸化物半導体膜を形成する。その後、当該酸化物半導体膜を島状に加工することで、酸化物半導体膜１０７を形成する（図８（Ｂ）参照）。
　絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態においては、絶縁膜１０４として、ＰＥＣＶＤ装置を用い、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜とを形成する。
　また、絶縁膜１０４を形成した後、絶縁膜１０４に酸素を添加してもよい。絶縁膜１０４に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、酸素の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１０４に酸素を添加してもよい。
　上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素を有する金属窒化物、上述した金属元素を有する金属酸化物、上述した金属元素を有する金属窒化酸化物等の導電性を有する材料を用いて形成することができる。
　また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁膜１０４への酸素添加量を増加させることができる。
　酸化物半導体膜１０７としては、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱ＣＶＤ法等により形成することができる。なお、酸化物半導体膜１０７への加工には、酸化物半導体膜上にリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすること形成することができる。また、印刷法を用いて、素子分離された酸化物半導体膜１０７を直接形成してもよい。
　スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。また、酸化物半導体膜を形成する場合のスパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
　なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、または１５０℃以上４５０℃以下、または２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、結晶性を高めることができる。
　なお、本実施の形態においては、酸化物半導体膜１０７として、スパッタリング装置を用い、スパッタリングターゲットとしてＩｎ−Ｇａ−Ｚｎ金属酸化物（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、膜厚４０ｎｍの酸化物半導体膜を成膜する。
　また、酸化物半導体膜１０７を形成した後、加熱処理を行い、酸化物半導体膜１０７の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下である。
　加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行うことができる。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分以上２４時間以下とすればよい。
　該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
　酸化物半導体膜を加熱しながら成膜する、または酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜中の、二次イオン質量分析法により得られる水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下、または５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
　次に、絶縁膜１０４及び酸化物半導体膜１０７上に絶縁膜１１０＿０を形成する（図８（Ｃ）参照）。
　絶縁膜１１０＿０としては、酸化シリコン膜または酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
　また、絶縁膜１１０＿０として、堆積性気体の流量に対して酸化性気体の流量を２０倍より大きく１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、または５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、欠陥量の少ない酸化窒化シリコン膜を形成することができる。
　また、絶縁膜１１０＿０として、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜１１０＿０として、緻密である酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
　また、絶縁膜１１０＿０を、マイクロ波を用いたプラズマＣＶＤ法を用いて形成してもよい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波において、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜１１０＿０を形成することができる。
　また、絶縁膜１１０＿０を、有機シランガスを用いたＣＶＤ法を用いて形成することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶縁膜１１０＿０を形成することができる。
　本実施の形態では絶縁膜１１０＿０として、ＰＥＣＶＤ装置を用い、厚さ１５０ｎｍの酸化窒化シリコン膜を形成する。
　次に、絶縁膜１１０＿０上に酸化物半導体膜１１２＿０を形成する。なお、酸化物半導体膜１１２＿０の形成時において、酸化物半導体膜１１２＿０から絶縁膜１１０＿０中に酸素が添加される（図８（Ｄ）参照）。
　酸化物半導体膜１１２＿０の形成方法としては、スパッタリング法を用い、形成時に酸素ガスを含む雰囲気で形成すると好ましい。形成時に酸素ガスを含む雰囲気で酸化物半導体膜１１２＿０を形成することで、絶縁膜１１０＿０中に酸素を好適に添加することができる。
　なお、図８（Ｄ）において、絶縁膜１１０＿０中に添加される酸素を矢印で模式的に表している。なお、酸化物半導体膜１１２＿０としては、先に記載の酸化物半導体膜１０７と同様の材料を用いることができる。
　本実施の形態においては、酸化物半導体膜１１２＿０として、スパッタリング装置を用い、スパッタリングターゲットとしてＩｎ−Ｇａ−Ｚｎ金属酸化物（Ｉｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］）を用いて、膜厚２０ｎｍの酸化物半導体膜を成膜する。
　次に、酸化物半導体膜１１２＿０上の所望の位置に、リソグラフィによりマスクを形成した後、酸化物半導体膜１１２＿０、絶縁膜１１０＿０、及び絶縁膜１０４の一部をエッチングすることで、導電膜１０６に達する開口部１４３を形成する（図９（Ａ）参照）。
　開口部１４３の形成方法としては、ウェットエッチング法及び／またはドライエッチング法を適宜用いることができる。本実施の形態においては、ドライエッチング法を用い、開口部１４３を形成する。
　次に、開口部１４３を覆うように、酸化物半導体膜１１２＿０上に導電膜１１４＿０を形成する。開口部１４３を覆うように、導電膜１１４＿０を形成することで、導電膜１０６と、導電膜１１４＿０とが電気的に接続される（図９（Ｂ）参照）。
　次に、導電膜１１４＿０上の所望の位置に、リソグラフィ工程によりマスク１４０を形成する（図９（Ｃ）参照）。
　次に、マスク１４０上から、エッチングを行うことで、導電膜１１４＿０と、酸化物半導体膜１１２＿０と、絶縁膜１１０＿０と、を加工したのち、マスク１４０を除去することで、島状の導電膜１１４と、島状の酸化物半導体膜１１２と、島状の絶縁膜１１０とを形成する（図９（Ｄ）参照）。
　本実施の形態においては、導電膜１１４＿０、酸化物半導体膜１１２＿０、及び絶縁膜１１０＿０の加工としては、ドライエッチング法を用いて行う。
　なお、導電膜１１４と、酸化物半導体膜１１２と、絶縁膜１１０との加工の際に、導電膜１１４が重畳しない領域の酸化物半導体膜１０７の膜厚が薄くなる場合がある。または、導電膜１１４と、酸化物半導体膜１１２と、絶縁膜１１０との加工の際に、酸化物半導体膜１０７が重畳しない領域の絶縁膜１０４の膜厚が薄くなる場合がある。
　次に、絶縁膜１０４、酸化物半導体膜１０７、酸化物半導体膜１１２、及び導電膜１１４上から、不純物元素１４５の添加を行う（図１０（Ａ）参照）。
　不純物元素１４５の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物元素を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
　なお、不純物元素１４５の原料ガスとして、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２及び希ガスの一以上を用いることができる。または、希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ、及びＨ２の一以上を用いることができる。希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ、及びＨ２の一以上を用いて不純物元素１４５を酸化物半導体膜１０７及び酸化物半導体膜１１２に添加することで、希ガス、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、及び塩素の一以上を酸化物半導体膜１０７及び酸化物半導体膜１１２に添加することができる。
　または、希ガスを添加した後、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、及びＨ２の一以上を酸化物半導体膜１０７及び酸化物半導体膜１１２に添加してもよい。
　または、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、及びＨ２の一以上を添加した後、希ガスを酸化物半導体膜１０７及び酸化物半導体膜１１２に添加してもよい。
　不純物元素１４５の添加は、加速電圧、ドーズ量などの注入条件を適宜設定して制御すればよい。例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧１０ｋＶ以上１００ｋＶ以下、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１４ｉｏｎｓ／ｃｍ２とすればよい。また、イオン注入法でリンイオンの添加を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。
　また、本実施の形態においては、マスク１４０を除去してから、不純物元素１４５を添加する構成について例示したが、これに限定されず、例えば、マスク１４０を残したままの状態で不純物元素１４５の添加を行ってもよい。
　また、本実施の形態においては、不純物元素１４５として、ドーピング装置を用いて、アルゴンを酸化物半導体膜１０７及び酸化物半導体膜１１２に添加する。なお、本実施の形態においては、不純物元素１４５として、アルゴンを添加する構成について例示したがこれに限定されず、例えば、窒素を添加する構成であってもよい。また、例えば、不純物元素１４５を添加する工程を行わなくてもよい。
　次に、絶縁膜１０４、酸化物半導体膜１０７、酸化物半導体膜１１２、及び導電膜１１４上に絶縁膜１１６を形成する。なお、絶縁膜１１６を形成することで、絶縁膜１１６と接する酸化物半導体膜１０７は、ソース領域１０８ｓ及びドレイン領域１０８ｄとなる。また、絶縁膜１１６と接しない酸化物半導体膜１０７、別言すると絶縁膜１１０と接する酸化物半導体膜１０７はチャネル領域１０８ｉとなる。これにより、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄを有する酸化物半導体膜１０８が形成される（図１０（Ｂ）参照）。
　絶縁膜１１６としては、絶縁膜１１６に用いることのできる材料を選択することで形成できる。本実施の形態においては、絶縁膜１１６として、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの窒化シリコン膜を形成する。
　絶縁膜１１６として、窒化シリコン膜を用いることで、絶縁膜１１６に接する酸化物半導体膜１１２、ソース領域１０８ｓ、及びドレイン領域１０８ｄに窒化シリコン膜中の水素が入り込み、酸化物半導体膜１１２、ソース領域１０８ｓ、及びドレイン領域１０８ｄのキャリア密度を高めることができる。
　次に、絶縁膜１１６上に絶縁膜１１８を形成する（図１０（Ｃ）参照）。
　絶縁膜１１８としては、絶縁膜１１８に用いることのできる材料を選択することで形成できる。本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用い、厚さ３００ｎｍの酸化窒化シリコン膜を形成する。
　次に、絶縁膜１１８の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１８及び絶縁膜１１６の一部をエッチングすることで、ソース領域１０８ｓに達する開口部１４１ｓと、ドレイン領域１０８ｄに達する開口部１４１ｄと、を形成する（図１１（Ａ）参照）。
　絶縁膜１１８及び絶縁膜１１６をエッチングする方法としては、ウェットエッチング法及び／またはドライエッチング法を適宜用いることができる。本実施の形態においては、ドライエッチング法を用い、絶縁膜１１８、及び絶縁膜１１６を加工する。
　次に、開口部１４１ｓ、１４１ｄを覆うように、絶縁膜１１８上に導電膜１２０を形成する（図１１（Ｂ）参照）。
　導電膜１２０としては、導電膜１２０ｓ、１２０ｄに用いることのできる材料を選択することで形成できる。本実施の形態においては、導電膜１２０として、スパッタリング装置を用い、厚さ５０ｎｍのチタン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜の積層膜を形成する。
　次に、導電膜１２０上の所望の位置に、リソグラフィ工程によりマスクを形成した後、導電膜１２０の一部をエッチングすることで、導電膜１２０ｓ、１２０ｄを形成する（図１１（Ｃ）参照）。
　導電膜１２０の加工方法としては、ウェットエッチング法及び／またはドライエッチング法を適宜用いることができる。本実施の形態では、ドライエッチング法を用い、導電膜１２０を加工し、導電膜１２０ｓ、１２０ｄを形成する。
　以上の工程により、図１に示すトランジスタ１００を作製することができる。
　なお、トランジスタ１００を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、原子層成膜（ＡＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ）法が挙げられる。
　熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
　また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
　ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記記載の導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛を用いる（Ｚｎ（ＣＨ３）２）。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
　例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
　例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
　例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
　例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
　例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを用いてＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
＜半導体装置の作製方法２＞
　次に、図３に示すトランジスタ１００Ｂの作製方法の一例について、図１２及び図１３を用いて説明する。なお、図１２及び図１３は、トランジスタ１００Ｂの作製方法を説明するチャネル長（Ｌ）方向、及びチャネル幅（Ｗ）方向の断面図である。
　まず、先に示したトランジスタ１００の作製方法と同様に、基板１０２上に、導電膜１０６、絶縁膜１０４、酸化物半導体膜１０７、酸化物半導体膜１１２＿０、及び導電膜１１４＿０を形成する（図８、及び図９（Ａ）（Ｂ）参照）。
　次に、導電膜１１４＿０上の所望の位置に、リソグラフィ工程によりマスク１４０を形成する（図９（Ｃ）参照）。
　次に、マスク１４０上から、エッチングを行うことで導電膜１１４＿０及び酸化物半導体膜１１２＿０を加工し、島状の導電膜１１４と、島状の酸化物半導体膜１１２とを形成する（図１２（Ａ）参照）。
　本実施の形態においては、ウェットエッチング法を用い、導電膜１１４＿０及び酸化物半導体膜１１２＿０を加工する。
　続けて、マスク１４０上から、エッチングを行うことで絶縁膜１１０＿０を加工し、島状の絶縁膜１１０を形成する（図１２（Ｂ）参照）。
　本実施の形態においては、ドライエッチング法を用い、絶縁膜１１０＿０を加工する。
　次に、マスク１４０を除去した後、絶縁膜１０４、酸化物半導体膜１０７、酸化物半導体膜１１２、及び導電膜１１４上から、不純物元素１４５の添加を行う（図１２（Ｃ）参照）。
　なお、不純物元素１４５の添加の際に、酸化物半導体膜１０７の表面が露出している領域（後にソース領域１０８ｓ、及びドレイン領域１０８ｄとなる領域）には、多くの不純物が添加される。一方で、酸化物半導体膜１０７の酸化物半導体膜１１２が重畳しなく、且つ絶縁膜１１０が重畳する領域（後に領域１０８ｆとなる領域）には、絶縁膜１１０を介して不純物元素１４５が添加されるため、ソース領域１０８ｓ、及びドレイン領域１０８ｄよりも不純物元素１４５の添加量が少なくなる。
　また、本実施の形態においては、不純物元素１４５として、ドーピング装置を用いて、アルゴンを酸化物半導体膜１０７及び酸化物半導体膜１１２に添加する。
　なお、本実施の形態においては、不純物元素１４５として、アルゴンを添加する構成について例示したがこれに限定されず、例えば、窒素を添加する構成であってもよい。また、例えば、不純物元素１４５を添加する工程を行わなくてもよい。不純物元素１４５を添加する工程を行わない場合、領域１０８ｆは、チャネル領域１０８ｉと同等の不純物濃度となる。
　次に、絶縁膜１０４、酸化物半導体膜１０７、絶縁膜１１０、酸化物半導体膜１１２、及び導電膜１１４上に絶縁膜１１６を形成する。なお、絶縁膜１１６を形成することで、絶縁膜１１６と接する酸化物半導体膜１０７は、ソース領域１０８ｓ及びドレイン領域１０８ｄとなる。また、絶縁膜１１６と接しない酸化物半導体膜１０７、別言すると絶縁膜１１０と接する酸化物半導体膜１０７はチャネル領域１０８ｉとなる。これにより、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄを有する酸化物半導体膜１０８が形成される（図１２（Ｄ）参照）。
　なお、チャネル領域１０８ｉと、ソース領域１０８ｓとの間、及びチャネル領域１０８ｉと、ドレイン領域１０８ｄとの間には、領域１０８ｆが形成される。
　次に、絶縁膜１１６上に絶縁膜１１８を形成する（図１３（Ａ）参照）。
　次に、絶縁膜１１８の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１１８及び絶縁膜１１６の一部をエッチングすることで、ソース領域１０８ｓに達する開口部１４１ｓと、ドレイン領域１０８ｄに達する開口部１４１ｄと、を形成する（図１３（Ｂ）参照）。
　次に、絶縁膜１１８上に絶縁膜１２２を形成する（図１３（Ｃ）参照）。
　なお、絶縁膜１２２は、平坦化絶縁膜としての機能を有する。また、絶縁膜１２２は、開口部１４１ｓ、及び開口部１４１ｄに重畳する位置に開口部を有する。
　本実施の形態としては、絶縁膜１２２として、スピンコーター装置を用いて感光性のアクリル系樹脂を塗布し、その後該アクリル系樹脂の所望の領域を感光させることで、開口部を有する絶縁膜１２２を形成する。
　次に、開口部１４１ｓ、１４１ｄを覆うように、絶縁膜１２２上に導電膜１２０を形成する（図１３（Ｄ）参照）。
　次に、導電膜１２０上の所望の位置に、リソグラフィ工程によりマスクを形成した後、導電膜１２０の一部をエッチングすることで、導電膜１２０ｓ、１２０ｄを形成する。
　本実施の形態においては、導電膜１２０の加工にはドライエッチング法を用いる。また、導電膜１２０の加工の際に、絶縁膜１２２の上部の一部が除去される場合がある。
　以上の工程により、図３に示すトランジスタ１００Ｂを作製することができる。
　なお、上記のトランジスタ１００Ｂの作製時において、絶縁膜１０４、酸化物半導体膜１０７、絶縁膜１１０＿０、酸化物半導体膜１１２＿０、導電膜１１４、不純物元素１４５、絶縁膜１１６、絶縁膜１１８、開口部１４１ｓ、１４１ｄ、及び導電膜１２０としては、＜１−４．半導体装置の作製方法１＞に記載の内容を援用することで形成することができる。
　また、本実施の形態において、トランジスタが酸化物半導体膜を有する場合の例を示したが、本発明の一態様は、これに限定されない。本発明の一態様では、トランジスタが酸化物半導体膜を有さなくてもよい。一例としては、トランジスタのチャネル領域、チャネル領域の近傍、ソース領域、また、はドレイン領域において、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。
　以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態においては、酸化物半導体の構造等について、図１７乃至図２１を参照して説明する。
＜酸化物半導体の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
　非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
　即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ　ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ　ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
　まずは、ＣＡＡＣ−ＯＳについて説明する。
　ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
　ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
　一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１７（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図１７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
　次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１７（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１７（Ｅ）に示す。図１７（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１７（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１７（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
　また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
　図１８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
　図１８（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
　また、図１８（Ｂ）および図１８（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１８（Ｄ）および図１８（Ｅ）は、それぞれ図１８（Ｂ）および図１８（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図１８（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残しマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ　Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
　図１８（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
　図１８（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ　ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ　ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
　なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
＜ｎｃ−ＯＳ＞
　次に、ｎｃ−ＯＳについて説明する。
　ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
　また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図１９（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図１９（Ｂ）に示す。図１９（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
　また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図１９（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
　図１９（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
　このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
　ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ　ＯＳ＞
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
　図２０に、ａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２０（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図２０（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図２０（Ａ）および図２０（Ｂ）より、ａ−ｌｉｋｅ　ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
　鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ　ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
　試料として、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
　なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
　図２１は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさ（Ａｖｅｒａｇｅ　ｃｒｙｓｔａｌ　ｓｉｚｅ）を調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２１より、ａ−ｌｉｋｅ　ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量（Ｃｕｍｕｌａｔｉｖｅ　ｅｌｅｃｔｒｏｎ　ｄｏｓｅ）に応じて結晶部が大きくなっていくことがわかる。図２１より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２１より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
　このように、ａ−ｌｉｋｅ　ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
　また、鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
　例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
　なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
　以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜酸化物半導体のキャリア密度＞
　次に、酸化物半導体のキャリア密度について、以下に説明を行う。
　酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
　酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
　ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
　トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
　一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
　上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
　実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について、図２２乃至図３２を用いて以下説明を行う。
　図２２は、表示装置の一例を示す上面図である。図２２に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図２２には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
　また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
　また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されず、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
　また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
　また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
　また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
　なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されず、モノクロ表示の表示装置に適用することもできる。
　また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
　また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
　本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について、図２３及び図２４を用いて説明する。なお、図２３は、図２２に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図２４は、図２２に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
　まず、図２３及び図２４に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
＜表示装置の共通部分に関する説明＞
　図２３及び図２４に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
　トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタ１００と同様の構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先の実施の形態に示す、その他のトランジスタを用いてもよい。
　本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
　また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
　容量素子７９０は、トランジスタ７５０が有する酸化物半導体膜と、同一の酸化物半導体膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と、同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第３の絶縁膜及び第４の絶縁膜と、同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体として機能する絶縁膜が挟持された積層型の構造である。
　また、図２３及び図２４において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
　平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
　また、図２３及び図２４においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。
　なお、画素部７０２と、ソースドライバ回路部７０４とに、異なるトランジスタを用いる場合においては、実施の形態１に示すスタガ型のトランジスタと、逆スタガ型のトランジスタとを組み合わせて用いてもよい。具体的には、画素部７０２にスタガ型のトランジスタを用い、ソースドライバ回路部７０４に逆スタガ型のトランジスタを用いる構成、あるいは画素部７０２に逆スタガ型のトランジスタを用い、ソースドライバ回路部７０４にスタガ型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。また、逆スタガ型のトランジスタは、チャネルエッチ型の構造であってもよく、チャネル保護型の構造であってもよい。また、逆スタバ型のトランジスタにおいても、先に説明のＳ−ｃｈａｎｎｅｌ構造を有する構造が好ましい。また、これらのトランジスタの構造を、自由に組み合わせて用いてもよい。
　信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。なお、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と異なる工程を経て形成された導電膜、例えば、ゲート電極として機能する酸化物半導体膜と同じ工程を経て形成される酸化物半導体膜を用いてもよい。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
　また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
　また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
　また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
　また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
＜液晶素子を用いる表示装置の構成例＞
　図２３に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図２３に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
　また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極としての機能を有する。図２３に示す表示装置７００は、外光を利用し導電膜７７２で光を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
　導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、可視光において、反射性のある導電膜を用いる。
　また、図２３に示す表示装置７００においては、画素部７０２の平坦化絶縁膜７７０の一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を樹脂膜で形成し、該樹脂膜の表面に凹凸を設けることで形成することができる。また、反射電極として機能する導電膜７７２は、上記凹凸に沿って形成される。したがって、外光が導電膜７７２に入射した場合において、導電膜７７２の表面で光を乱反射することが可能となり、視認性を向上させることができる。
　なお、図２３に示す表示装置７００は、反射型のカラー液晶表示装置について例示したが、これに限定されない、例えば、導電膜７７２を可視光において、透光性のある導電膜を用いることで透過型のカラー液晶表示装置としてもよい。透過型のカラー液晶表示装置の場合、平坦化絶縁膜７７０に設けられる凹凸については、設けない構成としてもよい。
　ここで、透過型のカラー液晶表示装置の一例を図２５に示す。図２５は、図２２に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図２５に示す表示装置７００は、液晶素子の駆動方式として横電界方式（例えば、ＦＦＳモード）を用いる構成の一例である。図２５に示す構成の場合、画素電極として機能する導電膜７７２上に絶縁膜７７３が設けられ、絶縁膜７７３上に導電膜７７４が設けられる。この場合、導電膜７７４は、共通電極（コモン電極ともいう）としての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
　また、図２３及び図２５において図示しないが、導電膜７７２または導電膜７７４のいずれか一方または双方に、液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図２３及び図２５において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
　表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
　また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
　また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モードなどを用いることができる。
　また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
＜発光素子を用いる表示装置＞
　図２４に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７８４、ＥＬ層７８６、及び導電膜７８８を有する。図２４に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
　有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
　また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
　また、図２４に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７８４上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７８４側に光を射出するボトムエミッション構造や、導電膜７８４及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
　また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図２４に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
＜表示装置に入出力装置を設ける構成例＞
　また、図２４及び図２５に示す表示装置７００に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチパネル等が挙げられる。
　図２４及び図２５に示す表示装置７００にタッチパネル７９１を設ける構成を図２６及び図２７に示す。
　図２６は図２４に示す表示装置７００にタッチパネル７９１を設ける構成の断面図であり、図２７は図２５に示す表示装置７００にタッチパネル７９１を設ける構成の断面図である。
　まず、図２６及び図２７に示すタッチパネル７９１について、以下説明を行う。
　図２６及び図２７に示すタッチパネル７９１は、基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は、遮光膜７３８、及び着色膜７３６を形成する前に、基板７０５側に形成すればよい。
　なお、タッチパネル７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近接することで、電極７９３と、電極７９４との相互容量の変化を検知することができる。
　また、図２６及び図２７に示すトランジスタ７５０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図２６及び図２７においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
　電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図２６に示すように、電極７９３は、発光素子７８２と重ならないように設けられると好ましい。また、図２７に示すように、電極７９３は、液晶素子７７５と重ならないように設けられると好ましい。別言すると、電極７９３は、発光素子７８２及び液晶素子７７５と重なる領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構成とすることで、電極７９３は、発光素子７８２が射出する光を遮らない構成とすることができる。または、電極７９３は、液晶素子７７５を透過する光を遮らない構成とすることができる。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。なお、電極７９４も同様の構成とすればよい。
　また、電極７９３及び電極７９４が発光素子７８２と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。または、電極７９３及び電極７９４が液晶素子７７５と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
　そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチパネルのセンサ感度を向上させることができる。
　例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極６６４、６６５、６６７のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／ｓｑ．以上１００Ω／ｓｑ．以下とすることができる。
　また、図２６及び図２７においては、インセル型のタッチパネルの構成について例示したが、これに限定されない。例えば、表示装置７００上に形成する、所謂オンセル型のタッチパネルや、表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルとしてもよい。
　このように、本発明の一態様の表示装置は、様々な形態のタッチパネルと組み合わせて用いることができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図２８を用いて説明を行う。
＜表示装置の回路構成＞
　図２８（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって、実装することができる。
　画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
　ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
　ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
　ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
　図２８（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
　図２８（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ　Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
　また、図２８（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
　また、図２８（Ａ）に示す複数の画素回路５０１は、例えば、図２８（Ｂ）に示す構成とすることができる。
　図２８（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　Ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ　Ｂｅｎｄ　Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
　ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、データ信号のデータの書き込みを制御する機能を有する。
　容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
　例えば、図２８（Ｂ）の画素回路５０１を有する表示装置では、例えば、図２８（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
　データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
　また、図２８（Ａ）に示す複数の画素回路５０１は、例えば、図２８（Ｃ）に示す構成とすることができる。
　また、図２８（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
　トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
　トランジスタ５５２は、データ信号のデータの書き込みを制御する機能を有する。
　容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
　容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
　トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
　発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
　発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
　図２８（Ｃ）の画素回路５０１を有する表示装置では、例えば、図２８（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
　データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、上述の実施の形態で説明したトランジスタの適用可能な回路構成の一例について、図２９乃至図３２を用いて説明する。
　なお、本実施の形態においては、先の実施の形態で説明した酸化物半導体を有するトランジスタを、ＯＳトランジスタと呼称して以下説明を行う。
＜インバータ回路の構成例＞
　図２９（Ａ）には、駆動回路が有するシフトレジスタやバッファ等に適用することができるインバータの回路図を示す。インバータ８００は、入力端子ＩＮに与える信号の論理を反転した信号を出力端子ＯＵＴに出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
　図２９（Ｂ）は、インバータ８００の一例である。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタのみで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
　なお、ＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
　ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子と、ソースまたはドレインの他方として機能する第２端子とを有する。
　ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
　ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
　図２９（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図２９（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０のしきい値電圧の変化について示している。
　信号ＳＢＧをＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０のしきい値電圧を制御することができる。
　信号ＳＢＧは、しきい値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、しきい値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０はしきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は、しきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
　前述の説明を可視化するために、図３０（Ａ）には、トランジスタの電気特性の一つである、Ｉｄ−Ｖｇカーブを示す。
　上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図３０（Ａ）中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図３０（Ａ）中の実線８４１で表される曲線にシフトさせることができる。図３０（Ａ）に示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、しきい値電圧をプラスシフトあるいはマイナスシフトさせることができる。
　しきい値電圧をしきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図３０（Ｂ）には、この状態を可視化して示す。
　図３０（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
　図３０（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状態とすることができるため、図２９（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
　また、しきい値電圧をしきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図３０（Ｃ）には、この状態を可視化して示す。図３０（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。図３０（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状態とすることができるため、図２９（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。
　なお、信号ＳＢＧによるＯＳトランジスタ８１０のしきい値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図２９（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、しきい値電圧ＶＴＨ＿Ａから、しきい値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。また、図２９（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、しきい値電圧ＶＴＨ＿Ｂからしきい値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。
　なお、図２９（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図３１（Ａ）に示す。
　図３１（Ａ）では、図２９（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
　図３１（Ａ）の動作について、図３１（Ｂ）のタイミングチャートを用いて説明する。
　ＯＳトランジスタ８１０のしきい値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧにしきい値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
　ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードＮＢＧに保持させたしきい値電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
　なお、図２９（Ｂ）及び図３１（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図３２（Ａ）に示す。
　図３２（Ａ）では、図２９（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
　図３２（Ａ）の動作について、図３２（Ｂ）のタイミングチャートを用いて説明する。図３２（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、及びＯＳトランジスタ８１０のしきい値電圧の変化について示している。
　入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０のしきい値電圧を制御する信号とすることができる。したがって、図３０（Ａ）乃至図３０（Ｃ）で説明したように、ＯＳトランジスタ８１０のしきい値電圧を制御できる。例えば、図３２（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧の上昇を急峻に下降させることができる。
　また、図３２（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
　以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタのしきい値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタのしきい値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、上述の実施の形態で説明した酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を、複数の回路に用いる半導体装置の一例について、図３３乃至図３６を用いて説明する。
＜半導体装置の回路構成例＞
　図３３（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
　電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
　回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とによって印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とによって印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とによって印加される電圧である。なお電圧ＶＳＳは、グラウンド（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
　電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
　電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
　図３３（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図３３（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
　図３３（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図３３（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間を導通状態とする動作を、より確実に行うことができる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
　図３３（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図３３（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
　図３３（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳとする。また、トランジスタ９１２のバックゲートに与える電圧は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図３３（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２のしきい値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
　なお、電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
　また図３４（Ａ）（Ｂ）には、図３３（Ｄ）（Ｅ）の変形例を示す。
　図３４（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
　図３４（Ｂ）のタイミングチャートには、制御信号ＳＢＧと、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
　また、図３５（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図３５（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
　また、図３５（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図３５（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
　なお、上述した電圧生成回路９０３の回路構成は、図３５（Ａ）で示す回路図の構成に限らない。例えば、電圧生成回路９０３の変形例を図３６（Ａ）乃至図３６（Ｃ）に示す。なお、電圧生成回路９０３の変形例は、図３６（Ａ）乃至図３６（Ｃ）に示す電圧生成回路９０３Ａ乃至９０３Ｃにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更することで実現可能である。
　図３６（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図３６（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
　また、図３６（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図３６（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
　また、図３６（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩｎｄ１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図３６（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩｎｄ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
　以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の数を削減できる。
　以上、本実施の形態で示す構成等は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
　本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図３７乃至図４０を用いて説明を行う。
＜表示モジュール＞
　図３７に示す表示モジュール７０００は、上部カバー７００１と下部カバー７００２との間に、ＦＰＣ７００３に接続されたタッチパネル７００４、ＦＰＣ７００５に接続された表示パネル７００６、バックライト７００７、フレーム７００９、プリント基板７０１０、バッテリ７０１１を有する。
　本発明の一態様の半導体装置は、例えば、表示パネル７００６に用いることができる。
　上部カバー７００１及び下部カバー７００２は、タッチパネル７００４及び表示パネル７００６のサイズに合わせて、形状や寸法を適宜変更することができる。
　タッチパネル７００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル７００６に重畳して用いることができる。また、表示パネル７００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル７００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
　バックライト７００７は、光源７００８を有する。なお、図３７において、バックライト７００７上に光源７００８を配置する構成について例示したが、これに限定さない。例えば、バックライト７００７の端部に光源７００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト７００７を設けない構成としてもよい。
　フレーム７００９は、表示パネル７００６の保護機能の他、プリント基板７０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム７００９は、放熱板としての機能を有していてもよい。
　プリント基板７０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ７０１１による電源であってもよい。バッテリ７０１１は、商用電源を用いる場合には、省略可能である。
　また、表示モジュール７０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
＜電子機器１＞
　次に、図３８（Ａ）乃至図３８（Ｅ）に電子機器の一例を示す。
　図３８（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
　ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
　カメラ８０００の筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントを有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該マウントには電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。
　なお、図３８（Ａ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、表示装置を備えるファインダーが内蔵されていてもよい。
　図３８（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
　ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
　表示部８２０４に、本発明の一態様の表示装置を適用することができる。
　図３８（Ｃ）（Ｄ）（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。
　ヘッドマウントディスプレイ８３００は、筐体８３０１、表示部８３０２、バンド状の固定具８３０４、及び一対のレンズ８３０５を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると好適である。表示部８３０２を湾曲して配置することで、使用者が高い臨場感を感じることができる。
　表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度を高くすることができるため、図３８（Ｅ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
＜電子機器２＞
　次に、図３８（Ａ）乃至図３８（Ｅ）に示す電子機器と、異なる電子機器の一例を図３９（Ａ）乃至図３９（Ｇ）に示す。
　図３９（Ａ）乃至図３９（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図３９（Ａ）乃至図３９（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図３９（Ａ）乃至図３９（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図３９（Ａ）乃至図３９（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図３９（Ａ）乃至図３９（Ｇ）に示す電子機器の詳細について、以下説明を行う。
　図３９（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
　図３９（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
　図３９（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
　図３９（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
　図３９（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３９（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図３９（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図３９（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　また、図４０（Ａ）（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。なお、図４０（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図４０（Ｂ）は、複数の表示パネルが展開された状態の斜視図である。
　図４０（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域９５０２と、透光性を有する領域９５０３と、を有する。
　また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表示装置とすることができる。
　また、図４０（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０１で離間する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２としてもよい。
　本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
　本実施例においては、本発明の一態様のトランジスタのゲート電極に用いることができる材料について、シート抵抗及びコンタクト抵抗を測定した結果を示す。
　本実施例で用いた試料の作製方法について、以下説明を行う。試料Ａ１及び試料Ａ２として、第２のゲート電極として用いることができる材料で薄膜を形成し、該膜のシート抵抗を測定した。また、試料Ａ３乃至試料Ａ５として、第１のゲート電極（ボトムゲート電極、ＢＧＥともいう）として用いることができる材料と、第２のゲート電極（トップゲート電極、ＴＧＥともいう）として用いることができる材料とで、積層膜を形成し、該積層膜のコンタクトチェーン抵抗を測定した。なお、本明細書等におけるコンタクトチェーン抵抗とは、導電膜同士のコンタクト構造（コンタクトホール）が１００個チェーン状に直列に接続した素子（コンタクトチェーン）の抵抗値である。また、試料Ａ１乃至Ａ５の構造を以下に示す。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
＜試料Ａ１乃至Ａ５の作製＞
　試料Ａ１としては、ガラス基板上に酸化物半導体膜１１２に相当する酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが１０ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。続いて、当該酸化物半導体膜上に、導電膜１１４に相当する導電膜を形成した。当該導電膜としては、厚さが５０ｎｍのタングステン膜と厚さが１００ｎｍのチタン膜を、スパッタリング装置を用いて順次形成した。
　試料Ａ２としては、ガラス基板上に酸化物半導体膜１１２に相当する酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが１００ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。
　試料Ａ３としては、ガラス基板上に導電膜１０６に相当する導電膜を形成した。当該導電膜としては、厚さが１０ｎｍのチタン膜と厚さが２００ｎｍの銅膜を、スパッタリング装置を用いて順次形成した。続いて、該導電膜上に絶縁膜を形成し、該絶縁膜上に酸化物半導体膜１１２に相当する酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが１０ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。続いて、当該絶縁膜及び酸化物半導体膜に開口部１４３に相当する開口部（コンタクトホール）を形成した。なお、該開口部（コンタクトホール）としては、直径２．５μｍの穴を１００個とした。続いて、当該開口部を有する絶縁膜及び酸化物半導体膜上に、導電膜１１４に相当する導電膜を形成した。当該導電膜としては、厚さが５０ｎｍのタングステン膜と厚さが１００ｎｍのチタン膜を、スパッタリング装置を用いて順次形成した。試料Ａ３においては、導電膜１０６に相当する導電膜と、導電膜１１４に相当する導電膜とが、開口部（コンタクトホール）において１００個が直列に接続する領域を有する構造である。
　試料Ａ４としては、ガラス基板上に導電膜１０６に相当する導電膜を形成した。当該導電膜としては、厚さが１０ｎｍのチタン膜と厚さが２００ｎｍの銅膜を、スパッタリング装置を用いて順次形成した。続いて、該導電膜上に絶縁膜を形成し、該絶縁膜に開口部１４３に相当する開口部（コンタクトホール）を形成した。なお、該開口部（コンタクトホール）としては、直径２．５μｍの穴を１００個とした。続いて、当該開口部を有する絶縁膜上に酸化物半導体膜１１２に相当する酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが１０ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。続いて、当該酸化物半導体膜上に、導電膜１１４に相当する導電膜を形成した。当該導電膜としては、厚さが１５ｎｍのタングステン膜と厚さが１００ｎｍのチタン膜を、スパッタリング装置を用いて順次形成した。試料Ａ４においては、導電膜１０６に相当する導電膜と、酸化物半導体膜１１２に相当する酸化物半導体膜とが、開口部（コンタクトホール）において１００個が直列に接続する領域を有する構造である。
　試料Ａ５としては、ガラス基板上に導電膜１０６に相当する導電膜を形成した。当該導電膜としては、厚さが１０ｎｍのチタン膜と厚さが２００ｎｍの銅膜を、スパッタリング装置を用いて順次形成した。続いて、該導電膜上に絶縁膜を形成し、該絶縁膜に開口部１４３に相当する開口部（コンタクトホール）を形成した。なお、該開口部（コンタクトホール）としては、直径２．５μｍの穴を１００個とした。続いて、当該開口部を有する絶縁膜上に酸化物半導体膜１１２に相当する酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが１００ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。試料Ａ５においては、導電膜１０６に相当する導電膜と、酸化物半導体膜１１２に相当する導電膜とが、開口部（コンタクトホール）において１００個が直列に接続する領域を有する構造である。
＜シート抵抗及びコンタクトチェーン抵抗の測定＞
　上記作製した試料Ａ１及び試料Ａ２のシート抵抗を測定した。測定結果を図４１に示す。試料Ａ１及び試料Ａ２のシート抵抗は、それぞれ２．４１Ω／ｓｑ．、及び５０８Ω／ｓｑ．であった。
　すなわち、試料Ａ１は、試料Ａ２より低いシート抵抗を有する。このように、酸化物半導体膜１１２に相当する酸化物半導体膜と、導電膜１１４に相当する導電膜とを積層した構造を第２のゲート電極に用いることで、第２のゲート電極のシート抵抗を低減できることが示された。
　また、上記作製した試料Ａ３乃至試料Ａ５におけるコンタクトチェーン抵抗を測定した。測定結果を図４２に示す。試料Ａ３、試料Ａ４、及び試料Ａ５のコンタクトチェーン抵抗は、それぞれ３．０×１０２Ω、５．６×１０７Ω、及び１．９×１０８Ωであった。
　すなわち、試料Ａ３は、試料Ａ４及び試料Ａ５より低いコンタクトチェーン抵抗を有する。このように、導電膜１０６に相当する導電膜と、導電膜１１４に相当する導電膜とが接する領域を有する構造を第１のゲート電極と第２のゲート電極とが接する領域が有することで、第１のゲート電極と第２のゲート電極とのコンタクトチェーン抵抗を低減できることが示された。
　以上、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用いることができる。
　本実施例においては、本発明の一態様のトランジスタに相当する試料を作製し、当該トランジスタの電気特性の測定、及び断面形状の観察を行った。
　本実施例で用いた試料の作製方法について、以下説明を行う。なお、本実施例においては、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂに相当する試料Ｂ１を作製した。なお、以下の説明においては、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂが有する構成と同様の機能を有する構成については、同様の符号を用いて説明する。
　また、比較として、図４３（Ａ）（Ｂ）で示すように、第２のゲート電極が導電膜１１４を有さない構成のトランジスタ１００Ｇに相当する試料Ｂ２も作製した。なお、図４３（Ａ）（Ｂ）において、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂが有する構成と同様の機能を有する構成については、同様の符号を用いて説明する。
＜トランジスタの作製方法＞
≪試料Ｂ１の作製≫
　試料Ｂ１を作製する基板１０２としては、ガラス基板を用いた。基板１０２上に導電膜１０６を形成した。導電膜１０６としては、厚さが１０ｎｍの窒化タンタル膜と厚さが１００ｎｍの銅膜とを、スパッタリング装置を用いて順次形成した。
　次に、基板１０２及び導電膜１０６上に絶縁膜１０４を形成した。なお、本実施例においては、絶縁膜１０４として、絶縁膜１０４＿１と、絶縁膜１０４＿２と、絶縁膜１０４＿３と、絶縁膜１０４＿４とを順に、ＰＥＣＶＤ装置を用いて、真空中で連続して形成した。なお、絶縁膜１０４＿１としては、厚さが５０ｎｍの窒化シリコン膜とした。また、絶縁膜１０４＿２としては、厚さが３００ｎｍの窒化シリコン膜とした。また、絶縁膜１０４＿３としては、厚さが５０ｎｍの窒化シリコン膜とした。また、絶縁膜１０４＿４としては、厚さが５０ｎｍの酸化窒化シリコン膜とした。
　次に、絶縁膜１０４上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工することで、酸化物半導体膜１０８を形成した。酸化物半導体膜１０８としては、厚さが４０ｎｍの酸化物半導体膜を形成した。なお、酸化物半導体膜１０８としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。また、酸化物半導体膜１０８の加工には、ウェットエッチング法を用いた。
　次に、絶縁膜１０４及び酸化物半導体膜１０８上に、後に絶縁膜１１０となる絶縁膜を形成した。当該絶縁膜としては、厚さが３０ｎｍの酸化窒化シリコン膜と、厚さが１００ｎｍの酸化窒化シリコン膜と、厚さが２０ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて真空中で連続して形成した。
　次に、熱処理を行った。当該熱処理としては、窒素と酸素との混合ガス雰囲気の下、３５０℃で１時間の熱処理とした。
　次に、該絶縁膜上に、後に酸化物半導体膜１１２となる酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが２０ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。
　続いて、当該酸化物半導体膜上にマスクを形成し、当該マスクを用いて、該酸化物半導体膜、該酸化物半導体膜の下側に接する絶縁膜、及び絶縁膜１０４に開口部１４３を形成した。なお、開口部１４３の加工にはドライエッチング装置を用いた。
　次に、後に酸化物半導体膜１１２となる酸化物半導体膜上に、後に導電膜１１４となる導電膜を形成した。当該導電膜としては、厚さが１５ｎｍのタングステン膜と厚さが１００ｎｍのチタン膜を、スパッタリング装置を用いて順次形成した。
　次に、上記形成した導電膜及び酸化物半導体膜を島状に加工することで、導電膜１１４及び酸化物半導体膜１１２を形成した。また、導電膜１１４及び酸化物半導体膜１１２を形成後、続けて、酸化物半導体膜１１２の下側に接する絶縁膜を加工することで、絶縁膜１１０を形成した。
　なお、導電膜１１４及び酸化物半導体膜１１２の加工には、ウェットエッチング法を用い、絶縁膜１１０の加工にはドライエッチング法を用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、酸化物半導体膜１１２、及び導電膜１１４上から不純物元素の添加処理を行った。不純物元素の添加処理としては、ドーピング装置を用い、不純物元素としてはアルゴンを用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、酸化物半導体膜１１２、導電膜１１４上に絶縁膜１１６を形成した。絶縁膜１１６としては、厚さが１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さが３００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１８上にマスクを形成し、当該マスクを用いて、絶縁膜１１６、１１８に開口部１４１ａ、１４１ｂを形成した。なお、開口部１４１ａ、１４１ｂの加工にはドライエッチング装置を用いた。
　次に、絶縁膜１１８上に絶縁膜１２２を形成した。絶縁膜１２２としては、厚さ１．５μｍのアクリル系の感光性樹脂を用いた。なお、絶縁膜１２２としては、開口部１４１ａ、１４１ｂと重なる領域に開口部を設けた。
　次に、絶縁膜１２２上に開口部１４１ａ、１４１ｂを充填するように、導電膜を形成し、当該導電膜を島状に加工することで、導電膜１２０ｓ、１２０ｄを形成した。
　導電膜１２０ｓ、１２０ｄとしては、厚さが５０ｎｍのマンガンを含む銅膜と、厚さが１００ｎｍの銅膜とを、スパッタリング装置を用いて真空中で連続して形成した。
　以上の工程により、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂに相当する試料Ｂ１を作製した。
　なお、本実施例においては、トランジスタ１００Ｂに相当する試料Ｂ１として、チャネル幅Ｗを５０μｍとし、チャネル幅Ｌを２．０μｍ、３．０μｍ、及び６．０μｍとした。なお、各チャネル幅Ｌのトランジスタを、それぞれ２０個ずつ基板上に形成した。
≪試料Ｂ２の作製≫
　試料Ｂ２としては、試料Ｂ１と同様に、基板１０２上に導電膜１０６、絶縁膜１０４、及び酸化物半導体膜１０８を形成した。
　次に、絶縁膜１０４及び酸化物半導体膜１０８上に、後に絶縁膜１１０となる絶縁膜を形成した。当該絶縁膜としては、厚さが３０ｎｍの酸化窒化シリコン膜と、厚さが１００ｎｍの酸化窒化シリコン膜と、厚さが２０ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて真空中で連続して形成した。
　次に、熱処理を行った。当該熱処理としては、窒素と酸素との混合ガス雰囲気の下、３５０℃で１時間の熱処理とした。
　続いて、該絶縁膜上にマスクを形成し、当該マスクを用いて、該絶縁膜、及び絶縁膜１０４に開口部１４３を形成した。なお、開口部１４３の加工にはドライエッチング装置を用いた。
　次に、該絶縁膜上に後に酸化物半導体膜１１２となる酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが１００ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。
　次に、上記形成した酸化物半導体膜を島状に加工することで、酸化物半導体膜１１２を形成した。また、酸化物半導体膜１１２を形成後、続けて、酸化物半導体膜１１２の下側に接する絶縁膜を加工することで、絶縁膜１１０を形成した。
　なお、酸化物半導体膜１１２の加工には、ウェットエッチング法を用い、絶縁膜１１０の加工にはドライエッチング法を用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、及び酸化物半導体膜１１２上から不純物元素の添加処理を行った。不純物元素の添加処理としては、ドーピング装置を用い、不純物元素としてはアルゴンを用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、及び酸化物半導体膜１１２上に絶縁膜１１６を形成した。絶縁膜１１６としては、厚さが１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さが３００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１８上にマスクを形成し、当該マスクを用いて、絶縁膜１１６、１１８に開口部１４１ａ、１４１ｂを形成した。なお、開口部１４１ａ、１４１ｂの加工にはドライエッチング装置を用いた。
　次に、絶縁膜１１８上に絶縁膜１２２を形成した。絶縁膜１２２としては、厚さ１．５μｍのアクリル系の感光性樹脂を用いた。なお、絶縁膜１２２としては、開口部１４１ａ、１４１ｂと重なる領域に開口部を設けた。
　次に、絶縁膜１２２上に開口部１４１ａ、１４１ｂを充填するように、導電膜を形成し、当該導電膜を島状に加工することで、導電膜１２０ｓ、１２０ｄを形成した。
　導電膜１２０ｓ、１２０ｄとしては、厚さが５０ｎｍのマンガンを含む銅膜と、厚さが１００ｎｍの銅膜とを、スパッタリング装置を用いて真空中で連続して形成した。
　以上の工程により、図４３（Ａ）（Ｂ）に示すトランジスタ１００Ｇに相当する試料Ｂ２を作製した。
　なお、本実施例においては、トランジスタ１００Ｇに相当する試料Ｂ２として、チャネル幅Ｗを５０μｍとし、チャネル幅Ｌを２．０μｍ、３．０μｍ、及び６．０μｍとした。なお、各チャネル幅Ｌのトランジスタを、それぞれ２０個ずつ基板上に形成した。
＜トランジスタの電気特性評価＞
　図４４及び図４５に、本実施例で作製した試料Ｂ１及びＢ２のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性をそれぞれ示す。なお、図４４が試料Ｂ１の測定結果であり、図４５が試料Ｂ２の測定結果である。
　また、図４４（Ａ）及び図４５（Ａ）は、チャネル幅５０μｍ及びチャネル長２．０μｍサイズの特性であり、図４４（Ｂ）及び図４５（Ｂ）は、チャネル幅５０μｍ及びチャネル長３．０μｍサイズの特性であり、図４４（Ｃ）及び図４５（Ｃ）は、チャネル幅５０μｍ及びチャネル長６．０μｍサイズの特性である。また、図４４及び図４５において、第１縦軸がＩｄ（Ａ）を、第２縦軸が電界効果移動度（μＦＥ（ｃｍ２／Ｖｓ））を、横軸がＶｇ（Ｖ）を、それぞれ表す。
　なお、トランジスタのＩｄ−Ｖｇ特性の測定条件としては、トランジスタの第１のゲート電極として機能する導電膜１０６に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）、及び第２のゲート電極として機能する酸化物半導体膜１１２及び導電膜１１４に印加する電圧（Ｖｂｇ）ともいう）としては、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加した。また、ソース電極として機能する導電膜１２０ｓに印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極として機能する導電膜１２０ｄに印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、１Ｖまたは１０Ｖとした。
　図４４及び図４５に示すように、本実施例で作製した試料Ｂ１及び試料Ｂ２は、チャネル長（Ｌ）の長さに起因せずに、良好な電気特性であることが示された。
＜ゲートＢＴ試験における信頼性評価について＞
　次に、上記作製したチャネル幅５０μｍ及びチャネル長６．０μｍサイズの試料Ｂ１及び試料Ｂ２の信頼性評価を行った。信頼性評価としては、ゲート電極にストレス電圧を印加する、ゲートＢＴ（Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）試験とした。なお、ゲートＢＴ試験としては、以下に示す４つの試験方法とした。
≪ＰＢＴＳ：Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ≫
　ゲート電圧（Ｖｇ）を＋３０Ｖとし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境で行った。すなわち、トランジスタのソース電極とドレイン電極とを同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間印加した。また、ゲート電極に与える電位は、ソース電極及びドレイン電極の電位よりも高い（プラス側に印加）。
≪ＮＢＴＳ：Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ≫
　ゲート電圧（Ｖｇ）を−３０Ｖとし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境で行った。すなわち、トランジスタのソース電極とドレイン電極とを同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間印加した。また、ゲート電極に与える電位は、ソース電極及びドレイン電極の電位よりも低い（マイナス側に印加）。
≪ＰＢＩＴＳ：Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ≫
　ゲート電圧（Ｖｇ）を＋３０Ｖとし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をフォト環境（白色ＬＥＤにて約１００００Ｌｘ）で行った。すなわち、トランジスタのソース電極とドレイン電極とを同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間印加した。また、ゲート電極に与える電位は、ソース電極及びドレイン電極の電位よりも高い（プラス側に印加）。
≪ＮＢＩＴＳ：Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ≫
　ゲート電圧（Ｖｇ）を−３０Ｖとし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をフォト環境（白色ＬＥＤにて約１００００Ｌｘ）で行った。すなわち、トランジスタのソース電極とドレイン電極とを同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間印加した。また、ゲート電極に与える電位は、ソース電極及びドレイン電極の電位よりも低い（マイナス側に印加）。
　なお、ゲートＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、ゲートＢＴ試験前後におけるトランジスタのしきい値電圧の変化量（ΔＶｔｈ）は、信頼性を調べるための重要な指標となる。ゲートＢＴ試験前後において、しきい値電圧の変化量（ΔＶｔｈ）が小さいほど信頼性が高い。
　なお、ΔＶｔｈとは、しきい値電圧（Ｖｔｈ）の変化量を示しており、ストレス後のＶｔｈからストレス前のＶｔｈを差分した値である。
　試料Ｂ１及び試料Ｂ２のゲートＢＴ試験結果を図４６に示す。
　図４６の結果より、試料Ｂ１は試料Ｂ２よりＮＢＩＴＳ試験の変動が小さいことが分かった。これは、試料Ｂ１が導電膜１１４を有することで、酸化物半導体膜１０８のチャネル領域に光が照射されることを防いでいるためである。したがって、第２のゲート電極としては、導電膜１１４を有する構成が好ましい。
＜光照射時におけるトランジスタの電気特性評価＞
　次に、上記作製したチャネル長６μｍ及びチャネル幅５０μｍサイズの試料Ｂ１及び試料Ｂ２について、光照射時のトランジスタの電気特性を測定した。トランジスタの電気特性としては、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性とした。光照射時の電気特性の測定環境としては、ストレス温度を６０℃とし、光照射は白色ＬＥＤにて約１００００Ｌｘで行った。
　試料Ｂ１及び試料Ｂ２のトランジスタの電気特性を図４７及び図４８に示す。図４７及び図４８において、ソース電極（Ｖｓ）を０Ｖ（ｃｏｍｍ）とし、ドレイン電圧（Ｖｄ）を１Ｖ及び１０Ｖとし、ゲート電圧（Ｖｇ及びＶｂｇ）を−１５Ｖから＋１５Ｖまで０．２５Ｖ間隔で印加した結果を示している。また、図４７及び図４８において、縦軸がドレイン電流（Ｉｄ）を、横軸がゲート電圧（Ｖｇ）を、それぞれ表している。また、図４７は試料Ｂ１の測定結果であり、図４８は試料Ｂ２の測定結果である。また、図４７（Ａ）及び図４８（Ａ）に光照射時のトランジスタの電気特性を、図４７（Ｂ）及び図４８（Ｂ）に光照射しないときのトランジスタの電気特性を、それぞれ示す。
　図４７及び図４８に示す電気特性の結果より、試料Ｂ２の光照射時におけるトランジスタの電気特性は、しきい値電圧がマイナスとなる電気特性（ノーマリーオン特性ともいう）となる結果が得られた。一方、試料Ｂ１においては光照射時においてもトランジスタの電気特性は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう）となる結果が得られた。すなわち、第２のゲート電極として、導電膜１１４を有する構成が好ましい。
　以上のように、本発明の一態様のトランジスタは、光照射時においても電気特性の変動が小さく、消費電力が小さいトランジスタであるといえる。
＜トランジスタの断面観察＞
　次に、上記作製したチャネル幅５０μｍ及びチャネル長２．０μｍサイズのトランジスタの断面観察を行った。当該トランジスタの断面観察の結果を図４９（Ａ）（Ｂ）に示す。なお、断面観察としては、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いた。
　また、図４９（Ａ）は試料Ｂ１の断面であり、図４９（Ｂ）は試料Ｂ２の断面であり、それぞれ図２（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面に相当する。なお、図３（Ａ）あるいは、図４３（Ａ）に対応する要素には共通の符号を記している。
　図４９（Ａ）（Ｂ）に示すように、本実施例で作製した試料Ｂ１及び試料Ｂ２は、良好な断面形状であった。また、試料Ｂ１の第２のゲート電極幅（ＴＧＥ幅）は１．７０μｍであった。また、試料Ｂ２の第２のゲート電極幅（ＴＧＥ幅）は１．７５μｍであった。
　以上、本実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
　本実施例においては、本発明の一態様のトランジスタの第２のゲート電極に用いることができる導電膜について、水素及び酸素の放出量の評価を行った結果を示す。
　第２のゲート電極に用いることができる導電膜の水素及び酸素の放出量を評価する方法としては、昇温脱離ガス分析法（ＴＤＳ）を用いた。導電膜のＴＤＳ分析において、導電膜が放出する水素分子、及び導電膜下の絶縁膜が放出する酸素分子の放出量を測定し、評価を行った。
　まず、導電膜の水素の放出量を評価するため、以下の試料Ｃ１乃至試料Ｃ４を作製した。
＜試料Ｃ１乃至Ｃ４の作製＞
　試料Ｃ１としては、ガラス基板上にスパッタリング装置を用いて厚さが３０ｎｍのタングステン膜を形成した。
　試料Ｃ２としては、ガラス基板上にスパッタリング装置を用いて厚さが３０ｎｍのチタン膜を形成した。
　試料Ｃ３としては、ガラス基板上にスパッタリング装置を用いて厚さが３０ｎｍの窒化タンタル膜を形成した。
　試料Ｃ４としては、ガラス基板上にスパッタリング装置を用いて厚さが３０ｎｍの窒化チタン膜を形成した。
＜ＴＤＳ分析による水素の放出量の評価１＞
　上記作製した試料Ｃ１乃至試料Ｃ４の水素分子の放出量を評価するため、ＴＤＳ分析を行った。ＴＤＳ分析結果を図５０（Ａ）乃至（Ｄ）に示す。
　図５０（Ａ）乃至（Ｄ）に示すＴＤＳ分析の結果より、各種導電膜が放出する水素分子の量が評価できる。
　図５０（Ａ）（Ｃ）及び（Ｄ）に示すように、タングステン膜、窒化タンタル膜、及び窒化チタン膜からは、水素の放出がほとんど観測されなかった。一方、図５０（Ｂ）に示すように、チタン膜からは多くの水素分子の放出が確認された。過剰な水素の放出は、チャネル領域の酸化物半導体膜をｎ型化させる可能性がある。したがって、導電膜１１４として用いる材料としては、タングステン、窒化タンタル及び窒化チタンが好ましいといえる。
　次に、導電膜が透過する水素の量を評価するため、以下の試料Ｃ５乃至試料Ｃ９を作製した。
＜試料Ｃ５乃至Ｃ９の作製＞
　試料Ｃ５としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。
　試料Ｃ６としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。続いて、該窒化シリコン膜上に、スパッタリング装置を用いて厚さが３０ｎｍのタングステン膜を形成した。
　試料Ｃ７としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。続いて、該窒化シリコン膜上に、スパッタリング装置を用いて厚さが３０ｎｍのチタン膜を形成した。
　試料Ｃ８としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。続いて、該窒化シリコン膜上に、スパッタリング装置を用いて厚さが３０ｎｍの窒化タンタル膜を形成した。
　試料Ｃ９としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。続いて、該窒化シリコン膜上に、スパッタリング装置を用いて厚さが３０ｎｍの窒化チタン膜を形成した。
＜ＴＤＳ分析による水素の放出量の評価２＞
　上記作製した試料Ｃ５乃至Ｃ９の水素分子の放出量を評価するため、ＴＤＳ分析を行った。ＴＤＳ分析結果を図５１（Ａ）乃至（Ｄ）に示す。
　図５１に示すＴＤＳ分析の結果より、各種導電膜下の窒化シリコン膜が放出する水素分子の量が評価できる。すなわち、窒化シリコン膜が放出する水素分子の量が少ない場合、導電膜が該水素をブロックできることが分かる。
　図５１（Ａ）乃至（Ｄ）に示すように、試料Ｃ５（窒化シリコン膜）からは、３５０℃以上で水素分子の放出が確認された。一方、図５１（Ａ）に示すように、試料Ｃ６（窒化シリコン膜上のタングステン膜）からは、３５０℃以上４８０℃以下で水素分子の放出が確認されなかった。すなわち、窒化シリコン膜上にタングステン膜を形成することで、窒化シリコンが放出する水素分子をブロックすることができることが示された。また、図５１（Ｃ）（Ｄ）に示すように、試料Ｃ８（窒化シリコン膜上の窒化タンタル膜）及び試料Ｃ９（窒化シリコン膜上の窒化チタン膜）からは、３５０℃以上でも水素分子の放出が少ないことが確認された。すなわち、窒化シリコン膜上に窒化タンタル膜または窒化チタン膜を形成することで、窒化シリコンが放出する水素分子をブロックすることができることが示された。しかしながら、図５１（Ｂ）に示すように、試料Ｃ７（窒化シリコン膜上のチタン膜）からは、チタン膜からの水素放出に加えて２５０℃以上で多くの水素分子の放出が確認された。すなわち、窒化シリコン膜上にタングステン膜、窒化タンタル膜、または窒化チタン膜を形成することで、窒化シリコンが放出する水素分子をブロックすることができることが示された。したがって、導電膜１１４として用いる材料としては、タングステン、窒化タンタル、及び窒化チタンが好ましいといえる。
　次に、導電膜が吸収する酸素の量を評価するため、以下の試料Ｃ１０、及びＣ１１−１乃至試料Ｃ１４−２を作製した。
＜試料Ｃ１０、及びＣ１１−１乃至Ｃ１４−２の作製＞
　試料Ｃ１０としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化酸化シリコン膜を形成した。
　試料Ｃ１１−１としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化酸化シリコン膜を形成した。続いて、該窒化酸化シリコン膜上に、スパッタリング装置を用いてタングステン膜を形成した。続いて、２５０℃で１時間の熱処理を行った後、ウェットエッチング法を用いてタングステン膜を除去し、窒化酸化シリコン膜を露出させた。
　試料Ｃ１１−２としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化酸化シリコン膜を形成した。続いて、該窒化酸化シリコン膜上に、スパッタリング装置を用いて厚さが１０ｎｍの酸化物半導体膜を形成した。該酸化物半導体膜としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。続いて、該酸化物半導体膜上に、スパッタリング装置を用いてタングステン膜を形成した。続いて、２５０℃で１時間の熱処理を行った後、ウェットエッチング法を用いて酸化物半導体膜及びタングステン膜を除去し、窒化酸化シリコン膜を露出させた。
　試料Ｃ１２−１としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化酸化シリコン膜を形成した。続いて、該窒化酸化シリコン膜上に、スパッタリング装置を用いてチタン膜を形成した。続いて、２５０℃で１時間の熱処理を行った後、ウェットエッチング法を用いてチタン膜を除去し、窒化酸化シリコン膜を露出させた。
　試料Ｃ１２−２としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化酸化シリコン膜を形成した。続いて、該窒化酸化シリコン膜上に、スパッタリング装置を用いて厚さが１０ｎｍの酸化物半導体膜を形成した。該酸化物半導体膜としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。続いて、該酸化物半導体膜上に、スパッタリング装置を用いてチタン膜を形成した。続いて、２５０℃で１時間の熱処理を行った後、ウェットエッチング法を用いて酸化物半導体膜及びチタン膜を除去し、窒化酸化シリコン膜を露出させた。
　試料Ｃ１３−１としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化酸化シリコン膜を形成した。続いて、該窒化酸化シリコン膜上に、スパッタリング装置を用いて窒化タンタル膜を形成した。続いて、２５０℃で１時間の熱処理を行った後、ウェットエッチング法を用いて窒化タンタル膜を除去し、窒化酸化シリコン膜を露出させた。
　試料Ｃ１３−２としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化酸化シリコン膜を形成した。続いて、該窒化酸化シリコン膜上に、スパッタリング装置を用いて厚さが１０ｎｍの酸化物半導体膜を形成した。該酸化物半導体膜としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。続いて、該酸化物半導体膜上に、スパッタリング装置を用いて窒化タンタル膜を形成した。続いて、２５０℃で１時間の熱処理を行った後、ウェットエッチング法を用いて酸化物半導体膜及び窒化タンタル膜を除去し、窒化酸化シリコン膜を露出させた。
　試料Ｃ１４−１としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化酸化シリコン膜を形成した。続いて、該窒化酸化シリコン膜上に、スパッタリング装置を用いて窒化チタン膜を形成した。続いて、２５０℃で１時間の熱処理を行った後、ウェットエッチング法を用いて窒化チタン膜を除去し、窒化酸化シリコン膜を露出させた。
　試料Ｃ１４−２としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化酸化シリコン膜を形成した。続いて、該窒化酸化シリコン膜上に、スパッタリング装置を用いて厚さが１０ｎｍの酸化物半導体膜を形成した。該酸化物半導体膜としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。続いて、該酸化物半導体膜上に、スパッタリング装置を用いて窒化チタン膜を形成した。続いて、２５０℃で１時間の熱処理を行った後、ウェットエッチング法を用いて酸化物半導体膜及び窒化チタン膜を除去し、窒化酸化シリコン膜を露出させた。
＜ＴＤＳ分析による酸素の放出量の評価＞
　上記作製した試料Ｃ１０、及び試料Ｃ１１−１乃至Ｃ１４−２の酸素分子の放出量を評価するため、ＴＤＳ分析を行った。ＴＤＳ分析結果を図５２（Ａ）乃至（Ｅ）に示す。
　図５２に示すＴＤＳ分析の結果より、窒化酸化シリコン膜が放出する酸素分子の量が評価できる。すなわち、窒化酸化シリコン膜が放出する酸素分子の量が少ない場合、窒化酸化シリコン膜が有する酸素を導電膜が吸収したことが分かる。
　図５２（Ａ）に示すように、試料Ｃ１０（窒化酸化シリコン膜）からは、酸素分子の放出が確認された。また、図５２（Ｂ）乃至（Ｅ）に示すように、窒化酸化シリコン膜上に酸化物半導体膜を形成後に各種導電膜を形成した試料Ｃ１１−２、試料Ｃ１２−２、試料Ｃ１３−２、及び試料Ｃ１４−２からも、試料Ｃ１０と同様に、窒化酸化シリコン膜から酸素分子の放出が確認された。一方、窒化酸化シリコン膜上に直接各種導電膜を形成した試料Ｃ１１−１、試料Ｃ１２−１、試料Ｃ１３−１、及び試料Ｃ１４−１からは、窒化酸化シリコン膜から酸素分子がほとんど確認されなかった。
　すなわち、窒化酸化シリコン膜上に酸化物半導体膜を形成し、該酸化物半導体膜上に導電膜を形成することで、窒化酸化シリコンが有する酸素を該導電膜が吸収してしまうことを抑制できることが示された。
　絶縁膜１１０が酸素を十分に有することで、チャネル領域の酸化物半導体膜に酸素を供給することができ、チャネル領域の酸素欠損を少なくすることができる。すなわち、絶縁膜１１０に用いる絶縁膜は、酸素放出量が多い方が好ましい。
　したがって、絶縁膜１１０上に形成する第２のゲート電極としては、酸化物半導体膜と導電膜とを有する構成が好ましいといえる。
　以上、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用いることができる。
　本実施例においては、本発明の一態様のトランジスタの第２のゲート電極に用いることができる導電膜の成膜時における絶縁膜の成膜ダメージについて評価を行った。
　導電膜の成膜時の絶縁膜の成膜ダメージ評価としては、電子スピン共鳴（Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ、略称：ＥＳＲ）測定を用いて行った。
　本実施例で用いた試料の作製方法について、以下説明を行う。また、試料Ｄ１−１乃至試料Ｄ６−２の構造を以下に示す。
Figure JPOXMLDOC01-appb-T000003
＜試料Ｄ１−１乃至Ｄ６−２の作製＞
　試料Ｄ１−１及び試料Ｄ１−２としては、石英基板上に酸化物半導体膜１０８に相当する酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが４０ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。続いて、当該酸化物半導体膜上に、絶縁膜１１０に相当する絶縁膜を形成した。当該絶縁膜としては、厚さが１００ｎｍの酸化窒化シリコン膜を形成した。続いて、当該絶縁膜上に、酸化物半導体膜１１２に相当する酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが１０ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。以上の工程で試料Ｄ１−２を作製した。また、試料Ｄ１−１としては、上記成膜した酸化物半導体膜１１２に相当する酸化物半導体膜をウェットエッチング法にて除去することで得た。
　試料Ｄ２−１及び試料Ｄ２−２としは、試料Ｄ１−１及び試料Ｄ１−２上に導電膜１１４に相当する導電膜を形成することで作製した。当該導電膜としては、スパッタリング装置を用いてタングステン膜を形成した。
　試料Ｄ３−１及び試料Ｄ３−２としては、試料Ｄ１−１及び試料Ｄ１−２上に導電膜１１４に相当する導電膜を形成することで作製した。当該導電膜としては、スパッタリング装置を用いてチタン膜を形成した。
　試料Ｄ４−１及び試料Ｄ４−２としては、試料Ｄ１−１及び試料Ｄ１−２上に導電膜１１４に相当する導電膜を形成することで作製した。当該導電膜としては、スパッタリング装置を用いて窒化タンタル膜を形成した。
　試料Ｄ５−１及び試料Ｄ５−２としては、試料Ｄ１−１及び試料Ｄ１−２上に導電膜１１４に相当する導電膜を形成することで作製した。当該導電膜としては、スパッタリング装置を用いて窒化チタン膜を形成した。
　試料Ｄ６−１及び試料Ｄ６−２としては、試料Ｄ１−１及び試料Ｄ１−２上に導電膜１１４に相当する導電膜を形成することで作製した。当該導電膜としては、スパッタリング装置を用いて銅膜を形成した。
＜ＥＳＲ測定＞
　上記作製した試料Ｄ１−１乃至Ｄ６−２についてＥＳＲ測定を行った。ＥＳＲ測定は、測定温度を８５Ｋとし、８．９２ＧＨｚの高周波電力（マイクロ波パワー）を１０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、ＮＯｘに起因するシグナルのスピン密度の検出下限は１．０×１０１６ｓｐｉｎｓ／ｃｍ３であった。スピン数が小さいほど絶縁膜中欠損が少ないといえる。
　測定したＥＳＲシグナルを図５３に示す。なお、絶縁膜が窒化酸化物（ＮＯｘ）を有する場合、ＮＯｘに由来する特徴的な３本線を有するシグナルが観測される場合がある。これらの３本シグナルは、ｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルとして観測される。これらの３つのシグナルは、ＮＯｘに起因し、Ｎの核スピンによる超微細構造を有するシグナルと理解される。また、ＮＯｘに起因するシグナルは、スピン種が異方性を有するため非対称な波形である。
　試料Ｄ１−１乃至試料Ｄ６−２における、ＮＯｘに起因する３本シグナルのスピン密度の測定結果を図５４に示す。なお、ここでは、測定されたスピン数を単位体積当たりに換算したスピン密度を示している。
　酸化物半導体膜１１２に相当する酸化物を有さず、導電膜として窒化タンタルまたは窒化チタンを有する試料Ｄ４−１及び試料Ｄ５−１は、３本シグナルのスピン密度が大きく、欠陥量の多い絶縁膜であることがわかる。これは、窒素を用いた反応性スパッタで導電膜を形成する際に、ＮＯｘが生成しているためと考えられる。一方、酸化物半導体膜１１２に相当する酸化物半導体を有する試料Ｄ１−２、Ｄ２−２、Ｄ３−２、Ｄ４−２、Ｄ５−２、及びＤ６−２は、ＮＯｘに起因するシグナルのスピン密度が小さく、測定下限以下であった。
　このことから、絶縁膜１１０に相当する絶縁膜上に酸化物半導体膜１１２に相当する酸化物半導体膜を形成することで、導電膜を形成する際に発生する該絶縁膜のダメージを抑制できることが示された。
　したがって、第２のゲート電極として、酸化物半導体膜１１２と導電膜１１４とを有する構成が好ましいといえる。
　以上、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用いることができる。
　本実施例においては、本発明の一態様のトランジスタの第２のゲート電極に用いることができる導電膜について、水素及び酸素の放出量の評価を行った結果を示す。
　第２のゲート電極に用いることができる導電膜の水素及び酸素の放出量を評価する方法としては、昇温脱離ガス分析法（ＴＤＳ）を用いた。導電膜のＴＤＳ分析において、導電膜が放出する水素分子、及び導電膜下の絶縁膜が放出する酸素分子の放出量を測定し、評価を行った。
　まず、導電膜の水素の放出量を評価するため、試料Ｅ１を作製した。
＜試料Ｅ１の作製＞
　試料Ｅ１としては、ガラス基板上にスパッタリング装置を用いて厚さが５０ｎｍの銅膜を形成した。
＜ＴＤＳ分析による水素の放出量の評価３＞
　上記作製した試料Ｅ１の水素分子の放出量を評価するため、ＴＤＳ分析を行った。ＴＤＳ分析結果を図５５に示す。
　図５５に示すＴＤＳ分析の結果より、銅膜からは、水素の放出がほとんど観測されなかった。過剰な水素の放出は、チャネル領域の酸化物半導体膜をｎ型化させる可能性がある。したがって、導電膜１１４として用いる材料としては、銅が好ましいといえる。
　次に、導電膜が透過する水素の量を評価するため、以下の試料Ｅ２乃至試料Ｅ６を作製した。
＜試料Ｅ２乃至Ｅ６の作製＞
　試料Ｅ２としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。
　試料Ｅ３としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。続いて、該窒化シリコン膜上に、スパッタリング装置を用いて厚さが１００ｎｍの銅膜を形成した。
　試料Ｅ４としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。続いて、該窒化シリコン膜上に、スパッタリング装置を用いて厚さが１００ｎｍの銅膜を形成した。続いて、該銅膜上に、スパッタリング装置を用いて厚さが５０ｎｍのチタン膜を形成した。
　試料Ｅ５としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。続いて、該窒化シリコン膜上に、スパッタリング装置を用いて厚さが１００ｎｍの銅膜を形成した。続いて、該銅膜上に、スパッタリング装置を用いて厚さが５０ｎｍのタングステン膜を形成した。
　試料Ｅ６としては、ガラス基板上にＰＥＣＶＤ装置を用いて厚さが１００ｎｍの窒化シリコン膜を形成した。続いて、該窒化シリコン膜上に、スパッタリング装置を用いて厚さが１００ｎｍの銅膜を形成した。続いて、該銅膜上に、スパッタリング装置を用いて厚さが５０ｎｍの窒化チタン膜を形成した。
＜ＴＤＳ分析による水素の放出量の評価４＞
　上記作製した試料Ｅ２乃至Ｅ６の水素分子の放出量を評価するため、ＴＤＳ分析を行った。ＴＤＳ分析結果を図５６及び図５７に示す。
　図５６及び図５７に示すＴＤＳ分析の結果より、各種導電膜下の窒化シリコン膜が放出する水素分子の量が評価できる。すなわち、窒化シリコン膜が放出する水素分子の量が少ない場合、導電膜が該水素をブロックできることが分かる。
　図５６に示すように、試料Ｅ２（窒化シリコン膜）からは、２５０℃以上で水素分子の放出が確認された。一方、試料Ｅ３（窒化シリコン膜上の銅膜）からは、３５０℃程度まで水素分子の放出が確認されなかった。すなわち、窒化シリコン膜上に銅膜を形成することで、窒化シリコンが放出する水素分子をブロックすることができることが示された。
　また、図５７（Ｂ）（Ｃ）に示すように、試料Ｅ５（窒化シリコン膜上の銅膜及びタングステン膜）及び試料Ｅ６（窒化シリコン膜上の銅膜及び窒化チタン膜）からは、３５０℃程度まで水素分子の放出が少ないことが確認された。すなわち、窒化シリコン膜上に銅膜を形成し、該銅膜上にタングステン膜または窒化チタン膜を形成することで、窒化シリコンが放出する水素分子をブロックすることができることが示された。しかしながら、図５７（Ａ）に示すように、試料Ｅ４（窒化シリコン膜上の銅膜及びチタン膜）からは、チタン膜からの水素放出に加えて２５０℃以上で多くの水素分子の放出が確認された。すなわち、窒化シリコン膜上に銅膜、タングステン膜、及び窒化チタン膜を形成することで、窒化シリコンが放出する水素分子をブロックすることができることが示された。したがって、導電膜１１４として用いる材料としては、銅、タングステン、及び窒化チタンが好ましいといえる。
　以上、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用いることができる。
　本実施例においては、本発明の一態様のトランジスタに相当する試料を作製し、当該トランジスタの電気特性の測定、及び断面形状の観察を行った。
　本実施例で用いた試料の作製方法について、以下説明を行う。なお、本実施例においては、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂに相当する試料Ｆ１及び試料Ｆ２を作製した。なお、以下の説明においては、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂが有する構成と同様の機能を有する構成については、同様の符号を用いて説明する。
　また、比較として、図４３（Ａ）（Ｂ）で示すように、第２のゲート電極が導電膜１１４を有さない構成のトランジスタ１００Ｇに相当する試料Ｆ３、及び図５８（Ａ）（Ｂ）で示すように、第２のゲート電極が酸化物半導体膜１１２を有さない構成のトランジスタ１００Ｈに相当する試料Ｆ４及び試料Ｆ５も作製した。なお、図５８（Ａ）（Ｂ）において、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂが有する構成と同様の機能を有する構成については、同様の符号を用いて説明する。
＜トランジスタの作製方法＞
≪試料Ｆ１の作製≫
　試料Ｆ１を作製する基板１０２としては、ガラス基板を用いた。基板１０２上に導電膜１０６を形成した。導電膜１０６としては、厚さが１０ｎｍのチタン膜と厚さが１００ｎｍの銅膜とを、スパッタリング装置を用いて順次形成した。
　次に、基板１０２及び導電膜１０６上に絶縁膜１０４を形成した。なお、本実施例においては、絶縁膜１０４として、絶縁膜１０４＿１と、絶縁膜１０４＿２と、絶縁膜１０４＿３と、絶縁膜１０４＿４とを順に、ＰＥＣＶＤ装置を用いて、真空中で連続して形成した。なお、絶縁膜１０４＿１としては、厚さが５０ｎｍの窒化シリコン膜とした。また、絶縁膜１０４＿２としては、厚さが３００ｎｍの窒化シリコン膜とした。また、絶縁膜１０４＿３としては、厚さが５０ｎｍの窒化シリコン膜とした。また、絶縁膜１０４＿４としては、厚さが５０ｎｍの酸化窒化シリコン膜とした。
　次に、絶縁膜１０４上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工することで、酸化物半導体膜１０８を形成した。酸化物半導体膜１０８としては、厚さが４０ｎｍの酸化物半導体膜を形成した。なお、酸化物半導体膜１０８としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。また、酸化物半導体膜１０８の加工には、ウェットエッチング法を用いた。
　次に、絶縁膜１０４及び酸化物半導体膜１０８上に、後に絶縁膜１１０となる絶縁膜を形成した。当該絶縁膜としては、厚さが３０ｎｍの酸化窒化シリコン膜と、厚さが５０ｎｍの酸化窒化シリコン膜と、厚さが２０ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて真空中で連続して形成した。
　次に、熱処理を行った。当該熱処理としては、窒素と酸素との混合ガス雰囲気の下、３５０℃で１時間の熱処理とした。
　次に、該絶縁膜上に、後に酸化物半導体膜１１２となる酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが１０ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。
　続いて、当該酸化物半導体膜上にマスクを形成し、当該マスクを用いて、該酸化物半導体膜、該酸化物半導体膜の下側に接する絶縁膜、及び絶縁膜１０４に開口部１４３を形成した。なお、開口部１４３の加工にはドライエッチング装置を用いた。
　次に、後に酸化物半導体膜１１２となる酸化物半導体膜上に、後に導電膜１１４となる導電膜を形成した。当該導電膜としては、厚さが５０ｎｍの窒化チタン膜と厚さが１００ｎｍの銅膜を、スパッタリング装置を用いて順次形成した。
　次に、上記形成した導電膜及び酸化物半導体膜を島状に加工することで、導電膜１１４及び酸化物半導体膜１１２を形成した。また、導電膜１１４及び酸化物半導体膜１１２を形成後、続けて、酸化物半導体膜１１２の下側に接する絶縁膜を加工することで、絶縁膜１１０を形成した。
　なお、導電膜１１４及び酸化物半導体膜１１２の加工には、ウェットエッチング法を用い、絶縁膜１１０の加工にはドライエッチング法を用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、酸化物半導体膜１１２、及び導電膜１１４上から不純物元素の添加処理を行った。不純物元素の添加処理としては、ドーピング装置を用い、不純物元素としてはアルゴン及び窒素を用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、酸化物半導体膜１１２、導電膜１１４上に絶縁膜１１６を形成した。絶縁膜１１６としては、厚さが１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さが３００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１８上にマスクを形成し、当該マスクを用いて、絶縁膜１１６、１１８に開口部１４１ａ、１４１ｂを形成した。なお、開口部１４１ａ、１４１ｂの加工にはドライエッチング装置を用いた。
　次に、絶縁膜１１８上に絶縁膜１２２を形成した。絶縁膜１２２としては、厚さ１．５μｍのアクリル系の感光性樹脂を用いた。なお、絶縁膜１２２としては、開口部１４１ａ、１４１ｂと重なる領域に開口部を設けた。
　次に、絶縁膜１２２上に開口部１４１ａ、１４１ｂを充填するように、導電膜を形成し、当該導電膜を島状に加工することで、導電膜１２０ｓ、１２０ｄを形成した。
　導電膜１２０ｓ、１２０ｄとしては、厚さが１０ｎｍのチタン膜と、厚さが１００ｎｍの銅膜とを、スパッタリング装置を用いて真空中で連続して形成した。
　以上の工程により、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂに相当する試料Ｆ１を作製した。
　なお、本実施例においては、トランジスタ１００Ｂに相当する試料Ｆ１として、チャネル幅Ｗを５０μｍとし、チャネル幅Ｌを１．５μｍ、２．０μｍ、３．０μｍ、及び６．０μｍとした。なお、各チャネル幅Ｌのトランジスタを、それぞれ２０個ずつ基板上に形成した。
≪試料Ｆ２の作製≫
　試料Ｆ２としては、試料Ｆ１と導電膜１１４を形成する材料のみ異なり、それ以外の工程は試料Ｆ１と同様である。
　試料Ｆ２の導電膜１１４となる導電膜としては、厚さが１０ｎｍのチタン膜と厚さが１００ｎｍの銅膜を、スパッタリング装置を用いて順次形成した。
　なお、本実施例においては、トランジスタ１００Ｂに相当する試料Ｆ２として、チャネル幅Ｗを５０μｍとし、チャネル幅Ｌを１．５μｍ、２．０μｍ、３．０μｍ、及び６．０μｍとした。なお、各チャネル幅Ｌのトランジスタを、それぞれ２０個ずつ基板上に形成した。
≪試料Ｆ３の作製≫
　試料Ｆ３としては、試料Ｆ１と同様に、基板１０２上に導電膜１０６、絶縁膜１０４、及び酸化物半導体膜１０８を形成した。
　次に、絶縁膜１０４及び酸化物半導体膜１０８上に、後に絶縁膜１１０となる絶縁膜を形成した。当該絶縁膜としては、厚さが３０ｎｍの酸化窒化シリコン膜と、厚さが５０ｎｍの酸化窒化シリコン膜と、厚さが２０ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて真空中で連続して形成した。
　次に、熱処理を行った。当該熱処理としては、窒素と酸素との混合ガス雰囲気の下、３５０℃で１時間の熱処理とした。
　続いて、該絶縁膜上にマスクを形成し、当該マスクを用いて、該絶縁膜、及び絶縁膜１０４に開口部１４３を形成した。なお、開口部１４３の加工にはドライエッチング装置を用いた。
　次に、該絶縁膜上に後に酸化物半導体膜１１２となる酸化物半導体膜を形成した。当該酸化物半導体膜としては、厚さが１００ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。
　次に、上記形成した酸化物半導体膜を島状に加工することで、酸化物半導体膜１１２を形成した。また、酸化物半導体膜１１２を形成後、続けて、酸化物半導体膜１１２の下側に接する絶縁膜を加工することで、絶縁膜１１０を形成した。
　なお、酸化物半導体膜１１２の加工には、ウェットエッチング法を用い、絶縁膜１１０の加工にはドライエッチング法を用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、及び酸化物半導体膜１１２上から不純物元素の添加処理を行った。不純物元素の添加処理としては、ドーピング装置を用い、不純物元素としてはアルゴン及び窒素を用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、及び酸化物半導体膜１１２上に絶縁膜１１６を形成した。絶縁膜１１６としては、厚さが１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さが３００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１８上にマスクを形成し、当該マスクを用いて、絶縁膜１１６、１１８に開口部１４１ａ、１４１ｂを形成した。なお、開口部１４１ａ、１４１ｂの加工にはドライエッチング装置を用いた。
　次に、絶縁膜１１８上に絶縁膜１２２を形成した。絶縁膜１２２としては、厚さ１．５μｍのアクリル系の感光性樹脂を用いた。なお、絶縁膜１２２としては、開口部１４１ａ、１４１ｂと重なる領域に開口部を設けた。
　次に、絶縁膜１２２上に開口部１４１ａ、１４１ｂを充填するように、導電膜を形成し、当該導電膜を島状に加工することで、導電膜１２０ｓ、１２０ｄを形成した。
　導電膜１２０ｓ、１２０ｄとしては、厚さが１０ｎｍのチタン膜と、厚さが１００ｎｍの銅膜とを、スパッタリング装置を用いて真空中で連続して形成した。
　以上の工程により、図４３（Ａ）（Ｂ）に示すトランジスタ１００Ｇに相当する試料Ｆ３を作製した。
　なお、本実施例においては、トランジスタ１００Ｇに相当する試料Ｆ３として、チャネル幅Ｗを５０μｍとし、チャネル幅Ｌを１．５μｍ、２．０μｍ、３．０μｍ、及び６．０μｍとした。なお、各チャネル幅Ｌのトランジスタを、それぞれ２０個ずつ基板上に形成した。
≪試料Ｆ４の作製≫
　試料Ｆ４としては、試料Ｆ１と同様に、基板１０２上に導電膜１０６、絶縁膜１０４、及び酸化物半導体膜１０８を形成した。
　次に、絶縁膜１０４及び酸化物半導体膜１０８上に、後に絶縁膜１１０となる絶縁膜を形成した。当該絶縁膜としては、厚さが３０ｎｍの酸化窒化シリコン膜と、厚さが５０ｎｍの酸化窒化シリコン膜と、厚さが２０ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて真空中で連続して形成した。
　次に、熱処理を行った。当該熱処理としては、窒素と酸素との混合ガス雰囲気の下、３５０℃で１時間の熱処理とした。
　続いて、該絶縁膜上にマスクを形成し、当該マスクを用いて、該絶縁膜、及び絶縁膜１０４に開口部１４３を形成した。なお、開口部１４３の加工にはドライエッチング装置を用いた。
　次に、該絶縁膜上に後に導電膜１１４となる導電膜を形成した。当該導電膜としては、厚さが５０ｎｍの窒化チタン膜と厚さが１００ｎｍの銅膜を、スパッタリング装置を用いて順次形成した。
　次に、上記形成した導電膜を島状に加工することで、導電膜１１４を形成した。また、導電膜１１４を形成後、続けて、導電膜１１４の下側に接する絶縁膜を加工することで、絶縁膜１１０を形成した。
　なお、導電膜１１４の加工には、ウェットエッチング法を用い、絶縁膜１１０の加工にはドライエッチング法を用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、及び導電膜１１４上から不純物元素の添加処理を行った。不純物元素の添加処理としては、ドーピング装置を用い、不純物元素としてはアルゴン及び窒素を用いた。
　次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、及び導電膜１１４上に絶縁膜１１６を形成した。絶縁膜１１６としては、厚さが１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さが３００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１１８上にマスクを形成し、当該マスクを用いて、絶縁膜１１６、１１８に開口部１４１ａ、１４１ｂを形成した。なお、開口部１４１ａ、１４１ｂの加工にはドライエッチング装置を用いた。
　次に、絶縁膜１１８上に絶縁膜１２２を形成した。絶縁膜１２２としては、厚さ１．５μｍのアクリル系の感光性樹脂を用いた。なお、絶縁膜１２２としては、開口部１４１ａ、１４１ｂと重なる領域に開口部を設けた。
　次に、絶縁膜１２２上に開口部１４１ａ、１４１ｂを充填するように、導電膜を形成し、当該導電膜を島状に加工することで、導電膜１２０ｓ、１２０ｄを形成した。
　導電膜１２０ｓ、１２０ｄとしては、厚さが１０ｎｍのチタン膜と、厚さが１００ｎｍの銅膜とを、スパッタリング装置を用いて真空中で連続して形成した。
　以上の工程により、図５８（Ａ）（Ｂ）に示すトランジスタ１００Ｈに相当する試料Ｆ４を作製した。
　なお、本実施例においては、トランジスタ１００Ｈに相当する試料Ｆ４として、チャネル幅Ｗを５０μｍとし、チャネル幅Ｌを１．５μｍ、２．０μｍ、３．０μｍ、及び６．０μｍとした。なお、各チャネル幅Ｌのトランジスタを、それぞれ２０個ずつ基板上に形成した。
≪試料Ｆ５の作製≫
　試料Ｆ５としては、試料Ｆ３と導電膜１１４を形成する材料のみ異なり、それ以外の工程は試料Ｆ４と同様である。
　試料Ｆ５の導電膜１１４となる導電膜としては、厚さが１０ｎｍのチタン膜と厚さが１００ｎｍの銅膜を、スパッタリング装置を用いて順次形成した。
　なお、本実施例においては、トランジスタ１００Ｈに相当する試料Ｆ５として、チャネル幅Ｗを５０μｍとし、チャネル幅Ｌを１．５μｍ、２．０μｍ、３．０μｍ、及び６．０μｍとした。なお、各チャネル幅Ｌのトランジスタを、それぞれ２０個ずつ基板上に形成した。
＜トランジスタの電気特性評価＞
　図５９乃至図６３に、本実施例で作製した試料Ｆ１乃至Ｆ５のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性をそれぞれ示す。なお、図５９が試料Ｆ１の測定結果であり、図６０が試料Ｆ２の測定結果であり、図６１が試料Ｆ３の測定結果であり、図６２が試料Ｆ４の測定結果であり、図６３が試料Ｆ５の測定結果である。
　また、図５９（Ａ）、図６０（Ａ）、図６１（Ａ）、図６２（Ａ）、及び図６３（Ａ）は、チャネル幅５０μｍ及びチャネル長１．５μｍサイズの特性であり、図５９（Ｂ）、図６０（Ｂ）、図６１（Ｂ）、図６２（Ｂ）、及び図６３（Ｂ）は、チャネル幅５０μｍ及びチャネル長２．０μｍサイズの特性であり、図５９（Ｃ）、図６０（Ｃ）、図６１（Ｃ）、図６２（Ｃ）、及び図６３（Ｃ）は、チャネル幅５０μｍ及びチャネル長３．０μｍサイズの特性であり、図５９（Ｄ）、図６０（Ｄ）、図６１（Ｄ）、図６２（Ｄ）、及び図６３（Ｄ）は、チャネル幅５０μｍ及びチャネル長６．０μｍサイズの特性である。また、図５９乃至図６３において、第１縦軸がＩｄ（Ａ）を、第２縦軸が電界効果移動度（μＦＥ（ｃｍ２／Ｖｓ））を、横軸がＶｇ（Ｖ）を、それぞれ表す。
　なお、トランジスタのＩｄ−Ｖｇ特性の測定条件としては、トランジスタの第１のゲート電極として機能する導電膜１０６に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）、及び第２のゲート電極として機能する酸化物半導体膜１１２及び導電膜１１４に印加する電圧（Ｖｂｇ）ともいう）としては、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加した。また、ソース電極として機能する導電膜１２０ｓに印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極として機能する導電膜１２０ｄに印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、１Ｖまたは１０Ｖとした。
　図５９乃至図６３に示すように、本実施例で作製した試料Ｆ１乃至試料Ｆ３は、チャネル長（Ｌ）の長さに起因せずに、良好な電気特性であることが示された。一方、試料４及び試料Ｆ５は、チャネル長が短い１．５μｍ及び２μｍでバラツキが大きく、しきい値電圧がマイナスとなる電気特性（ノーマリーオン特性ともいう）となる結果が得られた。したがって、第２のゲート電極として酸化物半導体膜１１２を有する本発明の一態様の構造が好ましいといえる。
＜ゲートＢＴ試験における信頼性評価について＞
　次に、上記作製したチャネル幅５０μｍ及びチャネル長３．０μｍサイズの試料Ｆ１乃至Ｆ３の信頼性評価を行った。信頼性評価としては、ゲート電極にストレス電圧を印加する、ゲートＢＴ（Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）試験とした。なお、ゲートＢＴ試験としては、以下に示す４つの試験方法とした。
≪ＰＢＴＳ：Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ≫
　ゲート電圧（Ｖｇ）を＋２０Ｖとし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境で行った。すなわち、トランジスタのソース電極とドレイン電極とを同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間印加した。また、ゲート電極に与える電位は、ソース電極及びドレイン電極の電位よりも高い（プラス側に印加）。
≪ＮＢＴＳ：Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ≫
　ゲート電圧（Ｖｇ）を−２０Ｖとし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境で行った。すなわち、トランジスタのソース電極とドレイン電極とを同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間印加した。また、ゲート電極に与える電位は、ソース電極及びドレイン電極の電位よりも低い（マイナス側に印加）。
≪ＰＢＩＴＳ：Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ≫
　ゲート電圧（Ｖｇ）を＋２０Ｖとし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をフォト環境（白色ＬＥＤにて約１００００Ｌｘ）で行った。すなわち、トランジスタのソース電極とドレイン電極とを同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間印加した。また、ゲート電極に与える電位は、ソース電極及びドレイン電極の電位よりも高い（プラス側に印加）。
≪ＮＢＩＴＳ：Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ≫
　ゲート電圧（Ｖｇ）を−２０Ｖとし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をフォト環境（白色ＬＥＤにて約１００００Ｌｘ）で行った。すなわち、トランジスタのソース電極とドレイン電極とを同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間印加した。また、ゲート電極に与える電位は、ソース電極及びドレイン電極の電位よりも低い（マイナス側に印加）。
　なお、ゲートＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、ゲートＢＴ試験前後におけるトランジスタのしきい値電圧の変化量（ΔＶｔｈ）は、信頼性を調べるための重要な指標となる。ゲートＢＴ試験前後において、しきい値電圧の変化量（ΔＶｔｈ）が小さいほど信頼性が高い。
　なお、ΔＶｔｈとは、しきい値電圧（Ｖｔｈ）の変化量を示しており、ストレス後のＶｔｈからストレス前のＶｔｈを差分した値である。
　試料Ｆ１乃至試料Ｆ３のゲートＢＴ試験結果を図６４に示す。
　図６４の結果より、試料Ｆ１乃至試料Ｆ３は各種ゲートＢＴ試験の変動が小さいことが分かった。
＜光照射時におけるトランジスタの電気特性評価＞
　次に、上記作製したチャネル長３μｍ及びチャネル幅５０μｍサイズの試料Ｆ１乃至試料Ｆ３について、光照射時のトランジスタの電気特性を測定した。トランジスタの電気特性としては、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性とした。光照射は白色ＬＥＤにて約１００００Ｌｘで行った。
　試料Ｆ１乃至試料Ｆ３のトランジスタの電気特性を図６５及び図６７に示す。図６５乃至図６７において、ソース電極（Ｖｓ）を０Ｖ（ｃｏｍｍ）とし、ドレイン電圧（Ｖｄ）を１Ｖ及び１０Ｖとし、ゲート電圧（Ｖｇ及びＶｂｇ）を−１５Ｖから＋１５Ｖまで０．２５Ｖ間隔で印加した結果を示している。また、図６５乃至図６７において、縦軸がドレイン電流（Ｉｄ）を、横軸がゲート電圧（Ｖｇ）を、それぞれ表している。また、図６５は試料Ｆ１の測定結果であり、図６６は試料Ｆ２の測定結果であり、図６７は試料Ｆ３の測定結果である。また、図６５（Ａ）、図６６（Ａ）、及び図６７（Ａ）に光照射時のトランジスタの電気特性を、図６５（Ｂ）、図６６（Ｂ）、及び図６７（Ｂ）に光照射しないときのトランジスタの電気特性を、それぞれ示す。
　図６７に示すように、試料Ｆ３の光照射時におけるトランジスタの電気特性は、しきい値電圧がマイナスとなる電気特性（ノーマリーオン特性ともいう）となる結果が得られた。一方、図６５及び図６６に示すように、試料Ｆ１及びＦ２においては光照射時においてもトランジスタの電気特性は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう）となる結果が得られた。すなわち、第２のゲート電極として、酸化物半導体膜１１２及び導電膜１１４を有する本発明の一態様の構成が好ましい。
　以上のように、本発明の一態様のトランジスタは、光照射時においても電気特性の変動が小さく、消費電力が小さいトランジスタである。
　以上、本実施例に示す構成は、他の実施の形態、または他の実施例に示す構成と適宜組み合わせて用いることができる。
１００　　トランジスタ
１００Ａ　　トランジスタ
１００Ｂ　　トランジスタ
１００Ｃ　　トランジスタ
１００Ｄ　　トランジスタ
１００Ｅ　　トランジスタ
１００Ｆ　　トランジスタ
１００Ｇ　　トランジスタ
１００Ｈ　　トランジスタ
１０２　　基板
１０４　　絶縁膜
１０４＿１　　絶縁膜
１０４＿２　　絶縁膜
１０４＿３　　絶縁膜
１０４＿４　　絶縁膜
１０６　　導電膜
１０７　　酸化物半導体膜
１０８　　酸化物半導体膜
１０８＿１　　酸化物半導体膜
１０８＿２　　酸化物半導体膜
１０８＿３　　酸化物半導体膜
１０８ｄ　　ドレイン領域
１０８ｆ　　領域
１０８ｉ　　チャネル領域
１０８ｓ　　ソース領域
１１０　　絶縁膜
１１０＿０　　絶縁膜
１１２　　酸化物半導体膜
１１２＿０　　酸化物半導体膜
１１４　　導電膜
１１４＿０　　導電膜
１１６　　絶縁膜
１１８　　絶縁膜
１２０　　導電膜
１２０ｄ　　導電膜
１２０ｓ　　導電膜
１２２　　絶縁膜
１４０　　マスク
１４１ａ　　開口部
１４１ｂ　　開口部
１４１ｄ　　開口部
１４１ｓ　　開口部
１４３　　開口部
１４５　　不純物元素
１４７　　中空領域
５０１　　画素回路
５０２　　画素部
５０４　　駆動回路部
５０４ａ　　ゲートドライバ
５０４ｂ　　ソースドライバ
５０６　　保護回路
５０７　　端子部
５５０　　トランジスタ
５５２　　トランジスタ
５５４　　トランジスタ
５６０　　容量素子
５６２　　容量素子
５７０　　液晶素子
５７２　　発光素子
６６４　　電極
６６５　　電極
６６７　　電極
７００　　表示装置
７０１　　基板
７０２　　画素部
７０４　　ソースドライバ回路部
７０５　　基板
７０６　　ゲートドライバ回路部
７０８　　ＦＰＣ端子部
７１０　　信号線
７１１　　配線部
７１２　　シール材
７１６　　ＦＰＣ
７３０　　絶縁膜
７３２　　封止膜
７３４　　絶縁膜
７３６　　着色膜
７３８　　遮光膜
７５０　　トランジスタ
７５２　　トランジスタ
７６０　　接続電極
７７０　　平坦化絶縁膜
７７２　　導電膜
７７３　　絶縁膜
７７４　　導電膜
７７５　　液晶素子
７７６　　液晶層
７７８　　構造体
７８０　　異方性導電膜
７８２　　発光素子
７８４　　導電膜
７８６　　ＥＬ層
７８８　　導電膜
７９０　　容量素子
７９１　　タッチパネル
７９２　　絶縁膜
７９３　　電極
７９４　　電極
７９５　　絶縁膜
７９６　　電極
７９７　　絶縁膜
８００　　インバータ
８１０　　ＯＳトランジスタ
８２０　　ＯＳトランジスタ
８３１　　信号波形
８３２　　信号波形
８４０　　破線
８４１　　実線
８５０　　ＯＳトランジスタ
８６０　　ＣＭＯＳインバータ
９００　　半導体装置
９０１　　電源回路
９０２　　回路
９０３　　電圧生成回路
９０３Ａ　　電圧生成回路
９０３Ｂ　　電圧生成回路
９０３Ｃ　　電圧生成回路
９０４　　回路
９０５　　電圧生成回路
９０６　　回路
９１１　　トランジスタ
９１２　　トランジスタ
９１２Ａ　　トランジスタ
９１２Ｂ　　トランジスタ
９２１　　制御回路
９２２　　トランジスタ
７０００　　表示モジュール
７００１　　上部カバー
７００２　　下部カバー
７００３　　ＦＰＣ
７００４　　タッチパネル
７００５　　ＦＰＣ
７００６　　表示パネル
７００７　　バックライト
７００８　　光源
７００９　　フレーム
７０１０　　プリント基板
７０１１　　バッテリ
８０００　　カメラ
８００１　　筐体
８００２　　表示部
８００３　　操作ボタン
８００４　　シャッターボタン
８００６　　レンズ
８１００　　ファインダー
８１０１　　筐体
８１０２　　表示部
８１０３　　ボタン
８２００　　ヘッドマウントディスプレイ
８２０１　　装着部
８２０２　　レンズ
８２０３　　本体
８２０４　　表示部
８２０５　　ケーブル
８２０６　　バッテリ
８３００　　ヘッドマウントディスプレイ
８３０１　　筐体
８３０２　　表示部
８３０４　　固定具
８３０５　　レンズ
９０００　　筐体
９００１　　表示部
９００３　　スピーカ
９００５　　操作キー
９００６　　接続端子
９００７　　センサ
９００８　　マイクロフォン
９０５０　　操作ボタン
９０５１　　情報
９０５２　　情報
９０５３　　情報
９０５４　　情報
９０５５　　ヒンジ
９１００　　テレビジョン装置
９１０１　　携帯情報端末
９１０２　　携帯情報端末
９２００　　携帯情報端末
９２０１　　携帯情報端末
９５００　　表示装置
９５０１　　表示パネル
９５０２　　表示領域
９５０３　　領域
９５１１　　軸部
９５１２　　軸受部

Claims (12)

  1. 　トランジスタを有し、
    　前記トランジスタは、
    　第１の導電膜と、
    　前記第１の導電膜上の第１の絶縁膜と、
    　前記第１の絶縁膜を間に挟んで前記第１の導電膜と重なる領域を有する、第１の酸化物半導体膜と、
    　前記第１の酸化物半導体膜上の第２の絶縁膜と、
    　前記第２の絶縁膜を間に挟んで前記第１の酸化物半導体膜と重なる領域を有する、第２の酸化物半導体膜と、
    　前記第２の酸化物半導体膜上の第２の導電膜と、
    　前記第１の酸化物半導体膜上、前記第２の酸化物半導体膜上、及び前記第２の導電膜上の第３の絶縁膜と、を有し、
    　前記第１の酸化物半導体膜は、前記第２の絶縁膜と接するチャネル領域と、前記第３の絶縁膜と接するソース領域と、前記第３の絶縁膜と接するドレイン領域と、を有し、
    　前記第２の酸化物半導体膜は、前記チャネル領域よりキャリア密度が高い領域を有し、
    　前記第２の導電膜は、前記第１の導電膜と接する領域を有する、
    　ことを特徴とする半導体装置。
  2. 　請求項１において、
    　前記トランジスタは、さらに、第３の導電膜と、第４の導電膜と、を有し、
    　前記第３の導電膜は、前記第３の絶縁膜に設けられた第１の開口部を介して、前記ソース領域において前記第１の酸化物半導体膜に電気的に接続する領域を有し、
    　前記第４の導電膜は、前記第３の絶縁膜に設けられた第２の開口部を介して、前記ドレイン領域において前記第１の酸化物半導体膜に電気的に接続する領域を有する、
    　ことを特徴とする半導体装置。
  3. 　トランジスタを有し、
    　前記トランジスタは、
    　第１の導電膜と、
    　前記第１の導電膜上の第１の絶縁膜と、
    　前記第１の絶縁膜を間に挟んで前記第１の導電膜と重なる領域を有する、第１の酸化物半導体膜と、
    　前記第１の酸化物半導体膜上の第２の絶縁膜と、
    　前記第２の絶縁膜を間に挟んで前記第１の酸化物半導体膜と重なる領域を有する、第２の酸化物半導体膜と、
    　前記第２の酸化物半導体膜上の第２の導電膜と、
    　前記第１の酸化物半導体膜上、前記第２の酸化物半導体膜上、及び前記第２の導電膜上の第３の絶縁膜と、を有し、
    　前記第１の酸化物半導体膜は、前記第２の絶縁膜と接するチャネル領域と、前記第３の絶縁膜と接するソース領域と、前記第３の絶縁膜と接するドレイン領域と、を有し、
    　前記第２の酸化物半導体膜は、前記チャネル領域よりキャリア密度が高い領域を有し、
    　前記第１の絶縁膜、前記第２の絶縁膜、及び前記第２の酸化物半導体膜は、開口部を有し、
    　前記第２の導電膜は、前記開口部において、前記第１の導電膜と接する領域を有する、
    　ことを特徴とする半導体装置。
  4. 　請求項３において、
    　前記開口部は、第１の開口部であり、
    　前記トランジスタは、さらに、第３の導電膜と、第４の導電膜と、を有し、
    　前記第３の導電膜は、前記第３の絶縁膜に設けられた第２の開口部を介して、前記ソース領域において前記第１の酸化物半導体膜に電気的に接続する領域を有し、
    　前記第４の導電膜は、前記第３の絶縁膜に設けられた第３の開口部を介して、前記ドレイン領域において前記第１の酸化物半導体膜に電気的に接続する領域を有する、
    　ことを特徴とする半導体装置。
  5. 　請求項１又は請求項３において、
    　前記第２の導電膜は、遮光性を有する、
    　ことを特徴とする半導体装置。
  6. 　請求項１又は請求項３において、
    　前記第２の導電膜のシート抵抗が、１０Ω／ｓｑ．以下である、
    　ことを特徴とする半導体装置。
  7. 　請求項１又は請求項３において、
    　前記第２の酸化物半導体膜は、Ｉｎ、Ｚｎ、およびＭ（Ｍは、Ａｌ、Ｇａ、Ｙ、またはＳｎ）を有し、
    　前記第２の酸化物半導体膜は、前記Ｉｎの含有量が、前記Ｍの含有量以上である領域を有する、
    　ことを特徴とする半導体装置。
  8. 　請求項１又は請求項３において、
    　前記第１の酸化物半導体膜は、Ｉｎ、Ｚｎ、およびＭ（Ｍは、Ａｌ、Ｇａ、Ｙ、またはＳｎ）を有し、
    　前記第１の酸化物半導体膜は、前記Ｉｎの含有量が、前記Ｍの含有量以上である領域を有する、
    　ことを特徴とする半導体装置。
  9. 　請求項１又は請求項３において、
    　前記第３の絶縁膜は、窒素および水素の少なくとも一方を有する、
    　ことを特徴とする半導体装置。
  10. 　請求項１乃至請求項９のいずれか一項において、
    　前記第１の酸化物半導体膜は、結晶部を有し、
    　前記結晶部は、ｃ軸配向性を有する、
    　ことを特徴とする半導体装置。
  11. 　請求項１又は請求項３に記載の半導体装置と、
    　表示素子と、
    　を有することを特徴とする表示装置。
  12. 　請求項１又は請求項３に記載の半導体装置と、
    　センサと、を有する、
    　ことを特徴とする電子機器。
PCT/IB2016/056731 2015-11-20 2016-11-09 半導体装置、該半導体装置を有する表示装置、及び該半導体装置を有する電子機器 WO2017085591A1 (ja)

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