KR20210083638A - 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDF

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Abstract

본 명세서는 박막 트랜지스터, 이를 포함하는 표시패널 및 표시장치에 관한 것으로, 본 명세서의 실시 예에 따른 박막 트랜지스터는, 기판 상에 구현된 버퍼층, 버퍼층 상에 구현되고 채널 영역, 제1 도체화부 및 제2 도체화부를 포함하는 반도체층, 반도체층 상에 구현된 게이트 절연막, 게이트 절연막 상에 구현된 게이트 전극 및 제2 도체화부와 중첩된 보조 전극을 포함하며, 제1 도체화부는 채널 영역의 일측으로부터 연장되어 소스 영역이 되고, 제2 도체화부는 채널 영역의 타측으로부터 연장되어 드레인 영역이 된다.

Description

박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치{THIN FILM TRNASISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY APPARATUS COMPRISING THE SAME}
본 명세서는 박막 트랜지스터, 그 제조 방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching element)나 구동 소자(driving element)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor, TFT)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitteing Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는 액티브층을 구성하는 물질의 종류, 전극들(게이트 전극, 소스 전극, 드레인 전극)의 배치 구조, 채널 형성 방법 등에 따라 다양한 구조로 형성될 수 있다.
최근에는 아몰퍼스 실리콘(Amorphous Silicon) TFT보다 이동도가 높고, 폴리 실리콘(Poly-Silicon) TFT보다 대면적 응용이 용이한 산화물 반도체(Oxide Semiconductor) TFT(이하 산화물 TFT)가 널리 이용되고 있다.
산화물 TFT 구조로, 액티브층 상에 패터닝된 게이트 절연층 및 게이트 전극이 적층되고, 이 적층 구조를 덮는 층간 절연층 상에 위치하는 소스 전극 및 드레인 전극이 층간 절연층을 관통하는 컨택홀을 통해 액티브층의 소스 영역 및 드레인 영역과 각각 접속되는 코플래너(Coplanar) 구조가 대표적이다.
코플래너 구조의 산화물 TFT에 있어서, 액티브의 중간 영역은 채널 영역으로 이용되고, 채널 영역의 양 쪽 영역은 도체화되어 소스 영역 및 드레인 영역으로 이용되는데, 도체화된 소스 영역 및 드레인 영역의 캐리어 농도가 채널 영역의 캐리어 농도보다 높기 때문에, 소스 영역 및 드레인 영역에서 채널 영역으로의 수소 확산이 발생한다.
이러한 수소 확산에 의해, 소스 영역과 채널 영역 사이, 드레인 영역과 채널 영역 사이에는 확산 영역(수소 확산에 의해 특성이 달라진 영역)이 형성되고, 확산 영역은 열화의 원인이 될 뿐만 아니라, 확산 영역의 폭은 TFT 제조 공정 상 조절되기 어렵다는 문제점이 있으며, 이로 인해 TFT의 신뢰성이 저하된다.
또한, 채널 영역이 짧을수록(short channel일수록) TFT의 스위칭 성능을 향상시킬 수 있는데, 이러한 확산 영역은 채널 영역이 짧아질수록 열화를 가중시키는 요인이 되기 때문에 채널 영역을 짧게 하는 데에 한계로서 작용한다.
위에서 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 예를 도출하기 위해 보유하고 있었거나, 본 명세서의 예를 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 출원 이전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는, 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 채널(channel)로서 이용되는 반도체와 소스/드레인 영역으로 이용되는 제1 및 제2 도체부 사이의 수소 확산이 방지될 수 있도록 구현된 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는, 반도체와 제1 도체부 사이 및 반도체와 제2 도체부 사이에 확산 영역이 생기지 않도록 함으로써 short channel의 구현이 가능한 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치를 제공하는 것을 기술적 과제로 한다.
본 명세서의 예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 기술적 과제를 달성하기 위한 본 명세서의 실시 예에 따른 박막 트랜지스터는, 기판 상에 형성되는 반도체, 반도체 상에 형성되는 게이트 절연막, 게이트 절연막 상에 형성되는 게이트 전극, 기판 상에 형성되는 제1 절연막, 제1 절연막 상에 형성되되, 반도체의 일측에 형성되는 제1 도체부, 및 제1 절연막 상에 형성되되, 반도체의 타측에 형성되는 제2 도체부를 포함하고, 제1 절연막의 제1 부분은 반도체와 제1 도체부 사이에 형성되고, 제1 절연막의 제2 부분은 반도체와 제2 도체부 사이에 형성될 수 있다.
본 명세서의 실시 예에 따른 박막 트랜지스터의 제조방법은, 기판 상에 순차적으로 적층된 반도체, 게이트 절연막 및 게이트 전극을 형성하는 단계, 기판 상에 적어도 반도체의 측면을 덮도록 제1 절연막을 형성하는 단계, 및 제1 절연막 상에 반도체를 중심으로 양쪽에 마주하도록 제1 및 제2 도체부를 형성하는 단계를 포함하고, 제1 및 제2 도체부를 형성하는 단계는, 반도체의 일 측면에 형성된 제1 절연막을 경계로 반도체의 일측에 제1 도체부를 형성하고, 반도체의 타 측면에 형성된 제1 절연막을 경계로 반도체의 타측에 제2 도체부를 형성하는 단계일 수 있다.
본 명세서의 실시 예에 따른 표시장치는, 게이트 라인과 데이터 라인에 연결된 복수의 화소 각각을 구동하는 적어도 하나의 박막 트랜지스터를 구비하는 표시 패널을 포함하고, 적어도 하나의 박막 트랜지스터는 본 명세서의 실시 예에 따른 박막 트랜지스터를 포함할 수 있다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
상기 과제의 해결 수단에 의하면, 본 명세서에 따른 박막 트랜지스터는 채널(channel)로서 이용되는 반도체와 소스/드레인 영역으로 이용되는 제1 및 제2 도체부 사이에 형성되어 수소 확산 방지막의 역할을 하는 절연막을 포함하기 때문에, 제1 및 제2 도체부로부터 반도체로의 수소 확산이 방지되는 효과가 있다.
따라서, 반도체와 제1 도체부 사이 및 반도체와 제2 도체부 사이에 확산 영역이 형성되지 않아, 확산 영역에 의한 열화 발생을 방지할 수 있기 때문에 short channel의 구현이 가능하며, 박막 트랜지스터의 신뢰성을 향상시키는 효과가 있다.
또한, 반도체보다 상대적으로 낮은 저항을 갖는 물질로 제1 및 제2 도체부가 형성되기 때문에, 도체화 저항을 감소시킬 수 있어 short channel의 구현이 보다 용이하다는 효과가 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 화소 영역에 구비되는 본 명세서의 일 실시 예에 따른 박막 트랜지스터를 나타내는 평면도이다.
도 2는 도 1에서 절취선 I-I'을 따라 절취한 박막 트랜지스터의 단면을 도시한 도면이다.
도 3은 본 명세서의 다른 실시 예에 따른 박막 트랜지스터의 단면을 도시한 도면이다.
도 4는 본 명세서의 또 다른 실시 예에 따른 박막 트랜지스터의 단면을 도시한 도면이다.
도 5a 내지 5l은 본 명세서의 실시 예에 따른 박막 트랜지스터를 제조하는 방법을 설명하기 위한 도면들이다.
도 6은 본 명세서의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 장치의 일 실시예의 구성을 도시한 도면이다.
도 7은 도 6의 표시 패널에 포함되는 하나의 픽셀(P)에 대한 회로 구조의 일례를 도시한 도면이다.
도 8은 도 6의 표시 패널에 포함되는 하나의 픽셀(P)에 대한 회로 구조의 다른 예를 도시한 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 기술 사상의 범주를 알려주기 위해 제공되는 것이며, 본 명세서의 기술 사상은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 명세서가 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 명세서의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 명세서의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 명세서의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 명세서의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
이하, 첨부된 도면 및 예를 참조하여 본 명세서의 실시 예에 따른 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치가 설명된다.
도 1은 화소 영역에 구비되는 본 명세서의 일 실시 예에 따른 박막 트랜지스터를 나타내는 평면도이고, 도 2는 도 1에서 절취선 I-I'을 따라 절취한 박막 트랜지스터의 단면을 도시한 도면이고, 도 3은 본 명세서의 다른 실시 예에 따른 박막 트랜지스터의 단면을 도시한 도면이고, 도 4는 본 명세서의 또 다른 실시 예에 따른 박막 트랜지스터의 단면을 도시한 도면이다.
도 1 및 2에 도시된 바와 같이, 본 명세서의 일 실시 예에 따른 박막 트랜지스터(100)는, 기판(110), 기판(110) 상에 형성되는 버퍼층(120), 버퍼층(120) 상에 형성되는 반도체(130), 반도체(130) 상에 형성되는 게이트 절연막(140), 게이트 절연막(140) 상에 형성되는 게이트 전극(150)을 포함할 수 있다.
실시 예에 따라 버퍼층(120)은 생략될 수 있으나, 이하에서는 버퍼층(120)이 포함된 박막 트랜지스터(100)의 구조가 설명된다.
또한, 상기 박막 트랜지스터(100)는, 반도체(130), 게이트 절연막(140) 및 게이트 전극(150)을 감싸도록 형성되는 제1 절연막(160), 제1 절연막(160)을 경계로 반도체(130)의 일측에 형성되는 제1 도체부(171), 및 제1 절연막(160)을 경계로 반도체(130)의 타측에 형성되는 제2 도체부(173)를 포함할 수 있다.
이때, 반도체(130)의 일측과 제1 도체부(171) 및 반도체(130)의 타측과 제2 도체부(173) 사이에는 제1 절연막(160)이 위치하며, MIS 컨택 구조를 형성하기 위하여, 제1 절연막(160)은 반도체(130)의 일측과 제1 도체부(171)에 직접 컨택하고, 반도체(130)의 타측과 제2 도체부(173)와 직접 컨택한다.
그리고, 상기 박막 트랜지스터(100)는 버퍼층(120) 상에 전체적으로 형성되는 제2 절연막(180), 제2 절연막(180) 상에 구비되며, 제2 절연막(180) 상에 형성된 제1 컨택홀(H1)을 통해 제1 도체부(171)와 접속되는 제1 전극(191), 및 제2 절연막(180) 상에 구비되며, 제2 절연막(180)에 형성된 제2 컨택홀(H2)을 통해 제2 도체부(173)와 접속되는 제2 전극(193)을 포함할 수 있다.
상기 기판(110)으로는, 유리 기판, 플렉서블 특성을 갖는 플라스틱 기판 등이 사용될 수 있으며, 기판(110)으로 플라스틱 기판이 사용되는 경우 기판(110)은 폴리이미드(polyimide) 등으로 형성될 수 있다.
상기 버퍼층(120)은 무기 재질 혹은 유기 재질로 형성될 수 있으며, 예를 들어 산화 실리콘(SiOx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다.
상기 버퍼층(120)은 기판(110)으로부터 유입되는 수분, 산소 등의 불순물을 차단하기 위하여, 단일층 혹은 복수층으로 형성될 수 있으며, 실시 예에 따라 생략될 수 있다.
상기 반도체(130)는 채널(channel)로서 이용되는 것으로, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)로 구성된 IGZO(InGaZnO)로 형성될 수 있으나, 반도체(130)를 형성하는 물질이 이에 한정되는 것은 아니며, 다른 종류의 산화물 반도체 물질, 예를 들어 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계, IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계, ZTO(ZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 2에서는 반도체(130)가 단일층으로 형성되는 것이 도시되어 있으나, 복층 구조로 형성될 수도 있다.
상기 반도체(130)는 도 3에 도시된 바와 같이 2층 구조로 형성되거나, 도 4에 도시된 바와 같이 3층 구조로 형성될 수 있을 뿐만 아니라, 4층 이상의 복층 구조로 형성될 수도 있다.
도 3에 도시된 바와 같이 반도체(130)가 2층 구조로 형성되는 경우, 제1 반도체층(131), 제1 반도체층(131) 상에 형성되는 제2 반도체층(133)으로 이루어질 수 있다.이때, 제1 및 제2 반도체층(131, 133)의 일측은 제1 절연막(160)을 사이에 두고 제1 도체부(171)와 마주하고, 제1 및 제2 반도체층(131, 133)의 타측은 제1 절연막(160)을 사이에 두고 제2 도체부(173)와 마주하며, MIS 컨택 구조를 형성하기 위하여, 제1 절연막(160)은 제1 및 제2 반도체층(131, 133)의 일측과 제1 도체부(171)에 직접 컨택하고, 제1 및 제2 반도체층(131, 133)의 타측과 제2 도체부(173)에 직접 컨택한다.
제1 반도체층(131)은 제2 반도체층(133)을 보호하는 역할을 하며, 제2 반도체층(133)은 메인 채널층 역할을 한다.
상기 제1 반도체층(131)은 제2 반도체층(133)의 캐리어 농도보다 낮은 캐리어 농도를 갖는 물질로 제2 반도체층(133)의 두께보다 더 두껍게 형성되는 것이 바람직하다.
상기 제1 반도체층(131)은 캐리어 농도는 낮으나 공정 마진을 개선시키기 위하여 저이동도 특성을 갖는 물질로 형성될 수 있다.상기 제1 반도체층(131)은 반도체층(130) 외부로부터 수소가 제2 반도체층(133)으로 침투하는 것을 방지하거나, 제2 반도체층(133)의 전자가 반도체층(130) 외부의 절연층이나 절연막에 트랩(trap)되는 것을 방지함으로써, 제2 산화물 반도체층(133)의 전기적 특성이 저하되는 것을 방지한다.
상기 제1 반도체층(131)은 우수한 막 안정성 및 우수한 기계적 안정성을 갖으며, 이를 위해, 갈륨(Ga)을 포함한다. 갈륨(Ga)은 산소와 안정적인 결합을 형성하며, 갈륨 산화물을 포함하는 막은 우수한 막 안정성을 갖는다.
본 명세서의 일 실시예에 따르면, 제1 반도체층(131)은 IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
우수한 막 안정성을 가지기 위해, 제1 반도체층(131)은, 제1 반도체층(131)의 전체 금속 원소 대비 원자수 기준으로 40 원자%(at %) 이상의 갈륨(Ga)을 포함할 수 있다. 제1 반도체층(131) 내의 전체 금속 원소 중 갈륨(Ga)의 함량이 40 원자% 이상인 경우, 제1 반도체층(131)은 우수한 막 안정성을 가질 수 있다.
본 명세서의 일 실시예에 따르면, 제1 반도체층(131)의 금속 원소가 모두 갈륨(Ga)일 수도 있다. 이 경우, 제1 반도체층(131)은 GO(GaO)계 산화물 반도체 물질로 이루어질 수 있으며, 제1 반도체층(131) 내의 전체 금속 원소 중 갈륨(Ga)의 함량은 100 원자%라고 할 수 있다.
우수한 막 안정성 및 기계적 안정성을 갖는 제1 반도체층(131)은 제2 반도체층(133)보다 큰 저항율을 갖는다. 또한, 제1 반도체층(131)은 채널층 역할도 하기 때문에, 비교적 양호한 전기적 특성을 가져야 한다.
제1 반도체층(131)의 전기적 특성을 고려할 때, 제1 반도체층(131)은 전체 금속 원소수 대비 90 원자% 이하의 갈륨(Ga)을 포함하고, 이동도 또는 캐리어 농도를 향상시킬 수 있는 다른 금속 원소를 더 포함할 수 있다.
상기 제1 반도체층(131)은 제2 반도체층(133)보다 두껍게(ex, 15nm 이상의 두께) 형성될 수 있으며, 캐리어 농도가 높은 경우 제2 반도체층(133)과 합쳐져 도체화 가능성이 있으므로, 캐리어 농도에 대한 적절한 조절이 요구된다.
상기 제2 반도체층(133)은 전류 특성을 향상시키기 위하여 캐리어 농도가 높은 고이동도 특성을 갖는 물질로 형성될 수 있으며, In/Sn을 포함하는 산화물 반도체 중 적어도 하나로 형성될 수 있다.제2 반도체층(133)은 제1 반도체층(131)보다 큰 홀 이동도(hall mobility)를 갖는다. 그에 따라, 전류 흐름을 위한 메인 채널이 제2 반도체층(133)에 형성될 수 있다.
본 명세서의 일 실시예에 따르면, 제2 반도체층(133)은 인듐(In)을 포함한다. 인듐(In)은 반도체층의 이동도를 향상시키고 전하 밀도를 증가시킨다. 이러한 인듐(In)을 포함하는 제2 도체층(133)은 우수한 홀 이동도(hall mobility)를 가질 수 있다. 본 명세서의 일 실시예에 따르면, 제2 반도체층(133)은 제1 반도체층(131)보다 큰 인듐(In) 농도를 가질 수 있다.
본 명세서의 일 실시예에 따르면, 제2 반도체층(133)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 명세서의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 반도체층(133)이 만들어질 수도 있다. 예를 들어, 인듐(In)을 포함하지 않는 GZTO(GaZnSnO)계 산화물 반도체 물질에 의해 제2 반도체층(133)이 만들어질 수도 있다.
본 명세서의 일 실시예에 따르면, 제2 반도체층(133)은 3nm 내지 30nm의 두께를 가질 수 있다. 제2 반도체층(133)의 두께가 과도하게 얇은 경우, 제2 반도체층(133)의 막 안정성이 저하되고, 균일한 막 형성이 어려워진다. 따라서, 제2 반도체층(133)은 3nm 이상의 두께를 가질 수 있다.
반면, 제2 반도체층(133)의 두께가 필요 이상으로 두꺼워지는 경우, 제2 반도체층(133)을 포함하는 박막 트랜지스터의 문턱 전압의 가변폭이 증가할 수 있기 때문에, 제2 반도체층(133)은 30nm 이하의 두께를 가질 수 있다. 보다 구체적으로, 제2 반도체층(133)은 5nm 내지 15nm의 두께를 가질 수 있다.
본 명세서의 일 실시예에 따르면, 제1 반도체층(131) 및 제2 반도체층(133)은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성될 수 있다. 유기 금속 화학 기상 증착(MOCVD)에 의해, 균일한 표면을 가지며, 얇고 안정적인 막 특성을 갖는 제1 반도체층(131) 및 제2 반도체층(133)이 형성될 수 있다.
또한, 유기 금속 화학 기상 증착(MOCVD)에 의할 경우, 제1 반도체층(131)과 제2 반도체층(133)의 경계가 분명하게 구별되고, 제1 반도체층(131)과 제2 반도체층(133) 사이에 형성되는 혼합 영역의 두께가 감소된다. 그 결과, 제1 반도체층(131)과 제2 반도체층(133)의 유효 두께 감소가 최소화되어, 제1 반도체층(131)과 제2 반도체층(133)이 얇은 두께를 가지더라도, 각각 고유의 기능을 발휘할 수 있다.
제1 반도체층(131)과 제2 반도체층(133)이 모두 유기 금속 화학 기상 증착(MOCVD)에 의해 형성되는 경우, 진공 해제(vacuum braking)없이, 연속 공정으로 제1 반도체층(131) 및 제2 반도체층(133)이 순차적으로 형성될 수 있다. 그 결과, 공정 비용이 감소되며, 공정의 안정성이 향상될 수 있다.도 4에 도시된 바와 같이 반도체(130)가 3층 구조로 형성되는 경우, 제1 반도체층(131), 제1 반도체층(131) 상에 형성되는 제2 반도체층(133) 및 제2 반도체층(133) 상에 형성되는 제3 반도체층(135)으로 이루어질 수 있다.
이때, 제1 내지 제3 반도체층(131, 133, 135)의 일측은 제1 절연막(160)을 사이에 두고 제1 도체부(171)와 마주하고, 제1 내지 제3 반도체층(131, 133, 135)의 타측은 제1 절연막(160)을 사이에 두고 제2 도체부(173)와 마주하며, MIS 컨택 구조를 형성하기 위하여, 제1 절연막(160)은 제1 내지 제3 반도체층(131, 133)의 일측과 제1 도체부(171)에 직접 컨택하고, 제1 내지 제3 반도체층(131, 133, 135)의 타측과 제2 도체부(173)에 직접 컨택한다.
제1 및 제2 반도체층(131, 133)은 도 2에 도시된 바와 같은 특성을 가지므로 이에 대한 상세한 설명은 생략한다.
상기 제3 반도체층(135)은 신뢰성 개선을 위해 게이트 절연막(140)과의 계면을 형성하기 위한 것으로, 산화 방지 기능을 수행할 수 있는 산화물 막(ex, IGZO 등)으로 형성되되, 기능을 수행할 수 있는 최소한의 두께(ex, 3nm 이하)로 형성될 수 있다.
상기 제3 반도체층(135)은 예를 들어, IGO(InGaO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 등과 같이 Ga 포함된 산화물 반도체 중 적어도 하나를 포함할 수 있다.
우수한 막 안정성을 위해, 제3 반도체층(135)은, 제3 반도체층(133)의 전체 금속 원소 대비 원자수 기준으로 40 원자%(at %) 이상의 갈륨(Ga)을 포함한다.
본 명세서의 일 실시예에 따르면, 제3 반도체층(135)의 금속 원소가 모두 갈륨(Ga)일 수도 있다. 이 경우, 제3 반도체층(135)은 GO(GaO)계 산화물 반도체 물질로 이루어질 수 있으며, 제3 반도체층(135) 내의 전체 금속 원소 중 갈륨(Ga)의 함량은 100 원자%라고 할 수 있다.
제1 반도체층(131) 및 제2 반도체층(133)과 마찬가지로, 제3 반도체층(135)도 유기 금속 화학 기상 증착(MOCVD)에 의하여 형성될 수 있다. 이 경우, 진공 해제(vacuum braking)없이 연속 공정으로, 제1 반도체층(131), 제2 반도체층(133) 및 제3 반도체층(135)이 순차적으로 형성될 수 있다.이와 같이, 상기 제1 반도체층(131)은 제2 반도체층(133)보다 두껍게 형성되고, 제2 반도체층(133)은 제3 반도체층(135)보다 두껍게 형성될 수 있으며, 제1 반도체층(131)의 두께, 제2 반도체층(133)의 두께 및 제3 반도체층(135)의 두께는 반도체(130)의 총 두께, 제1 반도체층(131)의 특성, 제2 반도체층(133)의 특성 및 제3 반도체층(135)의 특성 등에 따라 달라질 수 있다.
그리고, 상기 제2 반도체층(133)은 제1 반도체층(131)의 캐리어 농도보다 높은 캐리어 농도를 갖는 물질로 형성되는 것이 바람직하다.
상기 게이트 절연막(140) 및 게이트 전극(150)은 일반적인 산화물 TFT에 적용되는 게이트 절연막 및 게이트 전극과 동일한 물질로 형성될 수 있다.
실시 예에 따라, 상기 게이트 절연막(140)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 중 적어도 하나를 포함할 수 있고, 산화 알루미늄(Al2O3)를 포함할 수도 있으며, 단일막 구조를 가지거나 다층막 구조를 가질 수도 있다.
실시 예에 따라, 상기 게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있으며, 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 제1 절연막(160)은 버퍼층(120) 혹은 버퍼층(120)이 형성되지 않은 경우에 있어서는 기판(110) 상에 전체적으로 형성되되, 적어도 반도체(130)의 측면을 덮도록 형성될 수 있다.
여기서, 상기 반도체(130)의 측면은 제1 도체부(171)와 대면하는 측면(제1 측면)과 제2 도체부(173)와 대면하는 측면(제2 측면)을 포함할 수 있다.
즉, 상기 제1 절연막(160)은 적어도 반도체(130)와 제1 도체부(171) 사이 및 반도체(130)와 제2 도체부(173) 사이에 형성될 수 있다.
상기 제1 절연막(160)은 예를 들어 ALD(atomic layer diposition) 방식으로 형성될 수 있고, ALD 방식으로 형성 가능한 유전성의 물질(ex, SiO2, Al2O3, SiNx, HfOx, ZrO2, Ta2O3, Y2O3, SrTiO3, SrTa2O6 등)로 형성될 수 있으나, 절연막(160)의 형성 방법 및 물질이 본 실시 예에 한정되는 것은 아니다.
상기 제1 절연막(160)은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성될 수 있으며, 보다 구체적으로는 유기 금속 화학 기상 증착(MOCVD)을 이용한 원자층 증착(ALD) 방식에 의하여 형성될 수 있다.
도 2에서는 제1 절연막(160)이 게이트 절연막(140)의 측면 및 상면(구체적으로는 게이트 전극(150)이 형성되지 않아 노출되는 상면 영역), 그리고 게이트 전극(150)의 측면 및 상면도 덮도록 형성되는 것이 도시되어 있으나, 실시 예에 따라, 제1 절연막(160)은 게이트 절연막(140)의 측면 및 상면, 그리고 게이트 전극(150)의 측면 및 상면에는 형성되지 않을 수도 있다.
즉, 상기 제1 절연막(160)은 버퍼층(120)의 반도체(130)가 형성되지 않은 영역 혹은 버퍼층(120)이 형성되지 않은 경우에 있어서의 기판(110)의 반도체(130)가 형성되지 않은 영역, 반도체(130)의 측면 및 게이트 절연막(140)의 하면(구체적으로 게이트 전극(160)과 접촉하지 않아 노출되는 하면 영역)을 덮도록 형성될 수 있다.
이에 따라, 도 2에서 도시된 바와 같이, 상기 제1 절연막(160)은 제1 도체부(171)의 상면과 게이트 절연막(140)의 하면 사이 및 제2 도체부(173)의 상면과 게이트 절연막(140)의 하면 사이에 형성될 수 있다.
여기에서, 상기 게이트 절연막(140)의 측면 및 게이트 전극(150)의 측면은 게이트 절연막(140) 및 게이트 전극(150) 각각에 있어서의 반도체(130)의 측면에 상응하는 면이다.
상기 제1 절연막(160)은 반도체(130)와 제1 도체부(171) 사이에 형성되고, 반도체(130)와 제2 도체부(173) 사이에 형성되기 때문에, 제1 도체부(171), 절연막(160) 및 반도체(130)는 MIS(metal insulator semiconductor) 접촉(contact) 구조를 형성하고, 제2 도체부(173), 절연막(160) 및 반도체(130)는 MIS 접촉 구조를 형성할 수 있다.
상기 제1 절연막(160)은 반도체(130)와 제1 도체부(171) 사이, 및 반도체(130)와 제2 도체부(173) 사이에 형성되어, 반도체(130)와 제1 도체부(171) 사이의 수소 확산 및 반도체(130)와 제2 도체부(173) 사이의 수소 확산을 방지할 수 있으므로, '수소 확산 방지막'으로 볼 수 있다.
상기 제1 절연막(160)의 두께는 제1 절연막(160)으로 이용되는 물질의 특성에 따라 다양하게 조절될 수 있어 특정되지는 않으나, 상기 제1 절연막(160)은 도체부(171, 173)로부터 반도체(130)로의 수소 확산을 방지하면서도 캐리어 이동을 방해하지 않는 두께로 형성되고, 제1 도체부(171), 제1 절연막(160) 및 반도체(130) 사이의 MIS 컨택 형성, 및 제2 도체화부(173), 제1 절연막(160) 및 반도체(130) 사이의 MIS 컨택 형성을 실현할 수 있는 적정한 두께로 형성되며, 예를 들어 30*?* 이하 두께로 형성될 수 있다.
상기 제1 도체부(171) 및 제2 도체부(173)는 소스/드레인 영역으로 이용되는 것으로, 제1 절연막(160) 상에 형성되되, 제1 도체부(171)는 반도체(130)의 제1 측면에 대면하도록 형성되고, 제2 도체부(173)는 반도체(130)의 제2 측면에 대면하도록 형성되어, 제1 도체부(171)와 제2 도체부(173)는 반도체(130)를 중심으로 양쪽에 마주하도록 형성될 수 있다.
구체적으로, 상기 제1 도체부(171)의 일 측면은 반도체(130)의 제1 측면에 위치하는 제1 절연막(160)에 접촉하고, 제2 도체부(173)의 일 측면은 반도체(130)의 제2 측면에 위치하는 제1 절연막(160)에 접촉할 수 있다.
상기 제1 및 제2 도체부(171, 173)는 IZO(InZnO)계로 형성될 수 있으며, 제1 및 제2 도체부(171, 173)를 형성하는 물질이 이에 한정되는 것은 아니며, 다른 종류의 산화물 반도체 물질, 예를 들어 IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계, IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계, ZTO(ZnSnO)계 및 GZO(GaZnO)계 등의 산화물 반도체 중 적어도 하나를 포함할 수 있다.
다만, 상기 제1 및 제2 도체부(171, 173)는 short channel의 구현이 용이하도록 도체화 저항을 감소시키기 위해, 반도체(130)보다 상대적으로 낮은 저항을 갖는 물질로 형성되는 것이 바람직하다.
상기 제1 도체부(171)는 박막 트랜지스터(100)의 소스(source) 영역으로 이용되고, 제2 도체부(173)는 박막 트랜지스터(100)의 드레인(drain) 영역으로 이용될 수 있으나, 반대로 제1 도체부(171)가 박막 트랜지스터(100)의 드레인 영역으로 이용되고, 제2 도체부(173)가 박막 트랜지스터(100)의 소스 영역으로 이용될 수 있다.
상기 제2 절연막(180)은 버퍼층(120) 상에 전체적으로 형성되어, 제1 절연막(160), 제1 도체부(171) 및 제2 도체부(173)를 덮도록 형성될 수 있으며, 층간 절연막(ILD: Inter layer dielectric)으로 이용될 수 있다.
예를 들어, 상기 제2 절연막(180)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성되거나, 유기 절연 물질로 형성될 수 있다.
상기 제1 전극(191)은 제2 절연막(180) 상에 형성되며, 제2 절연막(180) 상에 형성된 제1 컨택홀(H1)을 통해 제1 도체부(171)와 접속되고, 제2 전극(193)은 제2 절연막(180) 상에 형성되며, 제2 절연막(180)에 형성된 제2 컨택홀(H2)을 통해 제2 도체부(173)와 접속될 수 있다.
상기 제1 및 제2 전극(191, 193)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
이와 같이, 채널(channel)로서 이용되는 반도체(130)와 소스/드레인 영역으로 이용되는 제1 및 제2 도체부(171, 173) 사이에 수소 확산 방지막의 역할을 하는 제1 절연막(160)이 형성되기 때문에, 제1 및 제2 도체부(171, 173)로부터 반도체(130)로의 수소 확산이 방지될 수 있다.
또한, 본 명세서의 절연막(160)은 제1 및 제2 도체부(171, 173)로부터 반도체(130)로의 수소 확산을 방지할 뿐만 아니라, 제2 절연막(180) 또는 제1 및 제2 전극(191, 193) 형성 공정 이후의 공정에 의해 형성되는 절연막이나 유기막으로부터 반도체(130)로의 수소 확산도 방지할 수 있다.
따라서, 반도체(130)와 제1 도체부(171) 사이 및 반도체(130)와 제2 도체부(173) 사이에 확산 영역이 형성되지 않아, 확산 영역에 의한 열화 발생을 방지할 수 있기 때문에 short channel의 구현이 가능하며, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 반도체(130)보다 상대적으로 낮은 저항을 갖는 물질로 제1 및 제2 도체부(171, 173)가 형성되기 때문에, 도체화 저항을 감소시킬 수 있어 short channel의 구현이 보다 용이하다.
이상에서는 도 1 내지 4를 참조하여 본 명세서의 실시 예에 따른 박막 트랜지스터의 구조가 설명되었다. 이하에서는 본 명세서의 실시 예에 따른 박막 트랜지스터를 제조하는 방법이 도 5a 내지 5l를 참조하여 설명된다.
도 5a 내지 5l은 본 명세서의 실시 예에 따른 박막 트랜지스터를 제조하는 방법을 설명하기 위한 도면들이다.
먼저, 도 5a에 도시된 바와 같이, 반도체(130), 게이트 절연막(140) 및 게이트 전극(150)을 형성하기 위하여, 기판(110) 상에 형성되는 버퍼층(120) 상에 제1 반도체 물질층(130a), 게이트 절연막 물질층(140a) 및 게이트 전극 물질층(150a)이 순차적으로 도포된다.
예를 들어, 제1 반도체 물질로는 IGZO 등이 이용될 수 있고, 게이트 절연막 물질로는 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등이 이용될 수 있고, 게이트 전극 물질로는 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등이 이용될 수 있다.
도 5a에서와 달리, 제1 반도체 물질층(130a), 게이트 절연막 물질층(140a) 및 게이트 전극 물질층(150a)은 기판(110) 상에 순차적으로 도포될 수 있다.
이하에서는 박막 트랜지스터(100)가 버퍼층(120)을 포함하는 구조가 예로서 설명되나, 이하에서 설명되는 박막 트랜지스터의 제조 방법은 박막 트랜지스터(100)가 버퍼층(120)을 포함하지 않는 경우에도 동일하게 적용될 수 있다.
또한, 도 5a에서는 반도체(130)가 단일층으로 형성된 것이 예시되어 있으나, 도 2 및 3에 도시된 바와 같이 복층으로 형성될 수 있다.
도 3에 도시된 바와 같이 반도체(130)가 2층 구조로 형성되는 경우, 제1 반도체 물질층(130a)을 도포하는 것은 제1 반도체층(131)을 형성하기 위한 제1 반도체층 형성 물질층 및 제2 반도체층(133)을 형성하기 위한 제2 반도체층 형성 물질층을 순차적으로 도포하는 것을 포함할 수 있다.
이때, 제1 반도체층 형성 물질층은 제2 반도체층 형성 물질층의 캐리어 농도보다 낮은 캐리어 농도를 갖는 물질로 제2 반도체층 형성 물질층의 두께보다 두껍게 도포될 수 있다.
도 4에 도시된 바와 같이 반도체(130)가 3층 구조로 형성되는 경우, 제1 반도체 물질층(130a)을 도포하는 것은 제1 반도체층(131)을 형성하기 위한 제1 반도체층 형성 물질층, 제2 반도체층(133)을 형성하기 위한 제2 반도체층 형성 물질층 및 제3 반도체층(135)을 형성하기 위한 제3 반도체층 형성 물질층을 순차적으로 도포하는 것을 포함할 수 있다.
이때, 상기 제1 반도체층 형성 물질층은 제2 반도체층 형성 물질층보다 두껍게 도포되고, 제2 반도체층 형성 물질층은 제3 반도체층 형성 물질층보다 두껍게 도포될 수 있다.
이후, 도 5b 내지 5f에 도시된 바와 같이, 패턴된 반도체(130), 게이트 절연막(140) 및 게이트 전극(150)이 형성된다.
구체적으로, 게이트 전극 물질층(150a) 상에 감광막(PR: photoresist)이 패턴 형성되고(도 5b), 감광막 패턴을 마스크로 한 습식 식각을 통해 게이트 전극 물질층(150a)이 패터닝되어 게이트 전극(150)이 형성되고(도 5c), 감광막 패턴을 마스크로 한 건식 식각을 통해 게이트 절연막 물질층(140a)이 패터닝되어 게이트 절연막(140)이 형성되고(도 5d), 감광막 패턴을 마스크로 한 습식 식각을 통해 제1 반도체 물질층(130a)이 패터닝되어 반도체(130)이 형성된 후(도 5e), 감광막 패턴이 제거된다(도 5f).
이후, 도 5g에 도시된 바와 같이, 패턴된 반도체(130), 게이트 절연막(140) 및 게이트 전극(150)이 순차적으로 형성된 버퍼층(120) 상에 제1 절연막(160)이 형성된다.
상기 제1 절연막(160)을 형성하는 것은 ALD(atomic layer diposition) 방법에 의해 달성될 수 있으나, 제1 절연막(160)을 형성하는 방법이 이에 국한되는 것은 아니며, 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성될 수 있고, 보다 구체적으로는 유기 금속 화학 기상 증착(MOCVD)을 이용한 원자층 증착(ALD) 방식에 의하여 형성될 수 있다.
이에 따라, 상기 제1 절연막(160)이 버퍼층(120)의 노출된 상면, 반도체(130)의 노출된 측면, 게이트 절연막(140)의 노출된 하면, 측면 및 상면, 그리고 게이트 전극(150)의 노출된 측면 및 상면을 덮도록 형성될 수 있다.
공정에 따라 본 실시 예와 달리, 상기 제1 절연막(160)은 게이트 절연막(140)의 측면 및 상면, 그리고 게이트 전극(150)의 측면 및 상면에는 형성되지 않을 수도 있다.
즉, 상기 제1 절연막(160)은 버퍼층(120)의 노출된 상면, 반도체(130)의 노출된 측면, 그리고 게이트 절연막(140)의 노출된 하면을 덮도록 형성될 수도 있다.
이후, 도 5h 내지 5j에 도시된 바와 같이, 제1 절연막(160) 상에 제1 및 제2 도체부(171, 173)가 형성된다.
구체적으로, 도 5h에 도시된 바와 같이, 제1 절연막(160) 상에 전체적으로 제2 반도체 물질층(170a)이 도포되며, 제2 반도체 물질층(170a)을 도포하는 공정에서 이루어지는 플라즈마 처리 또는 수소 처리 등에 의해 제2 반도체 물질층(170a)에 대한 도체화가 이루어진다.
예를 들어, 제2 반도체 물질로는 IZO 등이 이용될 수 있고, 제2 반도체 물질층(170a)은 MOCVD(metal-organic chemical vapour deposition) 방법에 의해 도포될 수 있으나, 제2 반도체 물질의 종류 및 제2 반도체 물질층(170a)의 도포 방법이 본 실시 예에 한정되는 것은 아니다.
제2 반도체 물질층(170a)이 도포된 후, 제2 반도체 물질층(170a) 상에 감광막(PR)이 패턴 형성되고(도 5i), 감광막 패턴을 마스크로 한 습식 식각을 통해 제2 반도체 물질층(170a)이 패터닝되어 제1 및 제2 도체부(171, 173)이 형성된 후 감광막 패턴이 제거된다(도 5j).
따라서, 상기 제1 도체부(171)가 반도체(130)의 일 측면에 형성된 제1 절연막(160)을 경계로 반도체(130)의 일측에 형성되고, 제2 도체부(173)가 반도체(130)의 타 측면에 형성된 제1 절연막(160)을 경계로 반도체(130)의 타측에 형성된다.
이후, 도 5k에 도시된 바와 같이, 제2 절연막(180)이 버퍼층(120) 상에 전체적으로 형성되며, 이에 따라 제2 절연막(180)은 제1 절연막(160), 제1 도체부(171) 및 제2 도체부(173)를 덮는다.
이후, 5l에 도시된 바와 같이, 제1 도체부(171)와 연결되는 제1 컨택홀(H1)과 제2 도체부(173)와 연결되는 제2 컨택홀(H2)이 제1 절연막(180)에 형성되고, 제1 컨택홀(H1)을 통해 제1 도체부(171)와 접속되는 제1 전극(191)과 제2 컨택홀(H2)을 통해 제2 도체부(173)와 접속되는 제2 전극(193)이 제2 절연막(180) 상에 형성된다.
상기 제2 절연막(180)은 버퍼층(120) 상에 형성되되, 제1 절연막(160), 제1 도체부(171) 및 제2 도체부(173)를 덮도록 형성될 수 있다.
예를 들어, 상기 제2 절연막(180)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성되거나, 유기 절연 물질로 형성될 수 있다.
도 6은 본 명세서의 실시 예에 따른 박막 트랜지스터를 포함하는 표시 장치의 일 실시예의 구성을 도시한 도면이고, 도 7은 도 6의 표시 패널에 포함되는 하나의 픽셀(P)에 대한 회로 구조의 일례를 도시한 도면이고, 도 8은 도 6의 표시 패널에 포함되는 하나의 픽셀(P)에 대한 회로 구조의 다른 예를 도시한 도면이다.
도 6을 참조하면, 본 명세서의 실시 예에 따른 표시 장치(600)는, 표시 패널(610), 게이트 드라이버(620), 데이터 드라이버(630) 및 컨트롤러(640)를 포함할 수 있다.
상기 표시 패널(610)에는 게이트 라인(GL)들과 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 픽셀(P)이 배치될 수 있으며, 픽셀(P) 각각에는 본 명세서의 실시 예에 따른 박막 트랜지스터(100)가 적어도 하나 포함될 수 있다.
상기 게이트 드라이버(620)는 컨트롤러(640)에 의해 제어되며, 1 프레임(frame) 동안 게이트 라인(GL)들로 스위칭 소자를 턴-온(turn-on)시킬 수 있는 게이트 펄스(gate pulse, GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널(610)을 통해 하나의 이미지가 출력되는 기간을 말한다.
또한, 상기 게이트 드라이버(620)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴-오프(turn-off)시킬 수 있는 게이트 오프 신호(gate off signal, Goff)를 게이트 라인(GL)들로 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔 신호(scan signal, SS)라 한다.
상기 게이트 드라이버(620)는 도5에서와 같이, 표시 패널(610)에 실장될 수 있으며, 이와 같이, 게이트 드라이버(620)가 표시 패널(610)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel, GIP) 구조라 한다.
물론, 상기 게이트 드라이버(620)는 표시 패널(610)의 외부의 다른 구조물에 실장될 수도 있으며, 표시 패널(610)의 일 측에만 실장될 수도 있고, 양 측에 실장될 수도 있다.
상기 데이터 드라이버(630)는 컨트롤러(640)로부터 입력된 영상 데이터(RGB)를 아날로그 데이터 전압으로 변환하고, 게이트 라인(GL)으로 게이트 펄스(GP)가 공급되는 1 수평기간마다 1 수평라인분의 데이터 전압(Vdata)을 각각 데이터 라인(DL)들로 공급하여, 각각의 픽셀(P)이 영상 데이터에 따른 밝기를 표현하도록 할 수 있다.
상기 컨트롤러(640)는 외부 시스템(미도시)으로부터 공급되는 각종 타이밍 신호(ex, 수직 동기신호, 수평 동기신호, 클럭 신호 등)를 이용하여, 게이트 드라이버(620)를 제어하기 위한 게이트 제어신호(gate control signal, GCS)와 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(data control signal, DCS)를 출력할 수 있다.
또한, 상기 컨트롤러(640)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여 영상데이터(RGB)를 데이터 드라이버(630)에 공급할 수 있다.
상기 표시 패널(610)에 포함되는 픽셀(P) 각각에는 본 명세서의 실시 예에 따른 박막 트랜지스터(100)가 적어도 하나 포함될 수 있다.
상기 표시 패널(610)은 액정표시장치에 적용되는 액정표시패널이 될 수도 있으며, 유기발광 표시장치에 적용되는 유기발광 표시패널이 될 수도 있다.
상기 표시 패널(610)이 액정표시패널인 경우, 표시 패널(610)에 포함되는 각 픽셀(P)에는, 액정을 구동하는 스위칭 소자로 이용되는 적어도 하나의 박막 트랜지스터(TFT)가 포함될 수 있다.
도 6에 도시된 바와 같이, 픽셀(P)에는 데이터 라인(DL)과 픽셀 전극(PXL) 사이에 연결되는 본 명세서의 실시 예에 따른 박막 트랜지스터(TFT)가 구비될 수 있으며, 박막 트랜지스터(TFT)의 게이트 단자는 게이트 라인(GL)과 연결될 수 있다.
상기 픽셀 전극(PXL)에 공급되는 데이터 전압과 공통 전극(COM)에 공급되는 공통 전압에 의해 액정의 굴절률이 변하고, 이에 따라, 액정의 광 투과율이 변하며, 광 투과율을 제어하는 것에 의해 광의 밝기가 제어될 수 있다. 이 경우, 상기 픽셀 전극(PXL)과 공통 전극(COM) 사이에는 데이터 전압을 유지시키기 위한 스토리지 캐패시턴스(Cst)가 형성된다.
상기 표시 패널(610)이 유기발광 표시패널인 경우, 표시 패널(610)에 포함되는 각 픽셀(P)에는, 도 7에 도시된 바와 같이, 광을 출력하는 유기발광다이오드(OLED) 및 유기발광다이오드(OLED)를 구동하기 위한 픽셀 구동부(PDC)가 구비될 수 있다.
상기 픽셀(P)에는, 픽셀 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PLA, PLB, SL, SPL)이 형성될 수 있다.
상기 픽셀 구동부(PDC)는 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 스위칭 트랜지스터(Tsw1), 스위칭 트랜지스터(Tsw1)를 통해 전송된 데이터 전압(Vdata)에 따라, 유기발광다이오드(OLED)로 출력되는 전류의 크기를 제어하는 구동 트랜지스터(Tdr), 및 구동 트랜지스터(Tdr)의 특성을 감지하기 위한 센싱 트랜지스터(Tsw2)를 포함할 수 있다.
상기 게이트 라인(GL)으로는 게이트 펄스 및 게이트 로우 신호가 공급되며, 게이트 펄스 및 게이트 로우 신호를 총칭하여 게이트 신호(VG)라 한다.
상기 센싱 트랜지스터(Tsw2)의 게이트와 연결된 스캔 펄스 라인(SPL)으로는 스캔 펄스 및 스캔 로우 신호가 공급되며, 스캔 펄스 및 스캔 로우 신호를 총칭하여 스캔 제어 신호(SS)라 한다.
상기 스위칭 트랜지스터(Tsw1), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)는 본 명세서의 실시 예에 따른 산화물 박막트랜지스터가 될 수 있다.
상기 픽셀 구동부(PDC)에는 트랜지스터들(Tsw1, Tdr, Tsw2) 이외에도 또 다른 트랜지스터들이 더 구비될 수 있으며, 픽셀 구동부(PDC)에 더 구비되는 트랜지스터들도 본 명세서의 실시 예에 따른 산화물 박막트랜지스터가 될 수 있다.
본 명세서에 따른 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시 예에 따른 박막 트랜지스터는 기판 상에 형성되는 반도체, 반도체 상에 형성되는 게이트 절연막, 게이트 절연막 상에 형성되는 게이트 전극, 기판 상에 형성되는 제1 절연막, 제1 절연막 상에 형성되되, 반도체의 일측에 형성되는 제1 도체부, 및 제1 절연막 상에 형성되되, 반도체의 타측에 형성되는 제2 도체부를 포함하고, 제1 절연막의 제1 부분은 반도체와 제1 도체부 사이에 형성되고, 제1 절연막의 제2 부분은 반도체와 제2 도체부 사이에 형성된다.
본 명세서의 몇몇 실시 예에 따르면, 제1 절연막의 제1 부분은 반도체의 일측과 제1 도체부에 직접 컨택하고, 제1 절연막의 제2 부분은 반도체의 타측과 제2 도체부에 직접 컨택한다.
본 명세서의 몇몇 실시 예에 따르면, 반도체는, 제1 반도체층, 및 제1 반도체층 상에 형성되는 제2 반도체층을 포함하고, 제1 절연막의 제1 부분은 제1 및 제2 반도체층 각각과 제1 도체부 사이에 형성되고, 제1 절연막의 제2 부분은 제1 및 제2 반도체층 각각과 제2 도체부 사이에 형성된다.
본 명세서의 몇몇 실시 예에 따르면, 제1 절연막의 제1 부분은 제1 및 제2 반도체층 각각의 일측과 제1 도체부에 직접 컨택하고, 제1 절연막의 제2 부분은 제1 및 제2 반도체층 각각의 타측과 제2 도체부에 직접 컨택한다.
본 명세서의 몇몇 실시 예에 따르면, 제1 반도체층은 제2 반도체층의 캐리어 농도보다 낮은 캐리어 농도를 갖는 물질로 제2 반도체층의 두께보다 더 두껍게 형성된다.
본 명세서의 몇몇 실시 예에 따르면, 반도체는, 제1 반도체층, 제1 반도체층 상에 형성되는 제2 반도체층 및 제2 반도체층 상에 형성되는 제3 반도체층을 포함하고, 제1 절연막의 제1 부분은 제1 내지 제3 반도체층 각각과 제1 도체부 사이에 형성되고, 제1 절연막의 제2 부분은 제1 내지 제3 반도체층 각각과 제2 도체부 사이에 형성된다.
본 명세서의 몇몇 실시 예에 따르면, 제1 절연막의 제1 부분은 제1 내지 제3 반도체층 각각의 일측과 제1 도체부에 직접 컨택하고, 제1 절연막의 제2 부분은 제1 내지 제3 반도체층 각각의 타측과 제2 도체부에 직접 컨택한다.
본 명세서의 몇몇 실시 예에 따르면, 제1 반도체층은 제2 반도체층보다 두껍게 형성되고, 제2 반도체층은 제3 반도체층보다 두껍게 형성된다.
본 명세서의 몇몇 실시 예에 따르면, 제1 절연막은 제1 도체부의 상면과 게이트 절연막의 하면 사이 및 제2 도체부의 상면과 게이트 절연막의 하면 사이에 더 형성된다.
본 명세서의 몇몇 실시 예에 따르면, 제1 절연막은 게이트 절연막의 측면 및 노출된 상면, 게이트 전극의 측면 및 상면을 덮도록 더 형성된다.
본 명세서의 몇몇 실시 예에 따르면, 제1 절연막, 제1 도체부 및 제2 도체부를 덮도록 기판 상에 형성되는 제2 절연막, 제2 절연막에 형성된 제1 컨택홀을 통해 제1 도체부와 접속되도록 제2 절연막 상에 형성되는 제1 전극, 및 제2 절연막에 형성된 제2 컨택홀을 통해 제2 도체부와 접속되도록 제2 절연막 상에 형성되는 제2 전극을 더 포함한다.
본 명세서의 실시 예에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 순차적으로 적층된 반도체, 게이트 절연막 및 게이트 전극을 형성하는 단계, 기판 상에 적어도 반도체의 측면을 덮도록 제1 절연막을 형성하는 단계, 및 제1 절연막 상에 반도체를 중심으로 양쪽에 마주하도록 제1 및 제2 도체부를 형성하는 단계를 포함하고, 제1 및 제2 도체부를 형성하는 단계는, 반도체의 일 측면에 형성된 제1 절연막을 경계로 반도체의 일측에 제1 도체부를 형성하고, 반도체의 타 측면에 형성된 제1 절연막을 경계로 반도체의 타측에 제2 도체부를 형성하는 단계이다.
본 명세서의 몇몇 실시 예에 따르면, 제1 절연막을 형성하는 단계는, 반도체의 일 측면과 직접 컨택하고, 반도체의 타 측면과 직접 컨택하도록 제1 절연막을 형성하는 것을 포함한다.
본 명세서의 몇몇 실시 예에 따르면, 제1 및 제2 도체부를 형성하는 단계는, 제1 도체부를 반도체의 일 측면과 직접 컨택하도록 형성하고, 제2 도체부를 반도체층의 타 측면과 직접 컨택하도록 형성하는 것을 포함한다.
본 명세서의 몇몇 실시 예에 따르면, 제1 반도체 물질층을 도포하는 것은, 기판 상에 제1 반도체층 형성 물질층 및 제2 반도체층 형성 물질층을 순차적으로 도포하는 것을 포함하고, 제1 반도체층 형성 물질층은 제2 반도체층 형성 물질층의 캐리어 농도보다 낮은 캐리어 농도를 갖는 물질로 제2 반도체층 형성 물질층의 두께보다 두껍게 도포된다.
본 명세서의 몇몇 실시 예에 따르면, 제1 반도체 물질층을 도포하는 것은, 기판 상에 제1 반도체층 형성 물질층, 제2 반도체층 형성 물질층 및 제3 반도체층 형성 물질층을 순차적으로 도포하는 것을 포함하고, 제1 반도체층 형성 물질층은 제2 반도체층 형성 물질층보다 두껍게 도포되고, 제2 반도체층 형성 물질층은 제3 반도체층 형성 물질층보다 두껍게 도포된다.
본 명세서의 몇몇 실시 예에 따르면, 제1 절연막을 형성하는 단계는, 게이트 절연막의 노출된 하부면을 덮도록 제1 절연막을 형성하는 것을 포함한다.
본 명세서의 몇몇 실시 예에 따르면, 제1 절연막을 형성하는 단계는, 게이트 절연막의 측면, 게이트 절연막의 노출된 상면 및 게이트 전극의 측면 및 상면을 덮도록 제1 절연막을 형성한다.
본 명세서의 몇몇 실시 예에 따르면, 박막 트랜지스터의 제조방법은, 제1 절연막, 제1 도체부 및 제2 도체부를 덮도록 기판 상에 제2 절연막을 형성하는 단계, 제2 절연막에 제1 도체부와 연결되는 제1 컨택홀과, 제2 도체부와 연결되는 제2 컨택홀을 형성하는 단계, 및 제2 절연막 상에 제1 컨택홀을 통해 제1 도체부와 접속되는 제1 전극과, 제2 컨택홀을 통해 제2 도체부와 접속되는 제2 전극을 형성하는 단계를 더 포함한다.
본 명세서의 실시 예에 따른 표시장치는, 게이트 라인과 데이터 라인에 연결된 복수의 화소 각각을 구동하는 적어도 하나의 박막 트랜지스터를 구비하는 표시 패널을 포함하고, 적어도 하나의 박막 트랜지스터는 본 명세서의 실시 예에 따른 박막 트랜지스터이다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100 : 박막 트랜지스터 110 : 기판
120 : 버퍼층 130 : 반도체
140 : 게이트 절연막 150 : 게이트 전극
160 : 제1 절연막 171 : 제1 도체부
173 : 제2 도체부 180 : 제2 절연막
191 : 제1 전극 193 : 제2 전극
H1 : 제1 컨택홀 H2 : 제2 컨택홀

Claims (20)

  1. 기판 상에 형성되는 반도체;
    상기 반도체 상에 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 형성되는 게이트 전극;
    상기 기판 상에 형성되는 제1 절연막;
    상기 제1 절연막 상에 형성되되, 상기 반도체의 일측에 형성되는 제1 도체부; 및
    상기 제1 절연막 상에 형성되되, 상기 반도체의 타측에 형성되는 제2 도체부를 포함하고,
    상기 제1 절연막의 제1 부분은 상기 반도체와 상기 제1 도체부 사이에 형성되고, 상기 제1 절연막의 제2 부분은 상기 반도체와 상기 제2 도체부 사이에 형성되는, 박막 트랜지스터.
  2. 제 1 항에 있어서
    상기 제1 절연막의 상기 제1 부분은 상기 반도체의 일측과 상기 제1 도체부에 직접 컨택하고, 상기 제1 절연막의 상기 제2 부분은 상기 반도체의 타측과 상기 제2 도체부에 직접 컨택하는, 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 반도체는,
    제1 반도체층; 및
    상기 제1 반도체층 상에 형성되는 제2 반도체층을 포함하고,
    상기 제1 절연막의 상기 제1 부분은 상기 제1 및 제2 반도체층 각각과 상기 제1 도체부 사이에 형성되고, 상기 제1 절연막의 상기 제2 부분은 상기 제1 및 제2 반도체층 각각과 상기 제2 도체부 사이에 형성되는, 박막 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제1 절연막의 상기 제1 부분은 상기 제1 및 제2 반도체층 각각의 일측과 상기 제1 도체부에 직접 컨택하고, 상기 제1 절연막의 상기 제2 부분은 상기 제1 및 제2 반도체층 각각의 타측과 상기 제2 도체부에 직접 컨택하는, 박막 트랜지스터.
  5. 제 3 항에 있어서,
    상기 제1 반도체층은 상기 제2 반도체층의 캐리어 농도보다 낮은 캐리어 농도를 갖는 물질로 상기 제2 반도체층의 두께보다 더 두껍게 형성되는, 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 반도체는,
    제1 반도체층;
    상기 제1 반도체층 상에 형성되는 제2 반도체층; 및
    상기 제2 반도체층 상에 형성되는 제3 반도체층을 포함하고,
    상기 제1 절연막의 상기 제1 부분은 상기 제1 내지 제3 반도체층 각각과 상기 제1 도체부 사이에 형성되고, 상기 제1 절연막의 상기 제2 부분은 상기 제1 내지 제3 반도체층 각각과 상기 제2 도체부 사이에 형성되는, 박막 트랜지스터.
  7. 제 6 항에 있어서,
    상기 제1 절연막의 상기 제1 부분은 상기 제1 내지 제3 반도체층 각각의 일측과 상기 제1 도체부에 직접 컨택하고, 상기 제1 절연막의 상기 제2 부분은 상기 제1 내지 제3 반도체층 각각의 타측과 상기 제2 도체부에 직접 컨택하는, 박막 트랜지스터.
  8. 제 6 항에 있어서,
    상기 제1 반도체층은 상기 제2 반도체층보다 두껍게 형성되고, 상기 제2 반도체층은 상기 제3 반도체층보다 두껍게 형성되는, 박막 트랜지스터.
  9. 제 1 항에 있어서,
    상기 제1 절연막은 상기 제1 도체부의 상면과 상기 게이트 절연막의 하면 사이 및 상기 제2 도체부의 상면과 상기 게이트 절연막의 하면 사이에 더 형성되는, 박막 트랜지스터.
  10. 제 1 항에 있어서,
    상기 제1 절연막은 상기 게이트 절연막의 측면 및 노출된 상면, 상기 게이트 전극의 측면 및 상면을 덮도록 더 형성되는, 박막 트랜지스터.
  11. 제 1 항에 있어서,
    상기 제1 절연막, 상기 제1 도체부 및 상기 제2 도체부를 덮도록 상기 기판 상에 형성되는 제2 절연막;
    상기 제2 절연막에 형성된 제1 컨택홀을 통해 상기 제1 도체부와 접속되도록 상기 제2 절연막 상에 형성되는 제1 전극; 및
    상기 제2 절연막에 형성된 제2 컨택홀을 통해 상기 제2 도체부와 접속되도록 상기 제2 절연막 상에 형성되는 제2 전극을 더 포함하는, 박막 트랜지스터.
  12. 기판 상에 순차적으로 적층된 반도체, 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 기판 상에 적어도 상기 반도체의 측면을 덮도록 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막 상에 상기 반도체를 중심으로 양쪽에 마주하도록 제1 및 제2 도체부를 형성하는 단계를 포함하고,
    상기 제1 및 제2 도체부를 형성하는 단계는, 상기 반도체의 일 측면에 형성된 제1 절연막을 경계로 상기 반도체의 일측에 상기 제1 도체부를 형성하고, 상기 반도체의 타 측면에 형성된 제1 절연막을 경계로 상기 반도체의 타측에 상기 제2 도체부를 형성하는 단계인, 박막 트랜지스터의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 절연막을 형성하는 단계는, 상기 반도체의 일 측면과 직접 컨택하고, 상기 반도체의 타 측면과 직접 컨택하도록 상기 제1 절연막을 형성하는 것을 포함하는, 박막 트랜지스터의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제1 및 제2 도체부를 형성하는 단계는, 상기 제1 도체부를 상기 반도체의 일 측면과 직접 컨택하도록 형성하고, 상기 제2 도체부를 상기 반도체층의 타 측면과 직접 컨택하도록 형성하는 것을 포함하는, 박막 트랜지스터의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제1 반도체 물질층을 도포하는 것은, 상기 기판 상에 제1 반도체층 형성 물질층 및 제2 반도체층 형성 물질층을 순차적으로 도포하는 것을 포함하고,
    상기 제1 반도체층 형성 물질층은 상기 제2 반도체층 형성 물질층의 캐리어 농도보다 낮은 캐리어 농도를 갖는 물질로 상기 제2 반도체층 형성 물질층의 두께보다 두껍게 도포되는, 박막 트랜지스터의 제조방법.
  16. 제 12 항에 있어서,
    상기 제1 반도체 물질층을 도포하는 것은, 상기 기판 상에 제1 반도체층 형성 물질층, 제2 반도체층 형성 물질층 및 제3 반도체층 형성 물질층을 순차적으로 도포하는 것을 포함하고,
    상기 제1 반도체층 형성 물질층은 상기 제2 반도체층 형성 물질층보다 두껍게 도포되고, 상기 제2 반도체층 형성 물질층은 상기 제3 반도체층 형성 물질층보다 두껍게 도포되는, 박막 트랜지스터의 제조방법.
  17. 제 12 항에 있어서,
    상기 제1 절연막을 형성하는 단계는, 상기 게이트 절연막의 노출된 하부면을 덮도록 상기 제1 절연막을 형성하는 것을 포함하는, 박막 트랜지스터의 제조방법.
  18. 제 12 항에 있어서,
    상기 제1 절연막을 형성하는 단계는, 상기 게이트 절연막의 측면, 상기 게이트 절연막의 노출된 상면 및 상기 게이트 전극의 측면 및 상면을 덮도록 상기 제1 절연막을 형성하는 것을 포함하는, 박막 트랜지스터의 제조방법.
  19. 제 12 항에 있어서,
    상기 제1 절연막, 상기 제1 도체부 및 상기 제2 도체부를 덮도록 상기 기판 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막에 상기 제1 도체부와 연결되는 제1 컨택홀과, 상기 제2 도체부와 연결되는 제2 컨택홀을 형성하는 단계; 및
    상기 제2 절연막 상에 상기 제1 컨택홀을 통해 상기 제1 도체부와 접속되는 제1 전극과, 상기 제2 컨택홀을 통해 상기 제2 도체부와 접속되는 제2 전극을 형성하는 단계를 더 포함하는, 박막 트랜지스터의 제조방법.
  20. 게이트 라인과 데이터 라인에 연결된 복수의 화소 각각을 구동하는 적어도 하나의 박막 트랜지스터를 구비하는 표시 패널을 포함하고,
    상기 적어도 하나의 박막 트랜지스터는 청구항 1 내지 11 중 어느 한 항의 박막 트랜지스터인, 표시 장치.
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