KR20090078568A - 표시 기판 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

표시 기판 및 이를 포함하는 표시 장치가 제공된다. 표시 기판은, 게이트 배선과, 게이트 배선 상에 형성되고, 제1 에너지 밴드갭을 갖는 제1 반도체 패턴과, 제1 반도체 패턴 상에 형성되고, 제1 에너지 밴드갭보다 큰 제2 에너지 밴드갭을 갖는 제2 반도체 패턴과, 제1 반도체 패턴 상에 게이트 배선과 교차하도록 형성된 데이터 배선 및 데이터 배선과 전기적으로 연결된 화소 전극을 포함한다.
표시 장치, 표시 기판, 비정실 실리콘, 산화물

Description

표시 기판 및 이를 포함하는 표시 장치{Display substrate and display device comprising the same}
본 발명은 표시 기판 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치의 대형화 및 고품질화에 대한 요구가 지속되고 있다. 특히 표시 장치의 일 예인 액정 표시 장치의 경우, 액정을 구동하는 박막 트랜지스터의 동작 특성을 향상시킬 것이 요구되고 있다. 종래의 박막 트랜지스터의 경우, 수소화 비정질 실리콘(hydrogenated amorphous silicon, a-Si:H)를 채널이 형성되는 반도체 패턴으로 사용하였다.
수소화 비정질 실리콘을 포함하는 박막 트랜지스터는 전자 이동도가 상대적으로 낮고, 열화로 인해 동작 신뢰성에 문제가 있다. 이는 표시 장치의 고품질화에 저해 요소가 된다.
이에 본 발명이 이루고자 하는 기술적 과제는 동작 특성이 우수한 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 표시 기판은, 게이트 배선과, 상기 게이트 배선 상에 형성되고, 제1 에너지 밴드갭을 갖는 제1 반도체 패턴과, 상기 제1 반도체 패턴 상에 형성되고, 상기 제1 에너지 밴드갭보다 큰 제2 에너지 밴드갭을 갖는 제2 반도체 패턴과, 상기 제1 반도체 패턴 상에 상기 게이트 배선과 교차하도록 형성된 데이터 배선 및 상기 데이터 배선과 전기적으로 연결된 화소 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 표시 기판 은, 게이트 전극과, 상기 게이트 전극 상에 형성되고, 비정질 실리콘을 포함하는 제1 반도체 패턴과, 상기 제1 반도체 패턴 상에 형성되고, 산화물을 포함하는 제2 반도체 패턴과, 상기 제2 반도체 패턴 상에 상기 형성된 소스 전극 및 상기 제2 반도체 패턴 상에 상기 소스 전극과 분리되어 형성된 드레인 전극을 구비하는 박막 트랜지스터를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 표시 장치는, 제1 표시 기판으로서, 게이트 배선과, 상기 게이트 배선 상에 형성되고, 제1 에너지 밴드갭을 갖는 제1 반도체 패턴과, 상기 제1 반도체 패턴 상에 형성되고, 상기 제1 에너지 밴드갭보다 큰 제2 에너지 밴드갭을 갖는 제2 반도체 패턴과, 상기 제1 반도체 패턴 상에 상기 게이트 배선과 교차하도록 형성된 데이터 배선 및 상기 데이터 배선과 전기적으로 연결된 화소 전극을 포함하는 제1 표시 기판과, 상기 제1 표시 기판에 대향하는 제2 표시 기판 및 상기 제1 표시 기판 및 상기 제2 표시 기판 사이에 개재된 액정층을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)", "접속된(connected to)" 또는 "커플링된(coupled to)"이라고 지칭되는 것은 다른 소자 바로 위에, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)", "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 배선, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 배선, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소, 제1 영역, 제1 배선, 제1 층 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소, 제2 영역, 제2 배선, 제2 층 또는 제2 섹션일 수도 있음은 물론이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하에서 본 발명에 따른 표시 장치가 액정 표시 장치인 경우를 예로 들어 설명하나, 본 발명이 이에 한정되는 것은 아니다.
도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명하기 위한 제1 표시 기판의 레이아웃도이고, 도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단한 표시 장치의 단면도이고, 도 3a는 도 2의 박막 트랜지스터의 동작을 설명하기 위한 에너지 대역도이고, 도 3b는 도 2의 A 부분을 확대한 확대도이고, 도 4 내지 도 6은 도 2의 박막 트랜지스터의 특성을 나타내는 그래프이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)는 제1 표시 기판(100), 제2 표시 기판 및 이들 사이에 개재된 액정층을 포함한다. 도 1에는, 편의상 제1 표시 기판(100)의 레이아웃만이 도시되어 있다.
먼저 제1 표시 기판(100)에 대해 설명한다. 절연 기판(10) 위에 가로 방향으로 게이트선(22)이 형성되어 있고, 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터(TR1)의 게이트 전극(26)이 형성되어 있다. 이러한 게이트선(22) 및 게이트 전극(26)을 게이트 배선이라고 한다.
또한 절연 기판(10) 위에는 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 가로 방향으로 뻗어 있는 스토리지(storage) 전극선(28)이 형성되어 있고, 스토리지 전극선(28)에 연결되어 넓은 너비를 가지는 스토리지 전극(27)이 형성되어 있다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룬다. 이러한 스토리지 전극(27) 및 스토리지 전극선(28)을 스토리지 배선이라고 한다.
이와 같은 스토리지 배선(27, 28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.
게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배 선(22, 26) 및 스토리지 배선(27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 배선(22, 26) 및 스토리지 배선(27, 28)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 게이트 전극(26)과 오버랩되는 제1 반도체 패턴(42)이 형성되고, 제1 반도체 패턴(42)의 위에는 게이트 전극(26)과 오버랩되는 제2 반도체 패턴(44)이 형성된다.
제2 반도체 패턴(44)의 에너지 밴드갭은 제1 반도체 패턴(42)의 에너지 밴드갭보다 클 수 있다. 즉, 제1 반도체 패턴(42)은 게이트 절연막(30) 및 제2 반도체 패턴(44) 사이에서 양자 우물(quantum well)을 형성할 수 있다. 이러한 경우, 제1 반도체 패턴(42) 내의 전자 이동도가 향상될 수 있다. 이에 대한 상세한 설명은 도 3a 및 도 3b를 참조하여 후술한다.
이러한 제1 반도체 패턴(42)은 비정실 실리콘(amorphous silicon)을 포함할 수 있다. 좀더 구체적으로 제1 반도체 패턴(42)은 수소화 비정질 실리콘(hydrogenated amorphous silicon)을 포함할 수 있다. 제2 반도체 패턴(44)은 Zn, In, Ga, Sn 및 이들의 조합으로 이루어진 그룹에서 선택된 물질의 산화물을 포함할 수 있다. 예를 들어 제2 반도체 패턴(44)으로 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaInZnO, In2O3Co, TiO2Co, MgOCo 등의 혼합 산화물이 사용될 수 있다. 제1 반도체 패턴(42)가 수소화 비정질 실리콘을 포함하고, 제2 반도체 패턴(44)가 산화물을 포함하는 경우, 박막 트랜지스터(TR1)가 열화되지 않고, 우수한 안정성 및 우수한 동작 신뢰성을 가질 수 있다. 또한 표시 장치(1)의 표시 품질이 향상될 수 있다. 이에 대한 상세한 설명은 도 4 내지 도 6을 참조하여 후술한다.
제1 반도체 패턴(42), 제2 반도체 패턴(44) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 가지(branch) 형태로 분지되어 제1 반도체 패턴(42) 및 제2 반도체 패턴(44)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 소스 전극(65)과 대향하도록 제1 반도체 패턴(42) 및 제2 반도체 패턴(44) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67)은 제2 반도체 패턴(44)과 직접 접촉하여 오믹 컨택(Ohmic contact)을 형성할 수 있다. 산화물 반도체 패턴(42, 44)과 오 믹 컨택을 이루기 위하여 데이터 배선(62, 65, 66, 67)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가지는 것이 바람직하다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다. 다만, 데이터 배선(62, 65, 66, 67)이 상술한 물질에 제한되지 않으며, 데이터 배선(62, 65, 66, 67)과 제2 반도체 패턴(44) 사이이 직접 접촉하지 않고, 이들 사이에 오믹 컨택을 위한 오믹 컨택층(미도시)을 더 포함할 수 있다.
소스 전극(65)은 게이트 전극(26)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 소스 전극(65)과 대향하도록 게이트 전극(26)과 적어도 일부분이 중첩된다. 게이트 전극(26), 제1 반도체 패턴(42), 제2 반도체 패턴(44), 소스 전극(65) 및 게이트 전극(26)은 박막 트랜지스터(TR1)를 구성한다.
드레인 전극 확장부(67)는 스토리지 전극(27)과 중첩되도록 형성되어, 스토리지 전극(27)과 게이트 절연막(30)을 사이에 두고 스토리지 커패시터를 형성한다. 스토리지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27)를 형성하지 않을 수 있다.
데이터 배선(62, 65, 66, 67) 및 제1 및 제2 반도체 패턴(44) 상부에는 보호막(70)이 형성되어 있다. 예를 들어 보호막(70)은 질화규소 또는 산화규소 등으로 이루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 또한 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 제2 반도체 패턴(44)을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 콘택홀(77)이 형성되어 있다.
보호막(70) 위에는 화소의 모양을 따라 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 콘택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있다. 여기서 화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
다음으로 제2 표시 기판(200)에 대해 설명한다. 절연 기판(210) 상에 빛샘 방지를 위한 블랙 매트릭스(220)가 형성된다. 블랙 매트릭스(220)는 화소 전극(82)와 대향하는 영역을 제외하고 형성되어 화소 영역을 정의할 수 있다. 이러한 블랙 매트릭스(220)는 불투명한 유기물질 또는 불투명한 금속으로 형성될 수 있다.
또한 절연 기판(210) 상에는 색 구현을 위한 컬러필터(230)가 형성된다. 컬러필터(230)는 색을 구현하기 위해 세부적으로 적색, 녹색 및 청색의 컬러필터로 형성된다. 컬러필터(230)는 각각 자신이 포함하고 있는 적색, 녹색 및 청색 안료를 통해 특정 파장의 광을 흡수 또는 투과시킴으로써 적색, 녹색 및 청색을 띄게 된다. 이때, 컬러필터(230)는 각각 투과한 적색, 녹색 및 청색 광의 가법혼색을 통해 다양한 색상을 구현한다.
블랙 매트릭스(220)와 컬러필터(230) 상에는 이들 사이의 단차를 완화시키기 위한 오버코트(240)가 형성된다. 오버코트(240)는 투명한 유기물질로 형성되며 컬러필터(120)와 블랙 매트릭스(110)를 보호하고, 후술되는 공통 전극(250)과의 절연을 위해 형성된다.
공통 전극(250)은 오버코트(130)의 상부에 형성된다. 여기서, 공통 전극(250)은 인듐 주석 산화물(Indium Tin Oxide: 이하 ITO) 또는 인듐 아연 산화물(Indium Zinc Oxide: 이하 IZO)등과 같은 투명한 도전성 물질로 형성될 수 있다.
액정층(300)은 제1 표시 기판(100)과 제2 표시 기판 사이에 개재된다. 화소 전극(82)과 공통 전극(250) 사이의 전압차에 의해 투과율이 조절된다.
도 3a 및 도 3b를 참조하여 도 1 및 도 2의 박막 트랜지스터(TR1)에 대해 좀더 상세히 설명한다.
도 3a에는 게이트 전극(26)에 양의 전압, 즉 게이트 온 전압이 인가된 때, 게이트 전극(26), 게이트 절연막(30), 제1 반도체 패턴(42) 및 제2 반도체 패턴(44)의 에너지 대역도가 도시되어 있다. 여기서 제1 에너지 밴드 갭(EBG1)은 제1 반도체 패턴(42)의 전도 대역(conduction band)(CB)과 가전자 대역(valence band)(VB)의 에너지 차이이고, 제2 에너지 밴드 갭(EBG2)은 제2 반도체 패턴(44)의 전도 대역(CB)과 가전자 대역(VB)의 에너지 차이이다. Ef는 페르미 에너지 준위를 나타내며, 이러한 에너지 준위에 대해서는 반도체 관련 기술 분야에서는 잘 알려져 있으므로, 자세한 설명은 생략한다. 상술한 바와 같이, 제1 반도체 패턴(42)은 제1 에너지 밴드 갭(EBG1)을 갖고, 제2 반도체 패턴(44)은 제1 에너지 밴드 갭(EBG1)보 다 큰 제2 에너지 밴드 갭(EBG2)을 갖는다. 따라서 게이트 절연막(30)과 제2 반도체 패턴(44) 사이, 즉 제1 반도체 패턴(42)에 양자 우물이 형성된다. 즉, 도 3a 및 도 3b에 도시된 바와 같이, 제1 반도체 패턴(42)과 제2 반도체 패턴(44)의 경계에서의 에너지 장벽으로 인해, 제1 반도체 패턴(42)의 전자들이 제1 반도체 패턴(42)에서 제2 반도체 패턴(44)으로 이동하는 것이 어렵고, 제1 반도체 패턴(42) 내부에서 큰 이동도를 가질 수 있다. 여기서 제1 반도체 패턴(42)의 두께는 0보다 크고 약 200Å이하일 수 있다. 제1 반도체 패턴(42)의 두께가 약 200Å이하인 경우, 양자 우물의 폭이 좁아지고 전자가 제2 반도체 패턴(44)으로 이동하기가 더욱 어려워지고, 따라서 제1 반도체 패턴(42) 내부에서의 전자 이동도가 더욱 향상될 수 있다. 다만, 본 발명에서 제1 반도체 패턴(42)의 두께가 약 200Å이하로 제한되는 것은 아니다.
상술한 바와 같이, 제1 반도체 패턴(42)은 수소화 비정실 실리콘을 포함할 수 있고, 제2 반도체 패턴(44)은 산화물을 포함할 수 있다. 본 발명의 실시예에 따른 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 이동도와 다른 형태의 박막 트랜지스터의 이동도를 아래의 표에 정리하였다.
[표 1]
번호 형 태 이동도(㎠/Vsec)
1 산화물 3
2 수소화 비정질 실리콘 0.5
3 수소화 비정질 실리콘과 산화물의 적층 구조 6
표 1을 참조하면, 1번의 박막 트랜지스터의 반도체 패턴은 산화물을 포함하지만 수소화 비정질 실리콘을 포함하지 않는 경우이고, 2번의 박막 트랜지스터의 반도체 패턴은 수소화 비정질 실리콘을 포함하지만 산화물을 포함하지 않는 경우이다. 3번의 박막 트랜지스터는 도 1 및 도 2의 박막 트랜지스터(TR1)의 일 예로서, 비정질 실리콘을 포함하는 제1 반도체 패턴과 산화물을 포함하는 제2 반도체 패턴을 포함한다. 각 박막 트랜지스터의 반도체 패턴의 채널 길이 대 채널 폭 비(W/L, W:Width, L:Length)가 25/4인 경우에, 1번의 박막 트랜지스터의 전자 이동도는 3㎠/Vsec이고, 2번의 박막 트랜지스터의 전자 이동도는 0.5㎠/Vsec이고, 3번의 박막 트랜지스터의 전자 이동도는 6㎠/Vsec이다. 즉, 본 발명의 실시예와 같이, 박막 트랜지스터가 제1 반도체 패턴(42)과 제2 반도체 패턴(44)을 포함하고, 제1 반도체 패턴(42)에서 양자 우물이 형성되는 경우 전자 이동도가 매우 향상된다.
이러한 박막 트랜지스터(TR1)의 다른 특성들을 도 4 내지 도 6을 참조하여 좀더 상세히 설명한다. 이하에서 박막 트랜지스터(TR1)의 특성을 테스트한 데이터를 이용하여 설명한다. 제1 반도체 패턴(42)은 수소화 비정질 실리콘이고, 제2 반도체 패턴(44)은 산화물이고, 제1 반도체 패턴(42)의 두께는 약 100Å이고, 제2 반도체 패턴(44)의 두께는 약 700Å인 박막 트랜지스터(TR1)를 테스트하였다.
먼저 도 4는, 테스트 시간을 변화시키면서 각 테스트 시간동안 게이트 전극에 게이트 전압(Vg) 20V를, 소스 전극에 10V를 인가한 뒤, 게이트 전압에 대한 드레인-소스 전류(Ids)를 측정한 데이터이다.
도 4에 도시된 바와 같이, 제1 반도체 패턴(42)이 수소화 비정질 실리콘이고, 제2 반도체 패턴(44)이 산화물인 박막 트랜지스터의 경우, 테스트 시간이 길어져도 I-V 곡선이 거의 쉬프트되지 않는다.
도 5는 표 1의 1번 내지 3번의 각 박막 트랜지스터의 게이트 전극에 게이트 전압(Vg) 20V를, 소스 전극에 10V를 인가한 뒤, 각 테스트 시간에 따른 문턱 전압을 측정한 데이터이다. 제1 곡선(G1)은 표 1의 2번 박막 트랜지스터의 문턱 전압을 나타내고, 제2 곡선(G2)는 표 1의 1번 박막 트랜지스터의 문턱 전압을 나타내고, 제3 곡선(G3)는 표 1의 3번 박막 트랜지스터의 문턱 전압을 나타낸다.
도 5에 도시된 바와 같이, 제1 반도체 패턴(42)이 수소화 비정질 실리콘이고, 제2 반도체 패턴(44)이 산화물인 박막 트랜지스터의 경우, 테스트 시간이 길어져도 문턱 전압이 거의 일정하게 유지된다.
도 4 및 도 5를 참조하여 정리해서 말하면, 제1 반도체 패턴(42)이 수소화 비정질 실리콘이고, 제2 반도체 패턴(44)이 산화물인 박막 트랜지스터(TR1)는 안정성 및 동작 신뢰성이 우수하다.
도 6은 게이트 전압(Vg)이 변화할 때, 따른 드레인-소스 전압(Vds)에 대한 드레인-소스 전류(Ids)에 대한 데이터이다. 도 6을 참조하면, 드레인-소스 전압(Vds)이 작은 경우, 예컨데 드레인-소스 전압(Vds)이 0V~5V인 경우에도 게이트 전압(Vg)에 따라 드레인-소스 전류(Ids)가 개별적인 값을 갖는다. 즉, 전류 밀집(current croding) 현상이 거의 발생하지 않는다. 따라서 드레인-소스 전압(Vds)이 낮은 경우에도, 각 드레인-소스 전압(Vds)에 해당하는 드레인-소스 전류(Ids)가 발생되어 화소 전극(82)에 제공된다. 낮은 드레인-소스 전압(Vds)에 따라 드레인-소스 전류(Ids)가 제어되면, 화소 전극(82)의 전압이 세밀하게 제어되므로, 표시 품질이 향상된다.
도 7을 참조하여 본 발명의 다른 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명한다. 도 7은 본 발명의 다른 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명하기 위한 제1 표시 기판의 단면도이다. 도 2와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소의 상세한 설명은 생략한다.
도 7을 참조하면, 이전 실시예와 달리, 제1 표시 기판(101)은 제3 반도체 패턴(46)을 더 포함한다. 제3 반도체 패턴(46)은 게이트 절연막(30)과 제1 반도체 패턴(42) 사이에 형성될 수 있다. 제3 반도체 패턴(46)은 제1 반도체 패턴(42)의 제1 에너지 밴드 갭(EBG1)보다 더 큰 제3 에너지 밴드 갭을 갖을 수 있다. 이러한 경우, 제2 반도체 패턴(44)과 제3 반도체 패턴(46) 사이, 즉 제1 반도체 패턴(42)에 양자 우물이 형성되고, 따라서 전자 이동도가 향상될 수 있다.
제3 반도체 패턴(46)은 산화물을 포함할 수 있다. 예를 들어 예를 들어 제3 반도체 패턴(46)으로 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaInZnO, In2O3Co, TiO2Co, MgOCo 등의 혼합 산화물이 사용될 수 있다. 다만, 제1 표시 기판(101)이 제3 반도체 패턴(46)을 더 포함하는 경우, 게이트 절연막(30)은 생략될 수 있다. 즉, 제3 반도체 패턴(46)이 게이트 절연막(30) 역할을 하여, 제3 반도체 패턴(46)은 게이트 전극(26)의 직접 위에 형성될 수 있다.
한편, 본 실시예에 따른 제1 표시 기판(101)의 박막 트랜지스터(TR2) 역시 제1 반도체 패턴(42) 및 제2 반도체 패턴(44)를 포함하므로, 이전 실시예에서 도 4 내지도 6을 참조하여 설명하였듯이, 안정성, 동작 신뢰성 및 표시 품질이 향상될 수 있다.
도 8을 참조하여 본 발명의 또 다른 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명한다. 도 8은 본 발명의 다른 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명하기 위한 제1 표시 기판의 단면도이다. 도 2와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소의 상세한 설명은 생략한다.
도 8을 참조하면, 이전 실시예와 달리, 본 실시예에 따른 제1 표시 기판(102)의 제2 반도체 패턴(45)은 제1 반도체 패턴(42)의 일부와 오버랩된다. 예를 들어, 제2 반도체 패턴(45)은 소스 전극(65)과 드레인 전극(66) 사이에 형성될 수 있다. 또한, 제2 반도체 패턴(45)은 소스 전극(65) 및 드레인 전극(66)과 오버랩되지 않을 수 있다.
이러한 경우, 제1 반도체 패턴(42)중 제2 반도체 패턴(45)과 오버랩되는 오버랩 영역(OL)에서 도 3a에 도시된 바와 같은 에너지 대역이 형성된다. 즉, 오버랩 영역(OL)에서 양자 우물이 형성될 수 있다. 오버랩 영역(OL)에서 양자 우물이 형성되므로, 오버랩 영역(OL)에서 전자 이동도가 향상될 수 있다. 또한 박막 트랜지스터(TR3) 역시 제1 반도체 패턴(42) 및 제2 반도체 패턴(45)를 포함하므로, 이전 실시예에서 도 4 내지도 6을 참조하여 설명하였듯이, 안정성, 동작 신뢰성 및 표시 품질이 향상될 수 있다.
도 9을 참조하여 본 발명의 또 다른 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명한다. 도 9는 본 발명의 다른 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명하기 위한 제1 표시 기판의 단면도이다. 도 2와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소의 상세한 설명은 생략한다.
도 9을 참조하면, 이전 실시예와 달리, 제1 표시 기판(103)은 제1 반도체 패턴(42) 및 제2 반도체 패턴(45) 상에 오믹 컨택층(48)을 더 포함할 수 있다. 즉, 제2 반도체 패턴(45)이 오버랩 영역(OL)에서 제1 반도체 패턴(42)과 오버랩되고, 소스 전극(65) 및 드레인 전극(66)과 제1 반도체 패턴(42) 사이에 오믹 컨택층(48)이 형성된다. 이러한 경우, 오버랩 영역(OL)에서 전자 이동도가 향상된다. 또한, 소스 전극(65) 및 드레인 전극(66)과 오믹 컨택층과(48)의 오믹 컨택을 통해 오믹 특성이 향상되어 전자 이동도가 향상된다. 또한 박막 트랜지스터(TR4)는 제1 반도체 패턴(42) 및 제2 반도체 패턴(45)를 포함하므로, 이전 실시예에서 도 4 내지도 6을 참조하여 설명하였듯이, 안정성, 동작 신뢰성 및 표시 품질이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명하기 위한 제1 표시 기판의 레이아웃도이다.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단한 표시 장치의 단면도이다.
도 3a는 도 2의 박막 트랜지스터의 동작을 설명하기 위한 에너지 대역도이다.
도 3b는 도 2의 A 부분을 확대한 확대도이다.
도 4 내지 도 6은 도 2의 박막 트랜지스터의 특성을 나타내는 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명하기 위한 제1 표시 기판의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명하기 위한 제1 표시 기판의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 기판 및 이를 포함하는 표시 장치를 설명하기 위한 제1 표시 기판의 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
1: 표시 장치 10: 절연 기판
22: 게이트선 26: 게이트 전극
27: 스토리지 전극 28: 스토리지 전극선
30: 게이트 절연막 42: 제1 반도체 패턴
44: 제2 반도체 패턴 46: 제3 반도체 패턴
48: 오믹 컨택층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 70: 보호막
77: 콘택홀 82: 화소 전극
100: 제1 표시 기판 200: 제2 표시 기판
210: 절연 기판 220: 블랙 매트릭스
230: 컬러필터 240: 오버코트
250: 공통 전극 300: 액정층

Claims (22)

  1. 게이트 배선;
    상기 게이트 배선 상에 형성되고, 제1 에너지 밴드갭을 갖는 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 형성되고, 상기 제1 에너지 밴드갭보다 큰 제2 에너지 밴드갭을 갖는 제2 반도체 패턴;
    상기 제1 반도체 패턴 상에 상기 게이트 배선과 교차하도록 형성된 데이터 배선; 및
    상기 데이터 배선과 전기적으로 연결된 화소 전극을 포함하는 표시 기판.
  2. 제 1항에 있어서,
    상기 제2 반도체 패턴은 상기 데이터 배선 하부에 구비되어 상기 데이터 배선과 오믹 컨택을 이루는 표시 기판.
  3. 제 1항에 있어서,
    상기 제2 반도체 패턴은 산화물을 포함하는 표시 기판.
  4. 제 3항에 있어서,
    상기 제2 반도체 패턴은 Ga, In, Zn, Sn, Co, Ti 및 Mg 중에서 적어도 하나 의 원소와 O를 포함하는 표시 기판.
  5. 제 1항에 있어서,
    상기 제1 반도체 패턴은 비정질 실리콘을 포함하는 표시 기판.
  6. 제 1항에 있어서,
    상기 게이트 배선과 상기 제1 반도체 패턴 사이에 형성되고, 상기 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 갖는 제3 반도체 패턴을 더 포함하고,
    상기 제1 반도체 패턴에서 양자 우물(quantum well)이 형성되는 표시 기판.
  7. 제 1항에 있어서,
    상기 게이트 배선과 상기 제1 반도체 패턴 사이에 형성된 게이트 절연막을 더 포함하고,
    상기 제1 반도체 패턴에서 양자 우물(quantum well)이 형성되는 표시 기판.
  8. 제 1항에 있어서,
    상기 제1 반도체 패턴 상에 형성어 상기 데이터 배선과 오믹 컨택을 이루는 오믹 컨택층을 더 포함하는 표시 기판.
  9. 제 1항에 있어서,
    상기 제1 반도체 패턴의 두께는 약 200Å이하인 표시 기판.
  10. 게이트 전극;
    상기 게이트 전극 상에 형성되고, 비정질 실리콘을 포함하는 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 형성되고, 산화물을 포함하는 제2 반도체 패턴;
    상기 제2 반도체 패턴 상에 상기 형성된 소스 전극; 및
    상기 제2 반도체 패턴 상에 상기 소스 전극과 분리되어 형성된 드레인 전극을 구비하는 박막 트랜지스터를 포함하는 표시 기판.
  11. 제 10항에 있어서,
    상기 제2 반도체 패턴은 상기 소스 전극 및 상기 드레인 전극과 각각 오믹 컨택하는 표시 기판.
  12. 제 10항에 있어서,
    상기 제1 반도체 패턴은 제1 에너지 밴드갭을 갖고, 상기 제2 반도체 패턴은 상기 제1 에너지 밴드갭보다 큰 제2 에너지 밴드갭을 갖는 표시 기판.
  13. 제 10항에 있어서,
    상기 게이트 배선과 상기 제1 반도체 패턴 사이에 형성된 게이트 절연막을 더 포함하고,
    상기 제1 반도체 패턴에서 양자 우물(quantum well)이 형성되는 표시 기판.
  14. 제1 표시 기판으로서, 게이트 배선과, 상기 게이트 배선 상에 형성되고, 제1 에너지 밴드갭을 갖는 제1 반도체 패턴과, 상기 제1 반도체 패턴 상에 형성되고, 상기 제1 에너지 밴드갭보다 큰 제2 에너지 밴드갭을 갖는 제2 반도체 패턴과, 상기 제1 반도체 패턴 상에 상기 게이트 배선과 교차하도록 형성된 데이터 배선 및 상기 데이터 배선과 전기적으로 연결된 화소 전극을 포함하는 제1 표시 기판;
    상기 제1 표시 기판에 대향하는 제2 표시 기판; 및
    상기 제1 표시 기판 및 상기 제2 표시 기판 사이에 개재된 액정층을 포함하는 표시 장치.
  15. 제 14항에 있어서,
    상기 제2 반도체 패턴은 상기 데이터 배선 하부에 구비되어 상기 데이터 배선과 오믹 컨택을 이루는 표시 장치.
  16. 제 14항에 있어서,
    상기 제2 반도체 패턴은 산화물을 포함하는 표시 장치.
  17. 제 16항에 있어서,
    상기 제2 반도체 패턴은 Ga, In, Zn, Sn, Co, Ti 및 Mg 중에서 적어도 하나의 원소와 O를 포함하는 표시 장치.
  18. 제 14항에 있어서,
    상기 제1 반도체 패턴은 비정질 실리콘을 포함하는 표시 장치.
  19. 제 14항에 있어서,
    상기 게이트 배선과 상기 제1 반도체 패턴 사이에 형성되고, 상기 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 갖는 제3 반도체 패턴을 더 포함하고,
    상기 제1 반도체 패턴에서 양자 우물(quantum well)이 형성되는 표시 장치.
  20. 제 14항에 있어서,
    상기 게이트 배선과 상기 제1 반도체 패턴 사이에 형성된 게이트 절연막을 더 포함하고,
    상기 제1 반도체 패턴에서 양자 우물(quantum well)이 형성되는 표시 장치.
  21. 제 14항에 있어서,
    상기 제1 반도체 패턴 상에 형성어 상기 데이터 배선과 오믹 컨택을 이루는 오믹 컨택층을 더 포함하는 표시 장치.
  22. 제 14항에 있어서,
    상기 제1 반도체 패턴의 두께는 약 200Å이하인 표시 장치.
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