KR20100092882A - 트랜지스터를 구비한 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

산화물 반도체층을 갖는 트랜지스터를 구비하는 반도체 장치에 있어서, 전기적 특성의 열화를 억제하는 것을 하나의 과제로 한다.
산화물 반도체를 채널층으로서 사용하는 트랜지스터에 있어서, 산화물 반도체층의 표면에 접하여 p형 실리콘층을 형성한 구성으로 한다. 또한, p형 실리콘층을 산화물 반도체층에 있어서 적어도 채널이 형성되는 영역에 접하여 형성함과 동시에 산화물 반도체층에 있어서 p형 실리콘층이 형성되지 않는 영역에 소스 전극층 및 드레인 전극층을 접하여 형성한 구성으로 할 수 있다.

Description

트랜지스터를 구비한 반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE INCLUDING A TRANSISTOR, AND MANUFACTURING METHOD OF THE SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체층을 사용한 트랜지스터, 상기 트랜지스터를 구비한 반도체 장치 및 그 제작 방법에 관한 것이다.
금속 산화물은 다양하게 존재하고, 다양한 용도에 이용되고 있다. 산화인듐은 잘 알려진 재료이고, 액정 디스플레이 등에서 필요하게 되는 투명 전극 재료로서 사용되고 있다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 일반적으로는 금속 산화물은 절연체가 된다. 그러나 금속 산화물을 구성하는 원소의 조합에 따라서는 반도체가 되는 것이 알려져 있다.
예를 들어, 반도체 특성을 나타내는 금속 산화물로서는 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 상기와 같은 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터는 이미 알려져 있다(특허문헌 1 내지 특허문헌 4, 비특허문헌 1 참조).
그런데 금속 산화물은 일원계(一元系) 산화물뿐만 아니라, 다원계 산화물도 알려져 있다. 예를 들어, 동족 계열(Homologous Series)을 갖는 InGaO3(ZnO)m(m은 자연수)는 In, Ga, Zn을 갖는 다원계 산화물 반도체로서 알려져 있다(비특허문헌 2 내지 비특허문헌 4 참조).
그리고, 상기와 같은 In-Ga-Zn계 산화물로 구성되는 산화물 반도체를 박막 트랜지스터(TFT라고도 한다)의 채널층으로서 적용할 수 있는 것이 확인된다(특허문헌 5, 및 특허문헌 5 및 6 참조).
그러나, 산화물 반도체는 소자의 제작 공정에 있어서의 에칭제나 플라즈마에 의한 손상이나, 수소 등의 원소가 혼입함으로써 반도체 특성이 변동하기 쉽고, 이에 의해 소자의 전기 특성의 편차나 열화가 문제가 된다.
일본국특개소60-198861호공보 일본국특개평8-264794호공보 일본국특표평11-505377호공보 일본국특개2000-150900호공보 일본국특개2004-103957호공보
M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, "A ferroelectric transparent thin-film transistor", Appl. Phys. Lett., 17 June 1996, Vol.68, p.3650-p.3652 M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol.93, p.298-p.315 N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol. 116, p.170-p178 M. Nakamura, N. Kimizuka, T. Mohri, M. Isobe, "동족 계열 InFeO3(ZnO)m(m=자연수)와 그 동형 화합물의 합성 및 결정 구조", 고체 물리, 1993, Vol. 28, No. 5, p.317-p.327 K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol. 300, p.1269-p.1272 K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol. 432, p.488-p.492
상기 문제를 감안하여 본 발명의 일 형태는 산화물 반도체층을 갖는 트랜지스터 또는 상기 트랜지스터를 구비하는 반도체 장치에 있어서, 전기적 특성의 편차나 열화를 억제하는 것을 하나의 과제로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 형태는 산화물 반도체를 채널층으로서 사용하는 트랜지스터에 있어서, 산화물 반도체층의 표면 위(백 채널(back channel) 측)에 접하여 p형 실리콘층을 형성한 구성으로 한다. 이 경우, p형 실리콘층이 산화물 반도체층에 수소 등이 원소가 혼입하는 것을 저감하는 보호막으로서 기능함과 동시에 제작 공정에 있어서 산화물 반도체층의 보호막으로서 기능하고, 트랜지스터의 전기적 특성의 편차나 열화를 억제할 수 있다. 또한, 산화물 반도체층의 백 채널 측에 산소 결손이 생겨 캐리어(전자)가 생기는 경우라도 발생한 캐리어(전자)가 p형 실리콘층에 포획되어 전기적 특성의 편차나 열화를 저감할 수 있다.
또한, 본 발명의 일 형태는 p형 실리콘층을 적어도 산화물 반도체층에 있어서 채널이 형성되는 영역에 접하여 형성함과 동시에 산화물 반도체층에 있어서 p형 실리콘층이 형성되지 않는 영역에 소스 전극층 및 드레인 전극층을 접하여 형성한 구성으로 할 수 있다.
또한, 본 발명의 일 형태는 산화물 반도체층에 있어서 p형 실리콘층이 형성되지 않는 영역에 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역을 형성하고, 상기 저저항 영역에 소스 전극층 및 드레인 전극층을 접하여 형성한 구성으로 할 수 있다.
또한, 본 발명의 일 형태는 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연층과, 게이트 절연층 위에 형성되고, 또 게이트 전극과 중첩하는 산화물 반도체층과, 산화물 반도체층의 표면 위에 접하여 형성된 p형 실리콘층과, 산화물 반도체층과 전기적으로 접속된 소스 전극층 및 드레인 전극층을 갖는 트랜지스터를 제공한다. 또한, p형 실리콘층이 형성되지 않는 산화물 반도체층의 표면상의 적어도 일부에 소스 전극층 및 드레인 전극층을 접하여 형성할 수 있다. 또한, 소스 전극층과 접하는 산화물 반도체층의 영역에 소스 영역으로서 기능하는 제 1 저저항 영역을 형성하고, 드레인 전극층과 접하는 산화물 반도체층의 영역에 드레인 영역으로서 기능하는 제 2 저저항 영역을 형성할 수 있다.
또한, 본 발명의 일 형태는 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연층과, 게이트 절연층 위에 형성되고 또 게이트 전극과 중첩하는 산화물 반도체층과, 산화물 반도체층의 표면 위의 일부에 접하여 형성된 p형 실리콘층과, p형 실리콘층이 형성되지 않는 산화물 반도체층의 표면상의 적어도 일부에 접하여 형성된 제 1 금속 산화물층 및 제 2 금속 산화물층과, 제 1 금속 산화물층과 전기적으로 접속된 소스 전극층과, 제 2 금속 산화물층과 전기적으로 접속된 드레인 전극층을 갖는 트랜지스터를 제공한다.
또한, 본 발명의 일 형태는 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연층과, 게이트 절연층 위에 형성된 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 형성되고, 또 게이트 절연층을 통하여 게이트 전극 위에 형성된 산화물 반도체층과, 산화물 반도체층의 표면 위에 접하여 형성된 p형 실리콘층을 갖는 트랜지스터를 제공한다.
또한, 본 발명의 일 형태는 기판 위에 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연층을 형성하고, 게이트 전극과 중첩하도록 게이트 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층을 덮도록 p형 실리콘층을 형성하고, p형 실리콘층을 에칭하여 산화물 반도체층의 일부를 노출시켜 p형 실리콘층 및 산화물 반도체층 위에 도전막을 형성하고, 도전막을 에칭하여 소스 전극층 및 드레인 전극층을 형성하는 트랜지스터의 제작 방법을 제공한다.
또한, 본 발명의 일 형태는 기판 위에 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연층을 형성하고, 게이트 전극과 중첩하도록 게이트 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층을 덮도록 p형 실리콘층을 형성하고, p형 실리콘층을 에칭하여 산화물 반도체층의 일부를 노출시켜 산화물 반도체층의 노출한 부분에 플라즈마 처리를 행함으로써 저저항 영역을 형성하고, p형 실리콘층 및 산화물 반도체층 위에 도전막을 형성하고, 도전막을 에칭하여 소스 전극층 및 드레인 전극층을 형성하는 트랜지스터의 제작 방법을 제공한다.
본 명세서 중에 있어서, 산화질화실리콘이란 그 조성으로서 질소보다도 산소의 함유량이 많은 것이고, 바람직하게는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 이용하여 측정한 경우에, 농도 범위로서 산소가 50 내지 70 원자%, 질소가 0.5 내지 15 원자%, 실리콘이 25 내지 35 원자%, 수소가 0.1 내지 10 원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘이란 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이고, 바람직하게는, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5 내지 30 원자%, 질소가 20 내지 55 원자%, 실리콘이 25 내지 35 원자%, 수소가 10 내지 30 원자%의 범위로 포함되는 것을 말한다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100% 원자로 하였을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
본 명세서 중에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치에 포함된다. 또한, 본 명세서 중에 있어서 표시 장치란 발광 장치나 액정 표시 장치를 포함한다. 발광 장치는 발광 소자를 포함하고, 액정 표시 장치는 액정 소자를 포함한다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자, LED 소자 등이 포함된다.
본 명세서에 있어서, A 위에 B가 형성되어 있는 또는 A 위에 B가 형성되는 이라고 명시적(明示的)으로 기재하는 경우는 A 위에 B가 직접 접하여 형성되는 것에 한정되지 않는다. 직접 접하지 않는 경우, 즉, A와 B의 사이에 다른 대상물이 개재하는 경우도 포함한다.
본 발명의 일 형태에 의하면, 채널층을 산화물 반도체로 형성하는 트랜지스터에 있어서, 산화물 반도체층의 표면 위에 접하여 p형 실리콘층을 형성함으로써, 트랜지스터의 전기적 특성의 열화를 억제할 수 있다.
도 1a 내지 도 1c는 실시형태 1에 따른 트랜지스터의 구성을 설명하는 도면.
도 2a 내지 도 2f는 실시형태 1에 따른 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 3a 및 도 3b는 실시형태 1에 따른 트랜지스터의 구성을 설명하는 도면.
도 4a 및 도 4b는 실시형태 1에 따른 트랜지스터의 구성을 설명하는 도면.
도 5a 내지 도 5e는 실시형태 2에 따른 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 6a 내지 도 6c는 실시형태 2에 따른 트랜지스터의 구성을 설명하는 도면.
도 7a 및 도 7b는 실시형태 3에 따른 트랜지스터의 구성을 설명하는 도면.
도 8a 내지 도 8d는 실시형태 3에 따른 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 9a 내지 도 9c는 실시형태 3에 따른 트랜지스터의 구성을 설명하는 도면.
도 10a 내지 도 10c는 실시형태 4에 따른 트랜지스터의 구성을 설명하는 도면.
도 11a 내지 도 11e는 실시형태 4에 따른 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 12a 및 도 12b는 실시형태 4에 따른 트랜지스터의 구성을 설명하는 도면.
도 13a 내지 도 13d는 실시형태 5에 따른 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 14a 내지 도 14c는 실시형태 5에 따른 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 15는 실시형태 5에 따른 반도체 장치의 제작 방법의 일례를 설명하는 도면.
도 16은 실시형태 5에 따른 반도체 장치의 제작 방법의 일례를 설명하는 도면.
도 17은 실시형태 5에 따른 반도체 장치의 제작 방법의 일례를 설명하는 도면.
도 18은 실시형태 5에 따른 반도체 장치의 제작 방법의 일례를 설명하는 도면.
도 19는 실시형태 5에 따른 반도체 장치의 제작 방법의 일례를 설명하는 도면.
도 20a 내지 도 20c는 실시형태 6에 따른 반도체 장치의 일례를 설명하는 도면.
도 21은 실시형태 7에 따른 반도체 장치의 일례를 설명하는 도면.
도 22a 및 도 22b는 실시형태 8에 따른 반도체 장치의 일례를 설명하는 도면.
도 23a 및 도 23b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 24a 및 도 24b는 유기기(遊技機)의 예를 도시하는 외관도.
도 25a 내지 도 25e는 실시형태 1에 따른 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 26a 내지 도 26c는 실시형태 1에 따른 트랜지스터의 구성을 설명하는 도면.
도 27a 및 도 27b는 시뮬레이션에 사용한 모델을 설명하는 도면.
도 28a 및 도 28b는 시뮬레이션에 의하여 구한 수소의 확산 계수를 설명하는 도면.
도 29a 내지 도 29d는 시뮬레이션에 사용한 트랜지스터의 구조를 설명하는 도면.
도 30a 및 도 30b는 시뮬레이션에 사용한 트랜지스터의 구조를 설명하는 도면.
도 31은 시뮬레이션에 의하여 구한 트랜지스터의 전기적 특성의 계산 결과를 도시하는 도면.
도 32는 시뮬레이션에 의하여 구한 트랜지스터의 전기적 특성의 계산 결과를 도시하는 도면.
이하에 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정되지 않고, 발명의 취지에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자에게 있어 자명하다. 따라서, 본 발명은 이하에 제시하는 실시형태의 기재 내용으로 한정하여 해석되지 않는다. 또한, 상이한 실시형태에 따른 구성은 적절히 조합하여 실시할 수 있다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일 부호를 사용하고, 그 반복 설명은 생략한다.
[실시형태 1]
본 실시형태에서는 반도체 장치를 구성하는 트랜지스터 구조의 일례에 대해서 도면을 참조하여 설명한다.
도 1a 내지 도 1c에 도시하는 트랜지스터(120)는 기판(100) 위에 형성된 게이트(게이트 배선 및 게이트 전극을 포함한다(이하, "게이트 전극(102)"이라고 기재한다))와, 게이트 전극(102) 위에 형성된 게이트 절연층(104)과, 게이트 절연층(104) 위에 형성된 산화물 반도체층(108)과, 산화물 반도체층(108)의 표면 위에 접하도록 형성된 p형 실리콘층(112)과, 산화물 반도체층(108)과 전기적으로 접속된 소스(소스 배선 및 소스 전극을 포함한다(이하, "소스 전극층(116a)이라고 기재한다)) 및 드레인(드레인 배선 및 드레인 전극을 포함한다(이하, "드레인 전극층(116b)"이라고 기재한다))을 갖는다(도 1a 내지 도 1c 참조).
도 1a 내지 도 1c에 있어서, 도 1a는 상면도를 도시하고, 도 1b는 도 1a에 있어서의 A1-B1간의 단면도를 도시하고, 도 1c는 도 1a에 있어서의 A2-B2간의 단면도를 도시한다.
산화물 반도체층(108)은 적어도 일부가 게이트 절연층(104)을 통하여 게이트 전극(102)과 중첩하도록 형성되고, 트랜지스터(120)의 채널 영역을 형성하는 층(채널층)으로서 기능한다.
산화물 반도체층(108)으로서는 반도체 특성을 갖는 산화물 재료를 사용하면 좋다. 예를 들어, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체를 사용할 수 있고, 특히, In-Ga-Zn-O계 산화물 반도체를 사용하는 것이 바람직하다. 또한, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga인 경우 이외에 Ga와 Ni, 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에 불순물 원소로서 Fe, Ni, 그 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되는 것이 있다. 본 명세서에 있어서는, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체 중, M으로서 적어도 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 상기 박막을 In-Ga-Zn-O계 비단결정막(非單結晶膜)이라고도 부른다.
또한, 산화물 반도체층(108)에 적용하는 산화물 반도체로서 상기 이외에도 In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체를 적용할 수 있다.
p형 실리콘층(112)은 적어도 게이트 전극(102)과 중첩하는 영역에 있어서, 산화물 반도체층(108)의 표면 위와 접하도록 형성된다. 또한, p형 실리콘층(112)은 산화물 반도체층(108)의 표면 위의 일부에 형성되고, 산화물 반도체층(108)에 있어서 p형 실리콘층(112)이 형성되지 않는 영역에 소스 전극층(116a) 및 드레인 전극층(116b)이 접하여 형성된 구조로 할 수 있다. 여기서는, 산화물 반도체층(108)에 서로 이간(離間)하여 p형 실리콘층(112)이 형성되지 않는 영역을 형성하고, 상기 영역에 각각 소스 전극층(116a) 및 드레인 전극층(116b)을 접하여 형성하는 경우를 제시한다.
또한, p형 실리콘층(112)은 p형 실리콘으로 형성한다. 또한, 여기서 말하는 "p형 실리콘"이란 실리콘에 포함되는 p형을 부여하는 불순물이 1×1017atoms/cm3 이상의 농도이며, 산소 및 질소가 각각 1×1020atoms/cm3 이하의 농도인 실리콘을 가리킨다. p형을 부여하는 불순물로서는 붕소 등을 들 수 있다. 또한, p형 실리콘층(112) 중에 포함되는 이들의 불순물의 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)을 사용하여 측정할 수 있다.
또한, p형 실리콘층(112)의 결정 상태로서는 비정질(아모퍼스) 실리콘, 미결정 실리콘, 또는 다결정(폴리) 실리콘으로 할 수 있다. 또한, p형 실리콘층(112)은 이들의 결정 구조 중, 2개 이상의 결정 구조(예를 들어, 비정질 구조와 미결정 구조(또는 다결정 구조))를 포함하여도 좋다.
또한, p형 실리콘층(112)의 형성 방법으로서는, CVD법, 스퍼터법, 증착법, 도포법 등을 사용할 수 있다. 또한, p형 실리콘층(112)의 막 두께는 1nm 이상 500nm 이하, 바람직하게는 10nm 이상 100nm 이하로 할 수 있다.
예를 들어, 아르곤 분위기 등의 수소가 포함되지 않는 분위기 또는 수소의 함유량이 적은 분위기하에 있어서, 스퍼터법으로 p형 실리콘층(112)을 성막함으로써, p형 실리콘층(112)의 막 중에 포함되는 수소 농도를 저감시키고, 상기 p형 실리콘층(112)에 포함되는 수소에 기인하여 산화물 반도체층(108)의 반도체 특성이 변동하는 것을 저감할 수 있다.
또한, 스퍼터법을 사용하여 p형 실리콘층(112)을 성막하는 경우, 직류(DC) 스퍼터 장치(펄스적으로 바이어스를 주는 펄스 DC 스퍼터 장치도 포함한다)를 사용하는 것이 바람직하다. DC 스퍼터 장치를 사용함으로써, RF 스퍼터 장치를 사용하는 경우와 비교하여 대형 기판에도 대응할 수 있다. 이것은 보호층으로서 산화실리콘층이나 질화실리콘층 등의 절연층을 사용하는 경우와 비교하면 큰 이점이다. 왜냐하면, 산화실리콘층이나 질화실리콘층 등의 절연층을 스퍼터법으로 형성하는 경우(타깃으로서 절연체를 사용하는 경우)에는, 대형화가 어려운 RF 스퍼터를 사용할 필요가 있기 때문이다.
DC 스퍼터 장치를 사용하여 p형 실리콘층(112)을 성막하는 경우에는 붕소 등의 p형을 부여하는 불순물이 첨가된 실리콘 타깃을 사용할 수 있다.
도 1a 내지 도 1c에 도시하는 바와 같이, 산화물 반도체층(108)의 백 채널 측(게이트 전극(102)과 반대 측의 표면)에 접하도록 p형 실리콘층(112)을 형성함으로써, p형 실리콘층(112)이 보호막으로서 기능하고, 수소 등의 원소가 산화물 반도체층(108)에 혼입하는 것을 억제할 수 있다. 결과적으로, 수소 등의 원소의 혼입에 기인하는 산화물 반도체층(108)의 반도체 특성의 변동을 억제하고, 결과적으로는 산화물 반도체층(108)을 채널층으로 하는 트랜지스터의 전기적 특성의 편차나 열화를 억제할 수 있다.
또한, 산화물 반도체층(108)에 접하여 p형 실리콘층(112)을 형성함으로써, 에칭이나 막 형성시의 손상 등에 의하여 산화물 반도체층(108)의 백 채널 측에 산소 결손이 생겨 캐리어(전자)가 생기는 경우라도 발생한 캐리어(전자)가 p형 실리콘층(112)에 포획되어 전기적 특성의 편차나 열화를 저감시킬 수 있다.
또한, 산화물 반도체층(108) 위에 소스 전극층(116a) 및 드레인 전극층(116b)을 형성하는 경우, p형 실리콘층(112)은 채널 보호층(채널 스톱층)으로서 기능시킬 수 있다. 따라서 산화물 반도체층(108) 위에 p형 실리콘층(112)을 형성하지 않는 경우(채널 에치형)와 비교하여 산화물 반도체층(108)이 노출하는 것에 의한 특성 변화를 억제할 수 있다. p형 실리콘층(112)을 채널 보호층으로서 적극적으로 기능시키고자 하는 경우에는, p형 실리콘층(112)을 치밀한 막으로 하는 것이 바람직하다. 예를 들어, CVD법을 사용하여 p형 실리콘층(112)을 형성함으로써, 치밀한 막으로 할 수 있다.
p형 실리콘층(112)은 적어도 산화물 반도체층(108)에 있어서 채널이 형성되는 영역의 표면과 접하도록 형성하면 좋다. 또한, p형 실리콘층(112) 위에 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막 등의 절연막을 형성하여도 좋다. p형 실리콘층(112) 위에 형성하는 절연막은 스퍼터법이나 CVD법 등을 사용하여 성막함으로써 형성하여도 좋고, p형 실리콘층(112)의 표면을 산화(자연 산화도 포함한다) 또는 질화시킴으로써 형성하여도 좋다. p형 실리콘층(112)의 표면을 산화 또는 질화하기 위해서는 산소 분위기하 또는 질소 분위기하에서 플라즈마 처리를 행하면 좋다.
또한, 도 1a 내지 도 1c에 있어서, 소스 전극층(116a)은 트랜지스터(120)의 소스로서 기능하고, 드레인 전극층(116b)은 트랜지스터(120)의 드레인으로서 기능한다. 또한, 트랜지스터(120)의 구동 방법에 따라서는 소스 전극층(116a)이 드레인으로서 기능하고, 드레인 전극층(116b)이 소스로서 기능하는 경우도 있을 수 있다.
또한, 도 1a 내지 도 1c에 도시하는 구성에 있어서, 산화물 반도체층(108)의 표면 위에 접하여 형성하는 재료로서, p형의 실리콘 외에도 p형의 게르마늄, 실리콘에 대해서 게르마늄이 첨가된 p형의 실리콘 게르마늄, 또는 p형의 탄화실리콘(SiC)을 사용하여도 좋다.
다음에, 실리콘층을 산화물 반도체층에 접하여 형성한 경우의 효과에 대해서 계산기 시뮬레이션에 의거하여 설명한다. 또한, 여기서는 아모퍼스 실리콘(a-Si)과 아모퍼스 산화실리콘(a-SiO2)의 수소 블로킹의 효과에 대해서 검증하였다.
<계산 방법>
우선, 고전 분자 동력학(古典分子動力學) 시뮬레이션에 의하여 온도 T=27℃, 압력 P=1atm에 있어서, 각 원자의 운동 방정식을 수치적으로 해석함으로써, 원자의 운동을 추적하였다. 그리고, 계산 결과에 의하여 얻어지는 H의 평균 자승 변위에서, 아인슈타인의 공식(Einstein's relation)(수식 1)을 사용하여 H의 확산 계수 D를 구한다. 이 확산 계수 D가 클수록 확산하기 쉬운 것을 의미한다.
[수식 1]
Figure pat00001

<계산 모델과 계산 조건>
540원자의 a-Si 중에 H를 60원자(10원자%) 넣은 a-Si:H 모델(도 27a 참조)과, 540원자의 a-SiO2 중에 H를 60원자(10원자%) 넣은 a-SiO2:H 모델(도 27b 참조)을 준비하였다. 여기서, 3차원 주기 경계 조건을 부과함으로써 벌크(bulk)를 계산하는 모델이 된다.
본 계산에서 사용한 고전 분자 동력학법에서는 원자간 상호 작용을 특징짓는 경험적 포텐셜을 정의함으로써 각 원자에 작용하는 힘을 평가한다. a-Si:H 모델에서는 Tersoff 포텐셜을 사용하였다. a-SiO2:H 모델의 a-SiO2에서는 Born-Mayer-Huggins 포텐셜과 Morse 포텐셜을 사용하고, a-SiO2와 수소 원자간(실리콘 원자와 수소 원자간, 산소 원자와 수소 원자간)에서는 Lennard-Jones 포텐셜을 사용하였다. 계산 프로그램으로서는, Fujitsu Limited 제조의 시뮬레이션 소프트웨어, "Materials Explorer 5.0"을 사용하였다.
각 계산 모델에 있어서, 온도 T=27℃, 압력 P=1atm로 1nsec간(시간 간격 폭 0.2fsec×500만 스텝)의 고전 분자 동력학 시뮬레이션을 행하였다.
<계산 결과와 고찰>
계산에서 구한 a-Si 중의 H원자의 평균 자승 변위와 a-SiO2 중의 H원자의 평균 자승 변위를 각각 도 28a에 도시한다. 도 28a에 있어서, 그래프의 경사가 대략 일정하게 되는 영역(70psec 내지 100psec)에서 구한 각 계산 모델의 H원자의 확산 계수 D를 도 28b에 도시한다. 도 28b를 보면, a-Si 중의 H원자가 a-SiO2 중의 H원자보다도 확산 계수가 작게 되고, a-Si 중의 H원자가 a-SiO2 중의 H원자보다도 확산하기 어려운 것을 알 수 있다. 즉, a-Si막은 a-SiO2막과 비교하여 수소의 혼입을 방지하는 효과가 높다고 생각할 수 있다.
계속해서, 산화물 반도체층(108)에 접하여 형성하는 실리콘층을 p형으로 하는 경우의 효과에 대해서 계산기 시뮬레이션에 의거하여 설명한다.
계산에 사용한 박막 트랜지스터의 구조를 도 29a 내지 도 29d에 도시한다.
도 29a에 도시하는 구조(구조 1)는 게이트 전극(902)과 게이트 전극(902) 위에 형성된 게이트 절연층(904)과 게이트 절연층(904) 위에 형성된 산화물 반도체층(908)과, 산화물 반도체층(908) 위에 형성된 소스 전극층(916a) 및 드레인 전극층(916b)을 갖는다. 구조 1은 이상적인 채널 에치형의 박막 트랜지스터의 구조를 가정한다.
도 29b에 도시하는 구조(구조 2)는 트랜지스터의 구조는 도 29a에 도시하는 구조와 동일하지만, 산화물 반도체층(908)의 백 채널 측의 표면(게이트 전극(902)과 반대 측의 표면)에 산소 결함이나 수소의 침입에 의하여 발생한 캐리어(전자)를 가정(에칭이나 성막 등에 의한 손상을 가정)한다.
도 29c에 도시하는 구조(구조 3)는 게이트 전극(902)과, 게이트 전극(902) 위에 형성된 게이트 절연층(904)과, 게이트 절연층(904) 위에 형성된 산화물 반도체층(908)과, 산화물 반도체층(908) 위에 형성된 n형 실리콘층(922)과, 산화물 반도체층(908) 및 n형 실리콘층(922) 위에 형성된 소스 전극층(916a) 및 드레인 전극층(916b)을 갖는다. 또한, 구조 3에 있어서도, 구조 2와 마찬가지로 산화물 반도체층(908)의 백 채널 측의 표면에 산소 결손이나 수소의 침입에 의하여 발생한 캐리어(전자)를 가정한다.
도 29d에 도시하는 구조(구조 4)는 트랜지스터의 구조는 도 29c에 도시하는 구조와 대략 같지만, 산화물 반도체층(908) 위에 n형의 실리콘층이 아니라 p형의 실리콘층(912)을 형성한 경우(도 1a 내지 도 1c에 도시하는 구조)를 가정하였다. 또한, 구조 4에 있어서도, 구조 2, 구조 3과 마찬가지로 산화물 반도체층(908)의 백 채널 측의 표면에 산소 결손이나 수소의 침입에 의하여 발생한 캐리어(전자)를 가정한다.
도 29a 내지 도 29d에 있어서, 게이트 전극(902)은 100nm의 텅스텐을 상정하고, 일 함수를 4.6eV로 가정하였다. 또한, 게이트 절연층(904)은 100nm의 산화질화실리콘층을 상정하고, 유전율을 4.1로 가정하였다. 또한, 산화물 반도체층(908)은 50nm의 IGZO(i층)를 상정하고, 밴드 갭(Eg)을 3.05eV, 전자 친화력(χ)을 4.3eV, 전자 진성 이동도(μn)를 15cm2/Vs로 가정하였다. 또한, 소스 전극층(916a) 및 드레인 전극층(916b)은 100nm의 티타늄을 상정하고, 일 함수를 4.3eV로 가정하였다.
또한, 구조 3에 있어서, n형 실리콘층(922)은 50nm의 비정질 실리콘을 상정하고, n형의 도전형을 부여하는 불순물 원소가 1×1017atoms/cm3 첨가된다고 가정하였다.
또한, 구조 4에 있어서, p형 실리콘층(912)은 50nm의 비정질 실리콘을 상정하고, p형의 도전형을 부여하는 불순물 원소가 1×1017atoms/cm3 첨가된다고 가정하였다.
또한, 구조 2 내지 구조 4에 있어서, 산화물 반도체층(908)의 백 채널 측에 가정한 캐리어(전자)로서는 산화물 반도체층(908)의 백 채널 측 10nm에 전자를 공급하는 도너 준위를 가정한다. 또한, 보통, 산화물 반도체층의 백 채널 측에 접하여 실리콘층을 형성한 경우(구조 3 및 구조 4)에는 실리콘층이 보호막으로서 기능하고, 채널 에치형(구조 2)과 비교하여 산화물 반도체층에의 손상을 저감할 수 있지만, 여기서는 비교를 위해서, 구조 2 내지 구조 4에 있어서 같은 도너 준위를 가정하였다.
다음에, 상기 도 29a 내지 도 29d의 구조에 대해서 silvaco사 제조의 시뮬레이션 소프트웨어 "Atlas"를 사용하여 각각 계산하였다.
또한, 계산하는 데에, 트랜지스터의 구조를 도 30a 및 도 30b에 도시하는 바와 같이 가정하였다. 구체적으로는, 구조 1 내지 구조 4에 있어서, 채널 길이 방향에 있어서의 게이트 전극의 길이를 20㎛, 소스 전극층과 드레인 전극층간의 거리를 10㎛로 하였다. 또한, 구조 3, 구조 4에 있어서는 도 30b에 도시하는 바와 같이, 채널 길이 방향에 있어서의 실리콘층의 길이를 12㎛로 하였다. 또한, 구조 1 내지 구조 4에 있어서, 채널 폭 W를 100㎛로 하였다.
도 29에 도시하는 박막 트랜지스터의 전류-전압 특성에 관하는 계산 결과를 도 31에 도시한다. 여기서는, Vds=10V로 하였다. 또한, 도 31에 있어서, 세로축은 소스-드레인간의 전류(Ids[A]), 가로축은 게이트-소스간의 전위차(Vgs[V])를 도시한다.
도 31에 도시하는 바와 같이, 산화물 반도체층(908)의 백 채널 측에 손상을 가정하지 않는 이상적인 구조 1에서는 Vg=0V로부터 Id-Vg 커브(curve)가 상승하는 것이 확인되었다. 한편, 산화물 반도체층(908)의 백 채널 측에 손상을 가정한 구조 2에서는 임계값 전압(Vth)이 마이너스로 시프트하고, 정상적으로 온 상태가 되는 것이 확인되었다.
또한, 산화물 반도체층(908)의 백 채널 측에 손상을 가정하는 것과 함께, 산화물 반도체층(908)의 백 채널 측에 접하여 n형 실리콘층(922)을 형성한 구조 3에서는 Vth가 크게 마이너스로 시프트하고, 오프 리크(트랜지스터가 오프할 때의 리크 전류)가 높게 되는 것이 확인되었다.
한편, 산화물 반도체층(908)의 백 채널 측에 손상을 가정하는 것과 함께, 산화물 반도체층(908)의 백 채널 측에 접하여 p형 실리콘층(912)을 형성한 구조 4에서는 구조 2, 구조 3과 비교하여 이상적인 구조인 구조 1에 비슷한 반도체 특성을 얻을 수 있는 것이 확인되었다. 이것은 산화물 반도체층에 p형의 실리콘층을 접하여 형성함으로써, 산화물 반도체층의 백 채널 측에 발생한 캐리어(전자)가 p형의 실리콘층에 포획되어 트랜지스터의 전기 특성의 열화를 억제하기 때문이라고 생각할 수 있다.
다음에, 상기 구조 4에 있어서, 실리콘층의 막 두께 및 첨가되는 p형의 불순물 원소의 농도를 변화시켜 계산을 행한 결과를 도 32a 및 도 32b에 도시한다. 또한, 실리콘층의 막 두께, 불순물 농도 외의 조건에 대해서는 상기 구조 4와 마찬가지로 가정하였다. 따라서, 산화물 반도체층의 백 채널 측의 표면에 산소 결손이나 수소의 침입에 의하여 발생한 캐리어(전자)도 가정한다.
도 32a는 막 두께가 50nm의 실리콘층에 포함되는 p형을 부여하는 불순물 원소의 농도를 변화시킨 경우의 박막 트랜지스터의 전류-전압 특성에 관한 계산 결과이다. 또한, 도 32b는 막 두께가 10nm의 실리콘층에 포함되는 p형을 부여하는 불순물 원소의 농도를 변화시킨 경우의 박막 트랜지스터의 전류-전압 특성에 관한 계산 결과이다.
도 32a 및 도 32b를 보면, 실리콘층에 포함되는 불순물 원소의 농도가 높아질수록, Vth가 플러스 측으로 시프트하는 것이 확인되었다. 또한, 불순물 원소의 농도가 높은 경우에는, 막 두께가 두꺼운 것이 Vth가 플러스 측에 더 시프트하는 것이 확인되었다.
다음에, 도 1a 내지 도 1c에 도시하는 구성에 있어서, 산화물 반도체층(108)과 p형 실리콘층(112)의 형상에 대해서 설명한다. 또한, 이하의 설명에 있어서, p형 실리콘층(112)의 폭(Wb), 산화물 반도체층(108)의 폭(Wc)은 각각 채널 폭 방향에 있어서의 p형 실리콘층(112)의 길이, 산화물 반도체층(108)의 길이를 가리킨다. 또한, p형 실리콘층(112)의 길이(Lb), 산화물 반도체층(108)의 길이(Lc)는 각각 채널 길이 방향에 있어서의 p형 실리콘층(112)의 길이, 산화물 반도체층(108)의 길이를 가리킨다. 또한, 채널 길이 방향은 트랜지스터(120)에 있어서 캐리어가 이동하는 방향과 대략 평행한 방향(소스 전극층(116a)과 드레인 전극층(116b)을 연결하는 방향)을 가리키고, 채널 폭 방향은 채널 길이 방향과 대략 수직한 방향을 가리킨다.
도 1a 내지 도 1c에 도시하는 트랜지스터는 p형 실리콘층(112)의 폭(Wb)을 산화물 반도체층(108)의 폭(Wc)보다 크게 하는 것과 함께, 채널 폭 방향에 있어서 p형 실리콘층(112)이 산화물 반도체층(108)의 양단부를 넘도록(횡단하도록) 형성하는 경우를 도시한다. 또한, p형 실리콘층(112)의 길이(Lb)를 산화물 반도체층(108)의 길이(Lc)보다 작게 하고, 채널 길이 방향에 있어서 p형 실리콘층(112)에 덮이지 않는 산화물 반도체층(108)의 영역을 2개 형성하고, 상기 이간하여 형성된 2개의 영역에 소스 전극층(116a) 및 드레인 전극층(116b)이 전기적으로 접속되도록 형성하는 경우를 도시한다. 이렇게 형성함으로써, 산화물 반도체층(108) 표면의 반도체 특성의 변화에 기인하여 생기는 리크 전류를 저감할 수 있다.
또한, 본 실시형태에서 제시하는 트랜지스터의 구성은 도 1a 내지 도 1c에 도시한 것에 한정되지 않는다.
도 1a 내지 도 1c에서는, 산화물 반도체층(108)의 길이(Lc)를 크게 하여 채널 길이 방향에 있어서 게이트 전극(102)의 단부를 넘도록 형성한 구성의 트랜지스터(120)를 도시하지만, 도 3a 및 도 3b에 도시하는 트랜지스터(121)와 같이, 산화물 반도체층(108)의 길이(Lc)를 작게 하여 산화물 반도체층(108)의 모두가 게이트 전극(102) 위에 배치되는 구성으로 하여도 좋다. 또한, 도 3a 및 도 3b에 있어서, 도 3a는 상면도를 도시하고, 도 3b는 도 3a에 있어서의 A1-B1의 단면도를 도시한다.
또한, 도 1a 내지 도 1c 및 도 3a 및 도 3b의 구성에 있어서, 산화물 반도체층(108)과 중첩하는 영역에 있어서, 소스 전극층(116a) 및 드레인 전극층(116b)의 폭(Wd)을 산화물 반도체층(108)의 폭(Wc)보다 크게 되도록 형성하여도 좋다(도 4a 및 도 4b 참조). 도 4a 및 도 4b에 각각 도시한 트랜지스터(122) 및 트랜지스터(123)는 p형 실리콘층(112)이 접하지 않는 산화물 반도체층(108)의 영역을 소스 전극층(116a) 및 드레인 전극층(116b)으로 덮을 수 있기 때문에, 산화물 반도체층(108)을 보호하여 신뢰성을 향상시킬 수 있는 이점이 있다. 또한, 산화물 반도체층(108)과 소스 전극층(116a) 및 드레인 전극층(116b)의 접촉 면적을 증가시켜 산화물 반도체층(108)과 소스 전극층(116a) 및 드레인 전극층(116b)의 콘택트 저항을 저감할 수 있다.
또한, 소스 전극층(116a) 및 드레인 전극층(116b)의 폭(Wd)은 채널 폭 방향에 있어서의 소스 전극층(116a) 및 드레인 전극층(116b)의 길이를 가리킨다.
또한, 소스 전극층(116a) 및 드레인 전극층(116b)의 폭(Wd)을 p형 실리콘층(112)의 폭(Wb)보다 크게 되도록 형성하여도 좋고, 소스 전극층(116a)과 드레인 전극층(116b) 중 한쪽의 폭(Wd)만을 산화물 반도체층(108)의 폭(Wc)(및 p형 실리콘층(112)의 폭(Wb))보다 크게 되도록 형성하여도 좋다.
또한, 본 실시형태에서 제시하는 구성에 있어서, p형 실리콘층(112)의 상방, 및/또는 하방에 블랙 매트릭스 등의 차광부를 형성하고, p형 실리콘층(112)을 차광하는 구성으로 할 수 있다. p형 실리콘층(112)을 차광하는 구성으로 함으로써, p형 실리콘층(112)에 광이 조사되는 것에 기인하는 트랜지스터의 전기 특성의 편차를 억제할 수 있다. 또한, 게이트 전극(102)에 차광성인 재료를 사용하는 경우에는, p형 실리콘층(112)의 상방(게이트 전극(102)과 반대 측)에 블랙 매트릭스 등의 차광부를 형성하면 좋다.
다음에, 도 1a 내지 도 1c에 도시하는 트랜지스터의 제작 방법의 일례에 대해서 도 2a 내지 도 2f를 참조하여 설명한다.
우선, 기판(100) 위에 게이트 전극(102)을 형성하고, 계속해서 상기 게이트 전극(102) 위에 게이트 절연층(104)을 형성하고, 그 후 게이트 절연층(104) 위에 산화물 반도체층(106)을 형성한다(도 2a 참조).
기판(100)은 절연 표면을 갖는 기판이라면 좋고, 예를 들어, 유리 기판을 사용할 수 있다. 그 외에도, 기판(100)으로서 세라믹스 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 실리콘 등의 반도체 재료로 이루어지는 반도체 기판의 표면을 절연 재료로 피복한 것, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판의 표면을 절연 재료로 피복한 것을 사용할 수 있다. 또한, 제작 공정의 열 처리에 견딜 수 있으면, 플라스틱 기판도 사용할 수 있다.
게이트 전극(102)은 도전막을 기판(100)의 전체 면에 형성한 후, 포토리소 그래피법을 사용하여 도전막을 에칭함으로써 형성할 수 있다.
게이트 전극(102)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 등의 도전성 재료로 형성할 수 있다. 또한, 배선 및 전극으로서 알루미늄을 사용하는 경우, 알루미늄 단독으로서는 내열성이 낮고, 부식(腐蝕)하기 쉬운 등의 문제점이 있기 때문에, 내열성 도전성 재료와 조합하여 형성하는 것이 바람직하다.
내열성 도전성 재료는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소, 상술한 원소를 성분으로 하는 합금, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성할 수 있다. 이들의 내열성 도전성 재료로 이루어지는 막과 알루미늄(또는 구리)을 적층시켜 배선이나 전극을 형성하면 좋다.
또한, 게이트 전극(102)으로서 가시광에 대한 투광성을 갖고, 또 도전성이 높은 재료를 사용하여 형성하여도 좋다. 이러한 재료로서, 예를 들어, 인듐주석산화물(Indium Tin Oxide: ITO), 산화실리콘을 포함하는 인듐주석산화물(ITSO), 유기인듐, 유기주석, 산화아연(ZnO) 등을 사용할 수 있다.
게이트 절연층(104)은 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막, 산화알루미늄막 또는 산화탄탈막 등으로 형성할 수 있다. 또한, 이들의 막을 적층시켜 형성하여도 좋다. 이들의 막은 예를 들어, 스퍼터법을 사용하여 막 두께를 10nm 이상 500nm 이하로 형성할 수 있다.
산화물 반도체층(106)은 In-Ga-Zn-O계 산화물 반도체를 사용하여 형성할 수 있다. 이 경우, In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(예를 들어, In2O3:Ga2O3:ZnO=1:1:1)을 사용한 스퍼터법으로 비정질 구조를 갖는 산화물 반도체층(106)을 형성할 수 있다.
스퍼터법의 조건으로서는, 예를 들어, 기판(100)과 타깃의 거리를 30mm 이상 500mm 이하, 압력을 0.01Pa 이상 2.0Pa 이하, 직류(DC) 전원을 0.25kW 이상 5.0kW 이하, 온도를 20℃ 이상 200℃ 이하, 분위기를 아르곤 분위기, 산소 분위기, 또는 아르곤과 산소의 혼합 분위기로 할 수 있다.
또한, 스퍼터법에 있어서, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 본포도 균일하게 되기 때문에, 바람직하다. 또한, 산화물 반도체층(106)의 막 두께는 5nm 이상 200nm 이하 정도로 할 수 있다.
산화물 반도체층(106)으로서, In-Ga-Zn-O계 비단결정막을 형성하는 경우에 있어서, In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃에 절연성의 불순물을 포함시켜도 좋다. 상기 불순물로서, 산화실리콘, 산화게르마늄, 산화알루미늄 등으로 대표되는 절연성 산화물, 질화실리콘, 질화알루미늄 등으로 대표되는 절연성 질화물, 또는 산질화실리콘, 산질화알루미늄 등의 절연성 산질화물이 적용된다. 이들의 절연성 산화물 또는 절연성 질화물은 산화물 반도체의 전기 전도성을 손상하지 않는 농도로 첨가된다.
산화물 반도체층(106)에 절연성의 불순물을 포함시킴으로써, 상기 산화물 반도체층(106)의 결정화를 억제할 수 있다. 산화물 반도체층(106)의 결정화를 억제함으로써 박막 트랜지스터의 특성을 안정화할 수 있다. 또한, In-Ga-Zn-O계 산화물 반도체에 산화실리콘 등의 불순물을 포함시킴으로써, 200℃ 이상 600℃ 이하의 열 처리를 행해도 상기 산화물 반도체의 결정화 또는 미결정립(微結晶粒)의 생성을 방지할 수 있다.
산화물 반도체층(106)에 적용하는 산화물 반도체로서 상기 외에도 In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체를 적용할 수 있다. 또한, 이들의 산화물 반도체에 결정화를 억제하여 비정질 상태를 유지시키는 불순물을 가함으로써, 박막 트랜지스터의 특성을 안정화시킬 수 있다. 상기 불순물은 산화실리콘, 산화게르마늄, 산화알루미늄 등으로 대표되는 절연성 산화물, 질화실리콘, 질화알루미늄 등으로 대표되는 절연성 질화물, 또는 산질화실리콘, 산질화알루미늄 등의 절연성 산질화물 등이다.
다음에, 산화물 반도체층(106)을 에칭하여 섬 형상의 산화물 반도체층(108)을 형성한다(도 2b 참조). 이 때, 섬 형상의 산화물 반도체층(108)을 적어도 게이트 전극(102)의 상방에 잔존시키도록 산화물 반도체층(106)을 에칭한다.
다음에, 산화물 반도체층(108)을 덮도록 p형 실리콘층(110)을 형성한다(도 2c 참조).
p형 실리콘층(110)은 스퍼터법에 의하여 형성할 수 있다. 이 경우, 아르곤 분위기하에서 붕소가 첨가된 실리콘 타깃을 사용한 DC 스퍼터법으로 p형 실리콘층(110)을 형성할 수 있다. 다만, 이것에 한정되지 않고, p형 실리콘층(110)을 CVD법 등을 사용하여 형성하여도 좋다. 또한, 성막 조건에 따라서는 산화물 반도체층(108)과 p형 실리콘층(110)의 계면에 산화물 반도체층(108)과 p형 실리콘층(110)의 혼합층(예를 들어, 실리콘의 산화물 등)이 얇게 형성되는 경우가 있다.
다음에, p형 실리콘층(110)을 에칭하여 섬 형상의 p형 실리콘층(112)을 형성한다(도 2d 참조). 이 때, 섬 형상의 p형 실리콘층(112)을 적어도 게이트 전극(102)과 중첩하는 영역에 잔존시키도록 p형 실리콘층(110)을 에칭한다. 또한, 산화물 반도체층(108)의 적어도 일부를 노출시키도록 p형 실리콘층(110)을 에칭한다.
에칭으로서는, 예를 들어, TMAH(Tetra Methyl Ammonium Hydroxide; 테트라메틸암모늄하이드로옥사이드)를 사용한 웨트 에칭을 적용할 수 있다. 이 경우, 산화물 반도체층(108)과 p형 실리콘층(110)의 에칭 선택비를 크게 얻을 수 있고, 산화물 반도체층(108)을 거의 에칭하지 않고 p형 실리콘층(110)의 에칭을 양호하게 행할 수 있다. 또한, 산화물 반도체층(108)에의 손상을 저감할 수 있다.
또한, 에칭 선택비란 예를 들어, A층과 B층을 에칭하는 경우에 있어서의 A층의 에칭 레이트와 B층의 에칭 레이트의 차이를 의미한다. 즉, 에칭 선택비가 크다는 것은 에칭 레이트에 충분한 차이가 있는 것을 의미한다.
다음에, 게이트 절연층(104), 산화물 반도체층(108) 및 p형 실리콘층(112) 위에 도전막(114)을 형성한다(도 2e 참조).
도전막(114)은 스퍼터법이나 진공 증착법 등을 사용하여 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소를 포함하는 금속, 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 성분으로 하는 질화물 등으로 이루어지는 재료로 형성할 수 있다.
예를 들어, 도전막(114)을 몰리브덴막이나 티타늄막의 단층 구조로 형성할 수 있다. 또한, 도전막(114)을 적층 구조로 형성하여도 좋고, 예를 들어, 알루미늄막과 티타늄막의 적층 구조로 할 수 있다. 또한, 티타늄막과 알루미늄막과 티타늄막을 순차로 적층한 3층 구조로 하여도 좋다. 또한, 몰리브덴막과 알루미늄막과 몰리브덴막을 순차로 적층한 3층 구조로 하여도 좋다. 또한, 이들의 적층 구조에 사용하는 알루미늄막으로서, 네오디뮴을 포함하는 알루미늄(Al-Nd)막을 사용하여도 좋다. 또한, 도전막(114)을 실리콘을 포함하는 알루미늄막의 단층 구조로 하여도 좋다.
또한, 도전막(114)으로서 가시광에 대한 투광성을 갖고, 또 도전성이 높은 재료를 사용하여 형성하여도 좋다. 이러한 재료로서, 예를 들어, 인듐주석산화물(Indium Tin Oxide: ITO), 산화실리콘을 포함하는 인듐주석산화물(ITSO), 유기인듐, 유기주석, 산화아연(ZnO) 등을 사용할 수 있다.
다음에, 도전막(114)을 에칭하여 소스 전극층(116a), 드레인 전극층(116b)을 형성한다(도 2f 참조). 이 때, 에칭 조건에 따라 도전막(114)의 에칭과 동시에 p형 실리콘층(112)도 에칭되어 막이 감소되는 경우가 있다. 여기서는, 도전막(114)의 에칭과 동시에 p형 실리콘층(112)도 에칭되어 막이 감소되는 경우를 도시한다.
상기 공정에 있어서, p형 실리콘층(112)은 도전막(114)을 에칭할 때에 산화물 반도체층(108)의 에칭을 억제하는 채널 보호층(채널 스톱층)으로서 기능한다. 또한, 산화물 반도체층(108)에 있어서, p형 실리콘층(112)이 형성되지 않는 영역에서는, 도전막(114)의 에칭과 동시에 산화물 반도체층(108)이 막이 감소되는 경우가 있다.
이와 같이, 산화물 반도체층(108)과 접하도록 p형 실리콘층(112)을 형성함으로써, 외부에서 산화물 반도체층(108)에 수소 등의 의도하지 않는 원소가 혼입하는 것을 억제할 수 있다.
이상의 공정에 의하여 트랜지스터(120)를 제작할 수 있다.
또한, 트랜지스터(120)를 덮도록 보호 절연층을 형성하여도 좋다. 보호 절연층으로서는, 예를 들어, CVD법이나 스퍼터법 등을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층 또는 적층으로 형성하면 좋다. 또한, 소스 전극층(116a), 드레인 전극층(116b)을 형성한 후, p형 실리콘층(112)의 노출 부분을 산화(자연 산화도 포함한다) 또는 질화함으로써, 소스 전극층(116a)과 드레인 전극층(116b)의 사이의 영역에 위치하는 p형 실리콘층(112) 위에 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막을 형성하여도 좋다.
또한, 도 2a 내지 도 2f의 공정에 있어서, 산화물 반도체층(108)을 형성한 후, 질소 분위기하 또는 대기 분위기하에 있어서, 100℃ 이상 600℃ 이하, 대표적으로는, 200℃ 이상 400℃ 이하의 열 처리를 행하는 것이 바람직하다. 예를 들어, 질소 분위기하에서 350℃, 1시간의 열 처리를 행할 수 있다. 이 열 처리에 의하여 섬 형상의 산화물 반도체층(108)의 원자 레벨의 재배열이 행해지고, 산화물 반도체층(108) 중에 있어서의 캐리어의 이동을 저해하는 변형을 해방할 수 있는 점에서 중요하다.
또한, 열 처리를 행하는 타이밍은 산화물 반도체층(106)의 형성 후라면 특히 한정되지 않고, p형 실리콘층(110)을 형성한 후, 섬 형상의 p형 실리콘층(112)을 형성한 후, 도전막(114)을 형성한 후, 소스 전극층(116a) 및 드레인 전극층(116b)을 형성한 후 또는 보호 절연층을 형성한 후에 행하여도 좋다. 또한, 열 처리의 조건 등에 따라서는, 산화물 반도체층(108)과 p형 실리콘층(112)의 계면에 산화물 반도체층(108)과 p형 실리콘층(112)의 혼합층(예를 들어, 실리콘의 산화물 등)이 얇게 형성되는 경우가 있다.
그 후, 각종 전극이나 배선을 형성함으로써 트랜지스터(120)를 구비하는 반도체 장치가 완성된다.
또한, 상기 도 2a 내지 도 2f에서는, 산화물 반도체층(108)을 형성한 후에 p형 실리콘층(110)을 형성하는 경우를 도시하지만, 산화물 반도체층(106)과 p형 실리콘층(110)을 연속적으로 적층시켜 형성한 후, 복수의 마스크를 사용하여 각각 p형 실리콘층(112)과 산화물 반도체층(108)에 패터닝하여도 좋다. 이 경우의 제작 방법에 관하여 도 25a 내지 도 25e를 참조하여 설명한다.
우선, 기판(100) 위에 게이트 전극(102)을 형성하고, 계속해서 상기 게이트 전극(102) 위에 게이트 절연층(104)을 형성한다. 계속해서, 게이트 절연층(104) 위에 산화물 반도체층(106)과 p형 실리콘층(110)을 순차로 적층하여 형성한 후, 레지스트 마스크(175)를 선택적으로 형성한다(도 25a 참조). 게이트 절연층(104)으로부터 p형 실리콘층(110)까지, 또는 산화물 반도체층(106)으로부터 p형 실리콘층(110)까지는 연속적으로 성막하는 것이 바람직하다.
다음에, 레지스트 마스크(175)를 사용하여 p형 실리콘층(110) 및 산화물 반도체층(106)의 불필요한 부분을 에칭하여 섬 형상의 산화물 반도체층(108) 및 p형 실리콘층(111)을 형성한다(도 25b 참조). 그 후, 레지스트 마스크(175)를 제거한다.
다음에, p형 실리콘층(111) 위에 레지스트 마스크(176)를 형성하고, 상기 레지스트 마스크(176)를 사용하여 노출한 p형 실리콘층(111)을 에칭함으로써, 섬 형상의 p형 실리콘층(112)을 형성한다(도 25c 참조).
다음에, 게이트 절연층(104), 산화물 반도체층(108) 및 p형 실리콘층(112) 위에 도전막(114)을 형성한 후(도 25d 참조), 상기 도전막(114)을 에칭하여 소스 전극층(116a), 드레인 전극층(116b)을 형성한다(도 25e 참조).
상술한 공정에 의하여 도 26a 내지 도 26c에 도시하는 바와 같은 트랜지스터(124)를 제작할 수 있다. 도 26a 내지 도 26c에 도시하는 트랜지스터(124)는 p형 실리콘층(112)의 폭(Wb)과 산화물 반도체층(108)의 폭(Wc)이 같게 되도록 형성하는 경우를 도시한다. 또한, 도 26a 내지 도 26c에 있어서, 도 26a는 상면도를 도시하고, 도 26b는 도 26a에 있어서의 A1-B1간의 단면도를 도시하고, 도 26c는 도 26a에 있어서의 A2-B2간의 단면도를 도시한다.
이와 같이, 산화물 반도체층(106)과 p형 실리콘층(110)을 연속적으로 형성함으로써, 산화물 반도체층(106)의 표면에 에칭제나 플라즈마 등에 기인하는 손상이 가해지는 것을 저감할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 2]
본 실시형태에서는, 상기 실시형태 1과 다른 트랜지스터의 제작 방법 및 구성에 대해서 도면을 참조하여 설명한다.
먼저, 트랜지스터의 제작 방법에 대해서 도 5a 내지 도 5e를 참조하여 설명한다. 또한, 본 실시형태에서 제시하는 제작 공정(적용할 수 있는 재료 등)은 많은 부분에서 상기 실시형태 1과 공통한다. 따라서, 이하에 있어서는, 중복(重複)하는 부분의 설명은 생략하고, 상이한 점에 대해서 자세히 설명한다.
우선, 기판(100) 위에 게이트 전극(102)을 형성하고, 계속해서 상기 게이트 전극(102) 위에 게이트 절연층(104)을 형성한다. 계속해서, 게이트 절연층(104) 위에 산화물 반도체층(106)과 p형 실리콘층(110)을 순차로 적층하여 형성한 후, 레지스트 마스크(171)를 선택적으로 형성한다(도 5a 참조). 게이트 절연층(104)으로부터 p형 실리콘층(110)까지 또는 산화물 반도체층(106)으로부터 p형 실리콘층(110)까지는 연속적으로 성막하는 것이 바람직하다.
다음에, 레지스트 마스크(171)를 사용하여 p형 실리콘층(110)을 에칭하여 섬 형상의 p형 실리콘층(111)을 형성한다(도 5b 참조). 여기서는, 알칼리계의 에칭 액을 사용한 웨트 에칭을 행한다. 알칼리계의 에칭 액을 사용함으로써 산화물 반도체층(106)과 p형 실리콘층(110)의 에칭 선택비를 크게 얻을 수 있고, p형 실리콘층(110)을 선택적으로 에칭할 수 있다. 또한, 알칼리계의 에칭 액으로서는, 예를 들어, TMAH(Tetra Methyl Ammonium Hydroxide; 테트라메틸암모늄하이드로옥사이드)를 사용할 수 있다.
다음에, 레지스트 마스크(171)를 사용하여 산화물 반도체층(106)을 에칭하여 섬 형상의 산화물 반도체층(108)을 형성한다(도 5c 참조). 여기서는, 산계의 에칭 액을 사용한 웨트 에칭을 행한다. 산계의 에칭 액을 사용함으로써, 산화물 반도체층(106)과 p형 실리콘층(111)의 에칭 선택비를 크게 얻을 수 있고, 산화물 반도체층(106)을 선택적으로 에칭할 수 있다. 또한, 산계의 에칭 액으로서는, 예를 들어, 인산, 아세트산, 질산 및 물의 혼합액(혼산알루미늄액이라고도 함)을 사용할 수 있다.
다음에, 레지스트 마스크(171)를 사용하여 p형 실리콘층(111)을 에칭하여 섬 형상의 p형 실리콘층(112)을 형성한다(도 5d 참조). 여기서는, 알칼리계 에칭 액을 사용한 웨트 에칭을 다시 행한다. 알칼리계의 에칭 액을 사용함으로써, 산화물 반도체층(108)과 p형 실리콘층(111)의 에칭 선택비를 크게 얻을 수 있고, p형 실리콘층(111)을 선택적으로 에칭할 수 있다. 여기서는, 에칭이 등방적으로 진행하고, p형 실리콘층(111)의 측면이 에칭(사이드 에칭)된다. 또한, 알칼리계의 에칭 액으로서는, 예를 들어, TMAH(Tetra Methyl Ammonium Hydroxide; 테트라메틸암모늄하이드로옥사이드)를 사용할 수 있다.
이와 같이, 산화물 반도체층의 에칭 후에 계속해서 p형 실리콘층을 에칭함으로써, 마스크를 추가하지 않고, 산화물 반도체층과 p형 실리콘층의 에칭을 행할 수 있기 때문에 공정을 간략화할 수 있다.
다음에, 게이트 절연층(104), 산화물 반도체층(108) 및 p형 실리콘층(112) 위에 도전막을 형성한 후, 상기 도전막을 에칭하여 소스 전극층(116a), 드레인 전극층(116b)을 형성한다(도 5e 참조).
상술한 공정에 의하여 도 6a 내지 도 6c에 도시하는 바와 같은 트랜지스터(130)를 제작할 수 있다. 또한, 도 6a 내지 도 6c에 있어서, 도 6a는 상면도를 도시하고, 도 6b는 도 6a에 있어서의 A1-B1간의 단면도를 도시하고, 도 6c는 도 6a에 있어서의 A2-B2간의 단면도를 도시한다.
도 5a 내지 도 5e에 도시하는 제작 방법을 사용한 경우에는, 도 6a 내지 도 6c에 도시하는 바와 같이, p형 실리콘층(112)의 폭(Wb)이 산화물 반도체층(108)의 폭(Wc)보다 작게 되는 것과 함께, p형 실리콘층(112)의 길이(Lb)가 산화물 반도체층(108)의 길이(Lc)보다 작게 된다.
도 5a 내지 도 5e의 제작 공정에 있어서, 산화물 반도체층(106)과 p형 실리콘층(110)을 연속적으로 형성함으로써 산화물 반도체층(106)의 표면에 에칭제나 플라즈마 등에 기인하는 손상이 가해지는 것을 저감할 수 있다. 산화물 반도체층 위에 상기 산화물 반도체층과 에칭 선택비를 얻을 수 있는 p형 실리콘층을 형성함으로써, 산화물 반도체층과 p형 실리콘층의 에칭을 행하는 경우라도, 마스크를 추가하지 않고 공정을 간략화할 수 있다.
또한, 트랜지스터(130)를 형성한 후, 상기 트랜지스터(130)를 덮도록 보호 절연층을 형성하여도 좋다. 또한, 도 5a 내지 도 5e의 공정에 있어서, 산화물 반도체층(108)을 형성한 후, 질소 분위기하 또는 대기 분위기하에 있어서, 열 처리를 행하여도 좋다.
또한, 도 6a 내지 도 6c에 도시하는 트랜지스터(130)의 제작 방법은 도 5a 내지 도 5e에 도시한 방법에 한정되지 않는다. 예를 들어, 도 5c의 공정까지 행한 후, 레지스트 마스크(171)에 대해서 산소 플라즈마에 의한 애싱을 행함으로써, 레지스트 마스크(171)를 등방적으로 축소시켜 p형 실리콘층(111)의 일부를 노출시킨 후, p형 실리콘층(111)의 노출된 부분을 에칭함으로써 p형 실리콘층(112)을 형성하여도 좋다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 3]
본 실시형태에서는 상기 실시형태 1 및 실시형태 2와 다른 트랜지스터 및 그 제작 방법에 대해서 도면을 참조하여 설명한다. 또한, 본 실시형태에서 제시하는 제작 공정(적용할 수 있는 재료 등)은 많은 부분에서 상기 실시형태 1과 공통한다. 따라서 이하에 있어서는 중복하는 부분의 설명은 생략하고, 상이한 점에 대해서 상세히 설명한다.
도 7a 및 도 7b에 도시하는 트랜지스터(140)는 기판(100) 위에 형성된 게이트 전극(102)과 게이트 전극(102) 위에 형성된 게이트 절연층(104)과, 게이트 절연층(104) 위에 형성된 산화물 반도체층(108)과, 산화물 반도체층(108)의 표면 위에 접하도록 형성된 p형 실리콘층(112)과, 산화물 반도체층(108)의 표면 위에 접하도록 형성된 소스 전극층(116a) 및 드레인 전극층(116b)을 갖고, 산화물 반도체층(108)에 있어서 소스 전극층(116a) 및 드레인 전극층(116b)과 접하는 영역에 저저항 영역(109a, 109b)이 형성된다.
즉, 본 실시형태에서 제시하는 트랜지스터(140)는 상기 실시형태에서 제시한 구성에 있어서, 산화물 반도체층(108)의 p형 실리콘층(112)이 형성되지 않는 영역에 저저항 영역(109a, 109b)을 추가한 구성으로 된다. 또한, 도 7a 및 도 7b에 있어서, 도 7a는 상면도를 도시하고, 도 7b는 도 7a에 있어서의 A1-B1의 단면도를 도시한다.
저저항 영역(109a, 109b)은 산화물 반도체층(108)에 있어서, 산소를 결손시킴으로써(p형 실리콘층(112)이 접하는 영역과 비교하여 산소 결손 상태로 함으로써) 형성할 수 있다. 산소 결손은 산화물 반도체층(108)에 있어서 p형 실리콘층(112)이 형성되지 않는 영역에 선택적으로 수소, 아르곤 등의 환원성의 가스로 플라즈마 처리함으로써 형성하면 좋다.
그 외에도, 산화물 반도체층(108)에 선택적으로 수소를 첨가함으로써, 저저항 영역(109a, 109b)을 형성하여도 좋다.
저저항 영역(109a, 109b)은 트랜지스터(140)에 있어서 소스 영역 또는 드레인 영역으로서 기능하고, 저저항 영역(109a)에 소스 전극층(116a)을 접하여 형성하고, 저저항 영역(109b)에 드레인 전극층(116b)을 접하여 형성함으로써, 산화물 반도체층(108)과 소스 전극층(116a) 및 드레인 전극층(116b)의 콘택트 저항을 저감시킬 수 있다.
다음에, 도 7a 및 도 7b에 도시하는 트랜지스터의 제작 방법의 일례에 관하여 도 8a 내지 도 8d를 참조하여 설명한다.
우선, 상기 도 2a 내지 도 2d에서 도시한 공정을 행하고, p형 실리콘층(112)의 에칭에 사용한 레지스트 마스크(172)를 잔존시킨다(도 8a 참조).
다음에, 레지스트 마스크(172)를 사용하여 산화물 반도체층(108)에 수소, 아르곤 등의 환원성의 가스로 플라즈마 처리하여 상기 산화물 반도체층(108)에 저저항 영역(109a, 109b)을 형성한다(도 8b 참조).
다음에, 게이트 절연층(104), 산화물 반도체층(108) 및 p형 실리콘층(112) 위에 도전막(114)을 형성한다(도 8c 참조). 또한, 도전막(114)이 산화물 반도체층(108)의 저저항 영역(109a, 109b)에 접하도록 형성한다.
다음에, 도전막(114)을 에칭하여 소스 전극층(116a), 드레인 전극층(116b)을 형성한다(도 8d 참조).
상술한 공정에 의하여 트랜지스터(140)을 제작할 수 있다.
또한, 트랜지스터(140)를 형성한 후, 상기 트랜지스터(140)를 덮도록 보호 절연층을 형성하여도 좋다. 또한, 도 8a 내지 도 8d의 공정에 있어서, 산화물 반도체층(108)을 형성한 후, 질소 분위기하 또는 대기 분위기하에 있어서 열 처리를 행하여도 좋다.
또한, 도 7a 내지 도 8d에서는 산화물 반도체층(108)에 저저항 영역(109a, 109b)을 형성함으로써, 산화물 반도체층(108)과 소스 전극층(116a) 및 드레인 전극층(116b)의 콘택트 저항을 저감하는 경우를 도시하지만, 이것에 한정되지 않는다.
도 9a 및 도 9b에 도시하는 트랜지스터(141)와 같이, 산화물 반도체층(108)과 소스 전극층(116a) 및 드레인 전극층(116b)의 사이에 각각 제 1 금속 산화물층(115a), 제 2 금속 산화물층(115b)을 형성한 구성으로 하여도 좋다. 또한, 도 9a 내지 도 9c에 있어서, 도 9a는 상면도를 도시하고, 도 9b는 도 9a에 있어서의 A1-B1의 단면도를 도시한다.
제 1 금속 산화물층(115a), 제 2 금속 산화물층(115b)은, 적어도 산화물 반도체층(108)보다 저항이 작은 금속 산화물로 형성하면 좋다.
또한, 제 1 금속 산화물층(115a), 제 2 금속 산화물층(115b)은 산화물 반도체층(108)과 같은 재료를 사용하고, 또 상이한 성막 조건으로 형성할 수 있다. 예를 들어, 산화물 반도체층(108), 제 1 금속 산화물층(115a), 제 2 금속 산화물층(115b)으로서 In-Ga-Zn-O계의 비단결정막을 사용하는 경우, 제 1 금속 산화물층(115a), 제 2 금속 산화물층(115b)의 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량과 아르곤 가수의 유량의 비율보다도 산화물 반도체층(108)의 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량이 차지하는 비율이 많은 조건으로 한다. 구체적으로는, 제 1 금속 산화물층(115a), 제 2 금속 산화물층(115b)의 In-Ga-Zn-O계 비단결정막의 성막 조건을 희 가스(아르곤 또는 헬륨 등) 분위기하(또는 산소 가스 10% 이하, 아르곤 가스 90% 이상)로 하고, 산화물 반도체층(108)의 In-Ga-Zn-O계 비단결정막의 성막 조건을 산소 혼합 분위기하(산소 가스 유량은 희 가스 유량의 비율보다 많다)로 할 수 있다.
이와 같이, 산화물 반도체층(108)과 소스 전극층(116a) 및 드레인 전극층(116b)의 사이에 제 1 금속 산화물층(115a), 제 2 금속 산화물층(115b)을 각각 형성함으로써, 소스 전극층(116a) 및 드레인 전극층(116b)으로부터의 캐리어의 주입 장벽을 저감할 수 있기 때문에, 산화물 반도체층(108)과 소스 전극층(116a) 및 드레인 전극층(116b)의 콘택트 저항을 저감할 수 있다.
또한, 제 1 금속 산화물층(115a), 제 2 금속 산화물층(115b)은 상기 도 2a 내지 도 2d까지의 공정을 행한 후, p형 실리콘층(112) 및 산화물 반도체층(108) 위에 금속 산화물층과 도전막(114)을 순차로 적층하여 형성하고, 도전막(114)과 마찬가지로 에칭함으로써 형성할 수 있다. 이 때, 에칭 조건과 선택하는 재료에 따라 도전막(114)과 금속 산화물층, 또는 도전막(114)과 금속 산화물층과 산화물 반도체층(108)이 동시에 에칭되는 경우가 있다.
또한, 도 9c에 도시하는 트랜지스터(142)와 같이, 산화물 반도체층(108)에 저저항 영역(109a, 109b)을 형성하는 것과 함께, 제 1 금속 산화물층(115a), 제 2 금속 산화물층(115b)을 형성한 구성으로 하여도 좋다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 4]
본 실시형태에서는 상기 실시형태 1 내지 실시형태 3과 상이한 트랜지스터 및 그 제작 방법에 대해서 도면을 참조하여 설명한다. 또한, 본 실시형태에서 제시하는 제작 공정(적용할 수 있는 재료 등)은 많은 부분에 있어서 상기 실시형태 1과 공통한다. 따라서 이하에서는 중복하는 부분의 설명은 생략하고, 상이한 점에 대해서 상세히 설명한다.
도 10a 및 도 10b에 도시하는 트랜지스터(150)는 기판(100) 위에 형성된 게이트 전극(102)과, 게이트 전극(102) 위에 형성된 게이트 절연층(104)과, 게이트 절연층(104) 위에 형성된 소스 전극층(116a) 및 드레인 전극층(116b)과, 소스 전극층(116a) 및 드레인 전극층(116b) 위에 형성되는 것과 함께, 게이트 전극(102)의 상방이며 소스 전극층(116a) 및 드레인 전극층(116b)의 사이의 영역에 위치하는 게이트 절연층(104) 위에 형성된 산화물 반도체층(108)과, 산화물 반도체층(108)을 덮어 형성된 p형 실리콘층(112)을 갖는다.
즉, 본 실시형태에서 제시하는 트랜지스터(150), 트랜지스터(151)는 상기 실시형태에서 제시한 구성에 있어서, 소스 전극층(116a) 및 드레인 전극층(116b)과 산화물 반도체층(108)의 상하(적층 순서)가 교체된 구성이 된다. 도 10a 내지 도 10c에 도시한 구조를 바텀 게이트ㆍ바텀 콘택트형이라고도 부른다. 또한, 도 10a 내지 도 10c에 있어서, 도 10a는 상면도를 도시하고, 도 10b는 도 10a에 있어서의 A1-B1의 단면도를 도시한다.
도 10a 및 도 10b에 도시하는 바와 같이, 산화물 반도체층(108)의 백 채널 측(게이트 전극(102)이 존재하는 측과 반대 측의 표면)에 접하도록 p형 실리콘층(112)을 형성함으로써, 수소가 산화물 반도체층(108)에 혼입하는 것을 억제할 수 있다. 결과적으로, 수소의 혼입에 기인하는 산화물 반도체층(108)의 반도체 특성의 변동을 억제하고, 나아가서는 산화물 반도체층(108)을 채널층으로 하는 트랜지스터의 특성의 변동을 억제할 수 있다.
또한, 도 10c에 도시하는 트랜지스터(151)와 같이, 소스 전극층(116a) 및 드레인 전극층(116b)와 산화물 반도체층(108)의 사이에 금속 산화물층(115a, 115b)을 형성한 구성으로 하여도 좋다. 금속 산화물층(115a, 115b)을 형성함으로써, 산화물 반도체층(108)과 소스 전극층(116a) 및 드레인 전극층(116b)의 콘택트 저항을 저감할 수 있다.
다음에, 도 10a 및 도 10b에 도시하는 트랜지스터의 제작 방법의 일례에 대해서 도 11a 내지 도 11e를 참조하여 설명한다.
우선, 기판(100) 위에 게이트 전극(102)을 형성하고, 계속해서 상기 게이트 전극(102) 위에 게이트 절연층(104)을 형성하고, 그 후, 게이트 절연층(104) 위에 소스 전극층(116a) 및 드레인 전극층(116b)을 형성한다(도 11a 참조).
다음에, 소스 전극층(116a) 및 드레인 전극층(116b)을 덮도록 산화물 반도체층(106)을 형성한다(도 11b 참조).
다음에, 산화물 반도체층(106)을 에칭하여 섬 형상의 산화물 반도체층(108)을 형성한다(도 11c 참조). 이 때, 섬 형상의 산화물 반도체층(108)을 적어도 게이트 전극(102)의 상방에 잔존시키도록 산화물 반도체층(106)을 에칭한다.
다음에, 산화물 반도체층(108)을 덮도록 p형 실리콘층(110)을 형성한다(도 11d 참조).
다음에, p형 실리콘층(110)을 에칭하여 섬 형상의 p형 실리콘층(112)을 형성한다(도 11e 참조).
이상의 공정에 의하여 트랜지스터(150)를 제작할 수 있다.
또한, 트랜지스터(150)를 형성한 후, 상기 트랜지스터(150)를 덮도록 보호 절연층을 형성하여도 좋다. 또한, 도 11a 내지 도 11e의 공정에 있어서, 산화물 반도체층(108)을 형성한 후, 질소 분위기하 또는 대기 분위기하에서 열 처리를 행하여도 좋다.
또한, 도 10c에 도시하는 트랜지스터를 제작하는 경우에는, 도 11a에 있어서 게이트 절연층(104) 위에 소스 전극층(116a) 및 드레인 전극층(116b)을 구성하는 도전막과 금속 산화물막(115a, 115b)을 구성하는 금속 산화물층을 순차로 적층하여 형성한 후, 에칭하면 좋다. 또한, 10c에 도시하는 구조는 산화물 반도체층(106)을 에칭하여 섬 형상의 산화물 반도체층(108)을 형성할 때에 금속 산화물층(115a, 115b)도 동시에 에칭되는 경우를 도시한다.
또한, 도 11a 내지 도 11e에서는 산화물 반도체층(108)을 완전히 덮도록 섬 형상의 p형 실리콘층(112)을 형성하는 경우를 도시하지만, 이것에 한정되지 않는다. p형 실리콘층(112)은 적어도 산화물 반도체층(108)에 있어서 채널이 형성되는 영역에 접하도록 형성하면 좋고, 예를 들어, 도 12a 및 도 12b에 도시하는 트랜지스터(152)와 같이, 산화물 반도체층(108)의 일부에 접하도록 p형 실리콘층(112)을 형성할 수 있다. 도 12a 및 도 12b에서는, p형 실리콘층(112)을 산화물 반도체층(108)의 일부에 접하도록 형성하고(소스 전극층(116a) 및 드레인 전극층(116b)과 접하지 않도록 형성하고), p형 실리콘층(112), 산화물 반도체층(108), 소스 전극층(116a) 및 드레인 전극층(116b) 위에 보호 절연층(119)을 형성하는 경우를 도시한다.
보호 절연층(119)으로서는, 예를 들어, CVD법이나 스퍼터법 등을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층 또는 적층으로 형성하면 좋다.
또한, 도 12a 및 도 12b에 있어서, 도 12a는 상면도를 도시하고, 도 12b는 도 12a에 있어서의 A1-B1의 단면도를 도시한다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 5]
본 실시형태에서는 상기 실시형태 1 내지 실시형태 4에서 제시한 트랜지스터를 구비하는 반도체 장치의 사용 형태의 일례인 표시 장치의 제작 공정에 대해서 도면을 사용하여 설명한다. 또한 본 실시형태에서 제시하는 제작 공정(적용할 수 있는 재료 등)의 일부는 많은 부분에서 상기 실시형태 1과 공통한다. 따라서, 이하에 있어서는, 중복하는 부분의 설명은 생략하고, 상이한 점에 대해서 자세히 설명한다. 또한, 이하의 설명에 있어서, 도 15 내지 도 19는 상면도를 도시하고, 도 13a 내지 도 14c는 도 15 내지 도 19에 있어서의 A3-B3, A4-B4간의 단면도를 도시한다.
우선, 절연 표면을 갖는 기판(100) 위에 배선 및 전극(게이트 전극(102)을 포함하는 게이트 배선, 용량 배선(308), 제 1 단자(321))을 형성하고, 그 후, 게이트 절연층(104)과 산화물 반도체층(106)을 계속해서 형성한다(도 13a 및 도 15 참조).
용량 배선(308), 제 1 단자(321)는 게이트 전극(102)과 동일한 재료를 사용하여 동시에 형성할 수 있다.
다음에, 산화물 반도체층(106)을 에칭하여 섬 형상의 산화물 반도체층(108)을 형성한 후(도 16 참조), 산화물 반도체층(108)을 덮도록 p형 실리콘층(110)을 형성한다(도 13b 참조). 이 때, 섬 형상의 산화물 반도체층(108)을 적어도 게이트 전극(102)의 상방에 잔존시키도록 산화물 반도체층(106)을 에칭한다.
다음에, p형 실리콘층(110)을 에칭하여 섬 형상의 p형 실리콘층(112)을 형성한다(도 13c 및 도 17 참조). 이 때, 섬 형상의 p형 실리콘층(112)을 적어도 게이트 전극(102)과 중첩하는 영역에 잔존시키도록 p형 실리콘층(110)을 에칭한다. 또한, 산화물 반도체층(108)의 적어도 일부를 노출시키도록 p형 실리콘층(110)을 에칭한다.
다음에, 제 1 단자(321)를 노출시키도록 게이트 절연층(104)에 콘택트 홀(313)을 형성한 후, 게이트 절연층(104), 산화물 반도체층(108) 및 p형 실리콘층(112)을 덮도록 도전막(114)을 형성한다(도 13d 참조). 이로써 도전막(114)과 제 1 단자(321)가 콘택트 홀(313)을 통하여 전기적으로 접속된다.
다음에, 도전막(114)을 에칭하여 소스 전극층(116a), 드레인 전극층(116b), 접속 전극(320), 제 2 단자(322)를 형성한다(도 14a 및 도 18 참조). 이 때, p형 실리콘층(112)은 산화물 반도체층(108)의 채널 보호층으로서 기능한다.
제 2 단자(322)는 소스 배선(소스 전극층(116a)을 포함하는 소스 배선)과 전기적으로 접속되는 구성으로 할 수 있다. 또한, 접속 전극(320)은 제 1 단자(321)와 직접 접속되는 구성으로 할 수 있다.
상술한 공정에 의하여 트랜지스터(160)를 제작할 수 있다.
다음에, 200℃ 이상 600℃ 이하, 대표적으로는 300℃ 이상 500℃ 이하의 열 처리를 행하는 것이 바람직하다. 예를 들어, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 산화물 반도체층(108)을 구성하는 In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 효과적이다. 또한, 열 처리를 행하는 타이밍은 산화물 반도체층(106)의 성막 후이면 특히 한정되지 않고, 예를 들어, 이후 형성하는 화소 전극을 형성한 후에 행하여도 좋다.
다음에, 트랜지스터(160)를 덮는 보호 절연층(340)을 형성하고, 상기 보호 절연층(340)을 선택적으로 에칭하여 드레인 전극층(116b)에 도달되는 콘택트 홀(325), 접속 전극(320)에 도달되는 콘택트 홀(326), 및 제 2 단자(322)에 도달되는 콘택트 홀(327)을 형성한다(도 14b 참조).
다음에, 드레인 전극층(116b)과 전기적으로 접속되는 투명 도전층(310), 접속 전극(320)에 전기적으로 접속되는 투명 도전층(328), 및 제 2 단자(322)에 전기적으로 접속되는 투명 도전층(329)을 형성한다(도 14c, 도 19 참조).
투명 도전층(310)은 화소 전극으로서 기능하고, 투명 도전층(328, 329)은 FPC와 접속하기 위하여 사용되는 전극 또는 배선이 된다. 더 구체적으로는, 접속 전극(320) 위에 형성된 투명 도전층(328)을 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극으로서 사용하고, 제 2 단자(322) 위에 형성된 투명 도전층(329)을 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극으로서 사용할 수 있다.
또한, 용량 배선(308), 게이트 절연층(104), 보호 절연층(340), 및 투명 도전층(310)으로 유지 용량을 형성할 수 있다. 이 경우, 용량 배선(308)과 투명 도전층(310)이 전극이 되고, 게이트 절연층(104)과 보호 절연층(340)이 유전체가 된다.
투명 도전층(310, 328, 329)은 산화인듐(In2O3), 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기한다), 산화인듐산화아연합금(In2O3-ZnO) 등을 스퍼터법이나 진공 증착법 등을 사용하여 형성할 수 있다. 예를 들어, 투명 도전막을 성막한 후, 상기 투명 도전막 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거함으로써 투명 도전층(310, 328, 329)을 형성할 수 있다.
상술한 공정에 의하여, 보텀 게이트형의 n채널형 박막 트랜지스터나 유지 용량 등의 소자를 완성시킬 수 있다. 그리고, 이들 소자를 각각의 화소에 대응하여 매트릭스 형상으로 배치함으로써, 액티브 매트릭스형의 표시 장치를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 6]
본 실시형태에서는 박막 트랜지스터를 구비하는 반도체 장치로서 액정 표시 장치의 예를 제시한다. 우선, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여 도 20a 내지 도 20c를 사용하여 설명한다. 도 20a 및 도 20c는 제 1 기판(4001) 위에 형성된 산화물 반도체층을 갖는 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를 제 2 기판(4006)과의 사이에 씰재(4005)에 의하여 밀봉한 패널의 상면도이며, 도 20c는 도 20a 및 도 20b의 M-N의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 형성된다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여, 액정층(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)로 둘러싸인 영역과는 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 20a는 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이며, 도 20b는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는 복수의 박막 트랜지스터를 갖고, 도 20c에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성된다.
박막 트랜지스터(4010, 4011)는 상기 실시형태에서 제시한 구조를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 또한, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 겹치는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 협지한다.
제 1 기판(4001), 제 2 기판(4006)으로서는 유리, 금속(대표적으로는 스테인리스), 세라믹, 플라스틱을 사용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플로라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻을 수 있는 기둥 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위하여 형성된다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상(Blue Phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에, 온도 범위를 개선하기 위하여 5중량% 이상의 키랄(chiral)제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 10㎲ 내지 100㎲로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 본 실시형태에서 제시하는 액정 표시 장치는 투과형 액정 표시 장치의 예이지만, 액정 표시 장치는 반사형 액정 표시 장치라도 적용할 수 있고, 반 투과형 액정 표시 장치라도 적용할 수 있다.
또한, 본 실시형태에서 제시하는 액정 표시 장치에서는 기판의 외측(시인측(視認側))에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층의 순서로 설치하는 예를 제시하지만, 편광판은 기판의 내측에 설치하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제조 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 본 실시형태에서는 박막 트랜지스터의 표면 요철을 저감하기 위하여, 및 박막 트랜지스터의 신뢰성을 향상시키기 위하여, 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성이다. 또한, 보호막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것이며 치밀한 막이 바람직하다. 보호막은 스퍼터법을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터법으로 형성하는 예를 제시하지만, 특히 한정되지 않고, 다양한 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기서는, 절연층(4020)의 1층째로서 스퍼터법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록(hillock)을 방지하는 효과가 있다.
또한, 보호막의 2층째로서 절연층을 형성한다. 여기서는, 절연층(4020)의 2층째로서 스퍼터법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여 TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 반도체층의 어닐링(200℃ 이상 400℃ 이하)을 행하여도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(붕소 인 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 절연층(4021)을 형성하여도 좋다.
또한, 실록산계 수지란 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(有機基)(예를 들어, 알킬기나 아릴기)나 플루오르기를 사용하여도 좋다. 또한, 유기기는 플루오르기를 가져도 좋다.
절연층(4021)의 형성 방법은 특히 한정되지 않고, 그 재료에 따라, 스퍼터법, SOG법, 스핀 코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에 반도체층의 어닐링(200℃ 이상 400℃ 이하)을 행하여도 좋다. 절연층(4021)의 소성 공정과 반도체층의 어닐링을 겸함으로써 효율적으로 반도체 장치를 제작할 수 있게 된다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)은 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 파장 550㎚에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ωㆍcm 이하인 것이 바람직하다.
도전성 고분자로서는 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 송신되는 각종 신호 및 인가되는 각종 전위는 FPC(4018)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4015)이 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은 FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속된다.
또한, 도 20a, 도 20b, 도 20c에서는 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001)에 실장하는 예를 도시하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도로 형성하여 실장하여도 좋다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 7]
본 실시형태에서는 트랜지스터를 구비하는 반도체 장치의 일례로서 전자 페이퍼를 제시한다.
도 21은 반도체 장치의 일례로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 반도체 장치에 사용되는 박막 트랜지스터(581)로서는 상기 실시형태 1 내지 실시형태 5에서 제시하는 박막 트랜지스터와 같은 방법으로 제작할 수 있다.
도 21의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 구분하여 도포된 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 생기게 함으로써, 구형 입자의 방향을 제어하여 표시하는 방법이다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 바텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층이 제 1 전극층(587)과, 절연층(583, 584, 585)에 형성된 콘택트 홀을 사이에 두고, 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 가지고, 주위가 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)가 형성된다(도 21 참조). 도 21에 있어서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은 박막 트랜지스터(58l)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 상기 실시형태에 제시하는 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 기판(596)에 형성된 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에 전기 영동 소자를 사용할 수도 있다. 이 경우, 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 봉입한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층 사이에 형성되는 마이크로 캡슐은 제 1 전극층과 제 2 전극층에 의하여 전장이 주어지면, 흰 미립자와 검은 미립자가 반대 방향으로 이동하여 백색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트가 불필요하고, 또한 소비 전력이 작고, 어두운 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않은 경우라도, 한번 표시한 상을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능이 딸린 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우라도 표시된 상을 보존해 둘 수 있다.
상술한 바와 같이 함으로써, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 8]
본 실시형태에서는 트랜지스터를 구비하는 반도체 장치로서 발광 표시 장치의 예를 제시한다. 표시 장치가 갖는 표시 소자로서, 여기서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 제시한다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 일반적으로 전자는 유기 EL소자라고 불리고, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이러한 메커니즘 때문에, 이들 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형(局在型) 발광이다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여 도 22a 및 도 22b를 사용하여 설명한다. 도 22a는 제 1 기판(4501) 위에 형성된 박막 트랜지스터(4509, 4510) 및 발광 소자(4511)를 제 2 기판(4506) 사이에 씰재(4505)에 의하여 밀봉된 패널의 상면도이고, 도 22b는 도 22a의 H-I의 단면도에 상당한다. 또한, 여기서는 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 형성된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여, 충전재(4507)와 함께 밀봉된다. 상술한 바와 같이, 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 복수의 박막 트랜지스터를 갖고, 도 22b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는 상기 실시형태에서 제시한 구조를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 제시하는 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출되는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성을 적절히 바꿀 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히, 감광성을 갖는 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단층으로 구성되어도 좋고, 복수 층이 적층되도록 형성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4515)이 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4515)은 FPC(4518a)가 갖는 단자와, 이방성 도전막(4519)을 통하여 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 제 2 기판(4506)은 투광성을 가져야 한다. 이 경우에는 유리 판, 플라스틱 판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐부티랄), 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다.
또한, 필요하면, 발광 소자의 사출 면에 편광판, 또는 원형 편광판(타원형 편광판을 포함한다), 위상차판(1/4 파장판, 1/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산하고, 반사를 저감할 수 있는 안티글레어(anti-glare) 처리를 적용할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로로서 실장되어도 좋다. 또한, 신호선 구동 회로만, 또는 일부분, 또는 주사선 구동 회로만, 또는 일부분만을 별도로 형성하여 실장하여도 좋고, 본 실시형태는 도 22a 및 도 22b의 구성에 한정되지 않는다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
[실시형태 9]
상기 실시형태에 제시한 박막 트랜지스터를 구비하는 반도체 장치는 각종 전자 기기(유기기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 23a는 텔레비전 장치(9600)의 일례를 도시한 것이다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행할 수도 있다.
도 23b는 디지털 포토 프레임(9700)의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은 표시부와 동일 면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상의 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 24a는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐할 수 있도록 연결된다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도 24a에 도시하는 휴대형 유기기는 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888; 힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로 폰(9889)) 등을 구비한다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 형성된 구성으로 할 수 있다. 도 24a에 도시하는 휴대형 유기기는 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 하여 정보를 공유하는 기능을 갖는다. 또한, 도 24a에 도시하는 휴대형 유기기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 24b는 대형 유기기인 슬롯 머신(9900)의 일례를 도시한 것이다. 슬롯 머신(9900)은 케이스(9901)에 표시부(9903)가 내장된다. 또한, 슬롯 머신(9900)은 그 외, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은 상기의 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 형성된 구성으로 할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
100: 기판 102: 게이트 전극
104: 게이트 절연층 106, 108: 산화물 반도체층
109a, 109b: 저저항 영역 110, 111, 112: p형 실리콘층
114: 도전막 115a, 115b: 금속 산화물층
116a: 소스 전극층 116b: 드레인 전극층
119: 보호 절연층
120, 121, 122, 123, 124, 130, 140, 141, 142, 150, 151, 152, 160: 트랜지스터
171, 172, 175, 176: 레지스트 마스크 308: 용량 배선
310: 투명 도전층 313, 325, 326, 327: 콘택트 홀
320: 접속 전극 321: 제1 단자
322: 제2 단자 328, 329: 투명 도전층
340: 보호 절연층 580, 596: 기판
581: 박막 트랜지스터 583: 절연층
587: 제1 전극층 588: 제2 전극층
589: 구형 입자 594: 캐비티
595: 충전재 902: 게이트 전극
904: 게이트 절연층 908: 화합물 반도체층
912: p형 실리콘층 922: n형 실리콘층
4001: 제1 기판 4002: 화소부
4003: 신호선 구동회로 4004: 주사선 구동회로
4005: 씰재 4006: 제2 기판
4008: 액정층 4010, 4011: 박막 트랜지스터
4013: 액정소자 4015: 접속 단자 전극
4016: 단자전극 4018: FPC
4019: 이방성 도전막 4020, 4021, 4032: 절연층
4030: 화소 전극층 4031: 대향 전극층
4501: 제1 기판 4502: 화소부
4503a, 4503b: 신호선 구동회로 4504a, 4504b: 주사선 구동회로
4505: 씰재 4506: 제2 기판
4507: 충전재 4509, 4510: 박막 트랜지스터
4511: 발광 소자 4512: 전계 발광층
4513: 제2 전극층 4515: 접속 단자 전극
4516: 단자 전극 4517: 제1 전극층
4518a, 4518b: FPC 4519: 이방성 도전막
4520: 격벽 590a: 흑색 영역
590b: 백색 영역 916a: 소스 전극층
916b: 드레인 전극층 9600: 텔레비전 장치
9601: 케이스 9603: 표시부
9605: 스탠드 9607: 표시부
9609: 조작키 9610: 리모트 컨트롤러
9700: 디지털 포토 프레임 9701: 케이스
9703: 표시부 9881: 케이스
9882, 9883: 표시부 9884: 스피커 부
9885: 조작 키 9886: 기록 매체 삽입부
9887: 삽입 단자 9888: 센서
9890: LED 램프 9889: 마이크로 폰
9891: 케이스 9893: 연결부
9900: 슬롯 머신 9901: 케이스
9903: 표시부

Claims (19)

  1. 게이트 전극과;
    상기 게이트 전극 위에 형성된 게이트 절연층과;
    상기 게이트 절연층 위에 형성되고, 상기 게이트 전극과 중첩하는 산화물 반도체층과;
    상기 산화물 반도체층의 표면 위에 접하여 형성되는 실리콘층과;
    상기 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 포함하고,
    상기 실리콘층은 p형 도전성을 갖는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 상기 산화물 반도체층의 표면의 일부 위에 접하여 형성되고,
    상기 산화물 반도체층의 표면의 일부는 상기 실리콘층과 상기 산화물 반도체층이 서로 접하지 않는 영역의 적어도 일부인, 반도체 장치.
  3. 제 2 항에 있어서,
    소스 영역으로서 기능하는 제 1 저저항 영역이 상기 산화물 반도체층의 제 1 영역에 형성되고,
    상기 제 1 영역은 상기 소스 전극층과 접하고,
    드레인 영역으로서 기능하는 제 2 저저항 영역이 상기 산화물 반도체층의 제 2 영역에 형성되고,
    상기 제 2 영역은 상기 드레인 전극층과 접하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 반도체층의 전체 영역은 상기 게이트 전극 위에 배치되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층은 인듐, 아연, 및 갈륨 중 적어도 하나를 포함하는, 반도체 장치.
  6. 게이트 전극과;
    상기 게이트 전극 위에 형성된 게이트 절연층과;
    상기 게이트 절연층 위에 형성되고, 상기 게이트 전극과 중첩하는 산화물 반도체층과;
    상기 산화물 반도체층의 표면의 일부 위에 접하여 형성되는 실리콘층과;
    상기 실리콘층과 상기 산화물 반도체층이 서로 접하지 않는 영역의 적어도 일부로서, 상기 산화물 반도체층의 표면의 일부 위에 접하여 형성되는 제 1 금속 산화물층 및 제 2 금속 산화물층과;
    상기 제 1 금속 산화물층에 전기적으로 접속되는 소스 전극층과;
    상기 제 2 금속 산화물층에 전기적으로 접속되는 드레인 전극층을 포함하고,
    상기 실리콘층은 p형 도전성을 갖는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 금속 산화물층 및 상기 제 2 금속 산화물층은 동일한 물질을 포함하고,
    상기 제 1 금속 산화물층 및 상기 제 2 금속 산화물층의 저항은 상기 산화물 반도체층의 저항보다 낮은, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 금속 산화물층 및 상기 제 2 금속 산화물층은 동일한 물질을 포함하고,
    상기 제 1 금속 산화물층 및 상기 제 2 금속 산화물층은 상기 산화물 반도체층과 같은 물질을 사용하고 다른 성막 조건으로 형성되는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 산화물 반도체층의 전체 영역은 상기 게이트 전극 위에 배치되는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 산화물 반도체층은 인듐, 아연, 및 갈륨 중 적어도 하나를 포함하는, 반도체 장치.
  11. 게이트 전극과;
    상기 게이트 전극 위에 형성된 게이트 절연층과;
    상기 게이트 절연층 위에 형성된 소스 전극층 및 드레인 전극층과;
    상기 게이트 절연층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 형성되고 상기 게이트 전극과 중첩하는 산화물 반도체층과;
    상기 산화물 반도체층의 표면 위에 접하여 형성된 실리콘층을 포함하고,
    상기 소스 전극층 및 드레인 전극층은 상기 산화물 반도체층에 전기적으로 접속되고,
    상기 실리콘층은 p형 도전성을 갖는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 산화물 반도체층의 전체 영역은 상기 게이트 전극 위에 배치되는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 산화물 반도체층은 인듐, 아연, 및 갈륨 중 적어도 하나를 포함하는, 반도체 장치.
  14. 기판 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 전극과 중첩하도록 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층을 덮도록 실리콘층을 형성하는 단계와;
    상기 산화물 반도체층의 일부를 노출시키도록 상기 실리콘층을 에칭하는 단계와;
    상기 실리콘층 및 상기 산화물 반도체층 위에 도전막을 형성하는 단계와;
    소스 전극층 및 드레인 전극층을 형성하도록 상기 도전막을 에칭하는 단계를 포함하고,
    상기 실리콘층은 p형 도전성을 갖는, 반도체 장치의 제작 방법.
  15. 제 14 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 상기 산화물 반도체층의 노출된 부분의 적어도 일부에 접하도록 형성되는, 반도체 장치의 제작 방법.
  16. 제 14 항에 있어서,
    상기 실리콘층은 DC 스퍼터법으로 형성되는, 반도체 장치의 제작 방법.
  17. 기판 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 전극과 중첩하도록 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층을 덮도록 실리콘층을 형성하는 단계와;
    상기 산화물 반도체층의 일부를 노출시키도록 상기 실리콘층을 에칭하는 단계와;
    저저항 영역의 저항이 상기 산화물 반도체층의 저항보다 낮은 상기 저저항 영역을 형성하기 위해서 상기 산화물 반도체층의 노출된 부분에 플라즈마 처리를 행하는 단계와;
    상기 실리콘층 및 상기 산화물 반도체층 위에 도전막을 형성하는 단계와;
    소스 전극층 및 드레인 전극층을 형성하도록 상기 도전막을 에칭하는 단계를 포함하고,
    상기 실리콘층은 p형 도전성을 갖는, 반도체 장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 상기 저저항 영역의 적어도 일부에 접하도록 형성되는, 반도체 장치의 제작 방법.
  19. 제 17 항에 있어서,
    상기 실리콘층은 DC 스퍼터법으로 형성되는, 반도체 장치의 제작 방법.
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