JPH0529627A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0529627A JPH0529627A JP20119591A JP20119591A JPH0529627A JP H0529627 A JPH0529627 A JP H0529627A JP 20119591 A JP20119591 A JP 20119591A JP 20119591 A JP20119591 A JP 20119591A JP H0529627 A JPH0529627 A JP H0529627A
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- semiconductor thin
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Abstract
(57)【要約】
【目的】 オン電流に大きな影響を与えることなく、カ
ットオフ電流を十分に低減する。 【構成】 基板１の上面には下地絶縁性薄膜２が設けら
れている。下地絶縁性薄膜２の上面にはカットオフ電流
抑制層３が設けられている。カットオフ電流抑制層３の
上面の所定の個所にはポリシリコンからなる半導体薄膜
４が設けられている。半導体薄膜４およびカットオフ電
流抑制層３の上面にはゲート絶縁膜５が設けられてい
る。半導体薄膜４のチャネル領域６に対応する部分のゲ
ート絶縁膜５の上面にはゲート電極７が設けられてい
る。ゲート電極７の両側における半導体薄膜４には不純
物を高濃度に含有されたソース・ドレイン領域８が設け
られている。カットオフ電流抑制層３は、ソース・ドレ
イン領域８と反対の導電型の不純物（ソース・ドレイン
領域８がｎ型の場合にはｐ型の不純物、ｐ型の場合には
ｎ型の不純物）が含有されたアモルファスシリコンから
なっている。
ットオフ電流を十分に低減する。 【構成】 基板１の上面には下地絶縁性薄膜２が設けら
れている。下地絶縁性薄膜２の上面にはカットオフ電流
抑制層３が設けられている。カットオフ電流抑制層３の
上面の所定の個所にはポリシリコンからなる半導体薄膜
４が設けられている。半導体薄膜４およびカットオフ電
流抑制層３の上面にはゲート絶縁膜５が設けられてい
る。半導体薄膜４のチャネル領域６に対応する部分のゲ
ート絶縁膜５の上面にはゲート電極７が設けられてい
る。ゲート電極７の両側における半導体薄膜４には不純
物を高濃度に含有されたソース・ドレイン領域８が設け
られている。カットオフ電流抑制層３は、ソース・ドレ
イン領域８と反対の導電型の不純物（ソース・ドレイン
領域８がｎ型の場合にはｐ型の不純物、ｐ型の場合には
ｎ型の不純物）が含有されたアモルファスシリコンから
なっている。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタおよ
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】例えばコプラナ型の薄膜トランジスタ
は、一般に、シリコン、石英、耐熱性ガラス等からなる
基板上に直接または酸化シリコンや窒化シリコン等から
なる下地絶縁性薄膜を介してポリシリコン等からなる半
導体薄膜を設け、この半導体薄膜を酸化シリコンや窒化
シリコン等からなるゲート絶縁膜で覆い、半導体薄膜の
チャネル領域に対応する部分のゲート絶縁膜上にゲート
電極を設け、このゲート電極の両側における半導体薄膜
に不純物が高濃度に含有されたｎ型またはｐ型のソース
・ドレイン領域を設け、ゲート絶縁膜上にコンタクトホ
ールを介してソース・ドレイン領域と接続されるソース
・ドレイン電極を設けた構造となっている。
は、一般に、シリコン、石英、耐熱性ガラス等からなる
基板上に直接または酸化シリコンや窒化シリコン等から
なる下地絶縁性薄膜を介してポリシリコン等からなる半
導体薄膜を設け、この半導体薄膜を酸化シリコンや窒化
シリコン等からなるゲート絶縁膜で覆い、半導体薄膜の
チャネル領域に対応する部分のゲート絶縁膜上にゲート
電極を設け、このゲート電極の両側における半導体薄膜
に不純物が高濃度に含有されたｎ型またはｐ型のソース
・ドレイン領域を設け、ゲート絶縁膜上にコンタクトホ
ールを介してソース・ドレイン領域と接続されるソース
・ドレイン電極を設けた構造となっている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな薄膜トランジスタでは、リーク電流を小さくするた
めにカットオフ電流を十分に低減しようとすると、これ
にほぼ比例してオン電流も低減してしまうので、カット
オフ電流の低減に制約を受けるという問題があった。こ
れは、薄膜トランジスタのしきい値電圧から測定したゲ
ート電圧を一定にしたときのオン電流の絶対値が半導体
薄膜のバルク的性質（主として電界効果移動度に反映さ
れる）によって決定されるのに対し、カットオフ電流が
下地絶縁性薄膜と半導体薄膜との界面状態、半導体薄膜
のバルク的性質および半導体薄膜とゲート絶縁膜との界
面状態等によって決定されるということに起因し、また
下地絶縁性薄膜と半導体薄膜との界面状態が半導体薄膜
のバルク的性質や半導体薄膜とゲート絶縁膜との界面状
態等に悪影響を及ぼすということに起因している。この
発明の目的は、オン電流に大きな影響を与えることな
く、カットオフ電流を十分に低減することのできる薄膜
トランジスタおよびその製造方法を提供することにあ
る。
うな薄膜トランジスタでは、リーク電流を小さくするた
めにカットオフ電流を十分に低減しようとすると、これ
にほぼ比例してオン電流も低減してしまうので、カット
オフ電流の低減に制約を受けるという問題があった。こ
れは、薄膜トランジスタのしきい値電圧から測定したゲ
ート電圧を一定にしたときのオン電流の絶対値が半導体
薄膜のバルク的性質（主として電界効果移動度に反映さ
れる）によって決定されるのに対し、カットオフ電流が
下地絶縁性薄膜と半導体薄膜との界面状態、半導体薄膜
のバルク的性質および半導体薄膜とゲート絶縁膜との界
面状態等によって決定されるということに起因し、また
下地絶縁性薄膜と半導体薄膜との界面状態が半導体薄膜
のバルク的性質や半導体薄膜とゲート絶縁膜との界面状
態等に悪影響を及ぼすということに起因している。この
発明の目的は、オン電流に大きな影響を与えることな
く、カットオフ電流を十分に低減することのできる薄膜
トランジスタおよびその製造方法を提供することにあ
る。
【０００４】
【課題を解決するための手段】この発明は、ポリシリコ
ンからなる単層または複数層の半導体薄膜に一導電型の
不純物が高濃度に含有されたソース・ドレイン領域を設
けると共に、該ソース・ドレイン領域の一面に他導電型
の不純物が含有されたアモルファスシリコンからなるカ
ットオフ電流抑制層を結合したものである。
ンからなる単層または複数層の半導体薄膜に一導電型の
不純物が高濃度に含有されたソース・ドレイン領域を設
けると共に、該ソース・ドレイン領域の一面に他導電型
の不純物が含有されたアモルファスシリコンからなるカ
ットオフ電流抑制層を結合したものである。
【０００５】
【作用】この発明によれば、一導電型の不純物が高濃度
に含有されたソース・ドレイン領域の一面に他導電型の
不純物が含有されたアモルファスシリコンからなるカッ
トオフ電流抑制層を結合しているので、ｐ型の層とｎ型
の層とが直接接合されることになり、このためソース・
ドレイン領域とカットオフ電流抑制層との界面のポテン
シャルバリアが大きくなり、ひいてはオン電流に大きな
影響を与えることなく、カットオフ電流を十分に低減す
ることができる。
に含有されたソース・ドレイン領域の一面に他導電型の
不純物が含有されたアモルファスシリコンからなるカッ
トオフ電流抑制層を結合しているので、ｐ型の層とｎ型
の層とが直接接合されることになり、このためソース・
ドレイン領域とカットオフ電流抑制層との界面のポテン
シャルバリアが大きくなり、ひいてはオン電流に大きな
影響を与えることなく、カットオフ電流を十分に低減す
ることができる。
【０００６】
【実施例】図１はこの発明をコプラナ型の薄膜トランジ
スタに適用した場合の一例を示したものである。この薄
膜トランジスタでは、シリコン、石英、耐熱性ガラス等
からなる基板１の上面に酸化シリコンや窒化シリコン等
からなる下地絶縁性薄膜２が設けられている。下地絶縁
性薄膜２の上面には後で詳述するカットオフ電流抑制層
３が設けられている。カットオフ電流抑制層３の上面の
所定の個所にはポリシリコンからなる半導体薄膜４が設
けられている。半導体薄膜４およびカットオフ電流抑制
層３の上面には酸化シリコンや窒化シリコン等からなる
ゲート絶縁膜５が設けられている。半導体薄膜４のチャ
ネル領域６に対応する部分のゲート絶縁膜５の上面には
アルミニウムからなるゲート電極７が設けられている。
ゲート電極７の両側における半導体薄膜４にはイオン注
入や熱拡散等により不純物を高濃度に含有されたソース
・ドレイン領域８が設けられている。カットオフ電流抑
制層３は、ソース・ドレイン領域８と反対の導電型の不
純物（ソース・ドレイン領域８がｎ型の場合にはｐ型の
不純物、ｐ型の場合にはｎ型の不純物）が含有されたア
モルファスシリコンからなっている。半導体薄膜４のソ
ース・ドレイン領域８に対応する部分のゲート絶縁膜５
にはコンタクトホール９が設けられている。ゲート絶縁
膜５の上面にはアルミニウムからなるソース・ドレイン
電極１０がコンタクトホール９を介して半導体薄膜４の
ソース・ドレイン領域８と接続されて設けられている。
スタに適用した場合の一例を示したものである。この薄
膜トランジスタでは、シリコン、石英、耐熱性ガラス等
からなる基板１の上面に酸化シリコンや窒化シリコン等
からなる下地絶縁性薄膜２が設けられている。下地絶縁
性薄膜２の上面には後で詳述するカットオフ電流抑制層
３が設けられている。カットオフ電流抑制層３の上面の
所定の個所にはポリシリコンからなる半導体薄膜４が設
けられている。半導体薄膜４およびカットオフ電流抑制
層３の上面には酸化シリコンや窒化シリコン等からなる
ゲート絶縁膜５が設けられている。半導体薄膜４のチャ
ネル領域６に対応する部分のゲート絶縁膜５の上面には
アルミニウムからなるゲート電極７が設けられている。
ゲート電極７の両側における半導体薄膜４にはイオン注
入や熱拡散等により不純物を高濃度に含有されたソース
・ドレイン領域８が設けられている。カットオフ電流抑
制層３は、ソース・ドレイン領域８と反対の導電型の不
純物（ソース・ドレイン領域８がｎ型の場合にはｐ型の
不純物、ｐ型の場合にはｎ型の不純物）が含有されたア
モルファスシリコンからなっている。半導体薄膜４のソ
ース・ドレイン領域８に対応する部分のゲート絶縁膜５
にはコンタクトホール９が設けられている。ゲート絶縁
膜５の上面にはアルミニウムからなるソース・ドレイン
電極１０がコンタクトホール９を介して半導体薄膜４の
ソース・ドレイン領域８と接続されて設けられている。
【０００７】このように、この薄膜トランジスタでは、
下地絶縁性薄膜２と半導体薄膜４のソース・ドレイン領
域８との間に、ソース・ドレイン領域８と反対の導電型
の不純物が含有されたアモルファスシリコンからなるカ
ットオフ電流抑制層３を設けているので、ｐ型の層とｎ
型の層とが直接接合されることになり、このためソース
・ドレイン領域８とカットオフ電流抑制層３との界面の
ポテンシャルバリアが大きくなり、ひいてはオン電流に
大きな影響を与えることなく、カットオフ電流を十分に
低減することができる。
下地絶縁性薄膜２と半導体薄膜４のソース・ドレイン領
域８との間に、ソース・ドレイン領域８と反対の導電型
の不純物が含有されたアモルファスシリコンからなるカ
ットオフ電流抑制層３を設けているので、ｐ型の層とｎ
型の層とが直接接合されることになり、このためソース
・ドレイン領域８とカットオフ電流抑制層３との界面の
ポテンシャルバリアが大きくなり、ひいてはオン電流に
大きな影響を与えることなく、カットオフ電流を十分に
低減することができる。
【０００８】ところで、この薄膜トランジスタで下地絶
縁性薄膜２の上面にカットオフ電流抑制層３を形成する
場合には、ＳｉＨ4とＰＨ3の混合ガスを用いたプラズマ
ＣＶＤ法によるとリンイオンの含有されたｐ型のアモル
ファスシリコンが直接堆積され、ＳｉＨ4とＢ2Ｈ6の混
合ガスを用いたプラズマＣＶＤ法によるとボロンイオン
の含有されたｎ型のアモルファスシリコンが直接堆積さ
れることになる。なお、リンまたはボロンイオンの含有
されないアモルファスシリコンを堆積した後、リンまた
はボロンイオンを注入することにより、リンまたはボロ
ンイオンを含有させるようにしてもよいことはもちろん
である。このようにして形成されたカットオフ電流抑制
層３の上面に半導体薄膜４を形成する場合には、０．１
〜１Ｔｏｒｒ程度のガス圧および基板温度３００〜４０
０℃程度の低温度下でＳｉ2Ｈ6とＨ2とを流量比１０％
以下とした混合ガスを用いたプラズマＣＶＤ法によりポ
リシリコンを直接堆積するようにすると、カットオフ電
流抑制層３となるアモルファスシリコンの堆積温度と同
程度の温度もしくはそれよりも低い温度でポリシリコン
を直接堆積することができる。したがって、ポリシリコ
ンをアモルファスシリコン上に堆積する場合でも、アモ
ルファスシリコンを結晶化させることなく行うことがで
きる。
縁性薄膜２の上面にカットオフ電流抑制層３を形成する
場合には、ＳｉＨ4とＰＨ3の混合ガスを用いたプラズマ
ＣＶＤ法によるとリンイオンの含有されたｐ型のアモル
ファスシリコンが直接堆積され、ＳｉＨ4とＢ2Ｈ6の混
合ガスを用いたプラズマＣＶＤ法によるとボロンイオン
の含有されたｎ型のアモルファスシリコンが直接堆積さ
れることになる。なお、リンまたはボロンイオンの含有
されないアモルファスシリコンを堆積した後、リンまた
はボロンイオンを注入することにより、リンまたはボロ
ンイオンを含有させるようにしてもよいことはもちろん
である。このようにして形成されたカットオフ電流抑制
層３の上面に半導体薄膜４を形成する場合には、０．１
〜１Ｔｏｒｒ程度のガス圧および基板温度３００〜４０
０℃程度の低温度下でＳｉ2Ｈ6とＨ2とを流量比１０％
以下とした混合ガスを用いたプラズマＣＶＤ法によりポ
リシリコンを直接堆積するようにすると、カットオフ電
流抑制層３となるアモルファスシリコンの堆積温度と同
程度の温度もしくはそれよりも低い温度でポリシリコン
を直接堆積することができる。したがって、ポリシリコ
ンをアモルファスシリコン上に堆積する場合でも、アモ
ルファスシリコンを結晶化させることなく行うことがで
きる。
【０００９】次に、図２はこの発明をＬＤＤ（Lightly
Doped Drain）構造のコプラナ型の薄膜トランジスタに
適用した場合の一例を示したものである。この図におい
て、図１と同一部分には同一の符号を付し、その説明を
適宜省略する。この薄膜トランジスタでは、チャネル領
域６の両側に不純物濃度の低いソース・ドレイン領域８
ａが形成され、この不純物濃度の低いソース・ドレイン
領域８ａの上面側に不純物濃度の高いソース・ドレイン
領域８ｂが形成され、この不純物濃度の高いソース・ド
レイン領域８ｂにソース・ドレイン電極１０が接続され
た構造となっている。この薄膜トランジスタでは、前述
のコプラナ型の薄膜トランジスタの場合と同様に、オン
電流に大きな影響を与えることなく、カットオフ電流を
十分に低減することができ、その上、不純物濃度の低い
ソース・ドレイン領域８ａによって高電界を緩和するこ
とができるので、耐圧の向上を図ることができる。
Doped Drain）構造のコプラナ型の薄膜トランジスタに
適用した場合の一例を示したものである。この図におい
て、図１と同一部分には同一の符号を付し、その説明を
適宜省略する。この薄膜トランジスタでは、チャネル領
域６の両側に不純物濃度の低いソース・ドレイン領域８
ａが形成され、この不純物濃度の低いソース・ドレイン
領域８ａの上面側に不純物濃度の高いソース・ドレイン
領域８ｂが形成され、この不純物濃度の高いソース・ド
レイン領域８ｂにソース・ドレイン電極１０が接続され
た構造となっている。この薄膜トランジスタでは、前述
のコプラナ型の薄膜トランジスタの場合と同様に、オン
電流に大きな影響を与えることなく、カットオフ電流を
十分に低減することができ、その上、不純物濃度の低い
ソース・ドレイン領域８ａによって高電界を緩和するこ
とができるので、耐圧の向上を図ることができる。
【００１０】次に、図３はこの発明をスタガ型の薄膜ト
ランジスタに適用した場合の一例を示したものである。
この薄膜トランジスタでは、シリコン、石英、耐熱性ガ
ラス等からなる基板２１の上面に酸化シリコンや窒化シ
リコン等からなる下地絶縁性薄膜２２が設けられてい
る。下地絶縁性薄膜２２の上面の所定の個所には後で詳
述するカットオフ電流抑制層２３が設けられている。カ
ットオフ電流抑制層２３の上面の両側には不純物を高濃
度に含有されたポリシリコンまたはアモルファスシリコ
ンからなるソース・ドレイン用半導体薄膜２４が設けら
れている。カットオフ電流抑制層２３は、ソース・ドレ
イン用半導体薄膜２４と反対の導電型の不純物（ソース
・ドレイン用半導体薄膜２４がｎ型の場合にはｐ型の不
純物、ｐ型の場合にはｎ型の不純物）が含有されたアモ
ルファスシリコンからなっている。左側のソース・ドレ
イン用半導体薄膜２４の右側の上面、右側のソース・ド
レイン用半導体薄膜２４の左側の上面および両ソース・
ドレイン用半導体薄膜２４間におけるカットオフ電流抑
制層２３の上面にはポリシリコン等からなるチャネル用
半導体薄膜２５が設けられている。チャネル用半導体薄
膜２５、ソース・ドレイン用半導体薄膜２４および下地
絶縁性薄膜２２の上面には酸化シリコンや窒化シリコン
等からなるゲート絶縁膜２６が設けられている。両ソー
ス・ドレイン用半導体薄膜２４間におけるチャネル用半
導体薄膜２５に対応する部分のゲート絶縁膜２６の上面
にはアルミニウムからなるゲート電極２７が設けられて
いる。ソース・ドレイン用半導体薄膜２４に対応する部
分のゲート絶縁膜２６にはコンタクトホール２８が設け
られている。ゲート絶縁膜２６の上面にはアルミニウム
からなるソース・ドレイン電極２９がコンタクトホール
２８を介してソース・ドレイン用半導体薄膜２４と接続
されて設けられている。
ランジスタに適用した場合の一例を示したものである。
この薄膜トランジスタでは、シリコン、石英、耐熱性ガ
ラス等からなる基板２１の上面に酸化シリコンや窒化シ
リコン等からなる下地絶縁性薄膜２２が設けられてい
る。下地絶縁性薄膜２２の上面の所定の個所には後で詳
述するカットオフ電流抑制層２３が設けられている。カ
ットオフ電流抑制層２３の上面の両側には不純物を高濃
度に含有されたポリシリコンまたはアモルファスシリコ
ンからなるソース・ドレイン用半導体薄膜２４が設けら
れている。カットオフ電流抑制層２３は、ソース・ドレ
イン用半導体薄膜２４と反対の導電型の不純物（ソース
・ドレイン用半導体薄膜２４がｎ型の場合にはｐ型の不
純物、ｐ型の場合にはｎ型の不純物）が含有されたアモ
ルファスシリコンからなっている。左側のソース・ドレ
イン用半導体薄膜２４の右側の上面、右側のソース・ド
レイン用半導体薄膜２４の左側の上面および両ソース・
ドレイン用半導体薄膜２４間におけるカットオフ電流抑
制層２３の上面にはポリシリコン等からなるチャネル用
半導体薄膜２５が設けられている。チャネル用半導体薄
膜２５、ソース・ドレイン用半導体薄膜２４および下地
絶縁性薄膜２２の上面には酸化シリコンや窒化シリコン
等からなるゲート絶縁膜２６が設けられている。両ソー
ス・ドレイン用半導体薄膜２４間におけるチャネル用半
導体薄膜２５に対応する部分のゲート絶縁膜２６の上面
にはアルミニウムからなるゲート電極２７が設けられて
いる。ソース・ドレイン用半導体薄膜２４に対応する部
分のゲート絶縁膜２６にはコンタクトホール２８が設け
られている。ゲート絶縁膜２６の上面にはアルミニウム
からなるソース・ドレイン電極２９がコンタクトホール
２８を介してソース・ドレイン用半導体薄膜２４と接続
されて設けられている。
【００１１】このように、この薄膜トランジスタでは、
下地絶縁性薄膜２２とソース・ドレイン用半導体薄膜２
４との間に、ソース・ドレイン用半導体薄膜２４と反対
の導電型の不純物が含有されたアモルファスシリコンか
らなるカットオフ電流抑制層２３を設けているので、オ
ン電流に大きな影響を与えることなく、カットオフ電流
を十分に低減することができる。
下地絶縁性薄膜２２とソース・ドレイン用半導体薄膜２
４との間に、ソース・ドレイン用半導体薄膜２４と反対
の導電型の不純物が含有されたアモルファスシリコンか
らなるカットオフ電流抑制層２３を設けているので、オ
ン電流に大きな影響を与えることなく、カットオフ電流
を十分に低減することができる。
【００１２】次に、図４はこの発明をＬＤＤ構造のスタ
ガ型の薄膜トランジスタに適用した場合の一例を示した
ものである。この図において、図３と同一部分には同一
の符号を付し、その説明を適宜省略する。この薄膜トラ
ンジスタでは、図３の実施例に対し、ソース・ドレイン
用半導体薄膜２４を低濃度不純物領域２４ａと高濃度不
純物領域２４ｂとの積層構造となした点でのみ相違す
る。カットオフ電流抑制層２３は低濃度不純物領域２４
ａに面して形成される。低濃度不純物領域２４ａと高濃
度不純物領域２４ｂはイオン打込みの深さを変えて形成
することもできるし、低濃度不純物雰囲気中および高濃
度不純物雰囲気中でそれぞれＣＶＤにより成膜すること
もできる。この薄膜トランジスタでは、前述のスタガ型
の薄膜トランジスタの場合と同様に、オン電流に大きな
影響を与えることなく、カットオフ電流を十分に低減す
ることができ、その上、低濃度の不純物を含有されたソ
ース・ドレイン用半導体薄膜２４ａによって高電界を緩
和することができるので、耐圧の向上を図ることができ
る。
ガ型の薄膜トランジスタに適用した場合の一例を示した
ものである。この図において、図３と同一部分には同一
の符号を付し、その説明を適宜省略する。この薄膜トラ
ンジスタでは、図３の実施例に対し、ソース・ドレイン
用半導体薄膜２４を低濃度不純物領域２４ａと高濃度不
純物領域２４ｂとの積層構造となした点でのみ相違す
る。カットオフ電流抑制層２３は低濃度不純物領域２４
ａに面して形成される。低濃度不純物領域２４ａと高濃
度不純物領域２４ｂはイオン打込みの深さを変えて形成
することもできるし、低濃度不純物雰囲気中および高濃
度不純物雰囲気中でそれぞれＣＶＤにより成膜すること
もできる。この薄膜トランジスタでは、前述のスタガ型
の薄膜トランジスタの場合と同様に、オン電流に大きな
影響を与えることなく、カットオフ電流を十分に低減す
ることができ、その上、低濃度の不純物を含有されたソ
ース・ドレイン用半導体薄膜２４ａによって高電界を緩
和することができるので、耐圧の向上を図ることができ
る。
【００１３】次に、図５はこの発明を逆スタガ型の薄膜
トランジスタに適用した場合の一例を示したものであ
る。この薄膜トランジスタでは、シリコン、石英、耐熱
性ガラス等からなる基板３１の上面に酸化シリコンや窒
化シリコン等からなる下地絶縁性薄膜３２が設けられて
いる。下地絶縁性薄膜３２の上面の所定の個所にはアル
ミニウムからなるゲート電極３３が設けられている。ゲ
ート電極３３および下地絶縁性薄膜３２の上面には酸化
シリコンや窒化シリコン等からなるゲート絶縁膜３４が
設けられている。ゲート絶縁膜３４の上面の所定の個所
にはポリシリコンからなるチャネル用半導体薄膜３５が
設けられている。チャネル用半導体薄膜３５の上面の両
側には不純物を高濃度に含有されたポリシリコンまたは
アモルファスシリコンからなるソース・ドレイン用半導
体薄膜３６が設けられている。左側のソース・ドレイン
用半導体薄膜３６の右端部の上面、右側のソース・ドレ
イン用半導体薄膜３６の左端部の上面および両ソース・
ドレイン用半導体薄膜３６間におけるチャネル用半導体
薄膜３５の上面にはカットオフ電流抑制層３７が設けら
れている。カットオフ電流抑制層３７は、ソース・ドレ
イン用半導体薄膜３６と反対の導電型の不純物（ソース
・ドレイン用半導体薄膜３６がｎ型の場合にはｐ型の不
純物、ｐ型の場合にはｎ型の不純物）が含有されたアモ
ルファスシリコンからなっている。カットオフ電流抑制
層３７およびソース・ドレイン用半導体薄膜３６等の上
面にはＰＳＧ等からなるパッシベーション薄膜３８が設
けられている。ソース・ドレイン用半導体薄膜３６に対
応する部分のパッシベーション薄膜３８にはコンタクト
ホール３９が設けられている。パッシベーション薄膜３
８の上面にはアルミニウムからなるソース・ドレイン電
極４０がコンタクトホール３９を介してソース・ドレイ
ン用半導体薄膜３６と接続されて設けられている。つま
り、この実施例では、カットオフ電流抑制層３７はチャ
ネル用半導体薄膜３５およびソース・ドレイン用半導体
薄膜３６のソース・ドレイン電極４０間部分のみに対応
して形成されている。
トランジスタに適用した場合の一例を示したものであ
る。この薄膜トランジスタでは、シリコン、石英、耐熱
性ガラス等からなる基板３１の上面に酸化シリコンや窒
化シリコン等からなる下地絶縁性薄膜３２が設けられて
いる。下地絶縁性薄膜３２の上面の所定の個所にはアル
ミニウムからなるゲート電極３３が設けられている。ゲ
ート電極３３および下地絶縁性薄膜３２の上面には酸化
シリコンや窒化シリコン等からなるゲート絶縁膜３４が
設けられている。ゲート絶縁膜３４の上面の所定の個所
にはポリシリコンからなるチャネル用半導体薄膜３５が
設けられている。チャネル用半導体薄膜３５の上面の両
側には不純物を高濃度に含有されたポリシリコンまたは
アモルファスシリコンからなるソース・ドレイン用半導
体薄膜３６が設けられている。左側のソース・ドレイン
用半導体薄膜３６の右端部の上面、右側のソース・ドレ
イン用半導体薄膜３６の左端部の上面および両ソース・
ドレイン用半導体薄膜３６間におけるチャネル用半導体
薄膜３５の上面にはカットオフ電流抑制層３７が設けら
れている。カットオフ電流抑制層３７は、ソース・ドレ
イン用半導体薄膜３６と反対の導電型の不純物（ソース
・ドレイン用半導体薄膜３６がｎ型の場合にはｐ型の不
純物、ｐ型の場合にはｎ型の不純物）が含有されたアモ
ルファスシリコンからなっている。カットオフ電流抑制
層３７およびソース・ドレイン用半導体薄膜３６等の上
面にはＰＳＧ等からなるパッシベーション薄膜３８が設
けられている。ソース・ドレイン用半導体薄膜３６に対
応する部分のパッシベーション薄膜３８にはコンタクト
ホール３９が設けられている。パッシベーション薄膜３
８の上面にはアルミニウムからなるソース・ドレイン電
極４０がコンタクトホール３９を介してソース・ドレイ
ン用半導体薄膜３６と接続されて設けられている。つま
り、この実施例では、カットオフ電流抑制層３７はチャ
ネル用半導体薄膜３５およびソース・ドレイン用半導体
薄膜３６のソース・ドレイン電極４０間部分のみに対応
して形成されている。
【００１４】このように、この薄膜トランジスタでは、
ソース・ドレイン用半導体薄膜３６とパッシベーション
薄膜３８との間に、ソース・ドレイン用半導体薄膜３６
と反対の導電型の不純物が含有されたアモルファスシリ
コンからなるカットオフ電流抑制層３７を設けているの
で、オン電流に大きな影響を与えることなく、カットオ
フ電流を十分に低減することができる。
ソース・ドレイン用半導体薄膜３６とパッシベーション
薄膜３８との間に、ソース・ドレイン用半導体薄膜３６
と反対の導電型の不純物が含有されたアモルファスシリ
コンからなるカットオフ電流抑制層３７を設けているの
で、オン電流に大きな影響を与えることなく、カットオ
フ電流を十分に低減することができる。
【００１５】次に、図６はこの発明をＬＤＤ構造の逆ス
タガ型の薄膜トランジスタに適用した場合の一例を示し
たものである。この図において、図５と同一部分には同
一の符号を付し、その説明を適宜省略する。この薄膜ト
ランジスタでは、図５の実施例に対し、ソース・ドレイ
ン用半導体薄膜３６を低濃度不純物領域３６ａと高濃度
不純物領域３６ｂからなるＬＤＤ構造となした点でのみ
相違する。この場合、ソース・ドレイン電極４０に接合
される領域を高濃度不純物領域３６ｂとなし、その内側
に位置する領域を低濃度不純物領域３６ａとなす。カッ
トオフ電流抑制層３７はチャネル用半導体薄膜３５のチ
ャネル領域と、ソース・ドレイン用半導体薄膜３６の低
濃度不純物領域３６ａにのみ対応して形成されている。
この薄膜トランジスタでは、前述の逆スタガ型の薄膜ト
ランジスタの場合と同様に、オン電流に大きな影響を与
えることなく、カットオフ電流を十分に低減することが
でき、その上、低濃度の不純物が含有されたソース・ド
レイン用半導体薄膜３６ａによって高電界を緩和するこ
とができるので、耐圧の向上を図ることができる。
タガ型の薄膜トランジスタに適用した場合の一例を示し
たものである。この図において、図５と同一部分には同
一の符号を付し、その説明を適宜省略する。この薄膜ト
ランジスタでは、図５の実施例に対し、ソース・ドレイ
ン用半導体薄膜３６を低濃度不純物領域３６ａと高濃度
不純物領域３６ｂからなるＬＤＤ構造となした点でのみ
相違する。この場合、ソース・ドレイン電極４０に接合
される領域を高濃度不純物領域３６ｂとなし、その内側
に位置する領域を低濃度不純物領域３６ａとなす。カッ
トオフ電流抑制層３７はチャネル用半導体薄膜３５のチ
ャネル領域と、ソース・ドレイン用半導体薄膜３６の低
濃度不純物領域３６ａにのみ対応して形成されている。
この薄膜トランジスタでは、前述の逆スタガ型の薄膜ト
ランジスタの場合と同様に、オン電流に大きな影響を与
えることなく、カットオフ電流を十分に低減することが
でき、その上、低濃度の不純物が含有されたソース・ド
レイン用半導体薄膜３６ａによって高電界を緩和するこ
とができるので、耐圧の向上を図ることができる。
【００１６】
【発明の効果】以上説明したように、この発明によれ
ば、一導電型の不純物が高濃度に含有されたソース・ド
レイン領域の一面に他導電型の不純物が含有されたアモ
ルファスシリコンからなるカットオフ電流抑制層を結合
しているので、オン電流に大きな影響を与えることな
く、カットオフ電流を十分に低減することができる。
ば、一導電型の不純物が高濃度に含有されたソース・ド
レイン領域の一面に他導電型の不純物が含有されたアモ
ルファスシリコンからなるカットオフ電流抑制層を結合
しているので、オン電流に大きな影響を与えることな
く、カットオフ電流を十分に低減することができる。
【図１】この発明をコプラナ型の薄膜トランジスタに適
用した場合の一例の断面図。
用した場合の一例の断面図。
【図２】この発明をＬＤＤ構造のコプラナ型の薄膜トラ
ンジスタに適用した場合の一例の断面図。
ンジスタに適用した場合の一例の断面図。
【図３】この発明をスタガ型の薄膜トランジスタに適用
した場合の一例の断面図。
した場合の一例の断面図。
【図４】この発明をＬＤＤ構造のスタガ型の薄膜トラン
ジスタに適用した場合の一例の断面図。
ジスタに適用した場合の一例の断面図。
【図５】この発明を逆スタガコプラナ型の薄膜トランジ
スタに適用した場合の一例の断面図。
スタに適用した場合の一例の断面図。
【図６】この発明をＬＤＤ構造の逆スタガコプラナ型の
薄膜トランジスタに適用した場合の一例の断面図。
薄膜トランジスタに適用した場合の一例の断面図。
１ 基板
２ 下地絶縁性薄膜
３ カットオフ電流抑制層
４ 半導体薄膜
５ ゲート絶縁膜
６ チャネル領域
７ ゲート電極
８ ソース・ドレイン領域
１０ ソース・ドレイン電極
Claims (3)
- 【請求項１】 ポリシリコンからなる単層または複数層
の半導体薄膜に一導電型の不純物が高濃度に含有された
ソース・ドレイン領域を設けると共に、該ソース・ドレ
イン領域の一面に他導電型の不純物が含有されたアモル
ファスシリコンからなるカットオフ電流抑制層を結合し
たことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記カットオフ電流抑制層は、基板上に
形成された下地絶縁性薄膜上に形成されていることを特
徴とする薄膜トランジスタ。 - 【請求項３】 前記半導体薄膜となるポリシリコンを低
温度下でプラズマＣＶＤ法により直接堆積することを特
徴とする請求項１記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20119591A JPH0529627A (ja) | 1991-07-17 | 1991-07-17 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20119591A JPH0529627A (ja) | 1991-07-17 | 1991-07-17 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529627A true JPH0529627A (ja) | 1993-02-05 |
Family
ID=16436923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20119591A Pending JPH0529627A (ja) | 1991-07-17 | 1991-07-17 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223048A (ja) * | 2004-02-04 | 2005-08-18 | Ricoh Co Ltd | 半導体装置、半導体装置の製造方法、および表示装置 |
| JP2015005757A (ja) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-07-17 JP JP20119591A patent/JPH0529627A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223048A (ja) * | 2004-02-04 | 2005-08-18 | Ricoh Co Ltd | 半導体装置、半導体装置の製造方法、および表示装置 |
| JP2015005757A (ja) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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