JPH0562819B2 - - Google Patents
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- JPH0562819B2 JPH0562819B2 JP60065032A JP6503285A JPH0562819B2 JP H0562819 B2 JPH0562819 B2 JP H0562819B2 JP 60065032 A JP60065032 A JP 60065032A JP 6503285 A JP6503285 A JP 6503285A JP H0562819 B2 JPH0562819 B2 JP H0562819B2
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- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体装置の製造方法に関し、よ
り詳しくは二重拡散形絶縁ゲート電界効果トラン
ジスタを素子として有する半導体装置の製造方法
に関するものである。
り詳しくは二重拡散形絶縁ゲート電界効果トラン
ジスタを素子として有する半導体装置の製造方法
に関するものである。
［発明の技術的背景］
電界効果トランジスタは、多数キヤリアの素子
であるため高耐圧化と大電流化の相反関係が著し
く、高耐圧化に必要な高抵抗層がそのまま飽和電
圧の上昇に結びつき、バイポーラトランジスタに
比較し同一チツプ面積ではON抵抗が大きい。こ
れを解決するためには電界効果トランジスタの電
流通路の抵抗、特にドレイン抵抗の低減を図るこ
とが必要である。
であるため高耐圧化と大電流化の相反関係が著し
く、高耐圧化に必要な高抵抗層がそのまま飽和電
圧の上昇に結びつき、バイポーラトランジスタに
比較し同一チツプ面積ではON抵抗が大きい。こ
れを解決するためには電界効果トランジスタの電
流通路の抵抗、特にドレイン抵抗の低減を図るこ
とが必要である。
第３図Ａ及びＢは、従来のＰチヤネル二重拡散
形絶縁ゲート電界効果トランジスタの製造方法の
主要工程を素子断面図で示したものである。
形絶縁ゲート電界効果トランジスタの製造方法の
主要工程を素子断面図で示したものである。
第３図Ａでは、まず、ドレイン領域となるP-
型基板１にゲート酸化膜２と多結晶シリコン膜３
を積層し、ベース領域４及びソース領域を形成す
るための二重拡散用開口６を開け、該開口６から
ベース領域拡散用のＮ型不純物をドープしてお
く。なお、該開口内にある６ａはコンタクト用ベ
ース領域高濃度部分４ａを拡散させた拡散源の酸
化膜である。次に、該開口６及び多結晶シリコン
膜３の上の基板全面にソース領域拡散用Ｐ型不純
物ボロンを含むBSG膜（ボロンシリケートガラ
ス膜）７を被覆する。
型基板１にゲート酸化膜２と多結晶シリコン膜３
を積層し、ベース領域４及びソース領域を形成す
るための二重拡散用開口６を開け、該開口６から
ベース領域拡散用のＮ型不純物をドープしてお
く。なお、該開口内にある６ａはコンタクト用ベ
ース領域高濃度部分４ａを拡散させた拡散源の酸
化膜である。次に、該開口６及び多結晶シリコン
膜３の上の基板全面にソース領域拡散用Ｐ型不純
物ボロンを含むBSG膜（ボロンシリケートガラ
ス膜）７を被覆する。
第３図Ｂは、第３図Ａの基板を熱拡散させた
後、BSG膜７を除去した状態を示している。該
熱拡散を終えた第３図Ｂの状態では、開口６内の
基板表面にはソース領域５が、また多結晶シリコ
ンゲート周辺直下にはチヤネル層４ｃが形成され
ており、そしてチヤネル層４ｃより先のゲート中
央直下の基板表面１ａには多結晶シリコン膜３と
ゲート酸化膜２にブロツクされてBSG膜７から
のボロンは全くドープされていない。
後、BSG膜７を除去した状態を示している。該
熱拡散を終えた第３図Ｂの状態では、開口６内の
基板表面にはソース領域５が、また多結晶シリコ
ンゲート周辺直下にはチヤネル層４ｃが形成され
ており、そしてチヤネル層４ｃより先のゲート中
央直下の基板表面１ａには多結晶シリコン膜３と
ゲート酸化膜２にブロツクされてBSG膜７から
のボロンは全くドープされていない。
［背景技術の問題点］
上記従来の製造方法によると、得られた電界効
果トランジスタのSi基板内部抵抗はベース領域拡
散及びソース領域拡散の工程によつて影響され
ず、当初の基板の抵抗そのままである。その結
果、従来方法では、高耐圧化と大電流化の相反関
係は改善することができなかつた。
果トランジスタのSi基板内部抵抗はベース領域拡
散及びソース領域拡散の工程によつて影響され
ず、当初の基板の抵抗そのままである。その結
果、従来方法では、高耐圧化と大電流化の相反関
係は改善することができなかつた。
［発明の目的］
本発明の目的は、電界効果トランジスタの高耐
圧化と大電流化の両立に前進するとともに、従来
の工程を複雑化させない製造方法を提供すること
である。
圧化と大電流化の両立に前進するとともに、従来
の工程を複雑化させない製造方法を提供すること
である。
［発明の概要］
本発明の二重拡散形絶縁ゲート電界効果トラン
ジスタの製造方法は、ソース領域拡散用BSG膜
の不純物濃度を精細に変えてゆき、また拡散時間
を精密に制御して製造されたトランジスタの特性
を調査した結果、BSG膜がある不純物濃度を越
えたところで、従来ブロツクされていた多結晶シ
リコンゲート膜直下の基板表面に不純物がドープ
され、その結果、トランジスタの動作内部抵抗を
低下できることを見いだして、完成することがで
きたものである。
ジスタの製造方法は、ソース領域拡散用BSG膜
の不純物濃度を精細に変えてゆき、また拡散時間
を精密に制御して製造されたトランジスタの特性
を調査した結果、BSG膜がある不純物濃度を越
えたところで、従来ブロツクされていた多結晶シ
リコンゲート膜直下の基板表面に不純物がドープ
され、その結果、トランジスタの動作内部抵抗を
低下できることを見いだして、完成することがで
きたものである。
［発明の実施例］
次に本発明製造方法の一実施例を、第１図Ａ及
びＢを参照して説明する。第１図Ａ及びＢは、第
３図Ａ及びＢと同様、主要工程を素子断面図で示
したものである。第３図と同じ符号で示した部分
は、第３図の従来装置のそれと同じであるから、
その部分の説明を省略する。
びＢを参照して説明する。第１図Ａ及びＢは、第
３図Ａ及びＢと同様、主要工程を素子断面図で示
したものである。第３図と同じ符号で示した部分
は、第３図の従来装置のそれと同じであるから、
その部分の説明を省略する。
第１図Ａにおいて、所定濃度のP-型半導体基
板に1000Åの熱酸化膜２１を形成し、この熱酸化
膜２１を重ねて化学気相成長法（CVD法）によ
り3000Åの多結晶シリコン膜３１を堆積した。こ
の熱酸化膜２１と多結晶シリコン膜３１の積層膜
に、常法によりベース領域拡散用の開口６を設
け、該開口６からイオン注入若しくは熱拡散の常
法により、Ｎ型不純物をドープしておく。次い
で、基板全面に、つまり該開口６と多結晶シリコ
ン膜３１とを被覆するように、Ｐ型不純物拡散源
膜、例えばボロンを含むBSG膜７１をCVD法に
より堆積した。この実施例におけるBSG膜７１
のボロン濃度は、チヤネル層を残すとともに、熱
酸化膜２１と多結晶シリコン膜３１の積層膜を通
して基板表面にドープする濃度を試行して求め、
その濃度を採用した。
板に1000Åの熱酸化膜２１を形成し、この熱酸化
膜２１を重ねて化学気相成長法（CVD法）によ
り3000Åの多結晶シリコン膜３１を堆積した。こ
の熱酸化膜２１と多結晶シリコン膜３１の積層膜
に、常法によりベース領域拡散用の開口６を設
け、該開口６からイオン注入若しくは熱拡散の常
法により、Ｎ型不純物をドープしておく。次い
で、基板全面に、つまり該開口６と多結晶シリコ
ン膜３１とを被覆するように、Ｐ型不純物拡散源
膜、例えばボロンを含むBSG膜７１をCVD法に
より堆積した。この実施例におけるBSG膜７１
のボロン濃度は、チヤネル層を残すとともに、熱
酸化膜２１と多結晶シリコン膜３１の積層膜を通
して基板表面にドープする濃度を試行して求め、
その濃度を採用した。
次に、第１図ＡのようにBSG膜７１を被覆し
た基板を、試行して求めた時間熱拡散させ、拡散
後BSG膜７１を除去して第１図Ｂの状態の基板
を得る。第１図Ｂにみるように、得られたトラン
ジスタは従来のトランジスタと同様なベース領域
４とソース領域５が形成されるが、ゲートの多結
晶シリコン膜３１と熱酸化膜２１とは、所望の量
のボロンを通してそれが基板表面にドープしたこ
とが確認された。チヤネルについて見ると、そこ
にもボロンがドープするので、従来装置のチヤネ
ル層４ｃの形状よりも本発明のチヤネル層４ｄは
曲げられた形状となる。
た基板を、試行して求めた時間熱拡散させ、拡散
後BSG膜７１を除去して第１図Ｂの状態の基板
を得る。第１図Ｂにみるように、得られたトラン
ジスタは従来のトランジスタと同様なベース領域
４とソース領域５が形成されるが、ゲートの多結
晶シリコン膜３１と熱酸化膜２１とは、所望の量
のボロンを通してそれが基板表面にドープしたこ
とが確認された。チヤネルについて見ると、そこ
にもボロンがドープするので、従来装置のチヤネ
ル層４ｃの形状よりも本発明のチヤネル層４ｄは
曲げられた形状となる。
第１図Ｂの後には、基板全面に絶縁膜を被覆し
て選択開口し、ソース電極を形成する一方、基板
裏面にはドレイン電極を形成する。
て選択開口し、ソース電極を形成する一方、基板
裏面にはドレイン電極を形成する。
［発明の効果］
電界効果トランジスタの動作内部抵抗は、第２
図に示すごとく、表面メタル接触抵抗R1、ソー
ス領域内部抵抗R2、チヤネル層抵抗R3、Si基板
抵抗R4、空乏層せばまり抵抗R5、Si基板抵抗R6、
裏面メタル接触抵抗R7の合成されたものである。
本発明の製造方法によれば、P-型基板表面にＰ
型不純物がドープされるから、チヤネル層抵抗
R3及びSi基板抵抗R4が低下することは明らかで、
従つて電界効果トランジスタの全体としての動作
内部抵抗を低下させることができる。
図に示すごとく、表面メタル接触抵抗R1、ソー
ス領域内部抵抗R2、チヤネル層抵抗R3、Si基板
抵抗R4、空乏層せばまり抵抗R5、Si基板抵抗R6、
裏面メタル接触抵抗R7の合成されたものである。
本発明の製造方法によれば、P-型基板表面にＰ
型不純物がドープされるから、チヤネル層抵抗
R3及びSi基板抵抗R4が低下することは明らかで、
従つて電界効果トランジスタの全体としての動作
内部抵抗を低下させることができる。
第１図Ａ及びＢは本発明の製造方法について主
要工程を説明する素子断面図、第２図は本発明の
効果を説明する素子断面図、第３図Ａ及びＢは従
来装置の製造方法について主要工程を説明する素
子断面図である。 １……基板、１ｂ……基板表層、２，２１……
ゲート絶縁膜、３，３１……多結晶シリコンゲー
ト膜、４……ベース領域、４ａ，４ｂ……チヤネ
ル層、５……ソース領域、６……開口、７……拡
散源膜、R3……チヤネル層抵抗、R4……Si基板
抵抗。
要工程を説明する素子断面図、第２図は本発明の
効果を説明する素子断面図、第３図Ａ及びＢは従
来装置の製造方法について主要工程を説明する素
子断面図である。 １……基板、１ｂ……基板表層、２，２１……
ゲート絶縁膜、３，３１……多結晶シリコンゲー
ト膜、４……ベース領域、４ａ，４ｂ……チヤネ
ル層、５……ソース領域、６……開口、７……拡
散源膜、R3……チヤネル層抵抗、R4……Si基板
抵抗。
Claims (1)
- １ 二重拡散形絶縁ゲート電界効果トランジスタ
を製造するにあたり、ゲート絶縁膜及びアンドー
プの多結晶シリコンゲート膜の積層膜に設けた開
口からベース領域を形成する工程と、該開口及び
該積層膜を被覆してソース不純物を含む拡散源膜
を被覆する工程と、該ソース不純物の熱拡散を行
つて該開口からソース領域を形成するとともに該
積層膜を通しゲート直下の基板表層に該ソース不
純物をドープする工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065032A JPS61225868A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065032A JPS61225868A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61225868A JPS61225868A (ja) | 1986-10-07 |
| JPH0562819B2 true JPH0562819B2 (ja) | 1993-09-09 |
Family
ID=13275229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065032A Granted JPS61225868A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225868A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160407A (ja) * | 1991-12-09 | 1993-06-25 | Nippondenso Co Ltd | 縦型絶縁ゲート型半導体装置およびその製造方法 |
-
1985
- 1985-03-30 JP JP60065032A patent/JPS61225868A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61225868A (ja) | 1986-10-07 |
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