JPS58216466A - 絶縁ゲ−ト型ｆｅｔの製造方法 - Google Patents
絶縁ゲ−ト型ｆｅｔの製造方法Info
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- JPS58216466A JPS58216466A JP57099165A JP9916582A JPS58216466A JP S58216466 A JPS58216466 A JP S58216466A JP 57099165 A JP57099165 A JP 57099165A JP 9916582 A JP9916582 A JP 9916582A JP S58216466 A JPS58216466 A JP S58216466A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は絶縁ゲート型ＦＥＴの製造方法Ｋかかり、特
に二重拡散型絶縁ゲート型ＦＥＴの製造方法の改良に関
する。
に二重拡散型絶縁ゲート型ＦＥＴの製造方法の改良に関
する。
二重拡散型の絶縁ゲート型ＦＥＴ（以降ＭＯ８−ＦＢＴ
と略称する）には種々の形式のものがあるが、その１形
式の製造方法を第１図ないし第５図に工程順に示す。次
に図によって製造方法を説明する。
と略称する）には種々の形式のものがあるが、その１形
式の製造方法を第１図ないし第５図に工程順に示す。次
に図によって製造方法を説明する。
まず、導電型がＰ＋のシリコン基板（１）の１主面にエ
ピタキシャル成長を施してＰ型のドレイン領域（１′）
を形成し、前記シリコン基板（１）がドレイン導出領域
と々る。前記ドレイン領域の露出主面に酸化シリコン層
（２）と多結晶シリコンのゲート（３）を設け、ゲート
（３）をマスクにしそドレイン領域（１′）の一部ＫＮ
型不純物を拡散してベース領域（４）を形成する（ｔｓ
Ｉ図）。次に１前記ゲートと酸化シリコン層（２′）と
をマスクにしてＰ型不純物を部分的に二重拡散し、チャ
ンネル部（５）およびソース領域（６）を形成する（第
２図）。ここでソース不純物源としてボロンシリケート
ガラス層（Ｎチャンネルのリンシリケートガラス層）（
力を用いるので、ソース領域形成後にウオシュしく第３
図）、クリーンな酸化シリコン層（８）を被着する（第
４図）工程がある。
ピタキシャル成長を施してＰ型のドレイン領域（１′）
を形成し、前記シリコン基板（１）がドレイン導出領域
と々る。前記ドレイン領域の露出主面に酸化シリコン層
（２）と多結晶シリコンのゲート（３）を設け、ゲート
（３）をマスクにしそドレイン領域（１′）の一部ＫＮ
型不純物を拡散してベース領域（４）を形成する（ｔｓ
Ｉ図）。次に１前記ゲートと酸化シリコン層（２′）と
をマスクにしてＰ型不純物を部分的に二重拡散し、チャ
ンネル部（５）およびソース領域（６）を形成する（第
２図）。ここでソース不純物源としてボロンシリケート
ガラス層（Ｎチャンネルのリンシリケートガラス層）（
力を用いるので、ソース領域形成後にウオシュしく第３
図）、クリーンな酸化シリコン層（８）を被着する（第
４図）工程がある。
ついで、ゲート上を含め主面上を厚い酸化シリコン層（
２′）で被覆し、これに写真蝕刻法で開孔し、ゲート（
３）とソース領域（６）を夫々一部露出させ、ここにゲ
ート電極（４ａ）とソース電極（６ａ）を形成し、さら
に基板（１）の露出主面にけドレイン電極（１ａ）を形
成する。
２′）で被覆し、これに写真蝕刻法で開孔し、ゲート（
３）とソース領域（６）を夫々一部露出させ、ここにゲ
ート電極（４ａ）とソース電極（６ａ）を形成し、さら
に基板（１）の露出主面にけドレイン電極（１ａ）を形
成する。
斜上の技術によるソース領域の形成方法によると、ソー
ス不純物源として設けたボロン（またはリン）シリケー
トガラス層をウォシュするとき、このシリケートガラス
層は熱酸化形成された酸化シリコン層よりもエツチング
速度が遅いため、ゲート多結晶シリコン層端部の下のゲ
ート酸化膜がサイドエツチングされてゲート多結晶シリ
コン層端が庇状になる。このため特性が不安定になりや
すく歩留低下の要因と々つている。特に熱処理後のボロ
ンシリケートガラス層は通常の熱酸化層に比しエツチン
グ速度が約１．５倍遅く問題がある。また、ウオシュ後
の酸化層形成時、特にＰ形（ボロン等）不純物では酸化
前後で拡散層の濃度が犬きく低下するため素子の特性に
悪影響を与える欠点がある。
ス不純物源として設けたボロン（またはリン）シリケー
トガラス層をウォシュするとき、このシリケートガラス
層は熱酸化形成された酸化シリコン層よりもエツチング
速度が遅いため、ゲート多結晶シリコン層端部の下のゲ
ート酸化膜がサイドエツチングされてゲート多結晶シリ
コン層端が庇状になる。このため特性が不安定になりや
すく歩留低下の要因と々つている。特に熱処理後のボロ
ンシリケートガラス層は通常の熱酸化層に比しエツチン
グ速度が約１．５倍遅く問題がある。また、ウオシュ後
の酸化層形成時、特にＰ形（ボロン等）不純物では酸化
前後で拡散層の濃度が犬きく低下するため素子の特性に
悪影響を与える欠点がある。
この発明は斜上の従来Ｑ問題点に鑑みなされたもので、
二重拡散型のＭＯＳ−１”ＢＴでゲート多結晶シリコン
層端部の庇生成の防止とソース拡散層濃度の低下を防止
して素子の特性を向上させることを目的とする。
二重拡散型のＭＯＳ−１”ＢＴでゲート多結晶シリコン
層端部の庇生成の防止とソース拡散層濃度の低下を防止
して素子の特性を向上させることを目的とする。
この発明にかかる二重拡散型Ｍ ０８−Ｆ Ｆｉ Ｔの
製造方法は、シリコン基板の主面にソース領域形成の不
純物がドープされた多結晶シリコン層を被着し、ついで
前記不純物を拡散させてソース領域を形成したのち、前
記多結晶シリコン層を酸化させ絶縁層とすることを特徴
とする。
製造方法は、シリコン基板の主面にソース領域形成の不
純物がドープされた多結晶シリコン層を被着し、ついで
前記不純物を拡散させてソース領域を形成したのち、前
記多結晶シリコン層を酸化させ絶縁層とすることを特徴
とする。
以下にこの発明を１実施例につき図面を参照して詳細に
説明する。すでに述べた背景技術の第１図に示されるチ
ャンネル形成ベース領域形成にゲートの多結晶シリコン
層をマスクにしてＮ形不純物をドレイン領域Ｋ例えばイ
オン注入法によりイヘ オン打込み、加熱を施してチャンネル形成ベース層（４
）を形成する。次に１ベース領域のコンタクト部分に一
部残し酸化シリコン層（２）（ゲート酸化層）Ｋ対し多
結晶シリコンのゲート（３）をマスク圧してウオシュし
開孔したのち、Ｐ型不純物源にボロン（Ｎチャンネルで
はリン、ひ素など）がドープされた多結晶シリコン層θ
１）を被着し、加熱拡散させてチャンネル部（５）およ
びソース領域（６）を形成する（第６図）。ついで、前
記不純物拡散源として被着した多結晶シリコン層（１１
）を全て酸化シリコン層＜１２１となしく第７図）、さ
らにゲート（３）を含め表面に厚い酸化シリコン層を被
着し前記酸化シリコン層０２とともに表面保鏝の酸化シ
リコン層ａ′３Ｉとなし、これに写真蝕刻により開孔し
ゲート（３）とソース領域（６）を部分的に露出させゲ
ート電極（３ａ）およびソース電極（６ａ）を夫々形成
し、また、基板（１１の露出主面にドレイン電極（１ａ
）を形成する（第８図）ことによってＭＯＳ−ＦＦ３Ｔ
の形成が達成される。
説明する。すでに述べた背景技術の第１図に示されるチ
ャンネル形成ベース領域形成にゲートの多結晶シリコン
層をマスクにしてＮ形不純物をドレイン領域Ｋ例えばイ
オン注入法によりイヘ オン打込み、加熱を施してチャンネル形成ベース層（４
）を形成する。次に１ベース領域のコンタクト部分に一
部残し酸化シリコン層（２）（ゲート酸化層）Ｋ対し多
結晶シリコンのゲート（３）をマスク圧してウオシュし
開孔したのち、Ｐ型不純物源にボロン（Ｎチャンネルで
はリン、ひ素など）がドープされた多結晶シリコン層θ
１）を被着し、加熱拡散させてチャンネル部（５）およ
びソース領域（６）を形成する（第６図）。ついで、前
記不純物拡散源として被着した多結晶シリコン層（１１
）を全て酸化シリコン層＜１２１となしく第７図）、さ
らにゲート（３）を含め表面に厚い酸化シリコン層を被
着し前記酸化シリコン層０２とともに表面保鏝の酸化シ
リコン層ａ′３Ｉとなし、これに写真蝕刻により開孔し
ゲート（３）とソース領域（６）を部分的に露出させゲ
ート電極（３ａ）およびソース電極（６ａ）を夫々形成
し、また、基板（１１の露出主面にドレイン電極（１ａ
）を形成する（第８図）ことによってＭＯＳ−ＦＦ３Ｔ
の形成が達成される。
この発明によると、不純物がドープされた多結晶シリコ
ン層をウオシュすることがないので多結晶シリコンゲー
ト端部が庇状になることがなく、素子における電気的リ
ークを低減し、信頼性を向上させる。これは従来の方法
における２回のウオシュが施されるため、二重拡散にお
ける徒の浅い拡散ｒ＊＜ソース領域）形成において、前
回の拡散時よりもゲート酸化シリコン層がウオシュされ
退いてチャンネル部が所望の寸法に形成できない重大な
欠点を改良１７ている。
ン層をウオシュすることがないので多結晶シリコンゲー
ト端部が庇状になることがなく、素子における電気的リ
ークを低減し、信頼性を向上させる。これは従来の方法
における２回のウオシュが施されるため、二重拡散にお
ける徒の浅い拡散ｒ＊＜ソース領域）形成において、前
回の拡散時よりもゲート酸化シリコン層がウオシュされ
退いてチャンネル部が所望の寸法に形成できない重大な
欠点を改良１７ている。
次には不純物がドープされた多結晶シリコン層だけを酸
化シリコン膜に酸化させるので、拡散形成されたＰ型の
ソース領域の潤度低下が抑えられ、素子の特性が向上す
る顕著な利点もある。
化シリコン膜に酸化させるので、拡散形成されたＰ型の
ソース領域の潤度低下が抑えられ、素子の特性が向上す
る顕著な利点もある。
さらには、製造工程時間も従来に比し２０％以上短縮で
きた。
きた。
第１図ないし第４図は従来のＭＯＳ・ＦＥＴ の製造
方法を工程順に示すいずれも断面図、第５図ないし第８
図は１実施例のＭｏｓ−Ｆｇ’ｒの製造方法を工程順に
示すいずれも断面図である。 ｌ、１′ ドレイン領域 ２．２’、１２ 酸化シリコン層 ３ 多結晶シリコン層 ４ チャンネル形成ベース領域６ ソ
ース領域 １１ ドープされた多結晶シリコン層代理人
弁理士 井 上 −男 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第５図 第 ６ 図 ｌ 第７図 第 ８ 図
方法を工程順に示すいずれも断面図、第５図ないし第８
図は１実施例のＭｏｓ−Ｆｇ’ｒの製造方法を工程順に
示すいずれも断面図である。 ｌ、１′ ドレイン領域 ２．２’、１２ 酸化シリコン層 ３ 多結晶シリコン層 ４ チャンネル形成ベース領域６ ソ
ース領域 １１ ドープされた多結晶シリコン層代理人
弁理士 井 上 −男 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第５図 第 ６ 図 ｌ 第７図 第 ８ 図
Claims (1)
- 二重拡散によって形成される絶縁ゲート型ＦＩＴの製造
において、シリコン基板の主面にソース領域形成の不純
物がドープされた多結晶シリコン層を被着し、前記多結
晶シリコン層の不純物を拡散させてソース領域を形成し
たのち、前記多結晶シリコン層を酸化させ絶縁層とする
ことを特徴とする絶縁ゲート型ＦＩＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099165A JPS58216466A (ja) | 1982-06-11 | 1982-06-11 | 絶縁ゲ−ト型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099165A JPS58216466A (ja) | 1982-06-11 | 1982-06-11 | 絶縁ゲ−ト型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58216466A true JPS58216466A (ja) | 1983-12-16 |
Family
ID=14240032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57099165A Pending JPS58216466A (ja) | 1982-06-11 | 1982-06-11 | 絶縁ゲ−ト型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58216466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102782A (ja) * | 1984-10-25 | 1986-05-21 | エツセ・ジ・エツセ・ミクロエレツトロニーカ・エツセ・ピ・ア | Ｄｍｏｓ半導体素子製作方法 |
-
1982
- 1982-06-11 JP JP57099165A patent/JPS58216466A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102782A (ja) * | 1984-10-25 | 1986-05-21 | エツセ・ジ・エツセ・ミクロエレツトロニーカ・エツセ・ピ・ア | Ｄｍｏｓ半導体素子製作方法 |
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