JPS61176154A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタおよびバイポーラトラ
ンジスタを含む集積回路において、高性能・高密度な集
積回路が実現できる半導体装置の製造方法に関する。

〔従来の技術〕

従来、電界効果トランジスタ（以下ＦＥＴと略記する）
は大規模集積回路（以下ＬＳＩと略記する）に多数用い
られているが、そのほとんどはシリコンゲートＭＯ８Ｆ
ＥＴである。シリコンゲートＭＯ８ＦＥＴはゲート電極
とソース・ドレイン領域とを自己整合的に形成できるの
で、それ以前のアルミニウムゲートＭＯ８ＦＥＴに比べ
て、ゲートとソース・ドレイン間の寄生容量が削減され
性能が向上した。

しかしながら、シリコンゲートＭＯ８ＦＥＴにおいても
一層の高速化・高密度化を図るには以下の問題が生じて
いる。

（１）ソース・ドレイン領域の微細化とソース・ドレイ
ン領域下部の接合容量 従来のＭＯＳＦＥＴはソース領域とソース電極およびド
レイン領域とドレイン電極とのコンタクトをソース・ド
レイン拡散層上で行っているので、マスク合わせ精度を
考慮するとこの領域の微細化には限度があり、高密度イ
しの妨げとなるとともに、この領域での基板との接合容
量を少なくすることができず、高速動作の妨げとなって
いた。

（２）ゲートとソース・ドレイン間のオーバラップ容量 シリコンゲートＭＯ８ＦＥＴにおいても、ソース・ドレ
イン拡散層を形成するときは、はぼ拡散層深さ分の距離
だけゲート下の横方向に拡散するので、この横方向にの
びたソース・ドレイン拡散層とゲート酸化膜を介したゲ
ート電極とのオーバラップ容量が寄生容量となり、高速
動作の妨げとなっていた。特に、ｐチャネルＭＯ８ＦＥ
Ｔにおいてはｐ形不純物の拡散係数が大きいため横方向
拡散が大きく問題となっていた。

これらの問題を解決するため、第３図に示すＭＯ８ＦＥ
Ｔ構造が提案された。

第３図において、１はシリコン基板、２はフィールド酸
化膜、３はゲート酸化膜、４はゲート電極、５はソース
・ドレイン拡散層、６はソース・ドレイン引き出し電極
、７は層間絶縁膜、８はアルミニウム電極である。同図
に示す構造においては、ソース・ドレイン領域５はＭＯ
８ＦＥＴ動作に必要な最低限の面積とし、配線電極８と
のコンタクトは多結晶シリコンからなるソース・ドレイ
ン引き出し電極６を介して行いコンタクトに必要な面積
を確保している。

〔発明が解決しようとする問題点〕

しかしながら、第３図に示した構造においては、上記（
１）、（２）の問題は解決されるものの、多結晶シリコ
ン層６とゲート電極用多結晶シリコン層４とは自己整合
的でないので、この両層のマスク合わせ余裕度を見込む
とこの両層のオーバラップ容量が新たな問題となり、十
分な高速動作が得られなかった。

一方、バイポーラトランジスタからなるＬＳＩにおいて
も、マスク合わせ精度の問題から生ずる寄生容量による
高速化の制限は大きな問題であり、これを除去するため
これまで種々の改良がなされてきたが、いずれも製造工
程の複雑化を招き歩留りの低下等の問題があった。

本発明は上記の問題点を解決して、ＬＳＩの高密度化・
高速化を図り、寄生容量が少なく寸法の小さいＭＯＳＦ
ＥＴやバイポーラトランジスタを提供するものである。

〔問題点を解決するための手段および作用〕上記問題点
を解決するために、本発明は、半導体基板上に導電体層
とその上の不純物が添加された絶縁層とからなる多層膜
を付着する工程と、前記導電体層の側面を酸化する工程
と、前記多層膜および前記半導体基板上に半導体層を付
着する工程と、前記不純物が添加された絶縁層から前記
半導体層の一部に前記不純物を拡散する工程と、前記不
純物が添加されていない半導体層を残して前記不純物が
拡散された半導体層を選択的にエツチングする工程とを
含み、前記導電体層と前記半導体層とを前記導電体層の
側面に形成した前記導電体層の酸化物で自己整合的に分
離することを特徴とする。

第２図は本発明の基本工程を含む一例を示す図

【図面の簡単な説明】

（ａ）半導体基板１およびその上に形成されたフィール
ド酸化膜２上に導電体層として例えば多結晶シリコン膜
１１を形成し、さらに、その上に不純物が添加された絶
縁層として例えばリンを高濃度に含んだシリコン酸化膜
（Ｐ、ＳＧ膜）１２を形成し、多層膜を形成する。 （ｂ）公知のリソグラフィー技術を用いて多結晶シリコ
ン膜１１およびＰＳＧ膜１２を一部の多結晶シリコン膜
１１′およびＰＳＧ膜１２′　を残してエツチングする
。 （Ｑ）多結晶シリコン膜１１′の側面を酸化して、酸化
膜１３を形成する。 （ｄ）多層膜１１’　、１２’および半導体基板１上例
えば全面に、半導体層として例えば不純物を含まない多
結晶シリコン膜１４を形成する。 （ｅ）熱処理によってＰＳＧ膜１２′から多結晶シリコ
ン膜１４の一部１５にリンを拡散させる。 （ｆ）不純物の添加量によってエツチング量の異なるエ
ツチング法、例えば、高濃度にリンが添加された多結晶
シリコンおよび無添加多結晶シリコンに対しては、フッ
酸と硝酸の混合液により、無添加多結晶シリコン１４′
　を残して高濃度にリンが添加された多結晶シリコン１
５を除去する。第２図はこの時の上から見た半導体基板
の平面図で、形成されたパターンの一例を示すものであ
る。 なお、以上の説明においては、多結晶シリコン膜１４中
には不純物を特に添加していないが、（ｆ）の工程にお
いてエツチング量の差が顕著であるように不純物を添加
してもよい。 以上のようにして、導電体層である多結晶シリコン膜１
１′　と半導体層である多結晶シリコン膜１４’　とは
自己整合的に分離される。 〔実施例〕 次に、以上述べた基本工程をＭＯＳＦＥＴの製造工程に
用いた本発明の第１の実施例を第４図（ａ）〜（ｉ）に
基づいて説明する。 （ａ）まず、ｐ形シリコン基板１上に選択酸化法により
フィールド酸化膜２を厚さ約６０００人形成し、次いで
、フィールド酸化膜２で囲まれたシリコン基板１表面の
一部に厚さ約３００人のゲートシリコン酸化膜３をドラ
イ酸化法によって形成する。 その後、全面に導電体層として無添加多結晶シリコン膜
４１を厚さ約３０００人、さらにその上に、不純物が添
加された絶縁層として、リンを９．５ｖｔ％含んだＰＳ
Ｇ膜４膜製２ＶＤ法により厚さ約４０００人形成する。 次いで、無添加多結晶シリコン膜４１およびＰＳＧ膜４
膜製２知のリソグラフィー技術およびエツチング技術に
よりゲート形状にパターニングする。さらに、好ましく
は、ゲートとソース・ドレインとがオフセットとならな
いように、イオン注入法によりヒ素を注入エネルギー７
０ｋｅＶ、打込みドーズ量Ｉ　Ｘ　１０”ａｍ−”の条
件でイオン注入しｎ形のソース・ドレイン領域１５を形
成する。 （ｂ）上記イオン注入層の結晶欠陥を無くすとともに不
純物を活性化するために、９００℃で３０分間Ｎ２雰囲
気中でアニールした後、無添加多結晶シリコン膜４１の
側面を酸化して酸化膜１３を形成する。本実施例では９
５０℃、ウェットｏ２中で３０分酸化し横方向の厚さ約
２０００人形成した。 （Ｑ）垂直方向のエツチング率が高いエツチング法、例
えばリアクティブ・イオンエツチング法によりソース・
ドレイン領域の一部４３のシリコン表面上の酸化膜を除
去する。 （ｄ）全面に半導体層として無添加多結晶シリコン膜４
４を既存のＣＶＤ法により厚さ約３０００人形成する。 （ｅ）次いで１ｇ００℃、Ｎ２中で３０分熱処理し。 ＰＳＧ膜４２近傍の無添加多結晶シリコン膜４４にリン
を拡散させ、リン添加多結晶シリコン膜４４′を無添加
多結晶シリコン膜４４の一部領域に形成する。 この時、無添加多結晶シリコン膜４１にもリンが拡散さ
れ無添加多結晶シリコン膜４１は低抵抗化する。 （ｆ）多結晶シリコン膜中のリン濃度によってエツチン
グ率の大きく異なるエツチング法、例えば水：硝酸：フ
ッ酸の容積比が６０：６０：１である混合液を用いて表
面多結晶シリコン層をエツチングすると、リンが添加さ
れる多結晶シリコン膜４４′のみが除去される。 （ｇ）残された無添加多結晶シリコン膜４４を、第５図
一点鎖線で示したマスク５１を用い、ソース・ドレイン
引き出し電極形状に例えばホト・エツチング法により整
形する。 （ｈ）ソース・ドレイン引き出し電極形状に整形された
無添加多結晶シリコン膜４５に、イオン注入法によりヒ
素を注入エネルギー８０ｋｅＶ、打込みドーズ量２Ｘ１
０”ｃ■−２の条件でイオン注入しソース・ドレイン引
き出し電極を低抵抗化するとともに、既に形成されてい
るｎ形層５と良好なコンタクトが得られるように所望の
熱処理、例えば、９００℃、Ｎ２中で３０分の熱処理を
行う。 （ｉ）最後に１層間絶縁膜４６を形成し、次いでゲート
電極、ソース・ドレイン引き出し電極４５とアルミニウ
ム電極４７とのコンタクトを形成しＭＯＳＦＥＴとして
完成する。 なお、本実施例では（ａ）の工程において、ソース・ド
レイン領域に予めｎ形層を形成したが、（ｈ）の工程に
おいてソース・ドレイン領域とゲートとがオフセットと
ならないような熱処理条件を選ぶことによってｎ形層形
成は省略できる。また、（ａ）の工程において、無添加
多結晶シリコン膜のかわりに予め不純物を添加し低抵抗
化した多結晶シリコン膜を用いても良い。さらに１本実
施例ではＰＳＧ膜４２を最終的に残しているが１表面段
差の軽減のためこれを通常のプラズマエツチング法など
を用いて除去することも可能である。 なお、本実施例ではｎチャネルＭＯ８ＦＥＴについて説
明したが、ｐチャネルＭＯ８ＦＥＴでも不純物種を変え
ることにより同様に実施すことができ、さらに、ｎチャ
ネルＭＯ８ＦＥＴとｐチャネルＭＯ３ＦＥＴが混在する
ＣＭＯ８回路にも適用できる。 以上述べた本発明実施例によるＭＯＳＦＥＴにおいては
、以下の利点がある。 （１）ソース・ドレイン拡散層５上でコンタクトを行わ
ないので、ソース・ドレイン領域が微細化されソース・
ドレイン接合容量が減少する。 （２）ソース・ドレイン領域５を多結晶シリコン膜４５
によって引き出しているので、拡散層へのアルミニウム
等の金属原子の突き抜けは問題とならず拡散深さを浅く
することができ、ゲート電極とソース・ドレイン拡散層
のオーバラップが小さくなり、オーバラップ容量の減少
と、さらに、いわゆるショートチャネル効果の低減が図
れる。 （３）ゲート電極４１とソース・ドレイン引き出し電極
４５のオーバラップがないため、両電極間の容量を減少
できる。 このため、素子全体の寄生容量を大幅に減少させること
ができ高速化が図れるとともに、微細化による高密度化
が達成できる。 次に、本発明をバイポーラ・トランジスタの製造工程に
用いた本発明・の第２の実施例を第６図（ａ）〜（ｉ）
に基づいて説明する。 （ａ）ｐ形シリコン基板６１上に選択酸化法を用いて素
子分離用シリコン酸化膜６２を厚さ約６０００人形成し
た後、シリコン基板６１表面にシリコン酸化膜６３を厚
さ約１０００人を形成し、次いで、深さ約２−のｎ形コ
レクタ拡散層６４を、例えば１００ｋｅＶ、１．５　Ｘ
　１０”ａｍ−”の条件でリンをイオン注入して形成し
、次に深さ約０．５−のｐ形ベース拡散層６５を６０ｋ
ｅＶ、３　Ｘ　１０”ａｍ−”の条件でボロンをイオン
注入して形成する。 （ｂ）シリコン基板６１表面のシリコン酸化膜６３のエ
ミッタおよびコレクタ電極引き出し領域部分を既存のホ
ト・エツチング法により除去する。 （ｃ）全面に導電体層としてヒ素添加多結晶シリコン膜
６６を厚さ約３０００人、さらにその上に不純物が添加
された絶縁層としてリンを９．５ｗｔ％含んだＰＳＧ膜
６膜製７存のＣＶＤ法により厚さ約４０００人形成する
０次いで、既存のホト・エツチング法によりヒ素添加多
結晶シリコン膜６６およびＰＳＧ膜６膜製７ミッタおよ
びコレクタ引き出し電極形状に加工する。 （ｄ）エミッタ引き出し電極部のヒ素添加多結晶シリコ
ン膜６６、およびコレクタ引き出し電極部のヒ素添加多
結晶シリコン膜６６′の側面を９５０℃、ウェット０□
中で３０分酸化し横方向の厚さ約２０００人の酸化膜６
８を形成する。 （ｅ）垂直方向のエツチング率が高いエツチング法、例
えばリアクティブ・イオンエツチング法により、ベース
引き出し電極領域６５の一部６９上のシリコン表面上の
酸化膜を除去する０次いで、全面に無添加多結晶シリコ
ン膜７０を既存のＣＶＤ法により厚さ約３０００人形成
する。 （ｆ）次いで、９００℃、Ｎ２中で３０分熱処理し、Ｐ
ＳＧＳ過膜の無添加多結晶シリコン膜７０にリンを拡散
させ、リン添加多結晶シリコン膜７０′　を無添加多結
晶シリコン膜７０の一部領域に形成する。 （ｇ）多結晶シリコン膜中のリン濃度によってエツチン
グ率の大きく異なるエツチング法１例えば水：硝酸：フ
ッ酸の容積比が６０：６０：１である混合液を用いて表
面多結晶シリコン層フ０をエツチングすると、リンが添
加された多結晶シリコン膜７０′のみが除去される。 （ｈ）残された無添加多結晶シリコン膜７０′を、第７
図の一点鎖線で示したマスク７１を用い、ベース引き出
し電極形状に例えばホト・エツチング法により整形する
。ついで、ベース引き出し電極形状に整形された無添加
多結晶シリコン膜７０“に、例えばイオン注入法により
注入エネルギー２５ｋｅＶでＩ　Ｘ　１０”ｃｍ−”の
条件で、ボロンを添加し、さらに、９００℃、３０分の
熱処理により多結晶シリコン膜７０′の低抵抗化とシリ
コン基板へのボロン拡散により、ベース領域６５と良好
な抵抗性接触を行わせる。なお、エミッタ拡散層は上記
各工程中の熱処理によってヒ素添加多結晶シリコン膜６
６からヒ素が拡散し形成されるとともに、エミッタ引き
出し電イと良好な抵抗性接触がなされる。また、コレク
タ引き出し電極においても同様に良好な抵抗性接触がな
される。 （ｉ）ＣＶＤ法により厚さ約６０００人のＳｉｎ、膜７
２を形成した後、エミッタ、ベースおよびコレクタ引き
出し電極上にコンタクト・ホールを形成し。 アルミニウム膜７３を例えばホト・エツチング法により
配線形状に整形してトランジスタが完成する。 以上述べたバイポーラ・トランジスタの実施例によれば
、エミッタ電極とベース電極間の間隔はエミッタ引き出
し電極部の無添加多結晶シリコン膜６６の側面の酸化膜
は横方向の厚さ約２０００人であるため極めて接近させ
ることができ、そのため、ベース領域の面積を小さくで
きるとともにベース・コレクタ間容量を小さくすること
ができ、回路の高速動作を可能とする。 〔発明の効果〕 以上説明したように、本発明の方法を用いることにより
、ＭＯＳＦＥＴやバイポーラ・トランジスタを含むＬＳ
Ｉにおいて１Ｍ０８ＦＥＴやバイポーラ・トランジスタ
を微細化することができ。 さらに、寄生容量を減少させることができるため。 高性能、高密度のＬＳＩを簡単な工程によって得ること
ができる。 ４、図面の簡単な説明 第１図（ａ）〜（ｆ）は本発明の基本工程を含む一例を
示す図、第２図は本発明の基本工程における平面図、第
３図は従来のシリコンゲートＭＯ８ＦＥＴの構造断面図
、第４図（ａ）〜（ｉ）は本発明の第１の実施例の製造
工程を示す図、第５図は本発明の第１の実施例の製造工
程中の平面図、第６図（ａ）〜（ｉ）は本発明の第２の
実施例の製造工程を示す図、第７図は本発明の第２６実
施例の製造工程中の平面図である。 １・・・シリコン基板　　　２・・・フィールド酸化膜
３・・・ゲート酸化膜　　　４・・・ゲート電極５・・
・ソース・ドレイン拡散層 ６・・・ソース・ドレイン引き出し電極７・・・層間絶
縁膜　　　　８・・・アルミニウム電極１１・・・多結
晶シリコン膜 １１′・・・整形された多結晶シリコン膜１２・・・リ
ンを高濃度に含んだシリコン酸化膜１２′・・・整形さ
れたリンを高濃度に含んだシリコン酸化膜 １３・・・多結晶シリコン膜側面の酸化領域１４・・・
不純物を含まない多結晶シリコン膜１４′・・・エツチ
ングされずに残された不純物を含まない多結晶シリコン
膜 １５・・・リンが拡散された多結晶シリコン膜４１・・
・無添加多結晶シリコン膜 ４２・・・リンを高濃度に含んだシリコン酸化膜４３・
・・・・・ソース・ドレイン領域の一部４４・・・無添
加多結晶シリコン膜 ４４′・・・リンが拡散された多結晶シリコン膜４５・
・・エツチングされずに残された不純物を含まない多結
晶シリコン膜 ４６・・・層間絶縁膜 ４７・・・アルミニウム電極 ５１・・・ソース・ドレイン引き出し電極形成マスク６
１・・・シリコン基板 ６２・・・素子分離用シリコン酸化膜 ６３・・・シリコン酸化膜　　６４・・・コレクタ拡散
層６５・・・エミッタ拡散層

Claims (1)

【特許請求の範囲】
1. １、半導体基板上に導電体層とその上の不純物が添加さ
   れた絶縁層とからなる多層膜を付着する工程と、前記導
   電体層の側面を酸化する工程と、前記多層膜および前記
   半導体基板上に半導体層を付着する工程と、前記不純物
   が添加された絶縁層から前記半導体層の一部に前記不純
   物を拡散する工程と、前記不純物が添加されていない半
   導体層を残して前記不純物が拡散された半導体層を選択
   的にエッチングする工程とを含むことを特徴とする半導
   体装置の製造方法。