JPS63215061A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63215061A JPS63215061A JP4930987A JP4930987A JPS63215061A JP S63215061 A JPS63215061 A JP S63215061A JP 4930987 A JP4930987 A JP 4930987A JP 4930987 A JP4930987 A JP 4930987A JP S63215061 A JPS63215061 A JP S63215061A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は同一シリコン基板上に容量と他の素子とを同時
に形成する半導体集積回路の製造方法に関するものであ
る。
に形成する半導体集積回路の製造方法に関するものであ
る。
従来の技術
ＭＯ５集積回路及びバイポーラ集積回路の製造において
、トランジスタとは別に抵抗及び容量を形成する必要が
ある。容量を形成する従来の方法は、まず、シリコン基
板上に容量の下部電極となる高濃度な不純物拡散領域を
もうける。次に、拡散領域表面を熱酸化して酸化膜を形
成するが、容量値を大きくとるためにこの酸化膜を薄く
する必要があるのでトランジスタ等の他の素子形成に必
要な酸化膜とは別工程で作る。さらに容量形成領域の酸
化膜の上に上部電極となるアルミニウム（Ａｅ ）蒸着
膜ないしは不純物を含んだ多結晶シリコン膜を形成する
。
、トランジスタとは別に抵抗及び容量を形成する必要が
ある。容量を形成する従来の方法は、まず、シリコン基
板上に容量の下部電極となる高濃度な不純物拡散領域を
もうける。次に、拡散領域表面を熱酸化して酸化膜を形
成するが、容量値を大きくとるためにこの酸化膜を薄く
する必要があるのでトランジスタ等の他の素子形成に必
要な酸化膜とは別工程で作る。さらに容量形成領域の酸
化膜の上に上部電極となるアルミニウム（Ａｅ ）蒸着
膜ないしは不純物を含んだ多結晶シリコン膜を形成する
。
発明が解決しようとする問題点
容量に用いる絶縁膜は、容量値を大きく取るために薄く
する必要がある。例えば、ＭＯＳトランジスタのゲート
部の酸化膜より薄い酸化膜を必要とする場合がある。こ
の場合、容量を形成するための酸化膜とゲート酸化膜と
を、従来は別々の酸化工程で作っていた。このように酸
化工程を別々に行っていたために、工程が複雑になった
り、拡散領域の不純物が再分布する不都合があった。
する必要がある。例えば、ＭＯＳトランジスタのゲート
部の酸化膜より薄い酸化膜を必要とする場合がある。こ
の場合、容量を形成するための酸化膜とゲート酸化膜と
を、従来は別々の酸化工程で作っていた。このように酸
化工程を別々に行っていたために、工程が複雑になった
り、拡散領域の不純物が再分布する不都合があった。
そこで本発明は、容量形成のための薄い酸化膜と他の素
子を形成するための厚い酸化膜とを１回の熱酸化で同時
に形成する半導体集積回路の製造方法を提案することを
目的とするものである。
子を形成するための厚い酸化膜とを１回の熱酸化で同時
に形成する半導体集積回路の製造方法を提案することを
目的とするものである。
問題点を解決するための手段
本発明の半導体集積回路の製造方法は、シリコン基板上
の容量形成領域に、容量の一方の電極となる拡散領域を
形成するとともに同拡散領域の表面に窒素イオンを注入
する工程と、熱酸化処理を施こして前記拡散領域の表面
に容量の誘電体を構成する第１の酸化膜と他の素子形成
領域に第２の酸化膜とを同時に形成する工程と、前記第
１の酸化膜の上に容量の他方の電極となる導電膜を形成
する工程とを備えたものである。
の容量形成領域に、容量の一方の電極となる拡散領域を
形成するとともに同拡散領域の表面に窒素イオンを注入
する工程と、熱酸化処理を施こして前記拡散領域の表面
に容量の誘電体を構成する第１の酸化膜と他の素子形成
領域に第２の酸化膜とを同時に形成する工程と、前記第
１の酸化膜の上に容量の他方の電極となる導電膜を形成
する工程とを備えたものである。
作用
本発明によれば、シリコン基板表面の容量形成領域上に
、所定の窒素イオンを注入した後にシリコン基板表面の
熱酸化工程を行うため、容量形成領域の酸化シリコン膜
の酸化速度を減速させることができ、容量形成領域の薄
い酸化シリコン膜と他の素子形成領域の厚い酸化シリコ
ン膜を同時に形成することができる。
、所定の窒素イオンを注入した後にシリコン基板表面の
熱酸化工程を行うため、容量形成領域の酸化シリコン膜
の酸化速度を減速させることができ、容量形成領域の薄
い酸化シリコン膜と他の素子形成領域の厚い酸化シリコ
ン膜を同時に形成することができる。
実施例
本発明の半導体集積回路の製造方法の実施例を容量とダ
イオードを同一基板に形成した第一１図の断面図を参照
して説明する。まず、ｐ形シリコン基板１の表面に、熱
酸化工程により厚いフィールド酸化膜２を形成する。次
に、写真食刻法によりフィールド酸化膜２に開口を設け
、容量形成領域に下部電極となるｎ形の拡散領域３とダ
イオード形成領域にカソード領域となるｎ形の拡散領域
４を形成する。なお、アノード領域はｐ形シリコン基板
１である。続いて容量形成領域以外をフォトレジスト膜
５でマスクし、ｎ形拡散領域３の表面に窒素イオン（Ｎ
＋）をイオン注入装置を用いて注入する（第１図ａ）。
イオードを同一基板に形成した第一１図の断面図を参照
して説明する。まず、ｐ形シリコン基板１の表面に、熱
酸化工程により厚いフィールド酸化膜２を形成する。次
に、写真食刻法によりフィールド酸化膜２に開口を設け
、容量形成領域に下部電極となるｎ形の拡散領域３とダ
イオード形成領域にカソード領域となるｎ形の拡散領域
４を形成する。なお、アノード領域はｐ形シリコン基板
１である。続いて容量形成領域以外をフォトレジスト膜
５でマスクし、ｎ形拡散領域３の表面に窒素イオン（Ｎ
＋）をイオン注入装置を用いて注入する（第１図ａ）。
この後フォトレジスト膜５を除去し、熱酸化を行い、ダ
イオード形成領域のｎ形の拡散領域４の上には通常の酸
化工程でできる膜厚を有する酸化シリコン膜６を形成し
、窒素イオンが注入されているｎ形の拡散領域３の上に
は通常酸化工程でできる膜厚より薄い酸化シリコン膜７
を形成する。
イオード形成領域のｎ形の拡散領域４の上には通常の酸
化工程でできる膜厚を有する酸化シリコン膜６を形成し
、窒素イオンが注入されているｎ形の拡散領域３の上に
は通常酸化工程でできる膜厚より薄い酸化シリコン膜７
を形成する。
なお、第３図に窒素イオンのドーズ量と酸化シリコン膜
の膜厚との関係を示す。この図から明らかなように、薄
い酸化シリコン膜を窒素イオンの注入量により広範囲に
設定できる。例えば、ダイオード形成領域の酸化シリコ
ン膜６を８０ｎｍ、容量形成領域の酸化シリコン膜７を
４０ｎｍ形成する場合、容量形成領域のｎ形拡散領域３
の表面に窒素イオンを加速電圧が５０Ｋｅｙでドーズ量
が２ Ｘ １０１５ｃｍ−２の条件で注入した後、水素
と酸素を１：２の割合で燃焼させた雰囲気中で９００℃
、６０分間熱酸化処理を行うことにより形成することが
できる。次に、ダイオード形成領域の酸化シリコン膜６
の中にコンタクト窓を形成した後、アルミニウム膜を選
択的に形成して、容量の上部電極８とダイオードのカソ
ード電極９を形成する（第１図ｂ）。
の膜厚との関係を示す。この図から明らかなように、薄
い酸化シリコン膜を窒素イオンの注入量により広範囲に
設定できる。例えば、ダイオード形成領域の酸化シリコ
ン膜６を８０ｎｍ、容量形成領域の酸化シリコン膜７を
４０ｎｍ形成する場合、容量形成領域のｎ形拡散領域３
の表面に窒素イオンを加速電圧が５０Ｋｅｙでドーズ量
が２ Ｘ １０１５ｃｍ−２の条件で注入した後、水素
と酸素を１：２の割合で燃焼させた雰囲気中で９００℃
、６０分間熱酸化処理を行うことにより形成することが
できる。次に、ダイオード形成領域の酸化シリコン膜６
の中にコンタクト窓を形成した後、アルミニウム膜を選
択的に形成して、容量の上部電極８とダイオードのカソ
ード電極９を形成する（第１図ｂ）。
本発明の半導体集積回路の製造方法の他の実施例を第２
図に示した容量とＭＯＳトランジスタの断面図を参照し
て説明する。まず、ｐ形シリコン基板１の表面に、選択
酸化法により、フィールド酸化膜２を形成する。次に、
容量を形成すべき領域を除き、他をフォトレジスト５で
マスクして容量形成領域に燐イオン（Ｐ）Ｔｏるいは砒
素イオン（Ａｓ”）のいずれかをイオン注入装置を用い
て注入するとともに窒素イオンも注入する（第２図ａ）
。
図に示した容量とＭＯＳトランジスタの断面図を参照し
て説明する。まず、ｐ形シリコン基板１の表面に、選択
酸化法により、フィールド酸化膜２を形成する。次に、
容量を形成すべき領域を除き、他をフォトレジスト５で
マスクして容量形成領域に燐イオン（Ｐ）Ｔｏるいは砒
素イオン（Ａｓ”）のいずれかをイオン注入装置を用い
て注入するとともに窒素イオンも注入する（第２図ａ）
。
この後に、フォトレジスト膜５を除去し、熱酸化処理を
行って、容量形成領域に酸化シリコン膜７とＭＯＳ）ラ
ンジスタ形成領域にゲート酸化膜１０を形成するととも
に容量形成領域に下部電極となるｎ形拡散領域３を形成
する。なお、酸化シリコン膜の膜厚は前述したように注
入された窒素イオンの量に依存し、容量形成領域に形成
された酸化シリコン膜７はゲート酸化膜１０より薄（な
る。
行って、容量形成領域に酸化シリコン膜７とＭＯＳ）ラ
ンジスタ形成領域にゲート酸化膜１０を形成するととも
に容量形成領域に下部電極となるｎ形拡散領域３を形成
する。なお、酸化シリコン膜の膜厚は前述したように注
入された窒素イオンの量に依存し、容量形成領域に形成
された酸化シリコン膜７はゲート酸化膜１０より薄（な
る。
一例をあげると、容量形成領域へ砒素イオンをＩ Ｘ
１０ ”ａｍ−”、窒素イオンを２ Ｘ １０ Ｉ５ｃ
＋ａ−２のドース量で注入した後、水素と酸素を１＝２
の割合で燃焼させた雰囲気中で９００℃、６０分間熱処
理を行うことにより、ＭＯＳトランジスタ形成領域に８
０ｎｍの膜厚のゲート酸化膜１０を形成すると同時に、
容量形成領域に膜厚が４０ｎｍの酸化シリコン膜７を形
成することができる。次に、燐を含んだ多結晶シリコン
膜を表面に形成した後、ゲート酸化膜１０および多結晶
シリコン膜を選択的に除去して容量形成領域に容量の上
部電極１１とＭＯＳ ）ランジスタ形成領域にゲート電
極１２を形成する。この後、ＭＯＳトランジスタ形成領
域に燐イオンを注入してソース領域１３とドレイン領域
１４を形成する。なお、容量の下部電極となるｎ形の拡
散領域３を窒素イオンを注入する前に形成してもよいし
、或は、窒素イオンと不純物イオンを注入し、その後の
熱酸化処理工程で酸化シリコン膜を形成すると同時にｎ
形の拡散領域３を形成しても良い。
１０ ”ａｍ−”、窒素イオンを２ Ｘ １０ Ｉ５ｃ
＋ａ−２のドース量で注入した後、水素と酸素を１＝２
の割合で燃焼させた雰囲気中で９００℃、６０分間熱処
理を行うことにより、ＭＯＳトランジスタ形成領域に８
０ｎｍの膜厚のゲート酸化膜１０を形成すると同時に、
容量形成領域に膜厚が４０ｎｍの酸化シリコン膜７を形
成することができる。次に、燐を含んだ多結晶シリコン
膜を表面に形成した後、ゲート酸化膜１０および多結晶
シリコン膜を選択的に除去して容量形成領域に容量の上
部電極１１とＭＯＳ ）ランジスタ形成領域にゲート電
極１２を形成する。この後、ＭＯＳトランジスタ形成領
域に燐イオンを注入してソース領域１３とドレイン領域
１４を形成する。なお、容量の下部電極となるｎ形の拡
散領域３を窒素イオンを注入する前に形成してもよいし
、或は、窒素イオンと不純物イオンを注入し、その後の
熱酸化処理工程で酸化シリコン膜を形成すると同時にｎ
形の拡散領域３を形成しても良い。
発明の効果
本発明の半導体集積回路の製造方法によれば、容量形成
領域のシリコン基板表面に窒素イオンを注入することに
より、１回の熱酸化処理工程で容量形成領域に薄い酸化
シリコン膜を他の素子形成領域に厚い酸化シリコン膜を
同時に形成することができる。このため熱酸化工程が簡
略化され、時間、経費が節減できるとともに、拡散領域
の不純物の再分布を阻止することができる。
領域のシリコン基板表面に窒素イオンを注入することに
より、１回の熱酸化処理工程で容量形成領域に薄い酸化
シリコン膜を他の素子形成領域に厚い酸化シリコン膜を
同時に形成することができる。このため熱酸化工程が簡
略化され、時間、経費が節減できるとともに、拡散領域
の不純物の再分布を阻止することができる。
第１図は本発明の半導体集積回路の製造方法の実施例を
示す断面図、第２図は本発明の他の実施例を示す断面図
、第３図は窒素イオンのドーズ量と酸化シリコン膜の膜
厚との関係を示した熱酸化特性図である。 １・・・・・・ｐ形シリコン基板、−２・・・・・・フ
ィールド酸化膜、３，４・・・・・・ｎ形の拡散領域、
５・・・・・・フォトレジスト膜、６．７・・・・・・
酸化シリコン膜、８．１１・・・・・・容量の上部電極
、９・・・・・・カソード電極、１０・・・・・・ゲー
ト酸化膜、１２・・・・・・ゲート電極、１３・・・・
・・ソース領域、１４・・・・・・ドレイン領域。 代理人の氏名 弁理士 中尾敏男 はが１名１−−−Ｐ
コ２シリーン鯨 ２−−−フィールド誼（イｂ衷 ３．４−−−ｎ盟ν≧彎（剣阪声（ ，５−一−フォトレジスト裏 ｑ−−一夕９オードのカソード１１ＩＬ＠Ｎ＋
示す断面図、第２図は本発明の他の実施例を示す断面図
、第３図は窒素イオンのドーズ量と酸化シリコン膜の膜
厚との関係を示した熱酸化特性図である。 １・・・・・・ｐ形シリコン基板、−２・・・・・・フ
ィールド酸化膜、３，４・・・・・・ｎ形の拡散領域、
５・・・・・・フォトレジスト膜、６．７・・・・・・
酸化シリコン膜、８．１１・・・・・・容量の上部電極
、９・・・・・・カソード電極、１０・・・・・・ゲー
ト酸化膜、１２・・・・・・ゲート電極、１３・・・・
・・ソース領域、１４・・・・・・ドレイン領域。 代理人の氏名 弁理士 中尾敏男 はが１名１−−−Ｐ
コ２シリーン鯨 ２−−−フィールド誼（イｂ衷 ３．４−−−ｎ盟ν≧彎（剣阪声（ ，５−一−フォトレジスト裏 ｑ−−一夕９オードのカソード１１ＩＬ＠Ｎ＋
Claims (1)
- 半導体基板上の容量形成領域に、容量の一方の電極とな
る拡散領域を形成するとともに同拡散領域の表面に窒素
イオンを注入する工程と、熱酸化処理を施こして前記拡
散領域の表面に容量の誘電体を構成する第１の酸化膜と
他の素子形成領域に第２の酸化膜とを同時に形成する工
程と、前記第１の酸化膜の上に容量の他方の電極となる
導電膜を形成する工程とを備えたことを特徴とする半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4930987A JPS63215061A (ja) | 1987-03-04 | 1987-03-04 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4930987A JPS63215061A (ja) | 1987-03-04 | 1987-03-04 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63215061A true JPS63215061A (ja) | 1988-09-07 |
Family
ID=12827348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4930987A Pending JPS63215061A (ja) | 1987-03-04 | 1987-03-04 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63215061A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766870B1 (en) * | 1995-04-21 | 2001-10-10 | Koninklijke Philips Electronics N.V. | Method of manufacturing a progammable semiconductor device in the form of an anti-fuse |
-
1987
- 1987-03-04 JP JP4930987A patent/JPS63215061A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766870B1 (en) * | 1995-04-21 | 2001-10-10 | Koninklijke Philips Electronics N.V. | Method of manufacturing a progammable semiconductor device in the form of an anti-fuse |
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