JPS6372148A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6372148A JPS6372148A JP21673086A JP21673086A JPS6372148A JP S6372148 A JPS6372148 A JP S6372148A JP 21673086 A JP21673086 A JP 21673086A JP 21673086 A JP21673086 A JP 21673086A JP S6372148 A JPS6372148 A JP S6372148A
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置、特にＰチャンネルＭＯＳ
及びｎチャンネルＭＯＳ素子からなるＣＭＯＳ素子とバ
イポーラ素子とを同一チップ上に形成してなる、いわゆ
るＢｌ−ＣＭＯＳ集積回路装置に関するものである。
及びｎチャンネルＭＯＳ素子からなるＣＭＯＳ素子とバ
イポーラ素子とを同一チップ上に形成してなる、いわゆ
るＢｌ−ＣＭＯＳ集積回路装置に関するものである。
一般にバイポーラ素子は占有チップ面積あたりのドライ
ブ能力が大であり、アナログ量処理の精度が高いが集積
度が低く、消費電力、が多いなどの欠点があり、一方、
ＣＭＯＳ素子は消費電力が小さく、集積度が高いという
特徴をもっているので、バイポーラ素子を主体とするチ
ップ上にバイポーラ素子の上記欠点を補填するＣＭＯＳ
素子を組み込むことが有効であり、その最も代表的なも
のとしてメモリセル部をＣＭＯＳ素子で形成し、センス
アンプや入出力回路をバイポーラ素子で形成するスタテ
ィックＲＡＭ （ランダム アクセス メモリ（Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｆｆｉｏｒｙ） ）がすで
に製品化され、さらにＢ Ｉ−０ＭＯＳを用いたゲート
アレイＬＳＩなどが販売されている。
ブ能力が大であり、アナログ量処理の精度が高いが集積
度が低く、消費電力、が多いなどの欠点があり、一方、
ＣＭＯＳ素子は消費電力が小さく、集積度が高いという
特徴をもっているので、バイポーラ素子を主体とするチ
ップ上にバイポーラ素子の上記欠点を補填するＣＭＯＳ
素子を組み込むことが有効であり、その最も代表的なも
のとしてメモリセル部をＣＭＯＳ素子で形成し、センス
アンプや入出力回路をバイポーラ素子で形成するスタテ
ィックＲＡＭ （ランダム アクセス メモリ（Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｆｆｉｏｒｙ） ）がすで
に製品化され、さらにＢ Ｉ−０ＭＯＳを用いたゲート
アレイＬＳＩなどが販売されている。
このような従来のＢ Ｉ −ＣＭＯＳ集積回路装置のう
ち、バイポーラ素子としてｎｐｎ）ランジスタを用いた
ものの製造方法を第２図を用いて説明する。
ち、バイポーラ素子としてｎｐｎ）ランジスタを用いた
ものの製造方法を第２図を用いて説明する。
まず第２図（Ａ）に示すように、ｐ形シリコン基板１上
にｎ形高不純物濃度の埋込みｒｔｉ２を形成したのち、
ｎ形低不純物濃度のエピタキシャル層３を成長させる。
にｎ形高不純物濃度の埋込みｒｔｉ２を形成したのち、
ｎ形低不純物濃度のエピタキシャル層３を成長させる。
ついで、ｉ！ｉ＋酸化性膜（図示せず）をマスクとして
選択酸化をおこない、エピタキシャル層３における素子
形成部間を電気的に分離するための厚い酸化膜１０１を
形成する。ここでは酸化膜分離法を用いた場合について
説明するが、勿論ｐｎ接合分離その他の方法についても
同様のことが言える。さらにＭＯＳ）ランジスタ形成部
のエピタキシャル層３にｐ形不純物拡散を行なってｐ−
ウェル層４を形成し、ゲート酸化膜１０２を成長した後
、ゲート電極となるｎ形高不純物濃度の多結晶シリコン
ｙ！２０１を形成する。ここでゲート電極として、多結
晶シリコン膜の他、シリサイド膜（ＭｏＳｉ２．ＷＳｉ
２など）及びその複合膜を使用する場合もある。
選択酸化をおこない、エピタキシャル層３における素子
形成部間を電気的に分離するための厚い酸化膜１０１を
形成する。ここでは酸化膜分離法を用いた場合について
説明するが、勿論ｐｎ接合分離その他の方法についても
同様のことが言える。さらにＭＯＳ）ランジスタ形成部
のエピタキシャル層３にｐ形不純物拡散を行なってｐ−
ウェル層４を形成し、ゲート酸化膜１０２を成長した後
、ゲート電極となるｎ形高不純物濃度の多結晶シリコン
ｙ！２０１を形成する。ここでゲート電極として、多結
晶シリコン膜の他、シリサイド膜（ＭｏＳｉ２．ＷＳｉ
２など）及びその複合膜を使用する場合もある。
ついで第２図（Ｂ）に示す様に、レジスト膜３０１と上
記ゲート電極２０１をマスクとしてｎ形高不純物濃度の
注入を行って、ｎチャンネル間Ｏ８のソース層６、ドレ
イン層７及びコレクタ電極取り出し層５を形成する。
記ゲート電極２０１をマスクとしてｎ形高不純物濃度の
注入を行って、ｎチャンネル間Ｏ８のソース層６、ドレ
イン層７及びコレクタ電極取り出し層５を形成する。
ついで第２図（Ｃ）に示すように新たなレジスト膜３０
２とゲート電極２０１をマスクとしてｐ形高不純物濃度
の注入を行ってＰチャンネルＭＯ８のソース層９、ドレ
インＦｉｌＯ及び外部ベースＮ８を形成する。
２とゲート電極２０１をマスクとしてｐ形高不純物濃度
の注入を行ってＰチャンネルＭＯ８のソース層９、ドレ
インＦｉｌＯ及び外部ベースＮ８を形成する。
ついで第２図（Ｄ）に示すように、さらに新たなレジス
ト膜（図示せず）をマスクにしてｐ形低不純物濃度の注
入を行い、リンガラス膜等のパッシベーション膜４０１
をデポジションし、パンシベーシッンｆｆ４０１の焼締
めをかねてアニールを行い、活性ベースＪＥｆｌｌａを
形成する。゛このアニールによって、Ｐチャンネル及び
ｎチャンネル間Ｏ８のそれぞれのソース層、ドレイン層
、さらには外部ベース層やコレクタ電極取り出し層も同
時に活性化されてそれぞれの拡散層が形成される。
ト膜（図示せず）をマスクにしてｐ形低不純物濃度の注
入を行い、リンガラス膜等のパッシベーション膜４０１
をデポジションし、パンシベーシッンｆｆ４０１の焼締
めをかねてアニールを行い、活性ベースＪＥｆｌｌａを
形成する。゛このアニールによって、Ｐチャンネル及び
ｎチャンネル間Ｏ８のそれぞれのソース層、ドレイン層
、さらには外部ベース層やコレクタ電極取り出し層も同
時に活性化されてそれぞれの拡散層が形成される。
勿論、個別にそれぞれアニールを行っても良いが、一般
的には工程簡略化のため、まとめて行なう。
的には工程簡略化のため、まとめて行なう。
ついで第２図（Ｅ）に示す様にｎチャンネル間Ｏ８のソ
ースＦｆ６ａ及びドレインＪｉ７ａの電極取り出し用の
コンタクトを形成し、ここへｎ形高不純物濃度層１２．
１３を拡散により形成する。これは、ソース／ドレイン
層はｎチャンネルＭＯＳトランジスタの高性能化を図る
ためできるだけ浅く形成することが望ましく、その不純
物には拡散係数の小さい砒素（Ａｓ）などを使うが、余
り接合が浅くなりすぎるとフィード部の厚い酸化膜１０
１の歪みや、コンタクト孔エッヂの影響で電極材料が異
常拡散した時に接合を横切って基板とショートを起こす
ために、コンタクト部に拡散係数の大きなリン（Ｐ）な
どの不純物をさらに高濃度に注入及び拡散して深めの電
極取り出し層を形成するためである。
ースＦｆ６ａ及びドレインＪｉ７ａの電極取り出し用の
コンタクトを形成し、ここへｎ形高不純物濃度層１２．
１３を拡散により形成する。これは、ソース／ドレイン
層はｎチャンネルＭＯＳトランジスタの高性能化を図る
ためできるだけ浅く形成することが望ましく、その不純
物には拡散係数の小さい砒素（Ａｓ）などを使うが、余
り接合が浅くなりすぎるとフィード部の厚い酸化膜１０
１の歪みや、コンタクト孔エッヂの影響で電極材料が異
常拡散した時に接合を横切って基板とショートを起こす
ために、コンタクト部に拡散係数の大きなリン（Ｐ）な
どの不純物をさらに高濃度に注入及び拡散して深めの電
極取り出し層を形成するためである。
ついで第２図（Ｆ）に示すように、少なくともエミッタ
層形成のためにパッシベーション膜４０１に窓開けを丘
ってｎ形高不純物濃度（Ａｓ）の導入を行い、さらにこ
の窓は電極取り出しのコンタクト窓とする。これはバイ
ポーラトランジスタの高性能化にはエミッタ層１５が浅
く、かつ幅が狭いことが必須であるためであるー。一方
、ドライブ力の確保やベース抵抗の低減化でエミッタの
長さは若干長めになっており、一般にエミッタは綱長い
長方形平面パターンをしている。また、厚い酸化膜１０
１の歪みの影響を小さくするため酸化膜から離してエミ
ッタ層を形成している。一方、ＭＯＳ）ランジスタでは
集積度が要求され、ソース／ドレインコンタクトも最小
パターンの正方形で、かつ厚い酸化膜との距離もほとん
ど無い状態になっている。
層形成のためにパッシベーション膜４０１に窓開けを丘
ってｎ形高不純物濃度（Ａｓ）の導入を行い、さらにこ
の窓は電極取り出しのコンタクト窓とする。これはバイ
ポーラトランジスタの高性能化にはエミッタ層１５が浅
く、かつ幅が狭いことが必須であるためであるー。一方
、ドライブ力の確保やベース抵抗の低減化でエミッタの
長さは若干長めになっており、一般にエミッタは綱長い
長方形平面パターンをしている。また、厚い酸化膜１０
１の歪みの影響を小さくするため酸化膜から離してエミ
ッタ層を形成している。一方、ＭＯＳ）ランジスタでは
集積度が要求され、ソース／ドレインコンタクトも最小
パターンの正方形で、かつ厚い酸化膜との距離もほとん
ど無い状態になっている。
最後に、第２図（Ｇ）に示すように、少なくともＰチャ
ンネルＭＯＳのソースコンタクト、ドレインコンタクト
、ベース・コンタクト及びゲート・コンタクト（図示せ
ず）を窓開けして低抵抗金属配線、例えばアル（ニウム
（Ａｌ）で電、極（ｎチャンネルＭＯＳのソース５０１
ｎチヤンネルＭＯＳのドレイン５０２、ベース５０３、
エミッタ５０４、コレクタ５０５、ＰチャンネルＭＯＳ
のソース５０６、ＰチャンネルＭＯＳのドレイン５０７
）を形成する。
ンネルＭＯＳのソースコンタクト、ドレインコンタクト
、ベース・コンタクト及びゲート・コンタクト（図示せ
ず）を窓開けして低抵抗金属配線、例えばアル（ニウム
（Ａｌ）で電、極（ｎチャンネルＭＯＳのソース５０１
ｎチヤンネルＭＯＳのドレイン５０２、ベース５０３、
エミッタ５０４、コレクタ５０５、ＰチャンネルＭＯＳ
のソース５０６、ＰチャンネルＭＯＳのドレイン５０７
）を形成する。
このような集積回路装置を製造するにあたって、先に述
べた様にバイポーラトランジスタの高性能化のためには
さらにエミッタ層を浅くし、かつ電極つき抜けによる不
良を防止しなければならず、また、ｎチャンネルＭＯＳ
）ランジスタでのコンタクト窓開は工程、及び電極取り
出し層形成工程など煩雑な製造工程を必要とするという
問題点があった。
べた様にバイポーラトランジスタの高性能化のためには
さらにエミッタ層を浅くし、かつ電極つき抜けによる不
良を防止しなければならず、また、ｎチャンネルＭＯＳ
）ランジスタでのコンタクト窓開は工程、及び電極取り
出し層形成工程など煩雑な製造工程を必要とするという
問題点があった。
さらにＭＯＳ素子を高性能化するためチャンネル長を短
縮していくと、ソース、ドレインがエミッタ形成時に再
拡散して広がり、チャンネル長の制御が非常に困難とな
ってしきい値電圧（ｖ ｔ ｈ）が劣化する（これをシ
ョートチャンネル効果という）、特にＰチャンネルＭＯ
Ｓでは、一般的にソース、ドレイン不純物として拡散係
数が大きいボロンを用いるため、この再拡散が大きな問
題となる。
縮していくと、ソース、ドレインがエミッタ形成時に再
拡散して広がり、チャンネル長の制御が非常に困難とな
ってしきい値電圧（ｖ ｔ ｈ）が劣化する（これをシ
ョートチャンネル効果という）、特にＰチャンネルＭＯ
Ｓでは、一般的にソース、ドレイン不純物として拡散係
数が大きいボロンを用いるため、この再拡散が大きな問
題となる。
本発明は上記のような問題点を解決するためになされた
もので、高性能でかつ製造工程が簡単な半導体集積回路
装置を得ることを目的とする。
もので、高性能でかつ製造工程が簡単な半導体集積回路
装置を得ることを目的とする。
本発明←係る半導体集積回路装置はｎチャンネルＭＯ５
Ｓ子のソース及びドレイン領域のコンタクトとバイポー
ラ素子の少なくともエミッタ領域のコンタクトを同時に
形成し、その後上記各領域上にシリコン膜を形成し該膜
からの拡散によりソース、ドレインの電極取出し屓及び
エミッタ層を同時に形成し、その後ｐチャンネルＭＯＳ
素子のソース、ドレインと外部ベース層を同時に形成す
るようにしたものである。
Ｓ子のソース及びドレイン領域のコンタクトとバイポー
ラ素子の少なくともエミッタ領域のコンタクトを同時に
形成し、その後上記各領域上にシリコン膜を形成し該膜
からの拡散によりソース、ドレインの電極取出し屓及び
エミッタ層を同時に形成し、その後ｐチャンネルＭＯＳ
素子のソース、ドレインと外部ベース層を同時に形成す
るようにしたものである。
この発明においては、ｎチャンネルＭＯＳ素子のソース
及びドレイン電極の取り出し層とエミッタ層とを、これ
らの上に形成されたシリコン膜からの拡散により同時に
形成したから、製造工程を簡略化でき、また、浅いエミ
ッタ層を容易に形成でき、さらに接合ショート不良を防
止でき、さらにその後にｐチャンネルＭＯＳ素子のソー
ス、ドレイン層を形成したので、その再拡散を防止でき
る。
及びドレイン電極の取り出し層とエミッタ層とを、これ
らの上に形成されたシリコン膜からの拡散により同時に
形成したから、製造工程を簡略化でき、また、浅いエミ
ッタ層を容易に形成でき、さらに接合ショート不良を防
止でき、さらにその後にｐチャンネルＭＯＳ素子のソー
ス、ドレイン層を形成したので、その再拡散を防止でき
る。
以下本発明の一実施例を図について説明する。
第１図（Ａ）ないしくＤ）は本発明の一実施例による半
導体集積回路装置の主たる製造工程での試料の断面を示
し、図において、第２図と同一符号は同一のものを示し
、２０２，２０３はそれぞれソース、ドレイン領域上に
形成されたシリコン膜、２０４はエミッタ領域に形成さ
れたシリコン膜である。
導体集積回路装置の主たる製造工程での試料の断面を示
し、図において、第２図と同一符号は同一のものを示し
、２０２，２０３はそれぞれソース、ドレイン領域上に
形成されたシリコン膜、２０４はエミッタ領域に形成さ
れたシリコン膜である。
次に製造方法について説明する。
まず、第２図（Ａ）、 （Ｂ）を用いて説明した従来
方法と全く同様の方法により、コレクタ電極取り出し層
５、ソース、ドレイン層６−２７、及びゲート部２０１
を形成した後、第１図（Ａ）に示す様に、レジストＩｌ
！（３０３）をマスクとしてイオン注入を行い活性ベー
ス層１１を形成する。
方法と全く同様の方法により、コレクタ電極取り出し層
５、ソース、ドレイン層６−２７、及びゲート部２０１
を形成した後、第１図（Ａ）に示す様に、レジストＩｌ
！（３０３）をマスクとしてイオン注入を行い活性ベー
ス層１１を形成する。
ついで第１図（Ｂ）に示す様に、酸化膜４０２をデポジ
ションした後ｎチャンネルＭＯＳ素子のソース、ドレイ
ン電極取出しのための窓開けのみならず、少なくともエ
ミッタ層形成のための窓開けを行ってｎ形高不純物濃度
のシリコン膜をデポジションし、該窓開は部を覆いかく
す様にパターニング、エツチングし、さらにシリコン膜
（２０２，２０３，２０４）から不純物導入を行ってソ
ース電極取り出しＮ１２．ドレイン電極取り出し層１３
．及びエミッタ層１５を形成する。ここで、上記シリコ
ン膜としてはｎ形不純物（Ａｓ）をドープしたドープト
ポリシリコン膜を用いても、あるいはノンドープト膜を
用いてよいが、ノンドープト膜の場合、該膜をデポジシ
ョンした後、ｎ形不純物をイオン注入する必要がある。
ションした後ｎチャンネルＭＯＳ素子のソース、ドレイ
ン電極取出しのための窓開けのみならず、少なくともエ
ミッタ層形成のための窓開けを行ってｎ形高不純物濃度
のシリコン膜をデポジションし、該窓開は部を覆いかく
す様にパターニング、エツチングし、さらにシリコン膜
（２０２，２０３，２０４）から不純物導入を行ってソ
ース電極取り出しＮ１２．ドレイン電極取り出し層１３
．及びエミッタ層１５を形成する。ここで、上記シリコ
ン膜としてはｎ形不純物（Ａｓ）をドープしたドープト
ポリシリコン膜を用いても、あるいはノンドープト膜を
用いてよいが、ノンドープト膜の場合、該膜をデポジシ
ョンした後、ｎ形不純物をイオン注入する必要がある。
また、上記シリコン膜は不純物拡散源となる一方、低抵
抗電極との間にあって該電極材（，１Ｍ）の異常拡散時
の接合への拡散のバリアとなっている。
抗電極との間にあって該電極材（，１Ｍ）の異常拡散時
の接合への拡散のバリアとなっている。
ついで第１図（Ｃ）に示すように、ホトレジスト膜３０
２をマスクとして酸化膜４０２をエツチング除去してｐ
形不純物をイオン注入し、ベース電極取り出し層８．
１）チャンネルＭＯＳ素子の一ソース９．ドレイン１．
Ｏ′を形成する。ここで酸化膜４０２を１１００ｎ程度
と薄くした場合、上記酸化膜４０２のエツチング及び次
工程でのノンドープ酸化膜のデポジションが不要となる
一方で、エミッタ電極のシリコン膜２０４とベース層１
１ａとの間の容量が若干増すこととなるが、これは製造
工程の簡約化と特性への悪影響のかね合いの問題となる
。
２をマスクとして酸化膜４０２をエツチング除去してｐ
形不純物をイオン注入し、ベース電極取り出し層８．
１）チャンネルＭＯＳ素子の一ソース９．ドレイン１．
Ｏ′を形成する。ここで酸化膜４０２を１１００ｎ程度
と薄くした場合、上記酸化膜４０２のエツチング及び次
工程でのノンドープ酸化膜のデポジションが不要となる
一方で、エミッタ電極のシリコン膜２０４とベース層１
１ａとの間の容量が若干増すこととなるが、これは製造
工程の簡約化と特性への悪影響のかね合いの問題となる
。
ついで第１図（Ｄ）に示すようにレジストＭ＊３０２を
除去した後、パッシベーション膜としてノンドープ酸化
膜とリンガラスをデポジションし、パッシベーション膜
（４０１）の焼締めとさらにソース、ドレイン層の活性
化をかねて９００℃前後の温度でアニール処理を行なう
。このアニール処理の際のエミッタ層の再拡散は、ｎ形
不純物として拡散係数の小さい砒素Ａ３やアンチモンｓ
ｂを用いているので、非常に小さく、トランジスタの電
流増幅率（ｈｐ＆）の制御への影響はほとんどない。ま
たこのときベース層１１ａ、ｎチャンネル間Ｏ３素子の
ソースｆｆ１６ａ、 ドレイン層７ａはそれぞれ再拡
散されてベース層１１ｂ、ソースＮ６ｂ、ドレイン層７
ｂとなる。さらに、外部ベース′層８ａ及びＰチャンネ
ルＭＯＳ素子のソース層９ｂ１ ドレイン層１０ｂ１さ
らには第２の多結晶シリコン層（エミッタ電極部２０４
と、ｎチャンネル間Ｏ３素子のソースｆｆ６ｂ及びドレ
イン層７ｂ）上のバンシベーシッンＩｌｉ！４０１に窓
開けを行い、アルミニウム電極５０１，５０２，５０３
，５０４．５０５，５０６．５０７および配線（図示せ
ず）を施す。ここで、多結晶シリコン膜を電極配線とし
て使う場合、アルミニウムなどの金属配線に比べ、抵抗
が高くなるので、もし回路上問題がある場合には、バン
シベーション！ＩＱ！４０１をデポジションする前に上
記多結晶シリコン膜上にモリブデンシリサイドやチタン
シリサイドなどの高導電性耐熱材料からなる層を形成し
て抵抗を下げるようにするとよい。
除去した後、パッシベーション膜としてノンドープ酸化
膜とリンガラスをデポジションし、パッシベーション膜
（４０１）の焼締めとさらにソース、ドレイン層の活性
化をかねて９００℃前後の温度でアニール処理を行なう
。このアニール処理の際のエミッタ層の再拡散は、ｎ形
不純物として拡散係数の小さい砒素Ａ３やアンチモンｓ
ｂを用いているので、非常に小さく、トランジスタの電
流増幅率（ｈｐ＆）の制御への影響はほとんどない。ま
たこのときベース層１１ａ、ｎチャンネル間Ｏ３素子の
ソースｆｆ１６ａ、 ドレイン層７ａはそれぞれ再拡
散されてベース層１１ｂ、ソースＮ６ｂ、ドレイン層７
ｂとなる。さらに、外部ベース′層８ａ及びＰチャンネ
ルＭＯＳ素子のソース層９ｂ１ ドレイン層１０ｂ１さ
らには第２の多結晶シリコン層（エミッタ電極部２０４
と、ｎチャンネル間Ｏ３素子のソースｆｆ６ｂ及びドレ
イン層７ｂ）上のバンシベーシッンＩｌｉ！４０１に窓
開けを行い、アルミニウム電極５０１，５０２，５０３
，５０４．５０５，５０６．５０７および配線（図示せ
ず）を施す。ここで、多結晶シリコン膜を電極配線とし
て使う場合、アルミニウムなどの金属配線に比べ、抵抗
が高くなるので、もし回路上問題がある場合には、バン
シベーション！ＩＱ！４０１をデポジションする前に上
記多結晶シリコン膜上にモリブデンシリサイドやチタン
シリサイドなどの高導電性耐熱材料からなる層を形成し
て抵抗を下げるようにするとよい。
このように、本実施例では、ｎチャンネルＭＯＳトラン
ジスタのソース及びドレイン電極取り出し層と、バイポ
ーラトランジスタのエミッタｉとを同時に形成したので
、製造工程を簡略化でき、又、上記電極数り出し層及び
エミッタ層をシリコン膜から不純物を導入して形成する
ようにしたので、浅いエミッタ層を容易に形成でき、か
つ該シリコン膜による電極の低抵抗金属材の異常拡散に
より接合ショート不良を防止できる。また拡散係数の大
きな不純物（ボロン）を使用するｐチャンネルＭＯＳの
ソース、ドレインの形成をエミッタ形成後に行なうよう
にしたので、シラートチヤンネルＭＯＳに対しても安定
なりｔｈの制御を行なうことができる。また、ｎ形高不
純物濃度を含む多結晶シリコン膜をエミッタ拡散形成用
拡散源として利用するようにしたので、ｐチャンネ、＋
ｔ；Ｍ。
ジスタのソース及びドレイン電極取り出し層と、バイポ
ーラトランジスタのエミッタｉとを同時に形成したので
、製造工程を簡略化でき、又、上記電極数り出し層及び
エミッタ層をシリコン膜から不純物を導入して形成する
ようにしたので、浅いエミッタ層を容易に形成でき、か
つ該シリコン膜による電極の低抵抗金属材の異常拡散に
より接合ショート不良を防止できる。また拡散係数の大
きな不純物（ボロン）を使用するｐチャンネルＭＯＳの
ソース、ドレインの形成をエミッタ形成後に行なうよう
にしたので、シラートチヤンネルＭＯＳに対しても安定
なりｔｈの制御を行なうことができる。また、ｎ形高不
純物濃度を含む多結晶シリコン膜をエミッタ拡散形成用
拡散源として利用するようにしたので、ｐチャンネ、＋
ｔ；Ｍ。
Ｓ素子のソース、ドレイン形成を最後に行っても、バイ
ポーラトランジスタの高周波特性を確保できる。さらに
、ソース、ドレイン形成時に外部ベース層も同時に形成
するようにしたので、ベース抵抗を低減化でき高周波化
に役立てることができる。
ポーラトランジスタの高周波特性を確保できる。さらに
、ソース、ドレイン形成時に外部ベース層も同時に形成
するようにしたので、ベース抵抗を低減化でき高周波化
に役立てることができる。
以上のように本発明によれば、ｎチャンネル間Ｏ３素子
のソース及びドレイン電極の取り出し眉とエミッタ層と
を、これらの上に形成されたシリ、コン膜からの拡散に
より同時に形成し、エミッタ層形成後にｐチャンネルＭ
ＯＳ素子のソース及びドレイン層を形成したので、高性
能でかつ製造工程が簡単な半導体集積回路装置を得るこ
とができる。
のソース及びドレイン電極の取り出し眉とエミッタ層と
を、これらの上に形成されたシリ、コン膜からの拡散に
より同時に形成し、エミッタ層形成後にｐチャンネルＭ
ＯＳ素子のソース及びドレイン層を形成したので、高性
能でかつ製造工程が簡単な半導体集積回路装置を得るこ
とができる。
第１図は本発明の一実施例による半導体集積回路装置の
製造工程の主たる工程での試料の断面を示す図、第２図
は従来のＢＩ−ＣＭＯＳ集禎回路装置の製造工程での試
料の断面を示す図である。 １はｐ形シリコン基板、２はｎ形高不純物濃度の埋込み
層、３はｎ形低不純物濃度のエピタキシャル層、４はｐ
形つェル層、５，５ａ、５ｂ、５Ｃはコレクタ電極取り
出し層、６．５ａ、６ｂ。 ６ＣはｎチャンネルＭＯＳのソース層、７．７ａ。 ７ｂ、７ｃはｎチャンネルＭＯＳのドレイン層、８．８
ａ、８ｂ、８ｃは外部ベース層、９．９ａ。 ９ｂ、９ｃはｐチャンネルＭＯＳのソース層、１０、
１０ ａ、 １０ ｂ、 １０ ｃはｐチャンネル
ＭＯ８のドレイン層、１１１ １１ａｌ ｌｌｂ、Ｉ
ＩＣはベース層、１２．１２３はｎチャンネルＭＯＳの
ソース電極取り出し層、１３．１３ａはｎチャンネルＭ
ＯＳのドレイン電極取り出し層、１５はエミッタ層、２
０２，２０３．２０４は高不純物濃度拡散シリコン膜。 なお図中同一符号は同−又は相当部分を示す。
製造工程の主たる工程での試料の断面を示す図、第２図
は従来のＢＩ−ＣＭＯＳ集禎回路装置の製造工程での試
料の断面を示す図である。 １はｐ形シリコン基板、２はｎ形高不純物濃度の埋込み
層、３はｎ形低不純物濃度のエピタキシャル層、４はｐ
形つェル層、５，５ａ、５ｂ、５Ｃはコレクタ電極取り
出し層、６．５ａ、６ｂ。 ６ＣはｎチャンネルＭＯＳのソース層、７．７ａ。 ７ｂ、７ｃはｎチャンネルＭＯＳのドレイン層、８．８
ａ、８ｂ、８ｃは外部ベース層、９．９ａ。 ９ｂ、９ｃはｐチャンネルＭＯＳのソース層、１０、
１０ ａ、 １０ ｂ、 １０ ｃはｐチャンネル
ＭＯ８のドレイン層、１１１ １１ａｌ ｌｌｂ、Ｉ
ＩＣはベース層、１２．１２３はｎチャンネルＭＯＳの
ソース電極取り出し層、１３．１３ａはｎチャンネルＭ
ＯＳのドレイン電極取り出し層、１５はエミッタ層、２
０２，２０３．２０４は高不純物濃度拡散シリコン膜。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）バイポーラ素子とＰチャンネルＭＯＳ及びｎチャ
ンネルＭＯＳ素子とを同一チップ上に形成してなる半導
体集積回路装置において、 上記ｎチャンネルＭＯＳ素子のソース層及びドレイン層
のコンタクトと上記バイポーラ素子の少なくともエミッ
タ層のコンタクトとは同時に開けられたものであり、 上記ｎチャンネルＭＯＳ素子のソース及びドレインの電
極取り出し層と上記バイポーラ素子の少なくともエミッ
タ層は、上記コンタクト部を覆いかくす様に形成された
ｎ形高濃度不純物を含むシリコン膜から不純物導入され
て形成されたものであり、 上記ＰチャンネルＭＯＳ素子のソース層及びドレイン層
と上記バイポーラ素子の外部ベース層は、上記エミッタ
層が形成された後に同時に形成されたものであることを
特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216730A JPH0734453B2 (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置の製造方法 |
| GB8717473A GB2193036B (en) | 1986-07-24 | 1987-07-23 | Method of fabricating a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216730A JPH0734453B2 (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372148A true JPS6372148A (ja) | 1988-04-01 |
| JPH0734453B2 JPH0734453B2 (ja) | 1995-04-12 |
Family
ID=16693028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216730A Expired - Lifetime JPH0734453B2 (ja) | 1986-07-24 | 1986-09-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734453B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| US7323750B2 (en) | 2002-03-27 | 2008-01-29 | Rohm Co., Ltd. | Bipolar transistor and semiconductor device using same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS6038856A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1986
- 1986-09-12 JP JP61216730A patent/JPH0734453B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS6038856A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| US7323750B2 (en) | 2002-03-27 | 2008-01-29 | Rohm Co., Ltd. | Bipolar transistor and semiconductor device using same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734453B2 (ja) | 1995-04-12 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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